JP4686580B2 - 電力用半導体装置 - Google Patents

電力用半導体装置 Download PDF

Info

Publication number
JP4686580B2
JP4686580B2 JP2008208910A JP2008208910A JP4686580B2 JP 4686580 B2 JP4686580 B2 JP 4686580B2 JP 2008208910 A JP2008208910 A JP 2008208910A JP 2008208910 A JP2008208910 A JP 2008208910A JP 4686580 B2 JP4686580 B2 JP 4686580B2
Authority
JP
Japan
Prior art keywords
layer
region
semiconductor layer
difference value
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008208910A
Other languages
English (en)
Other versions
JP2010045238A (ja
Inventor
辺 美 穂 渡
沢 優 泉
保 人 角
田 浩 史 大
根 渉 関
藤 渉 齋
野 昇太郎 小
菜 名 羽田野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2008208910A priority Critical patent/JP4686580B2/ja
Priority to US12/540,192 priority patent/US8030706B2/en
Publication of JP2010045238A publication Critical patent/JP2010045238A/ja
Application granted granted Critical
Publication of JP4686580B2 publication Critical patent/JP4686580B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、電力用半導体装置に関する。
大電流を取り扱うためのパワートランジスタとして例えば、縦型パワーＭＯＳＦＥＴが広く知られている。
縦型パワーＭＯＳＦＥＴのオン抵抗は、ドリフト層（伝導層）の電気抵抗に大きく依存する。ドリフト層の電気抵抗はドリフト層のドープ濃度に応じて変化するが、このドープ濃度を増加させる際には、ドリフト層とベース層とが形成するｐｎ接合の耐圧を考慮する必要がある。ドリフト層のドープ濃度は、この耐圧に応じて決まる限界濃度以上には上げられないからである。このように、素子耐圧とオン抵抗との間にはトレードオフの関係が存在する。素子耐圧の向上とオン抵抗の抑制との両立には、素子材料により決まる限界がある。
この問題を解決するための構造の一例として、ドリフト層にｎピラー層とｐピラー層とを埋め込んだスーパージャンクション構造が知られている。スーパージャンクション構造では、ｎピラー層とｐピラー層の不純物量（チャージ量）を等しくすることで、擬似的にノンドープ層を作り出す。そして、高ドープされたｎピラー層を通して電流を流すことにより、高耐圧を保持しつつ、材料限界を超える低オン抵抗を実現する。高耐圧を保持するためには、ｎピラー層とｐピラー層の不純物量を精度よく制御する必要がある。
スーパージャンクション構造のドリフト層上にＭＯＳＦＥＴが形成される電力用半導体装置では、素子部だけでなく終端部にもスーパージャンクション構造を形成する。しかしながら、この場合には、終端部の耐圧を素子部の耐圧よりも高めることが難しい、ということが問題となる。この場合には、アバランシェ降伏が生じると、終端部に局所的に電界が集中し、終端部が破壊に至る可能性がある。
なお、特許文献１には、ｐ型半導体領域とｎ型半導体領域とを有する並列ｐｎ接続層を備え、各半導体領域の中央部の不純物濃度を、側部の不純物濃度よりも高くした半導体素子の例が記載されている。ただし、中央部は、隣接する半導体領域との接合面から離れた部分に相当し、側部は、隣接する半導体領域との接合面に近い部分に相当する。
また、特許文献２には、第１導電型半導体層と第２導電型半導体層とを有する並列ｐｎ接続層を備え、第２導電型半導体層の不純物濃度が、第１導電型半導体層の不純物濃度の１．１５倍以上であるような半導体装置の例が記載されている。
特開２００４−１３４７１４号公報 特開２００６−３２４４３２号公報
本発明は、素子部と終端部とを有する電力用半導体装置に関し、素子部の耐圧と終端部の耐圧との関係を好適化して、アバランシェ耐量を改善することを課題とする。
本発明の一の態様は例えば、素子部と終端部とを有する電力用半導体装置であって、第１導電型の第１半導体層と；前記第１半導体層上に形成され、前記第１半導体層の表面に平行な方向に沿って交互に配置された、第１導電型の第２半導体層及び第２導電型の第３半導体層であって、前記素子部には、前記第２及び第３半導体層を有する第１領域と、前記第２及び第３半導体層を有する第２領域とが設けられており、前記第１領域と前記第２領域は、前記第１半導体層の表面に平行な方向に隣接しており、前記第２半導体層の単位長さあたりの不純物量ＮAから前記第３半導体層の単位長さあたりの不純物量ＮBを引いた差分値ΔＮ（＝ＮA−ＮB）については、前記素子部の前記第１領域の差分値ΔＮC1と、前記素子部の前記第２領域の差分値ΔＮC2と、前記終端部の差分値ΔＮTとの間に、ΔＮC1＞ΔＮT＞ΔＮC2の関係が成り立つ、第２及び第３半導体層と；前記第２及び第３半導体層の表面に選択的に形成された第２導電型の第４半導体層と；前記第４半導体層の表面に選択的に形成された第１導電型の第５半導体層と；前記第２、第４、及び第５半導体層上に絶縁膜を介して形成された制御電極と；前記第４及び第５半導体層に電気的に接続された第１の主電極と；前記第１半導体層に電気的に接続された第２の主電極とを備えることを特徴とする電力用半導体装置である。
本発明によれば、素子部と終端部とを有する電力用半導体装置に関し、素子部の耐圧と終端部の耐圧との関係を好適化して、アバランシェ耐量を改善することが可能になる。
本発明の実施例を、図面に基づいて説明する。
（第１実施例）
図１は、第１実施例の電力用半導体装置１０１の側方断面図である。図１Ａ及び図１Ｂには、オン時に電流が流れる素子部１１１が示されており、図１Ｃには、素子部１１１の周辺に位置する終端部１１２が示されている。図１の電力用半導体装置１０１は、素子部１１１と、終端部１１２とを有している。図１Ａの領域と図１Ｂの領域との関係については、後述する。
図１の電力用半導体装置１０１は、第１半導体層の例であるｎ＋ドレイン層１２１と、第２半導体層の例であるｎピラー層１２２と、第３半導体層の例であるｐピラー層１２３と、第４半導体層の例であるｐベース層１２４と、第５半導体層の例であるｎソース層１２５と、絶縁膜の例であるゲート絶縁膜１３１と、制御電極の例であるゲート電極１３２と、第１の主電極の例であるソース電極１３３と、第２の主電極の例であるドレイン電極１３４とを備える。ｎ型の半導体層はそれぞれ、第１導電型の半導体層の例であり、ｐ型の半導体層はそれぞれ、第２導電型の半導体層の例である。
ｎ＋ドレイン層１２１はここでは、ｎ＋基板である。ｎ＋ドレイン層１２１は例えば、シリコン基板等の半導体基板である。
ｎピラー層１２２及びｐピラー層１２３は、素子部１１１及び終端部１１２において、ｎ＋ドレイン層１２１上に形成されており、ｎ＋ドレイン層１２１の表面に平行な方向に交互に配置されている。図１では、当該方向が矢印Ｘで示されている。ｎピラー層１２２には、リン等の不純物（ドナー）が注入されている。ｐピラー層１２３には、ボロン等の不純物（アクセプター）が注入されている。
このように、素子部１１１では、ｎピラー層１２２及びｐピラー層１２３により、スーパージャンクション構造のドリフト層が形成されている。また、素子部１１１では、当該ドリフト層上に縦型パワーＭＯＳＦＥＴが形成されている。本実施例では更に、ｎピラー層１２２及びｐピラー層１２３により、素子部１１１だけでなく終端部１１２にも、スーパージャンクション構造が形成されている。
図２は、図１の電力用半導体装置１０１の上面図である。図２には、素子部１１１及び終端部１１２が示されている。図２の矢印Ｘは、図１の矢印Ｘと同様、ｎピラー層１２２とｐピラー層１２３とが交互に配置されている方向を表す。
素子部１１１には、ｎピラー層１２２及びｐピラー層１２３を有するｎリッチ領域１１１Ａと、ｎピラー層１２２及びｐピラー層１２３を有するｐリッチ領域１１１Ｂとが設けられている。ｎリッチ領域１１１Ａとｐリッチ領域１１１Ｂは、ｎ＋ドレイン層１２１の表面に平行な方向に隣接している。
素子部１１１は、図２に示すように、ｎ＋ドレイン層１２１の表面に垂直な境界面Ｙにより、ｎリッチ領域１１１Ａとｐリッチ領域１１１Ｂとに分割されている。ｎリッチ領域１１１Ａでは、ｎピラー層１２２の単位長さあたりの不純物量とｐピラー層１２３の単位長さあたりの不純物量との関係が、ｎリッチになっている。ｐリッチ領域１１１Ｂでは、ｎピラー層１２２の単位長さあたりの不純物量とｐピラー層１２３の単位長さあたりの不純物量との関係が、ｐリッチになっている。一方、終端部１１２では、ｎピラー層１２２の単位長さあたりの不純物量とｐピラー層１２３の単位長さあたりの不純物量とが、等しくなっている。
図１では、ｎリッチ領域１１１Ａが図１Ａに示され、ｐリッチ領域１１１Ｂが図１Ｂに示されている。このように、素子部１１１のｎピラー層１２２及びｐピラー層１２３は、境界面Ｙ（図２）により、ｎリッチ領域１１１Ａとｐリッチ領域１１１Ｂとに分割されている。ｎリッチ領域１１１Ａは第１領域の例であり、ｐリッチ領域１１１Ｂは第２領域の例である。ｎリッチ領域１１１Ａ、ｐリッチ領域１１１Ｂ、及び終端部１１２の単位長さあたりの不純物量の詳細については、後述する。
以下、図１に戻り説明を続ける。
ｐベース層１２４は、素子部１１１において、ｎピラー層１２２及びｐピラー層１２３の表面に選択的に形成されている。ｐベース層１２４はここでは、ストライプ形状に形成されている。本実施例のｐベース層１２４は、図１Ａ及びＢに示すように、ｐ＋領域Ｒを含んでいる。
ｎソース層１２５は、素子部１１１において、ｐベース層１２４の表面に選択的に形成されている。ｎソース層１２５はここでは、ストライプ形状に形成されている。本実施例のｎソース層１２５は、図１Ａ及びＢに示すように、ｐ＋領域Ｒに隣接している。
ゲート絶縁膜１３１は、素子部１１１において、ｎピラー層１２２、ｐベース層１２４、及びｎソース層１２５上に形成されている。ゲート絶縁膜１３１はここでは、シリコン酸化膜である。
ゲート電極１３２は、素子部１１１において、ｎピラー層１２２、ｐベース層１２４、及びｎソース層１２５上にゲート絶縁膜１３１を介して形成されている。ゲート電極１３２はここでは、ポリシリコン電極である。ゲート電極１３２の上面及び側面には、ゲート絶縁膜１３１と一体化した絶縁膜が形成されている。当該絶縁膜はここでは、シリコン酸化膜である。
ソース電極１３３は、素子部１１１において、ｐベース層１２４及びｎソース層１２５に接しており、ｐベース層１２４及びｎソース層１２５に電気的に接続されている。ソース電極１３３はここでは、メタル電極である。
ドレイン電極１３４は、素子部１１１及び終端部１１２において、ｎ＋ドレイン層１２１に接しており、ｎ＋ドレイン層１２１に電気的に接続されている。ｎピラー層１２２及びｐピラー層１２３が、ｎ＋ドレイン層１２１の第１の主面に形成されているのに対し、ドレイン電極１３４は、ｎ＋ドレイン層１２１の第２の主面に形成されている。ドレイン電極１３４はここでは、メタル電極である。
なお、本実施例では、基板であるｎ＋ドレイン層１２１上に、ｎピラー層１２２が形成されている。即ち、ｎピラー層１２２が、基板上に設けられている。一方、本実施例では、ｎ＋ドレイン層１２１とｎピラー層１２２とが、共に基板を構成していてもよい。即ち、ｎピラー層１２２が、基板内に設けられていてもよい。
また、本実施例では、ｎ＋ドレイン層１２１上に、ｎピラー層１２２及びｐピラー層１２３が形成されている。即ち、ｎピラー層１２２及びｐピラー層１２３の下面が、ｎ＋層となっている。一方、本実施例では、ｎ＋ドレイン層１２１上にｎ型層が形成されると共に、ｎ型層上にｎピラー層１２２及びｐピラー層１２３が形成されていてもよい。即ち、ｎピラー層１２２及びｐピラー層１２３の下面が、ｎ型層となっていてもよい。この場合、ｎ＋ドレイン層１２１とｎ型層とを含む積層層は、第１半導体層の例である。
図１の電力用半導体装置１０１は更に、終端部１１２において、リサーフ層２０１と、フィールド絶縁膜２１１と、フィールドプレート電極２１２と、フィールドストップ電極２１３とを備える。
リサーフ層２０１は、ｐ型の半導体層であり、ｎピラー層１２２及びｐピラー層１２３の表面に形成される。リサーフ層２０１には、終端部１１２の耐圧を向上させる効果がある。フィールド絶縁膜２１１は、ゲート絶縁膜１３１と同時に形成される。フィールドプレート電極２１２は、ゲート電極１３２と同時に形成される。フィールドストップ電極２１３は、ソース電極１３３と同時に形成される。なお、本実施例の電力用半導体装置１０１には、リサーフ層２０１やフィールドプレート電極２１２を設けなくても構わない。
ここで、ｎリッチ領域１１１Ａ、ｐリッチ領域１１１Ｂ、及び終端部１１２の不純物量について説明する。
図９は、ｎリッチ領域１１１Ａ、ｐリッチ領域１１１Ｂ、または終端部１１２の１つのピラー層を表す。図９では、当該ピラー層の単位長さあたりの不純物量が、Ｎで示されている。当該単位長さは、ｎ＋ドレイン層１２１の表面に平行な方向であって、ｎピラー層１２２とｐピラー層１２３とが交互に配置された方向の垂直方向にとられている。不純物量Ｎは例えば、ｃｍ−１単位で表される。以下、ｎピラー層１２２の単位長さあたりの不純物量をＮnで表し、ｐピラー層１２３の単位長さあたりの不純物量をＮpで表す。これらＮn及びＮpはそれぞれ、ＮA及びＮBの例である。
以下、図１に戻り説明を続ける。
上述のように、ｎリッチ領域１１１Ａでは、ｎピラー層１２２の単位長さあたりの不純物量Ｎnとｐピラー層１２３の単位長さあたりの不純物量Ｎpとの関係が、ｎリッチになっている。従って、ｎリッチ領域１１１Ａでは、ｎピラー層１２２の単位長さあたりの不純物量Ｎnからｐピラー層１２３の単位長さあたりの不純物量Ｎpを引いた差分値ΔＮ（＝Ｎn−Ｎp）が、正の値になっている。
また、ｐリッチ領域１１１Ｂでは、ｎピラー層１２２の単位長さあたりの不純物量Ｎnとｐピラー層１２３の単位長さあたりの不純物量Ｎpとの関係が、ｐリッチになっている。従って、ｐリッチ領域１１１Ｂでは、ｎピラー層１２２の単位長さあたりの不純物量Ｎnからｐピラー層１２３の単位長さあたりの不純物量Ｎpを引いた差分値ΔＮが、負の値になっている。
また、終端部（終端領域）１１２では、ｎピラー層１２２の単位長さあたりの不純物量Ｎnとｐピラー層１２３の単位長さあたりの不純物量Ｎpとが、等しくなっている。従って、終端部（終端領域）１１２では、ｎピラー層１２２の単位長さあたりの不純物量Ｎnからｐピラー層１２３の単位長さあたりの不純物量Ｎpを引いた差分値ΔＮが、ほぼゼロになっている。
以上の事柄は、図６に示されている。図６は、各領域の差分値ΔＮと耐圧との関係を示したグラフである。図６の縦軸は、各領域の耐圧を表す。一方、図６の横軸は、各領域の差分値ΔＮを表す。上述のように、各領域の１つのｎピラー層１２２の単位長さあたりの不純物量をＮnとし、各領域の１つのｐピラー層１２３の単位長さあたりの不純物量をＮpとすると、各領域の差分値ΔＮは、Ｎn−Ｎpとなる。
図６に示す点Ａ、Ｂ、Ｃはそれぞれ、ｎリッチ領域１１１Ａ、ｐリッチ領域１１１Ｂ、終端部１１２を表す。本実施例では、点Ａのように、ｎリッチ領域１１１Ａの差分値ΔＮは、０よりも大きくなっている。本実施例では更に、点Ｂのように、ｐリッチ領域１１１Ｂの差分値ΔＮは、０よりも小さくなっている。本実施例では更に、点Ｃのように、終端部１１２の差分値ΔＮは、（ほぼ）０になっている。
図６に示すように、各領域の耐圧は、各領域の（単位長さあたりの）差分値ΔＮに応じて変化する。そして、耐圧は、差分値ΔＮの絶対値が小さいほど高くなり、差分値ΔＮが０のときに最も高くなる。そこで、本実施例では、終端部１１２の差分値ΔＮを０にすると共に、素子部１１１の各領域１１１Ａ，Ｂの差分値ΔＮを０からずらしている。その結果、本実施例では、終端部１１２の耐圧が、素子部１１１の耐圧よりも高くなる。これにより、本実施例では、アバランシェ降伏の際に、終端部１１２に局所的に電界が集中することを回避することができる。こうして、本実施例では、電力用半導体装置１０１のアバランシェ耐量が改善される。
図１の電力用半導体装置１０１を製造する際、ｎピラー層１２２やｐピラー層１２３の不純物量が設計値からずれることがある。不純物量がｎリッチ側にずれた場合のグラフを図７に示し、ｐリッチ側にずれた場合のグラフを図８に示す。なお、図６は、不純物量が設計値通りとなった場合のグラフに相当する。ｎピラー層１２２やｐピラー層１２３の不純物量のずれは、図７や図８に示すような形で、ｎリッチ領域１１１Ａ、ｐリッチ領域１１１Ｂ、終端部１１２の差分値ΔＮのずれをもたらす。
以下、図７のグラフについて説明する。図７の場合、終端部１１２の差分値ΔＮは、０から正方向にずれてしまう。そのため、ｐリッチ領域１１１Ｂの耐圧が、終端部１１２の耐圧よりも高くなる場合がある。この場合、終端部１１２の耐圧が素子部１１１の耐圧よりも高い、という設定が崩れてしまう。しかし、本実施例では、ｐリッチ領域１１１Ｂに加えてｎリッチ領域１１１Ａも設けられており、ｎリッチ領域１１１Ａの耐圧は、終端部１１２の耐圧よりも低くなる。そのため、図７の場合、終端部１１２の耐圧が、３つの領域の中で最も低くなる事態は回避される。
以上は、図８の場合でも同様である。図８の場合、終端部１１２の差分値ΔＮは、０から負方向にずれてしまう。そのため、ｎリッチ領域１１１Ａの耐圧が、終端部１１２の耐圧よりも高くなる場合がある。しかし、本実施例では、ｎリッチ領域１１１Ａに加えてｐリッチ領域１１１Ｂも設けられており、ｐリッチ領域１１１Ｂの耐圧は、終端部１１２の耐圧よりも低くなる。そのため、図８の場合にも、終端部１１２の耐圧が、３つの領域の中で最も低くなる事態は回避される。
以上のように、本実施例では、ｎリッチ領域１１１Ａの差分値ΔＮが、０よりも大きくなっており、ｐリッチ領域１１１Ｂの差分値ΔＮが、０よりも小さくなっており、終端部１１２の差分値ΔＮが、（ほぼ）０となっている。これにより、ｎピラー層１２２やｐピラー層１２３の不純物量が設計値からずれた場合でも、終端部１１２の耐圧は、ｎリッチ領域１１１Ａの耐圧とｐリッチ領域１１１Ｂの耐圧の少なくともいずれかよりは高くなる。その結果、不純物量のずれが生じた場合でも、アバランシェ降伏の際の終端部１１２への電界集中は回避される。即ち、アバランシェ耐量の改善効果は、不純物量のずれが生じた場合においても維持される。
このような効果は、終端部１１２の差分値ΔＮを、０以外にしても得ることができる。このような効果は例えば、第１領域（ｎリッチ領域）１１１Ａの差分値ΔＮC1と、第２領域（ｐリッチ領域）１１１Ｂの差分値ΔＮC2と、終端部１１２の差分値ΔＮTとの関係を、ΔＮC1＞ΔＮT＞ΔＮC2のように設定することで、得ることができる。この場合、第１及び第２領域１１１Ａ及びＢは、共にｎリッチになっていてもよいし、共にｐリッチになっていてもよい。
以下、第２〜第４実施例の電力用半導体装置１０１について説明する。第２〜第４実施例は、第１実施例の変形例であり、第２〜第４実施例については、第１実施例との相違点を中心に説明する。なお、図１の側方断面図は、第１実施例と第２〜第４実施例とで共通とする。
（第２実施例）
図３は、第２実施例の電力用半導体装置１０１の上面図である。図３において、素子部１１１は、ｎ＋ドレイン層１２１の表面に垂直な境界面Ｙにより、ｎリッチ領域１１１Ａとｐリッチ領域１１１Ｂとに分割されている。図３の矢印Ｘは、図１の矢印Ｘと同様、ｎピラー層１２２とｐピラー層１２３とが交互に配置されている方向を表す。
ここで、図２と図３とを比較する。図２では、境界面Ｙが、矢印Ｘの垂直方向に伸びているのに対し、図３では、境界面Ｙが、矢印Ｘの平行方向に伸びている。そのため、図２では、ｎリッチ領域１１１Ａとｐリッチ領域１１１Ｂが、矢印Ｘの平行方向に隣接しているのに対し、図３では、ｎリッチ領域１１１Ａとｐリッチ領域１１１Ｂが、矢印Ｘの垂直方向に隣接している。このような構成により、第２実施例では、第１実施例と同様の効果を実現することができる。即ち、不純物量のずれが生じた場合でも、アバランシェ降伏の際の終端部１１２への電界集中が回避されるような構成を実現することができる。なお、境界面Ｙは、矢印Ｘの垂直方向及び平行方向以外の方向に伸びていても構わない。また、境界面Ｙは、ｎ＋ドレイン層１２１の表面に垂直でなくても構わない。
（第３実施例）
図４は、第３実施例の電力用半導体装置１０１の上面図である。図４において、素子部１１１は、ｎ＋ドレイン層１２１の表面に垂直な境界面Ｙにより、ｎリッチ領域１１１Ａとｐリッチ領域１１１Ｂとに分割されている。図４の矢印Ｘは、図１の矢印Ｘと同様、ｎピラー層１２２とｐピラー層１２３とが交互に配置されている方向を表す。
ここで、図２と図４とを比較してみる。図２では、素子部１１１が、１つの境界面Ｙにより、１つのｎリッチ領域１１１Ａと１つのｐリッチ領域１１１Ｂとに分割されているのに対し、図４では、素子部１１１が、複数の境界面Ｙにより、複数のｎリッチ領域１１１Ａと複数のｐリッチ領域１１１Ｂとに分割されている。図４では、ｎリッチ領域１１１Ａとｐリッチ領域１１１Ｂが、矢印Ｘの平行方向に沿って交互に配置されている。このような構成により、第３実施例では、第１実施例と同様の効果を実現することができる。すなわち、不純物量のずれが生じた場合でも、アバランシェ降伏の際の終端部１１２への電界集中が回避されるような構成を実現することができる。
（第４実施例）
図５は、第４実施例の電力用半導体装置１０１の上面図である。図５において、素子部１１１は、ｎ＋ドレイン層１２１の表面に垂直な境界面Ｙにより、ｎリッチ領域１１１Ａとｐリッチ領域１１１Ｂとに分割されている。図５の矢印Ｘは、図１の矢印Ｘと同様、ｎピラー層１２２とｐピラー層１２３とが交互に配置されている方向を表す。
ここで、図２と図５とを比較してみる。図２では、素子部１１１が、１つの境界面Ｙにより、１つのｎリッチ領域１１１Ａと１つのｐリッチ領域１１１Ｂとに分割されているのに対し、図５では、素子部１１１が、複数の境界面Ｙにより、複数のｎリッチ領域１１１Ａと複数のｐリッチ領域１１１Ｂとに分割されている。図５では、ｎリッチ領域１１１Ａとｐリッチ領域１１１Ｂが、矢印Ｘの垂直方向に沿って交互に配置されている。このような構成により、第４実施例では、第１実施例と同様の効果を実現することができる。すなわち、不純物量のずれが生じた場合でも、アバランシェ降伏の際の終端部１１２への電界集中が回避されるような構成を実現することができる。
なお、図４では、各境界面Ｙが、矢印Ｘの垂直方向に伸びているのに対し、図５では、各境界面Ｙが、矢印Ｘの平行方向に伸びている。図４及び図５の各境界面Ｙは、矢印Ｘの垂直方向及び平行方向以外の方向に伸びていても構わない。また、図４及び図５の各境界面Ｙは、ｎ＋ドレイン層１２１の表面に垂直でなくても構わない。
また、図２の境界面Ｙや、図４の各境界面Ｙは、ｎピラー層１２２とｐピラー層１２３とのｐｎ接合面と一致させることが望ましい。これにより、上記の差分値の制御が比較的容易になる。
また、図２〜図５の各領域１１１Ａ，Ｂに含まれるピラー層１２２，１２３の本数は、何本でも構わない。また、これらピラー層１２２，１２３の形状は、図１では、紙面垂直方向に伸びるストライプ状になっている。しかしながら、これらピラー層１２２，１２３の形状は、基板上面方向から見て、ドット形状、千鳥形状、メッシュ形状等にしても構わない。
以上のように、素子部１１１をｎリッチ領域１１１Ａとｐリッチ領域１１１Ｂとに分割する方法には、様々な変形例がある。素子部１１１の分割方法は、第１〜第４実施例の方法に限定されない。境界面Ｙは例えば、図４のような形状の境界面と図５のような形状の境界面とを組み合せた、格子状の境界面でも構わない。この場合、ｎリッチ領域１１１Ａとｐリッチ領域１１１Ｂは、格子模様状に配置される。
なお、図１の電力用半導体装置１０１では、素子部１１１にＭＯＳＦＥＴが形成されるが、ＭＯＳＦＥＴ以外のトランジスタを形成してもよい。このようなトランジスタの例として、ＩＧＢＴ（Integrated Gate Bipolar Transistor）等が挙げられる。この場合、図１のソース電極１３３及びドレイン電極１３４はそれぞれ、エミッタ電極及びコレクタ電極に置き換えられる。加えて、この場合には、トランジスタの構成要素としてｐコレクタ層が設けられる。
また、第１〜第４実施例では、トランジスタの例として、ｎチャネルのプレーナ構造を有するＭＯＳＦＥＴが挙げられている。しかしながら、当該トランジスタは、ｐチャネルのプレーナ構造を有するＭＯＳＦＥＴでも構わない。さらには、当該トランジスタは、ｎチャネル又はｐチャネルのトレンチゲート構造を有するＭＯＳＦＥＴでも構わない。
以上、本発明の具体的な態様の例を、第１〜第４実施例により説明したが、本発明は、これらの実施例に限定されるものではない。例えば、これらの実施例における各要素の形状、寸法、材料、導電型等については、当業者が公知の範囲から適宜選択してこれらの実施例と同様の作用効果を得られるものを採用してもよい。このようにして得られる種々の変形例も、本発明の実施例に含まれる。
第１実施例の電力用半導体装置の側方断面図である。 第１実施例の電力用半導体装置の上面図である。 第２実施例の電力用半導体装置の上面図である。 第３実施例の電力用半導体装置の上面図である。 第４実施例の電力用半導体装置の上面図である。 各領域の差分値ΔＮと耐圧との関係を示したグラフである。 各領域の差分値ΔＮと耐圧との関係を示したグラフ（不純物量がｎリッチ側にずれた場合）である。 各領域の差分値ΔＮと耐圧との関係を示したグラフ（不純物量がｐリッチ側にずれた場合）である。 単位長さあたりの不純物量について説明するための図である。
符号の説明
１０１ 電力用半導体装置
１１１ 素子部
１１２ 終端部
１２１ ｎ＋ドレイン層
１２２ ｎピラー層
１２３ ｐピラー層
１２４ ｐベース層
１２５ ｎソース層
１３１ ゲート絶縁膜
１３２ ゲート電極
１３３ ソース電極
１３４ ドレイン電極
２０１ リサーフ層
２１１ フィールド絶縁膜
２１２ フィールドプレート電極
２１３ フィールドストップ電極

Claims (5)

  1. 素子部と終端部とを有する電力用半導体装置であって、
    第１導電型の第１半導体層と；
    前記第１半導体層上に形成され、前記第１半導体層の表面に平行な方向に沿って交互に配置された、第１導電型の第２半導体層及び第２導電型の第３半導体層であって、
    前記素子部には、前記第２及び第３半導体層を有する第１領域と、前記第２及び第３半導体層を有する第２領域とが設けられており、前記第１領域と前記第２領域は、前記第１半導体層の表面に平行な方向に隣接しており、
    前記第２半導体層の単位長さあたりの不純物量ＮAから前記第３半導体層の単位長さあたりの不純物量ＮBを引いた差分値ΔＮ（＝ＮA−ＮB）については、前記素子部の前記第１領域の差分値ΔＮC1と、前記素子部の前記第２領域の差分値ΔＮC2と、前記終端部の差分値ΔＮTとの間に、ΔＮC1＞ΔＮT＞ΔＮC2の関係が成り立つ、
    第２及び第３半導体層と；
    前記第２及び第３半導体層の表面に選択的に形成された第２導電型の第４半導体層と；
    前記第４半導体層の表面に選択的に形成された第１導電型の第５半導体層と；
    前記第２、第４、及び第５半導体層上に絶縁膜を介して形成された制御電極と；
    前記第４及び第５半導体層に電気的に接続された第１の主電極と；
    前記第１半導体層に電気的に接続された第２の主電極とを備えることを特徴とする電力用半導体装置。
  2. 前記素子部の前記第１領域の差分値ΔＮC1は、０よりも大きく、
    前記素子部の前記第２領域の差分値ΔＮC2は、０よりも小さいことを特徴とする請求項１に記載の電力用半導体装置。
  3. 前記終端部では、前記第２半導体層の単位長さあたりの不純物量と、前記第３半導体層の単位長さあたりの不純物量とが等しいことを特徴とする請求項１又は２に記載の電力用半導体装置。
  4. 前記第１領域と前記第２領域は、前記第２半導体層と前記第３半導体層とが交互に配置された方向の平行方向又は垂直方向に隣接していることを特徴とする請求項１から３のいずれか１項に記載の電力用半導体装置。
  5. 前記素子部には、前記第２及び第３半導体層を有する１つ以上の前記第１領域と、前記第２及び第３半導体層を有する１つ以上の前記第２領域とが設けられていることを特徴とする請求項１から４のいずれか１項に記載の電力用半導体装置。
JP2008208910A 2008-08-14 2008-08-14 電力用半導体装置 Expired - Fee Related JP4686580B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008208910A JP4686580B2 (ja) 2008-08-14 2008-08-14 電力用半導体装置
US12/540,192 US8030706B2 (en) 2008-08-14 2009-08-12 Power semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008208910A JP4686580B2 (ja) 2008-08-14 2008-08-14 電力用半導体装置

Publications (2)

Publication Number Publication Date
JP2010045238A JP2010045238A (ja) 2010-02-25
JP4686580B2 true JP4686580B2 (ja) 2011-05-25

Family

ID=41680705

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008208910A Expired - Fee Related JP4686580B2 (ja) 2008-08-14 2008-08-14 電力用半導体装置

Country Status (2)

Country Link
US (1) US8030706B2 (ja)
JP (1) JP4686580B2 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5629994B2 (ja) * 2009-09-04 2014-11-26 ソニー株式会社 半導体装置及び半導体装置の製造方法
US8829640B2 (en) * 2011-03-29 2014-09-09 Alpha And Omega Semiconductor Incorporated Configuration and method to generate saddle junction electric field in edge termination
CN104638004B (zh) * 2013-11-15 2018-04-17 上海华虹宏力半导体制造有限公司 超级结mosfet器件的结构
JP6583700B2 (ja) * 2015-12-02 2019-10-02 サンケン電気株式会社 半導体装置
CN108181564A (zh) * 2016-12-07 2018-06-19 无锡同方微电子有限公司 一种uis测试电路及其测试方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298191A (ja) * 2000-02-09 2001-10-26 Fuji Electric Co Ltd 半導体装置
JP2007235095A (ja) * 2006-01-31 2007-09-13 Denso Corp 半導体装置および半導体基板の製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4524539B2 (ja) 2002-08-13 2010-08-18 富士電機システムズ株式会社 半導体素子
JP4997715B2 (ja) 2005-05-18 2012-08-08 富士電機株式会社 半導体装置およびその製造方法
JP2008182054A (ja) * 2007-01-25 2008-08-07 Toshiba Corp 半導体装置
JP4564509B2 (ja) * 2007-04-05 2010-10-20 株式会社東芝 電力用半導体素子

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001298191A (ja) * 2000-02-09 2001-10-26 Fuji Electric Co Ltd 半導体装置
JP2007235095A (ja) * 2006-01-31 2007-09-13 Denso Corp 半導体装置および半導体基板の製造方法

Also Published As

Publication number Publication date
JP2010045238A (ja) 2010-02-25
US8030706B2 (en) 2011-10-04
US20100038712A1 (en) 2010-02-18

Similar Documents

Publication Publication Date Title
JP5580150B2 (ja) 半導体装置
JP5196766B2 (ja) 半導体装置
JP6061181B2 (ja) 半導体装置
JP3721172B2 (ja) 半導体装置
CN107068759B (zh) 半导体器件及其制造方法
CN106165101B (zh) 半导体装置
US20160079375A1 (en) Semiconductor device and method for manufacturing same
US9318590B2 (en) IGBT using trench gate electrode
JP2010251571A (ja) 半導体装置
US20130248998A1 (en) Semiconductor device
JP5687582B2 (ja) 半導体素子およびその製造方法
JP4686580B2 (ja) 電力用半導体装置
JP6536377B2 (ja) 半導体装置
JP7204544B2 (ja) 半導体装置
KR101121574B1 (ko) 전하 균형 전력 디바이스 및 그 제조 방법
JP2014187200A (ja) 半導体装置の製造方法
US20160079350A1 (en) Semiconductor device and manufacturing method thereof
WO2007034547A1 (ja) トレンチゲートパワーｍｏｓｆｅｔ及びその製造方法
JP5446404B2 (ja) 半導体装置
KR101127501B1 (ko) 트렌치 게이트 구조를 가지는 전력 반도체 소자
JP2010045307A (ja) 電力用半導体装置
US20150364585A1 (en) Power semiconductor device
JP2007115943A (ja) 半導体装置
JP5655052B2 (ja) 半導体装置
KR101279199B1 (ko) 반도체 소자 및 이의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100803

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110107

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110118

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110214

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140218

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140218

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees