JP6061181B2 - 半導体装置 - Google Patents
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Description
本発明は、半導体装置に関する。
従来、モータ制御システム、電力変換システム等、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。この種の半導体パワーデバイスとして、たとえば、ＳｉＣ半導体装置が公知である（たとえば、特許文献１参照）。
特許文献１の半導体装置は、ＳｉＣ基板と、ＳｉＣ基板上に形成されたｎ型高抵抗層と、ｎ型高抵抗層上に形成されたｐウェル層と、ｐウェル層の表層部に形成されたｎ＋エミッタ領域と、ｎ＋エミッタ領域を貫通してｐウェル層に達するｐ＋コンタクト領域と、ｎ＋エミッタ領域の表面からｐウェル層を貫通してｎ型高抵抗層に達するトレンチと、トレンチの内面に形成されたゲート酸化膜と、トレンチに埋め込まれたポリシリコンゲート電極とを含む。
特許文献１の半導体装置は、ＳｉＣ基板と、ＳｉＣ基板上に形成されたｎ型高抵抗層と、ｎ型高抵抗層上に形成されたｐウェル層と、ｐウェル層の表層部に形成されたｎ＋エミッタ領域と、ｎ＋エミッタ領域を貫通してｐウェル層に達するｐ＋コンタクト領域と、ｎ＋エミッタ領域の表面からｐウェル層を貫通してｎ型高抵抗層に達するトレンチと、トレンチの内面に形成されたゲート酸化膜と、トレンチに埋め込まれたポリシリコンゲート電極とを含む。
本発明の半導体装置は、側面および底面を有するトレンチが形成された第１主面とその反対側の第２主面とを有する半導体層と、前記トレンチの前記側面および前記底面に沿うように前記半導体層の前記第１主面側の表層部に形成された第２導電型層と、前記第２導電型層に接するように前記半導体層の前記第２主面側の表層部に形成された第１導電型層と、前記半導体層の前記第２主面側に配置され、前記第１導電型層に電気的に接続された第１電極と、前記トレンチに埋め込まれ、前記第２導電型層に電気的に接続された第２電極と、前記トレンチの前記側面と前記第２電極との間および前記トレンチの前記底面と前記第２電極との間に配置され、前記第２導電型層と前記第２電極との間の電位障壁よりも高い電位障壁を前記第２導電型層との間に形成する障壁形成層とを含み、前記障壁形成層は、前記トレンチの前記側面に加えて前記トレンチの前記側面および前記底面が連なるエッジ部に配置されており、前記トレンチの前記底面の一部を覆うように前記トレンチの前記エッジ部側から前記トレンチの内側に向けて延びるように形成されている。
この構成によれば、第１導電型層と第２導電型層とのｐｎ接合部に逆方向バイアスが印加されると、そのｐｎ接合部で発生している空乏層が、ｐｎ接合部に対してトレンチ側に広がる。しかし、この構成では、たとえ空乏層がトレンチ側面に達しても、障壁形成層が配置されているから、当該障壁形成層によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。また、障壁形成層は、トレンチの側面に加えて当該トレンチの底面に沿って形成されていると共に、トレンチの側面および底面が連なるエッジ部に配置されているから、当該トレンチの底面のエッジ部におけるパンチスルーを効果的に抑制することもできる。
前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含んでいてもよい。
また、前記障壁形成層は、第１導電型のポリシリコン層を含んでもいてもよい。また、前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含んでいてもよい。
本発明の半導体装置は、側面および底面を有し、前記底面に対して前記側面が鈍角に傾斜したテーパトレンチが形成された第１主面とその反対側の第２主面とを有する半導体層と、前記テーパトレンチの前記側面および前記底面に沿うように前記半導体層の前記第１主面側の表層部に形成され、前記テーパトレンチの前記側面の傾斜に伴って当該側面から前記半導体層の表面に沿う横方向に厚くなる第２導電型層と、前記第２導電型層に接するように前記半導体層の前記第２主面側の表層部に形成された第１導電型層と、前記半導体層の前記第２主面側に配置され、前記第１導電型層に電気的に接続された第１電極と、前記テーパトレンチに埋め込まれ、前記第２導電型層に電気的に接続された第２電極と、前記テーパトレンチの前記側面と前記第２電極との間に配置され、前記第２導電型層と前記第２電極との間の電位障壁よりも高い電位障壁を前記第２導電型層との間に形成する障壁形成層とを含み、前記障壁形成層は、さらに前記テーパトレンチの前記底面のエッジ部に配置されている。
この構成によれば、第１導電型層と第２導電型層とのｐｎ接合部で空乏層が発生しており、逆方向バイアスが印加されると、その空乏層がｐｎ接合部に対してテーパトレンチ側に広がる。このとき、第２導電型層がトレンチの側面から横方向に一定の厚さで形成されていると、当該ｐｎ接合部から広がる空乏層がトレンチの側面に達して第２電極に接し、パンチスルーするおそれがある。そこで、この半導体装置では、第２導電型層をテーパトレンチの側面の傾斜に伴って横方向に厚くなるように形成している。そのため、一定厚さの第２導電型層が形成された前者の場合に比べて、テーパトレンチの側面とｐｎ接合部との距離を広げることができる。これにより、当該ｐｎ接合部から広がる空乏層がテーパトレンチの側面に達し難くすることができる。その結果、パンチスルーを抑制でき、リーク電流の発生を抑制することができる。
しかも、この構成では、テーパトレンチの側面と第２電極との間に、第２導電型層と第２電極との間の電位障壁よりも高い電位障壁を第２導電型層との間に形成する障壁形成層がさらに配置されている。したがって、第１導電型層と第２導電型層とのｐｎ接合部で発生している空乏層が、逆方向バイアスが印加されることにより、ｐｎ接合部に対してテーパトレンチ側に広がってテーパトレンチの側面に達しても、障壁形成層が配置されているから、当該障壁形成層によってパンチスルーを抑制することができる。さらに、この構成では、テーパトレンチの底面のエッジ部に障壁形成層が配置されている。したがって、テーパトレンチの底面のエッジ部におけるパンチスルーを抑制することもできる。
前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含んでいてもよい。
また、前記障壁形成層は、第１導電型のポリシリコン層を含んでもいてもよい。また、前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含んでいてもよい。
本発明の半導体装置は、側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第１導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層と連なるように前記ソーストレンチの前記側面および前記底面に沿って形成された第２導電型のソース耐圧保持層と、前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように形成された第１導電型のドレイン層と、前記ゲートトレンチに埋め込まれたゲート電極と、
前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、前記ソーストレンチの前記側面と前記ソース電極との間および前記ソーストレンチの前記底面と前記ソース電極との間に配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を有する障壁形成層とを含み、前記障壁形成層は、前記ソーストレンチの前記側面に加えて前記ソーストレンチの前記側面および前記底面が連なるエッジ部に配置されており、前記ソーストレンチの前記底面の一部を覆うように前記ソーストレンチの前記エッジ部側から前記ソーストレンチの内側に向けて延びるように形成されている。
前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、前記ソーストレンチの前記側面と前記ソース電極との間および前記ソーストレンチの前記底面と前記ソース電極との間に配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を有する障壁形成層とを含み、前記障壁形成層は、前記ソーストレンチの前記側面に加えて前記ソーストレンチの前記側面および前記底面が連なるエッジ部に配置されており、前記ソーストレンチの前記底面の一部を覆うように前記ソーストレンチの前記エッジ部側から前記ソーストレンチの内側に向けて延びるように形成されている。
この構成によれば、第２導電型のソース耐圧保持層と第１導電型のドレイン層とのｐｎ接合部に逆方向バイアスが印加されると、そのｐｎ接合部で発生している空乏層が、ｐｎ接合部に対してソーストレンチ側に広がる。しかし、この構成では、たとえ空乏層がソーストレンチの側面に達しても、障壁形成層が配置されているから、当該障壁形成層によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。また、障壁形成層は、ソーストレンチの側面に加えて当該ソーストレンチの底面に沿って形成されていると共に、ソーストレンチの側面および底面が連なるエッジ部に配置されているから、当該ソーストレンチの底面のエッジ部におけるパンチスルーを効果的に抑制することもできる。
前記障壁形成層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されていることが好ましい。この構成によれば、ソース電極に対するソース層のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含んでいてもよい。
また、前記障壁形成層は、第１導電型のポリシリコン層を含んでもいてもよい。また、前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含んでいてもよい。
本発明の半導体装置は、側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成され、前記ソーストレンチが前記底面に対して前記側面が鈍角に傾斜したテーパトレンチである半導体層と、前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第１導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層と連なるように前記ソーストレンチの前記側面および前記底面に沿って形成され、前記ソーストレンチの前記側面の傾斜に伴って当該側面から前記半導体層の前記表面に沿う横方向に厚くなる第２導電型のソース耐圧保持層と、前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように形成された第１導電型のドレイン層と、前記ゲートトレンチに埋め込まれたゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、前記ソーストレンチの前記側面と前記ソース電極との間に配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を前記ソース耐圧保持層との間に形成する障壁形成層とを含み、前記障壁形成層は、さらに前記ソーストレンチの前記底面のエッジ部に配置されている。
この構成によれば、第２導電型のソース耐圧保持層と第１導電型のドレイン層とのｐｎ接合部で空乏層が発生しており、逆方向バイアスが印加されると、その空乏層がｐｎ接合部に対してソーストレンチ側に広がる。このとき、第２導電型のソース耐圧保持層がトレンチの側面から横方向に一定の厚さで形成されていると、当該ｐｎ接合部から広がる空乏層がトレンチの側面に達して第２電極に接し、パンチスルーするおそれがある。そこで、この半導体装置では、ソース耐圧保持層をソーストレンチの側面の傾斜に伴って横方向に厚くなるように形成している。そのため、一定厚さの第２導電型層が形成された前者の場合に比べて、ソーストレンチの側面とｐｎ接合部との距離を広げることができる。これにより、当該ｐｎ接合部から広がる空乏層がソーストレンチの側面に達し難くすることができる。その結果、パンチスルーを抑制でき、リーク電流の発生を抑制することができる。
しかも、この構成では、ソーストレンチの側面と第２電極との間に、ソース耐圧保持層とソース電極との間の電位障壁よりも高い電位障壁をソース耐圧保持層との間に形成する障壁形成層がさらに配置されている。したがって、第２導電型のソース耐圧保持層と第１導電型のドレイン層とのｐｎ接合部で発生している空乏層が、逆方向バイアスの印加によりｐｎ接合部に対してソーストレンチ側に広がってソーストレンチの側面に達しても、障壁形成層が配置されているから、当該障壁形成層によってパンチスルーを抑制することができる。さらに、この構成では、ソーストレンチの底面のエッジ部に障壁形成層が配置されている。したがって、ソーストレンチの底面のエッジ部におけるパンチスルーを抑制することもできる。
前記障壁形成層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されていることが好ましい。この構成によれば、ソース電極に対するソース層のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
前記障壁形成層は、たとえば、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含んでいてもよい。
また、前記障壁形成層は、第１導電型のポリシリコン層を含んでもいてもよい。また、前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含んでいてもよい。
本発明の半導体装置は、側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第１導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層に連なるように前記ソーストレンチの前記側面および前記底面に沿って形成された第２導電型のソース耐圧保持層と、前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように配置された第１導電型のドレイン層と、前記ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチの前記側面および前記底面のエッジ部に配置された絶縁層と、前記ソーストレンチに埋め込まれ、少なくとも前記絶縁層上にポリシリコン層を有しており、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極とを含む。
本発明の半導体装置は、側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第１導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層に連なるように前記ソーストレンチの前記側面および前記底面に沿って形成された第２導電型のソース耐圧保持層と、前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように配置された第１導電型のドレイン層と、前記ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチの前記側面および前記底面のエッジ部に配置された絶縁層と、前記ソーストレンチに埋め込まれ、少なくとも前記絶縁層上にポリシリコン層を有しており、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極とを含む。
この構成によれば、第２導電型のソース耐圧保持層と第１導電型のドレイン層とのｐｎ接合部に逆方向バイアスが印加されると、そのｐｎ接合部で発生している空乏層が、ｐｎ接合部に対してソーストレンチ側に広がる。しかし、この構成では、たとえ空乏層がソーストレンチの側面に達しても、絶縁層が配置されているから、当該絶縁層によってパンチスルーを抑制することができる。そして、たとえ空乏層が絶縁層をも横切ってソース電極に達しても、絶縁層上にポリシリコン層が設けられているため、それ以上の空乏層の広がりを抑制することができる。すなわち、パンチスルーを絶縁層およびポリシリコン層の２段階で抑制できるので、リーク電流の発生を良好に抑制することができる。
また、ゲート電極がポリシリコンからなるため、ゲート電極とポリシリコン層とを同一工程で形成することができる。そのため、製造工程を簡略化することもできる。
前記絶縁層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されていることが好ましい。この構成によれば、ソース電極に対するソース層のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
前記絶縁層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されていることが好ましい。この構成によれば、ソース電極に対するソース層のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
前記ポリシリコン層は、前記ソーストレンチにおいて前記絶縁層の内側の領域に埋め込まれており、前記ソース電極は、前記埋め込まれたポリシリコン層に積層された金属層を含むことが好ましい。
この構成によれば、ポリシリコン層を単にソーストレンチに埋め込めばよいので、ポリシリコン層を簡単に形成することができる。また、ソーストレンチがポリシリコン層で埋め戻されることによって、見かけ上のソーストレンチの底面（ポリシリコン層の上面）と半導体層の表面との高低差を小さくすることができる。そのため、金属層の表面を滑らかもしくは平坦にすることができる。
また、本発明の半導体装置は、側面および底面を有するトレンチが形成された第１主面とその反対側の第２主面とを有する半導体層と、前記トレンチの前記側面および前記底面に沿うように前記半導体層の前記第１主面側の表層部に形成された第２導電型層と、前記第２導電型層に接するように前記半導体層の前記第２主面側の表層部に形成された第１導電型層と、前記半導体層の前記第２主面側に配置され、前記第１導電型層に電気的に接続された第１電極と、前記トレンチに埋め込まれ、前記第２導電型層に電気的に接続された第２電極と、前記トレンチの前記側面と前記第２電極との間に配置され、前記第２導電型層と前記第２電極との間の電位障壁よりも高い電位障壁を前記第２導電型層との間に形成する障壁形成層とを含み、前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含む。
また、本発明の半導体装置は、側面および底面を有するトレンチが形成された第１主面とその反対側の第２主面とを有する半導体層と、前記トレンチの前記側面および前記底面に沿うように前記半導体層の前記第１主面側の表層部に形成された第２導電型層と、前記第２導電型層に接するように前記半導体層の前記第２主面側の表層部に形成された第１導電型層と、前記半導体層の前記第２主面側に配置され、前記第１導電型層に電気的に接続された第１電極と、前記トレンチに埋め込まれ、前記第２導電型層に電気的に接続された第２電極と、前記トレンチの前記側面と前記第２電極との間に配置され、前記第２導電型層と前記第２電極との間の電位障壁よりも高い電位障壁を前記第２導電型層との間に形成する障壁形成層とを含み、前記障壁形成層は、第１導電型のポリシリコン層を含む。
また、本発明の半導体装置は、側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第１導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層と連なるように前記ソーストレンチの前記側面および前記底面に沿って形成された第２導電型のソース耐圧保持層と、前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように形成された第１導電型のドレイン層と、前記ゲートトレンチに埋め込まれたゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、前記ソーストレンチの前記側面と前記ソース電極との間に前記ソーストレンチの前記側面から前記ソース層が露出するように配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を有する障壁形成層とを含む。
この構成によれば、ポリシリコン層を単にソーストレンチに埋め込めばよいので、ポリシリコン層を簡単に形成することができる。また、ソーストレンチがポリシリコン層で埋め戻されることによって、見かけ上のソーストレンチの底面（ポリシリコン層の上面）と半導体層の表面との高低差を小さくすることができる。そのため、金属層の表面を滑らかもしくは平坦にすることができる。
また、本発明の半導体装置は、側面および底面を有するトレンチが形成された第１主面とその反対側の第２主面とを有する半導体層と、前記トレンチの前記側面および前記底面に沿うように前記半導体層の前記第１主面側の表層部に形成された第２導電型層と、前記第２導電型層に接するように前記半導体層の前記第２主面側の表層部に形成された第１導電型層と、前記半導体層の前記第２主面側に配置され、前記第１導電型層に電気的に接続された第１電極と、前記トレンチに埋め込まれ、前記第２導電型層に電気的に接続された第２電極と、前記トレンチの前記側面と前記第２電極との間に配置され、前記第２導電型層と前記第２電極との間の電位障壁よりも高い電位障壁を前記第２導電型層との間に形成する障壁形成層とを含み、前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含む。
また、本発明の半導体装置は、側面および底面を有するトレンチが形成された第１主面とその反対側の第２主面とを有する半導体層と、前記トレンチの前記側面および前記底面に沿うように前記半導体層の前記第１主面側の表層部に形成された第２導電型層と、前記第２導電型層に接するように前記半導体層の前記第２主面側の表層部に形成された第１導電型層と、前記半導体層の前記第２主面側に配置され、前記第１導電型層に電気的に接続された第１電極と、前記トレンチに埋め込まれ、前記第２導電型層に電気的に接続された第２電極と、前記トレンチの前記側面と前記第２電極との間に配置され、前記第２導電型層と前記第２電極との間の電位障壁よりも高い電位障壁を前記第２導電型層との間に形成する障壁形成層とを含み、前記障壁形成層は、第１導電型のポリシリコン層を含む。
また、本発明の半導体装置は、側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第１導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層と連なるように前記ソーストレンチの前記側面および前記底面に沿って形成された第２導電型のソース耐圧保持層と、前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように形成された第１導電型のドレイン層と、前記ゲートトレンチに埋め込まれたゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、前記ソーストレンチの前記側面と前記ソース電極との間に前記ソーストレンチの前記側面から前記ソース層が露出するように配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を有する障壁形成層とを含む。
図１は、本発明の第１実施形態に係る半導体装置１の模式的な断面図である。
半導体装置１は、ＳｉＣ基板２と、ＳｉＣ基板２上に形成されたＳｉＣエピタキシャル層３とを含む。この実施形態では、ＳｉＣ基板２およびＳｉＣエピタキシャル層３を、本発明の半導体層の一例として示している。
ＳｉＣ基板２の導電型は、たとえば、ｎ型ドーパント濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３のｎ＋型である。なお、ｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。
半導体装置１は、ＳｉＣ基板２と、ＳｉＣ基板２上に形成されたＳｉＣエピタキシャル層３とを含む。この実施形態では、ＳｉＣ基板２およびＳｉＣエピタキシャル層３を、本発明の半導体層の一例として示している。
ＳｉＣ基板２の導電型は、たとえば、ｎ型ドーパント濃度が１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３のｎ＋型である。なお、ｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。
ＳｉＣエピタキシャル層３の表面４には、側面５および底面６を有するトレンチ７が形成されている。トレンチ７は、たとえば、ストライプ状に複数本形成されていてもよい。また、この実施形態では、トレンチ７の側面５は、トレンチ７の底面６に対して９０°の角度θで傾斜している。これにより、トレンチ７は、底面６から開口端にかけて一定幅を有している。
ＳｉＣエピタキシャル層３は、トレンチ７の側面５および底面６に倣って形成された本発明の第２導電型層の一例としてのｐ型層８と、ｐ型層８に対してＳｉＣ基板２の裏面9側に接して形成されたｎ −型層１０とを含む。この実施形態では、ｎ ＋ 型のＳｉＣ基板２およびＳｉＣエピタキシャル層３のｎ − 型層１０を、本発明の第１導電型層の一例として示している。ｐ型層８の導電型は、たとえば、ｐ型ドーパント濃度が１×１０１６ｃｍ−３〜１×１０２０ｃｍ−３のｐ型である。なお、ｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる。また、ｎ−型層１０の導電型は、ｎ型ドーパント濃度が１×１０１５〜１×１０１７ｃｍ−３のｎ−型である。このｎ−型層１０は、たとえば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のドレイン領域（ドリフト領域）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）のドリフト領域およびｐｎダイオードのｎ型領域として、それぞれ機能していてもよい。
ｐ型層８は、具体的には、ｎ−型層１０との界面１１がＳｉＣエピタキシャル層３の表面４、トレンチ７の側面５およびトレンチ７の底面６に沿うように（たとえば平行に）、断面視で葛折状に連続して形成されている。これにより、トレンチ７の底面６に対して上方位置および下方位置それぞれに、ｐ型層８とｎ−型層１０との界面１１が設定されている。したがって、ｎ−型層１０は、トレンチ７の側方に選択的に入り込んでいる（突出している）。
また、ｐ型層８は、トレンチ７の底面６と側面５との間において互いに異なる厚さを有している。具体的には、ｐ型層８の底面６上の部分が側面５上の部分に比べて厚く、これにより、底面６と側面５との間でｐ型層８の厚さに差が設けられている。この層厚差は、たとえば、イオン注入によってｐ型層８を形成するときの、トレンチ７の側面５およびトレンチ７の底面６それぞれに対するイオンの入射角度の違いによって生じる。すなわち、トレンチ７の底面６には、イオンがほぼ垂直に入射するため、イオンが非常に小さい傾斜角で入射するトレンチ７の側面５に比べて、イオンが深くまで注入されて、厚くｐ型層８が形成される。
また、ｐ型層８は、ｐ型層８の他の部分に比べて高濃度なｐ＋型コンタクト層１２を含む。ｐ＋型コンタクト層１２は、たとえば、トレンチ７の側面５から間隔を隔てて、トレンチ７の底面６の幅方向中央に形成されている。ｐ＋型コンタクト層１２の導電型は、たとえば、ｐ型ドーパント濃度が１×１０１８ｃｍ−３〜２×１０２１ｃｍ−３のｐ＋型である。
ＳｉＣ基板２の裏面９には、本発明の第１電極の一例としての裏面電極１３が形成されている。裏面電極１３は、ＳｉＣ基板２を介してｎ−型層１０に電気的に接続されている。また、裏面電極１３は、たとえば、Ｔｉ、Ｎｉ、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、ＴｉＮ、Ｗまたはこれらいずれかの組み合わせの積層構造からなる。
一方、ＳｉＣエピタキシャル層３には、本発明の第２電極の一例としての表面電極１４が形成されている。表面電極１４は、トレンチ７を埋め戻し、ＳｉＣエピタキシャル層３の表面４を覆うように形成されている。表面電極１４は、ｐ＋型コンタクト層１２においてｐ型層８に電気的に接続されている。また、表面電極１４は、たとえば、Ｔｉ、Ｎｉ、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、ＴｉＮ、Ｗまたはこれらいずれかの組み合わせの積層構造からなる。
一方、ＳｉＣエピタキシャル層３には、本発明の第２電極の一例としての表面電極１４が形成されている。表面電極１４は、トレンチ７を埋め戻し、ＳｉＣエピタキシャル層３の表面４を覆うように形成されている。表面電極１４は、ｐ＋型コンタクト層１２においてｐ型層８に電気的に接続されている。また、表面電極１４は、たとえば、Ｔｉ、Ｎｉ、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、ＴｉＮ、Ｗまたはこれらいずれかの組み合わせの積層構造からなる。
トレンチ７において側面５と表面電極１４との間には、ｐ型層８と表面電極１４との間の電位障壁よりも高い電位障壁を有する障壁形成層１５が形成されている。障壁形成層１５は、具体的には、トレンチ７の底面６からｐ型層８が選択的に露出するように、トレンチ７の側面５および底面６のエッジ部に選択的に形成されている。
障壁形成層１５が選択的に除去されたトレンチ７の底面６には、ｐ＋型コンタクト層１２が露出している。また、トレンチ７の側面５は、底面６から開口端まで至る領域が障壁形成層１５によって覆われている。
障壁形成層１５が選択的に除去されたトレンチ７の底面６には、ｐ＋型コンタクト層１２が露出している。また、トレンチ７の側面５は、底面６から開口端まで至る領域が障壁形成層１５によって覆われている。
障壁形成層１５は、たとえば、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層であってもよい。また、障壁形成層１５は、ｎ型のポリシリコン層であってもよいし、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層であってもよい。
この半導体装置１によれば、ｐ型層８とｎ−型層１０とのｐｎ接合部１６に空乏層が発生している。このｐｎ接合部１６に逆方向バイアスが印加されると、空乏層は、たとえば、図１で示した破線のように広がる。このとき、障壁形成層１５を有しない半導体装置の場合では、トレンチ７の側面５に達した空乏層がそのまま表面電極１４にも達するため、パンチスルーが発生する。しかし、この半導体装置１によれば、たとえ、空乏層が広がってトレンチ７の側面５に達しても、障壁形成層１５によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。
図２は、本発明の第２実施形態に係る半導体装置２１の模式的な断面図である。図２において、図１に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第２実施形態に係る半導体装置２１のＳｉＣエピタキシャル層３の表面４には、テーパトレンチ２２が形成されている。テーパトレンチ２２は、その側面２３が底面２４に対して鈍角（たとえば、テーパトレンチ２２の側面２３と底面２４との狭角が２０°〜７０°の角度θ）で傾斜している。
第２実施形態に係る半導体装置２１のＳｉＣエピタキシャル層３の表面４には、テーパトレンチ２２が形成されている。テーパトレンチ２２は、その側面２３が底面２４に対して鈍角（たとえば、テーパトレンチ２２の側面２３と底面２４との狭角が２０°〜７０°の角度θ）で傾斜している。
ＳｉＣエピタキシャル層３は、テーパトレンチ２２の側面２３および底面２４に倣って形成されたｐ型層２５と、ｐ型層２５に対してＳｉＣ基板２の裏面９側に接して形成されたｎ−型層１０とを含む。
ｐ型層２５は、第１実施形態のｐ型層２５のように、断面視で葛折状に連続して形成されている。また、ｐ型層２５のテーパトレンチ側面に沿う部分は、テーパトレンチ２２の側面２３の傾斜に伴って横方向に厚くなるように形成されているため、異なる層厚差を有している。具体的には、ｐ型層２５の当該部分は、テーパトレンチ２２の開口幅が深さ方向に連続的に狭くなるにつれて、連続的に厚くなっている。
ｐ型層２５は、第１実施形態のｐ型層２５のように、断面視で葛折状に連続して形成されている。また、ｐ型層２５のテーパトレンチ側面に沿う部分は、テーパトレンチ２２の側面２３の傾斜に伴って横方向に厚くなるように形成されているため、異なる層厚差を有している。具体的には、ｐ型層２５の当該部分は、テーパトレンチ２２の開口幅が深さ方向に連続的に狭くなるにつれて、連続的に厚くなっている。
また、ｐ型層２５は、ｐ型層２５の他の部分に比べて高濃度なｐ＋型コンタクト層２６を含む。ｐ＋型コンタクト層２６は、たとえば、テーパトレンチ２２の側面２３から間隔を隔てて、テーパトレンチ２２の底面２４の幅方向中央に形成されている。
テーパトレンチ２２には、表面電極１４が、第１実施形態とは異なり、障壁形成層を介さずにテーパトレンチ２２の側面２３に直接、接している。
テーパトレンチ２２には、表面電極１４が、第１実施形態とは異なり、障壁形成層を介さずにテーパトレンチ２２の側面２３に直接、接している。
この半導体装置２１によれば、ｐ型層２５とｎ−型層１０のｐｎ接合部２７で空乏層が発生している。このｐｎ接合部２７に逆方向バイアスが印加されると、空乏層は、たとえば、図２で示した破線のように広がる。このとき、ｐ型層２５がテーパトレンチ２２の側面２３および底面２４に沿うように、一定幅で形成されている場合では、ｐｎ接合部２７から広がる空乏層がテーパトレンチ２２の側面２３に達して表面電極１４に接し、パンチスルーするおそれがある。
この半導体装置２１では、ｐ型層２５が、テーパトレンチ２２の側面２３の傾斜に伴って横方向に厚くなるように形成されているため、一定厚さのｐ型層が形成された前者の場合に比べて、テーパトレンチ２２の側面２３とｐｎ接合部２７との距離を広げることができる。これにより、当該ｐｎ接合部２７から広がる空乏層がテーパトレンチ２２の側面２３に達し難くすることができる。その結果、パンチスルーを抑制でき、リーク電流の発生を抑制することができる。
図３は、本発明の第３実施形態に係る半導体装置３１の模式的な断面図である。図３において、図１または図２に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第３実施形態に係る半導体装置３１は、第２実施形態の構成に加えて、さらに、テーパトレンチ２２の側面２３と表面電極１４との間に、ｐ型層２５と表面電極１４との間の電位障壁よりも高い電位障壁を有する障壁形成層２８を含む。
第３実施形態に係る半導体装置３１は、第２実施形態の構成に加えて、さらに、テーパトレンチ２２の側面２３と表面電極１４との間に、ｐ型層２５と表面電極１４との間の電位障壁よりも高い電位障壁を有する障壁形成層２８を含む。
障壁形成層２８は、具体的には、テーパトレンチ２２の底面２４からｐ型層２５が選択的に露出するように、テーパトレンチ２２の側面２３および底面２４のエッジ部に選択的に形成されている。
障壁形成層２８が選択的に除去されたテーパトレンチ２２の底面２４には、ｐ＋型コンタクト層２６が露出している。また、テーパトレンチ２２の側面２３は、底面２４から開口端まで至る領域が障壁形成層２８によって覆われている。
障壁形成層２８が選択的に除去されたテーパトレンチ２２の底面２４には、ｐ＋型コンタクト層２６が露出している。また、テーパトレンチ２２の側面２３は、底面２４から開口端まで至る領域が障壁形成層２８によって覆われている。
障壁形成層２８は、たとえば、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層であってもよい。また、障壁形成層２８は、ｎ型のポリシリコン層であってもよいし、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層であってもよい。
この半導体装置３１によれば、ｐ型層２５とｎ−型層１０とのｐｎ接合部２７に空乏層が発生している。このｐｎ接合部２７に逆方向バイアスが印加されると、空乏層は、たとえば、図３で示した破線のように広がる。このとき、障壁形成層２８を有しない半導体装置の場合では、テーパトレンチ２２の側面２３に空乏層が達してしまうと、空乏層がそのまま表面電極１４にも達するため、パンチスルーが発生するおそれがある。しかし、この半導体装置３１によれば、たとえ、空乏層が広がってテーパトレンチ２２の側面２３に達しても、障壁形成層２８によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。
図４は、本発明の第４実施形態に係る半導体装置４１の模式的な断面図である。
第４実施形態に係る半導体装置４１は、ＳｉＣ基板４２と、ＳｉＣ基板４２上に形成されたＳｉＣエピタキシャル層４３とが採用されたトレンチゲート型のＭＩＳＦＥＴを含む。この実施形態では、ＳｉＣ基板４２およびＳｉＣエピタキシャル層４３を、本発明の半導体層の一例として示している。
第４実施形態に係る半導体装置４１は、ＳｉＣ基板４２と、ＳｉＣ基板４２上に形成されたＳｉＣエピタキシャル層４３とが採用されたトレンチゲート型のＭＩＳＦＥＴを含む。この実施形態では、ＳｉＣ基板４２およびＳｉＣエピタキシャル層４３を、本発明の半導体層の一例として示している。
ＳｉＣエピタキシャル層４３には、ゲートトレンチ４４が形成されている。ゲートトレンチ４４は、たとえば、格子状、ストライプ状、または、ハニカム状等であってもよい。ゲートトレンチ４４が形成されることにより、ＳｉＣエピタキシャル層４３には、ゲートトレンチ４４で取り囲まれた部分に、単位セル４５が複数形成されている。
各単位セル４５の中央部にはソーストレンチ４６が形成されている。この実施形態では、ソーストレンチ４６の側面４７は、ソーストレンチ４６の底面４８に対して９０°の角度θで傾斜している。これにより、ソーストレンチ４６は、底面４８から開口端にかけて一定幅を有している。また、ソーストレンチ４６の深さはゲートトレンチ４４と同じである。
各単位セル４５の中央部にはソーストレンチ４６が形成されている。この実施形態では、ソーストレンチ４６の側面４７は、ソーストレンチ４６の底面４８に対して９０°の角度θで傾斜している。これにより、ソーストレンチ４６は、底面４８から開口端にかけて一定幅を有している。また、ソーストレンチ４６の深さはゲートトレンチ４４と同じである。
各単位セル４５には、ＳｉＣエピタキシャル層４３の表面４９側から裏面５０側へ向かって順にソース層５１、チャネル層５２およびドリフト層５３が形成され、これらの層は互いに接している。これらの層の導電型は、ソース層５１およびドリフト層５３が第１導電型としてのｎ型であり、チャネル層５２は第２導電型としてのｐ型である。具体的には、ソース層５１は、たとえば、ドーパント濃度が１×１０１８〜１×１０２１ｃｍ−３のｎ＋型であり、チャネル層５２は、たとえば、ドーパント濃度が１．０×１０１６ｃｍ−３〜１．０×１０１９ｃｍ−３のｐ型であり、ドリフト層５３は、ソース層５１よりも低濃度、たとえば、ドーパント濃度が１×１０１５〜１×１０１７ｃｍ−３のｎ−型である。
ソース層５１は、ゲートトレンチ４４の側面５４の一部およびソーストレンチ４６の側面４７の一部を形成している。チャネル層５２も同様に、ゲートトレンチ４４の側面５４の一部およびソーストレンチ４６の側面４７の一部を形成している。そして、ドリフト層５３は、ゲートトレンチ４４の側面５４および底面５５、ならびにソーストレンチ４６の側面４７および底面４８を形成している。
ソース耐圧保持層５６は、ソーストレンチ４６の底面４８からソーストレンチ４６の側面４７に沿って、チャネル層５２に連なるように形成されている。
また、ソース耐圧保持層５６は、ソーストレンチ４６の底面４８と側面４７との間において互いに異なる厚さを有している。具体的には、ソース耐圧保持層５６の底面４８上の部分が側面４７上の部分に比べて厚く、これにより、底面４８と側面４７との間でソース耐圧保持層５６の厚さに差が設けられている。
また、ソース耐圧保持層５６は、ソーストレンチ４６の底面４８と側面４７との間において互いに異なる厚さを有している。具体的には、ソース耐圧保持層５６の底面４８上の部分が側面４７上の部分に比べて厚く、これにより、底面４８と側面４７との間でソース耐圧保持層５６の厚さに差が設けられている。
この層厚差は、たとえば、イオン注入によってソース耐圧保持層５６を形成するときの、ソーストレンチ４６の側面４７およびソーストレンチ４６の底面４８それぞれに対するイオンの入射角度の違いによって生じる。すなわち、ソーストレンチ４６の底面４８には、イオンがほぼ垂直に入射するため、イオンが非常に小さい傾斜角で入射するソーストレンチ４６の側面４７に比べて、イオンが深くまで注入されて、厚くソース耐圧保持層５６が形成される。
ソース耐圧保持層５６は、ソース耐圧保持層５６の他の部分に比べて高濃度、たとえば、ドーパント濃度が１．０×１０１８ｃｍ−３〜２．０×１０２１ｃｍ−３であるｐ＋型のコンタクト層５７を含む。コンタクト層５７は、たとえば、ソーストレンチ４６の側面４７から間隔を隔てて、ソーストレンチ４６の底面４８の幅方向中央に形成されている。
ソーストレンチ４６において側面４７とソース電極５８（後述）との間には、ソース耐圧保持層５６とソース電極５８との間の電位障壁よりも高い電位障壁を有する障壁形成層５９が形成されている。障壁形成層５９は、具体的には、ソーストレンチ４６の底面４８からソース耐圧保持層５６が選択的に露出するように、ソーストレンチ４６の側面４７および底面４８のエッジ部に選択的に形成されている。
ソーストレンチ４６において側面４７とソース電極５８（後述）との間には、ソース耐圧保持層５６とソース電極５８との間の電位障壁よりも高い電位障壁を有する障壁形成層５９が形成されている。障壁形成層５９は、具体的には、ソーストレンチ４６の底面４８からソース耐圧保持層５６が選択的に露出するように、ソーストレンチ４６の側面４７および底面４８のエッジ部に選択的に形成されている。
障壁形成層５９が選択的に除去されたソーストレンチ４６の底面４８には、ｐ＋型のコンタクト層５７が露出している。また、ソーストレンチ４６の側面４７は、底面４８から開口端まで至る領域が障壁形成層５９によって覆われている。
障壁形成層５９は、たとえば、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層であってもよい。また、障壁形成層５９は、ｎ型のポリシリコン層であってもよいし、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層であってもよい。
障壁形成層５９は、たとえば、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層であってもよい。また、障壁形成層５９は、ｎ型のポリシリコン層であってもよいし、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層であってもよい。
ゲートトレンチ４４には、ゲート絶縁膜６０を介して、ゲート電極６１が埋め込まれている。ゲート電極６１は、たとえば、ポリシリコンからなる。
ＳｉＣエピタキシャル層４３の表面４９には、ゲート電極６１を被覆するように、絶縁材料からなる層間膜６２が形成されている。
層間膜６２およびゲート絶縁膜６０には、コンタクトホール６３が形成されている。これにより、コンタクトホール６３内には、各単位セル４５のソーストレンチ４６の全体およびＳｉＣエピタキシャル層４３におけるソーストレンチ４６の周縁部が露出していて、ＳｉＣエピタキシャル層４３の表面４９とソーストレンチ４６の底面４８との高低差に応じた段差が形成されている。
ＳｉＣエピタキシャル層４３の表面４９には、ゲート電極６１を被覆するように、絶縁材料からなる層間膜６２が形成されている。
層間膜６２およびゲート絶縁膜６０には、コンタクトホール６３が形成されている。これにより、コンタクトホール６３内には、各単位セル４５のソーストレンチ４６の全体およびＳｉＣエピタキシャル層４３におけるソーストレンチ４６の周縁部が露出していて、ＳｉＣエピタキシャル層４３の表面４９とソーストレンチ４６の底面４８との高低差に応じた段差が形成されている。
ＳｉＣエピタキシャル層４３の表面４９には、たとえば、Ｔｉ、Ｎｉ、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、ＴｉＮ、Ｗまたはこれらいずれかの組み合わせの積層構造等の金属材料からなる、ソース電極５８が形成されている。ソース電極５８は、各コンタクトホール６３を介して、すべての単位セル４５のソーストレンチ４６に一括して入り込んでいる。このソース電極５８は、すべての単位セル４５に対して共通の配線となっている。
ＳｉＣ基板４２の裏面６４には、その全域を覆うように、たとえば、Ｔｉ、Ｎｉ、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、ＴｉＮ、Ｗまたはこれらいずれかの組み合わせの積層構造等の金属材料からなる、ドレイン電極６５が形成されている。このドレイン電極６５は、すべての単位セル４５に対して共通の電極となっている。
この半導体装置４１によれば、ソース耐圧保持層５６とドリフト層５３とのｐｎ接合部６７に空乏層が発生している。このｐｎ接合部６７に逆方向バイアスが印加されると、空乏層は、たとえば、図４で示した破線のように広がる。このとき、障壁形成層５９を有しない半導体装置の場合では、ソーストレンチ４６の側面４７および底面４８のエッジ部に達した空乏層がそのままソース電極５８にも達するため、パンチスルーが発生する。しかし、この半導体装置４１によれば、たとえ、空乏層が広がってソーストレンチ４６の側面４７および底面４８のエッジ部に達しても、障壁形成層５９によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。
この半導体装置４１によれば、ソース耐圧保持層５６とドリフト層５３とのｐｎ接合部６７に空乏層が発生している。このｐｎ接合部６７に逆方向バイアスが印加されると、空乏層は、たとえば、図４で示した破線のように広がる。このとき、障壁形成層５９を有しない半導体装置の場合では、ソーストレンチ４６の側面４７および底面４８のエッジ部に達した空乏層がそのままソース電極５８にも達するため、パンチスルーが発生する。しかし、この半導体装置４１によれば、たとえ、空乏層が広がってソーストレンチ４６の側面４７および底面４８のエッジ部に達しても、障壁形成層５９によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。
図５は、本発明の第５実施形態に係る半導体装置７１の模式的な断面図である。図５において、図４に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第５実施形態に係る半導体装置７１は、第４実施形態のソース電極５８に代えて、ポリシリコン層７２と、ポリシリコン層７２上に積層された金属層７３とを有するソース電極７４を含む。
第５実施形態に係る半導体装置７１は、第４実施形態のソース電極５８に代えて、ポリシリコン層７２と、ポリシリコン層７２上に積層された金属層７３とを有するソース電極７４を含む。
ポリシリコン層７２は、ソーストレンチ４６に埋め込まれ、さらに、ＳｉＣエピタキシャル層４３の表面４９および層間膜６２を覆うように、平坦に形成されている。
この半導体装置７１によれば、ポリシリコン層７２がソーストレンチ４６およびコンタクトホール６３を埋め戻すように、ＳｉＣエピタキシャル層４３の表面４９に形成されていることから、見かけ上のＳｉＣエピタキシャル層４３の表面４９の高低差を小さくすることができる。そのため、ソース電極７４の表面を滑らかもしくは平坦にすることができる。
この半導体装置７１によれば、ポリシリコン層７２がソーストレンチ４６およびコンタクトホール６３を埋め戻すように、ＳｉＣエピタキシャル層４３の表面４９に形成されていることから、見かけ上のＳｉＣエピタキシャル層４３の表面４９の高低差を小さくすることができる。そのため、ソース電極７４の表面を滑らかもしくは平坦にすることができる。
図６は、本発明の第６実施形態に係る半導体装置８１の模式的な断面図である。図６において、図５に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第６実施形態に係る半導体装置８１では、第５実施形態から、コンタクト層５７を含むソース耐圧保持層５６における底面４８下方の領域が選択的に除去された構造を含む。
第６実施形態に係る半導体装置８１では、第５実施形態から、コンタクト層５７を含むソース耐圧保持層５６における底面４８下方の領域が選択的に除去された構造を含む。
具体的には、ソーストレンチ４６の底面４８に選択的に配置されたソース耐圧保持層５６は、ソーストレンチ４６の底面４８のエッジ部の周辺を覆うように環状に形成されている。これにより、ソース耐圧保持層５６に囲まれるソーストレンチ４６の底面４８の中央部には、ドリフト層５３が入り込み、ソース電極７４を形成しているポリシリコン層７２と、ドリフト層５３とによりヘテロ接合部８２が形成されている。
このヘテロ接合部８２には、チャネル層５２とドリフト層５３とのｐｎ接合により形成されるボディダイオード８３の拡散電位（たとえば、２．８ｅＶ〜３．２ｅＶ）よりも接合障壁の小さいヘテロ接合ダイオード８４（たとえば、接合障壁の高さが１ｅＶ〜１．５ｅＶ）が形成されている。
この半導体装置８１では、逆方向バイアスがチャネル層５２とドリフト層５３とのｐｎ接合部６７に印加された場合、ヘテロ接合ダイオード８４に優先的に電流が流れることから、ＳｉＣエピタキシャル層４３におけるＳｉＣの結晶欠陥の拡張を抑制することができる。その結果、オン抵抗の上昇を抑制することができ、半導体装置８１の損失を低減することができる。
この半導体装置８１では、逆方向バイアスがチャネル層５２とドリフト層５３とのｐｎ接合部６７に印加された場合、ヘテロ接合ダイオード８４に優先的に電流が流れることから、ＳｉＣエピタキシャル層４３におけるＳｉＣの結晶欠陥の拡張を抑制することができる。その結果、オン抵抗の上昇を抑制することができ、半導体装置８１の損失を低減することができる。
図７は、本発明の第７実施形態に係る半導体装置９１の模式的な断面図である。図７において、図４に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第７実施形態に係る半導体装置９１は、図４の構成において、ソーストレンチ４６の側面４７からソース層５１が露出するように障壁形成層５９が配置されている構造を含む。
第７実施形態に係る半導体装置９１は、図４の構成において、ソーストレンチ４６の側面４７からソース層５１が露出するように障壁形成層５９が配置されている構造を含む。
具体的には、障壁形成層５９は、ソーストレンチ４６の側面４７のチャネル層５２よりも下方の部分を選択的に覆うように配置されている。これにより、ソース層５１とチャネル層５２が、ソーストレンチ４６の側面４７に露出している。
この構成により、ソース電極７４に対するソース層５１のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
この構成により、ソース電極７４に対するソース層５１のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
図８は、本発明の第８実施形態に係る半導体装置１０１の模式的な断面図である。図８において、図５に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第８実施形態に係る半導体装置１０１は、図５の構成において、ソーストレンチ４６の側面４７からソース層５１が露出するように障壁形成層５９が配置されている構造を含む。
第８実施形態に係る半導体装置１０１は、図５の構成において、ソーストレンチ４６の側面４７からソース層５１が露出するように障壁形成層５９が配置されている構造を含む。
具体的には、障壁形成層５９は、ソーストレンチ４６の側面４７のチャネル層５２よりも下方の部分を選択的に覆うように配置されている。これにより、ソース層５１とチャネル層５２が、ソーストレンチ４６の側面４７に露出している。
この構成により、ソース電極７４に対するソース層５１のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
この構成により、ソース電極７４に対するソース層５１のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
図９は、本発明の第９実施形態に係る半導体装置１１１の模式的な断面図である。図９において、図６に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第９実施形態に係る半導体装置１１１は、図６の構成において、ソーストレンチ４６の側面４７からソース層５１が露出するように障壁形成層５９が配置されている構造を含む。
第９実施形態に係る半導体装置１１１は、図６の構成において、ソーストレンチ４６の側面４７からソース層５１が露出するように障壁形成層５９が配置されている構造を含む。
具体的には、障壁形成層５９は、ソーストレンチ４６の側面４７のチャネル層５２よりも下方の部分を選択的に覆うように配置されている。これにより、ソース層５１とチャネル層５２が、ソーストレンチ４６の側面４７に露出している。
この構成により、ソース電極７４に対するソース層５１のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
この構成により、ソース電極７４に対するソース層５１のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
図１０は、本発明の第１０実施形態に係る半導体装置１２１の模式的な断面図である。図１０において、図４に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第１０実施形態に係る半導体装置１２１は、ＳｉＣ基板４２と、ＳｉＣ基板４２上に形成されたＳｉＣエピタキシャル層４３とが採用されたトレンチゲート型のＭＩＳＦＥＴを含む。この実施形態では、ＳｉＣ基板４２およびＳｉＣエピタキシャル層４３を、本発明の半導体層の一例として示している。
第１０実施形態に係る半導体装置１２１は、ＳｉＣ基板４２と、ＳｉＣ基板４２上に形成されたＳｉＣエピタキシャル層４３とが採用されたトレンチゲート型のＭＩＳＦＥＴを含む。この実施形態では、ＳｉＣ基板４２およびＳｉＣエピタキシャル層４３を、本発明の半導体層の一例として示している。
ＳｉＣエピタキシャル層４３には、ゲートトレンチ４４が形成されている。ゲートトレンチ４４は、たとえば、格子状、ストライプ状、または、ハニカム状等であってもよい。ゲートトレンチ４４が形成されることにより、ＳｉＣエピタキシャル層４３には、ゲートトレンチ４４で取り囲まれた部分に、単位セル４５が複数形成されている。
各単位セル４５の中央部にはテーパトレンチ１２２が形成されている。この実施形態では、テーパトレンチ１２２は、その側面１２３が底面１２４に対して鈍角（たとえば、テーパトレンチ１２２の側面１２３と底面１２４との狭角が２０°〜７０°の角度θ）で傾斜している。
各単位セル４５の中央部にはテーパトレンチ１２２が形成されている。この実施形態では、テーパトレンチ１２２は、その側面１２３が底面１２４に対して鈍角（たとえば、テーパトレンチ１２２の側面１２３と底面１２４との狭角が２０°〜７０°の角度θ）で傾斜している。
各単位セル４５には、ＳｉＣエピタキシャル層４３の表面４９側から裏面５０側へ向かって順にソース層１２５、チャネル層１２６およびドリフト層１２７が形成され、これらの層は互いに接している。これらの層の導電型は、ソース層１２５およびドリフト層１２７が第１導電型としてのｎ型であり、チャネル層１２６は第２導電型としてのｐ型である。
ソース層１２５は、ゲートトレンチ４４の側面５４の一部およびテーパトレンチ１２２の側面１２３の一部を形成している。チャネル層１２６も同様に、ゲートトレンチ４４の側面５４の一部およびテーパトレンチ１２２の側面１２３の一部を形成している。そして、ドリフト層１２７は、ゲートトレンチ４４の側面５４および底面５５、ならびにテーパトレンチ１２２の側面１２３および底面１２４を形成している。
ソース耐圧保持層１２８は、テーパトレンチ１２２の底面１２４からテーパトレンチ１２２の側面１２３に沿って、チャネル層１２６に連なるように形成されている。
また、ソース耐圧保持層１２８のテーパトレンチの側面１２３に沿う部分は、テーパトレンチ１２２の側面１２３の傾斜に伴って横方向に厚くなるように形成されているため、異なる層厚差を有している。具体的には、ソース耐圧保持層１２８の当該部分は、テーパトレンチ１２２の開口幅が深さ方向に連続的に狭くなるにつれて、連続的に厚くなっている。
また、ソース耐圧保持層１２８のテーパトレンチの側面１２３に沿う部分は、テーパトレンチ１２２の側面１２３の傾斜に伴って横方向に厚くなるように形成されているため、異なる層厚差を有している。具体的には、ソース耐圧保持層１２８の当該部分は、テーパトレンチ１２２の開口幅が深さ方向に連続的に狭くなるにつれて、連続的に厚くなっている。
ソース耐圧保持層１２８は、ソース耐圧保持層１２８の他の部分に比べて高濃度であるｐ＋型のコンタクト層１２９を含む。コンタクト層１２９は、たとえば、テーパトレンチ１２２の側面１２３から間隔を隔てて、テーパトレンチ１２２の底面１２４の幅方向中央に形成されている。
ゲートトレンチ４４には、ゲート絶縁膜６０を介して、ゲート電極６１が埋め込まれている。ゲート電極６１は、たとえば、ポリシリコンからなる。
ゲートトレンチ４４には、ゲート絶縁膜６０を介して、ゲート電極６１が埋め込まれている。ゲート電極６１は、たとえば、ポリシリコンからなる。
ＳｉＣエピタキシャル層４３の表面４９には、ゲート電極６１を被覆するように、層間膜６２が積層されている。
層間膜６２およびゲート絶縁膜６０には、コンタクトホール６３が形成されている。これにより、コンタクトホール６３内には、各単位セル４５のテーパトレンチ１２２の全体およびＳｉＣエピタキシャル層４３におけるテーパトレンチ１２２の周縁部が露出していて、ＳｉＣエピタキシャル層４３の表面４９とテーパトレンチ１２２の底面１２４との高低差に応じた段差が形成されている。
層間膜６２およびゲート絶縁膜６０には、コンタクトホール６３が形成されている。これにより、コンタクトホール６３内には、各単位セル４５のテーパトレンチ１２２の全体およびＳｉＣエピタキシャル層４３におけるテーパトレンチ１２２の周縁部が露出していて、ＳｉＣエピタキシャル層４３の表面４９とテーパトレンチ１２２の底面１２４との高低差に応じた段差が形成されている。
ＳｉＣエピタキシャル層４３の表面４９には、たとえば、Ｔｉ、Ｎｉ、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、ＴｉＮ、Ｗまたはこれらいずれかの組み合わせの積層構造等の金属材料からなる、ソース電極５８が形成されている。ソース電極５８は、各コンタクトホール６３を介して、すべての単位セル４５のテーパトレンチ１２２に一括して入り込んでいる。このソース電極５８は、すべての単位セル４５に対して共通の配線となっている。この実施形態では、ソース電極５８は、第４実施形態とは異なり、障壁形成層を介さずにテーパトレンチ１２２の側面１２３に直接、接している。
ＳｉＣ基板４２の裏面６４には、その全域を覆うように、たとえば、Ｔｉ、Ｎｉ、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、ＴｉＮ、Ｗまたはこれらいずれかの組み合わせの積層構造等の金属材料からなる、ドレイン電極６５が形成されている。このドレイン電極６５は、すべての単位セル４５に対して共通の電極となっている。
この半導体装置１２１によれば、ソース耐圧保持層１２８とドリフト層１２７のｐｎ接合部１３１で空乏層が発生している。このｐｎ接合部１３１に逆方向バイアスが印加されると、空乏層は、たとえば、図１０で示した破線のように広がる。このとき、ソース耐圧保持層１２８がテーパトレンチ１２２の側面１２３および底面１２４に沿うように、一定幅で形成されている場合では、ｐｎ接合部１３１から広がる空乏層がテーパトレンチ１２２の側面１２３に達してソース電極５８に接し、パンチスルーするおそれがある。
この半導体装置１２１によれば、ソース耐圧保持層１２８とドリフト層１２７のｐｎ接合部１３１で空乏層が発生している。このｐｎ接合部１３１に逆方向バイアスが印加されると、空乏層は、たとえば、図１０で示した破線のように広がる。このとき、ソース耐圧保持層１２８がテーパトレンチ１２２の側面１２３および底面１２４に沿うように、一定幅で形成されている場合では、ｐｎ接合部１３１から広がる空乏層がテーパトレンチ１２２の側面１２３に達してソース電極５８に接し、パンチスルーするおそれがある。
しかし、この半導体装置１２１では、ソース耐圧保持層１２８が、テーパトレンチ１２２の側面１２３の傾斜に伴って横方向に厚くなるように形成されているため、一定厚さのソース耐圧保持層１２８が形成された前者の場合に比べて、テーパトレンチ１２２の側面１２３とｐｎ接合部１３１との距離を広げることができる。これにより、当該ｐｎ接合部１３１から広がる空乏層がテーパトレンチ１２２の側面１２３に達し難くすることができる。その結果、パンチスルーを抑制でき、リーク電流の発生を抑制することができる。
図１１は、本発明の第１１実施形態に係る半導体装置１４１の模式的な断面図である。図１１において、図１０に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第１１実施形態に係る半導体装置１４１は、第１０実施形態のソース電極５８に代えて、ポリシリコン層７２と、ポリシリコン層７２上に積層された金属層７３とを有するソース電極７４を含む。
第１１実施形態に係る半導体装置１４１は、第１０実施形態のソース電極５８に代えて、ポリシリコン層７２と、ポリシリコン層７２上に積層された金属層７３とを有するソース電極７４を含む。
ポリシリコン層７２は、テーパトレンチ１２２に埋め込まれ、さらに、ＳｉＣエピタキシャル層４３および層間膜６２を覆うように、平坦に形成されている。
この半導体装置１４１によれば、ポリシリコン層７２がテーパトレンチ１２２およびコンタクトホール６３を埋め戻すように、ＳｉＣエピタキシャル層４３の表面４９に形成されていることから、見かけ上のＳｉＣエピタキシャル層４３の表面４９の高低差を小さくすることができる。そのため、ソース電極７４の表面を滑らかもしくは平坦にすることができる。
この半導体装置１４１によれば、ポリシリコン層７２がテーパトレンチ１２２およびコンタクトホール６３を埋め戻すように、ＳｉＣエピタキシャル層４３の表面４９に形成されていることから、見かけ上のＳｉＣエピタキシャル層４３の表面４９の高低差を小さくすることができる。そのため、ソース電極７４の表面を滑らかもしくは平坦にすることができる。
図１２は、本発明の第１２実施形態に係る半導体装置１５１の模式的な断面図である。図１２において、図１１に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第１２実施形態に係る半導体装置１５１では、第１１実施形態から、コンタクト層１２９を含むソース耐圧保持層１２８における底面１２４下方の領域が選択的に除去された構造を含む。
第１２実施形態に係る半導体装置１５１では、第１１実施形態から、コンタクト層１２９を含むソース耐圧保持層１２８における底面１２４下方の領域が選択的に除去された構造を含む。
具体的には、テーパトレンチ１２２の底面１２４に選択的に配置されたソース耐圧保持層１２８は、テーパトレンチ１２２の底面１２４のエッジ部の周辺を覆うように環状に形成されている。これにより、ソース耐圧保持層１２８に囲まれるテーパトレンチ１２２の底面１２４の中央部には、ドレイン層１３０が入り込み、ソース電極７４を形成しているポリシリコン層７２と、ドレイン層１３０とによりヘテロ接合部８２が形成されている。
このヘテロ接合部８２には、チャネル層１２６とドレイン層１３０とのｐｎ接合により形成されるボディダイオード８３の拡散電位（たとえば、２．８ｅＶ〜３．２ｅＶ）よりも接合障壁の小さいヘテロ接合ダイオード８４（たとえば、接合障壁の高さが１ｅＶ〜１．５ｅＶ）が形成されている。
この半導体装置１５１では、逆方向バイアスがチャネル層１２６とドレイン層１３０とのｐｎ接合部１３１に印加された場合、ヘテロ接合ダイオード８４に優先的に電流が流れることから、ＳｉＣエピタキシャル層４３におけるＳｉＣの結晶欠陥の拡張を抑制することができる。その結果、オン抵抗の上昇を抑制することができ、半導体装置１５１の損失を低減することができる。
この半導体装置１５１では、逆方向バイアスがチャネル層１２６とドレイン層１３０とのｐｎ接合部１３１に印加された場合、ヘテロ接合ダイオード８４に優先的に電流が流れることから、ＳｉＣエピタキシャル層４３におけるＳｉＣの結晶欠陥の拡張を抑制することができる。その結果、オン抵抗の上昇を抑制することができ、半導体装置１５１の損失を低減することができる。
図１３は、本発明の第１３実施形態に係る半導体装置１６１の模式的な断面図である。図１３において、図１０に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第１３実施形態に係る半導体装置１６１は、第１０実施形態の構成に加えて、さらに、テーパトレンチ１２２の側面１２３とソース電極７４との間に、ソース耐圧保持層１２８とソース電極７４との間の電位障壁よりも高い電位障壁を有する障壁形成層１６２を含む。
第１３実施形態に係る半導体装置１６１は、第１０実施形態の構成に加えて、さらに、テーパトレンチ１２２の側面１２３とソース電極７４との間に、ソース耐圧保持層１２８とソース電極７４との間の電位障壁よりも高い電位障壁を有する障壁形成層１６２を含む。
障壁形成層１６２は、具体的には、テーパトレンチ１２２の底面１２４からソース耐圧保持層１２８が選択的に露出するように、テーパトレンチ１２２の側面１２３および底面１２４のエッジ部に選択的に形成されている。
障壁形成層１６２は、たとえば、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層であってもよい。また、障壁形成層１６２は、ｎ型のポリシリコン層であってもよいし、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層であってもよい。
障壁形成層１６２は、たとえば、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層であってもよい。また、障壁形成層１６２は、ｎ型のポリシリコン層であってもよいし、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層であってもよい。
この半導体装置１６１によれば、ソース耐圧保持層１２８とドレイン層１３０とのｐｎ接合部１３１に空乏層が発生している。このｐｎ接合部１３１に逆方向バイアスが印加されると、ｐｎ接合部１３１に空乏層が広がる。このとき、障壁形成層１６２を有しない半導体装置の場合では、テーパトレンチ１２２の側面１２３に空乏層が達してしまうと、空乏層がそのままソース電極５８にも達するため、パンチスルーが発生するおそれがある。
しかし、この半導体装置１５１によれば、たとえ、空乏層が広がってテーパトレンチ１２２の側面１２３に達しても、障壁形成層１６２によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。
図１４は、本発明の第１４実施形態に係る半導体装置１７１の模式的な断面図である。図１４において、図１１に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
図１４は、本発明の第１４実施形態に係る半導体装置１７１の模式的な断面図である。図１４において、図１１に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第１４実施形態に係る半導体装置１７１は、第１１実施形態の構成に加えて、さらに、テーパトレンチ１２２の側面１２３とソース電極７４との間に、ソース耐圧保持層１２８とソース電極５８との間の電位障壁よりも高い電位障壁を有する障壁形成層１６２を含む。
障壁形成層１６２は、具体的には、テーパトレンチ１２２の底面１２４からソース耐圧保持層１２８が選択的に露出するように、テーパトレンチ１２２の側面１２３および底面１２４のエッジ部に選択的に形成されている。
障壁形成層１６２は、具体的には、テーパトレンチ１２２の底面１２４からソース耐圧保持層１２８が選択的に露出するように、テーパトレンチ１２２の側面１２３および底面１２４のエッジ部に選択的に形成されている。
障壁形成層１６２は、たとえば、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層であってもよい。また、障壁形成層１６２は、ｎ型のポリシリコン層であってもよいし、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層であってもよい。
この半導体装置１６１によれば、ソース耐圧保持層１２８とドレイン層とのｐｎ接合部１３１に空乏層が発生している。このｐｎ接合部１３１に逆方向バイアスが印加されると、ｐｎ接合部１３１に空乏層が広がる。このとき、障壁形成層１６２を有しない半導体装置の場合では、テーパトレンチ１２２の側面１２３に空乏層が達してしまうと、空乏層がそのままソース電極７４にも達するため、パンチスルーが発生するおそれがある。
しかし、この半導体装置１７１によれば、たとえ、空乏層が広がってテーパトレンチ１２２の側面１２３に達しても、障壁形成層１６２によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。
図１５は、本発明の第１５実施形態に係る半導体装置１８１の模式的な断面図である。図１５において、図１２に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
図１５は、本発明の第１５実施形態に係る半導体装置１８１の模式的な断面図である。図１５において、図１２に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第１５実施形態に係る半導体装置１８１は、第１２実施形態の構成に加えて、さらに、テーパトレンチ１２２の側面１２３とソース電極７４との間に、ソース耐圧保持層１２８とソース電極７４との間の電位障壁よりも高い電位障壁を有する障壁形成層１６２を含む。
障壁形成層１６２は、具体的には、テーパトレンチ１２２の底面からソース耐圧保持層１２８が選択的に露出するように、テーパトレンチ１２２の側面１２３および底面１２４のエッジ部に選択的に形成されている。
障壁形成層１６２は、具体的には、テーパトレンチ１２２の底面からソース耐圧保持層１２８が選択的に露出するように、テーパトレンチ１２２の側面１２３および底面１２４のエッジ部に選択的に形成されている。
障壁形成層１６２は、たとえば、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層であってもよい。また、障壁形成層１６２は、ｎ型のポリシリコン層であってもよいし、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層であってもよい。
この半導体装置１８１によれば、ソース耐圧保持層１２８とドレイン層１３０とのｐｎ接合部１３１に空乏層が発生している。このｐｎ接合部１３１に逆方向バイアスが印加されると、ｐｎ接合部１３１に空乏層が広がる。このとき、障壁形成層１６２を有しない半導体装置の場合では、テーパトレンチ１２２の側面１２３に空乏層が達してしまうと、空乏層がそのままソース電極７４にも達するため、パンチスルーが発生するおそれがある。
しかし、この半導体装置１８１によれば、たとえ、空乏層が広がってテーパトレンチ１２２の側面１２３に達しても、障壁形成層１６２によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。
図１６は、本発明の第１６実施形態に係る半導体装置１９１の模式的な断面図である。図１６において、図１３に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
図１６は、本発明の第１６実施形態に係る半導体装置１９１の模式的な断面図である。図１６において、図１３に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第１６実施形態に係る半導体装置１９１は、図１３の構成において、テーパトレンチ１２２の側面１２３からソース層１２５が露出するように障壁形成層１６２が配置されている構造を含む。
具体的には、障壁形成層１６２は、テーパトレンチ１２２の側面１２３のチャネル層１２６よりも下方の部分を選択的に覆うように配置されている。これにより、ソース層１２５とチャネル層１２６が、テーパトレンチ１２２の側面１２３に露出している。
具体的には、障壁形成層１６２は、テーパトレンチ１２２の側面１２３のチャネル層１２６よりも下方の部分を選択的に覆うように配置されている。これにより、ソース層１２５とチャネル層１２６が、テーパトレンチ１２２の側面１２３に露出している。
この構成により、ソース電極５８に対するソース層１２５のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
図１７は、本発明の第１７実施形態に係る半導体装置２０１の模式的な断面図である。図１７において、図１４に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
図１７は、本発明の第１７実施形態に係る半導体装置２０１の模式的な断面図である。図１７において、図１４に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第１７実施形態に係る半導体装置２０１は、図１４の構成において、テーパトレンチ１２２の側面１２３からソース層１２５が露出するように障壁形成層１６２が配置されている構造を含む。
具体的には、障壁形成層１６２は、テーパトレンチ１２２の側面１２３のチャネル層１２６よりも下方の部分を選択的に覆うように配置されている。これにより、ソース層１２５とチャネル層１２６が、テーパトレンチ１２２の側面１２３に露出している。
具体的には、障壁形成層１６２は、テーパトレンチ１２２の側面１２３のチャネル層１２６よりも下方の部分を選択的に覆うように配置されている。これにより、ソース層１２５とチャネル層１２６が、テーパトレンチ１２２の側面１２３に露出している。
この構成により、ソース電極７４に対するソース層１２５のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
図１８は、本発明の第１８実施形態に係る半導体装置２１１の模式的な断面図である。図１８において、図１５に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
図１８は、本発明の第１８実施形態に係る半導体装置２１１の模式的な断面図である。図１８において、図１５に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第１８実施形態に係る半導体装置２１１は、図１５の構成において、テーパトレンチ１２２の側面１２３からソース層１２５が露出するように障壁形成層１６２が配置されている構造を含む。
具体的には、障壁形成層１６２は、テーパトレンチ１２２の側面１２３のチャネル層１２６よりも下方の部分を選択的に覆うように配置されている。これにより、ソース層１２５とチャネル層１２６が、テーパトレンチ１２２の側面１２３に露出している。
具体的には、障壁形成層１６２は、テーパトレンチ１２２の側面１２３のチャネル層１２６よりも下方の部分を選択的に覆うように配置されている。これにより、ソース層１２５とチャネル層１２６が、テーパトレンチ１２２の側面１２３に露出している。
この構成により、ソース電極７４に対するソース層１２５のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
図１９は、本発明の第１９実施形態に係る半導体装置２２１の模式的な断面図である。図１９において、図４に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
図１９は、本発明の第１９実施形態に係る半導体装置２２１の模式的な断面図である。図１９において、図４に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第１９実施形態に係る半導体装置２２１は、第４実施形態に係る構成において、たとえば、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層２２２からなる障壁形成層を含む。
また、半導体装置２２１は、ソース電極５８に代えて、ポリシリコン層２６０と、金属層２６１とを有するソース電極２６２を含む。
また、半導体装置２２１は、ソース電極５８に代えて、ポリシリコン層２６０と、金属層２６１とを有するソース電極２６２を含む。
ポリシリコン層２６０は、その一方表面および他方表面が絶縁層２２２に沿うように、絶縁層２２２に積層されている。これにより、絶縁層２２２が選択的に除去された部分の上方領域（コンタクト層５７の上方領域）は、ポリシリコン層２６０によって占有されていない空間となっている。
金属層２６１は、ソーストレンチ４６において絶縁層２２２およびポリシリコン層２６０の積層構造の内側の領域に埋め込まれ、さらに、ＳｉＣエピタキシャル層４３の表面４９および層間膜６２を覆うように、平坦に形成されている。これにより、ソース電極２６２は、金属層２６１でコンタクト層５７に接続されている。
金属層２６１は、ソーストレンチ４６において絶縁層２２２およびポリシリコン層２６０の積層構造の内側の領域に埋め込まれ、さらに、ＳｉＣエピタキシャル層４３の表面４９および層間膜６２を覆うように、平坦に形成されている。これにより、ソース電極２６２は、金属層２６１でコンタクト層５７に接続されている。
この半導体装置２２１によれば、実質的には、絶縁層２２２およびポリシリコン層２６０の積層構造が、ソース耐圧保持層５６とソース電極２６２との間の電位障壁よりも高い電位障壁を有する障壁形成層として機能している。そのため、ｐｎ接合部６７への逆方向バイアスの印加によって、図１９で示した破線のように広がる空乏層がソーストレンチ４６の側面４７に達しても、まず絶縁層２２２によってパンチスルーを抑制することができる。たとえ空乏層が絶縁層２２２をも横切ってソース電極２６２に達しても、絶縁層２２２上にポリシリコン層２６０が設けられているため、それ以上の空乏層の広がりを抑制することができる。すなわち、パンチスルーを絶縁層２２２およびポリシリコン層２６０の２段階で抑制できるので、リーク電流の発生を良好に抑制することができる。
また、ゲート電極６１がポリシリコンであれば、ゲート電極６１とポリシリコン層２６０とを同一工程で形成することができる。そのため、製造工程を簡略化することもできる。
図２０は、本発明の第２０実施形態に係る半導体装置２３１の模式的な断面図である。図２０において、図１９に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
図２０は、本発明の第２０実施形態に係る半導体装置２３１の模式的な断面図である。図２０において、図１９に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第２０実施形態に係る半導体装置２３１は、図１９構成において、ソーストレンチ４６の側面４７からソース層５１が露出するように絶縁層２２２およびポリシリコン層２６０の積層構造（障壁形成層）が配置されている構造を含む。
具体的には、絶縁層２２２が、ソーストレンチ４６の側面４７のチャネル層５２よりも下方の部分を選択的に覆うように配置されており、当該絶縁層２２２にポリシリコン層２６０が積層されている。これにより、ソース層５１とチャネル層５２が、ソーストレンチ４６の側面に露出している。
具体的には、絶縁層２２２が、ソーストレンチ４６の側面４７のチャネル層５２よりも下方の部分を選択的に覆うように配置されており、当該絶縁層２２２にポリシリコン層２６０が積層されている。これにより、ソース層５１とチャネル層５２が、ソーストレンチ４６の側面に露出している。
この構成により、ソース電極５８に対するソース層５１のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
図２１は、本発明の第２１実施形態に係る半導体装置２３１の模式的な断面図である。図２１において、図１９に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
図２１は、本発明の第２１実施形態に係る半導体装置２３１の模式的な断面図である。図２１において、図１９に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
前述の第４実施形態では、ソーストレンチ４６は、その側面４７に段差が形成されていない平面状のものであった。これに対し、この第２１実施形態に係る半導体装置２４１は、ＳｉＣエピタキシャル層４３の表面４９からチャネル層５２までの深さの上層トレンチ２４２と、上層トレンチ２４２よりも幅が狭く、チャネル層５２からドリフト層５３までの深さの下層トレンチ２４３とを含むソーストレンチ４６を有している。
これによりソーストレンチ４６では、上層トレンチ２４２の側面２４４が下層トレンチ２４３の側面２３６よりも外側に一段広がった２段構造を有している。そして、上層トレンチ２４２と下層トレンチ２４３との段差部分には、チャネル層５２が環状に露出しており、その露出した部分に、コンタクト層５７が形成されている。
また、半導体装置２３１は、前述の絶縁層２２２に代えて、下層トレンチ２４３の内面（底面および側面）全域を覆う絶縁層２５０を含む。具体的には、絶縁層２５０は、その一方表面および他方表面が下層トレンチ２４３の内面に沿うように形成されている。これにより、下層トレンチ２４３の内方領域は、絶縁層２５０によって占有されていない空間となっている。また、絶縁層２５０は、たとえば、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる。
また、半導体装置２３１は、前述の絶縁層２２２に代えて、下層トレンチ２４３の内面（底面および側面）全域を覆う絶縁層２５０を含む。具体的には、絶縁層２５０は、その一方表面および他方表面が下層トレンチ２４３の内面に沿うように形成されている。これにより、下層トレンチ２４３の内方領域は、絶縁層２５０によって占有されていない空間となっている。また、絶縁層２５０は、たとえば、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる。
また、半導体装置２４１は、ソース電極５８に代えて、ポリシリコン層２５１と、金属層２５２とを有するソース電極２５３を含む。
ポリシリコン層２５１は、下層トレンチ２４３における絶縁層２５０の内方領域に埋め込まれ、上層トレンチ２４２の底面２４５と同一平面からなる上面を有している。
金属層２５２は、ポリシリコン層２５１に積層されることによって、上層トレンチ２４２に埋め込まれ、さらに、ＳｉＣエピタキシャル層４３の表面４９および層間膜６２を覆うように形成されている。これにより、ソース電極２５３は、金属層２５２でコンタクト層５７に接続されている。
ポリシリコン層２５１は、下層トレンチ２４３における絶縁層２５０の内方領域に埋め込まれ、上層トレンチ２４２の底面２４５と同一平面からなる上面を有している。
金属層２５２は、ポリシリコン層２５１に積層されることによって、上層トレンチ２４２に埋め込まれ、さらに、ＳｉＣエピタキシャル層４３の表面４９および層間膜６２を覆うように形成されている。これにより、ソース電極２５３は、金属層２５２でコンタクト層５７に接続されている。
この半導体装置２４１によれば、ポリシリコン層２５１を単にソーストレンチ４６に埋め込めばよいので、ポリシリコン層２５１を簡単に形成することができる。また、ポリシリコン層２５１は、下層トレンチ２４３を埋め戻すように形成されているため、見かけ上のソーストレンチ４６の底面（ポリシリコン層２５１の上面）とＳｉＣエピタキシャル層４３の表面４９との高低差を小さくすることができる。そのため、ソース電極５８の表面を滑らかもしくは平坦にすることができる。
また、ゲート電極６１がポリシリコンであれば、ゲート電極６１とポリシリコン層２５１とを同一工程で形成することができる。そのため、製造工程を簡略化することもできる。
以上、この発明の実施形態を説明したが、この発明は、他の形態で実施することもできる。
以上、この発明の実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、前述の各半導体装置の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１等において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。
本発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
本発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。
また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、この発明の範囲で組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴を以下に示す。
項１：側面および底面を有するトレンチが形成された半導体層と、前記トレンチの前記側面および前記底面の前記半導体層に形成された第２導電型層と、前記第２導電型層に接するように前記半導体層に形成された第１導電型層と、前記第１導電型層に電気的に接続された第１電極と、前記トレンチに埋め込まれ、前記第２導電型層に電気的に接続された第２電極と、前記トレンチの前記側面と前記第２電極との間に配置され、前記第２導電型層と前記第２電極との間の電位障壁よりも高い電位障壁を前記第２導電型層との間に形成する障壁形成層とを含む、半導体装置。
項２：前記障壁形成層は、さらに前記トレンチの前記底面のエッジ部に配置されている、項１に記載の半導体装置。
項３：前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含む、項１または２に記載の半導体装置。
項４：前記障壁形成層は、第１導電型のポリシリコン層を含む、項１〜３のいずれか一項に記載の半導体装置。
項５：前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ ２ ）、酸化アルミニウム（Ａｌ ２ Ｏ ３ ）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含む、項１〜４のいずれか一項に記載の半導体装置。
項６：側面および底面を有し、前記底面に対して前記側面が鈍角に傾斜したテーパトレンチが形成された半導体層と、前記テーパトレンチの前記側面および前記底面の前記半導体層に形成され、前記テーパトレンチの前記側面の傾斜に伴って当該側面から前記半導体層の表面に沿う横方向に厚くなる第２導電型層と、前記第２導電型層に接するように前記半導体層に形成された第１導電型層と、前記第１導電型層に電気的に接続された第１電極と、前記テーパトレンチに埋め込まれ、前記第２導電型層に電気的に接続された第２電極とを含む、半導体装置。
項７：前記半導体装置は、前記テーパトレンチの前記側面と前記第２電極との間に配置され、前記第２導電型層と前記第２電極との間の電位障壁よりも高い電位障壁を前記第２導電型層との間に形成する障壁形成層をさらに含む、項６に記載の半導体装置。
項８：前記障壁形成層は、さらに前記テーパトレンチの前記底面のエッジ部に配置されている、項７に記載の半導体装置。
項９：前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含む、項７または８に記載の半導体装置。
項１０：前記障壁形成層は、第１導電型のポリシリコン層を含む、項７〜９のいずれか一項に記載の半導体装置。
項１１：前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ ２ ）、酸化アルミニウム（Ａｌ ２ Ｏ ３ ）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含む、項７〜１０のいずれか一項に記載の半導体装置。
項１２：側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、前記半導体層の表面に露出するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面を形成する第１導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように配置され、前記ゲートトレンチの前記底面および前記ソーストレンチの前記底面を形成する第１導電型のドレイン層と、前記ゲートトレンチに埋め込まれたゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記チャネル層に連なるように形成され、前記ソーストレンチの前記側面および前記底面に配置された第２導電型のソース耐圧保持層と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、前記ソーストレンチの前記側面と前記ソース電極との間に配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を有する障壁形成層とを含む、半導体装置。
項１３：前記障壁形成層は、さらに前記ソーストレンチの前記底面のエッジ部に配置されている、項１２に記載の半導体装置。
項１４：前記障壁形成層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されている、項１２または１３に記載の半導体装置。
項１５：前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含む、項１２〜１４のいずれか一項に記載の半導体装置。
項１６：前記障壁形成層は、第１導電型のポリシリコン層を含む、項１２〜１５のいずれか一項に記載の半導体装置。
項１７：前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ ２ ）、酸化アルミニウム（Ａｌ ２ Ｏ ３ ）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含む、項１２〜１６のいずれか一項に記載の半導体装置。
項１８：側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成され、前記ソーストレンチが前記底面に対して前記側面が鈍角に傾斜したテーパトレンチである半導体層と、前記半導体層の表面に露出するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面を形成する第１導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように配置され、前記ゲートトレンチの前記底面および前記ソーストレンチの前記底面を形成する第１導電型のドレイン層と、前記ゲートトレンチに埋め込まれたゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記チャネル層に連なるように前記ソーストレンチの前記側面および前記底面に配置され、前記ソーストレンチの前記側面の傾斜に伴って当該側面から前記半導体層の前記表面に沿う横方向に厚くなる第２導電型のソース耐圧保持層と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極とを含む、半導体装置。
項１９：前記半導体装置は、前記ソーストレンチの前記側面と前記ソース電極との間に配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を前記ソース耐圧保持層との間に形成する障壁形成層をさらに含む、項１８に記載の半導体装置。
項２０：前記障壁形成層は、さらに前記ソーストレンチの前記底面のエッジ部に配置されている、項１９に記載の半導体装置。
項２１：前記障壁形成層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されている、項１９または２０に記載の半導体装置。
項２２：前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含む、項１９〜２１のいずれか一項に記載の半導体装置。
項２３：前記障壁形成層は、第１導電型のポリシリコン層を含む、項１９〜２２のいずれか一項に記載の半導体装置。
項２４：前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ ２ ）、酸化アルミニウム（Ａｌ ２ Ｏ ３ ）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含む、項１９〜２３のいずれか一項に記載の半導体装置。
項２５：側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、前記半導体層の表面に露出するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面を形成する第１導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように配置され、前記ゲートトレンチの前記底面および前記ソーストレンチの前記底面を形成する第１導電型のドレイン層と、前記ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記チャネル層に連なるように形成され、前記ソーストレンチの前記側面および前記底面に配置された第２導電型のソース耐圧保持層と、前記ソーストレンチの前記側面および前記底面のエッジ部に配置された絶縁層と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、少なくとも前記絶縁層上にポリシリコン層を有しており、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極とを含む、半導体装置。
項２６：前記絶縁層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されている、項２５に記載の半導体装置。
項２７：前記ポリシリコン層は、前記ソーストレンチにおいて前記絶縁層の内側の領域に埋め込まれており、前記ソース電極は、前記埋め込まれたポリシリコン層に積層された金属層を含む、項２５または２６に記載の半導体装置。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴を以下に示す。
項１：側面および底面を有するトレンチが形成された半導体層と、前記トレンチの前記側面および前記底面の前記半導体層に形成された第２導電型層と、前記第２導電型層に接するように前記半導体層に形成された第１導電型層と、前記第１導電型層に電気的に接続された第１電極と、前記トレンチに埋め込まれ、前記第２導電型層に電気的に接続された第２電極と、前記トレンチの前記側面と前記第２電極との間に配置され、前記第２導電型層と前記第２電極との間の電位障壁よりも高い電位障壁を前記第２導電型層との間に形成する障壁形成層とを含む、半導体装置。
項２：前記障壁形成層は、さらに前記トレンチの前記底面のエッジ部に配置されている、項１に記載の半導体装置。
項３：前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含む、項１または２に記載の半導体装置。
項４：前記障壁形成層は、第１導電型のポリシリコン層を含む、項１〜３のいずれか一項に記載の半導体装置。
項５：前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ ２ ）、酸化アルミニウム（Ａｌ ２ Ｏ ３ ）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含む、項１〜４のいずれか一項に記載の半導体装置。
項６：側面および底面を有し、前記底面に対して前記側面が鈍角に傾斜したテーパトレンチが形成された半導体層と、前記テーパトレンチの前記側面および前記底面の前記半導体層に形成され、前記テーパトレンチの前記側面の傾斜に伴って当該側面から前記半導体層の表面に沿う横方向に厚くなる第２導電型層と、前記第２導電型層に接するように前記半導体層に形成された第１導電型層と、前記第１導電型層に電気的に接続された第１電極と、前記テーパトレンチに埋め込まれ、前記第２導電型層に電気的に接続された第２電極とを含む、半導体装置。
項７：前記半導体装置は、前記テーパトレンチの前記側面と前記第２電極との間に配置され、前記第２導電型層と前記第２電極との間の電位障壁よりも高い電位障壁を前記第２導電型層との間に形成する障壁形成層をさらに含む、項６に記載の半導体装置。
項８：前記障壁形成層は、さらに前記テーパトレンチの前記底面のエッジ部に配置されている、項７に記載の半導体装置。
項９：前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含む、項７または８に記載の半導体装置。
項１０：前記障壁形成層は、第１導電型のポリシリコン層を含む、項７〜９のいずれか一項に記載の半導体装置。
項１１：前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ ２ ）、酸化アルミニウム（Ａｌ ２ Ｏ ３ ）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含む、項７〜１０のいずれか一項に記載の半導体装置。
項１２：側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、前記半導体層の表面に露出するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面を形成する第１導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように配置され、前記ゲートトレンチの前記底面および前記ソーストレンチの前記底面を形成する第１導電型のドレイン層と、前記ゲートトレンチに埋め込まれたゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記チャネル層に連なるように形成され、前記ソーストレンチの前記側面および前記底面に配置された第２導電型のソース耐圧保持層と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、前記ソーストレンチの前記側面と前記ソース電極との間に配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を有する障壁形成層とを含む、半導体装置。
項１３：前記障壁形成層は、さらに前記ソーストレンチの前記底面のエッジ部に配置されている、項１２に記載の半導体装置。
項１４：前記障壁形成層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されている、項１２または１３に記載の半導体装置。
項１５：前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含む、項１２〜１４のいずれか一項に記載の半導体装置。
項１６：前記障壁形成層は、第１導電型のポリシリコン層を含む、項１２〜１５のいずれか一項に記載の半導体装置。
項１７：前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ ２ ）、酸化アルミニウム（Ａｌ ２ Ｏ ３ ）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含む、項１２〜１６のいずれか一項に記載の半導体装置。
項１８：側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成され、前記ソーストレンチが前記底面に対して前記側面が鈍角に傾斜したテーパトレンチである半導体層と、前記半導体層の表面に露出するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面を形成する第１導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように配置され、前記ゲートトレンチの前記底面および前記ソーストレンチの前記底面を形成する第１導電型のドレイン層と、前記ゲートトレンチに埋め込まれたゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記チャネル層に連なるように前記ソーストレンチの前記側面および前記底面に配置され、前記ソーストレンチの前記側面の傾斜に伴って当該側面から前記半導体層の前記表面に沿う横方向に厚くなる第２導電型のソース耐圧保持層と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極とを含む、半導体装置。
項１９：前記半導体装置は、前記ソーストレンチの前記側面と前記ソース電極との間に配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を前記ソース耐圧保持層との間に形成する障壁形成層をさらに含む、項１８に記載の半導体装置。
項２０：前記障壁形成層は、さらに前記ソーストレンチの前記底面のエッジ部に配置されている、項１９に記載の半導体装置。
項２１：前記障壁形成層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されている、項１９または２０に記載の半導体装置。
項２２：前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含む、項１９〜２１のいずれか一項に記載の半導体装置。
項２３：前記障壁形成層は、第１導電型のポリシリコン層を含む、項１９〜２２のいずれか一項に記載の半導体装置。
項２４：前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ ２ ）、酸化アルミニウム（Ａｌ ２ Ｏ ３ ）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含む、項１９〜２３のいずれか一項に記載の半導体装置。
項２５：側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、前記半導体層の表面に露出するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面を形成する第１導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように配置され、前記ゲートトレンチの前記底面および前記ソーストレンチの前記底面を形成する第１導電型のドレイン層と、前記ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記チャネル層に連なるように形成され、前記ソーストレンチの前記側面および前記底面に配置された第２導電型のソース耐圧保持層と、前記ソーストレンチの前記側面および前記底面のエッジ部に配置された絶縁層と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、少なくとも前記絶縁層上にポリシリコン層を有しており、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極とを含む、半導体装置。
項２６：前記絶縁層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されている、項２５に記載の半導体装置。
項２７：前記ポリシリコン層は、前記ソーストレンチにおいて前記絶縁層の内側の領域に埋め込まれており、前記ソース電極は、前記埋め込まれたポリシリコン層に積層された金属層を含む、項２５または２６に記載の半導体装置。
１ 半導体装置
２ ＳｉＣ基板
３ ＳｉＣエピタキシャル層
４ 表面
５ 側面
６ 底面
７ トレンチ
８ ｐ型層
９ 裏面
１０ ｎ−型層
１１ 界面
１２ ｐ＋型コンタクト層
１３ 裏面電極
１４ 表面電極
１５ 障壁形成層
１６ ｐｎ接合部
２１ 半導体装置
２２ テーパトレンチ
２３ 側面
２４ 底面
２５ ｐ型層
２６ ｐ＋型コンタクト層
２７ ｐｎ接合部
２８ 障壁形成層
３１ 半導体装置
４１ 半導体装置
４２ ＳｉＣ基板
４３ ＳｉＣエピタキシャル層
４４ ゲートトレンチ
４５ 単位セル
４６ ソーストレンチ
４７ 側面
４８ 底面
４９ 表面
５０ 裏面
５１ ソース層
５２ チャネル層
５３ ドリフト層
５４ 側面
５５ 底面
５６ ソース耐圧保持層
５７ コンタクト層
５８ ソース電極
５９ 障壁形成層
６０ ゲート絶縁膜
６１ ゲート電極
６２ 層間膜
６３ コンタクトホール
６４ 裏面
６５ ドレイン電極
６７ ｐｎ接合部
７１ 半導体装置
７２ ポリシリコン層
７３ 金属層
７４ ソース電極
８１ 半導体装置
８２ ヘテロ接合部
８３ ボディダイオード
８４ ヘテロ接合ダイオード
９１ 半導体装置
１０１ 半導体装置
１１１ 半導体装置
１２１ 半導体装置
１２２ テーパトレンチ
１２３ 側面
１２４ 底面
１２５ ソース層
１２６ チャネル層
１２７ ドリフト層
１２８ ソース耐圧保持層
１２９ コンタクト層
１３０ ドレイン層
１３１ ｐｎ接合部
１４１ 半導体装置
１５１ 半導体装置
１６１ 半導体装置
１６２ 障壁形成層
１７１ 半導体装置
１８１ 半導体装置
１９１ 半導体装置
２０１ 半導体装置
２１１ 半導体装置
２２１ 半導体装置
２２２ 絶縁層
２３１ 半導体装置
２３６ 側面
２４１ 半導体装置
２４２ 上層トレンチ
２４３ 下層トレンチ
２４４ 側面
２４５ 底面
２５０ 絶縁層
２５１ ポリシリコン層
２５２ 金属層
２５３ ソース電極
２６０ ポリシリコン層
２６１ 金属層
２６２ ソース電極
２ ＳｉＣ基板
３ ＳｉＣエピタキシャル層
４ 表面
５ 側面
６ 底面
７ トレンチ
８ ｐ型層
９ 裏面
１０ ｎ−型層
１１ 界面
１２ ｐ＋型コンタクト層
１３ 裏面電極
１４ 表面電極
１５ 障壁形成層
１６ ｐｎ接合部
２１ 半導体装置
２２ テーパトレンチ
２３ 側面
２４ 底面
２５ ｐ型層
２６ ｐ＋型コンタクト層
２７ ｐｎ接合部
２８ 障壁形成層
３１ 半導体装置
４１ 半導体装置
４２ ＳｉＣ基板
４３ ＳｉＣエピタキシャル層
４４ ゲートトレンチ
４５ 単位セル
４６ ソーストレンチ
４７ 側面
４８ 底面
４９ 表面
５０ 裏面
５１ ソース層
５２ チャネル層
５３ ドリフト層
５４ 側面
５５ 底面
５６ ソース耐圧保持層
５７ コンタクト層
５８ ソース電極
５９ 障壁形成層
６０ ゲート絶縁膜
６１ ゲート電極
６２ 層間膜
６３ コンタクトホール
６４ 裏面
６５ ドレイン電極
６７ ｐｎ接合部
７１ 半導体装置
７２ ポリシリコン層
７３ 金属層
７４ ソース電極
８１ 半導体装置
８２ ヘテロ接合部
８３ ボディダイオード
８４ ヘテロ接合ダイオード
９１ 半導体装置
１０１ 半導体装置
１１１ 半導体装置
１２１ 半導体装置
１２２ テーパトレンチ
１２３ 側面
１２４ 底面
１２５ ソース層
１２６ チャネル層
１２７ ドリフト層
１２８ ソース耐圧保持層
１２９ コンタクト層
１３０ ドレイン層
１３１ ｐｎ接合部
１４１ 半導体装置
１５１ 半導体装置
１６１ 半導体装置
１６２ 障壁形成層
１７１ 半導体装置
１８１ 半導体装置
１９１ 半導体装置
２０１ 半導体装置
２１１ 半導体装置
２２１ 半導体装置
２２２ 絶縁層
２３１ 半導体装置
２３６ 側面
２４１ 半導体装置
２４２ 上層トレンチ
２４３ 下層トレンチ
２４４ 側面
２４５ 底面
２５０ 絶縁層
２５１ ポリシリコン層
２５２ 金属層
２５３ ソース電極
２６０ ポリシリコン層
２６１ 金属層
２６２ ソース電極
Claims (24)
- 側面および底面を有するトレンチが形成された第１主面とその反対側の第２主面とを有する半導体層と、
前記トレンチの前記側面および前記底面に沿うように前記半導体層の前記第１主面側の表層部に形成された第２導電型層と、
前記第２導電型層に接するように前記半導体層の前記第２主面側の表層部に形成された第１導電型層と、
前記半導体層の前記第２主面側に配置され、前記第１導電型層に電気的に接続された第１電極と、
前記トレンチに埋め込まれ、前記第２導電型層に電気的に接続された第２電極と、
前記トレンチの前記側面と前記第２電極との間および前記トレンチの前記底面と前記第２電極との間に配置され、前記第２導電型層と前記第２電極との間の電位障壁よりも高い電位障壁を前記第２導電型層との間に形成する障壁形成層とを含み、
前記障壁形成層は、前記トレンチの前記側面に加えて前記トレンチの前記側面および前記底面が連なるエッジ部に配置されており、前記トレンチの前記底面の一部を覆うように前記トレンチの前記エッジ部側から前記トレンチの内側に向けて延びるように形成されている、半導体装置。 - 前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含む、請求項１に記載の半導体装置。
- 前記障壁形成層は、第１導電型のポリシリコン層を含む、請求項１または２に記載の半導体装置。
- 前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含む、請求項１〜３のいずれか一項に記載の半導体装置。
- 側面および底面を有し、前記底面に対して前記側面が鈍角に傾斜したテーパトレンチが形成された第１主面とその反対側の第２主面とを有する半導体層と、
前記テーパトレンチの前記側面および前記底面に沿うように前記半導体層の前記第１主面側の表層部に形成され、前記テーパトレンチの前記側面の傾斜に伴って当該側面から前記半導体層の表面に沿う横方向に厚くなる第２導電型層と、
前記第２導電型層に接するように前記半導体層の前記第２主面側の表層部に形成された第１導電型層と、
前記半導体層の前記第２主面側に配置され、前記第１導電型層に電気的に接続された第１電極と、
前記テーパトレンチに埋め込まれ、前記第２導電型層に電気的に接続された第２電極と、
前記テーパトレンチの前記側面と前記第２電極との間に配置され、前記第２導電型層と前記第２電極との間の電位障壁よりも高い電位障壁を前記第２導電型層との間に形成する障壁形成層とを含み、
前記障壁形成層は、さらに前記テーパトレンチの前記底面のエッジ部に配置されている、半導体装置。 - 前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含む、請求項５に記載の半導体装置。
- 前記障壁形成層は、第１導電型のポリシリコン層を含む、請求項５または６に記載の半導体装置。
- 前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含む、請求項５〜７のいずれか一項に記載の半導体装置。
- 側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、
前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第１導電型のソース層と、
前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、
前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層と連なるように前記ソーストレンチの前記側面および前記底面に沿って形成された第２導電型のソース耐圧保持層と、
前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように形成された第１導電型のドレイン層と、
前記ゲートトレンチに埋め込まれたゲート電極と、
前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、
前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、
前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、
前記ソーストレンチの前記側面と前記ソース電極との間および前記ソーストレンチの前記底面と前記ソース電極との間に配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を有する障壁形成層とを含み、
前記障壁形成層は、前記ソーストレンチの前記側面に加えて前記ソーストレンチの前記側面および前記底面が連なるエッジ部に配置されており、前記ソーストレンチの前記底面の一部を覆うように前記ソーストレンチの前記エッジ部側から前記ソーストレンチの内側に向けて延びるように形成されている、半導体装置。 - 前記障壁形成層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されている、請求項９に記載の半導体装置。
- 前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含む、請求項９または１０に記載の半導体装置。
- 前記障壁形成層は、第１導電型のポリシリコン層を含む、請求項９〜１１のいずれか一項に記載の半導体装置。
- 前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含む、請求項９〜１２のいずれか一項に記載の半導体装置。
- 側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成され、前記ソーストレンチが前記底面に対して前記側面が鈍角に傾斜したテーパトレンチである半導体層と、
前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第１導電型のソース層と、
前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、
前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層と連なるように前記ソーストレンチの前記側面および前記底面に沿って形成され、前記ソーストレンチの前記側面の傾斜に伴って当該側面から前記半導体層の前記表面に沿う横方向に厚くなる第２導電型のソース耐圧保持層と、
前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように形成された第１導電型のドレイン層と、
前記ゲートトレンチに埋め込まれたゲート電極と、
前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、
前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、
前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、
前記ソーストレンチの前記側面と前記ソース電極との間に配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を前記ソース耐圧保持層との間に形成する障壁形成層とを含み、
前記障壁形成層は、さらに前記ソーストレンチの前記底面のエッジ部に配置されている、半導体装置。 - 前記障壁形成層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されている、請求項１４に記載の半導体装置。
- 前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含む、請求項１４または１５に記載の半導体装置。
- 前記障壁形成層は、第１導電型のポリシリコン層を含む、請求項１４〜１６のいずれか一項に記載の半導体装置。
- 前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン（ＳｉＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）および酸窒化アルミニウム（ＡｌＯＮ）のいずれか１種からなる絶縁層を含む、請求項１４〜１７のいずれか一項に記載の半導体装置。
- 側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、
前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第１導電型のソース層と、
前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、
前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層に連なるように前記ソーストレンチの前記側面および前記底面に沿って形成された第２導電型のソース耐圧保持層と、
前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように配置された第１導電型のドレイン層と、
前記ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、
前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、
前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、
前記ソーストレンチの前記側面および前記底面のエッジ部に配置された絶縁層と、
前記ソーストレンチに埋め込まれ、少なくとも前記絶縁層上にポリシリコン層を有しており、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極とを含む、半導体装置。 - 前記絶縁層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されている、請求項１９に記載の半導体装置。
- 前記ポリシリコン層は、前記ソーストレンチにおいて前記絶縁層の内側の領域に埋め込まれており、
前記ソース電極は、前記埋め込まれたポリシリコン層に積層された金属層を含む、請求項１９または２０に記載の半導体装置。 - 側面および底面を有するトレンチが形成された第１主面とその反対側の第２主面とを有する半導体層と、
前記トレンチの前記側面および前記底面に沿うように前記半導体層の前記第１主面側の表層部に形成された第２導電型層と、
前記第２導電型層に接するように前記半導体層の前記第２主面側の表層部に形成された第１導電型層と、
前記半導体層の前記第２主面側に配置され、前記第１導電型層に電気的に接続された第１電極と、
前記トレンチに埋め込まれ、前記第２導電型層に電気的に接続された第２電極と、
前記トレンチの前記側面と前記第２電極との間に配置され、前記第２導電型層と前記第２電極との間の電位障壁よりも高い電位障壁を前記第２導電型層との間に形成する障壁形成層とを含み、
前記障壁形成層は、タングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）およびモリブデン（Ｍｏ）のいずれか１種からなる金属層を含む、半導体装置。 - 側面および底面を有するトレンチが形成された第１主面とその反対側の第２主面とを有する半導体層と、
前記トレンチの前記側面および前記底面に沿うように前記半導体層の前記第１主面側の表層部に形成された第２導電型層と、
前記第２導電型層に接するように前記半導体層の前記第２主面側の表層部に形成された第１導電型層と、
前記半導体層の前記第２主面側に配置され、前記第１導電型層に電気的に接続された第１電極と、
前記トレンチに埋め込まれ、前記第２導電型層に電気的に接続された第２電極と、
前記トレンチの前記側面と前記第２電極との間に配置され、前記第２導電型層と前記第２電極との間の電位障壁よりも高い電位障壁を前記第２導電型層との間に形成する障壁形成層とを含み、
前記障壁形成層は、第１導電型のポリシリコン層を含む、半導体装置。 - 側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、
前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第１導電型のソース層と、
前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第２導電型のチャネル層と、
前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層と連なるように前記ソーストレンチの前記側面および前記底面に沿って形成された第２導電型のソース耐圧保持層と、
前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように形成された第１導電型のドレイン層と、
前記ゲートトレンチに埋め込まれたゲート電極と、
前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、
前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、
前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、
前記ソーストレンチの前記側面と前記ソース電極との間に前記ソーストレンチの前記側面から前記ソース層が露出するように配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を有する障壁形成層とを含む、半導体装置。
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