JP6061181B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6061181B2
JP6061181B2 JP2012181897A JP2012181897A JP6061181B2 JP 6061181 B2 JP6061181 B2 JP 6061181B2 JP 2012181897 A JP2012181897 A JP 2012181897A JP 2012181897 A JP2012181897 A JP 2012181897A JP 6061181 B2 JP6061181 B2 JP 6061181B2
Authority
JP
Japan
Prior art keywords
layer
trench
source
surface
side surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012181897A
Other languages
English (en)
Other versions
JP2014038988A (ja
Inventor
佑紀 中野
佑紀 中野
中村 亮太
亮太 中村
寛之 坂入
寛之 坂入
Original Assignee
ローム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ローム株式会社 filed Critical ローム株式会社
Priority to JP2012181897A priority Critical patent/JP6061181B2/ja
Publication of JP2014038988A publication Critical patent/JP2014038988A/ja
Application granted granted Critical
Publication of JP6061181B2 publication Critical patent/JP6061181B2/ja
Application status is Active legal-status Critical
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0649Dielectric regions, e.g. SiO2 regions, air gaps
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642Isolation within the component, i.e. internal isolation
    • H01L29/0649Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608Silicon carbide
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41766Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/47Schottky barrier electrodes
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66053Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H01L29/7805Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7806Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046Making n or p doped regions or layers, e.g. using diffusion using ion implantation

Description

本発明は、半導体装置に関する。

従来、モータ制御システム、電力変換システム等、各種パワーエレクトロニクス分野におけるシステムに主として使用される半導体パワーデバイスが注目されている。この種の半導体パワーデバイスとして、たとえば、SiC半導体装置が公知である(たとえば、特許文献1参照)。
特許文献1の半導体装置は、SiC基板と、SiC基板上に形成されたn型高抵抗層と、n型高抵抗層上に形成されたpウェル層と、pウェル層の表層部に形成されたnエミッタ領域と、nエミッタ領域を貫通してpウェル層に達するpコンタクト領域と、nエミッタ領域の表面からpウェル層を貫通してn型高抵抗層に達するトレンチと、トレンチの内面に形成されたゲート酸化膜と、トレンチに埋め込まれたポリシリコンゲート電極とを含む。

特開2008−294210号公報

本発明の半導体装置は、側面および底面を有するトレンチが形成された第1主面とその反対側の第2主面とを有する半導体層と、前記トレンチの前記側面および前記底面に沿うように前記半導体層の前記第1主面側の表層部に形成された第2導電型層と、前記第2導電型層に接するように前記半導体層の前記第2主面側の表層部に形成された第1導電型層と、前記半導体層の前記第2主面側に配置され、前記第1導電型層に電気的に接続された第1電極と、前記トレンチに埋め込まれ、前記第2導電型層に電気的に接続された第2電極と、前記トレンチの前記側面と前記第2電極との間および前記トレンチの前記底面と前記第2電極との間に配置され、前記第2導電型層と前記第2電極との間の電位障壁よりも高い電位障壁を前記第2導電型層との間に形成する障壁形成層とを含み、前記障壁形成層は、前記トレンチの前記側面に加えて前記トレンチの前記側面および前記底面が連なるエッジ部に配置されており、前記トレンチの前記底面の一部を覆うように前記トレンチの前記エッジ部側から前記トレンチの内側に向けて延びるように形成されている

この構成によれば、第1導電型層と第2導電型層とのpn接合部に逆方向バイアスが印加されると、そのpn接合部で発生している空乏層が、pn接合部に対してトレンチ側に広がる。しかし、この構成では、たとえ空乏層がトレンチ側面に達しても、障壁形成層が配置されているから、当該障壁形成層によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。また、障壁形成層は、トレンチの側面に加えて当該トレンチの底面に沿って形成されていると共に、トレンチの側面および底面が連なるエッジ部に配置されているから、当該トレンチの底面のエッジ部におけるパンチスルーを効果的に抑制することもできる。

記障壁形成層は、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層を含んでいてもよい。

また、前記障壁形成層は、第1導電型のポリシリコン層を含んでもいてもよい。また、前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層を含んでいてもよい。

本発明の半導体装置は、側面および底面を有し、前記底面に対して前記側面が鈍角に傾斜したテーパトレンチが形成された第1主面とその反対側の第2主面とを有する半導体層と、前記テーパトレンチの前記側面および前記底面に沿うように前記半導体層の前記第1主面側の表層部に形成され、前記テーパトレンチの前記側面の傾斜に伴って当該側面から前記半導体層の表面に沿う横方向に厚くなる第2導電型層と、前記第2導電型層に接するように前記半導体層の前記第2主面側の表層部に形成された第1導電型層と、前記半導体層の前記第2主面側に配置され、前記第1導電型層に電気的に接続された第1電極と、前記テーパトレンチに埋め込まれ、前記第2導電型層に電気的に接続された第2電極と、前記テーパトレンチの前記側面と前記第2電極との間に配置され、前記第2導電型層と前記第2電極との間の電位障壁よりも高い電位障壁を前記第2導電型層との間に形成する障壁形成層とを含み、前記障壁形成層は、さらに前記テーパトレンチの前記底面のエッジ部に配置されている

この構成によれば、第1導電型層と第2導電型層とのpn接合部で空乏層が発生しており、逆方向バイアスが印加されると、その空乏層がpn接合部に対してテーパトレンチ側に広がる。このとき、第2導電型層がトレンチの側面から横方向に一定の厚さで形成されていると、当該pn接合部から広がる空乏層がトレンチの側面に達して第2電極に接し、パンチスルーするおそれがある。そこで、この半導体装置では、第2導電型層テーパトレンチの側面の傾斜に伴って横方向に厚くなるように形成ている。そのため、一定厚さの第2導電型層が形成された前者の場合に比べて、テーパトレンチの側面とpn接合部との距離を広げることができる。これにより、当該pn接合部から広がる空乏層がテーパトレンチの側面に達し難くすることができる。その結果、パンチスルーを抑制でき、リーク電流の発生を抑制することができる。

しかも、この構成では、テーパトレンチの側面と第2電極との間に、第2導電型層と第2電極との間の電位障壁よりも高い電位障壁を第2導電型層との間に形成する障壁形成層がさらに配置されている。したがって、第1導電型層と第2導電型層とのpn接合部で発生している空乏層が、逆方向バイアスが印加されることにより、pn接合部に対してテーパトレンチ側に広がってテーパトレンチの側面に達しても、障壁形成層が配置されているから、当該障壁形成層によってパンチスルーを抑制することができる。さらに、この構成では、テーパトレンチの底面のエッジ部に障壁形成層が配置されている。したがって、テーパトレンチの底面のエッジ部におけるパンチスルーを抑制することもできる。

記障壁形成層は、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層を含んでいてもよい。

また、前記障壁形成層は、第1導電型のポリシリコン層を含んでもいてもよい。また、前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層を含んでいてもよい。

本発明の半導体装置は、側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第1導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第2導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層と連なるように前記ソーストレンチの前記側面および前記底面に沿って形成された第2導電型のソース耐圧保持層と、前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように形成され第1導電型のドレイン層と、前記ゲートトレンチに埋め込まれたゲート電極と、
前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、前記ソーストレンチの前記側面と前記ソース電極との間および前記ソーストレンチの前記底面と前記ソース電極との間に配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を有する障壁形成層とを含み、前記障壁形成層は、前記ソーストレンチの前記側面に加えて前記ソーストレンチの前記側面および前記底面が連なるエッジ部に配置されており、前記ソーストレンチの前記底面の一部を覆うように前記ソーストレンチの前記エッジ部側から前記ソーストレンチの内側に向けて延びるように形成されている

この構成によれば、第2導電型のソース耐圧保持層と第1導電型のドレイン層とのpn接合部に逆方向バイアスが印加されると、そのpn接合部で発生している空乏層が、pn接合部に対してソーストレンチ側に広が。しかし、この構成では、たとえ空乏層がソーストレンチ側面に達しても、障壁形成層が配置されているから、当該障壁形成層によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。また、障壁形成層は、ソーストレンチの側面に加えて当該ソーストレンチの底面に沿って形成されていると共に、ソーストレンチの側面および底面が連なるエッジ部に配置されているから、当該ソーストレンチの底面のエッジ部におけるパンチスルーを効果的に抑制することもできる。

記障壁形成層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されていることが好ましい。この構成によれば、ソース電極に対するソース層のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。

記障壁形成層は、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層を含んでいてもよい。

また、前記障壁形成層は、第1導電型のポリシリコン層を含んでもいてもよい。また、前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層を含んでいてもよい。

本発明の半導体装置は、側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成され、前記ソーストレンチが前記底面に対して前記側面が鈍角に傾斜したテーパトレンチである半導体層と、前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第1導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第2導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層と連なるように前記ソーストレンチの前記側面および前記底面に沿って形成され、前記ソーストレンチの前記側面の傾斜に伴って当該側面から前記半導体層の前記表面に沿う横方向に厚くなる第2導電型のソース耐圧保持層と、前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように形成され第1導電型のドレイン層と、前記ゲートトレンチに埋め込まれたゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、前記ソーストレンチの前記側面と前記ソース電極との間に配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を前記ソース耐圧保持層との間に形成する障壁形成層とを含み、前記障壁形成層は、さらに前記ソーストレンチの前記底面のエッジ部に配置されている

この構成によれば、第2導電型のソース耐圧保持層と第1導電型のドレイン層とのpn接合部で空乏層が発生しており、逆方向バイアスが印加されると、その空乏層がpn接合部に対してソーストレンチ側に広がる。このとき、第2導電型のソース耐圧保持層がトレンチの側面から横方向に一定の厚さで形成されていると、当該pn接合部から広がる空乏層がトレンチの側面に達して第2電極に接し、パンチスルーするおそれがある。そこで、この半導体装置では、ソース耐圧保持層ソーストレンチの側面の傾斜に伴って横方向に厚くなるように形成ている。そのため、一定厚さの第2導電型層が形成された前者の場合に比べて、ソーストレンチの側面とpn接合部との距離を広げることができる。これにより、当該pn接合部から広がる空乏層がソーストレンチの側面に達し難くすることができる。その結果、パンチスルーを抑制でき、リーク電流の発生を抑制することができる。

しかも、この構成では、ソーストレンチの側面と第2電極との間に、ソース耐圧保持層とソース電極との間の電位障壁よりも高い電位障壁をソース耐圧保持層との間に形成する障壁形成層がさらに配置されている。したがって、第2導電型のソース耐圧保持層と第1導電型のドレイン層とのpn接合部で発生している空乏層が、逆方向バイアスの印加によりpn接合部に対してソーストレンチ側に広がってソーストレンチの側面に達しても、障壁形成層が配置されているから、当該障壁形成層によってパンチスルーを抑制することができる。さらに、この構成では、ソーストレンチの底面のエッジ部に障壁形成層が配置されている。したがって、ソーストレンチの底面のエッジ部におけるパンチスルーを抑制することもできる。

記障壁形成層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されていることが好ましい。この構成によれば、ソース電極に対するソース層のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。

記障壁形成層は、たとえば、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層を含んでいてもよい。

また、前記障壁形成層は、第1導電型のポリシリコン層を含んでもいてもよい。また、前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層を含んでいてもよい。
本発明の半導体装置は、側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第1導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第2導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層に連なるように前記ソーストレンチの前記側面および前記底面に沿って形成された第2導電型のソース耐圧保持層と、前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように配置され第1導電型のドレイン層と、前記ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチの前記側面および前記底面のエッジ部に配置された絶縁層と、前記ソーストレンチに埋め込まれ、少なくとも前記絶縁層上にポリシリコン層を有しており、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極とを含む。

この構成によれば、第2導電型のソース耐圧保持層と第1導電型のドレイン層とのpn接合部に逆方向バイアスが印加されると、そのpn接合部で発生している空乏層が、pn接合部に対してソーストレンチ側に広がる。しかし、この構成では、たとえ空乏層がソーストレンチの側面に達しても、絶縁層が配置されているから、当該絶縁層によってパンチスルーを抑制することができる。そして、たとえ空乏層が絶縁層をも横切ってソース電極に達しても、絶縁層上にポリシリコン層が設けられているため、それ以上の空乏層の広がりを抑制することができる。すなわち、パンチスルーを絶縁層およびポリシリコン層の2段階で抑制できるので、リーク電流の発生を良好に抑制することができる。

また、ゲート電極がポリシリコンからなるため、ゲート電極とポリシリコン層とを同一工程で形成することができる。そのため、製造工程を簡略化することもできる。
前記絶縁層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されていることが好ましい。この構成によれば、ソース電極に対するソース層のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。

前記ポリシリコン層は、前記ソーストレンチにおいて前記絶縁層の内側の領域に埋め込まれており、前記ソース電極は、前記埋め込まれたポリシリコン層に積層された金属層を含むことが好ましい。
この構成によれば、ポリシリコン層を単にソーストレンチに埋め込めばよいので、ポリシリコン層を簡単に形成することができる。また、ソーストレンチがポリシリコン層で埋め戻されることによって、見かけ上のソーストレンチの底面(ポリシリコン層の上面)と半導体層の表面との高低差を小さくすることができる。そのため、金属層の表面を滑らかもしくは平坦にすることができる。
また、本発明の半導体装置は、側面および底面を有するトレンチが形成された第1主面とその反対側の第2主面とを有する半導体層と、前記トレンチの前記側面および前記底面に沿うように前記半導体層の前記第1主面側の表層部に形成された第2導電型層と、前記第2導電型層に接するように前記半導体層の前記第2主面側の表層部に形成された第1導電型層と、前記半導体層の前記第2主面側に配置され、前記第1導電型層に電気的に接続された第1電極と、前記トレンチに埋め込まれ、前記第2導電型層に電気的に接続された第2電極と、前記トレンチの前記側面と前記第2電極との間に配置され、前記第2導電型層と前記第2電極との間の電位障壁よりも高い電位障壁を前記第2導電型層との間に形成する障壁形成層とを含み、前記障壁形成層は、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層を含む。
また、本発明の半導体装置は、側面および底面を有するトレンチが形成された第1主面とその反対側の第2主面とを有する半導体層と、前記トレンチの前記側面および前記底面に沿うように前記半導体層の前記第1主面側の表層部に形成された第2導電型層と、前記第2導電型層に接するように前記半導体層の前記第2主面側の表層部に形成された第1導電型層と、前記半導体層の前記第2主面側に配置され、前記第1導電型層に電気的に接続された第1電極と、前記トレンチに埋め込まれ、前記第2導電型層に電気的に接続された第2電極と、前記トレンチの前記側面と前記第2電極との間に配置され、前記第2導電型層と前記第2電極との間の電位障壁よりも高い電位障壁を前記第2導電型層との間に形成する障壁形成層とを含み、前記障壁形成層は、第1導電型のポリシリコン層を含む。
また、本発明の半導体装置は、側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第1導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第2導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層と連なるように前記ソーストレンチの前記側面および前記底面に沿って形成された第2導電型のソース耐圧保持層と、前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように形成された第1導電型のドレイン層と、前記ゲートトレンチに埋め込まれたゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、前記ソーストレンチの前記側面と前記ソース電極との間に前記ソーストレンチの前記側面から前記ソース層が露出するように配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を有する障壁形成層とを含む。

図1は、本発明の第1実施形態に係る半導体装置の模式的な断面図である。 図2は、本発明の第2実施形態に係る半導体装置の模式的な断面図である。 図3は、本発明の第3実施形態に係る半導体装置の模式的な断面図である。 図4は、本発明の第4実施形態に係る半導体装置の模式的な断面図である。 図5は、本発明の第5実施形態に係る半導体装置の模式的な断面図である。 図6は、本発明の第6実施形態に係る半導体装置の模式的な断面図である。 図7は、本発明の第7実施形態に係る半導体装置の模式的な断面図である。 図8は、本発明の第8実施形態に係る半導体装置の模式的な断面図である。 図9は、本発明の第9実施形態に係る半導体装置の模式的な断面図である。 図10は、本発明の第10実施形態に係る半導体装置の模式的な断面図である。 図11は、本発明の第11実施形態に係る半導体装置の模式的な断面図である。 図12は、本発明の第12実施形態に係る半導体装置の模式的な断面図である。 図13は、本発明の第13実施形態に係る半導体装置の模式的な断面図である。 図14は、本発明の第14実施形態に係る半導体装置の模式的な断面図である。 図15は、本発明の第15実施形態に係る半導体装置の模式的な断面図である。 図16は、本発明の第16実施形態に係る半導体装置の模式的な断面図である。 図17は、本発明の第17実施形態に係る半導体装置の模式的な断面図である。 図18は、本発明の第18実施形態に係る半導体装置の模式的な断面図である。 図19は、本発明の第19実施形態に係る半導体装置の模式的な断面図である。 図20は、本発明の第20実施形態に係る半導体装置の模式的な断面図である。 図21は、本発明の第21実施形態に係る半導体装置の模式的な断面図である。

図1は、本発明の第1実施形態に係る半導体装置1の模式的な断面図である。
半導体装置1は、SiC基板2と、SiC基板2上に形成されたSiCエピタキシャル層3とを含む。この実施形態では、SiC基板2およびSiCエピタキシャル層3を、本発明の半導体層の一例として示している。
SiC基板2の導電型は、たとえば、n型ドーパント濃度が1×1018cm−3〜1×1021cm−3のn型である。なお、n型ドーパントとしては、たとえば、N(窒素)、P(リン)、As(ひ素)等を使用できる(以下、同じ)。

SiCエピタキシャル層3の表面4には、側面5および底面6を有するトレンチ7が形成されている。トレンチ7は、たとえば、ストライプ状に複数本形成されていてもよい。また、この実施形態では、トレンチ7の側面5は、トレンチ7の底面6に対して90°の角度θで傾斜している。これにより、トレンチ7は、底面6から開口端にかけて一定幅を有している。

SiCエピタキシャル層3は、トレンチ7の側面5および底面6に倣って形成された本発明の第2導電型層の一例としてのp型層8と、p型層8に対してSiC基板2の裏面9側に接して形成されたn 型層10とを含む。この実施形態では、n 型のSiC基板2およびSiCエピタキシャル層3のn 型層10を、本発明の第1導電型層の一例として示している。p型層8の導電型は、たとえば、p型ドーパント濃度が1×1016cm−3〜1×1020cm−3のp型である。なお、p型ドーパントとしては、たとえば、B(ホウ素)、Al(アルミニウム)等を使用できる。また、n型層10の導電型は、n型ドーパント濃度が1×1015〜1×1017cm−3のn型である。このn型層10は、たとえば、MISFET(Metal Insulator Semiconductor Field Effect Transistor)のドレイン領域(ドリフト領域)、IGBT(Insulated Gate Bipolar Transistor)のドリフト領域およびpnダイオードのn型領域として、それぞれ機能していてもよい。

p型層8は、具体的には、n型層10との界面11がSiCエピタキシャル層3の表面4、トレンチ7の側面5およびトレンチ7の底面6に沿うように(たとえば平行に)、断面視で葛折状に連続して形成されている。これにより、トレンチ7の底面6に対して上方位置および下方位置それぞれに、p型層8とn型層10との界面11が設定されている。したがって、n型層10は、トレンチ7の側方に選択的に入り込んでいる(突出している)。

また、p型層8は、トレンチ7の底面6と側面5との間において互いに異なる厚さを有している。具体的には、p型層8の底面6上の部分が側面5上の部分に比べて厚く、これにより、底面6と側面5との間でp型層8の厚さに差が設けられている。この層厚差は、たとえば、イオン注入によってp型層8を形成するときの、トレンチ7の側面5およびトレンチ7の底面6それぞれに対するイオンの入射角度の違いによって生じる。すなわち、トレンチ7の底面6には、イオンがほぼ垂直に入射するため、イオンが非常に小さい傾斜角で入射するトレンチ7の側面5に比べて、イオンが深くまで注入されて、厚くp型層8が形成される。

また、p型層8は、p型層8の他の部分に比べて高濃度なp型コンタクト層12を含む。p型コンタクト層12は、たとえば、トレンチ7の側面5から間隔を隔てて、トレンチ7の底面6の幅方向中央に形成されている。p型コンタクト層12の導電型は、たとえば、p型ドーパント濃度が1×1018cm−3〜2×1021cm−3のp型である。

SiC基板2の裏面9には、本発明の第1電極の一例としての裏面電極13が形成されている。裏面電極13は、SiC基板2を介してn型層10に電気的に接続されている。また、裏面電極13は、たとえば、Ti、Ni、Cu、Al、Ag、Au、TiN、Wまたはこれらいずれかの組み合わせの積層構造からなる。
一方、SiCエピタキシャル層3には、本発明の第2電極の一例としての表面電極14が形成されている。表面電極14は、トレンチ7を埋め戻し、SiCエピタキシャル層3の表面4を覆うように形成されている。表面電極14は、p型コンタクト層12においてp型層8に電気的に接続されている。また、表面電極14は、たとえば、Ti、Ni、Cu、Al、Ag、Au、TiN、Wまたはこれらいずれかの組み合わせの積層構造からなる。

トレンチ7において側面5と表面電極14との間には、p型層8と表面電極14との間の電位障壁よりも高い電位障壁を有する障壁形成層15が形成されている。障壁形成層15は、具体的には、トレンチ7の底面6からp型層8が選択的に露出するように、トレンチ7の側面5および底面6のエッジ部に選択的に形成されている。
障壁形成層15が選択的に除去されたトレンチ7の底面6には、p型コンタクト層12が露出している。また、トレンチ7の側面5は、底面6から開口端まで至る領域が障壁形成層15によって覆われている。

障壁形成層15は、たとえば、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層であってもよい。また、障壁形成層15は、n型のポリシリコン層であってもよいし、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層であってもよい。

この半導体装置1によれば、p型層8とn型層10とのpn接合部16に空乏層が発生している。このpn接合部16に逆方向バイアスが印加されると、空乏層は、たとえば、図1で示した破線のように広がる。このとき、障壁形成層15を有しない半導体装置の場合では、トレンチ7の側面5に達した空乏層がそのまま表面電極14にも達するため、パンチスルーが発生する。しかし、この半導体装置1によれば、たとえ、空乏層が広がってトレンチ7の側面5に達しても、障壁形成層15によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。

図2は、本発明の第2実施形態に係る半導体装置21の模式的な断面図である。図2において、図1に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第2実施形態に係る半導体装置21のSiCエピタキシャル層3の表面4には、テーパトレンチ22が形成されている。テーパトレンチ22は、その側面23が底面24に対して鈍角(たとえば、テーパトレンチ22の側面23と底面24との狭角が20°〜70°の角度θ)で傾斜している。

SiCエピタキシャル層3は、テーパトレンチ22の側面23および底面24に倣って形成されたp型層25と、p型層25に対してSiC基板2の裏面9側に接して形成されたn型層10とを含む。
p型層25は、第1実施形態のp型層25のように、断面視で葛折状に連続して形成されている。また、p型層25のテーパトレンチ側面に沿う部分は、テーパトレンチ22の側面23の傾斜に伴って横方向に厚くなるように形成されているため、異なる層厚差を有している。具体的には、p型層25の当該部分は、テーパトレンチ22の開口幅が深さ方向に連続的に狭くなるにつれて、連続的に厚くなっている。

また、p型層25は、p型層25の他の部分に比べて高濃度なp型コンタクト層26を含む。p型コンタクト層26は、たとえば、テーパトレンチ22の側面23から間隔を隔てて、テーパトレンチ22の底面24の幅方向中央に形成されている。
テーパトレンチ22には、表面電極14が、第1実施形態とは異なり、障壁形成層を介さずにテーパトレンチ22の側面23に直接、接している。

この半導体装置21によれば、p型層25とn型層10のpn接合部27で空乏層が発生している。このpn接合部27に逆方向バイアスが印加されると、空乏層は、たとえば、図2で示した破線のように広がる。このとき、p型層25がテーパトレンチ22の側面23および底面24に沿うように、一定幅で形成されている場合では、pn接合部27から広がる空乏層がテーパトレンチ22の側面23に達して表面電極14に接し、パンチスルーするおそれがある。

この半導体装置21では、p型層25が、テーパトレンチ22の側面23の傾斜に伴って横方向に厚くなるように形成されているため、一定厚さのp型層が形成された前者の場合に比べて、テーパトレンチ22の側面23とpn接合部27との距離を広げることができる。これにより、当該pn接合部27から広がる空乏層がテーパトレンチ22の側面23に達し難くすることができる。その結果、パンチスルーを抑制でき、リーク電流の発生を抑制することができる。

図3は、本発明の第3実施形態に係る半導体装置31の模式的な断面図である。図3において、図1または図2に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第3実施形態に係る半導体装置31は、第2実施形態の構成に加えて、さらに、テーパトレンチ22の側面23と表面電極14との間に、p型層25と表面電極14との間の電位障壁よりも高い電位障壁を有する障壁形成層28を含む。

障壁形成層28は、具体的には、テーパトレンチ22の底面24からp型層25が選択的に露出するように、テーパトレンチ22の側面23および底面24のエッジ部に選択的に形成されている。
障壁形成層28が選択的に除去されたテーパトレンチ22の底面24には、p型コンタクト層26が露出している。また、テーパトレンチ22の側面23は、底面24から開口端まで至る領域が障壁形成層28によって覆われている。

障壁形成層28は、たとえば、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層であってもよい。また、障壁形成層28は、n型のポリシリコン層であってもよいし、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層であってもよい。

この半導体装置31によれば、p型層25とn型層10とのpn接合部27に空乏層が発生している。このpn接合部27に逆方向バイアスが印加されると、空乏層は、たとえば、図3で示した破線のように広がる。このとき、障壁形成層28を有しない半導体装置の場合では、テーパトレンチ22の側面23に空乏層が達してしまうと、空乏層がそのまま表面電極14にも達するため、パンチスルーが発生するおそれがある。しかし、この半導体装置31によれば、たとえ、空乏層が広がってテーパトレンチ22の側面23に達しても、障壁形成層28によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。

図4は、本発明の第4実施形態に係る半導体装置41の模式的な断面図である。
第4実施形態に係る半導体装置41は、SiC基板42と、SiC基板42上に形成されたSiCエピタキシャル層43とが採用されたトレンチゲート型のMISFETを含む。この実施形態では、SiC基板42およびSiCエピタキシャル層43を、本発明の半導体層の一例として示している。

SiCエピタキシャル層43には、ゲートトレンチ44が形成されている。ゲートトレンチ44は、たとえば、格子状、ストライプ状、または、ハニカム状等であってもよい。ゲートトレンチ44が形成されることにより、SiCエピタキシャル層43には、ゲートトレンチ44で取り囲まれた部分に、単位セル45が複数形成されている。
各単位セル45の中央部にはソーストレンチ46が形成されている。この実施形態では、ソーストレンチ46の側面47は、ソーストレンチ46の底面48に対して90°の角度θで傾斜している。これにより、ソーストレンチ46は、底面48から開口端にかけて一定幅を有している。また、ソーストレンチ46の深さはゲートトレンチ44と同じである。

各単位セル45には、SiCエピタキシャル層43の表面49側から裏面50側へ向かって順にソース層51、チャネル層52およびドリフト層53が形成され、これらの層は互いに接している。これらの層の導電型は、ソース層51およびドリフト層53が第1導電型としてのn型であり、チャネル層52は第2導電型としてのp型である。具体的には、ソース層51は、たとえば、ドーパント濃度が1×1018〜1×1021cm−3のn型であり、チャネル層52は、たとえば、ドーパント濃度が1.0×1016cm−3〜1.0×1019cm−3のp型であり、ドリフト層53は、ソース層51よりも低濃度、たとえば、ドーパント濃度が1×1015〜1×1017cm−3のn型である。

ソース層51は、ゲートトレンチ44の側面54の一部およびソーストレンチ46の側面47の一部を形成している。チャネル層52も同様に、ゲートトレンチ44の側面54の一部およびソーストレンチ46の側面47の一部を形成している。そして、ドリフト層53は、ゲートトレンチ44の側面54および底面55、ならびにソーストレンチ46の側面47および底面48を形成している。

ソース耐圧保持層56は、ソーストレンチ46の底面48からソーストレンチ46の側面47に沿って、チャネル層52に連なるように形成されている。
また、ソース耐圧保持層56は、ソーストレンチ46の底面48と側面47との間において互いに異なる厚さを有している。具体的には、ソース耐圧保持層56の底面48上の部分が側面47上の部分に比べて厚く、これにより、底面48と側面47との間でソース耐圧保持層56の厚さに差が設けられている。

この層厚差は、たとえば、イオン注入によってソース耐圧保持層56を形成するときの、ソーストレンチ46の側面47およびソーストレンチ46の底面48それぞれに対するイオンの入射角度の違いによって生じる。すなわち、ソーストレンチ46の底面48には、イオンがほぼ垂直に入射するため、イオンが非常に小さい傾斜角で入射するソーストレンチ46の側面47に比べて、イオンが深くまで注入されて、厚くソース耐圧保持層56が形成される。

ソース耐圧保持層56は、ソース耐圧保持層56の他の部分に比べて高濃度、たとえば、ドーパント濃度が1.0×1018cm−3〜2.0×1021cm−3であるp型のコンタクト層57を含む。コンタクト層57は、たとえば、ソーストレンチ46の側面47から間隔を隔てて、ソーストレンチ46の底面48の幅方向中央に形成されている。
ソーストレンチ46において側面47とソース電極58(後述)との間には、ソース耐圧保持層56とソース電極58との間の電位障壁よりも高い電位障壁を有する障壁形成層59が形成されている。障壁形成層59は、具体的には、ソーストレンチ46の底面48からソース耐圧保持層56が選択的に露出するように、ソーストレンチ46の側面47および底面48のエッジ部に選択的に形成されている。

障壁形成層59が選択的に除去されたソーストレンチ46の底面48には、p型のコンタクト層57が露出している。また、ソーストレンチ46の側面47は、底面48から開口端まで至る領域が障壁形成層59によって覆われている。
障壁形成層59は、たとえば、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層であってもよい。また、障壁形成層59は、n型のポリシリコン層であってもよいし、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層であってもよい。

ゲートトレンチ44には、ゲート絶縁膜60を介して、ゲート電極61が埋め込まれている。ゲート電極61は、たとえば、ポリシリコンからなる。
SiCエピタキシャル層43の表面49には、ゲート電極61を被覆するように、絶縁材料からなる層間膜62が形成されている。
層間膜62およびゲート絶縁膜60には、コンタクトホール63が形成されている。これにより、コンタクトホール63内には、各単位セル45のソーストレンチ46の全体およびSiCエピタキシャル層43におけるソーストレンチ46の周縁部が露出していて、SiCエピタキシャル層43の表面49とソーストレンチ46の底面48との高低差に応じた段差が形成されている。

SiCエピタキシャル層43の表面49には、たとえば、Ti、Ni、Cu、Al、Ag、Au、TiN、Wまたはこれらいずれかの組み合わせの積層構造等の金属材料からなる、ソース電極58が形成されている。ソース電極58は、各コンタクトホール63を介して、すべての単位セル45のソーストレンチ46に一括して入り込んでいる。このソース電極58は、すべての単位セル45に対して共通の配線となっている。

SiC基板42の裏面64には、その全域を覆うように、たとえば、Ti、Ni、Cu、Al、Ag、Au、TiN、Wまたはこれらいずれかの組み合わせの積層構造等の金属材料からなる、ドレイン電極65が形成されている。このドレイン電極65は、すべての単位セル45に対して共通の電極となっている。
この半導体装置41によれば、ソース耐圧保持層56とドリフト層53とのpn接合部67に空乏層が発生している。このpn接合部67に逆方向バイアスが印加されると、空乏層は、たとえば、図4で示した破線のように広がる。このとき、障壁形成層59を有しない半導体装置の場合では、ソーストレンチ46の側面47および底面48のエッジ部に達した空乏層がそのままソース電極58にも達するため、パンチスルーが発生する。しかし、この半導体装置41によれば、たとえ、空乏層が広がってソーストレンチ46の側面47および底面48のエッジ部に達しても、障壁形成層59によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。

図5は、本発明の第5実施形態に係る半導体装置71の模式的な断面図である。図5において、図4に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第5実施形態に係る半導体装置71は、第4実施形態のソース電極58に代えて、ポリシリコン層72と、ポリシリコン層72上に積層された金属層73とを有するソース電極74を含む。

ポリシリコン層72は、ソーストレンチ46に埋め込まれ、さらに、SiCエピタキシャル層43の表面49および層間膜62を覆うように、平坦に形成されている。
この半導体装置71によれば、ポリシリコン層72がソーストレンチ46およびコンタクトホール63を埋め戻すように、SiCエピタキシャル層43の表面49に形成されていることから、見かけ上のSiCエピタキシャル層43の表面49の高低差を小さくすることができる。そのため、ソース電極74の表面を滑らかもしくは平坦にすることができる。

図6は、本発明の第6実施形態に係る半導体装置81の模式的な断面図である。図6において、図5に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第6実施形態に係る半導体装置81では、第5実施形態から、コンタクト層57を含むソース耐圧保持層56における底面48下方の領域が選択的に除去された構造を含む。

具体的には、ソーストレンチ46の底面48に選択的に配置されたソース耐圧保持層56は、ソーストレンチ46の底面48のエッジ部の周辺を覆うように環状に形成されている。これにより、ソース耐圧保持層56に囲まれるソーストレンチ46の底面48の中央部には、ドリフト層53が入り込み、ソース電極74を形成しているポリシリコン層72と、ドリフト層53とによりヘテロ接合部82が形成されている。

このヘテロ接合部82には、チャネル層52とドリフト層53とのpn接合により形成されるボディダイオード83の拡散電位(たとえば、2.8eV〜3.2eV)よりも接合障壁の小さいヘテロ接合ダイオード84(たとえば、接合障壁の高さが1eV〜1.5eV)が形成されている。
この半導体装置81では、逆方向バイアスがチャネル層52とドリフト層53とのpn接合部67に印加された場合、ヘテロ接合ダイオード84に優先的に電流が流れることから、SiCエピタキシャル層43におけるSiCの結晶欠陥の拡張を抑制することができる。その結果、オン抵抗の上昇を抑制することができ、半導体装置81の損失を低減することができる。

図7は、本発明の第7実施形態に係る半導体装置91の模式的な断面図である。図7において、図4に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第7実施形態に係る半導体装置91は、図4の構成において、ソーストレンチ46の側面47からソース層51が露出するように障壁形成層59が配置されている構造を含む。

具体的には、障壁形成層59は、ソーストレンチ46の側面47のチャネル層52よりも下方の部分を選択的に覆うように配置されている。これにより、ソース層51とチャネル層52が、ソーストレンチ46の側面47に露出している。
この構成により、ソース電極74に対するソース層51のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。

図8は、本発明の第8実施形態に係る半導体装置101の模式的な断面図である。図8において、図5に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第8実施形態に係る半導体装置101は、図5の構成において、ソーストレンチ46の側面47からソース層51が露出するように障壁形成層59が配置されている構造を含む。

具体的には、障壁形成層59は、ソーストレンチ46の側面47のチャネル層52よりも下方の部分を選択的に覆うように配置されている。これにより、ソース層51とチャネル層52が、ソーストレンチ46の側面47に露出している。
この構成により、ソース電極74に対するソース層51のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。

図9は、本発明の第9実施形態に係る半導体装置111の模式的な断面図である。図9において、図6に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第9実施形態に係る半導体装置111は、図6の構成において、ソーストレンチ46の側面47からソース層51が露出するように障壁形成層59が配置されている構造を含む。

具体的には、障壁形成層59は、ソーストレンチ46の側面47のチャネル層52よりも下方の部分を選択的に覆うように配置されている。これにより、ソース層51とチャネル層52が、ソーストレンチ46の側面47に露出している。
この構成により、ソース電極74に対するソース層51のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。

図10は、本発明の第10実施形態に係る半導体装置121の模式的な断面図である。図10において、図4に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第10実施形態に係る半導体装置121は、SiC基板42と、SiC基板42上に形成されたSiCエピタキシャル層43とが採用されたトレンチゲート型のMISFETを含む。この実施形態では、SiC基板42およびSiCエピタキシャル層43を、本発明の半導体層の一例として示している。

SiCエピタキシャル層43には、ゲートトレンチ44が形成されている。ゲートトレンチ44は、たとえば、格子状、ストライプ状、または、ハニカム状等であってもよい。ゲートトレンチ44が形成されることにより、SiCエピタキシャル層43には、ゲートトレンチ44で取り囲まれた部分に、単位セル45が複数形成されている。
各単位セル45の中央部にはテーパトレンチ122が形成されている。この実施形態では、テーパトレンチ122は、その側面123が底面124に対して鈍角(たとえば、テーパトレンチ122の側面123と底面124との狭角が20°〜70°の角度θ)で傾斜している。

各単位セル45には、SiCエピタキシャル層43の表面49側から裏面50側へ向かって順にソース層125、チャネル層126およびドリフト層127が形成され、これらの層は互いに接している。これらの層の導電型は、ソース層125およびドリフト層127が第1導電型としてのn型であり、チャネル層126は第2導電型としてのp型である。

ソース層125は、ゲートトレンチ44の側面54の一部およびテーパトレンチ122の側面123の一部を形成している。チャネル層126も同様に、ゲートトレンチ44の側面54の一部およびテーパトレンチ122の側面123の一部を形成している。そして、ドリフト層127は、ゲートトレンチ44の側面54および底面55、ならびにテーパトレンチ122の側面123および底面124を形成している。

ソース耐圧保持層128は、テーパトレンチ122の底面124からテーパトレンチ122の側面123に沿って、チャネル層126に連なるように形成されている。
また、ソース耐圧保持層128のテーパトレンチの側面123に沿う部分は、テーパトレンチ122の側面123の傾斜に伴って横方向に厚くなるように形成されているため、異なる層厚差を有している。具体的には、ソース耐圧保持層128の当該部分は、テーパトレンチ122の開口幅が深さ方向に連続的に狭くなるにつれて、連続的に厚くなっている。

ソース耐圧保持層128は、ソース耐圧保持層128の他の部分に比べて高濃度であるp型のコンタクト層129を含む。コンタクト層129は、たとえば、テーパトレンチ122の側面123から間隔を隔てて、テーパトレンチ122の底面124の幅方向中央に形成されている。
ゲートトレンチ44には、ゲート絶縁膜60を介して、ゲート電極61が埋め込まれている。ゲート電極61は、たとえば、ポリシリコンからなる。

SiCエピタキシャル層43の表面49には、ゲート電極61を被覆するように、層間膜62が積層されている。
層間膜62およびゲート絶縁膜60には、コンタクトホール63が形成されている。これにより、コンタクトホール63内には、各単位セル45のテーパトレンチ122の全体およびSiCエピタキシャル層43におけるテーパトレンチ122の周縁部が露出していて、SiCエピタキシャル層43の表面49とテーパトレンチ122の底面124との高低差に応じた段差が形成されている。

SiCエピタキシャル層43の表面49には、たとえば、Ti、Ni、Cu、Al、Ag、Au、TiN、Wまたはこれらいずれかの組み合わせの積層構造等の金属材料からなる、ソース電極58が形成されている。ソース電極58は、各コンタクトホール63を介して、すべての単位セル45のテーパトレンチ122に一括して入り込んでいる。このソース電極58は、すべての単位セル45に対して共通の配線となっている。この実施形態では、ソース電極58は、第4実施形態とは異なり、障壁形成層を介さずにテーパトレンチ122の側面123に直接、接している。

SiC基板42の裏面64には、その全域を覆うように、たとえば、Ti、Ni、Cu、Al、Ag、Au、TiN、Wまたはこれらいずれかの組み合わせの積層構造等の金属材料からなる、ドレイン電極65が形成されている。このドレイン電極65は、すべての単位セル45に対して共通の電極となっている。
この半導体装置121によれば、ソース耐圧保持層128とドリフト層127のpn接合部131で空乏層が発生している。このpn接合部131に逆方向バイアスが印加されると、空乏層は、たとえば、図10で示した破線のように広がる。このとき、ソース耐圧保持層128がテーパトレンチ122の側面123および底面124に沿うように、一定幅で形成されている場合では、pn接合部131から広がる空乏層がテーパトレンチ122の側面123に達してソース電極58に接し、パンチスルーするおそれがある。

しかし、この半導体装置121では、ソース耐圧保持層128が、テーパトレンチ122の側面123の傾斜に伴って横方向に厚くなるように形成されているため、一定厚さのソース耐圧保持層128が形成された前者の場合に比べて、テーパトレンチ122の側面123とpn接合部131との距離を広げることができる。これにより、当該pn接合部131から広がる空乏層がテーパトレンチ122の側面123に達し難くすることができる。その結果、パンチスルーを抑制でき、リーク電流の発生を抑制することができる。

図11は、本発明の第11実施形態に係る半導体装置141の模式的な断面図である。図11において、図10に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第11実施形態に係る半導体装置141は、第10実施形態のソース電極58に代えて、ポリシリコン層72と、ポリシリコン層72上に積層された金属層73とを有するソース電極74を含む。

ポリシリコン層72は、テーパトレンチ122に埋め込まれ、さらに、SiCエピタキシャル層43および層間膜62を覆うように、平坦に形成されている。
この半導体装置141によれば、ポリシリコン層72がテーパトレンチ122およびコンタクトホール63を埋め戻すように、SiCエピタキシャル層43の表面49に形成されていることから、見かけ上のSiCエピタキシャル層43の表面49の高低差を小さくすることができる。そのため、ソース電極74の表面を滑らかもしくは平坦にすることができる。

図12は、本発明の第12実施形態に係る半導体装置151の模式的な断面図である。図12において、図11に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第12実施形態に係る半導体装置151では、第11実施形態から、コンタクト層129を含むソース耐圧保持層128における底面124下方の領域が選択的に除去された構造を含む。

具体的には、テーパトレンチ122の底面124に選択的に配置されたソース耐圧保持層128は、テーパトレンチ122の底面124のエッジ部の周辺を覆うように環状に形成されている。これにより、ソース耐圧保持層128に囲まれるテーパトレンチ122の底面124の中央部には、ドレイン層130が入り込み、ソース電極74を形成しているポリシリコン層72と、ドレイン層130とによりヘテロ接合部82が形成されている。

このヘテロ接合部82には、チャネル層126とドレイン層130とのpn接合により形成されるボディダイオード83の拡散電位(たとえば、2.8eV〜3.2eV)よりも接合障壁の小さいヘテロ接合ダイオード84(たとえば、接合障壁の高さが1eV〜1.5eV)が形成されている。
この半導体装置151では、逆方向バイアスがチャネル層126とドレイン層130とのpn接合部131に印加された場合、ヘテロ接合ダイオード84に優先的に電流が流れることから、SiCエピタキシャル層43におけるSiCの結晶欠陥の拡張を抑制することができる。その結果、オン抵抗の上昇を抑制することができ、半導体装置151の損失を低減することができる。

図13は、本発明の第13実施形態に係る半導体装置161の模式的な断面図である。図13において、図10に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。
第13実施形態に係る半導体装置161は、第10実施形態の構成に加えて、さらに、テーパトレンチ122の側面123とソース電極74との間に、ソース耐圧保持層128とソース電極74との間の電位障壁よりも高い電位障壁を有する障壁形成層162を含む。

障壁形成層162は、具体的には、テーパトレンチ122の底面124からソース耐圧保持層128が選択的に露出するように、テーパトレンチ122の側面123および底面124のエッジ部に選択的に形成されている。
障壁形成層162は、たとえば、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層であってもよい。また、障壁形成層162は、n型のポリシリコン層であってもよいし、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層であってもよい。

この半導体装置161によれば、ソース耐圧保持層128とドレイン層130とのpn接合部131に空乏層が発生している。このpn接合部131に逆方向バイアスが印加されると、pn接合部131に空乏層が広がる。このとき、障壁形成層162を有しない半導体装置の場合では、テーパトレンチ122の側面123に空乏層が達してしまうと、空乏層がそのままソース電極58にも達するため、パンチスルーが発生するおそれがある。

しかし、この半導体装置151によれば、たとえ、空乏層が広がってテーパトレンチ122の側面123に達しても、障壁形成層162によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。
図14は、本発明の第14実施形態に係る半導体装置171の模式的な断面図である。図14において、図11に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。

第14実施形態に係る半導体装置171は、第11実施形態の構成に加えて、さらに、テーパトレンチ122の側面123とソース電極74との間に、ソース耐圧保持層128とソース電極58との間の電位障壁よりも高い電位障壁を有する障壁形成層162を含む。
障壁形成層162は、具体的には、テーパトレンチ122の底面124からソース耐圧保持層128が選択的に露出するように、テーパトレンチ122の側面123および底面124のエッジ部に選択的に形成されている。

障壁形成層162は、たとえば、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層であってもよい。また、障壁形成層162は、n型のポリシリコン層であってもよいし、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層であってもよい。

この半導体装置161によれば、ソース耐圧保持層128とドレイン層とのpn接合部131に空乏層が発生している。このpn接合部131に逆方向バイアスが印加されると、pn接合部131に空乏層が広がる。このとき、障壁形成層162を有しない半導体装置の場合では、テーパトレンチ122の側面123に空乏層が達してしまうと、空乏層がそのままソース電極74にも達するため、パンチスルーが発生するおそれがある。

しかし、この半導体装置171によれば、たとえ、空乏層が広がってテーパトレンチ122の側面123に達しても、障壁形成層162によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。
図15は、本発明の第15実施形態に係る半導体装置181の模式的な断面図である。図15において、図12に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。

第15実施形態に係る半導体装置181は、第12実施形態の構成に加えて、さらに、テーパトレンチ122の側面123とソース電極74との間に、ソース耐圧保持層128とソース電極74との間の電位障壁よりも高い電位障壁を有する障壁形成層162を含む。
障壁形成層162は、具体的には、テーパトレンチ122の底面からソース耐圧保持層128が選択的に露出するように、テーパトレンチ122の側面123および底面124のエッジ部に選択的に形成されている。

障壁形成層162は、たとえば、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層であってもよい。また、障壁形成層162は、n型のポリシリコン層であってもよいし、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層であってもよい。

この半導体装置181によれば、ソース耐圧保持層128とドレイン層130とのpn接合部131に空乏層が発生している。このpn接合部131に逆方向バイアスが印加されると、pn接合部131に空乏層が広がる。このとき、障壁形成層162を有しない半導体装置の場合では、テーパトレンチ122の側面123に空乏層が達してしまうと、空乏層がそのままソース電極74にも達するため、パンチスルーが発生するおそれがある。

しかし、この半導体装置181によれば、たとえ、空乏層が広がってテーパトレンチ122の側面123に達しても、障壁形成層162によってパンチスルーを抑制することができる。その結果、リーク電流の発生を抑制することができる。
図16は、本発明の第16実施形態に係る半導体装置191の模式的な断面図である。図16において、図13に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。

第16実施形態に係る半導体装置191は、図13の構成において、テーパトレンチ122の側面123からソース層125が露出するように障壁形成層162が配置されている構造を含む。
具体的には、障壁形成層162は、テーパトレンチ122の側面123のチャネル層126よりも下方の部分を選択的に覆うように配置されている。これにより、ソース層125とチャネル層126が、テーパトレンチ122の側面123に露出している。

この構成により、ソース電極58に対するソース層125のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
図17は、本発明の第17実施形態に係る半導体装置201の模式的な断面図である。図17において、図14に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。

第17実施形態に係る半導体装置201は、図14の構成において、テーパトレンチ122の側面123からソース層125が露出するように障壁形成層162が配置されている構造を含む。
具体的には、障壁形成層162は、テーパトレンチ122の側面123のチャネル層126よりも下方の部分を選択的に覆うように配置されている。これにより、ソース層125とチャネル層126が、テーパトレンチ122の側面123に露出している。

この構成により、ソース電極74に対するソース層125のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
図18は、本発明の第18実施形態に係る半導体装置211の模式的な断面図である。図18において、図15に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。

第18実施形態に係る半導体装置211は、図15の構成において、テーパトレンチ122の側面123からソース層125が露出するように障壁形成層162が配置されている構造を含む。
具体的には、障壁形成層162は、テーパトレンチ122の側面123のチャネル層126よりも下方の部分を選択的に覆うように配置されている。これにより、ソース層125とチャネル層126が、テーパトレンチ122の側面123に露出している。

この構成により、ソース電極74に対するソース層125のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
図19は、本発明の第19実施形態に係る半導体装置221の模式的な断面図である。図19において、図4に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。

第19実施形態に係る半導体装置221は、第4実施形態に係る構成において、たとえば、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層222からなる障壁形成層を含む。
また、半導体装置221は、ソース電極58に代えて、ポリシリコン層260と、金属層261とを有するソース電極262を含む。

ポリシリコン層260は、その一方表面および他方表面が絶縁層222に沿うように、絶縁層222に積層されている。これにより、絶縁層222が選択的に除去された部分の上方領域(コンタクト層57の上方領域)は、ポリシリコン層260によって占有されていない空間となっている。
金属層261は、ソーストレンチ46において絶縁層222およびポリシリコン層260の積層構造の内側の領域に埋め込まれ、さらに、SiCエピタキシャル層43の表面49および層間膜62を覆うように、平坦に形成されている。これにより、ソース電極262は、金属層261でコンタクト層57に接続されている。

この半導体装置221によれば、実質的には、絶縁層222およびポリシリコン層260の積層構造が、ソース耐圧保持層56とソース電極262との間の電位障壁よりも高い電位障壁を有する障壁形成層として機能している。そのため、pn接合部67への逆方向バイアスの印加によって、図19で示した破線のように広がる空乏層がソーストレンチ46の側面47に達しても、まず絶縁層222によってパンチスルーを抑制することができる。たとえ空乏層が絶縁層222をも横切ってソース電極262に達しても、絶縁層222上にポリシリコン層260が設けられているため、それ以上の空乏層の広がりを抑制することができる。すなわち、パンチスルーを絶縁層222およびポリシリコン層260の2段階で抑制できるので、リーク電流の発生を良好に抑制することができる。

また、ゲート電極61がポリシリコンであれば、ゲート電極61とポリシリコン層260とを同一工程で形成することができる。そのため、製造工程を簡略化することもできる。
図20は、本発明の第20実施形態に係る半導体装置231の模式的な断面図である。図20において、図19に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。

第20実施形態に係る半導体装置231は、図19構成において、ソーストレンチ46の側面47からソース層51が露出するように絶縁層222およびポリシリコン層260の積層構造(障壁形成層)が配置されている構造を含む。
具体的には、絶縁層222が、ソーストレンチ46の側面47のチャネル層52よりも下方の部分を選択的に覆うように配置されており、当該絶縁層222にポリシリコン層260が積層されている。これにより、ソース層51とチャネル層52が、ソーストレンチ46の側面に露出している。

この構成により、ソース電極58に対するソース層51のコンタクト面積を増やすことができるので、これらの間に良好な導電性を確保することができる。
図21は、本発明の第21実施形態に係る半導体装置231の模式的な断面図である。図21において、図19に示す各部に相当する部分には、それらの各部に付した参照符号と同一の参照符号を付し、それらの部分については説明を省略する。

前述の第4実施形態では、ソーストレンチ46は、その側面47に段差が形成されていない平面状のものであった。これに対し、この第21実施形態に係る半導体装置241は、SiCエピタキシャル層43の表面49からチャネル層52までの深さの上層トレンチ242と、上層トレンチ242よりも幅が狭く、チャネル層52からドリフト層53までの深さの下層トレンチ243とを含むソーストレンチ46を有している。

これによりソーストレンチ46では、上層トレンチ242の側面244が下層トレンチ243の側面236よりも外側に一段広がった2段構造を有している。そして、上層トレンチ242と下層トレンチ243との段差部分には、チャネル層52が環状に露出しており、その露出した部分に、コンタクト層57が形成されている。
また、半導体装置231は、前述の絶縁層222に代えて、下層トレンチ243の内面(底面および側面)全域を覆う絶縁層250を含む。具体的には、絶縁層250は、その一方表面および他方表面が下層トレンチ243の内面に沿うように形成されている。これにより、下層トレンチ243の内方領域は、絶縁層250によって占有されていない空間となっている。また、絶縁層250は、たとえば、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる。

また、半導体装置241は、ソース電極58に代えて、ポリシリコン層251と、金属層252とを有するソース電極253を含む。
ポリシリコン層251は、下層トレンチ243における絶縁層250の内方領域に埋め込まれ、上層トレンチ242の底面245と同一平面からなる上面を有している。
金属層252は、ポリシリコン層251に積層されることによって、上層トレンチ242に埋め込まれ、さらに、SiCエピタキシャル層43の表面49および層間膜62を覆うように形成されている。これにより、ソース電極253は、金属層252でコンタクト層57に接続されている。

この半導体装置241によれば、ポリシリコン層251を単にソーストレンチ46に埋め込めばよいので、ポリシリコン層251を簡単に形成することができる。また、ポリシリコン層251は、下層トレンチ243を埋め戻すように形成されているため、見かけ上のソーストレンチ46の底面(ポリシリコン層251の上面)とSiCエピタキシャル層43の表面49との高低差を小さくすることができる。そのため、ソース電極58の表面を滑らかもしくは平坦にすることができる。

また、ゲート電極61がポリシリコンであれば、ゲート電極61とポリシリコン層251とを同一工程で形成することができる。そのため、製造工程を簡略化することもできる。
以上、この発明の実施形態を説明したが、この発明は、他の形態で実施することもできる。

たとえば、前述の各半導体装置の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1等において、p型の部分がn型であり、n型の部分がp型であってもよい。
本発明の半導体装置は、たとえば、電気自動車(ハイブリッド車を含む)、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置(とくに自家発電装置)が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。

また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、この発明の範囲で組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴を以下に示す。
項1:側面および底面を有するトレンチが形成された半導体層と、前記トレンチの前記側面および前記底面の前記半導体層に形成された第2導電型層と、前記第2導電型層に接するように前記半導体層に形成された第1導電型層と、前記第1導電型層に電気的に接続された第1電極と、前記トレンチに埋め込まれ、前記第2導電型層に電気的に接続された第2電極と、前記トレンチの前記側面と前記第2電極との間に配置され、前記第2導電型層と前記第2電極との間の電位障壁よりも高い電位障壁を前記第2導電型層との間に形成する障壁形成層とを含む、半導体装置。
項2:前記障壁形成層は、さらに前記トレンチの前記底面のエッジ部に配置されている、項1に記載の半導体装置。
項3:前記障壁形成層は、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層を含む、項1または2に記載の半導体装置。
項4:前記障壁形成層は、第1導電型のポリシリコン層を含む、項1〜3のいずれか一項に記載の半導体装置。
項5:前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン(SiO )、酸化アルミニウム(Al )および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層を含む、項1〜4のいずれか一項に記載の半導体装置。
項6:側面および底面を有し、前記底面に対して前記側面が鈍角に傾斜したテーパトレンチが形成された半導体層と、前記テーパトレンチの前記側面および前記底面の前記半導体層に形成され、前記テーパトレンチの前記側面の傾斜に伴って当該側面から前記半導体層の表面に沿う横方向に厚くなる第2導電型層と、前記第2導電型層に接するように前記半導体層に形成された第1導電型層と、前記第1導電型層に電気的に接続された第1電極と、前記テーパトレンチに埋め込まれ、前記第2導電型層に電気的に接続された第2電極とを含む、半導体装置。
項7:前記半導体装置は、前記テーパトレンチの前記側面と前記第2電極との間に配置され、前記第2導電型層と前記第2電極との間の電位障壁よりも高い電位障壁を前記第2導電型層との間に形成する障壁形成層をさらに含む、項6に記載の半導体装置。
項8:前記障壁形成層は、さらに前記テーパトレンチの前記底面のエッジ部に配置されている、項7に記載の半導体装置。
項9:前記障壁形成層は、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層を含む、項7または8に記載の半導体装置。
項10:前記障壁形成層は、第1導電型のポリシリコン層を含む、項7〜9のいずれか一項に記載の半導体装置。
項11:前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン(SiO )、酸化アルミニウム(Al )および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層を含む、項7〜10のいずれか一項に記載の半導体装置。
項12:側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、前記半導体層の表面に露出するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面を形成する第1導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面の一部を形成する第2導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように配置され、前記ゲートトレンチの前記底面および前記ソーストレンチの前記底面を形成する第1導電型のドレイン層と、前記ゲートトレンチに埋め込まれたゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記チャネル層に連なるように形成され、前記ソーストレンチの前記側面および前記底面に配置された第2導電型のソース耐圧保持層と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、前記ソーストレンチの前記側面と前記ソース電極との間に配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を有する障壁形成層とを含む、半導体装置。
項13:前記障壁形成層は、さらに前記ソーストレンチの前記底面のエッジ部に配置されている、項12に記載の半導体装置。
項14:前記障壁形成層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されている、項12または13に記載の半導体装置。
項15:前記障壁形成層は、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層を含む、項12〜14のいずれか一項に記載の半導体装置。
項16:前記障壁形成層は、第1導電型のポリシリコン層を含む、項12〜15のいずれか一項に記載の半導体装置。
項17:前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン(SiO )、酸化アルミニウム(Al )および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層を含む、項12〜16のいずれか一項に記載の半導体装置。
項18:側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成され、前記ソーストレンチが前記底面に対して前記側面が鈍角に傾斜したテーパトレンチである半導体層と、前記半導体層の表面に露出するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面を形成する第1導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面の一部を形成する第2導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように配置され、前記ゲートトレンチの前記底面および前記ソーストレンチの前記底面を形成する第1導電型のドレイン層と、前記ゲートトレンチに埋め込まれたゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記チャネル層に連なるように前記ソーストレンチの前記側面および前記底面に配置され、前記ソーストレンチの前記側面の傾斜に伴って当該側面から前記半導体層の前記表面に沿う横方向に厚くなる第2導電型のソース耐圧保持層と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極とを含む、半導体装置。
項19:前記半導体装置は、前記ソーストレンチの前記側面と前記ソース電極との間に配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を前記ソース耐圧保持層との間に形成する障壁形成層をさらに含む、項18に記載の半導体装置。
項20:前記障壁形成層は、さらに前記ソーストレンチの前記底面のエッジ部に配置されている、項19に記載の半導体装置。
項21:前記障壁形成層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されている、項19または20に記載の半導体装置。
項22:前記障壁形成層は、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層を含む、項19〜21のいずれか一項に記載の半導体装置。
項23:前記障壁形成層は、第1導電型のポリシリコン層を含む、項19〜22のいずれか一項に記載の半導体装置。
項24:前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン(SiO )、酸化アルミニウム(Al )および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層を含む、項19〜23のいずれか一項に記載の半導体装置。
項25:側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、前記半導体層の表面に露出するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面を形成する第1導電型のソース層と、前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように配置され、前記ゲートトレンチの前記側面および前記ソーストレンチの前記側面の一部を形成する第2導電型のチャネル層と、前記チャネル層に対して前記半導体層の前記裏面側に前記チャネル層に接するように配置され、前記ゲートトレンチの前記底面および前記ソーストレンチの前記底面を形成する第1導電型のドレイン層と、前記ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、前記チャネル層に連なるように形成され、前記ソーストレンチの前記側面および前記底面に配置された第2導電型のソース耐圧保持層と、前記ソーストレンチの前記側面および前記底面のエッジ部に配置された絶縁層と、前記ドレイン層に電気的に接続されたドレイン電極と、前記ソーストレンチに埋め込まれ、少なくとも前記絶縁層上にポリシリコン層を有しており、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極とを含む、半導体装置。
項26:前記絶縁層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されている、項25に記載の半導体装置。
項27:前記ポリシリコン層は、前記ソーストレンチにおいて前記絶縁層の内側の領域に埋め込まれており、前記ソース電極は、前記埋め込まれたポリシリコン層に積層された金属層を含む、項25または26に記載の半導体装置。

1 半導体装置
2 SiC基板
3 SiCエピタキシャル層
4 表面
5 側面
6 底面
7 トレンチ
8 p型層
9 裏面
10 n型層
11 界面
12 p型コンタクト層
13 裏面電極
14 表面電極
15 障壁形成層
16 pn接合部
21 半導体装置
22 テーパトレンチ
23 側面
24 底面
25 p型層
26 p型コンタクト層
27 pn接合部
28 障壁形成層
31 半導体装置
41 半導体装置
42 SiC基板
43 SiCエピタキシャル層
44 ゲートトレンチ
45 単位セル
46 ソーストレンチ
47 側面
48 底面
49 表面
50 裏面
51 ソース層
52 チャネル層
53 ドリフト層
54 側面
55 底面
56 ソース耐圧保持層
57 コンタクト層
58 ソース電極
59 障壁形成層
60 ゲート絶縁膜
61 ゲート電極
62 層間膜
63 コンタクトホール
64 裏面
65 ドレイン電極
67 pn接合部
71 半導体装置
72 ポリシリコン層
73 金属層
74 ソース電極
81 半導体装置
82 ヘテロ接合部
83 ボディダイオード
84 ヘテロ接合ダイオード
91 半導体装置
101 半導体装置
111 半導体装置
121 半導体装置
122 テーパトレンチ
123 側面
124 底面
125 ソース層
126 チャネル層
127 ドリフト層
128 ソース耐圧保持層
129 コンタクト層
130 ドレイン層
131 pn接合部
141 半導体装置
151 半導体装置
161 半導体装置
162 障壁形成層
171 半導体装置
181 半導体装置
191 半導体装置
201 半導体装置
211 半導体装置
221 半導体装置
222 絶縁層
231 半導体装置
236 側面
241 半導体装置
242 上層トレンチ
243 下層トレンチ
244 側面
245 底面
250 絶縁層
251 ポリシリコン層
252 金属層
253 ソース電極
260 ポリシリコン層
261 金属層
262 ソース電極

Claims (24)

  1. 側面および底面を有するトレンチが形成された第1主面とその反対側の第2主面とを有する半導体層と、
    前記トレンチの前記側面および前記底面に沿うように前記半導体層の前記第1主面側の表層部に形成された第2導電型層と、
    前記第2導電型層に接するように前記半導体層の前記第2主面側の表層部に形成された第1導電型層と、
    前記半導体層の前記第2主面側に配置され、前記第1導電型層に電気的に接続された第1電極と、
    前記トレンチに埋め込まれ、前記第2導電型層に電気的に接続された第2電極と、
    前記トレンチの前記側面と前記第2電極との間および前記トレンチの前記底面と前記第2電極との間に配置され、前記第2導電型層と前記第2電極との間の電位障壁よりも高い電位障壁を前記第2導電型層との間に形成する障壁形成層とを含み、
    前記障壁形成層は、前記トレンチの前記側面に加えて前記トレンチの前記側面および前記底面が連なるエッジ部に配置されており、前記トレンチの前記底面の一部を覆うように前記トレンチの前記エッジ部側から前記トレンチの内側に向けて延びるように形成されている、半導体装置。
  2. 前記障壁形成層は、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層を含む、請求項に記載の半導体装置。
  3. 前記障壁形成層は、第1導電型のポリシリコン層を含む、請求項1または2に記載の半導体装置。
  4. 前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層を含む、請求項1〜のいずれか一項に記載の半導体装置。
  5. 側面および底面を有し、前記底面に対して前記側面が鈍角に傾斜したテーパトレンチが形成された第1主面とその反対側の第2主面とを有する半導体層と、
    前記テーパトレンチの前記側面および前記底面に沿うように前記半導体層の前記第1主面側の表層部に形成され、前記テーパトレンチの前記側面の傾斜に伴って当該側面から前記半導体層の表面に沿う横方向に厚くなる第2導電型層と、
    前記第2導電型層に接するように前記半導体層の前記第2主面側の表層部に形成された第1導電型層と、
    前記半導体層の前記第2主面側に配置され、前記第1導電型層に電気的に接続された第1電極と、
    前記テーパトレンチに埋め込まれ、前記第2導電型層に電気的に接続された第2電極と、
    前記テーパトレンチの前記側面と前記第2電極との間に配置され、前記第2導電型層と前記第2電極との間の電位障壁よりも高い電位障壁を前記第2導電型層との間に形成する障壁形成層とを含み、
    前記障壁形成層は、さらに前記テーパトレンチの前記底面のエッジ部に配置されている、半導体装置。
  6. 前記障壁形成層は、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層を含む、請求項に記載の半導体装置。
  7. 前記障壁形成層は、第1導電型のポリシリコン層を含む、請求項5または6に記載の半導体装置。
  8. 前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層を含む、請求項のいずれか一項に記載の半導体装置。
  9. 側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、
    前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第1導電型のソース層と、
    前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第2導電型のチャネル層と、
    前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層と連なるように前記ソーストレンチの前記側面および前記底面に沿って形成された第2導電型のソース耐圧保持層と、
    前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように形成され第1導電型のドレイン層と、
    前記ゲートトレンチに埋め込まれたゲート電極と、
    前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、
    前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、
    前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、
    前記ソーストレンチの前記側面と前記ソース電極との間および前記ソーストレンチの前記底面と前記ソース電極との間に配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を有する障壁形成層とを含み、
    前記障壁形成層は、前記ソーストレンチの前記側面に加えて前記ソーストレンチの前記側面および前記底面が連なるエッジ部に配置されており、前記ソーストレンチの前記底面の一部を覆うように前記ソーストレンチの前記エッジ部側から前記ソーストレンチの内側に向けて延びるように形成されている、半導体装置。
  10. 前記障壁形成層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されている、請求項に記載の半導体装置。
  11. 前記障壁形成層は、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層を含む、請求項9または10に記載の半導体装置。
  12. 前記障壁形成層は、第1導電型のポリシリコン層を含む、請求項11のいずれか一項に記載の半導体装置。
  13. 前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層を含む、請求項12のいずれか一項に記載の半導体装置。
  14. 側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成され、前記ソーストレンチが前記底面に対して前記側面が鈍角に傾斜したテーパトレンチである半導体層と、
    前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第1導電型のソース層と、
    前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第2導電型のチャネル層と、
    前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層と連なるように前記ソーストレンチの前記側面および前記底面に沿って形成され、前記ソーストレンチの前記側面の傾斜に伴って当該側面から前記半導体層の前記表面に沿う横方向に厚くなる第2導電型のソース耐圧保持層と、
    前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように形成され第1導電型のドレイン層と、
    前記ゲートトレンチに埋め込まれたゲート電極と、
    前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、
    前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、
    前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と
    前記ソーストレンチの前記側面と前記ソース電極との間に配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を前記ソース耐圧保持層との間に形成する障壁形成層とを含み、
    前記障壁形成層は、さらに前記ソーストレンチの前記底面のエッジ部に配置されている、半導体装置。
  15. 前記障壁形成層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されている、請求項14に記載の半導体装置。
  16. 前記障壁形成層は、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層を含む、請求項14または15に記載の半導体装置。
  17. 前記障壁形成層は、第1導電型のポリシリコン層を含む、請求項1416のいずれか一項に記載の半導体装置。
  18. 前記障壁形成層は、ノンドープトポリシリコン、酸化シリコン(SiO)、酸化アルミニウム(Al)および酸窒化アルミニウム(AlON)のいずれか1種からなる絶縁層を含む、請求項1417のいずれか一項に記載の半導体装置。
  19. 側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、
    前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第1導電型のソース層と、
    前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第2導電型のチャネル層と、
    前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層に連なるように前記ソーストレンチの前記側面および前記底面に沿って形成された第2導電型のソース耐圧保持層と、
    前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように配置され第1導電型のドレイン層と、
    前記ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、
    前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、
    前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、
    前記ソーストレンチの前記側面および前記底面のエッジ部に配置された絶縁層と、
    前記ソーストレンチに埋め込まれ、少なくとも前記絶縁層上にポリシリコン層を有しており、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極とを含む、半導体装置。
  20. 前記絶縁層は、前記ソーストレンチの前記側面から前記ソース層が露出するように配置されている、請求項19に記載の半導体装置。
  21. 前記ポリシリコン層は、前記ソーストレンチにおいて前記絶縁層の内側の領域に埋め込まれており、
    前記ソース電極は、前記埋め込まれたポリシリコン層に積層された金属層を含む、請求項19または20に記載の半導体装置。
  22. 側面および底面を有するトレンチが形成された第1主面とその反対側の第2主面とを有する半導体層と、
    前記トレンチの前記側面および前記底面に沿うように前記半導体層の前記第1主面側の表層部に形成された第2導電型層と、
    前記第2導電型層に接するように前記半導体層の前記第2主面側の表層部に形成された第1導電型層と、
    前記半導体層の前記第2主面側に配置され、前記第1導電型層に電気的に接続された第1電極と、
    前記トレンチに埋め込まれ、前記第2導電型層に電気的に接続された第2電極と、
    前記トレンチの前記側面と前記第2電極との間に配置され、前記第2導電型層と前記第2電極との間の電位障壁よりも高い電位障壁を前記第2導電型層との間に形成する障壁形成層とを含み、
    前記障壁形成層は、タングステン(W)、白金(Pt)、ニッケル(Ni)、コバルト(Co)およびモリブデン(Mo)のいずれか1種からなる金属層を含む、半導体装置。
  23. 側面および底面を有するトレンチが形成された第1主面とその反対側の第2主面とを有する半導体層と、
    前記トレンチの前記側面および前記底面に沿うように前記半導体層の前記第1主面側の表層部に形成された第2導電型層と、
    前記第2導電型層に接するように前記半導体層の前記第2主面側の表層部に形成された第1導電型層と、
    前記半導体層の前記第2主面側に配置され、前記第1導電型層に電気的に接続された第1電極と、
    前記トレンチに埋め込まれ、前記第2導電型層に電気的に接続された第2電極と、
    前記トレンチの前記側面と前記第2電極との間に配置され、前記第2導電型層と前記第2電極との間の電位障壁よりも高い電位障壁を前記第2導電型層との間に形成する障壁形成層とを含み、
    前記障壁形成層は、第1導電型のポリシリコン層を含む、半導体装置。
  24. 側面および底面を有するゲートトレンチと、側面および底面を有するソーストレンチとが形成された半導体層と、
    前記半導体層の表面に露出するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第1導電型のソース層と、
    前記ソース層に対して前記半導体層の裏面側に前記ソース層に接するように形成され、前記ゲートトレンチの前記側面の一部および前記ソーストレンチの前記側面の一部を形成する第2導電型のチャネル層と、
    前記チャネル層に対して前記半導体層の前記裏面側で前記チャネル層と連なるように前記ソーストレンチの前記側面および前記底面に沿って形成された第2導電型のソース耐圧保持層と、
    前記チャネル層および前記ソース耐圧保持層に対して前記半導体層の前記裏面側に前記チャネル層および前記ソース耐圧保持層に接するように形成された第1導電型のドレイン層と、
    前記ゲートトレンチに埋め込まれたゲート電極と、
    前記ゲートトレンチの前記側面および前記底面と、前記ゲート電極との間に配置されたゲート絶縁膜と、
    前記半導体層の前記裏面側に配置され、前記ドレイン層に電気的に接続されたドレイン電極と、
    前記ソーストレンチに埋め込まれ、前記ソース層および前記ソース耐圧保持層に電気的に接続されたソース電極と、
    前記ソーストレンチの前記側面と前記ソース電極との間に前記ソーストレンチの前記側面から前記ソース層が露出するように配置され、前記ソース耐圧保持層と前記ソース電極との間の電位障壁よりも高い電位障壁を有する障壁形成層とを含む、半導体装置。
JP2012181897A 2012-08-20 2012-08-20 半導体装置 Active JP6061181B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012181897A JP6061181B2 (ja) 2012-08-20 2012-08-20 半導体装置

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP2012181897A JP6061181B2 (ja) 2012-08-20 2012-08-20 半導体装置
PCT/JP2013/071936 WO2014030589A1 (ja) 2012-08-20 2013-08-14 半導体装置
US14/423,034 US9368616B2 (en) 2012-08-20 2013-08-14 Semiconductor device
US15/155,885 US9911844B2 (en) 2012-08-20 2016-05-16 Semiconductor device
US15/878,038 US10312320B2 (en) 2012-08-20 2018-01-23 Semiconductor device
US16/400,734 US20190259828A1 (en) 2012-08-20 2019-05-01 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2014038988A JP2014038988A (ja) 2014-02-27
JP6061181B2 true JP6061181B2 (ja) 2017-01-18

Family

ID=50149898

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012181897A Active JP6061181B2 (ja) 2012-08-20 2012-08-20 半導体装置

Country Status (3)

Country Link
US (4) US9368616B2 (ja)
JP (1) JP6061181B2 (ja)
WO (1) WO2014030589A1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6061181B2 (ja) * 2012-08-20 2017-01-18 ローム株式会社 半導体装置
JP5961563B2 (ja) * 2013-01-25 2016-08-02 株式会社豊田中央研究所 半導体装置の製造方法
JP6135364B2 (ja) * 2013-07-26 2017-05-31 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6264211B2 (ja) * 2014-07-10 2018-01-24 住友電気工業株式会社 半導体装置の製造方法および半導体装置
JP6324838B2 (ja) * 2014-08-04 2018-05-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2016171231A (ja) * 2015-03-13 2016-09-23 株式会社東芝 半導体装置および半導体パッケージ
JP2016184632A (ja) * 2015-03-26 2016-10-20 豊田合成株式会社 半導体装置の製造方法およびレジスト剥離装置
WO2017064887A1 (ja) * 2015-10-16 2017-04-20 三菱電機株式会社 半導体装置
US20170110404A1 (en) 2015-10-19 2017-04-20 Vishay-Siliconix Trench mosfet with self-aligned body contact with spacer
US10141415B2 (en) * 2016-01-12 2018-11-27 Infineon Technologies Americas Corp. Combined gate and source trench formation and related structure
JP2018006639A (ja) 2016-07-06 2018-01-11 株式会社東芝 半導体装置及びその製造方法
JP6625938B2 (ja) 2016-07-22 2019-12-25 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2018046256A (ja) 2016-09-16 2018-03-22 株式会社東芝 半導体装置
WO2018063394A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Depletion mode gate in ultrathin finfet based architecture
JP2018110166A (ja) * 2016-12-28 2018-07-12 富士電機株式会社 半導体装置および半導体装置の製造方法
DE212018000102U1 (de) 2017-05-17 2019-08-05 Rohm Co., Ltd. Halbleitervorrichtung
CN109473482A (zh) * 2017-09-08 2019-03-15 创能动力科技有限公司 肖特基器件及其制造方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005285913A (ja) 2004-03-29 2005-10-13 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US7453119B2 (en) * 2005-02-11 2008-11-18 Alphs & Omega Semiconductor, Ltd. Shielded gate trench (SGT) MOSFET cells implemented with a schottky source contact
US7851349B2 (en) * 2005-09-26 2010-12-14 Infineon Technologies Austria Ag Method for producing a connection electrode for two semiconductor zones arranged one above another
JP5162869B2 (ja) * 2006-09-20 2013-03-13 富士通セミコンダクター株式会社 半導体装置およびその製造方法
JP5135885B2 (ja) 2007-05-24 2013-02-06 富士電機株式会社 炭化珪素半導体装置の製造方法
WO2009100409A2 (en) 2008-02-08 2009-08-13 Lam Research Corporation Apparatus for substantially uniform fluid flow rates relative to a proximity head in processing of a wafer surface by a meniscus
EP2091083A3 (en) * 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
US8193579B2 (en) * 2008-07-29 2012-06-05 Rohm Co., Ltd. Trench type semiconductor device and fabrication method for the same
US8022474B2 (en) * 2008-09-30 2011-09-20 Infineon Technologies Austria Ag Semiconductor device
JP2010238738A (ja) 2009-03-30 2010-10-21 Toshiba Corp 半導体装置および半導体装置の製造方法
JP5525940B2 (ja) * 2009-07-21 2014-06-18 ローム株式会社 半導体装置および半導体装置の製造方法
JP5216801B2 (ja) * 2010-03-24 2013-06-19 株式会社東芝 半導体装置
WO2011148427A1 (en) * 2010-05-27 2011-12-01 Fuji Electric Co., Ltd. Mos-driven semiconductor device and method for manufacturing mos-driven semiconductor device
JP2012059873A (ja) * 2010-09-08 2012-03-22 Renesas Electronics Corp 半導体装置
JP2012119559A (ja) * 2010-12-02 2012-06-21 On Semiconductor Trading Ltd 半導体装置及びその製造方法
US8580667B2 (en) * 2010-12-14 2013-11-12 Alpha And Omega Semiconductor Incorporated Self aligned trench MOSFET with integrated diode
JP5498431B2 (ja) 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
WO2012105611A1 (ja) 2011-02-02 2012-08-09 ローム株式会社 半導体パワーデバイスおよびその製造方法
JP2013115225A (ja) * 2011-11-29 2013-06-10 Toshiba Corp 電力用半導体装置およびその製造方法
JP5920970B2 (ja) * 2011-11-30 2016-05-24 ローム株式会社 半導体装置
JP6065303B2 (ja) * 2012-06-15 2017-01-25 ローム株式会社 スイッチングデバイス
JP6061181B2 (ja) * 2012-08-20 2017-01-18 ローム株式会社 半導体装置
US9048282B2 (en) * 2013-03-14 2015-06-02 Alpha And Omega Semiconductor Incorporated Dual-gate trench IGBT with buried floating P-type shield
JP6219140B2 (ja) * 2013-11-22 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
US20160260830A1 (en) 2016-09-08
US10312320B2 (en) 2019-06-04
US20150214355A1 (en) 2015-07-30
US20180175139A1 (en) 2018-06-21
US20190259828A1 (en) 2019-08-22
US9368616B2 (en) 2016-06-14
US9911844B2 (en) 2018-03-06
JP2014038988A (ja) 2014-02-27
WO2014030589A1 (ja) 2014-02-27

Similar Documents

Publication Publication Date Title
JP3751463B2 (ja) 高耐圧半導体素子
JP5525940B2 (ja) 半導体装置および半導体装置の製造方法
KR101649570B1 (ko) 탄화규소 반도체 장치 및 그 제조 방법
US7928505B2 (en) Semiconductor device with vertical trench and lightly doped region
JP2012059943A (ja) 半導体装置
JP2009094203A (ja) 炭化珪素半導体装置
US8264033B2 (en) Semiconductor device having a floating semiconductor zone
JP2007184486A (ja) 半導体装置
JP4066946B2 (ja) 半導体装置
JP5858934B2 (ja) 半導体パワーデバイスおよびその製造方法
US9406744B2 (en) Semiconductor device having a breakdown voltage holding region
US10192865B2 (en) Method of manufacturing a semiconductor device
JP5509908B2 (ja) 半導体装置およびその製造方法
US8610235B2 (en) Trench MOSFET with integrated Schottky barrier diode
JP5235960B2 (ja) 電力用半導体装置及びその製造方法
JP6193434B2 (ja) 半導体装置
JP2009043966A (ja) 半導体装置及びその製造方法
DE112014001838T5 (de) Halbleitervorrichtung
JP2011134910A (ja) SiC電界効果トランジスタ
US8421148B2 (en) Grid-UMOSFET with electric field shielding of gate oxide
US20130234201A1 (en) Field stop structure, reverse conducting igbt semiconductor device and methods for manufacturing the same
JP5787853B2 (ja) 電力用半導体装置
US9059284B2 (en) Semiconductor device
JP2008251772A (ja) 半導体装置
JP2015233133A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150811

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160421

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160620

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161117

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20161201

R150 Certificate of patent or registration of utility model

Ref document number: 6061181

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250