JP7337739B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
電力用半導体装置には、オン抵抗を増加させることなく、スイッチング損失を低減することが求められる。例えば、還流ダイオードでは、オン状態からオフ状態に移行する際のリカバリ損失を低減することが求められる。
特開２０１５－１２６０８０号公報
実施形態は、リカバリ損失を効果的に低減できる半導体装置を提供する。
実施形態に係る半導体装置は、半導体部と、前記半導体部の裏面上に設けられた第１電極と、前記半導体部の表面上に設けられた第２電極と、前記半導体部と前記第２電極との間において、前記半導体部中に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁され、前記半導体部の表面に沿った方向に延在する第３電極と、を備える。前記半導体部は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第２導電形の第３半導体層と、を含む。前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられる。前記第３半導体層は、前記第２半導体層と前記第２電極との間に設けられ、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。前記第２電極は、前記半導体部の前記表面から前記第２半導体層中に延在する複数の埋め込みコンタクト部と、前記半導体部の前記表面に接する表面コンタクト部と、を含む。前記複数の埋め込みコンタクト部は、前記第３電極の延在方向に並び、前記第２半導体層に接し、前記表面コンタクト部は、前記第３半導体層に接する。
第１実施形態に係る半導体装置を示す模式断面図である。 第１実施形態の変形例に係る半導体装置を示す模式断面図である。 第２実施形態に係る半導体装置を示す模式断面図である。 第２実施形態の変形例に係る半導体装置を示す模式断面図である。 第２実施形態の別の変形例に係る半導体装置を示す模式断面図である。 第２実施形態の他の変形例に係る半導体装置を示す模式断面図である。 第３実施形態に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
（第１実施形態）
図１（ａ）および（ｂ）は、第１実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、例えば、ＰＩＮダイオードである。図１（ａ）は、図１（ｂ）中に示すＡ－Ａ線に沿った断面図である。図１（ｂ）は、図１（ａ）中に示すＢ－Ｂ線に沿った断面図である。
半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、第３電極４０と、を備える。半導体部１０は、第１電極２０と第２電極３０との間に設けられる。第３電極４０は、半導体部１０の表面側に設けられたトレンチＦＴの内部に配置される。第２電極３０は、第３電極４０の上方に位置する。
半導体部１０は、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第２導電形の第３半導体層１５と、第１導電形の第４半導体層１７と、を含む。半導体部１０は、例えば、シリコンである。以下、第１導電形を「ｎ形」、第２導電形を「ｐ形」として説明する。
第１半導体層１１は、第１電極２０と第２電極３０との間に延在する。第１半導体層１１は、例えば、１×１０１２～１×１０１５ｃｍ－２の濃度の第１導電形不純物を含む。第１半導体層１１の不純物濃度は、例えば、所望の耐圧が得られるように設定される。第１半導体層１１は、例えば、第１電極２０から第２電極３０に向かう方向（Ｚ方向）において、１～１０００μｍの厚さを有する。第１半導体層１１の厚さは、例えば、所望の耐圧が得られる厚さに設定される。
第２半導体層１３は、第１半導体層と第２電極３０との間に設けられる。第２半導体層１３は、例えば、ｐ形アノード層である。第２半導体層１３は、例えば、面密度１×１０１２～１×１０１４ｃｍ－２のｐ形不純物を含む。第２半導体層１３は、例えば、Ｚ方向において、０．１～数μｍの厚さを有する。
第３半導体層１５は、第２半導体層１３と第２電極３０との間に設けられる。第３半導体層１５は、第２半導体層１３の第２導電形不純物よりも高濃度の第２導電形不純物を含む。第３半導体層１５は、例えば、ｐ＋形コンタクト層である。第３半導体層１５は、例えば、面密度１×１０１３～１×１０１５ｃｍ－２の第１導電形不純物を含む。第３半導体層１５は、例えば、Ｚ方向において、０．１～１０μｍの厚さを有する。
第４半導体層１７は、第１半導体層１１と第１電極２０との間に設けられる。第４半導体層１７は、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。第４半導体層１７は、例えば、ｎ形カソード層である。第４半導体層１７は、例えば、面密度１×１０１３～１×１０１５ｃｍ－２の第１導電形不純物を含む。また、第４半導体層１７は、例えば、Ｚ方向において、０．１～１０μｍの厚さを有する。
第１電極２０は、例えば、カソード電極であり、半導体部１０の裏面上に設けられる。第１電極２０は、第４半導体層１７に接し、例えば、オーミック接続される。第１電極２０は、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、金（Ａｕ）、ポリシリコン等の群から選ばれる少なくとも１つの元素を含む金属層である。
第２電極３０は、例えば、アノード電極であり、半導体部１０の表面上に設けられる。第２電極３０は、例えば、アルミニウム（Ａｌ）、金（Ａｕ）、ポリシリコン等の群から選ばれる少なくとも１つの元素を含む。
第３電極４０は、例えば、導電性のポリシリコンであり、半導体部１０の表面から第１半導体層１１中に延在する。第３電極４０は、絶縁膜４３により半導体部１０から電気的に絶縁される。また、第３電極４０は、例えば、層間絶縁膜４５により第２電極３０から電気的に絶縁される。絶縁膜４３および層間絶縁膜４５は、例えば、シリコン酸化膜である。
第２半導体層１３は、例えば、絶縁膜４３を介して、第３電極４０に向き合うように設けられる。また、第３半導体層１３も、絶縁膜４３を介して、第３電極４０に向き合うように設けられる。
図１（ａ）に示すように、第２金属層３０は、例えば、埋め込みコンタクト部３５ｐと、表面コンタクト部３５ｑと、を含む。埋め込みコンタクト部３５ｐは、例えば、半導体部１０の表面から第２半導体層１３中に至る深さのコンタクトトレンチの内部に埋め込まれる。表面コンタクト部３５ｑは、例えば、半導体部１０の表面に露出された第３半導体層１５に接する。なお、半導体部１０の「表面」とは、コンタクトトレンチの内面を除いた表面である。
例えば、第２半導体層１３と第３半導体層１５との間の第２導電形不純物の濃度の違いにより、埋め込みコンタクト部３５ｐは、第２半導体層１３にショットキ接続され、表面コンタクト部３５ｑは、第３半導体層１５にオーミック接続される。言い換えれば、埋め込みコンタクト部３５ｐから第２半導体層１３に注入される正孔に対するポテンシャル障壁は、表面コンタクト部３５ｑから第３半導体層１５に注入される正孔に対するポテンシャル障壁よりも高い。
図１（ｂ）に示すように、第３電極４０は、例えば、半導体部１０の表面に沿ったＹ方向に延在する。埋め込みコンタクト部３５ｐは、複数設けられ、Ｙ方向に並べて配置される。
第３半導体層１５は、埋め込みコンタクト部３５ｐと絶縁膜４３との間に設けられると共に、複数の埋め込みコンタクト部３５ｐのうちの隣り合う２つの間にも設けられる。表面コンタクト部３５ｑは、Ｙ方向に延在し、図１（ｂ）中に示す破線間のコンタクト領域ＣＲにおいて、第３半導体層１５に接する。
図２（ａ）および（ｂ）は、第１実施形態の変形例に係る半導体装置２および３を示す模式断面図である。図２（ａ）および（ｂ）は、図１（ｂ）の断面に対応する断面を示す模式図である。
図２（ａ）に示すように、第３半導体層１５は、複数の埋め込みコンタクト部３５ｐのうちの隣り合う部分に設けられる。第２半導体層１３は、埋め込みコンタクト部３５ｐと絶縁膜４３との間に位置する部分を含む。
表面コンタクト部３５ｑは、コンタクト領域ＣＲにおいて、第２半導体層１３および第３半導体層１５の両方に接する。表面コンタクト部３５ｑは、第３半導体層１５にオーミック接続される部分を含むと共に、第２半導体層１３にショットキ接続される部分も含む。
例えば、第２電極３０は、第３半導体層１５に接する第１面積と、第２半導体層１３に接する第２面積と、を有し、第１面積の第２面積に対する比率を、半導体装置１に比べて小さくすることができる。すなわち、第２電極３０から第３半導体層５を介して第２半導体層１３に注入される正孔を減らすことができる。
図２（ａ）に示すように、埋め込みコンタクト部３５ｐは、第３電極４０に沿って、Ｙ方向に連続的に延在するように設けられても良い。表面コンタクト部３５ｑは、埋め込みコンタクト部３５ｐと絶縁膜４３との間に設けられた第３半導体層１５に、コンタクト領域ＣＲにおいて接する。
このように、埋め込みコンタクト部３５ｐは、第２電極３０の第３半導体層１５に接する面積を好適に設定するように配置される。これにより、第２電極３０から第３半導体層１５を介して第２半導体層１３に注入される正孔の量を制御することができる。
例えば、半導体装置１～３のオン状態では、第２電極３０を第１電極２０の電位よりも高い電位にバイアスし、第１半導体層１１と第２半導体層１３との間のｐｎ接合を順バイアスする。これにより、第２半導体層１３から第１半導体層１１に正孔が注入され、第４半導体層１７から第１半導体層１１に電子が注入されるバイポーラ動作状態となる。このとき、埋め込みコンタクト部３５ｐから第２半導体層１３への正孔注入が抑制されるため、第１半導体層１１に注入される正孔の量は、埋め込みコンタクト部３５ｐを設けない場合に比べて減少する。これに伴い、第４半導体層１７から第１半導体層１１へ注入される電子の量も減少する。この結果、オン状態における第１半導体層１１中のキャリア密度（電子および正孔の密度）を低減することができる。言い換えれば、オン状態において、第１半導体層１１にキャリアが過剰に注入されることを回避できる。
続いて、半導体装置１～３をオン状態からオフ状態へ移行させる場合、第２電極３０を第１電極２０の電位よりも低い電位にバイアスし、第１半導体層１１と第２半導体層１３との間のｐｎ接合を逆バイアスする。これにより、第１半導体層１１中の正孔は、第２半導体層１３および第３半導体層１５を介して第２電極３０に排出される。また、第１半導体層１１中の電子は、第４半導体層１７を介して第１電極２０に排出される。
半導体装置１～３では、オン状態における第１半導体層１１中のキャリアの密度が低減されているため、正孔および電子を排出し、第１半導体層１１を空乏化するための時間を短縮することができる。すなわち、半導体装置１～３では、オン状態からオフ状態へのリカバリ時間を短縮し、リカバリ損失を低減することができる。
さらに、第２電極３０と第３電極４０との間にマイナスの制御電圧を印加することにより、第１半導体層１１と絶縁膜４３との間に第２導電形の反転層を誘起することができる。これにより、第１半導体層１１から第２半導体層１３への第２導電形の反転層を介した正孔の排出経路が形成される。これにより、正孔の排出が促進され、リカバリ時間をさらに短縮し、リカバリ損失を低減することができる。また、第１半導体層１１の空乏化の過程において、アバランシェ現象により生じる正孔を効率良く排出し、素子破壊に対する耐量を向上させることができる。
（第２実施形態）
図３は、第２実施形態に係る半導体装置４を示す模式断面図である。半導体装置４は、半導体部１０と、第１電極２０と、第２電極３０と、第３電極４０と、を含む。
半導体装置４の半導体部１０は、第１半導体層１１と、第２半導体層１３と、第４半導体層１７と、を含む。この例では、半導体部１０は、第３半導体層１５を含まない。
第２電極３０は、例えば、第１金属部３０ａと、第２金属部３０ｂと、を含む。第１金属部３０ａは、半導体部１０の表面から第２半導体層１３中に延在するように設けられる。第２金属部３０ｂは、半導体部１０の表面側を覆うように設けられ、第１金属部３０ａに接続される。第２金属部３０ｂは、半導体部１０の表面において、第２半導体層１３に接する部分を含む。第１金属部３０ａは、例えば、半導体装置１～３の埋め込みコンタクト部３５ｐと同様に配置される。
第３電極４０は、半導体部１０と第２金属部３０ｂとの間に設けられる。第３電極４０は、絶縁膜４３により半導体部１０から電気的に絶縁され、層間絶縁膜４５により第２金属部３０ｂから電気的に絶縁される。
第１金属部３０ａは、第２半導体層１３との間に、例えば、ショットキ障壁を形成する材料を含む。第２金属部３０ｂは、第２半導体層１３と、例えば、オーミック接続を形成する材料を含む。すなわち、第１金属部３０ａから第２半導体層１３に注入される正孔に対するポテンシャル障壁は、第２金属部３０ｂから第２半導体層１３に注入される正孔に対するポテンシャル障壁よりも高い。
第１金属部３０ａは、第２半導体層１３に接する部分に、例えば、窒化チタニウム（ＴｉＮ）を含む。第２金属部３０ｂは、第２半導体層１３に接する部分に、例えば、アルミニウム・シリコン合金を含む。
この例でも、第１金属部３０ａから第２半導体層１３への正孔注入が抑制され、リカバリ時間を短縮し、リカバリ損失を低減することができる。また、第３半導体層１５を設けないことにより、例えば、第１金属部３０ａと第３電極４０との間隔の制約が緩和され、半導体部１０と第２電極３０との間の接続構造の微細化が容易になる。
図４（ａ）および（ｂ）は、第２実施形態の変形例に係る半導体装置５および６を示す模式断面図である。半導体装置５および６の第１金属部３０ａは、Ｚ方向にテーパ状の断面を有するように設けられる。
図４（ａ）に示す半導体装置５では、第１金属部３０ａは、半導体部１０の表面から第１電極２０に向かう方向に、横方向（Ｘ方向）の幅が広がるように設けられる。すなわち、第１金属部３０ａは、第１位置Ｐ１において、Ｘ方向の第１幅を有し、第２位置Ｐ２において、Ｘ方向の第２幅を有する。第１位置Ｐ１および第２位置Ｐ２は、Ｚ方向に並び、第１位置Ｐ１は、第２位置Ｐ２と第１電極２０との間に位置する。第１幅は、第２幅よりも広い。
図４（ｂ）に示す半導体装置６では、第１金属部３０ａは、半導体部１０の表面から第１電極２０に向かう方向に、横方向（Ｘ方向）の幅が狭くなるように設けられる。この例では、第１幅は、第２幅よりも狭い。
このように、第１金属部３０ａをテーパ形状の断面を有するように設けることにより、第２半導体層１３と接触する面積を増し、第２電極３０から第２半導体層１３への正孔注入をさらに抑制することができる。
また、第１金属部３０ａの断面形状は、この例に限定されず、例えば、図１および図７に記載の埋め込みコンタクト部３５ｐに適用しても良い。
図５は、第２実施形態の別の変形例に係る半導体装置７を示す模式断面図である。この例では、第３電極４０は、第２電極３０に電気的に接続される。
図５に示すように、第２電極３０は、第１金属部３０ａと第２金属部３０ｂとを含み、第３電極４０は、第２金属部３０ｂに電気的に接続される。第３電極４０は、絶縁膜４３により半導体部１０から電気的に絶縁される。
この例では、層間絶縁膜４５は設けられず、第３電極４０は、第２金属部３０ｂに直接接続される。実施形態は、この例に限定されず、例えば、第２電極３０と第３電極４０との間に層間絶縁膜４５を配置した上で、層間絶縁膜４５のコンタクトホールを介して第２電極３０と第３電極４０とを電気的に接続する構成であっても良い。また、本明細書の他の実施例においても、第２電極３０と第３電極４０とを電気的に接続する構成を用いることができる。
図６は、第２実施形態の他の変形例に係る半導体装置８を示す模式断面図である。半導体装置２は、図３に示す半導体装置４とＩＧＢＴを一体化した構造を有する。
図６に示すように、半導体装置８は、ダイオード領域と、ＩＧＢＴ領域と、を含む。半導体装置８は、ダイオード領域に設けられた第３電極４０に加えて、ＩＧＢＴ領域に設けられた第４電極５０と、第５電極６０と、を備える。
第４電極５０は、半導体部１０と第２電極３０との間に位置し、半導体部１０に設けられたゲートトレンチＧＴの内部に配置される。第４電極５０は、絶縁膜５３により半導体部１０から電気的に絶縁され、層間絶縁膜５５により第２電極３０から電気的に絶縁される。
第５電極６０は、ＩＧＢＴ領域の端に設けられる。第５電極６０は、半導体部１０と第２電極３０との間に位置し、半導体部１０に設けられたトレンチＦＴの内部に配置される。第５電極６０は、絶縁膜６３により半導体部１０から電気的に絶縁される。第５電極６０は、例えば、図示しない部分において、第２電極３０に電気的に接続される。
半導体部１０は、ダイオード領域において、第１半導体層１１と、第２半導体層１３と、第４半導体層１７と、を含む。第１半導体層１１は、ダイオード領域およびＩＧＢＴ領域の両方に延在する。第２半導体層１３および第４半導体層１７は、図３に示す半導体装置４と同じように配置される。
半導体部１０は、ＩＧＢＴ領域において、第２導電形の第５半導体層２１と、第１導電形の第６半導体層２３と、第２導電形の第７半導体層２５と、第１導電形の第８半導体層２７と、第２導電形の第９半導体層２９と、をさらに含む。
第５半導体層２１は、第１半導体層１１と第２電極３０との間に設けられる。第５半導体層２１は、例えば、ｐ形コレクタ層であり、第１電極２０に電気的に接続される。また、第６半導体層２３は、第１半導体層１１と第５半導体層２１との間に設けられる。第６半導体層２３は、例えば、ｎ形バッファ層であり、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。
第７半導体層２５は、第１半導体層１１と第２電極３０との間に設けられる。第７半導体層２５は、例えば、ｐ形ベース層であり、絶縁膜５３を介して第４電極５０に向き合うように設けられる。第７半導体層２５は、例えば、第２半導体層１３の第２導電形不純物の濃度と略同一の第２導電形不純物を含む。
第８半導体層２７は、第７半導体層２５と第２電極３０との間に選択的に設けられる。第８半導体層２７は、絶縁膜５３に接する位置に設けられる。第８半導体層２７は、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。
第９半導体層２９は、第７半導体層２５と第２電極３０との間に選択的に設けられる。第９半導体層２９は、第２半導体層１３および第７半導体層２５のｐ形不純物の濃度よりも高濃度のｐ形不純物を含む。
第２電極３０は、例えば、第８半導体層２７および第９半導体層２９に接し、且つ、電気的に接続される。
半導体部１０は、第１導電形の第１０半導体層６７をさらに備える。第１０半導体層６７は、ダイオード領域とＩＧＢＴ領域との間の中間領域に設けられる。第１０半導体層６７は、第１半導体層１１と第２電極３０との間に設けられる。第１０半導体層６７は、ダイオード領域の端に位置する第３電極４０と、ＩＧＢＴ領域の端に位置する第５電極６０との間に位置する。第１０半導体層６７は、例えば、第２半導体層１３および第７半導体層２７の第２導電形不純物の濃度と略同一の濃度の第２導電形不純物を含む。
半導体装置８は、第２電極３０が第１電極２０の電位よりも低い電位にバイアスされた状態で、ＩＧＢＴとして動作する。一方、第２電極３０が第１電極２０の電位よりも高い電位にバイアスされた状態では、所謂、還流ダイオードとして動作する。
半導体装置８では、第２電極３０が第１金属部３０ａおよび第２金属部３０ｂを有することにより、ダイオードモードからＩＧＢＴモードへのリカバリ過程におけるスイッチング損失（すなわち、リカバリ損失）を低減することができる。また、第３電極４０を適宜制御することにより、リカバリ損失をさらに低減すると共に、リカバリ過程における破壊耐量を向上させることができる。
実施形態は、第４半導体装置とＩＧＢＴとの組合せに限定される訳ではなく、例えば、第１～第３実施形態に示す各半導体装置とＩＧＢＴとを組合せても良い。
（第３実施形態）
図７は、第３実施形態に係る半導体装置９を示す模式断面図である。半導体装置９は、半導体部１０と、第１電極２０と、第２電極３０と、第３電極４０と、を含む。
半導体装置９の半導体部１０は、第１半導体層１１と、第２半導体層１３と、第４半導体層１７と、を含む。この例でも、半導体部１０は、第３半導体層１５を含まない。
第２電極３０は、例えば、第１金属層３３と第２金属層３５とを含む積層構造を有する。第２金属層３５は、半導体部１０と第１金属層３３との間に設けられる。第２金属層３５は、第１金属層３３とは異なる金属元素を含む。
第２金属層３５は、例えば、埋め込みコンタクト部３５ｐと、表面コンタクト部３５ｑと、を含む。埋め込みコンタクト部３５ｐは、半導体部１０の表面から第２半導体層１３中に延在する。表面コンタクト部３５ｑは、例えば、半導体部１０の表面において、第２半導体層１３に接する。埋め込みコンタクト部３５ｐは、例えば、半導体装置１～３の埋め込みコンタクト部３５ｐと同様に配置される。
埋め込みコンタクト部３５ｐおよび表面コンタクト部３５ｑは、第２半導体層１３に対して、例えば、ショットキ接続される。すなわち、埋め込みコンタクト部３５ｐおよび表面コンタクト部３５ｑは、第２金属層３５から第２半導体層１３へ注入される正孔に対するポテンシャル障壁を有するように接続される。
半導体装置９は、第２半導体層１３と埋め込みコンタクト部３５ｐとの間に選択的に設けられた合金層３７をさらに備える。合金層３７は、埋め込みコンタクト部３５ｐと第１電極２０との間に位置する。合金層３７は、例えば、半導体部１０の表面側に設けられたコンタクトトレンチＣＴの底面上に位置する。合金層３７は、例えば、チタニウム（Ｔｉ）、ニッケル（Ｎｉ）もしくはコバルト（Ｃｏ）を含むシリサイド層である。
合金層３７は、例えば、コンタクトトレンチＣＴの内壁をシリコン酸化膜などの保護膜で覆い、その底面を露出させた後、その内面を覆うように、チタニウム、ニッケルもしくはコバルトを含む金属層を形成し、その後、熱処理により第２半導体層１３と金属層を反応させることにより形成される。埋め込みコンタクト部３５ｐは、金属層を除去した後、コンタクトトレンチＣＴの内部に埋め込まれる。
埋め込みコンタクト部３５ｐは、合金層３７を介して第２半導体層１３に、例えば、オーミック接続される。すなわち、埋め込みコンタクト部３５ｐの第２半導体層１３に接する部分の正孔に対するポテンシャル障壁は、埋め込みコンタクト部３５ｐから合金層３７を介して第２半導体層１３に注入される正孔に対するポテンシャル障壁よりも高い。
このように、半導体装置９では、埋め込みコンタクト部３５ｐおよび表面コンタクト部３５ｑが第２半導体層１３に接する部分において、第２電極３０から第２半導体層１３への正孔注入を抑制することができる。これにより、リカバリ時間を短縮し、リカバリ損失を低減することができる。この例でも、第３半導体層１５を設けないことにより、半導体部１０と第２電極３０との間の接続構造を微細化することが容易になる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１～９…半導体装置、 １０…半導体部、 １１…第１半導体層、 １３…第２半導体層、 １５…第３半導体層、 １７…第４半導体層、 ２０…第１電極、 ２１…第５半導体層、 ２３…第６半導体層、２５…第７半導体層、 ２７…第８半導体層、 ２９…第９半導体層、 ３０…第２電極、 ３０ａ…第１金属部、 ３０ｂ…第２金属部、 ３３…第１金属層、 ３５…第２金属層、 ３５ｐ…埋め込みコンタクト部、 ３５ｑ…表面コンタクト部、 ３７…合金層、 ４０…第３電極、 ４３、５３、６３…絶縁膜、 ４５、５５…層間絶縁膜、 ５０…第４電極、 ６０…第５電極、 ６７…第１０半導体層、 ＣＲ…コンタクト領域、 ＣＴ…コンタクトトレンチ、 ＦＴ…トレンチ、 ＧＴ…ゲートトレンチ

Claims (14)

  1. 第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第２導電形の第３半導体層と、を含む半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられた第２電極と、
    前記半導体部と前記第２電極との間において、前記半導体部中に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁され、前記半導体部の表面に沿った方向に延在する第３電極と、
    を備え、
    前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、
    前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、
    前記第３半導体層は、前記第２半導体層と前記第２電極との間に設けられ、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含み、
    前記第２電極は、前記半導体部の前記表面から前記第２半導体層中に延在する複数の埋め込みコンタクト部と、前記半導体部の前記表面に接する表面コンタクト部と、を含み、
    前記複数の埋め込みコンタクト部は、前記第３電極の延在方向に並び、前記第２半導体層に接し、前記表面コンタクト部は、前記第３半導体層に接した半導体装置。
  2. 前記第３半導体層は、前記複数の埋め込みコンタクト部のうちの隣り合う２つの埋め込みコンタクト部の間に設けられる請求項１記載の半導体装置。
  3. 前記埋め込みコンタクト部は、前記第１電極から前記第２電極に向かう第１方向の第１位置において、前記半導体部の前記表面に沿った第２方向の第１幅を有し、前記第１位置と前記第１方向に並んだ第２位置において、前記第２方向の第２幅を有し、
    前記第１位置は、前記第２位置と前記第１電極との間に位置し、前記第１幅は、前記第２幅よりも広い請求項１または２に記載の半導体装置。
  4. 前記埋め込みコンタクト部は、前記第１電極から前記第２電極に向かう第１方向の第１位置において、前記半導体部の前記表面に沿った第２方向の第１幅を有し、前記第１位置と前記第１方向に並んだ第２位置において、前記第２方向の第２幅を有し、
    前記第１位置は、前記第２位置と前記第１電極との間に位置し、前記第１幅は、前記第２幅よりも狭い請求項１または２に記載の半導体装置。
  5. 第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられた第２電極と、
    前記半導体部と前記第２電極との間において、前記半導体部中に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁され、前記半導体部の表面に沿った方向に延在する第３電極と、
    を備え、
    前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、
    前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、
    前記第２電極は、前記半導体部の前記表面から前記第２半導体層中に延在し、前記第２半導体層に接した複数の第１金属部と、前記半導体部の前記表面において前記第２半導体層に接し、前記第１金属部とは異なる種類の金属を含む第２金属部と、を含み、
    前記複数の第１金属部は、前記第３電極の延在方向に並ぶ、半導体装置。
  6. 前記第１金属部は、前記第１電極から前記第２電極に向かう第１方向の第１位置において、前記半導体部の前記表面に沿った第２方向の第１幅を有し、前記第１位置と前記第１
    方向に並んだ第２位置において、前記第２方向の第２幅を有し、
    前記第１位置は、前記第２位置と前記第１電極との間に位置し、前記第１幅は、前記第２幅よりも広い請求項５記載の半導体装置。
  7. 前記第１金属部は、前記第１電極から前記第２電極に向かう第１方向の第１位置において、前記半導体部の前記表面に沿った第２方向の第１幅を有し、前記第１位置と前記第１方向に並んだ第２位置において、前記第２方向の第２幅を有し、
    前記第１位置は、前記第２位置と前記第１電極との間に位置し、前記第１幅は、前記第２幅よりも狭い請求項５記載の半導体装置。
  8. 第１導電形の第１半導体層と、第２導電形の第２半導体層と、を含む半導体部と、
    前記半導体部の裏面上に設けられた第１電極と、
    前記半導体部の表面上に設けられ、前記半導体部の前記表面から前記第２半導体層中に延在し、前記第２半導体層に接した複数の埋め込みコンタクト部を含む第２電極と、
    前記半導体部と前記第２電極との間において、前記半導体部中に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁され、前記半導体部の表面に沿った方向に延在する第３電極と、
    前記第２電極の前記複数の埋め込みコンタクト部と前記第２半導体層との間に選択的に設けられ、前記複数の埋め込みコンタクト部のそれぞれの一部に接した合金層と、
    を備え、
    前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、
    前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、
    前記第２電極の前記複数の埋め込みコンタクト部は、前記前記第３電極の延在方向に並び、
    前記合金層は、前記複数の埋め込みコンタクト部のそれぞれと前記第１電極との間に位置する半導体装置。
  9. 前記半導体部は、シリコンを含み、
    前記合金層は、シリサイドを含む請求項８記載の半導体装置。
  10. 前記埋め込みコンタクト部は、前記第１電極から前記第２電極に向かう第１方向の第１位置において、前記半導体部の前記表面に沿った第２方向の第１幅を有し、前記第１位置と前記第１方向に並んだ第２位置において、前記第２方向の第２幅を有し、
    前記第１位置は、前記第２位置と前記第１電極との間に位置し、前記第１幅は、前記第２幅よりも広い請求項８または９に記載の半導体装置。
  11. 前記埋め込みコンタクト部は、前記第１電極から前記第２電極に向かう第１方向の第１位置において、前記半導体部の前記表面に沿った第２方向の第１幅を有し、前記第１位置と前記第１方向に並んだ第２位置において、前記第２方向の第２幅を有し、
    前記第１位置は、前記第２位置と前記第１電極との間に位置し、前記第１幅は、前記第２幅よりも狭い請求項８または９に記載の半導体装置。
  12. 前記半導体部は、前記第１半導体層と前記第１電極との間に設けられ、前記第１半導体層の第１導電形不純物よりも高濃度の第１導電形不純物を含む第１導電形の第４半導体層をさらに含む請求項１～１１のいずれか１つに記載の半導体装置。
  13. 前記第３電極は、前記第２電極と前記第３電極との間に制御電圧を印可できるように構成される、請求項１～１２のいずれか１つに記載の半導体装置。
  14. 前記制御電圧は、前記第１半導体層と前記第１絶縁膜との界面に、第２導電形の反転層を誘起するように印可される請求項１３記載の半導体装置。
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