JP2023136874A - 半導体装置 - Google Patents

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Abstract

【課題】スイッチング損失が小さく、破壊耐量が大きい半導体装置を提供する。【解決手段】半導体装置は、第１導電形の第１半導体層と、第２導電形の第２、第３半導体層と、を含む半導体部と、第１電極と、第２電極と、前記半導体部中に設けられた複数の第３電極と、を備える。前記半導体部は、前記第１電極と前記第２電極との間に設けられ、前記第１半導体層は、前記第１電極と前記第２電極との間に延在する。前記第２半導体層は、前記第１半導体層と前記第２電極との間、前記第３半導体層は、前記第２半導体層と前記第２電極との間に設けられる。隣り合う２つの前記第３電極の間において、前記第２電極は、前記第２半導体層中に延在するコンタクト部を有する。前記第３半導体層は、相互に離間し、それぞれ、前記コンタクト部と、前記２つの第３電極のいずれか一方との間に設けられ、前記２つの第３電極の前記一方に向き合う。【選択図】図１

Description

実施形態は、半導体装置に関する。
インバータなどの電力変換装置に用いられる半導体装置には、スイッチング損失が小さく、破壊耐量が大きいことが求められる。
特開２０１７－１０３４５６号公報
実施形態は、スイッチング損失が小さく、破壊耐量が大きい半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第２導電形の複数の第３半導体層とを含む半導体部と、前記半導体部の前記第１半導体層に電気的に接続された第１電極と、前記半導体部の前記第２半導体層および前記第３半導体層に電気的に接続された第２電極と、前記半導体部中に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁された複数の第３電極と、を備える。前記半導体部は、前記第１電極と前記第２電極との間に設けられ、前記第１半導体層は、前記第１電極と前記第２電極との間に延在する。前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられる。前記複数の第３半導体層は、前記第２半導体層と前記第２電極との間において、それぞれ、前記第２半導体層上に部分的に設けられ、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。前記複数の第３電極は、それぞれ、前記半導体部の前記第２電極側の表面から前記第１半導体層中に延在する第１トレンチの内部に設けられる。前記複数の第３電極のうちの隣り合う２つの第３電極の間において、前記第２半導体層は、前記２つの第３電極のそれぞれに前記第１絶縁膜を介して向き合い、前記第２電極は、前記半導体部の前記表面から前記第２半導体層中に延在する第２トレンチの内部に延びるコンタクト部を有する。前記複数の第３半導体層は、相互に離間し、それぞれ、前記第２電極のコンタクト部と、前記２つの第３電極のいずれか一方との間に設けられ、前記第１絶縁膜を介して、前記２つの第３電極の前記一方に向き合う。前記第２半導体層は、前記第２電極の前記コンタクト部と前記２つの第３電極の他方との間に延在する第１部分を有し、前記複数の第３半導体層は、それぞれ、前記第２半導体層の前記第１部分と、前記第２電極の前記コンタクト部を介して向き合うように配置される。
実施形態に係る半導体装置を示す模式断面図である。 実施形態に係る半導体装置を示す模式平面図である。 実施形態に係る半導体装置を示す別の模式平面図である。 実施形態の第１変形例に係る半導体装置を示す模式平面図である。 実施形態の第２変形例に係る半導体装置を示す模式平面図である。 実施形態の第３変形例に係る半導体装置を示す模式平面図である。 実施形態の第４変形例に係る半導体装置を示す模式断面図である。 実施形態の第５変形例に係る半導体装置を示す模式断面図である。
以下、実施の形態について図面を参照しながら説明する。図面中の同一部分には、同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
さらに、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて各部分の配置および構成を説明する。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向、Ｙ方向、Ｚ方向を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。
図１は、実施形態に係る半導体装置１を示す模式断面図である。半導体装置１は、ダイオードである。半導体装置１は、例えば、電力変換装置において、ＦＷＤ（Free Wheeling Diode）として機能する。また、半導体装置１は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）と集積化されても良い。
図１に示すように、半導体装置１は、半導体部１０と、第１電極２０と、第２電極３０と、を備える。半導体部１０は、第１電極２０と第２電極３０との間に位置する。第１電極２０は、カソード電極である。第２電極３０は、アノード電極である。
半導体部１０は、例えば、シリコンである。第１電極２０は、半導体部１０の裏面１０Ｂ上に設けられる。第２電極３０は、半導体部１０の表面１０Ｆ上に設けられる。
半導体部１０は、第１導電形の第１半導体層１１と、第２導電形の第２半導体層１３と、第２導電形の第３半導体層１５と、第４半導体層１７と、を含む。以下、第１導電形をｎ形、第２導電形をｐ形として説明する。
第１半導体層１１は、例えば、ｎ形低濃度層である。第１半導体層１１は、低濃度のｎ形不純物を含む。第１半導体層１１は、第１電極２０と第２電極３０との間に延在する。
第２半導体層１３は、例えば、ｐ形アノード層である。第２半導体層１３は、第１半導体層１１と第２電極３０との間に設けられる。第２電極３０は、第２半導体層１３に接する。第２電極３０は、第２半導体層１３に、例えば、ショットキ接続される。
第３半導体層１５は、例えば、ｐ形高濃度層である。第３半導体層１５は、第２半導体層１３の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含む。第３半導体層１５は、第２半導体層１３と第２電極３０との間に部分的に設けられる。第３半導体層１５は、第２半導体層１３上に設けられ、第２電極３０に接し、第２電極３０に電気的に接続される。第２電極３０は、第３半導体層１５に、例えば、オーミック接続される。
第４半導体層１７は、例えば、ｎ形カソード層である。第４半導体層１７は、第１半導体層１１と第１電極２０との間に設けられる。第４半導体層１７は、第１半導体層１１の第１導電形不純物の濃度よりも高濃度の第１導電形不純物を含む。第１電極２０は、第４半導体層１７に接し、第４半導体層１７に電気的に接続される。第１電極２０は、第４半導体層１７に、例えば、オーミック接続される。
図１に示すように、半導体装置１は、複数の第３電極４０をさらに備える。第３電極４０は、例えば、第１電極２０と第２電極３０との間において、半導体部１０中に設けられる。半導体部１０の表面１０Ｆ側には、複数のトレンチＴＲが設けられる。複数の第３電極４０は、複数のトレンチＴＲ内にそれぞれ設けられる。第３電極４０は、第１絶縁膜４３により半導体部１０から電気的に絶縁される。
第３電極４０は、半導体部１０の表面１０Ｆに沿った方向、例えば、Ｘ方向に並ぶ。第２半導体層１３は、隣り合う２つの第３電極４０の間に設けられる。第２半導体層１３は、第１絶縁膜４３を介して、２つの第３電極４０のそれぞれに向き合う。
この例では、第３電極４０は、第１電極２０と第２電極３０との間に設けられ、第２絶縁膜４５により、第２電極３０から電気的に絶縁される。第３電極４０は、第２電極３０から電気的に絶縁されることにより、制御電極（ゲート電極）として機能するように構成できる。
第２電極３０は、トレンチコンタクト３０Ｃを有する。トレンチコンタクト３０Ｃは、半導体部１０の表面１０Ｆから第２半導体層１３中に延在するコンタクトトレンチＣＴ内に延びる。第３半導体層１５は、隣り合う２つの第３電極４０の一方とトレンチコンタクト３０Ｃとの間に設けられる。コンタクトトレンチＣＴは、Ｚ方向の深さが第３半導体層１５のＺ方向の厚さよりも深くなるように設けられる。
第３半導体層１５は、第１絶縁膜を介して第３電極４０に向き合い、トレンチコンタクト３０Ｃに接するように設けられる。第３半導体層１５は、トレンチコンタクト３０Ｃに接すると共に、例えば、半導体部１０の表面１０Ｆにおいて、第２電極３０に接する。なお、実施形態はこの例に限定される訳ではなく、第３半導体層１５は、トレンチコンタクト３０Ｃから離間するように設けられてもよい。
図２は、実施形態に係る半導体装置１を示す模式平面図である。図２は、図１中に示すＡ－Ａ線に沿った断面図である。なお、図１は、図２中に示すＢ－Ｂ線に沿った断面図である。
図２に示すように、第３電極４０は、例えば、Ｙ方向に延在する。トレンチコンタクト３０Ｃは、例えば、隣り合う２つの第３電極４０の間において、Ｙ方向に延在する。
第３半導体層１５は、隣り合う２つの第３電極４０のうちの一方の第３電極４０ａとトレンチコンタクト３０Ｃとの間において、Ｙ方向に離間して配置される。第２半導体層１３は、隣り合う２つの第３電極４０のうちの他方の第３電極４０ｂとトレンチコンタクト３０Ｃとの間に位置する第１部分１３ａを有する。第３半導体層１５は、トレンチコンタクト３０Ｃを介して、第２半導体層１３の第１部分１３ａに向き合うように設けられる。
Ｙ方向において隣り合う２つの第３半導体層１５の間には、第２半導体層１３の第２部分１３ｂが位置する。第２半導体層１３の第２部分１３ｂは、隣り合う２つの第３半導体層１５のそれぞれに接する。第３半導体層１５のＹ方向の幅Ｗｂは、例えば、第３半導体層１５間に位置する第２半導体層１３の第２部分１３ｂのＹ方向の幅Ｗａよりも狭い。
この例では、Ｘ方向において最近接して配置される２つの第３半導体層１５は、第３電極４０および第１絶縁膜４３を介して向き合う。すなわち、第３電極４０の両側に向き合うように配置される２つの第３半導体層１５は、その間に第２半導体層１３の一部を介在させない。
図３（ａ）～（ｃ）は、実施形態に係る半導体装置１を示す別の模式平面図である。図３（ａ）および（ｂ）は、比較例に係る半導体装置２ａ、２ｂを表す模式平面図である。図３（ｃ）は、半導体装置１を示す模式平面図である。
図３（ａ）に示す半導体装置２ａでは、第３半導体層１５は、隣り合う第３電極４０の両方に、第１絶縁膜４３を介して向き合うように設けられる。また、第３半導体層１５は、Ｙ方向において相互に離間して設けられる。隣り合う第３半導体層１５の間には、第２半導体層１３の一部が設けられる。
第２電極３０は、第２半導体層１３に、例えば、ショットキ接続され、第２半導体層１５に、例えば、オーミック接続される。このため、第１電極２０と第２電極３０と（図１参照）の間に順方向電圧が印加された時、第３半導体層１５を介して介して第２電極３０から第２半導体層１３に注入される正孔の方が、第２電極３０から第２半導体層１３に直接注入される正孔よりも多くなる。したがって、第２半導体層１３および第３半導体層１５のそれぞれの第２電極３０に接する面積の比により、第２半導体層１３に注入される正孔の量を制御することができる。
例えば、ターンオフ過程におけるスイッチング損失を低減するためには、ターンオン時における第２半導体層１３から第１半導体層１１への正孔注入を抑制することが好ましい。一方、第１半導体層１１への正孔注入を過度に抑制すると、オン抵抗が大きくなる。このため、第２電極３０に対する第３半導体層１５のコンタクト面積と第２半導体層１３のコンタクト面積との比を好適に制御することが求められる。
半導体装置２ａでは、例えば、第２半導体層１３の第２電極３０に接する部分のＹ方向の幅Ｗａと第３半導体層１５のＹ方向の幅Ｗｂの比を制御することにより、第２半導体層１３中の正孔濃度を制御することができる。言い換えれば、Ｙ方向において隣り合う第３半導体層１５の間隔Ｌａ（＝Ｗａ）を制御することにより第２半導体層１３中の正孔濃度を制御することができる。しかしながら、第２半導体層１３への正孔注入を低減するために、第２半導体層１３間のＹ方向の間隔Ｌａ１を広くし過ぎると、第３半導体層１５を配置した部分に順方向電流が集中し、過電流に対する破壊耐量が低下する。
図３（ｂ）に示す半導体装置２ｂでは、第３半導体層１５は、隣り合う第３電極４０の一方に、第１絶縁膜４３を介して向き合うように設けられる。第３半導体層１５のＸ方向の幅は、例えば、図３（ａ）示す例の２分の１である。したがって、第２半導体層１３および第３半導体層１５のコンタクト面積の比を変えないで、Ｙ方向において隣り合う第３半導体層１５間の間隔Ｌａ２を、図３（ａ）の間隔Ｌａ１の２分の１にすることができる。これにより、順方向の電流集中を緩和し、破壊耐量を向上させることが可能となる。
しかしながら、第３半導体層１５をイオン注入により形成する場合、イオン注入された第２導電形不純物を熱処理により活性化させる。このため、図３（ｂ）中に破線で示すように、第２導電形不純物が熱拡散し、第３半導体層１５の面積が広くなることは避けられない。このため、第２半導体層１３および第３半導体層１５のコンタクト面積の比が変化し、第２半導体層１３への正孔注入が増加する。予め、第２導電形不純物の拡散を考慮した上で、イオン注入のマスクサイズを決めることも可能であるが、製造過程のばらつきにより、第２半導体層１３への正孔注入量が製造条件に依存して変化することを避けられない。また、イオン注入に用いられる注入マスクの微細化には限界があり、熱拡散を考慮したマスクパターンを形成することが難しいケースもある。
図３（ｃ）に示すように、半導体装置１では、隣り合う第３電極４０の間に、コンタクトトレンチＣＴを形成する。これにより、第３半導体層１５のＸ方向の拡散領域を除去することができる。また、コンタクトトレンチＣＴをイオン注入後に形成し、その後、熱処理することにより、第２導電形不純物のＸ方向における拡散領域を防ぐこともできる。このように、半導体装置１では、第２導電形不純物の熱拡散による第３半導体層１５の面積の拡大を抑制し、第２半導体層１３への正孔注入の増加を避けることができる。
なお、図３（ｃ）では、第３半導体層１５がコンタクトトレンチＣＴに接するように記載しているが、この例に限定される訳ではない。例えば、製造条件もしくはマスクパターンの精度に起因して、第３半導体層１５がコンタクトトレンチＣＴから離間するように形成される場合もある。
図４（ａ）および（ｂ）は、実施形態の第１変形例に係る半導体装置３ａ、３ｂを示す別の模式平面図である。図４（ａ）および（ｂ）は、図１中に示すＡ－Ａ線に沿った断面図である。
図４（ａ）に示す半導体装置３ａでは、隣り合う第３電極４０間において、一方の第３電極４０とトレンチコンタクト３０Ｃとの間に、第３半導体層１５を配置し、他方の第３電極４０とトレンチコンタクト３０Ｃとの間には、第３半導体層１５は設けられない。
図４（ｂ）に示す半導体装置３ｂでは、Ｘ方向において隣り合う第３半導体層１５が第３電極４０を介して相互に向き合わない点で、図２に示す第３半導体層１５の配置と異なる。すなわち、Ｘ方向において最近接する２つの第３半導体層１５の間に、第２半導体層１３の一部および第３電極４０が位置する。言い換えれば、Ｘ方向において、第３半導体層１５は、第３電極４０を介して、第２半導体層１３の一部と相互に向き合うように配置される。
図５（ａ）および（ｂ）は、実施形態の第２変形例に係る半導体装置４ａ、４ｂを示す模式平面図である。図５（ａ）および（ｂ）は、図１中に示すＡ－Ａ線に沿った断面図である。
図５（ａ）に示す半導体装置４ａでは、隣り合う第３電極４０の間に、複数のトレンチコンタクト３０Ｃが設けられる。複数のトレンチコンタクト３０Ｃは、Ｙ方向に並び、相互に離間して配置される。第３半導体層１５は、複数のトレンチコンタクト３０Ｃのそれぞれと第３電極４０との間に設けられる。第３半導体層１５は、Ｘ方向において、トレンチコンタクト３０Ｃを介して、第２半導体層１３に向き合うように設けられる。
図５（ｂ）に示す半導体装置４ｂでは、第３半導体層１５は、隣り合う第３電極４０の一方の第３電極４０と、複数のトレンチコンタクト３０Ｃのそれぞれと、の間に設けられる。他方の第３電極４０と複数のトレンチコンタクト３０Ｃのそれぞれとの間には、第３半導体層１５は設けられない。
図６（ａ）および（ｂ）は、実施形態の第３変形例に係る半導体装置５ａ、５ｂを示す模式平面図である。図６（ａ）および（ｂ）は、図１中に示すＡ－Ａ線に沿った断面図である。
図６（ａ）に示す半導体装置５ａでも、複数のトレンチコンタクト３０Ｃが、Ｙ方向に並び、相互に離間して設けられる。また、Ｘ方向において隣り合う第３半導体層１５が第３電極４０を介して相互に向き合わない点で、図５（ａ）に示す第３半導体層１５の配置と異なる。すなわち、Ｘ方向において最近接する２つの第３半導体層１５の間に、第２半導体層１３の一部および第３電極４０が位置する。
図６（ｂ）に示す半導体装置５ｂでは、複数のトレンチコンタクト３０Ｃは、第３半導体層１５に接しないトレンチコンタクト３０Ｃを含む。すなわち、Ｘ方向において、第３電極４０とトレンチコンタクト３０Ｃとの間に、第３半導体層１５が設けられない領域を有する。
以上、隣り合う２つの第３電極４０の間における複数の第３半導体層１５とトレンチコンタクト３０Ｃの配置例を示したが、実施形態は、これらに限定される訳ではない。例えば、それぞれの配置の特徴を組合わせた別の配置を適用しても良い。また、いずれの例でも、第２半導体層１３および第３半導体層１５の第２電極３０に対するコンタクト面積の比を一定に保持しながら、Ｙ方向において隣り合う第３半導体層１５の間の間隔Ｌａを狭くすることが可能となる。これにより、順方向電流の集中を抑制し、破壊耐量を向上させることができる。
図７（ａ）および（ｂ）は、実施形態の第４変形例に係る半導体装置６ａ、６ｂを示す模式断面図である。図７（ａ）および（ｂ）は、図２中に示すＢ－Ｂ線に沿った断面図である。
図７（ａ）に示す半導体装置６ａでは、層間絶縁膜４５は、第２半導体層１３と第２電極３０との間、および第３半導体層１５と第２電極３０との間に延在する。第２半導体層１３および第３半導体層１５は、第２電極３０のトレンチコンタクト３０Ｃに接するコンタクト面を介して、第２電極３０に電気的に接続される。
図７（ｂ）に示す半導体装置６ｂでは、第２電極３０は、トレンチコンタクト３０Ｃと、平面コンタクト３０Ｄと、を有する。トレンチコンタクト３０Ｃは、半導体部１０中に延在し、第２半導体層１３および第３半導体層１５に接するように設けられる。平面コンタクト３０Ｄは、トレンチコンタクト３０Ｃ上に設けられる。
平面コンタクト３０Ｄは、層間絶縁膜４５に設けられたコンタクトホールを充填するように設けられる。平面コンタクト３０ＤのＸ方向の幅は、トレンチコンタクト３０ＣのＸ方向の幅よりも広く設けられる。これにより、平面コンタクト３０Ｄは、第２半導体層１３および第３半導体層１５のそれぞれの上面に接する部分を含む。
第２半導体層１３および第３半導体層１５は、第２電極３０のトレンチコンタクト３０Ｃおよび平面コンタクト３０Ｄに接するそれぞれのコンタクト面積が所定の面積比となるように設けられる。これらの例でも、Ｙ方向において隣り合う第３半導体層１５間の間隔Ｌａを狭くすることにより、順方向電流の集中を抑制することができる。
図８（ａ）および（ｂ）は、実施形態の第５変形例に係る半導体装置７ａ、７ｂを示す模式断面図である。図８（ａ）および（ｂ）は、図２中に示すＢ－Ｂ線に沿った断面図である。
図８（ａ）に示すように、半導体装置７ａの第３電極４０は、第２電極３０に接続され、第２電極３０と同電位となるように設けられる。第２電極３０は、半導体部１０の表面１０Ｆおよびトレンチコンタクト３０Ｃを介して、第２半導体層１３および第３半導体層１５に電気的に接続される。
図８（ｂ）に示す半導体装置７ｂでは、第３電極４０に代えて、絶縁体４７がトレンチＴＲの内部に設けられる。絶縁体４７は、例えば、第２電極３０に接し、第１半導体層１１中に延在するように設けられる。絶縁体４７は、例えば、酸化シリコンである。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、２ａ、２ｂ、３ａ、３ｂ、４ａ、４ｂ、５ａ、５ｂ、６ａ、６ｂ、７ａ、７ｂ…半導体装置、 １０…半導体部、 １０Ｂ…裏面、 １０Ｆ…表面、 １１…第１半導体層、 １３…第２半導体層、 １３ａ…第１部分、 １３ｂ…第２部分、 １５…第３半導体層、 １７…第４半導体層、 ２０…第１電極、 ３０…第２電極、 ３０Ｃ…トレンチコンタクト、 ３０Ｄ…平面コンタクト、 ４０、４０ａ、４０ｂ…第３電極、 ４３…第１絶縁膜、 ４５…層間絶縁膜、 ４７…絶縁体、 ＣＴ…コンタクトトレンチ、 ＴＲ…トレンチ

Claims (8)

  1. 第１導電形の第１半導体層と、第２導電形の第２半導体層と、前記第２導電形の複数の第３半導体層とを含む半導体部と、
    前記半導体部の前記第１半導体層に電気的に接続された第１電極と、
    前記半導体部の前記第２半導体層および前記第３半導体層に電気的に接続された第２電極と、
    前記半導体部中に設けられ、前記半導体部から第１絶縁膜により電気的に絶縁された複数の第３電極と、
    を備え、
    前記半導体部は、前記第１電極と前記第２電極との間に設けられ、
    前記第１半導体層は、前記第１電極と前記第２電極との間に延在し、
    前記第２半導体層は、前記第１半導体層と前記第２電極との間に設けられ、
    前記複数の第３半導体層は、前記第２半導体層と前記第２電極との間において、それぞれ、前記第２半導体層上に部分的に設けられ、前記第２半導体層の第２導電形不純物の濃度よりも高濃度の第２導電形不純物を含み、
    前記複数の第３電極は、それぞれ、前記半導体部の前記第２電極側の表面から前記第１半導体層中に延在する第１トレンチの内部に設けられ、
    前記複数の第３電極のうちの隣り合う２つの第３電極の間において、
    前記第２半導体層は、前記２つの第３電極のそれぞれに前記第１絶縁膜を介して向き合い、
    前記第２電極は、前記半導体部の前記表面から前記第２半導体層中に延在する第２トレンチの内部に延びるコンタクト部を有し、
    前記複数の第３半導体層は、相互に離間し、それぞれ、前記第２電極のコンタクト部と、前記２つの第３電極のいずれか一方と、の間に設けられ、前記第１絶縁膜を介して、前記２つの第３電極の前記一方に向き合い、
    前記第２半導体層は、前記第２電極の前記コンタクト部と前記２つの第３電極の他方との間に延在する第１部分を有し、
    前記複数の第３半導体層は、それぞれ、前記第２半導体層の前記第１部分と、前記第２電極の前記コンタクト部を介して向き合うように配置される、半導体装置。
  2. 前記第２半導体層は、前記複数の第３半導体層の間に延在する第２部分を含む、請求項１記載の半導体装置。
  3. 前記複数の第３電極は、それぞれ、前記半導体部の前記表面に沿った第１方向に延在し、
    前記第２半導体層の前記第２部分は、前記複数の第３半導体層のうちの前記第１方向において隣り合う２つの第３半導体層に接し、
    前記第２半導体層の前記第２部分の前記第１方向の幅は、前記複数の第３半導体層の前記第１方向の幅よりも広い、請求項２記載の半導体装置。
  4. 前記第２電極の前記コンタクト部は、前記第１方向に延在し、
    前記複数の第３半導体層は、前記コンタクト部に接する、請求項３記載の半導体装置。
  5. 前記第２電極は、前記第１方向に並ぶ複数の前記コンタクト部を有し、
    前記複数の第３半導体層は、前記複数のコンタクト部にそれぞれ接する、請求項３記載の半導体装置。
  6. 前記複数の第３半導体層は、前記２つの第３電極の前記一方と、前記第２電極の前記コンタクト部と、の間に配置される、請求項１乃至５のいずれか１つに記載の半導体装置。
  7. 前記複数の第３電極は、前記２つの第３電極の前記一方に隣り合う別の第３電極をさらに含み、
    前記半導体部は、前記２つの第３電極の前記一方と、前記別の第３電極との間に設けられる別の第３半導体層をさらに含み、
    前記複数の第３半導体層のうちの前記２つの第３電極の前記一方と前記第２電極の前記コンタクト部との間に配置される第３半導体層は、前記２つの第３電極の前記一方を介して、前記別の第３半導体層に向き合う、請求項１乃至６のいずれか１つに記載の半導体装置。
  8. 前記複数の第３電極は、前記２つの第３電極の前記一方に隣り合う別の第３電極をさらに含み、
    前記半導体部は、前記２つの第３電極の前記一方と、前記別の第３電極との間に設けられる前記第２半導体層の別の第１部分をさらに含み、
    前記複数の第３半導体層のうちの前記２つの第３電極の前記一方と前記第２電極の前記コンタクト部との間に配置される第３半導体層は、前記２つの第３電極の前記一方を介して、前記第２半導体層の前記別の第１部分に向き合う、請求項２記載の半導体装置。
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