JP2007134625A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】ダイオードのＶＦは増大せず、リカバリー電流も小さくできる、ＩＧＢＴとダイオードとを含む半導体装置を提供する。
【解決手段】第１導電型の半導体基板と、半導体基板の第１主面側に形成された第１導電型の半導体層と、半導体層の第１主面側に形成され、半導体基板との間が半導体層により隔離された第２導電型のベース層と、第１主面からベース層を貫通して少なくとも半導体層に達するように形成された、１対の溝部と、溝部の内部に設けられた絶縁膜と、絶縁層を介して溝部内に形成されたゲート電極と、半導体基板の第２主面側に形成された第１導電型の半導体層および第２導電型の半導体層と、ベース層の第１主面側に溝部に沿って設けられたエミッタ領域とを含み、ベース層を流れる電流を制御するトランジスタと、ダイオードとを内蔵した半導体装置において、エミッタ領域が、１対の溝部に挟まれた領域のみに設けられる。
【選択図】図１

Description

本発明は、電力用の半導体装置およびその製造方法に関し、特に、絶縁ゲートバイポーラトランジスタとフリーホイールダイオードとを含む半導体装置およびその製造方法に関する。
図３３は、絶縁ゲートバイポーラトランジスタ（以下、「ＩＧＢＴ」とよぶ。）とフリーホイールダイオード（以下、単に「ダイオード」とよぶ。）とを使用したインバータの回路図である。直流と交流の変換器であるインバータは、スイッチング素子であるＩＧＢＴとダイオードで構成される。ＩＧＢＴとダイオードは、４素子または６素子を一組として（図３３では６素子）、モータの制御に使用される。
図３３のインバータは、直流端子が直流電源に接続されており、ＩＧＢＴをスイッチングさせることで、直流電圧を交流電圧に変換し、負荷であるモータに給電する。このように、インバータでは、ＩＧＢＴと対になるように逆並列にダイオードが接続されている。
図３４は、全体が１０００で表される、ＩＧＢＴとダイオードとを１つの素子に組み込んだ半導体装置の断面図であり、ＩＧＢＴとダイオードとを含む構造となっている（例えば、特許文献１）。
半導体装置１０００は、Ｎ−基板１を含む。Ｎ−基板１の上には、Ｎ層４を介してＰベース層２が選択的に設けられている。Ｐベース層２の上には、高濃度のｎ型不純物を含むエミッタ領域３が選択的に形成されている。
エミッタ領域３からＮ−基板１に達するように溝７が形成されている。溝７の内壁にはゲート絶縁膜８が形成され、その中にはポリシリコンのゲート電極９が形成されている。エミッタ領域３とＮ層４の間のＰベース層２がチャネル領域となる。
エミッタ領域３の上には、層間絶縁膜１０が設けられている。エミッタ領域３の一部とＰベース層２に接するように、エミッタ電極１１が設けられている。
Ｎ−基板１の裏面には、Ｎ＋カソード層５とＰ＋コレクタ層６とが設けられ、更にその裏面にはコレクタ電極１３が設けられている。
ＩＧＢＴ１０００の動作は、通常のＩＧＢＴの動作と基本的に同一である。ただし、Ｎ層４が形成されているので、ＩＧＢＴのオン動作時に、Ｐ＋コレクタ層６から注入されたホールに対してＮ層４がバリヤとなり、Ｐベース層２側にホールが通過し難くなる。このため、Ｎ層４近辺にキャリヤが蓄積されＩＧＢＴ１０００のオン電圧が下がる。オフ時にはＮ層４はコレクタ電圧で空乏化するためＮ層４の影響はなくなる。
特開２００５−５７２３５号公報
しかしながら、半導体装置１０００は内部にダイオードを含むため、ＩＧＢＴのゲートをオン状態にした場合、ダイオードのＶＦ（順方向降下電圧）が上昇するという問題があった。
また、Ｎ層４におけるキャリアのライフタイムを低くしてリカバリー電流（図３５のＩｒｒ）を小さくするために、Ｎ層４にヘリウムイオン（ライフタイムキラー）を注入すると、ＩＧＢＴのゲートがオン状態になった時のダイオードのＶＦの上昇が、ゲートがオフ状態の時より大きくなるという問題があった。
そこで、本発明は、ダイオードのＶＦは増大せず、リカバリー電流も小さくできる、ＩＧＢＴとダイオードとを含む半導体装置の提供を目的とする。
本発明は、第１主面と第２主面とを有する、第１導電型の半導体基板と、半導体基板の第１主面側に形成された第１導電型の半導体層と、半導体層の第１主面側に形成され、半導体基板との間が半導体層により隔離された第２導電型のベース層と、第１主面からベース層を貫通して少なくとも半導体層に達するように形成された、１対の溝部と、溝部の内部に設けられた絶縁膜と、絶縁層を介して溝部内に形成されたゲート電極と、半導体基板の第２主面側に形成された第１導電型の半導体層および第２導電型の半導体層と、ベース層の第１主面側に溝部に沿って設けられたエミッタ領域とを含み、ベース層を流れる電流をゲート電極で制御するトランジスタと、半導体層とベース層からなるダイオードとを内蔵した半導体装置であって、エミッタ領域が、１対の溝部に挟まれた領域のみに設けられたことを特徴とする半導体装置である。
また、本発明は、ベース層を流れる電流を該ゲート電極で制御するトランジスタとダイオードとを内蔵した半導体装置の製造方法であって、第１主面と第２主面とを有する第１導電型の半導体基板を準備する工程と、半導体基板の第１主面に、第１導電型の半導体層を形成する工程と、半導体層の表面に、第２導電型のベース層を形成する工程と、第１主面からベース層を貫通して少なくとも半導体層に達するように１対の溝部を形成する工程と、溝部の内部に絶縁膜を設け、更に、絶縁膜を介して溝部内にゲート電極を形成する工程と、半導体基板の第２主面側に、第１導電型の半導体層および第２導電型の半導体層を形成する工程と、ベース層の第１主面側に、１対の溝部に挟まれたベース層のみに、溝部に沿ってエミッタ領域を設ける工程とを含むことを特徴とする半導体装置の製造方法である。
以上に説明したように、本発明にかかる半導体装置では、ＩＧＢＴをオン状態にしても、ダイオードのＶＦは増大せず、リカバリー電流も小さくできる。
半導体装置１０００（図３４）について、ＩＧＢＴのゲートがオン状態のときの、ダイオードのＶＦ（順方向降下電圧）の上昇について検討する。
ダイオードは、Ｐベース層２とＮ層４との間の電位が、ＰＮ接合のビルトインポテンシャルを超えたときにオンする。ただし、ＩＧＢＴのゲートがオンすると、Ｎ層４とエミッタ領域（Ｎ＋層）３が導通する。エミッタ領域３は、Ｐベース層２と共通のコンタクトをとっているため、ゲートをオンすることでＰベース層２とＮ層４とで形成されるＰＮ接合へ電圧がかかりにくくなる。このため、Ｐベース層２近傍でのホール注入が起こりにくくなり、ＶＦが上昇すると考えられる。
また、ライフタイムキラーとしてヘリウムイオンを照射すると、Ｐベース層２近傍のライフタイムが短くなるので、上述のように、注入量が少なくなったホールが、更にこの領域でライフタイムキラーと結合することで、大幅なＶＦの上昇が生じると考えられる。
かかる検討に基づいて、ダイオードのリカバリー電流を低減し、かつＩＧＢＴのゲートがオン状態の時のダイードのＶＦの上昇を抑制するために、発明者は、図３６に示すような半導体装置１１００を提案した（特開２００５−１０１５１４号公報）。半導体装置１１００では、表面から１対（２つ）の溝７が形成されている（図３６では、１対の溝７が２組形成されている。）１対の溝７は、紙面に垂直な方向に、略平行に延びている。
１対の溝７に挟まれた領域には、Ｎ層４、Ｐベース層２、およびエミッタ領域３が形成され、ＩＧＢＴを構成している。また、１対の溝７の外側の、エミッタ領域３が形成されていない領域には、Ｐベース層２のサイド拡散領域と、ＭＰＳダイオード（Merged PiN Diode and Schottky Barrier Diode）が形成されている。
このように、溝７を用いて、ＩＧＢＴとダイオードの形成領域を区切ることにより、ＩＧＢＴのゲートがオン状態の時の、ダイードのＶＦの上昇を押さえることができる。また、ダイオード領域をＭＰＳとすることにより、リカバリー電流を押さえることができる。
しかしながら、一方で、ＩＧＢＴ動作時に裏面より注入されたホールがＭＰＳ領域を通ってエミッタ電極１１に移動し、ＩＧＢＴのオン電圧が高くなるという問題が生じた。
また、ダイオードをＭＰＳとすることでダイオード形成領域が広くなったため、エミッタ領域３が形成されている、１対の溝７に挟まれた領域の間隔が狭くなり、ＩＧＢＴのゲートがオン状態となった時のダイードのＶＦの上昇を十分に抑制できないという問題もあった。
このため、エミッタ領域３が形成されない、溝（第１の溝）７の外側に、第２の溝を形成し、耐圧の低下を抑えようとしたが、第１の溝７と、第２の溝７との間隔が十分とれず、ＶＦの上昇を十分に抑制できないという問題があった。
かかる知見に基づいて、発明者は以下の実施の形態に示すような半導体装置を提案するに至った。
実施の形態１．
図１は、全体が１００で表される、本発明の実施の形態１にかかる半導体装置の断面図である。
半導体装置１００は、例えばシリコンからなるＮ−基板１を含む。Ｎ−基板１の上には、Ｎ層４、Ｐベース層２がそれぞれ拡散法を用いて形成されている。
Ｐベース層２の表面からＮ−基板１に達するように１対（２つで１組）の溝７が形成されている。１対の溝７は、図１の紙面に垂直な方向に、略平行に延びている。１対の溝７に挟まれたＰベース層２には、高濃度のｎ型不純物を選択的に拡散させてエミッタ領域３が形成されている。
半導体装置１００では、この１対の溝７の間隔より、隣接する１対の溝７との間の、エミッタ領域３が形成されない領域の間隔の方が広く形成されている。
溝７の内壁には、例えば酸化シリコンからなるゲート酸化膜８が形成されている。更に、ゲート絶縁膜８の内部には、例えばポリシリコンからなるゲート電極９が形成されている。ゲート酸化膜８を介してゲート電極９と接するＰベース層２が、ＩＧＢＴのチャネル領域となる。
ゲート電極９の上には、エミッタ領域３の一部を覆うように、例えば酸化シリコンからなる層間絶縁膜１０が形成されている。エミッタ領域３の一部の上、およびＰベース層２上に、例えばアルミニウムからなるエミッタ電極１１が形成されている。
Ｎ−基板１の裏面には、Ｐ＋コレクタ層６と、Ｎ＋カソード層５とが別々に形成されている。更に、Ｐ＋コレクタ層６とＮ＋カソード層５との双方に接続されたコレクタ電極１２が設けられている。
次に、半導体装置１００の動作について説明する。
図１の半導体装置１００において、エミッタ電極１１とコレクタ電極１２との間に所定のコレクタ電圧ＶＣＥが印加される。この状態で、エミッタ電極１１とゲート電極９との間に所定のゲート電圧ＶＧＥが印加されると、Ｐベース層２がＮ型に反転し、チャネルが形成される。このチャネルを通じて、エミッタ電極１１からＮ−層１に電子が注入される。この注入された電子により、Ｐ＋コレクタ層６とＮ−層１との間が順バイアスされ、Ｐ＋コレクタ層６からＮ−層１にホールが注入される。これにより、Ｎ−層１の抵抗が大幅に下がり、ＩＧＢＴの電流容量は上がる。
この時、１対の溝７に挟まれた領域がＩＧＢＴとして動作する。一方、エミッタ領域３が形成されていない溝７の間はＩＧＢＴとして機能しない。Ｐベース層２の直下にＮ層４が形成されているため、このＮ層４が裏面より注入されたホールのバリヤとなり、Ｐベース層２の直下にホールが蓄積され、Ｎ−層１の抵抗が下がる。つまり、Ｎ層４がＰベース層２の下に、全面に形成されているため、図３６のようにＰ＋コレクタ層６から注入されたホールがＰベース層２には簡単に抜けず、Ｐベース層２の下に蓄積される。これにより、ＩＧＢＴのオン電圧の上昇を抑えることができる。
次に、半導体装置１００に含まれるＩＧＢＴが、オン状態からオフ状態に変わる場合の動作について説明する。
図１の半導体装置１００において、エミッタ電極１１とゲート電極９との間にオン状態で印加されるゲート電圧ＶＧＥを、０または逆バイアスにする（ゲートをオフする）と、Ｎ型に反転したチャネルがＰ型に戻り、エミッタ電極１１からの電子の注入がとまる。電子の注入がとまることにより、Ｐ＋コレクタ層６からのホールの注入も止まる。その後、Ｎ−層１に蓄積されていた電子とホールは、それぞれコレクタ電極１２、エミッタ電極１１へ抜けていくか、または互いに再結合し消滅する。このとき、Ｐベース層２の直下に形成されたＮ層４は空乏化されるので、ＩＧＢＴのターンオフ特性に悪影響を与えない。また、エミッタ領域３の存在しない溝７の間では寄生動作も起こさない。
また、半導体装置１００に含まれるダイオードのオン状態について説明する。半導体装置１００では、Ｎ＋カソード層５が、Ｎ−基板１の裏面に形成されている。このため、例えば負荷Ｌに蓄積されたエネルギにより、半導体装置１００に含まれるＩＧＢＴに電圧ＶＥＣが印加されると、Ｎ＋カソード層５とＰベース層２との間に形成されるダイードがオン状態となり電流が流れる。このダイオードが、例えば図３４で逆並列に接続されたダイオードとして機能する。
本発明ではＩＧＢＴ領域とダイオード領域が、溝７で分離されている。即ち、主にＩＧＢＴとして動作するエミッタ領域３が形成された領域と、主にダイオードとして動作するエミッタ領域３が形成されていない領域が、溝７により分離されている。特に、エミッタ領域３が形成されていない領域の幅が、図３６の半導体装置１１００より広くなっている。
主にＩＧＢＴとして動作するエミッタ領域３が形成された領域では、ＩＧＢＴのゲートがオンすると、Ｎ層４とエミッタ領域３とがチャネルで電気的に接続される。この結果、エミッタ電極１１の電位により、エミッタ領域３とＰベース層２は同電位に固定される。つまり、Ｐベース層２とＮ層４も同電位となるので、ダイオード動作が起こり難くなる。
しかし、エミッタ領域３が形成されていない領域は、エミッタ領域３が形成された領域と異なり、ゲートがオンしても、Ｎ層４とＰベース層２はチャネルで電気的に接続されないため、ゲートをオンした時のダイオード動作への影響が少ない。
従って、エミッタ領域３が全領域に形成されていない場合（図３６）に比較すると、ゲートをオンさせた時の、ダイオードのＶＦの上昇を低減することができる。また、エミッタ領域３が形成されていない領域を広くすることで、ダイオードとしての動作のマージンがアップし、ダイオードのＶＦを低減することができる。
続いて、図２〜１１を用いて、半導体装置１００の製造方法について説明する。かかる製造方法は、以下の工程（１）〜（１０）を含み、図２〜１１は各製造工程における断面図である。図２〜１１中、図１と同一符合は、同一又は相当箇所を示す。
工程（１）：図２に示すように、表面と裏面とを備えたＮ−基板１を準備する。Ｎ−基板１は、例えばＮ型シリコンからなる
工程（２）：図３に示すように、Ｎ−基板１の表面に、例えば拡散法を用いてＮ型不純物を拡散させＮ層４を形成する。
工程（３）：図４に示すように、Ｎ−基板１に形成したＮ層４中に、例えば拡散法を用いてＰ型不純物を拡散させＰベース層２を形成する。
工程（４）：図５に示すように、Ｐベース層２の表面に、例えば拡散法でＮ型不純物を選択的に拡散させエミッタ領域３を形成する。
工程（５）：図６に示すように、Ｐベース層２の表面からＮ層４を通ってＮ−基板１に達するように溝（第１の溝）７を形成する。２つの溝７が１対となり、溝７に挟まれた領域にエミッタ領域３が配置されるように、溝７が形成される。溝７は、例えばドライエッチング法で形成される。図６では、１対の溝７が、２組形成されている。
工程（６）：図７に示すように、例えば熱酸化法で、溝７の内壁およびＰベース層２、エミッタ領域３の表面を酸化し、ゲート絶縁膜（シリコン酸化膜）８を形成する。
工程（７）：図８に示すように、Ｎ−基板１の表面側全面に、ポリシリコン層を堆積させ（図示せず）、エッチングやポリッシングを行い、溝７の中にのみポリシリコンを残す。溝７内に残ったポリシリコンはゲート電極９となる。
工程（８）：図９に示すように、ポリシリコンを埋め込んだ溝７と、エミッタ領域３の一部を覆うように層間絶縁膜１０を形成する。層間絶縁膜１０は、例えば酸化シリコンからなる。
工程（９）：図１０に示すように、層間絶縁膜１０をマスクに用いて、Ｐベース層２、エミッタ領域３の表面のシリコン酸化膜（ゲート酸化膜８）を除去して、Ｐベース層２、エミッタ領域３の表面を露出させる。続いて、例えばアルミニウムを蒸着して、エミッタ電極１１を形成する。これにより、Ｐベース層２、エミッタ領域３は、エミッタ電極１１と電気的に接続される。
工程（１０）：図１１に示すように、Ｎ−基板１の裏面にそれぞれ、リンとボロンを注入し、活性化させる。これにより、Ｎ＋カソード層５、Ｐ＋コレクタ層６を形成する。最後に、Ｎ−基板１の裏面に例えばアルミニウムを蒸着し、コレクタ電極１２を形成する。
以上の工程で、図１に示す半導体装置１００が完成する。
なお、裏面に形成するＰ＋コレクタ層６とＮ＋カソード層５は、どちらを先に形成しても構わない。
また、裏面に形成するＰ＋コレクタ層６とＮ＋カソード層５は、表面のエミッタ電極１１の形成前、形成後、いずれの工程で作製しても構わない。
実施の形態２．
図１２は、全体が２００で表される、本発明の実施の形態２にかかる半導体装置の断面図である。図１２中、図１と同一符合は、同一又は相当箇所を示す。
半導体装置２００では、半導体装置１００と同様に、１対の溝７が２組設けられ、その間のエミッタ領域３が設けられていない領域に、更に、第２の溝１３が形成されている。
第２の溝１３の内壁にも、シリコン酸化膜が形成され、その中にはポリシリコンが形成されている。第２の溝１３内に形成されたポリシリコンは、エミッタ電極１１と電気的に接続されている。その他の構造は、半導体装置１００と同様である。
半導体装置２００の動作も、上述の半導体装置１００の動作と基本的に同一である。
半導体装置１００において、ダイオードのＶＦを下げるためエミッタ領域３が形成されていない領域の幅（隣接する第１の溝７の間隔）を広くすると、第１の溝７の先端で電界が強くなり、耐圧が低下する場合がある。
本実施の形態２にかかる半導体装置２００では、エミッタ領域３が形成されていない、隣接する第１の溝７の間に、第２の溝１３が形成されている。溝１３内に設けられたポリシリコン層はエミッタ電極１１と略同電位になる。このため、第１の溝７の先端部近傍の電界を第２の溝１３により緩和できる。
この結果、半導体装置１００に比べて、エミッタ領域３が形成されていない第１の溝７間を広くすることが可能となり、ゲートがオンした時にＮ層４と同電位にならないＰベース層２を広くでき、ダイオードのＶＦの上昇をより抑制できる。これにより、半導体装置１００に比べて、設計マージンをより大きくできる。
更に、図３６に示す半導体装置１１００のように、第１の溝７の間にショトキー領域を形成していないので、第２の溝１３が原因となって半導体装置２００の耐圧が低下することも無い。
ここで、第１の溝７と第２の溝１３との間隔は、第１の溝７同士の間隔と等しいか、またはそれより小さくすることが、電界を緩和する上で望ましい。
続いて、図１３〜２１を用いて、半導体装置２００の製造方法について説明する。かかる製造方法は、以下の工程（１）〜（１０）を含み、図１３〜２１は各製造工程における断面図である。図１３〜２１中、図１２と同一符合は、同一又は相当箇所を示す。
工程（１）〜（４）：図１３〜１６に示すように、実施の形態１に示した半導体装置１００の製造方法と同じ工程を用いて、Ｎ−基板１の表面に、Ｎ層４、Ｐベース層２、およびエミッタ領域３を形成する。
工程（５）：図１７に示すように、Ｐベース層２の表面からＮ層４を通ってＮ−基板１に達するように溝（第１の溝）７を形成する。２つの溝７が１対となり、これらの溝７に挟まれた領域にエミッタ領域３が配置されるように、溝７が形成される。この工程では、更に、エミッタ領域３に隣接した溝７とは別に、２組の溝７の間（略中央）に、同一形状の第２の溝１３を形成する。
工程（６）：図１８に示すように、例えば熱酸化法で、第１の溝７、第２の溝１３の内壁、およびＰベース層２、エミッタ領域３の表面を酸化し、ゲート絶縁膜（シリコン酸化膜）８を形成する。
工程（７）：図１９に示すように、Ｎ−基板１の表面側全面にポリシリコン層を堆積させ（図示せず）、エッチング等で第１の溝７、第２の溝１３の中にポリシリコンを残す。溝７内に残ったポリシリコンはゲート電極９となる。
工程（８）：図２０に示すように、ポリシリコンを埋め込んだ溝７と、エミッタ領域３一部を覆うように層間絶縁膜１０を形成する。第２の溝１３の上には層間絶縁膜１０は形成しない。層間絶縁膜１０は、例えば酸化シリコンからなる。
工程（９）：図２１に示すように、層間絶縁膜１０をマスクに用いて、Ｐベース層２、エミッタ領域３、第２の溝１３に埋め込まれたポリシリコンの表面のシリコン酸化膜（ゲート酸化膜８）を除去して、Ｐベース層２、エミッタ領域３、ポリシリコンの表面を露出させる。続いて、例えばアルミニウムを蒸着して、エミッタ電極１１を形成する。これにより、Ｐベース層２、エミッタ領域３、および第２の溝１３中のポリシリコンは、エミッタ電極１１と電気的に接続される。
工程（１０）：Ｎ−基板１の裏面にそれぞれ、リンとボロンを注入し、活性化させる。これにより、Ｎ＋カソード層５、Ｐ＋コレクタ層６を形成する。最後に、Ｎ−基板１の裏面に例えばアルミニウムを蒸着し、コレクタ電極１２を形成する。
以上の工程で、図１２に示す半導体装置２００が完成する。
図２２は、全体が３００で表される、本実施の形態２にかかる他の半導体装置の断面図である。図２２中、図１と同一符合は、同一又は相当箇所を示す。エミッタ領域３が形成されていない、第１の溝７の間を広くする場合は、図３に示す半導体装置３００のように、第２の溝１３を複数形成することが、電界を緩和する点で好ましい。電界を緩和するために、第２の溝１３同士の間隔は、第１の溝７の間隔と等しいか、またはそれより小さくすることが好ましい。
特に、隣接する第２の溝１７に挟まれた、エミッタ領域３が形成されていないＰベース層２は、半導体装置１００の第１の溝７に挟まれた、エミッタ領域３が形成されていないＰベース層２より、更にダイオードのＶＦの上昇を抑制できる。
実施の形態３．
図２３は、全体が４００で表される、本発明の実施の形態３にかかる半導体装置の断面図である。図２３中、図１と同一符合は、同一又は相当箇所を示す。
半導体装置４００では、半導体装置３００と比較して、隣接する第２の溝１３同士の間隔が、第１の溝７と第２の溝１３との間隔より広くなっている。他の構造は、半導体装置３００と同様である。
半導体装置４００では、第１の溝７のゲートがオン状態になると、ゲート電極９近傍のＰベース層２がＮ型に反転する。一方、エミッタ電極１１と略同電位のポリシリコンを有する第２の溝１３が形成されているため、第２の溝１７に挟まれて、エミッタ領域３が形成されていないＰベース層３への、第１の溝３からの影響が少なくなる。
つまり、第２の溝１３に挟まれて、エミッタ領域３が形成されていないＰベース層２は、半導体装置１００の第１の溝７に挟まれて、エミッタ領域３が形成されていないＰベース層２より、さらに狭くなっている。図２２の半導体装置３００に比較して、第１と溝７と第２の溝１３との間隔を小さくすることで、第１の溝７の電界が影響する領域が狭くなる。そして、第２の溝１３同士に挟まれてエミッタ領域３が形成されていないＰベース層２は、第１の溝７の電界の影響を受けることなくダイオードのアノードとして機能する。
ここで、第１の溝７と第２の溝１３との間隔は、好適には、第１の溝７同士の間隔と等しいかより狭く形成される。また、第２の溝１３同士の間隔は、好適には、第１の溝７同士の間隔と同程度である。
また、半導体装置４００では、このようにエミッタ領域３が形成されていないＰベース層２の領域が大きくなっても、Ｐベース層２の下方にはＮ層４が形成されているため、ＩＧＢＴのオン電圧の上昇は少なくなる。
図２４は、全体が５００で表される、本実施の形態４にかかる他の半導体装置の断面図であり、ダイオードの特性を改善するものである。図２４において、第２の溝１３を増やした以外は、半導体装置４００とほぼ同じ構造となっている。図２４において、図２３と同一符合は、同一又は相当箇所を示す。
このように、エミッタ領域３が形成されていないＰベース層２に設けられる第２の溝１３の数を増やすことにより、第１の溝７の影響を受けない、エミッタ領域３の形成されていないＰベース層２を、より広くすることができる。この結果、ゲートをオン状態にしたときのＶＦの上昇を更に抑えることができる。
実施の形態４．
図２５、２６は、全体が６００で表される、本実施の形態４にかかる半導体装置のユニットセルの上面図である（エミッタ電極１１は省略）。図２５、２６において、エミッタ領域３が形成されたＰベース層２の領域１４と、エミッタ領域３が形成されていないＰベース層２の領域１５とが、第１の溝７を挟んで交互に設けられている。
このように、Ｎ−基板１（図示せず）の上に、エミッタ領域３が形成されたＰベース層２の領域１４と、エミッタ領域３が形成されていないＰベース層２の領域１５とを、第１の溝７を挟んでストライプ状に、交互に設けることにより、ＩＧＢＴとダイオードが動作するとき、Ｎ−基板１内ではそれぞれほぼ均一に動作させることが可能となる。
図２５、２６に示すように、領域１４と領域１５の面積は任意に変えることが可能である。
また、Ｎ−基板の裏面に形成されたＰ＋コレクタ層６とＮ＋カソード層５をストライプ状に形成し、表面に設けられた領域１４、１５のストライプの方向とクロスさせる（好適には、互いに垂直方向に配置する）ことにより、ＩＧＢＴとダイオードは均一に動作させることができる。
図２７は、全体が６５０で示される、本実施の形態４にかかる、他の半導体装置の上面図である。半導体装置６５０では、第１の溝７が、矩形状（環状）に設けられ、その内部が領域１４（エミッタ領域３が形成されたＰベース層２）となり、その外部が領域１５（エミッタ領域３が形成されていないＰベース層２）となっている。
このような配置とすることで、上述の半導体装置６００に比較して領域１４に対する領域１５の割合が大きくなる。この結果、ダイオードとして動作する領域が広くなり、ゲートをオンさせたときのＶＦの上昇を抑制できる。
実施の形態５．
図２８、２９、３０は、全体が７００、７１０、７２０で表される、本実施の形態５にかかる半導体装置の上面図である（エミッタ電極１１は省略）。
図２８、２９の半導体装置７００、７１０では、第１の溝７がストライプ状（上下方向）に形成され、半導体装置６００（図２５）の構造に相当する。一方、図３０の半導体装置７２０では、第１の溝７が矩形状に形成され、半導体装置６５０（図２７）の構造に相当する。
半導体装置７００、７１０、７２０では、第１の溝７に加えて第２の溝１３を設けている。エミッタ電極１１（図示せず）と同電位の第２の溝１３を設けることにより、Ｐ＋コレクタ層６（図示せず）から注入されたホールがＰベース層２に抜けるのを防止できるので、Ｐベース領域２の下にもキャリヤが蓄積される。これにより、ＩＧＢＴのオン電圧を低減することが出来る。また、ダイオードのアノードとして機能するＰベース領域２の面積を減らすことにより、ダイオードのリカバリー電流の低減も可能となる。
実施の形態６．
図３１は、全体が８００で表される、本実施の形態６にかかる半導体装置の断面図である、図３１において、図１と同一符合は、同一又は相当箇所を示す。
半導体装置８００では、表面から、例えばヘリウムイオンを注入することにより、Ｎ層４とＮ−層４との境界近傍に、低ライフタイム領域（ライフタイムキラー）１６が形成されている。他の構造は半導体装置１００と同じである。
半導体装置８００では、Ｎ層４とＮ−層４の境界近傍に低ライフタイム領域１６を形成することにより、Ｐベース層２直下のキャリヤ密度を下げることが可能となる。このため、ダイオードとして動作するときに、アノードとして機能するＰベース領域２の近傍のキャリヤ密度が小さくなる。この結果、ダイオードがオン状態からオフ状態に変わるときのリカバリー動作において、リカバリー電流を小さくできる。特に、半導体装置８００では、ゲートをオン状態にしたときのダイオードへの影響を低減しているので、Ｎ層４とＮ−層１との境界近傍に低ライフタイム領域１６を形成しても、ダイオードのＶＦの上昇は抑えられる。
かかる低ライフタイム領域１６は、実施の形態１に示した製造工程（１０）の後に、表面からヘリウムイオンを注入し（図３２）、アニールすることにより形成できる。
なお、実施の形態１〜６では、ＩＧＢＴはＮチャネルトランジスタとしたが、ＰチャネルのＩＧＢＴに対しても本発明は適用可能である。
本発明の実施の形態１にかかる半導体装置の断面図である。 本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態１にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態２にかかる半導体装置の断面図である。 本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態２にかかる半導体装置の製造工程の断面図である。 本発明の実施の形態２にかかる半導体装置の断面図である。 本発明の実施の形態３にかかる半導体装置の断面図である。 本発明の実施の形態３にかかる半導体装置の断面図である。 本発明の実施の形態４にかかる半導体装置の上面図である。 本発明の実施の形態４にかかる半導体装置の上面図である。 本発明の実施の形態４にかかる半導体装置の上面図である。 本発明の実施の形態５にかかる半導体装置の上面図である。 本発明の実施の形態５にかかる半導体装置の上面図である。 本発明の実施の形態５にかかる半導体装置の上面図である。 本発明の実施の形態６にかかる半導体装置の断面図である。 本発明の実施の形態６にかかる半導体装置の製造工程の断面図である 絶縁ゲートバイポーラトランジスタとインバータとを使用したインバータの回路図である。 従来の半導体装置の断面図である。 ダイオードをオン状態からオフ状態にした場合の逆回復時の電流波形を示す。 試作した半導体装置の断面図である。
符号の説明
１ Ｎ−基板、２ Ｐベース層、３ エミッタ領域、４ Ｎ層、５ Ｎ＋カソード層、６ Ｐ＋コレクタ層、７ 溝（第１の溝）、８ ゲート絶縁膜、９ ゲート電極、１０ 層間絶縁膜、１１ エミッタ電極、１２ コレクタ電極、１３ 溝（第２の溝）、１００ 半導体装置。

Claims (14)

  1. 第１主面と第２主面とを有する、第１導電型の半導体基板と、
    該半導体基板の第１主面側に形成された第１導電型の半導体層と、
    該半導体層の第１主面側に形成され、該半導体基板との間が該半導体層により隔離された第２導電型のベース層と、
    該第１主面から該ベース層を貫通して少なくとも該半導体層に達するように形成された、１対の溝部と、
    該溝部の内部に設けられた絶縁膜と、該絶縁膜を介して該溝部内に形成されたゲート電極と、
    該半導体基板の第２主面側に形成された第１導電型の半導体層および第２導電型の半導体層と、
    該ベース層の第１主面側に該溝部に沿って設けられたエミッタ領域とを含み、
    該ベース層を流れる電流を該ゲート電極で制御するトランジスタと、該半導体層と該ベース層からなるダイオードとを内蔵した半導体装置であって、
    該エミッタ領域が、該１対の溝部に挟まれた領域のみに設けられたことを特徴とする半導体装置。
  2. 上記１対の溝部からなる溝部の組が少なくとも２組設けられ、該１対の溝部の間隔が、隣接する該溝部の組の間隔より狭いことを特徴とする請求項１に記載の半導体装置。
  3. 上記１対の溝部からなる溝部の組が少なくとも２組設けられ、隣接する該溝部の組の間に、その中に絶縁膜を介して導電層が設けられた第２溝部を含むことを特徴とする請求項１に記載の半導体装置。
  4. 上記１対の溝部の間隔が、該溝部と上記第２溝部との間隔と略等しいことを特徴とする請求項３に記載の半導体装置。
  5. 上記隣接する溝部の組の間に、複数の上記第２溝部が設けられたことを特徴とする請求項３に記載の半導体装置。
  6. 隣接する上記第２溝部の間隔が、上記１対の溝部の間隔より小さいことを特徴とする請求項５に記載の半導体装置。
  7. 上記第２溝部が、格子状に設けられたことを特徴とする請求項３に記載の半導体装置。
  8. 上記溝部の深さと、上記第２溝部の深さが、略同じであることを特徴とする請求項３に記載の半導体装置。
  9. 上記半導体基板の第１主面にエミッタ電極が設けられ、上記第２溝部の導電層が、該エミッタ領域に電気歴に接続されたことを特徴とする請求項３に記載の半導体装置。
  10. 複数の上記溝部が略平行に設けられたストライプ形状からなり、該溝部に挟まれた領域に、１つおきに、上記エミッタ領域が設けられたことを特徴とする請求項１に記載の半導体装置。
  11. 上記溝部が、上記エミッタ領域を含まない上記ベース領域で囲まれたことを特徴とする請求項１に記載の半導体装置。
  12. 上記半導体層が、低ライフタイム領域を含むことを特徴とする請求項１に記載の半導体装置。
  13. ベース層を流れる電流を該ゲート電極で制御するトランジスタとダイオードとを内蔵した半導体装置の製造方法であって、
    第１主面と第２主面とを有する第１導電型の半導体基板を準備する工程と、
    該半導体基板の第１主面に、第１導電型の半導体層を形成する工程と、
    該半導体層の表面に、第２導電型のベース層を形成する工程と、
    該第１主面から該ベース層を貫通して少なくとも該半導体層に達するように１対の溝部を形成する工程と、
    該溝部の内部に絶縁膜を設け、更に、該絶縁膜を介して該溝部内にゲート電極を形成する工程と、
    該半導体基板の第２主面側に、第１導電型の半導体層および第２導電型の半導体層を形成する工程と、
    該ベース層の第１主面側に、該１対の溝部に挟まれた該ベース層のみに、該溝部に沿ってエミッタ領域を設ける工程とを含むことを特徴とする半導体装置の製造方法。
  14. 上記１対の溝部を少なくとも２組形成し、隣接する該溝部の組の間に、更に、第２の溝部を形成する工程を含むことを特徴とする請求項１３に記載の製造方法。

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