JP7069646B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7069646B2
JP7069646B2 JP2017214256A JP2017214256A JP7069646B2 JP 7069646 B2 JP7069646 B2 JP 7069646B2 JP 2017214256 A JP2017214256 A JP 2017214256A JP 2017214256 A JP2017214256 A JP 2017214256A JP 7069646 B2 JP7069646 B2 JP 7069646B2
Authority
JP
Japan
Prior art keywords
trench
diode
semiconductor device
semiconductor substrate
dummy trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2017214256A
Other languages
English (en)
Other versions
JP2019087623A (ja
Inventor
睦美 北村
徹 白川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2017214256A priority Critical patent/JP7069646B2/ja
Priority to US16/136,285 priority patent/US10483357B2/en
Priority to CN201811123099.9A priority patent/CN109755239B/zh
Publication of JP2019087623A publication Critical patent/JP2019087623A/ja
Application granted granted Critical
Publication of JP7069646B2 publication Critical patent/JP7069646B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H10D12/461—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions
    • H10D12/481—Vertical IGBTs having non-planar surfaces, e.g. having trenches, recesses or pillars in the surfaces of the emitter, base or collector regions having gate structures on slanted surfaces, on vertical surfaces, or in grooves, e.g. trench gate IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/133—Emitter regions of BJTs
    • H10D62/135—Non-interconnected multi-emitter structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
    • H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/112—Field plates comprising multiple field plate segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates
    • H10D64/117—Recessed field plates, e.g. trench field plates or buried field plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/517—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers
    • H10D64/519—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the conducting layers characterised by their top-view geometrical layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/422—PN diodes having the PN junctions in mesas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
    • H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
    • H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
    • H10D84/617—Combinations of vertical BJTs and only diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明は、半導体装置に関する。
従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等の半導体装置が知られている（例えば、特許文献１参照）。
特許文献１ 特開２０１６－９６２２２号公報
半導体装置においては、ダイオード部の配置の自由度を向上させることが望ましい。
本発明の一つの態様においては、第１導電型のドリフト領域を有する半導体基板と、半導体基板の下面に形成されたカソード領域と、半導体基板の下面にカソード領域が形成されたダイオード部と、半導体基板の上面からドリフト領域まで設けられ、一部分がダイオード部に設けられ、他の一部分がダイオード部外に設けられ、半導体基板の上面においてダイオード部からダイオード部外まで、予め定められた延伸方向に延伸し連続して設けられる第１ダミートレンチ部と、半導体基板の上面に設けられ、ダイオード部外において第１ダミートレンチ部と電気的に接続される第１引出し部と、を備える半導体装置を提供する。
半導体装置は、半導体基板に、前記半導体基板の上面視で、前記延伸方向に前記ダイオード部と隣接して設けられたトランジスタ部をさらに備えてよい。トランジスタ部は、第１ダミートレンチ部を有し、第１ダミートレンチ部は、ダイオード部およびトランジスタ部において、半導体基板の上面視で、延伸方向と直交する配列方向に、予め定められたトレンチ間ピッチで配列されてよい。
半導体装置は、半導体基板の上面に設けられた第２引出し部をさらに備えてよい。トランジスタ部は、延伸方向に延伸し、半導体基板の上面から内部へ向かって設けられた第２ダミートレンチ部をさらに有してよい。第２ダミートレンチ部は、第２引出し部と電気的に接続され、第１引出し部および第２引出し部は、配列方向に配列されてよい。
トランジスタ部は、延伸方向に延伸し、半導体基板の上面から内部へ向かって設けられたゲートトレンチ部をさらに有してよい。ゲートトレンチ部は、予め定められたトレンチ間ピッチと異なるトレンチ間ピッチで、配列方向に配列されてよい。
半導体基板の上面視で、ゲートトレンチ部のダイオード部側の端部と、ダイオード部における第１ダミートレンチ部の端部との延伸方向の距離は、トランジスタ部におけるゲートトレンチ部と、ゲートトレンチ部と隣接する第１ダミートレンチ部との配列方向のトレンチ間ピッチの２倍以下であってよい。
トランジスタ部は、半導体基板の上面に、ゲートトレンチ部と隣接し、延伸方向に複数配列されたエミッタ領域を有してよい。半導体基板の上面視で、ゲートトレンチ部のダイオード部側の端部とトランジスタ部において最もダイオード部側に設けられるエミッタ領域との延伸方向の距離は、ゲートトレンチ部のダイオード部側の端部と反対側の端部と、ダイオード部から延伸方向に最も離れて設けられるエミッタ領域との延伸方向の距離よりも小さくてよい。
トランジスタ部は、半導体基板の下面にコレクタ領域を有してよい。カソード領域とコレクタ領域との境界は、前記半導体基板の上面視で、ゲートトレンチ部のダイオード部側の端部と、ダイオード部における第１ダミートレンチ部の端部との延伸方向における中点よりも、トランジスタ部の側に位置してよい。カソード領域とコレクタ領域との境界は、前記半導体基板の上面視で、ゲートトレンチ部のダイオード部側の端部と、ダイオード部における第１ダミートレンチ部の端部との延伸方向における中点よりも、ダイオード部の側に位置してもよい。
ダイオード部において、配列方向で隣接する第１ダミートレンチ部のトレンチ間ピッチは、予め定められたトレンチ間ピッチの１／２よりも小さくてよい。ダイオード部において、配列方向で隣接する前記第１ダミートレンチ部のトレンチ間ピッチは、予め定められたトレンチ間ピッチの１／２よりも大きくてよい。
第１ダミートレンチ部は、ダイオード部において、半導体基板の上面視でＵ字形状を有してよい。第１ダミートレンチ部は、ダイオード部において、半導体基板の上面視で一筆書きの形状であってよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る半導体装置１００の上面の一例を示す図である。 第１引出し部６０のマスクレイアウトの上面図の一例を示す図である。 図２ａのマスクレイアウトにより作製された第１引出し部６０および第１ダミートレンチ部３０のａ－ａ'断面の一例を示す図である。 図２ａのマスクレイアウトにより作製された第１引出し部６０および第１ダミートレンチ部３０のｂ－ｂ'断面の一例を示す図である。 図１における領域Ａ１の拡大図である。 本実施形態に係る半導体装置１００の上面の他の一例を示す図である。 図３ａにおける領域Ａ２の拡大図である。 図１ａにおける領域Ｂの斜視図である。 第１比較例の半導体装置１５０の上面を示す図である。 第２比較例の半導体装置１６０の上面を示す図である。 本実施形態に係る半導体装置１００の上面の他の一例を示す図である。 本実施形態に係る半導体装置１００の上面の他の一例を示す図である。 本実施形態に係る半導体装置１００の上面の他の一例を示す図である。 本実施形態に係る半導体装置１００の上面の他の一例を示す図である。 本実施形態に係る半導体装置１００の上面の他の一例を示す図である。 本実施形態に係る半導体装置１００の上面の他の一例を示す図である。 本実施形態に係る半導体装置１００の上面の他の一例を示す図である。 本実施形態に係る半導体装置１００の上面の他の一例を示す図である。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の深さ方向をＺ軸とする。
各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
図１は、本実施形態に係る半導体装置１００の上面（上面視）の一例を示す図である。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。ダイオード部８０は、半導体基板の上面においてＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ）等のダイオードを含む。本例の半導体装置は、一例として、半導体基板の上面視で、トランジスタ部７０がダイオード部８０を囲うように設けられる。
半導体基板の下面には、第１導電型のカソード領域が設けられる。カソード領域は、後述する図４において、詳細に説明する。本例のカソード領域はＮ＋型である。ダイオード部８０は、カソード領域を半導体基板の上面に投影した領域である。
第１ダミートレンチ部３０は、図１に示すように、一部分がダイオード部８０に設けられ、他の一部分がダイオード部８０外に設けられる。また、第１ダミートレンチ部３０は、半導体基板の上面において、ダイオード部８０からダイオード部８０外まで、予め定められた延伸方向（本例においてはＸ軸方向）に延伸し連続して設けられる。延伸方向は、半導体基板の上面視で、第１ダミートレンチ部３０の長手方向を示す。また、第１ダミートレンチ部３０には、半導体基板の上面から半導体基板の下面に向かって（本例においてはＺ軸方向）、所定の幅と深さで溝（トレンチ）が設けられる。
第１ダミートレンチ部３０は、ダイオード部８０およびダイオード部８０外の双方において、一体に形成されてよい。また、第１ダミートレンチ部３０は、ダイオード部８０において、図１に示すように格子状に一体に形成されてよい。
半導体基板の上面には、図１に示すように、ダイオード部８０外において、第１ダミートレンチ部３０と電気的に接続される第１引出し部６０が設けられる。本例においては、一例として、第１ダミートレンチ部３０の端部Ｓが、トランジスタ部７０内に設けられた第１引出し部６０と電気的に接続される。第１引出し部６０は、一例としてポリシリコンで形成される。第１引出し部６０は、第１ダミートレンチ部３０内にダミー絶縁膜を介して設けられたダミー導電部と接続される。ダミー導電部は、一例としてポリシリコンで形成される。
本例の半導体装置１００は、図１に示すように、延伸方向にダイオード部８０と隣接して、トランジスタ部７０をさらに備えてよい。本例においては、一例として、ダイオード部８０は、半導体基板の上面視で、トランジスタ部７０に囲われて設けられる。
トランジスタ部７０は、ダイオード部８０から延伸した第１ダミートレンチ部３０を有してよい。また、第１ダミートレンチ部３０は、ダイオード部８０およびトランジスタ部７０において、第１ダミートレンチ部３０の延伸方向に直交する配列方向（本例においてはＹ軸方向）に、予め定められたトレンチピッチＷｄｄで配列されてよい。
トランジスタ部７０は、延伸方向に延伸し、半導体基板の上面から半導体基板の下面へ向かって所定の幅と深さで設けられたゲートトレンチ部４０をさらに有する。ゲートトレンチ部４０は、内部にゲート絶縁膜を介してゲート導電部を有する。ゲート導電部は、一例としてポリシリコンで形成される。
第１ダミートレンチ部３０とゲートトレンチ部４０の長手方向は、延伸方向において平行に配置されてよい。なお、配列方向は、第１ダミートレンチ部３０とゲートトレンチ部４０の短手方向（トレンチの幅方向）としてよい。
ダイオード部８０と延伸方向で隣接するトランジスタ部７０において、ゲートトレンチ部４０のゲートリング４８側の一端に設けられたゲート導電部は、ゲートリング４８と電気的に接続される。また、ダイオード部８０と延伸方向で隣接するトランジスタ部７０において、ゲートトレンチ部４０のダイオード部８０側の他端は、ダイオード部８０には接していない。
ゲートトレンチ部４０は、配列方向に、トレンチ間ピッチＷｇｇで配列されてよい。ピッチＷｇｇは、ピッチＷｄｄと等しくてよい。また、ゲートトレンチ部４０と、当該ゲートトレンチ部４０と隣り合う第１ダミートレンチ部３０とは、配列方向に、トレンチ間ピッチＷｇｄで配列されてよい。ピッチＷｇｄは、ピッチＷｇｇの１／２であってよい。
なお、ダイオード部８０と配列方向で隣接するトランジスタ部７０においては、ゲートトレンチ部４０が、ゲートリング４８のＸ軸方向正側の一辺からＸ軸方向負側の一辺まで、連続的に設けられてよい。ゲートトレンチ部４０の一端に設けられたゲート導電部は、ゲートリング４８のＸ軸方向正側の一辺と電気的に接続されてよい。また、当該ゲートトレンチ部４０の他端に設けられたゲート導電部は、ゲートリング４８のＸ軸方向負側の一辺と電気的に接続されてよい。
また、ダイオード部８０と配列方向で隣接するトランジスタ部７０においては、第１ダミートレンチ部３０が、ゲートリング４８のＸ軸方向正側の一辺に隣接する第１引出し部６０から、Ｘ軸方向負側の一辺に隣接する第１引出し部６０まで、連続的に設けられてよい。第１ダミートレンチ部３０の一端に設けられたダミー導電部は、ゲートリング４８のＸ軸方向正側の一辺に隣接する第１引出し部６０と電気的に接続されてよい。また、当該第１ダミートレンチ部３０の他端に設けられたダミー導電部は、ゲートリング４８のＸ軸方向負側の一辺に隣接する第１引出し部６０と電気的に接続されてよい。
図２ａは、第１引出し部６０を形成するマスクレイアウトの上面図の一例を示す図である。図２ａに示すように、本例のマスクレイアウトは、第１引出し部６０に対応するポリシリコンパターン３８および第１ダミートレンチ部３０に対応するトレンチパターン３６を有する。
図２ｂは、図２ａのマスクレイアウトにより作製された第１引出し部６０および第１ダミートレンチ部３０のａ－ａ'断面の一例を示す図である。図２ｂに示すように、本例の第１引出し部６０は、第１ダミートレンチ部３０の上方に突出して形成される。このため、第１引出し部６０の上面と半導体基板１０の上面に形成される絶縁膜３３との間には、段差Ｄｆが形成される。絶縁膜３３は、半導体基板１０の上面を酸化した酸化膜であってよい。
第１ダミートレンチ部３０は、半導体基板１０の上面側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、一例としてポリシリコン等の導電材料で形成される。
なお、第１引出し部６０のＹ軸方向中央には、ポリシリコンのダミートレンチへの充填に伴う窪みＤｐが形成される。距離Ｄｆｐは、半導体基板１０の上面に形成される絶縁膜３３から窪みＤｐの最下部までの距離である。
図２ｃは、図２ａのマスクレイアウトにより作製された第１引出し部６０および第１ダミートレンチ部３０のｂ－ｂ'断面の一例を示す図である。図２ｃに示すように、本例の第１引出し部６０は、第１ダミートレンチ部３０の上方に突出して形成される。なお、ｂ－ｂ'断面においては、第１引出し部６０は、第１ダミートレンチ部３０の上方に距離Ｄｆｐ突出する。なお、第１引出し部６０の下部には絶縁膜３３がなくてもよい。
本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０が、ダイオード部８０外のトランジスタ部７０まで延伸して設けられる。このため、ダイオード部８０が配置されている、半導体装置１００の中心付近に第１ダミートレンチ部３０の第１引出し部６０を形成しなくても、第１ダミートレンチ部３０からの電気的接続を、第１ダミートレンチ部３０外に引出すことができる。このため、半導体基板１０の中心付近に、段差Ｄｆを有する第１引出し部６０を設ける必要が無い。このため、当該第１引出し部６０にワイヤボンディングを行う場合に発生し易い、半導体基板１０のクラック等の不具合が生じにくい。
また、本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０が、ダイオード部８０外のトランジスタ部７０まで延伸して設けられ、ダイオード部８０外の第１引出し部６０と電気的に接続される。このため、第１ダミートレンチ部３０の上方に形成される層間絶縁膜にコンタクトホールを設け、半導体基板１０の上方から当該コンタクトホールを通じて、当該第１ダミートレンチ部３０にコンタクトを取る必要が無い。このため、当該第１ダミートレンチ部３０のトレンチ幅が狭い場合、当該第１ダミートレンチ部３０の上部の層間絶縁膜（不図示）に当該コンタクトホールを形成してコンタクトを取るための微細なプロセスが不要となる。また、当該第１ダミートレンチ部３０のトレンチ幅が広い場合、トレンチに埋め込むポリシリコンの厚膜化により当該第１ダミートレンチ部３０上面に生じる段差が増加し、当該第１ダミートレンチ部３０の上部の層間絶縁膜（不図示）にコンタクトホールを形成してコンタクトを取るプロセスの難易度が上がることを回避することができる。なお、図１において、層間絶縁膜およびコンタクトホールは省略している。
図２ｄは、図１における領域Ａ１の拡大図である。図２ｄに示すように、トランジスタ部７０は、ゲートリング４８に隣接する領域にウェル領域１１を有する。本例のウェル領域１１は、一例としてＰ＋型である。第１ダミートレンチ部３０の端部Ｓに設けられたダミー導電部３４は、第１引出し部６０を通じ、半導体基板１０の表面層に形成されたウェル領域１１と電気的に接続される。
本例において、端部Ｓは、第１ダミートレンチ部３０のＸ軸方向最も正側の端である。端部Ｓ'は、ダイオード部８０における第１ダミートレンチ部３０のＸ軸方向最も正側の端である。また、端部Ｔは、ゲートトレンチ部４０のＸ軸方向最も正側の端である。端部Ｔ'は、ゲートトレンチ部４０のＸ軸方向最も負側の端である。
トランジスタ部７０は、ウェル領域１１のＸ軸方向負側に、ウェル領域１１と隣接してコンタクト領域１５を有する。本例のコンタクト領域１５は、一例としてＰ＋型である。また、トランジスタ部７０は、延伸方向にコンタクト領域１５と隣接して、エミッタ領域１２を有する。本例のエミッタ領域１２は、一例としてＮ＋型である。エミッタ領域１２は、半導体基板１０の上面に、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２およびコンタクト領域１５は、図２ｄに示すように、Ｘ軸方向に交互に隣接して、ゲートトレンチ部４０の端部Ｔ'よりもＸ軸方向負側まで設けられてよい。
ゲートトレンチ部４０の端部Ｔ'と、Ｘ軸方向最も負側に設けられるエミッタ領域１２のＸ軸負側の端との距離Ｄ１は、ゲートトレンチ部４０の端部Ｔと、Ｘ軸方向最も正側に設けられるエミッタ領域１２のＸ軸正側の端との距離Ｄ２よりも小さくてよい。距離Ｄ２は、距離Ｄ１の１０倍以上５０倍以下であってよい。距離Ｄ１は、一例として０．５μｍである。距離Ｄ２は、一例として２０μｍである。
ゲートトレンチ部４０の端部Ｔ'と第１ダミートレンチ部３０の端部Ｓ'との距離Ｄ４は、隣接する第１ダミートレンチ部３０とゲートトレンチ部４０とのピッチＷｇｄよりも小さくてよい。ピッチＷｇｄは、距離Ｄ４の２倍以下であってよい。ゲートトレンチ部４０の長さＤ３は、１ｍｍ以下であってよい。なお、端部Ｓ'からダイオード部８０とトランジスタ部７０とのＹ軸方向に平行な境界までの距離Ｄ５は、距離Ｄ４の１／２であってよい。また、端部Ｔ'からダイオード部８０とトランジスタ部７０とのＹ軸方向の境界までの距離Ｄ６は、距離Ｄ４の１／２であってよい。即ち、Ｄ５＝Ｄ６＝（１／２）Ｄ４であってよい。
距離Ｄ５と距離Ｄ６は、Ｄ５＞Ｄ６であってもよい。即ち、ダイオード部８０とトランジスタ部７０とのＹ軸方向に平行な境界は、端部Ｓ'と端部Ｔ'とのＸ軸方向の中点よりもトランジスタ部７０側に位置してもよい。即ち、ウェル領域１１とベース領域１４の境界は、トランジスタ部７０側に位置してもよい。ウェル領域１１とベース領域１４の境界をトランジスタ部７０側に設けることでダイオード部８０の耐圧などの特性を優先して調整することが可能となる。
ウェル領域１１と、後述するベース領域１４は略同一の不純物濃度および深さであってよい。ウェル領域１１とベース領域１４を略同一の不純物濃度および深さとすることで、プロセスを省略することが可能となりコストを低減することができる。
距離Ｄ５と距離Ｄ６は、Ｄ５＜Ｄ６であってもよい。即ち、ダイオード部８０とトランジスタ部７０とのＹ軸方向に平行な境界は、端部Ｓ'と端部Ｔ'とのＸ軸方向の中点よりもダイオード部８０側に位置してもよい。当該境界が、端部Ｓ'と端部Ｔ'とのＸ軸方向の中点よりもダイオード部８０側に位置することで、トランジスタ部７０の耐圧などの特性を優先して調整することが可能となる。
図３ａは、本実施形態に係る半導体装置１００の上面の他の一例を示す図である。図３ａに示す半導体装置１００は、トランジスタ部７０に設けられたゲートトレンチ部４０の端部がＵ字形状につながっている点で、図１に示す半導体装置１００と異なる。ダイオード部８０のＸ軸方向正側および負側のトランジスタ部７０においては、半導体基板の上面視で、ゲートリング４８と重なるゲートトレンチ部４０の端部は、Ｕ字形状につながっていてよく、ゲートトレンチ部４０のダイオード部８０側の端部は、図１の例と同様に終端していてよい。ダイオード部８０のＹ軸方向正側および負側のトランジスタ部７０においては、ゲートトレンチ部４０のＸ軸方向正側および負側の端部は、共にＵ字形状につながっていてよい。
本例の半導体装置１００は、トランジスタ部７０に設けられたゲートトレンチ部４０の端部がＵ字形状につながっているので、ゲートトレンチ部４０内のゲート導電部とゲートリング４８との接続面積を大きくとることができる。このため、トランジスタ部７０のゲート電位を、より安定化することができる。
図３ｂは、図３ａにおける領域Ａ２の拡大図の一例である。図３ｂに示すように、本例の半導体装置１００は、トランジスタ部７０に設けられたゲートトレンチ部４０の端部がＵ字形状につながっている。本例の半導体装置１００は、トランジスタ部７０に設けられたゲートトレンチ部４０の端部がＵ字形状につながっているので、ゲートトレンチ部４０内のゲート導電部とゲートリング４８の接続面積を大きくとることができる。このため、トランジスタ部７０のゲート電位を、より安定化することができる。
図４は、図１における領域Ｂの斜視図である。本例の半導体装置１００は、一例として、当該斜視図において半導体基板１０を有する。半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。
当該斜視図において、トランジスタ部７０は、半導体基板１０の上面にウェル領域１１を備えてよい。トランジスタ部７０には、一例としてウェル領域１１の表面層にエミッタ領域１２およびコンタクト領域１５が設けられる。ウェル領域１１の下方には、ドリフト領域１８が設けられてよい。ドリフト領域１８の下方にはコレクタ領域２２が形成される。ウェル領域１１は、一例としてＰ－型である。ドリフト領域１８は、一例としてＮ－型である。当該斜視図において、ダイオード部８０には、半導体基板１０の上面側から、一例としてベース領域１４、ドリフト領域１８およびカソード領域８２が配置される。なお、ウェル領域１１とベース領域１４は略同一の不純物濃度および深さであってよい。
第１ダミートレンチ部３０は、トランジスタ部７０およびダイオード部８０の双方にわたり、半導体基板１０の上面から半導体基板１０の下面に向かってドリフト領域１８に達する深さまで設けられてよい。第１ダミートレンチ部３０には、ダミー絶縁膜３２がトレンチ内に沿うように設けられ、トレンチ内にダミー絶縁膜３２を介してダミー導電部３４が埋め込まれている。ゲートトレンチ部４０は、トランジスタ部７０に、半導体基板１０の上面から半導体基板１０の下面に向かってドリフト領域１８に達する深さまで設けられてよい。ゲートトレンチ部４０には、ゲート絶縁膜４２がトレンチに沿うように設けられ、トレンチ内にゲート絶縁膜４２を介してゲート導電部４４が埋め込まれている。
当該斜視図において、コンタクトホール５４は、半導体基板１０の上面に形成される層間絶縁膜に設けられる。当該斜視図において、層間絶縁膜は省略し、コンタクトホール５４が設けられる領域は破線で示している。
トランジスタ部７０において、半導体基板１０の下面側にはコレクタ領域２２が設けられる。また、ダイオード部８０において、半導体基板１０の下面側には、カソード領域８２が設けられる。当該斜視図において、半導体基板１０の上面側におけるトランジスタ部７０とダイオード部８０との境界をＥで示している。
図５ａは、第１比較例の半導体装置１５０の上面を示す図である。第１比較例の半導体装置１５０は、ダイオード部８０のＸ軸方向正側および負側にトランジスタ部７０が設けられない。ダイオード部８０の第１ダミートレンチ部３０は、ゲートリング４８のＸ軸方向正側の一辺に隣接する第１引出し部６０から、Ｘ軸方向負側の一辺に隣接する第１引出し部６０まで、連続的に設けられる。ダイオード部８０の第１ダミートレンチ部３０が接続される第１引出し部６０は、トランジスタ部７０の第１ダミートレンチ部３０が接続される第１引出し部６０と、Ｘ軸方向において略同じ位置に設けられる。
トランジスタ部７０およびダイオード部８０は、交互に動作するので、動作に伴う発熱の観点から、トランジスタ部７０に対してダイオード部８０を対称性高く配置する方が望ましい。第１比較例１５０の半導体装置１５０は、ダイオード部８０のＸ軸方向正側および負側にトランジスタ部７０が設けられないので、図１に示す本例の半導体装置１００と比較して、トランジスタ部７０に対するダイオード部８０の配置の対称性が低い。
図５ｂは、第２比較例の半導体装置１６０の上面を示す図である。第２比較例の半導体装置１６０は、図１の半導体装置１００において、ダイオード部８０に形成される第１ダミートレンチ部３０が、ダイオード部８０外まで設けられない。このため、ダイオード部８０に形成される第１ダミートレンチ部３０とトランジスタ部７０に設けた第１引出し部６０とを電気的に接続するためには、第１引出し部６０を、ダイオード部８０が設けられている、半導体装置１００の中心付近に設けるか、または当該第１ダミートレンチ部３０の上部の層間絶縁膜（不図示）にコンタクトホールを形成して、直接コンタクトを取る必要がある。
第１引出し部６０を、ダイオード部８０が設けられている、半導体装置１００の中心付近に設けた場合、第１引出し部６０にワイヤボンディングを行うと、半導体装置１００の中心付近に形成される、第１引出し部６０の段差Ｄｆにより、クラック等の不具合が生じやすい。また、第１ダミートレンチ部３０の上部の層間絶縁膜（不図示）にコンタクトホールを形成して直接コンタクトを取ろうとすると、第１ダミートレンチ部３０のトレンチ幅が狭い場合に微細なプロセスが必要となる。また、第１ダミートレンチ部３０のトレンチ幅が広い場合、ポリシリコンの厚膜化により段差Ｄｆが増加し、プロセス難易度が上がってしまう。
図６ａは、本実施形態に係る半導体装置１００の上面の他の一例を示す図である。本例の半導体装置１００は、図１に示す半導体装置１００において、ダイオード部８０の第１ダミートレンチ部３０がＵ字形状を有する点で、図１に示す半導体装置１００と異なる。Ｕ字形状を有し、延伸方向に延伸する２本の第１ダミートレンチ部３０の一方は、ダイオード部８０外まで延伸方向に延伸し連続して設けられる。第１ダミートレンチ部３０の当該一方は、ダイオード部８０外に設けられる第１引出し部６０と電気的に接続される。当該２本の第１ダミートレンチ部３０の他方は、ダイオード部８０内で終端してよい。
Ｕ字形状を有し、一端がダイオード部８０外まで設けられる第１ダミートレンチ部３０は、半導体基板１０の上面視で、ダイオード部８０内において複数設けられてよい。図６ａは、隣接して設けられる、Ｕ字形状の第１ダミートレンチ部３０が、互いに点対称に配置される一例を示している。なお、端部Ｓ'は、Ｕ字形状を有する第１ダミートレンチ部３０のＸ軸方向最も正側の端である。また、端部Ｓ'は、ダイオード部８０内で終端する第１ダミートレンチ部３０のＸ軸方向最も正側の端である。
ダイオード部８０に延伸方向で隣接するトランジスタ部７０には、図６ａに示すように、両端がトランジスタ部７０内で終端する第２ダミートレンチ部３１が設けられてよい。第２ダミートレンチ部３１には、第１ダミートレンチ部３０と同様にダミー絶縁膜３２を介してダミー導電部３４が設けられている。第２ダミートレンチ部３１は、Ｕ字形状を有し、延伸方向に延伸する２本の第１ダミートレンチ部３０のうち、ダイオード部８０外に延伸する第１ダミートレンチ部３０と、Ｙ軸方向において略同じ位置に設けられてよい。
Ｕ字形状を有し、延伸方向に延伸する２本の第１ダミートレンチ部３０のＹ軸方向のピッチＷＤｄｄは、トランジスタ部７０における第１ダミートレンチ部３０とゲートトレンチ部４０とのピッチＷｇｄと等しくてよい。図６ａは、ピッチＷＤｄｄがピッチＷｇｄと等しい一例を示している。なお、端部Ｔ'は、ゲートトレンチ部４０のＸ軸方向最も負側の端である。
半導体基板１０の上面には、図６ａに示すように、ダイオード部８０外において、第２ダミートレンチ部３１と電気的に接続される第２引出し部６２が設けられる。第２引出し部６２は、一例としてポリシリコンで形成される。第２引出し部６２は、第２ダミートレンチ部３１内のダミー導電部と接続される。ダミー導電部は、一例としてポリシリコンで形成される。
第１引出し部６０および第２引出し部６２は、図６ａに示すように、配列方向に配列されてよい。第１引出し部６０および第２引出し部６２は、ゲートリング４８にＸ軸方向正側および負側において、隣接して設けられてよい。ゲートリング４８にＸ軸方向正側で隣接する第１引出し部６０および第２引出し部６２は、Ｘ軸方向において略同じ位置に配置されてよい。ゲートリング４８にＸ軸方向負側で隣接する第１引出し部６０および第２引出し部６２は、Ｘ軸方向において略同じ位置に配置されてよい。
本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０が、ダイオード部８０外のトランジスタ部７０まで延伸して設けられる。このため、図１に示す半導体装置１００と同様に、半導体基板１０の中心付近に、段差Ｄｆを有する第１引出し部６０を設ける必要が無い。このため、当該第１引出し部６０にワイヤボンディングを行う場合に発生し易い、半導体基板１０のクラック等の不具合が生じにくい。
また、本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０が、ダイオード部８０外のトランジスタ部７０まで延伸して設けられ、ダイオード部８０外の第１引出し部６０と電気的に接続される。このため、図１に示す半導体装置１００と同様に、第１ダミートレンチ部３０のトレンチ幅が狭い場合、当該第１ダミートレンチ部３０の上部の層間絶縁膜（不図示）にコンタクトホールを形成してコンタクトを取るための微細なプロセスが不要となる。また、当該第１ダミートレンチ部３０のトレンチ幅が広い場合、トレンチに埋め込むポリシリコンの厚膜化により当該第１ダミートレンチ部３０上面に生じる段差が増加し、当該第１ダミートレンチ部３０にコンタクトを取るプロセスの難易度が上がることを回避することができる。
また、本例の半導体装置１００は、第１ダミートレンチ部３０がＵ字形状を有し、図１に示す半導体装置１００におけるトレンチのＴ字交差および十字交差を有さないので、交差部に発生し易いトレンチ幅の拡大が生じない。即ち、本例の半導体装置１００は、第１ダミートレンチ部３０のトレンチ幅を均一にすることができる。このため、トレンチのＴ字交差および十字交差によるトレンチ幅の拡大によって、埋め込んだポリシリコンが落ち込む落ち込み領域の発生を抑制することができる。このため、ポリシリコンの落ち込み領域が、直線状のトレンチ部よりも深くなることを防ぐことができる。
図６ｂは、本実施形態に係る半導体装置１００の上面の他の一例を示す図である。本例の半導体装置１００は、図６ａに示す半導体装置１００において、トランジスタ部７０のゲートトレンチ部４０が、半導体基板１０の上面視で、環状およびＵ字形状を有する点で、図６ａに示す半導体装置１００と異なる。Ｕ字形状とは、隣り合うゲートトレンチ部４０の間に第１ダミートレンチ部３０が存在する場合、半導体装置１００の外周側の端部をつなげた形状を示す。
第２ダミートレンチ部３１を囲むゲートトレンチ部４０は、環状であってもよく、Ｕ字形状であってもよい。また、隣り合うゲートトレンチ部４０の端部をつなげた場合、第１ダミートレンチ部３０と交差してしまう箇所は、ゲートトレンチ部４０と第１ダミートレンチ部３０が交差しないようにＵ字形状のゲートトレンチ部４０とする。また、ゲートトレンチ部４０は、ゲートリング４８とつながっている。
本例の半導体装置１００は、トランジスタ部７０に設けられたゲートトレンチ部４０の端部がＵ字形状につながっているので、ゲートトレンチ部４０内のゲート導電部とゲートリング４８との接続面積を大きくとることができる。このため、トランジスタ部７０のゲート電位を、より安定化することができる。
図７は、本実施形態に係る半導体装置１００の上面の他の一例を示す図である。本例の半導体装置１００は、図１に示す半導体装置１００において、ダイオード部８０の第１ダミートレンチ部３０が格子状に一体に形成されず、それぞれ独立に設けられる点で、図１に示す半導体装置１００と異なる。
本例の半導体装置１００は、トランジスタ部７０が、ダイオード部８０に設けられダイオード部８０外に延伸する第１ダミートレンチ部３０を有する。第１ダミートレンチ部３０は、ダイオード部８０およびトランジスタ部７０において、半導体基板１０の上面視で、配列方向に予め定められたトレンチ間ピッチで配列されてよい。本例においては、第１ダミートレンチ部３０は、配列方向にピッチＷｄｄで配列されてよい。ゲートトレンチ部４０は、配列方向にピッチＷｇｇで配列されてよい。ゲートトレンチ部４０は、配列方向にピッチＷｇｇで配列されてよい。ピッチＷｇｇは、ピッチＷｄｄと等しくてよい。また、ゲートトレンチ部４０と、当該ゲートトレンチ部４０と隣り合う第１ダミートレンチ部３０は、配列方向にピッチＷｇｄで配列されてよい。ピッチＷｇｄは、ピッチＷｇｇの１／２であってよい。
本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０が、ダイオード部８０外のトランジスタ部７０まで延伸して設けられる。このため図１および図６ａに示す半導体装置１００と同様に、半導体基板１０の中心付近に、段差Ｄｆを有する第１引出し部６０を設ける必要が無い。このため、当該第１引出し部６０にワイヤボンディングを行う場合に発生し易い、半導体基板１０のクラック等の不具合が生じにくい。
また、本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０が、ダイオード部８０外のトランジスタ部７０まで延伸して設けられ、ダイオード部８０外の第１引出し部６０と電気的に接続される。このため、図１および図６ａに示す半導体装置１００と同様に、第１ダミートレンチ部３０のトレンチ幅が狭い場合、当該第１ダミートレンチ部３０の上部の層間絶縁膜（不図示）に当該コンタクトホールを形成してコンタクトを取るための微細なプロセスが不要となる。また、当該第１ダミートレンチ部３０のトレンチ幅が広い場合、トレンチに埋め込むポリシリコンの厚膜化により当該第１ダミートレンチ部３０上面に生じる段差が増加し、当該第１ダミートレンチ部３０にコンタクトを取るプロセスの難易度が上がることを回避することができる。
なお、本例の半導体装置１００は、図３ａに示すように隣り合うゲートトレンチ部４０の端部をつなげてＵ字形状にしてもよい。また、延伸方向にダイオード部８０が設けられていないトランジスタ部７０は、隣り合うゲートトレンチ部４０の両端が環状になるようにつながっていてもよい。
図８ａは、本実施形態に係る半導体装置１００の上面の他の一例を示す図である。本例の半導体装置１００は、図６ａに示す半導体装置１００において、Ｕ字形状の第１ダミートレンチ部３０が一筆書き形状に設けられる点で、図６ａに示す半導体装置１００と異なる。また、第１ダミートレンチ部３０が、ダイオード部８０のＹ軸方向最も正側においてＸ軸方向正側に、ダイオード部８０のＹ軸方向最も負側においてＸ軸方向負側に、それぞれダイオード部８０外に延伸し連続して設けられる点で、図６ａに示す半導体装置１００と異なる。なお、端部Ｓ'は、Ｕ字形状を有する第１ダミートレンチ部３０のＸ軸方向最も正側の端である。端部Ｔ'は、ゲートトレンチ部４０のＸ軸方向最も負側の端である。
ダイオード部８０のＹ軸方向最も正側の第１ダミートレンチ部３０は、ダイオード部８０外で、ゲートリング４８にＸ軸方向正側で隣接する第１引出し部６０と電気的に接続されてよい。また、ダイオード部８０のＹ軸方向最も負側の第１ダミートレンチ部３０は、ダイオード部８０外で、ゲートリング４８にＸ軸方向負側で隣接する第１引出し部６０と電気的に接続されてよい。
また、本例の半導体装置１００は、図６ａに示す半導体装置１００において、トランジスタ部７０に、ダイオード部８０から延伸する第１ダミートレンチ部３０を除き、第１ダミートレンチ部３０が設けられない点で、図６ａに示す半導体装置１００と異なる。トランジスタ部７０には、ダイオード部８０から延伸する第１ダミートレンチ部３０を除き、ゲートトレンチ部４０が設けられる。即ち、本例の半導体装置１００は、フルゲート構造である。
トランジスタ部７０において、ゲートトレンチ部４０は、図１および図６ａに示すピッチＷｇｇと異なるピッチで、配列方向に配列されてよい。本例においては、ゲートトレンチ部４０は、ピッチ（１／２）Ｗｇｇで配列方向に配列される。ダイオード部８０において、Ｕ字形状を形成する第１ダミートレンチ部３０の配列方向のピッチＷＤｄｄは、ピッチＷｇｇの１／２であってよい。
ダイオード部８０における第１ダミートレンチ部３０は、ダイオード部８０のＹ軸方向最も正側および最も負側の双方において、共にＸ軸方向正側に、ダイオード部８０外に延伸し連続して設けられてもよい。当該第１ダミートレンチ部３０は、ゲートリング４８のＸ軸方向正側で隣接する第１引出し部６０に、それぞれ接続されてもよい。
ダイオード部８０における第１ダミートレンチ部３０は、ダイオード部８０のＹ軸方向最も正側および最も負側の双方において、共にＸ軸方向負側に、ダイオード部８０外に延伸し連続して設けられてもよい。当該第１ダミートレンチ部３０は、ゲートリング４８のＸ軸方向負側で隣接する第１引出し部６０に、それぞれ接続されてもよい。
本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０が、ダイオード部８０外のトランジスタ部７０まで延伸して設けられる。このため、図１、図６ａおよび図７に示す半導体装置１００と同様に、半導体基板１０の中心付近に、段差Ｄｆを有する第１引出し部６０を設ける必要が無い。このため、当該第１引出し部６０にワイヤボンディングを行う場合に発生し易い、半導体基板１０のクラック等の不具合が生じにくい。
また、本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０が、ダイオード部８０外のトランジスタ部７０まで延伸して設けられ、ダイオード部８０外の第１引出し部６０と電気的に接続される。このため、図１、図６ａおよび図７に示す半導体装置１００と同様に、第１ダミートレンチ部３０のトレンチ幅が狭い場合、当該第１ダミートレンチ部３０の上部の層間絶縁膜（不図示）に当該コンタクトホールを形成してコンタクトを取るための微細なプロセスが不要となる。また、当該第１ダミートレンチ部３０のトレンチ幅が広い場合、トレンチに埋め込むポリシリコンの厚膜化により当該第１ダミートレンチ部３０上面に生じる段差が増加し、当該第１ダミートレンチ部３０にコンタクトを取るプロセスの難易度が上がることを回避することができる。
また、本例の半導体装置１００は、図６ａに示す半導体装置１００と同様に、第１ダミートレンチ部３０がＵ字形状を有し、図１に示す半導体装置１００におけるトレンチのＴ字交差および十字交差を有さないので、交差部に発生し易いトレンチ幅の拡大が生じない。即ち、本例の半導体装置１００は、第１ダミートレンチ部３０のトレンチ幅を均一にすることができる。このため、トレンチ幅の拡大によるポリシリコンの落ち込み領域の発生を抑制することができる。このため、ポリシリコンの落ち込み領域が、直線状のトレンチ部よりも深くなることを防ぐことができる。
また、本例の半導体装置１００は、図１、図６ａおよび図７に示す半導体装置１００と比較して、トランジスタ部７０のゲートトレンチ部４０が、高密度に多数設けられる。このため、図１、図６ａおよび図７に示す半導体装置１００よりも飽和電流を高くすることができる。
図８ｂは、本実施形態に係る半導体装置１００の上面の他の一例を示す図である。本例の半導体装置１００は、図８ａに示す半導体装置１００において、ゲートトレンチ部４０が環状に設けられる点で、図８ａに示す半導体装置１００と異なる。本例の半導体装置１００は、トランジスタ部７０に設けられたゲートトレンチ部４０の端部がＵ字形状につながっているので、ゲートトレンチ部４０内のゲート導電部とゲートリング４８との接続面積を大きくとることができる。このため、トランジスタ部７０のゲート電位を、より安定化することができる。
また、本例の半導体装置１００は、第１ダミートレンチ部３０が環状のゲートトレンチ部４０に囲まれていない。本例のようにゲートトレンチ部４０を環状にしても、図８ａと同様の効果を得ることができる。さらに、ゲートトレンチ部４０を環状にすることにより、Ｘ軸方向に延伸する２本のゲートトレンチ部４０のうちの一方が不具合によって途切れても、フローティング状態とならないので、半導体装置１００の信頼性を向上することができる。
なお、トランジスタ部７０の飽和電流を高くする必要がない場合は、図６ａ、図７のようにトランジスタ部７０の隣り合うゲートトレンチ部４０の間に第１ダミートレンチ部３０、第２ダミートレンチ部３１、第１引出し部６０および第２引出し部６２を備えてもよい。また、図６ｂのように隣り合うゲートトレンチ部４０の端部をつなげて環状またはＵ字形状にしてもよい。
図９は、本実施形態に係る半導体装置１００の上面の他の一例を示す図である。本例の半導体装置１００は、ダイオード部８０においてＵ字形状を有し、延伸方向に延伸する２本の第１ダミートレンチ部３０のＹ軸方向のピッチＷＤｄｄ'が、図６ａに示す半導体装置１００よりも大きい点で、図６ａに示す半導体装置１００と異なる。本例の半導体装置１００も、図６ａおよび図８ｂに示す半導体装置１００と同様に、ダイオード部８０における第１ダミートレンチ部３０がＵ字形状を有する。なお、端部Ｓ'は、Ｕ字形状を有する第１ダミートレンチ部３０のＸ軸方向最も正側の端である。端部Ｔ'は、ゲートトレンチ部４０のＸ軸方向最も負側の端である。
ピッチＷＤｄｄ'は、トランジスタ部７０におけるゲートトレンチ部４０の配列方向のピッチＷｄｄの１／２よりも大きくてよい。ピッチＷＤｄｄ'は、ピッチＷｄｄと等しくてよい。図９は、ピッチＷＤｄｄ'がピッチＷｄｄと等しい一例を示している。
本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０が、ダイオード部８０外のトランジスタ部７０まで延伸して設けられる。このため、図１および図６ａから図８ｂに示す半導体装置１００と同様に、半導体基板１０の中心付近に、段差Ｄｆを有する第１引出し部６０を設ける必要が無い。このため、当該第１引出し部６０にワイヤボンディングを行う場合に発生し易い、半導体基板１０のクラック等の不具合が生じにくい。
また、本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０が、ダイオード部８０外のトランジスタ部７０まで延伸して設けられ、ダイオード部８０外の第１引出し部６０と電気的に接続される。このため、図１および図６ａから図８ｂに示す半導体装置１００と同様に、第１ダミートレンチ部３０のトレンチ幅が狭い場合、当該第１ダミートレンチ部３０の上部の層間絶縁膜（不図示）に当該コンタクトホールを形成してコンタクトを取るために微細なプロセスが不要となる。また、当該第１ダミートレンチ部３０のトレンチ幅が広い場合、トレンチに埋め込むポリシリコンの厚膜化により当該第１ダミートレンチ部３０上面に生じる段差が増加し、当該第１ダミートレンチ部３０にコンタクトを取るプロセスの難易度が上がることを回避することができる。
また、本例の半導体装置１００は、図６ａおよび図８ｂに示す半導体装置１００と同様に、第１ダミートレンチ部３０がＵ字形状を有し、図１に示す半導体装置１００におけるトレンチのＴ字交差および十字交差を有さないので、交差部に発生し易いトレンチ幅の拡大が生じない。即ち、本例の半導体装置１００は、第１ダミートレンチ部３０のトレンチ幅を均一にすることができる。このため、トレンチ幅の拡大によるポリシリコンの落ち込み領域の発生を抑制することができる。このため、ポリシリコンの落ち込み領域が、直線状のトレンチ部よりも深くなることを防ぐことができる。
また、本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０のＹ軸方向のピッチＷＤｄｄ'が、図６ａに示す半導体装置１００よりも大きい。このため、ダイオード部８０のベース領域１４のドーピング濃度をトランジスタ部７０のウェル領域１１より低くすることにより、ダイオード部８０の耐圧を向上させることができる。 また、ダイオード部８０のベース領域１４の深さをトランジスタ部７０のウェル領域１１より深くすることで、当該ベース領域１４のドーピング濃度と当該ウェル領域１１のドーピング濃度が略同じ場合でも、ダイオード部８０の耐圧を向上させることができる。
本例の半導体装置１００は、図６ｂに示す半導体装置１００のようにトランジスタ部７０のゲートトレンチ部４０が環状およびＵ字形状を有してもよい。第２ダミートレンチ部３１は、環状のゲートトレンチ部４０に囲まれてもよい。また、第１ダミートレンチ部３０は環状のゲートトレンチ部４０と交差するため、環状のゲートトレンチ部４０に囲まれなくてもよく、第２ダミートレンチ部３１も環状のゲートトレンチ部４０に囲まれていない箇所があってもよい。ゲートトレンチ部４０は、隣り合うゲートトレンチ部４０の端部をつなげて環状およびＵ字形状を備えてよい。
図１０は、本実施形態に係る半導体装置１００の上面の他の一例を示す図である。本例の半導体装置１００は、図８ａに示す半導体装置１００において、ダイオード部８０における第１ダミートレンチ部３０のトレンチ間ピッチＷＤｄｄ'が、図８ａに示す半導体装置１００のトレンチ間ピッチＷＤｄｄよりも大きい点で、図８ａに示す半導体装置１００と異なる。本例の半導体装置１００も、図８ａに示す半導体装置１００と同様に、ダイオード部８０における第１ダミートレンチ部３０は、Ｕ字形状を有し、且つ一筆書き形状に設けられる。
本例の半導体装置１００は、トランジスタ部７０において、ダイオード部８０から延伸する第１ダミートレンチ部３０を除き、ゲートトレンチ部４０が設けられる。即ち、本例の半導体装置１００は、フルゲート構造である。トランジスタ部７０においては、ゲートトレンチ部４０がＹ軸方向にトレンチ間ピッチ（１／２）Ｗｇｇにて設けられてよい。ピッチＷｇｇは、図９におけるピッチＷｄｄの１／２であってよい。なお、端部Ｓ'は、Ｕ字形状を有する第１ダミートレンチ部３０のＸ軸方向最も正側の端である。端部Ｔ'は、ゲートトレンチ部４０のＸ軸方向最も負側の端である。
ピッチＷＤｄｄ'は、トランジスタ部７０におけるゲートトレンチ部４０の配列方向のピッチ（１／２）Ｗｇｇよりも大きくてよい。ピッチＷＤｄｄ'は、ピッチ（１／２）Ｗｇｇの２倍、即ちＷｇｇと等しくてよい。図１０は、ピッチＷＤｄｄ'がピッチＷｇｇと等しい一例を示している。
本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０が、ダイオード部８０外のトランジスタ部７０まで延伸して設けられる。このため、図１および図６ａから図９に示す半導体装置１００と同様に、半導体基板１０の中心付近に、段差Ｄｆを有する第１引出し部６０を設ける必要が無い。このため、当該第１引出し部６０にワイヤボンディングを行う場合に発生し易い、半導体基板１０のクラック等の不具合が生じにくい。
また、本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０が、ダイオード部８０外のトランジスタ部７０まで延伸して設けられ、ダイオード部８０外の第１引出し部６０と電気的に接続される。このため、図１および図６ａから図９に示す半導体装置１００と同様に、第１ダミートレンチ部３０のトレンチ幅が狭い場合、当該第１ダミートレンチ部３０の上部の層間絶縁膜（不図示）に当該コンタクトホールを形成してコンタクトを取るための微細なプロセスが不要となる。また、当該第１ダミートレンチ部３０のトレンチ幅が広い場合、トレンチに埋め込むポリシリコンの厚膜化により当該第１ダミートレンチ部３０上面に生じる段差が増加し、当該第１ダミートレンチ部３０にコンタクトを取るプロセスの難易度が上がることを回避することができる。
また、本例の半導体装置１００は、図６ａ、図８ａおよび図９に示す半導体装置１００と同様に、第１ダミートレンチ部３０がＵ字形状を有し、図１に示す半導体装置１００におけるトレンチのＴ字交差および十字交差を有さないので、交差部に発生し易いトレンチ幅の拡大が生じない。即ち、本例の半導体装置１００は、第１ダミートレンチ部３０のトレンチ幅を均一にすることができる。このため、トレンチ幅の拡大によるポリシリコンの落ち込み領域の発生を抑制することができる。このため、ポリシリコンの落ち込み領域が、直線状のトレンチ部よりも深くなることを防ぐことができる。
本例の半導体装置１００は、図８ｂに示す半導体装置１００のように、ゲートトレンチ部４０が環状に設けられてもよい。また、第１ダミートレンチ部３０は、環状のゲートトレンチ部４０に囲まれていない。
なお、図６ａ、図７のようにトランジスタ部７０の隣り合うゲートトレンチ部４０の間に第１ダミートレンチ部３０、第２ダミートレンチ部３１、第１引出し部６０および第２引出し部６２を備えてもよい。また、図６ｂのように隣り合うゲートトレンチ部４０の端部をつなげて環状またはＵ字形状にしてもよい。
図１１は、本実施形態に係る半導体装置１００の上面の他の一例を示す図である。本例の半導体装置１００は、図８ａに示す半導体装置１００において、ダイオード部８０における第１ダミートレンチ部３０のトレンチ間ピッチＷＤｄｄが、ピッチＷＤｄｄよりも小さいピッチＷＤｄｄ''で設けられる点で、図８ａに示す半導体装置１００と異なる。本例の半導体装置１００も、図８ａおよび図１０に示す半導体装置１００と同様に、ダイオード部８０における第１ダミートレンチ部３０がＵ字形状を有し、且つ一筆書き形状に設けられる。
本例の半導体装置１００は、トランジスタ部７０において、ダイオード部８０から延伸する第１ダミートレンチ部３０を除き、ゲートトレンチ部４０が設けられる。即ち、本例の半導体装置１００は、フルゲート構造である。トランジスタ部７０においては、ゲートトレンチ部４０がＹ軸方向にトレンチ間ピッチ（１／２）Ｗｇｇにて設けられてよい。ピッチＷｇｇは、図９におけるピッチＷｄｄの１／２であってよい。ピッチＷＤｄｄ''は、トランジスタ部７０におけるゲートトレンチ部４０の配列方向のピッチ（１／２）Ｗｇｇよりも小さくてよい。なお、端部Ｓ'は、Ｕ字形状を有する第１ダミートレンチ部３０のＸ軸方向最も正側の端である。端部Ｔ'は、ゲートトレンチ部４０のＸ軸方向最も負側の端である。
本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０が、ダイオード部８０外のトランジスタ部７０まで延伸して設けられる。このため、図１および図６ａから１０に示す半導体装置１００と同様に、半導体基板１０の中心付近に、段差Ｄｆを有する第１引出し部６０を設ける必要が無い。このため、当該第１引出し部６０にワイヤボンディングを行う場合に発生し易い、半導体基板１０のクラック等の不具合が生じにくい。
また、本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０が、ダイオード部８０外のトランジスタ部７０まで延伸して設けられ、ダイオード部８０外の第１引出し部６０と電気的に接続される。このため、図１および図６ａから１０に示す半導体装置１００と同様に、第１ダミートレンチ部３０のトレンチ幅が狭い場合、当該第１ダミートレンチ部３０の上部の層間絶縁膜に当該コンタクトホールを形成してコンタクトを取るための微細なプロセスが不要となる。また、当該第１ダミートレンチ部３０のトレンチ幅が広い場合、トレンチに埋め込むポリシリコンの厚膜化により当該第１ダミートレンチ部３０上面に生じる段差が増加し、当該第１ダミートレンチ部３０にコンタクトを取るプロセスの難易度が上がることを回避することができる。
また、本例の半導体装置１００は、図６ａ、図８ａ、図９および図１０に示す半導体装置１００と同様に、第１ダミートレンチ部３０がＵ字形状を有し、図１に示す半導体装置１００におけるトレンチのＴ字交差および十字交差を有さないので、交差部に発生し易いトレンチ幅の拡大が生じない。即ち、本例の半導体装置１００は、第１ダミートレンチ部３０のトレンチ幅を均一にすることができる。このため、トレンチ幅の拡大によるポリシリコンの落ち込み領域の発生を抑制することができる。このため、ポリシリコンの落ち込み領域が、直線状のトレンチ部よりも深くなることを防ぐことができる。
また、本例の半導体装置１００は、ダイオード部８０における第１ダミートレンチ部３０が、図８ａに示す半導体装置１００よりも高密度に設けられる。このため、図８ａに示す半導体装置１００よりも、ダイオード部８０の耐圧を向上させることができる。なお、ダイオード部８０の耐圧は、第１ダミートレンチ部３０の密度およびベース領域１４のドーピング濃度により、調整することができる。
本例の半導体装置１００は、図８ｂに示す半導体装置１００のように、ゲートトレンチ部４０が環状に設けられてもよい。また、第１ダミートレンチ部３０は、環状のゲートトレンチ部４０に囲まれていない。
なお、図６ａ、図７のようにトランジスタ部７０の隣り合うゲートトレンチ部４０の間に第１ダミートレンチ部３０、第２ダミートレンチ部３１、第１引出し部６０および第２引出し部６２を備えてもよい。また、図６ｂのように隣り合うゲートトレンチ部４０の端部をつなげて環状またはＵ字形状にしてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１８・・・ドリフト領域、２２・・・コレクタ領域、３０・・・第１ダミートレンチ部、３１・・・第２ダミートレンチ部、３２・・・ダミー絶縁膜、３３・・・絶縁膜、３４・・・ダミー導電部、３６・・・トレンチパターン、３８・・ポリシリコンパターン、４０・・・ゲートトレンチ部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲートリング、５４・・・コンタクトホール、６０・・・第１引出し部、６２・・・第２引出し部、７０・・・トランジスタ部、８０・・・ダイオード部、１００・・・半導体装置、１５０・・・半導体装置、１６０・・・半導体装置

Claims (12)

  1. 第１導電型のドリフト領域を有する半導体基板と、
    前記半導体基板の下面に形成されたカソード領域と、
    前記半導体基板の下面に前記カソード領域が形成されたダイオード部と、
    前記半導体基板の上面から前記ドリフト領域まで設けられ、一部分が前記ダイオード部に設けられ、他の一部分が前記ダイオード部外に設けられ、前記半導体基板の上面において前記ダイオード部から前記ダイオード部外まで、予め定められた延伸方向に延伸し連続して設けられる第１ダミートレンチ部と、
    前記半導体基板の上面に設けられ、前記ダイオード部外において前記第１ダミートレンチ部と電気的に接続される第１引出し部と、
    前記半導体基板に、前記半導体基板の上面視で、前記延伸方向に前記ダイオード部と隣接して設けられたトランジスタ部と、
    を備え、
    前記トランジスタ部は、前記第１ダミートレンチ部を有する半導体装置。
  2. 前記第１ダミートレンチ部は、前記ダイオード部および前記トランジスタ部において、前記半導体基板の上面視で、前記延伸方向と直交する配列方向に、予め定められたトレンチ間ピッチで配列される、
    請求項１に記載の半導体装置。
  3. 前記半導体基板の上面に設けられた第２引出し部をさらに備え、
    前記トランジスタ部は、前記延伸方向に延伸し、前記半導体基板の上面から内部へ向かって設けられた第２ダミートレンチ部をさらに有し、
    前記第２ダミートレンチ部は、前記第２引出し部と電気的に接続され、
    前記第１引出し部および前記第２引出し部は、前記配列方向に配列される、
    請求項２に記載の半導体装置。
  4. 前記トランジスタ部は、前記延伸方向に延伸し、前記半導体基板の上面から内部へ向かって設けられたゲートトレンチ部をさらに有し、
    前記ゲートトレンチ部は、予め定められた前記トレンチ間ピッチと異なるトレンチ間ピッチで、前記配列方向に配列される、
    請求項２または３に記載の半導体装置。
  5. 前記半導体基板の上面視で、前記ゲートトレンチ部の前記ダイオード部側の端部と、前記ダイオード部における前記第１ダミートレンチ部の端部との前記延伸方向の距離が、前記トランジスタ部における前記ゲートトレンチ部と、前記ゲートトレンチ部と隣接する前記第１ダミートレンチ部との前記配列方向のトレンチ間ピッチの２倍以下である、
    請求項４に記載の半導体装置。
  6. 前記トランジスタ部は、前記半導体基板の上面に、前記ゲートトレンチ部と隣接し、前記延伸方向に複数配列されたエミッタ領域を有し、
    前記半導体基板の上面視で、前記ゲートトレンチ部の前記ダイオード部側の端部と
    前記トランジスタ部において最も前記ダイオード部側に設けられる前記エミッタ領域との前記延伸方向の距離が、前記ゲートトレンチ部の前記ダイオード部側の端部と反対側の端部と、前記ダイオード部から前記延伸方向に最も離れて設けられる前記エミッタ領域との前記延伸方向の距離よりも小さい、請求項４または５に記載の半導体装置。
  7. 前記トランジスタ部は、前記半導体基板の下面にコレクタ領域を有し、
    前記カソード領域と前記コレクタ領域との境界が、前記半導体基板の上面視で、前記ゲートトレンチ部の前記ダイオード部側の端部と、前記ダイオード部における前記第１ダミートレンチ部の端部との前記延伸方向における中点よりも、前記トランジスタ部の側に位置する、
    請求項４から６のいずれか一項に記載の半導体装置。
  8. 前記トランジスタ部は、前記半導体基板の下面にコレクタ領域を有し、
    前記カソード領域と前記コレクタ領域との境界が、前記半導体基板の上面視で、前記ゲートトレンチ部の前記ダイオード部側の端部と、前記ダイオード部における前記第１ダミートレンチ部の端部との前記延伸方向における中点よりも、前記ダイオード部の側に位置する、
    請求項４から６のいずれか一項に記載の半導体装置。
  9. 前記ダイオード部において、前記配列方向で隣接する前記第１ダミートレンチ部のトレンチ間ピッチが、予め定められた前記トレンチ間ピッチの１／２よりも小さい、請求項２または８に記載の半導体装置。
  10. 前記ダイオード部において、前記配列方向で隣接する前記第１ダミートレンチ部のトレンチ間ピッチが、予め定められた前記トレンチ間ピッチの１／２よりも大きい、請求項２または８に記載の半導体装置。
  11. 第１導電型のドリフト領域を有する半導体基板と、
    前記半導体基板の下面に形成されたカソード領域と、
    前記半導体基板の下面に前記カソード領域が形成されたダイオード部と、
    前記半導体基板の上面から前記ドリフト領域まで設けられ、一部分が前記ダイオード部に設けられ、他の一部分が前記ダイオード部外に設けられ、前記半導体基板の上面において前記ダイオード部から前記ダイオード部外まで、予め定められた延伸方向に延伸し連続して設けられる第１ダミートレンチ部と、
    前記半導体基板の上面に設けられ、前記ダイオード部外において前記第１ダミートレンチ部と電気的に接続される第１引出し部と、
    を備え、
    前記第１ダミートレンチ部は、前記ダイオード部において、前記半導体基板の上面視でＵ字形状を有する、半導体装置。
  12. 前記第１ダミートレンチ部は、前記ダイオード部において、前記半導体基板の上面視で一筆書きの形状である、請求項１１に記載の半導体装置。
JP2017214256A 2017-11-06 2017-11-06 半導体装置 Active JP7069646B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2017214256A JP7069646B2 (ja) 2017-11-06 2017-11-06 半導体装置
US16/136,285 US10483357B2 (en) 2017-11-06 2018-09-20 Semiconductor device
CN201811123099.9A CN109755239B (zh) 2017-11-06 2018-09-26 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017214256A JP7069646B2 (ja) 2017-11-06 2017-11-06 半導体装置

Publications (2)

Publication Number Publication Date
JP2019087623A JP2019087623A (ja) 2019-06-06
JP7069646B2 true JP7069646B2 (ja) 2022-05-18

Family

ID=66327632

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017214256A Active JP7069646B2 (ja) 2017-11-06 2017-11-06 半導体装置

Country Status (3)

Country Link
US (1) US10483357B2 (ja)
JP (1) JP7069646B2 (ja)
CN (1) CN109755239B (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7404702B2 (ja) * 2019-08-09 2023-12-26 富士電機株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050211A (ja) 2008-08-20 2010-03-04 Denso Corp 半導体装置の製造方法
WO2016006696A1 (ja) 2014-07-11 2016-01-14 新電元工業株式会社 半導体装置及び半導体装置の製造方法
US20160141400A1 (en) 2014-11-13 2016-05-19 Mitsubishi Electric Corporation Semiconductor device
US20170236908A1 (en) 2016-02-16 2017-08-17 Fuji Electric Co., Ltd. Semiconductor device
JP2017147435A (ja) 2016-02-16 2017-08-24 富士電機株式会社 半導体装置
WO2017146148A1 (ja) 2016-02-23 2017-08-31 富士電機株式会社 半導体装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007134625A (ja) * 2005-11-14 2007-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP5283326B2 (ja) * 2006-10-27 2013-09-04 三菱電機株式会社 半導体装置およびその製造方法
JP6022774B2 (ja) * 2012-01-24 2016-11-09 トヨタ自動車株式会社 半導体装置
JP6003961B2 (ja) * 2014-11-04 2016-10-05 トヨタ自動車株式会社 半導体装置
JP6344483B2 (ja) 2014-11-17 2018-06-20 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6406454B2 (ja) * 2015-07-07 2018-10-17 富士電機株式会社 半導体装置
DE112016000210T5 (de) * 2015-07-16 2017-09-07 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen der Halbleitervorrichtung
WO2017155122A1 (ja) * 2016-03-10 2017-09-14 富士電機株式会社 半導体装置
US10205012B2 (en) * 2016-03-11 2019-02-12 Fuji Electric Co., Ltd. Semiconductor device

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010050211A (ja) 2008-08-20 2010-03-04 Denso Corp 半導体装置の製造方法
WO2016006696A1 (ja) 2014-07-11 2016-01-14 新電元工業株式会社 半導体装置及び半導体装置の製造方法
US20170040423A1 (en) 2014-07-11 2017-02-09 Shindengen Electric Manufacturing Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US20160141400A1 (en) 2014-11-13 2016-05-19 Mitsubishi Electric Corporation Semiconductor device
JP2016096222A (ja) 2014-11-13 2016-05-26 三菱電機株式会社 半導体装置
US20170236908A1 (en) 2016-02-16 2017-08-17 Fuji Electric Co., Ltd. Semiconductor device
JP2017147435A (ja) 2016-02-16 2017-08-24 富士電機株式会社 半導体装置
WO2017146148A1 (ja) 2016-02-23 2017-08-31 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
US10483357B2 (en) 2019-11-19
CN109755239B (zh) 2023-10-03
CN109755239A (zh) 2019-05-14
US20190140058A1 (en) 2019-05-09
JP2019087623A (ja) 2019-06-06

Similar Documents

Publication Publication Date Title
JP7435672B2 (ja) 半導体装置
CN102376709B (zh) 半导体器件
US10062774B2 (en) Trench-type insulated gate semiconductor device including an emitter trench and an overlapped floating region
JP7268330B2 (ja) 半導体装置および製造方法
JP7327672B2 (ja) 半導体装置
JP6540906B2 (ja) 半導体装置
US10026833B2 (en) Semiconductor device and semiconductor device manufacturing method
WO2018151227A1 (ja) 半導体装置
JPWO2019111572A1 (ja) 半導体装置
JP2012043890A (ja) 半導体装置
JP6954449B2 (ja) 半導体装置
WO2023127255A1 (ja) 半導体装置
JPWO2019117248A1 (ja) 半導体装置
US11552002B2 (en) Semiconductor device
JP6135181B2 (ja) 半導体装置
JP2020038986A (ja) 半導体装置
CN108010963A (zh) 具有减小的饱和电压的竖直沟道半导体器件
JP7069646B2 (ja) 半導体装置
JP2017034156A (ja) 半導体装置およびその製造方法
WO2022044542A1 (ja) 半導体装置および半導体装置の製造方法
CN110634947B (zh) 功率半导体器件及其制造方法
JP2022034808A (ja) 半導体装置
JP7781041B2 (ja) 半導体装置及びその製造方法
JP7752057B2 (ja) 半導体装置およびその製造方法
JP2024022428A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201014

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210914

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210921

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211108

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220405

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220418

R150 Certificate of patent or registration of utility model

Ref document number: 7069646

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250