WO2023127255A1 - 半導体装置 - Google Patents

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WO2023127255A1
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要 三塚
祐樹 唐本
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富士電機株式会社
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Definitions

  • the present invention relates to semiconductor devices.
  • Patent Document 1 JP 2018-195798
  • Patent Document 2 International Publication No. 2018/052098 pamphlet
  • a first aspect of the present invention is a semiconductor device comprising a gate trench portion and a first trench portion adjacent to the gate trench portion, wherein a drift region of a first conductivity type provided in a semiconductor substrate; a second conductivity type base region provided above the base region; a first conductivity type emitter region provided above the base region and having a higher doping concentration than the drift region; a base region provided above the base region; a second conductivity type contact region having a higher doping concentration than the region.
  • the contact region has a first contact portion and a second contact portion extending from the first trench portion to below the lower end of the emitter region in the mesa portion between the gate trench portion and the first trench portion. you can The first contact portion may be provided extending from the first trench portion more than the second contact portion in the trench arrangement direction.
  • the second contact portion may be located below the emitter region and closer to the central portion of the emitter region in the trench extension direction than the first contact portion.
  • the first contact portion and the second contact portion may be in contact with the lower end of the emitter region.
  • the lower end of the emitter region may be in contact with the base region at the central portion of the emitter region in the trench extending direction.
  • the first contact portion may be in contact with the gate trench portion below the emitter region.
  • the second contact portion may be spaced apart from the gate trench portion below the emitter region.
  • the second contact portion may be separated from the gate trench portion by 0.6 ⁇ m or more in the trench arrangement direction.
  • the size of the step in the trench arrangement direction of the first contact portion and the second contact portion may be 10% or more and 50% or less of the mesa width of the mesa portion.
  • the first contact portion and the second contact portion may be provided on the front surface of the semiconductor substrate on the sidewall of the first trench portion.
  • the semiconductor device may include an interlayer insulating film provided above the semiconductor substrate.
  • the emitter region may be connected to the emitter electrode through a contact hole provided through the interlayer insulating film.
  • the emitter region may extend beyond the contact hole from the gate trench portion in the trench arrangement direction.
  • the emitter region may extend from the gate trench portion in the trench arrangement direction and terminate without reaching the first trench portion.
  • the second contact portion may extend beyond the contact hole from the first trench portion in the trench arrangement direction.
  • the contact region may have third contact portions provided alternately with the emitter region along the trench extending direction on the front surface of the semiconductor substrate.
  • the first trench portion may be a dummy trench portion set to the emitter potential.
  • the first trench portion may include a dummy gate trench portion which is set to the gate potential and is not in contact with the emitter region.
  • the first trench portion may be a gate trench portion set to a gate potential.
  • the emitter region may have a first emitter region in contact with the gate trench portion in the mesa portion and separated from the first trench portion.
  • the contact region may be provided below the lower end of the first emitter region on the first trench side in the mesa portion.
  • the emitter region may have a second emitter region in contact with the first trench portion in the mesa portion and separated from the gate trench portion.
  • the contact region may also be provided below the lower end of the second emitter region on the gate trench side in the mesa portion.
  • the first emitter regions and the second emitter regions may be alternately provided in the trench extending direction of the gate trench portion.
  • FIG. 1B is an example of a cross-sectional view taken along line aa' in FIG. 1A.
  • FIG. 1B is an example of a bb' cross-sectional view in FIG. 1A.
  • An example of an enlarged view of the front surface 21 of the semiconductor device 100 is shown.
  • An example of an enlarged view at the lower end of the emitter region 12 is shown.
  • FIG. 1D is an example of a cc′ cross-sectional view in FIG. 1D.
  • FIG. 1D is an example of a cross-sectional view taken along line dd' in FIG. 1D.
  • 4A and 4B are diagrams for explaining an example of a method for manufacturing the semiconductor device 100; FIG.
  • FIG. 4B is an example of a cross-sectional view along ee' in FIG. 4A.
  • An example of the top view of the semiconductor device 100 which is a modification is shown.
  • FIG. 5B is an example of a cross-sectional view taken along line ff' in FIG. 5A.
  • An example of the top view of the semiconductor device 100 which is a modification is shown.
  • FIG. 6B is an example of a cross-sectional view taken along line gg' in FIG. 6A.
  • FIG. 7B is an example of a cross-sectional view taken along line hh' in FIG. 7A.
  • one side in a direction parallel to the depth direction of the semiconductor substrate is called “upper”, and the other side is called “lower”.
  • One of the two main surfaces of a substrate, layer or other member is called the front surface and the other surface is called the back surface.
  • the directions of "top”, “bottom”, “front”, and “back” are not limited to the direction of gravity or the mounting direction to a substrate or the like when the semiconductor device is mounted.
  • the plane parallel to the front surface of the semiconductor substrate is defined as the XY plane
  • the direction forming a right-handed system with the X-axis and the Y-axis and parallel to the depth direction of the semiconductor substrate is defined as the Z-axis. do.
  • the first conductivity type is the N type and the second conductivity type is the P type is shown, but the first conductivity type may be the P type and the second conductivity type may be the N type.
  • the conductivity types of the substrate, layers, regions, etc. in each embodiment have opposite polarities.
  • layers and regions prefixed with N or P mean that electrons or holes are majority carriers, respectively. Also, + and - attached to N and P mean higher doping concentration and lower doping concentration, respectively, than layers or regions not labeled with those symbols.
  • FIG. 1A shows an example of a top view of the semiconductor device 100.
  • FIG. A semiconductor device 100 of this example is a semiconductor chip including a transistor section 70 and a diode section 80 .
  • the semiconductor device 100 is a trench gate type RC-IGBT (Reverse Conducting Insulated Gate Bipolar Transistor) in which a plurality of trench portions are arranged.
  • the plurality of trench portions is a striped pattern arranged in the X-axis direction and extending in the Y-axis direction.
  • the transistor portion 70 is a region obtained by projecting the collector region 22 provided on the back side of the semiconductor substrate 10 onto the upper surface of the semiconductor substrate 10, which will be described later in FIG. 1B.
  • Collector region 22 has a second conductivity type.
  • the collector region 22 in this example is of P+ type as an example.
  • the transistor section 70 includes transistors such as IGBTs.
  • the diode portion 80 is a region obtained by projecting a cathode region 82 provided on the back side of the semiconductor substrate 10 onto the upper surface of the semiconductor substrate 10, which will be described later in FIG. 1B.
  • Cathode region 82 has a first conductivity type.
  • the cathode region 82 in this example is of the N+ type as an example.
  • the diode section 80 includes a diode such as a free wheel diode (FWD) provided adjacent to the transistor section 70 on the upper surface of the semiconductor substrate 10 .
  • FWD free wheel diode
  • FIG. 1A shows the area around the chip end, which is the edge side of the semiconductor device 100, and omits other areas.
  • an edge termination structure is provided in the region on the negative side in the Y-axis direction.
  • the edge termination structure relieves electric field concentration on the top side of the semiconductor substrate 10 .
  • Edge termination structures include, for example, guard rings, field plates, RESURF, and combinations thereof. In this example, for the sake of convenience, the edge on the negative side in the Y-axis direction will be described, but the other edges of the semiconductor device 100 are the same.
  • the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, a nitride semiconductor substrate such as gallium nitride, or the like.
  • the semiconductor substrate 10 of this example is a silicon substrate.
  • the semiconductor device 100 of this example includes a gate trench portion 40, a dummy trench portion 30, an emitter region 12, a base region 14, a contact region 15, and a well region 17 on the front surface of a semiconductor substrate 10. Prepare.
  • the semiconductor device 100 of this example also includes an emitter electrode 52 and a gate metal layer 50 provided above the front surface of the semiconductor substrate 10 .
  • the emitter electrode 52 is provided above the gate trench portion 40 , the dummy trench portion 30 , the emitter region 12 , the base region 14 , the contact region 15 and the well region 17 . Also, the gate metal layer 50 is provided above the gate trench portion 40 and the well region 17 .
  • the emitter electrode 52 and the gate metal layer 50 are made of a material containing metal.
  • at least a partial region of emitter electrode 52 is formed of aluminum, an aluminum-silicon alloy, or an aluminum-silicon-copper alloy.
  • At least some regions of gate metal layer 50 may be formed of aluminum, an aluminum-silicon alloy, or an aluminum-silicon-copper alloy.
  • the emitter electrode 52 and the gate metal layer 50 may have a barrier metal made of titanium, a titanium compound or the like under the region made of aluminum or the like. Emitter electrode 52 and gate metal layer 50 are provided separately from each other.
  • the emitter electrode 52 and the gate metal layer 50 are provided above the semiconductor substrate 10 with the interlayer insulating film 38 interposed therebetween.
  • the interlayer insulating film 38 is omitted in FIG. 1A.
  • a contact hole 54 , a contact hole 55 and a contact hole 56 are provided through the interlayer insulating film 38 .
  • the contact hole 55 connects the gate metal layer 50 and the gate conductive portion in the gate trench portion 40 of the transistor portion 70 .
  • a plug made of tungsten or the like may be formed inside the contact hole 55 .
  • the contact hole 56 connects the emitter electrode 52 and the dummy conductive portion within the dummy trench portion 30 .
  • a plug made of tungsten or the like may be formed inside the contact hole 56 .
  • the connecting portion 25 electrically connects the front surface side electrode such as the emitter electrode 52 or the gate metal layer 50 and the semiconductor substrate 10 .
  • the connection 25 is provided between the gate metal layer 50 and the gate conductor.
  • the connecting portion 25 is also provided between the emitter electrode 52 and the dummy conductive portion.
  • the connection portion 25 is a conductive material such as polysilicon doped with impurities.
  • the connecting portion 25 is polysilicon (N+) doped with N-type impurities.
  • the connecting portion 25 is provided above the front surface of the semiconductor substrate 10 via an insulating film such as an oxide film.
  • the gate trench portions 40 are arranged at predetermined intervals along a predetermined trench arrangement direction (the X-axis direction in this example). As an example, the gate trench portions 40 are arranged with a trench interval of 1.5 ⁇ m from adjacent trench portions, but the trench interval is not limited to this interval.
  • the gate trench portion 40 of this example includes two extending portions 41 extending along a trench extending direction (Y-axis direction in this example) parallel to the front surface of the semiconductor substrate 10 and perpendicular to the trench arrangement direction. , may have a connecting portion 43 connecting the two extension portions 41 .
  • At least a portion of the connecting portion 43 is preferably formed in a curved shape.
  • the gate metal layer 50 may be connected with the gate conductive portion.
  • the dummy trench portion 30 of this example is a trench portion electrically connected to the emitter electrode 52 and set to the emitter potential. Like the gate trench portions 40, the dummy trench portions 30 are arranged at predetermined intervals along a predetermined trench arrangement direction (X-axis direction in this example). As an example, the dummy trench portions 30 are arranged with a trench interval of 1.5 ⁇ m from adjacent trench portions, but the trench interval is not limited to this interval. In particular, the trench interval of the dummy trench portion 30 may be set to be different from the trench interval of the gate trench portion 40 .
  • the dummy trench portion 30 of this example may have a U-shape on the front surface of the semiconductor substrate 10, similarly to the gate trench portion 40. As shown in FIG.
  • the dummy trench portion 30 may have two extension portions 31 extending along the trench extension direction and a connection portion 33 connecting the two extension portions 31 .
  • the dummy trench portion 30 may have a floating potential that is not set to a predetermined potential.
  • the dummy trench portion 30 is an example of a first trench portion adjacent to the gate trench portion 40 .
  • the first trench portion adjacent to the gate trench portion 40 may be the dummy trench portion 30 set to the emitter potential.
  • the first trench portion adjacent to the gate trench portion 40 may be the gate trench portion 40 set to the gate potential.
  • the first trench portion adjacent to the gate trench portion 40 may be the dummy gate trench portion 130 which is set to the gate potential and is not in contact with the emitter region 12 .
  • the dummy gate trench portion 130 will be described later.
  • the transistor section 70 of this example has a structure in which two gate trench sections 40 having connection portions 43 and two dummy trench sections 30 having no connection portions are repeatedly arranged. That is, the arrangement ratio of the gate trench portions 40 and the dummy trench portions 30 may be set to a predetermined desired arrangement ratio. In the transistor section 70 of this example, the ratio of the number of the gate trench sections 40 and the number of the dummy trench sections 30 is 1:1.
  • the transistor section 70 of this example has the dummy trench section 30 between the two extension sections 41 connected by the connection section 43 .
  • the number of gate trench portions 40 may be the number of extension portions 41 .
  • the number of dummy trench portions 30 may be the number of extension portions 31 .
  • the ratio of the gate trench portion 40 and the dummy trench portion 30 is not limited to this example.
  • a ratio of the gate trench portion 40 and the dummy trench portion 30 may be 2:3 or 2:4.
  • the dummy trench portion 30 may not be provided in the transistor portion 70 and the entire gate trench portion 40 may be used as a so-called full-gate structure.
  • the ratio between the gate trench portion 40 and the dummy trench portion 30 disclosed in this specification may be read as the ratio between the gate trench portion 40 and the dummy trench.
  • Dummy trenches include trenches in which channels are not formed on sidewalls, such as the dummy trench portion 30 or the later-described dummy gate trench portion 130 .
  • the well region 17 is a region of the second conductivity type provided closer to the front surface of the semiconductor substrate 10 than the drift region 18, which will be described later.
  • Well region 17 is an example of a well region provided on the edge side of semiconductor device 100 .
  • Well region 17 is of P+ type, for example.
  • the well region 17 is formed within a predetermined range from the edge of the active region on the side where the gate metal layer 50 is provided.
  • the diffusion depth of well region 17 may be deeper than the depths of gate trench portion 40 and dummy trench portion 30 .
  • a portion of gate trench portion 40 and dummy trench portion 30 on the side of gate metal layer 50 is formed in well region 17 .
  • the bottoms of the ends of the gate trench portion 40 and the dummy trench portion 30 in the trench extending direction may be covered with the well region 17 .
  • the contact hole 54 is formed above each region of the emitter region 12 and the contact region 15 in the transistor section 70 . In contact hole 54, emitter region 12 and contact region 15 are exposed. The contact holes 54 are not provided above the well regions 17 provided at both ends in the Y-axis direction. Thus, one or more contact holes 54 are formed in the interlayer insulating film. One or more contact holes 54 may be provided extending in the trench extending direction. A plug region 11 (not shown) may be provided below the contact hole 54 .
  • the plug region 11 may be provided below the contact hole 54 .
  • the plug region 11 may be provided below the contact hole 54 and above the contact region 15 .
  • the plug region 11 may be provided below the contact hole 54 and above the base region 14 .
  • the plug region 11 may be provided on the mesa portion 71 or may be provided on the mesa portion 81 .
  • the plug region 11 may be provided below the contact hole 54 and not above the emitter region 12 . In this case, the plug regions 11 may be provided discretely along the contact holes 54 corresponding to the repeated structure of the emitter regions 12 and the contact regions 15 . However, the plug region 11 may be provided below the contact hole 54 and above the emitter region 12 .
  • the plug region 11 may be provided extending in the Y-axis direction along the contact hole 54 in the mesa portion 81 .
  • the mesa portion 71 and the mesa portion 81 are mesa portions provided adjacent to the trench portion within a plane parallel to the front surface of the semiconductor substrate 10 .
  • the mesa portion is a portion of the semiconductor substrate 10 sandwiched between two adjacent trench portions, and may be a portion from the front surface of the semiconductor substrate 10 to the deepest bottom portion of each trench portion. .
  • the extending portion of each trench portion may be one trench portion. That is, the mesa portion may be a region sandwiched between the two extending portions.
  • the mesa portion 71 is provided adjacent to at least one of the dummy trench portion 30 and the gate trench portion 40 in the transistor portion 70 .
  • Mesa portion 71 has well region 17 , emitter region 12 , base region 14 and contact region 15 on the front surface of semiconductor substrate 10 .
  • the mesa portion 81 is provided adjacent to the dummy trench portion 30 in the diode portion 80 .
  • the trench portion in the mesa portion 81 may be electrically connected to the emitter electrode 52 through the contact hole 56 and set to the emitter potential. That is, the trench portion provided in the diode portion 80 may be the dummy trench portion 30 .
  • the mesa portion 81 has a well region 17 and a base region 14 on the front surface of the semiconductor substrate 10 .
  • An emitter electrode 52 is also arranged on the upper surface of the mesa portion 81 .
  • the metal layer of the emitter electrode 52 may function as an anode electrode in the diode section 80 .
  • the base region 14 is a region of the second conductivity type provided on the front surface side of the semiconductor substrate 10 in the transistor section 70 .
  • Base region 14 is, for example, P-type.
  • the base regions 14 may be provided at both ends of the mesa portion 71 in the Y-axis direction on the front surface 21 of the semiconductor substrate 10 . Note that FIG. 1A shows only one end of the base region 14 in the Y-axis direction.
  • the emitter region 12 is a region of the first conductivity type having a higher doping concentration than the drift region 18 described later in FIG. 1B.
  • the emitter region 12 in this example is of N+ type as an example.
  • the dopant of emitter region 12 is phosphorus (P) or arsenic (As).
  • Emitter region 12 is provided in contact with gate trench portion 40 on the front surface of mesa portion 71 .
  • the emitter region 12 may be provided extending in the X-axis direction from one of the two trench portions sandwiching the mesa portion 71 to the other.
  • the emitter region 12 is also provided below the contact hole 54 .
  • Emitter region 12 is connected to emitter electrode 52 through contact hole 54 provided through interlayer insulating film 38 .
  • the emitter region 12 may extend to the dummy trench portion 30 and be in contact with the dummy trench portion 30 . However, the emitter region 12 may terminate without reaching the dummy trench portion 30 and may not be in contact with the dummy trench portion 30 . The emitter region 12 of this example is not in contact with the dummy trench portion 30 .
  • the contact region 15 is a second conductivity type region with a higher doping concentration than the base region 14 .
  • the contact region 15 in this example is of P+ type as an example.
  • An example of a dopant for contact region 15 is boron (B).
  • the contact region 15 of this example is provided on the front surface 21 of the mesa portion 71 .
  • the contact region 15 may be provided in the X-axis direction from one to the other of the two trench portions sandwiching the mesa portion 71 . However, the contact region 15 may be separated from the gate trench portion 40 below the emitter region 12 at the portion where the emitter region 12 contacts the gate trench portion 40 .
  • the contact region 15 may or may not be in contact with the gate trench portion 40 . Also, the contact region 15 may or may not be in contact with the dummy trench portion 30 . In this example, contact region 15 is in contact with dummy trench portion 30 and gate trench portion 40 . The contact region 15 is also provided below the contact hole 54 . Note that the contact region 15 may also be provided in the mesa portion 81 .
  • FIG. 1B is an example of a cross-sectional view taken along line aa' in FIG. 1A.
  • the aa' cross section is the XZ plane extending from the transistor section 70 to the diode section 80 and passing through the emitter region 12 in the transistor section 70 .
  • the semiconductor device 100 of this example has a semiconductor substrate 10, an interlayer insulating film 38, an emitter electrode 52 and a collector electrode 24 in the aa' section. Emitter electrode 52 is formed above semiconductor substrate 10 and interlayer insulating film 38 .
  • the drift region 18 is a first conductivity type region provided in the semiconductor substrate 10 .
  • the drift region 18 in this example is of the N ⁇ type as an example.
  • Drift region 18 may be a remaining region of semiconductor substrate 10 where no other doping regions are formed. That is, the doping concentration of drift region 18 may be the doping concentration of semiconductor substrate 10 .
  • the buffer region 20 is a first conductivity type region provided below the drift region 18 .
  • the buffer region 20 of this example is of N type as an example.
  • the doping concentration of buffer region 20 is higher than the doping concentration of drift region 18 .
  • the buffer region 20 may function as a field stop layer that prevents the depletion layer spreading from the lower surface side of the base region 14 from reaching the collector region 22 of the second conductivity type and the cathode region 82 of the first conductivity type.
  • the collector region 22 is provided below the buffer region 20 in the transistor section 70 .
  • a collector electrode 24 is formed on the back surface 23 of the semiconductor substrate 10 .
  • the collector electrode 24 is made of a conductive material such as metal.
  • the base region 14 is a region of the second conductivity type provided above the drift region 18 in the mesa portion 71 and the mesa portion 81 .
  • the base region 14 is provided in contact with the gate trench portion 40 .
  • the base region 14 may be provided in contact with the dummy trench portion 30 .
  • the emitter region 12 is provided between the base region 14 and the front surface 21 in the mesa portion 71 . Emitter region 12 is provided in contact with gate trench portion 40 . The emitter region 12 may or may not contact the dummy trench portion 30 .
  • the plug region 11 is a second conductivity type region with a higher doping concentration than the contact region 15 .
  • the plug region 11 in this example is of P++ type as an example.
  • the plug region 11 in this example is provided on the front surface 21 .
  • plug region 11 is provided above base region 14 .
  • the lower end of plug region 11 may be shallower than the lower end of emitter region 12 .
  • the plug region 11 may be provided extending in the Y-axis direction along the contact hole 54 in the mesa portion 81 .
  • One or more gate trench portions 40 and one or more dummy trench portions 30 are provided on the front surface 21 .
  • Each trench portion extends from the front surface 21 to the drift region 18 .
  • each trench portion also penetrates these regions and reaches drift region 18 .
  • the fact that the trench penetrates the doping region is not limited to the order of forming the doping region and then forming the trench.
  • a structure in which a doping region is formed between the trench portions after the trench portions are formed is also included in the structure in which the trench portion penetrates the doping regions.
  • the gate trench portion 40 has a gate trench formed in the front surface 21 , a gate insulating film 42 and a gate conductive portion 44 .
  • a gate insulating film 42 is formed to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is formed inside the gate insulating film 42 inside the gate trench.
  • the gate insulating film 42 insulates the gate conductive portion 44 from the semiconductor substrate 10 .
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • Gate trench portion 40 is covered with interlayer insulating film 38 on front surface 21 .
  • a potential of a gate electrode such as an IGBT is applied to the gate conductive portion 44 .
  • the gate conductive portion 44 includes a region facing the adjacent base region 14 on the mesa portion 71 side with the gate insulating film 42 interposed therebetween in the depth direction of the semiconductor substrate 10 .
  • a predetermined gate voltage is applied to the gate conductive portion 44, a channel is formed by an electron inversion layer in the surface layer of the interface of the base region 14 in contact with the gate trench.
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40 .
  • the dummy trench portion 30 has a dummy trench, a dummy insulating film 32 and a dummy conductive portion 34 formed on the front surface 21 side.
  • the dummy insulating film 32 is formed covering the inner wall of the dummy trench.
  • the dummy conductive portion 34 is formed inside the dummy trench and inside the dummy insulating film 32 .
  • the dummy insulating film 32 insulates the dummy conductive portion 34 from the semiconductor substrate 10 .
  • the dummy trench portion 30 is covered with an interlayer insulating film 38 on the front surface 21 .
  • a potential of an emitter electrode of an IGBT or the like is applied to the dummy conductive portion 34 .
  • the dummy conductive portion 34 may have a floating potential.
  • the interlayer insulating film 38 is provided above the semiconductor substrate 10 .
  • An emitter electrode 52 is provided above the interlayer insulating film 38 .
  • the interlayer insulating film 38 is provided with one or a plurality of contact holes 54 for electrically connecting the emitter electrode 52 and the semiconductor substrate 10 .
  • Contact hole 55 and contact hole 56 may be similarly provided through interlayer insulating film 38 .
  • the lower end portion 13 is the lower end of the emitter region 12 in the mesa portion 71 and the lower end on the dummy trench portion 30 side. When emitter region 12 reaches dummy trench portion 30 , lower end portion 13 contacts dummy trench portion 30 .
  • At least part of the contact region 15 is provided below the lower end portion 13 in the mesa portion 71 . That is, the contact region 15 is provided deeper than the emitter region 12 and is provided so as to partially overlap the emitter region 12 .
  • the contact region 15 of this example extends from the dummy trench portion 30 to below the lower end portion 13 of the emitter region 12 in the trench arrangement direction. This makes it difficult for holes below the emitter region 12 to be directly extracted through the emitter region 12 . This makes it difficult for the NPNP-type parasitic thyristor from the emitter region 12 to the collector region 22 to turn on, and latch-up of the semiconductor device 100 can be suppressed.
  • the contact region 15 is separated from the gate trench portion 40 at the mesa portion 71 . This makes it easier for the semiconductor device 100 to stably operate without the contact region 15 interfering with the formation of the inversion layer on the side surface of the gate trench portion 40 .
  • the contact region 15 of this example is provided across both sides of the dummy trench portion 30 in the X-axis direction.
  • a mask can be provided on the semiconductor substrate 10 and ions can be implanted into the contact region 15 across the region where the trench portion is provided.
  • the dummy trench portion 30 may be provided by etching the semiconductor substrate 10 after providing the contact region 15 .
  • process pitch miniaturization which shortens the interval between the mesa portions 71, is being carried out.
  • process pitch miniaturization which shortens the interval between the mesa portions 71.
  • the contact region 15 extends below the lower end portion 13 of the emitter region 12 and is separated from the gate trench portion 40 even when the process pitch is reduced. is easy to manufacture.
  • the semiconductor device 100 with high latch-up resistance can be provided without significantly affecting the electrical characteristics.
  • the effect of suppressing latch-up can be achieved if the contact region 15 is provided so as to be connected in the trench extension direction, and the contact region 15 is not limited to contacting the dummy trench portion 30 .
  • the buffer region 20 is laminated above the cathode region 82 and the drift region 18 is laminated above the buffer region 20 .
  • the base region 14 is laminated above the drift region 18 and a PN junction is formed between the base region 14 and the drift region 18 .
  • Base region 14 is electrically connected to emitter electrode 52 through contact hole 54 .
  • FIG. 1C is an example of a bb' cross-sectional view in FIG. 1A.
  • the bb' cross section is the XZ plane that passes through the contact region 15 without passing through the emitter region 12 in the transistor section 70 .
  • the mesa portion 71 in the transistor portion 70 has the base region 14 , the contact region 15 and the plug region 11 above the drift region 18 .
  • the RBSOA Reverse Bias Safe Operating Area
  • the mesa portion 81 may have a structure similar to the example in FIG. 1B.
  • the contact region 15 extends from the gate trench portion 40 to the dummy trench portion 30 .
  • a contact hole 54 is provided above the contact region 15 . Holes are extracted from contact region 15 and plug region 11 through contact hole 54 .
  • the bottom end of contact region 15 may be deeper than the bottom end of plug region 11 .
  • the contact regions 15 are provided with the same depth.
  • contact region 15 is deeper than emitter region 12 .
  • the contact region 15 may be provided at different depths under the emitter region 12 and in other regions.
  • FIG. 1D shows an example of an enlarged view of the front surface 21 of the semiconductor device 100.
  • FIG. The cc' section shows the XZ plane passing through the first contact portion 151, which will be described later.
  • the dd' section shows the XZ plane passing through the second contact portion 152, which will be described later.
  • a dashed line within the emitter region 12 indicates a boundary B between the second contact portion 152 and the base region 14 below the emitter region 12 .
  • the contact region 15 of this example has a first contact portion 151 , a second contact portion 152 and a third contact portion 153 .
  • the first contact portion 151 and the second contact portion 152 are provided extending from the first trench portion to below the lower end of the emitter region 12 in the mesa portion 71 .
  • the first trench portion in this example is the dummy trench portion 30 , it may be the gate trench portion 40 or the dummy gate trench portion 130 .
  • the first trench portion is described as the dummy trench portion 30, it may be changed to the gate trench portion 40 or the dummy gate trench portion 130 as appropriate.
  • the first contact portion 151 and the second contact portion 152 are provided with a step at the end on the gate trench portion 40 side.
  • the step between the first contact portion 151 and the second contact portion 152 is formed to draw an arc like the boundary B, but the shape of the boundary B is not limited to this.
  • the first contact portion 151 is provided extending from the dummy trench portion 30 more than the second contact portion 152 in the trench arrangement direction.
  • the first contact portion 151 is positioned closer to the end portion of the emitter region 12 than the second contact portion 152 in the trench extending direction.
  • the first contact portion 151 of this example is in contact with the gate trench portion 40 in the trench arrangement direction, but may be separated from the gate trench portion 40 .
  • the first contact portion 151 may be provided on the front surface 21 of the semiconductor substrate 10 on the side wall of the dummy trench portion 30 .
  • the second contact portion 152 is positioned closer to the central portion of the emitter region 12 than the first contact portion 151 in the trench extending direction.
  • the central portion of the emitter region 12 in the trench extending direction corresponds to the position of the dd' section.
  • the second contact portion 152 may be provided on the front surface 21 of the semiconductor substrate 10 on the side wall of the dummy trench portion 30 .
  • the third contact portion 153 is provided in a region where the emitter region 12 is not formed when viewed from above.
  • the third contact portion 153 may be provided extending from the dummy trench portion 30 to the gate trench portion 40 on the front surface 21 .
  • the third contact portions 153 of this example are alternately provided with the emitter regions 12 along the trench extending direction on the front surface 21 .
  • the first contact portion 151, the second contact portion 152 and the third contact portion 153 may have the same doping concentration. That is, the first contact portion 151, the second contact portion 152 and the third contact portion 153 may be simultaneously formed by the same ion implantation process.
  • FIG. 1E shows an example of an enlarged view at the lower end of the emitter region 12.
  • FIG. This figure corresponds to the XY plane at a position deeper than the XY plane shown in FIG. 1D.
  • the first contact portion 151 is in contact with the gate trench portion 40 below the emitter region 12 .
  • the first contact portion 151 is in contact with the base region 14 , the second contact portion 152 and the third contact portion 153 .
  • the second contact portion 152 is separated from the gate trench portion 40 below the emitter region 12 .
  • the second contact portion 152 is located below the emitter region 12 and closer to the central portion of the emitter region 12 in the trench extending direction than the first contact portion 151 is.
  • the second contact portion 152 of this example is in contact with the base region 14 at the boundary B in an arc shape when viewed from above.
  • the base region 14 is provided below the emitter region 12 so as to be in contact with the second contact portion 152 and the third contact portion 153 .
  • the lower end of the emitter region 12 is in contact with the base region 14 at the central portion of the emitter region 12 in the trench extending direction.
  • FIG. 1F is an example of a cc' cross-sectional view in FIG. 1D.
  • the cc' section is the XZ plane passing through the first contact portion 151 in the transistor portion 70 .
  • the emitter region 12 extends from the gate trench portion 40 toward the dummy trench portion 30 across the contact hole 54 in the trench arrangement direction. This facilitates current conduction from emitter region 12 through contact hole 54 .
  • the emitter region 12 of this example extends from the gate trench portion 40 toward the dummy trench portion 30 side in the trench arrangement direction and terminates without reaching the dummy trench portion 30 .
  • the emitter region 12 may be provided extending from the gate trench portion 40 to the dummy trench portion 30 in the trench arrangement direction.
  • the first contact portion 151 extends from the dummy trench portion 30, which is the first trench portion, beyond the contact hole 54 in the trench arrangement direction.
  • the first contact portion 151 is provided on the front surface 21 of the semiconductor substrate 10 on the side wall of the dummy trench portion 30 .
  • the first contact portion 151 has an upper region 92 and a lower region 94 .
  • Upper region 92 is a region in semiconductor substrate 10 that has the same depth as emitter region 12 .
  • the depth of upper region 92 is 0.5 ⁇ m.
  • the depth of the upper region 92 is not limited to this.
  • the doping concentration of the upper region 92 is greater than or equal to 5E19/cm 3 and less than or equal to 2E20/cm 3 .
  • E means a power of 10, for example, 5E19/cm 3 means 5 ⁇ 10 19 /cm 3 .
  • Lower region 94 is provided in a region deeper than emitter region 12 in semiconductor substrate 10 .
  • the lower region 94 extends from the dummy trench portion 30 toward the gate trench portion 40 beyond the lower end portion 13 of the emitter region 12 .
  • the doping concentration of lower region 94 is greater than or equal to 1E19/cm 3 and less than or equal to 1E20/cm 3 .
  • the first contact portion 151 is in contact with the lower end of the emitter region 12 . That is, the upper edge of the lower region 94 is in contact with the lower edge of the emitter region 12 . The first contact portion 151 is also in contact with the lower end portion 13 .
  • the width Wc is the width of the contact region 15 in the trench arrangement direction.
  • the width Wc is the width measured from the center of the dummy trench portion 30 to the edge of the contact region 15 on the gate trench portion 40 side. That is, the width Wc corresponds to the maximum reaching position of the lower region 94 on the side of the gate trench portion 40 measured from the center of the dummy trench portion 30 .
  • the width Wc may be 1.2 ⁇ m or less, and may be 1.1 ⁇ m or less.
  • the width of the upper region 92 in the trench arrangement direction may be in the range of 15% or more and 40% or less of the mesa width Wm.
  • the width of the lower region 94 in the trench arrangement direction may be in the range of 30% or more and 70% or less of the mesa width Wm.
  • the width in the trench arrangement direction of the portion where the lower region 94 overlaps the emitter region 12 may be in the range of 0% or more and 30% or less, more preferably 10% or more and 20% or less of the mesa width Wm. can be a range.
  • the thickness Dc is the thickness of the contact region 15 in the depth direction of the semiconductor substrate 10 . Thickness Dc is thicker than the depth of the lower end of emitter region 12 and less than depth Db of base region 14 . For example, the thickness Dc is 0.5 ⁇ m or more and 2.0 ⁇ m or less.
  • the thickness of the upper region 92 may range from 0.3 ⁇ m to 0.8 ⁇ m. Also, the thickness of the lower region 94 may be in the range of 0.3 ⁇ m or more and 1.1 ⁇ m or less.
  • FIG. 1G is an example of a dd' sectional view in FIG. 1D.
  • the dd' cross section is the XZ plane passing through the second contact portion 152 in the transistor portion 70 .
  • differences from the cc' section of FIG. 1F will be particularly described. Other points may be the same as the cc' section of FIG. 1F.
  • the second contact portion 152 extends from the dummy trench portion 30, which is the first trench portion, beyond the contact hole 54 in the trench arrangement direction.
  • the second contact portion 152 is provided on the front surface 21 of the semiconductor substrate 10 on the side wall of the dummy trench portion 30 .
  • the second contact portion 152 has an upper region 96 and a lower region 98 .
  • Upper region 96 is a region in semiconductor substrate 10 that has the same depth as emitter region 12 .
  • the depth of upper region 96 is 0.5 ⁇ m.
  • the depth of the upper region 96 is not limited to this.
  • the doping concentration of upper region 96 is greater than or equal to 5E19/cm 3 and less than or equal to 2E20/cm 3 .
  • Lower region 98 is provided in a region deeper than emitter region 12 in semiconductor substrate 10 .
  • the lower region 98 extends from the dummy trench portion 30 toward the gate trench portion 40 beyond the lower end portion 13 of the emitter region 12 .
  • the lower end portion 13 is the end portion of the lower end of the emitter region 12 on the side of the dummy trench portion 30 .
  • the doping concentration of the lower region 98 is greater than or equal to 1E19/cm 3 and less than or equal to 1E20/cm 3 .
  • the second contact portion 152 is in contact with the lower end of the emitter region 12 . That is, the upper edge of the lower region 98 contacts the lower edge of the emitter region 12 .
  • the second contact portion 152 is also in contact with the lower end portion 13 .
  • the width Ws is the distance between the contact region 15 and the gate trench portion 40 in the trench arrangement direction.
  • a width Ws may be provided so that a channel can be formed at the end of the gate trench portion 40 .
  • the width Ws in this example indicates the separation distance between the second contact portion 152 and the gate trench portion 40 in the trench arrangement direction.
  • the width Ws is 0.6 ⁇ m or more.
  • the width Ws may range from 10% to 50% of the mesa width Wm.
  • the size of the step on the gate trench portion 40 side in the trench extending direction of the first contact portion 151 and the second contact portion 152 may be 10% or more and 50% or less of the mesa width Wm of the mesa portion 71 .
  • the size of the step between the first contact portion 151 and the second contact portion 152 in the trench arrangement direction is equal to the width Ws.
  • FIG. 2 is a diagram for explaining an example of a method for manufacturing the semiconductor device 100.
  • FIG. This figure shows the mask 155 for forming the contact region 15 in the enlarged view of the front surface 21 of the semiconductor device 100 shown in FIG. 1D by broken lines.
  • the mask 155 has thinning regions 156 .
  • the thinning region 156 is a recessed region inside the mask 155 in the central portion of the emitter region 12 in the trench extension direction. By providing the thinning region 156, a step between the first contact portion 151 and the second contact portion 152 can be formed on the gate trench portion 40 side when the dopant is diffused by annealing after the ion implantation.
  • FIG. 3 shows an example of a top view of a semiconductor device 100 having unopened portions of contact holes 54.
  • the non-connection region 59 is a region where the contact hole 54 is not opened and the emitter electrode 52 is not electrically connected to the contact region 15 on the front surface 21 .
  • the non-connection region 59 is an unopened region in which the contact hole 54 is not formed in the interlayer insulating film 38 due to oxide film etching failure or the like caused by particles, foreign matter, or the like.
  • the non-connection region 59 may be a region where the contact region 15 of the front surface 21 is not formed due to residual resist or the like.
  • the hole current that should have been pulled out in the non-connection region 59 flows through the contact region 15 and is pulled out through the contact hole 54 above another neighboring contact region 15 . That is, the hole current does not flow through the base region 14 below the emitter region 12, but through the contact region 15, which has a lower resistance to holes than the base region 14, so that latch-up can be suppressed. This suppresses switching destruction caused by process defects. Therefore, it is possible to provide the semiconductor device 100 having a redundant element structure that is resistant to process defects.
  • the semiconductor device 100 of the present example holes can be drawn out through the first contact portion 151 and the second contact portion 152 provided below the emitter region 12, so latch-up can be suppressed more easily. Become. Since the semiconductor device 100 of this example includes the first contact portion 151 and the second contact portion 152 below the emitter region 12, even if the emitter region 12 is extended to the dummy trench portion 30 which is the first trench portion, good.
  • FIG. 4A shows an example of a top view of the semiconductor device 100.
  • FIG. This example differs from FIG. 1A in that the emitter region 12 is provided in contact with the dummy trench portion 30 . In this example, differences from FIG. 1A will be particularly described.
  • the emitter region 12 of this example extends from the gate trench portion 40 to the dummy trench portion 30 in the trench arrangement direction.
  • the emitter regions 12 and the contact regions 15 are provided alternately in contact with the gate trench portions 40 and the dummy trench portions 30 in the trench extending direction on the front surface 21 of the semiconductor substrate 10 .
  • the plug region 11 may be provided in a region between the contact regions 15 of the mesa portion 71 in the trench arrangement direction.
  • the plug region 11 does not have to be provided in the region sandwiched between the emitter regions 12 of the mesa portion 71 in the trench arrangement direction.
  • the plug region 11 may be provided in a region sandwiched between the emitter regions 12 of the mesa portion 71 in the trench arrangement direction.
  • the plug region 11 may be provided extending in the trench extending direction in the mesa portion 81 .
  • FIG. 4B is an example of the ee' cross-sectional view in FIG. 4A.
  • the ee' section is the XZ plane extending from the transistor section 70 to the diode section 80 and passing through the emitter region 12 in the transistor section 70.
  • FIG. The XZ cross section from the transistor section 70 to the diode section 80 and passing through the second contact section 152 in the transistor section 70 is the same as in FIG. 1C.
  • the second contact portion 152 of this example is provided below the emitter region 12 in the mesa portion 71 .
  • the first contact portion 151 is provided below the emitter region 12 .
  • FIG. 5A shows an example of a top view of a semiconductor device 100 as a modification. In this example, differences from FIG. 1A will be particularly described.
  • the semiconductor device 100 of this example includes a dummy gate trench portion 130 not in contact with the emitter region 12 as a first trench portion.
  • the dummy gate trench portion 130 is a trench portion that is set to the gate potential and does not contact the emitter region 12 . That is, the dummy gate trench portion 130 is set to the gate potential, but does not form a channel near the side wall. In order to set the dummy gate trench portion 130 to the gate potential, the dummy gate trench portion 130 extends in the Y-axis direction to a region where the gate metal layer 50 is provided. The dummy gate trench portion 130 is connected to the gate metal layer 50 through the contact hole 58 and set to the gate potential.
  • the dummy gate trench portion 130 is set to the gate potential, it is not in contact with the emitter region 12, so no channel is formed on the side wall of the dummy gate trench portion 130 by the inversion layer of the first conductivity type. Since the dummy gate trench portion 130 makes it easier to attract carriers to the mesa portion 71, the dummy gate trench portion 130 differs from the dummy gate trench portion 130 in properties such as gate capacitance. Therefore, by using the dummy gate trench portion 130 and the dummy trench portion 30 in combination, it is possible to adjust the threshold voltage, saturation current, electric field concentration, gate capacitance, and the like in the semiconductor device 100 .
  • the gate trench portion 40 of this example has a U-shaped structure, and the dummy gate trench portion 130 has an I-shaped structure.
  • the structures of the gate trench portion 40 and the dummy gate trench portion 130 are not limited to these structures as long as the desired arrangement ratio can be achieved.
  • the dummy gate trench portion 130 in the diode portion 80 has the same structure as in FIG. 1A. That is, the dummy gate trench portion 130 is connected to the emitter electrode 52 through the contact hole 56 and set to the emitter potential.
  • FIG. 5B is an example of a cross-sectional view taken along line ff' in FIG. 5A.
  • the ff' cross section is the XZ plane extending from the transistor section 70 to the diode section 80 and passing through the emitter region 12 in the transistor section 70 .
  • the dummy gate trench portion 130 has a second gate insulating film 132 and a second gate conductive portion 134 .
  • the semiconductor device 100 of this example has an accumulation region 16 between the drift region 18 and the base region 14 .
  • the accumulation region 16 is a first conductivity type region provided between the base region 14 and the drift region 18 .
  • the accumulation region 16 of this example is of the N+ type as an example.
  • the accumulation region 16 is provided in the transistor section 70 and the diode section 80 . Thereby, the semiconductor device 100 can avoid mask misalignment of the accumulation region 16 .
  • the accumulation region 16 is provided in contact with the gate trench portion 40 .
  • the accumulation region 16 may or may not be in contact with the dummy trench portion 30 .
  • the doping concentration of accumulation region 16 is higher than the doping concentration of drift region 18 .
  • the dose of ion implantation in the accumulation region 16 may be 1E12 cm ⁇ 2 or more and 1E13 cm ⁇ 2 or less. Also, the ion implantation dose of the accumulation region 16 may be 3E12 cm ⁇ 2 or more and 6E12 cm ⁇ 2 or less.
  • This example differs from the semiconductor device 100 of FIG. 1B in that the dummy gate trench portion 130 of the semiconductor device 100 is set to the emitter potential. However, even in this example, the contact region 15 electrically connects the contact region 15 below the emitter region 12 . Therefore, the semiconductor device 100 can suppress latch-up due to the structure of the contact region 15 regardless of the potential of the dummy gate trench portion 130 .
  • FIG. 6A shows an example of a top view of a semiconductor device 100 that is a modification.
  • the semiconductor device 100 of this example includes a contact trench portion 60 .
  • the contact trench portion 60 is provided extending from the front surface 21 in the depth direction of the semiconductor substrate 10 .
  • Contact trench portion 60 electrically connects emitter electrode 52 and semiconductor substrate 10 .
  • the contact trench portion 60 is provided extending in the trench extending direction.
  • the contact trench portions 60 of this example are arranged in stripes along the gate trench portions 40 and the dummy trench portions 30 .
  • the contact trench portion 60 is formed above each region of the emitter region 12 and the contact region 15 in the transistor portion 70 .
  • Contact trench portion 60 is formed above the region of base region 14 in diode portion 80 .
  • the contact trench portions 60 are not provided above the well regions 17 provided at both ends in the Y-axis direction.
  • One or a plurality of contact trench portions 60 may be provided extending in the trench extension direction.
  • the emitter region 12 is provided in contact with the gate trench portion 40 .
  • the emitter region 12 is provided extending from the gate trench portion 40 to the side wall of the contact trench portion 60 in the trench arrangement direction. Emitter region 12 may not be provided between dummy trench portion 30 and contact trench portion 60 .
  • the emitter regions 12 and the contact regions 15 may be alternately arranged in the trench extending direction between the gate trench portion 40 and the contact trench portion 60 .
  • the width of the contact region 15 may be greater than the width of the emitter region 12 in the trench extension direction.
  • the width of the emitter region 12 in the trench extending direction may be 0.6 ⁇ m or more and 1.6 ⁇ m or less. Appropriate control of the ratio between the emitter region 12 and the contact region 15 makes it easier to suppress latch-up.
  • the plug region 11 may be provided in a region adjacent to the contact region 15 of the mesa portion 71 in the trench arrangement direction.
  • the plug region 11 does not have to be provided in a region adjacent to the emitter region 12 of the mesa portion 71 in the trench arrangement direction.
  • the plug region 11 may be provided in a region adjacent to the emitter region 12 of the mesa portion 71 in the trench arrangement direction.
  • the plug region 11 may be provided along the contact trench portion 60 in the mesa portion 81 so as to extend in the trench extending direction.
  • FIG. 6B is an example of a gg' cross-sectional view in FIG. 6A.
  • the contact trench portion 60 of this example is formed deeper than the emitter region 12 .
  • the contact trench portion 60 is provided extending from the front surface 21 toward the rear surface 23 side of the semiconductor substrate 10 .
  • the contact trench portion 60 of this example is provided extending from the emitter region 12 toward the rear surface 23 side of the semiconductor substrate 10 . That is, the bottom end of the contact trench portion 60 in this example is deeper than the bottom end of the emitter region 12 .
  • the bottom end of the contact trench portion 60 in this example is shallower than the bottom end of the second contact portion 152 .
  • the contact trench portion 60 of this example has a plug 62 and a barrier metal layer 64 .
  • the plug 62 is a conductive material provided inside the contact trench portion 60 .
  • the plug 62 may be of the same material as the emitter electrode 52 or may be of a different material.
  • Plug 62 may comprise a material such as tungsten.
  • a barrier metal layer 64 is provided below the plug 62 .
  • the barrier metal layer 64 of this example is provided between the plug 62 and the emitter region 12 .
  • Barrier metal layer 64 may comprise a material such as titanium nitride.
  • the emitter region 12 is provided in contact with the gate trench portion 40 .
  • the emitter region 12 may or may not contact the dummy trench portion 30 .
  • the emitter region 12 is provided extending from the gate trench portion 40 to the side wall of the contact trench portion 60 in the trench arrangement direction. Therefore, the lower end portion 13 is positioned between the gate trench portion 40 and the contact trench portion 60 in the trench arrangement direction and on the side wall of the contact trench portion 60 .
  • At least part of the second contact portion 152 is provided below the lower end portion 13 in the mesa portion 71 .
  • the second contact portion 152 of this example is provided extending from the dummy trench portion 30 to below the lower end portion 13 of the emitter region 12 in the trench arrangement direction.
  • the second contact portion 152 may extend beyond the contact trench portion 60 from the dummy trench portion 30 in the trench arrangement direction, or may not extend beyond the contact trench portion 60 .
  • the trench bottom region 19 is a second conductivity type region provided below the dummy trench portion 30 and the gate trench portion 40 .
  • the trench bottom region 19 of this example covers the lower ends of the dummy trench portion 30 and the gate trench portion 40 .
  • the doping concentration of trench bottom region 19 may be less than that of base region 14 .
  • Trench bottom region 19 is provided between drift region 18a and drift region 18b. By providing the trench bottom region 19, the avalanche resistance is improved.
  • the trench bottom region 19 may be omitted.
  • the drift region 18 a is provided between the base region 14 and the trench bottom region 19 in the mesa portion 71 and the mesa portion 81 .
  • Drift region 18 b is provided below trench bottom region 19 .
  • the doping concentration of drift region 18a and drift region 18b may be the same.
  • the plug region 11 may be provided in contact with the lower end of the contact trench portion 60 .
  • Plug region 11 may be provided on the sidewall of contact trench portion 60 .
  • the plug region 11 of this example covers the lower end of the contact trench portion 60 and part of the side wall of the contact trench portion 60 .
  • the bottom end of the plug region 11 may be shallower than the bottom end of the base region 14 .
  • the plug region 11 may be formed by ion implantation into the lower end of the trench for forming the contact trench portion 60 .
  • FIG. 7A shows an example of a top view of a semiconductor device 100 as a modification.
  • the first trench portion adjacent to the gate trench portion 40 is the gate trench portion 40 and has a zigzag structure.
  • the semiconductor device 100 of this example does not include the diode section 80 , but may include the diode section 80 .
  • the semiconductor device 100 has a plurality of adjacent gate trench portions 40 .
  • a plurality of adjacent gate trench portions 40 may be connected to each other at connection portions 43 .
  • a plurality of adjacent gate trench portions 40 are in contact with the emitter region 12 at different positions in the trench extension direction. That is, the semiconductor device 100 has a staggered structure and includes the emitter regions 12 arranged in a staggered manner.
  • each of the adjacent gate trench portions 40 has both a portion to be the gate trench portion and a portion to be the first trench portion. That is, in the mesa portion between the adjacent gate trench portions 40, the emitter region 12 (first emitter region) that is in contact with one gate trench portion 40 and is separated from the other gate trench portion 40, and the one gate trench portion 40 and an emitter region 12 (second emitter region) in contact with the other gate trench portion 40 .
  • the contact region 15 is a region including a lower end portion 13 of the first emitter region on the other gate trench portion 40 side and a lower end portion 13 of the second emitter region on the one gate trench portion 40 side. provided in In addition, in the trench extending direction of the gate trench portion 40 , the first emitter regions and the second emitter regions are alternately provided with the contact region 15 interposed therebetween.
  • FIG. 7B is an example of a hh' cross-sectional view in FIG. 7A.
  • the semiconductor device 100 of this example includes a contact trench portion 60 shallower than the emitter region 12 and the emitter regions 12 provided at both ends of the contact trench portion 60 in the trench arrangement direction, but is not limited thereto. That is, the semiconductor device 100 may include the contact trench portion 60 deeper than the emitter region 12 or may include the emitter region 12 provided on one side of the contact trench portion 60 .
  • the semiconductor device 100 may or may not have the trench bottom region 19 .
  • the plug region 11 may be provided in a region adjacent to the contact region 15 .
  • the plug region 11 may be provided between the contact trench portion 60 and the contact region 15 .
  • the plug region 11 may be sandwiched between the contact regions 15 in the trench arrangement direction.
  • the plug region 11 in this example is not provided in a region adjacent to the emitter region 12 .
  • the plug region 11 may be provided in a region adjacent to the emitter region 12 .
  • the plug region 11 may or may not pass through the emitter region 12 .
  • the plug region 11 may contact the contact region 15 in another XZ cross-section.
  • SYMBOLS 10 Semiconductor substrate, 11... Plug region, 12... Emitter region, 13... Lower end part, 14... Base region, 15... Contact region, 16... Accumulation region, Reference Signs List 17 Well region 18 Drift region 19 Trench bottom region 20 Buffer region 21 Front surface 22 Collector region 23 Back surface , 24... collector electrode, 25... connection portion, 30... dummy trench portion, 31... extended portion, 32... dummy insulating film, 33... connection portion, 34... dummy Conductive portion 38 Interlayer insulating film 40 Gate trench portion 41 Extended portion 42 Gate insulating film 43 Connection portion 44 Gate conductive portion 50 ... gate metal layer, 52 ... emitter electrode, 54 ... contact hole, 55 ... contact hole, 56 ...

Landscapes

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Abstract

ゲートトレンチ部と、ゲートトレンチ部に隣接する第１トレンチ部とを備える半導体装置であって、半導体基板に設けられた第１導電型のドリフト領域と、ドリフト領域の上方に設けられた第２導電型のベース領域と、ベース領域の上方に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、ベース領域の上方に設けられ、ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域と、を備える半導体装置を提供する。コンタクト領域は、ゲートトレンチ部と第１トレンチ部との間のメサ部において、第１トレンチ部からエミッタ領域の下端の下方まで延伸して設けられた第１コンタクト部および第２コンタクト部を有してよい。第１コンタクト部は、トレンチ配列方向において、第２コンタクト部よりも第１トレンチ部から延伸して設けられてよい。

Description

半導体装置
　本発明は、半導体装置に関する。
　特許文献１には、「半導体装置において飽和電流等の特性を向上させる」と記載されている。
［先行技術文献］
［特許文献］
　　［特許文献１］　特開２０１８－１９５７９８号公報
　　［特許文献２］　国際公開第２０１８／０５２０９８号パンフレット
　スイッチング時のラッチアップ耐量が向上した半導体装置を提供する。
一般的開示
　本発明の第１の態様においては、ゲートトレンチ部と、ゲートトレンチ部に隣接する第１トレンチ部とを備える半導体装置であって、半導体基板に設けられた第１導電型のドリフト領域と、ドリフト領域の上方に設けられた第２導電型のベース領域と、ベース領域の上方に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、ベース領域の上方に設けられ、ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域と、を備える半導体装置を提供する。コンタクト領域は、ゲートトレンチ部と第１トレンチ部との間のメサ部において、第１トレンチ部からエミッタ領域の下端の下方まで延伸して設けられた第１コンタクト部および第２コンタクト部を有してよい。第１コンタクト部は、トレンチ配列方向において、第２コンタクト部よりも第１トレンチ部から延伸して設けられてよい。
　第２コンタクト部は、エミッタ領域の下方において、第１コンタクト部よりもトレンチ延伸方向におけるエミッタ領域の中央部側に位置してよい。
　第１コンタクト部および第２コンタクト部は、エミッタ領域の下端と接していてよい。
　トレンチ延伸方向におけるエミッタ領域の中央部において、エミッタ領域の下端は、ベース領域と接していてよい。
　第１コンタクト部は、エミッタ領域の下方において、ゲートトレンチ部と接していてよい。第２コンタクト部は、エミッタ領域の下方において、ゲートトレンチ部と離間していいてよい。
　第２コンタクト部は、トレンチ配列方向において、ゲートトレンチ部と０．６μｍ以上離間していてよい。
　第１コンタクト部および第２コンタクト部のトレンチ配列方向における段差の大きさは、メサ部のメサ幅の１０％以上、５０％以下であってよい。
　第１コンタクト部および第２コンタクト部は、第１トレンチ部の側壁において、半導体基板のおもて面に設けられてよい。
　半導体装置は、半導体基板の上方に設けられた層間絶縁膜を備えてよい。エミッタ領域は、層間絶縁膜を貫通して設けられたコンタクトホールを介してエミッタ電極と接続されてよい。
　エミッタ領域は、トレンチ配列方向において、ゲートトレンチ部からコンタクトホールを越えて延伸してよい。
　エミッタ領域は、トレンチ配列方向において、ゲートトレンチ部から延伸し、第１トレンチ部に到達せずに終端してよい。
　第２コンタクト部は、トレンチ配列方向において、第１トレンチ部からコンタクトホールを越えて延伸してよい。
　コンタクト領域は、半導体基板のおもて面において、トレンチ延伸方向に沿ってエミッタ領域と交互に設けられた第３コンタクト部を有してよい。
　第１トレンチ部は、エミッタ電位に設定されたダミートレンチ部であってよい。
　第１トレンチ部は、ゲート電位に設定され、エミッタ領域と接しないダミーゲートトレンチ部を含んでよい。
　第１トレンチ部は、ゲート電位に設定されたゲートトレンチ部であってよい。
　エミッタ領域は、メサ部において、ゲートトレンチ部と接し、第１トレンチ部と離間した第１エミッタ領域を有してよい。コンタクト領域は、メサ部において、第１エミッタ領域の第１トレンチ部側の下端の下方に設けられてよい。
　エミッタ領域は、メサ部において、第１トレンチ部と接し、ゲートトレンチ部と離間した第２エミッタ領域を有してよい。コンタクト領域は、メサ部において、第２エミッタ領域のゲートトレンチ部側の下端の下方にも設けられてよい。
　ゲートトレンチ部のトレンチ延伸方向において、第１エミッタ領域と第２エミッタ領域とが交互に設けられてよい。
　なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の上面図の一例を示す。 図１Ａにおけるａ－ａ'断面図の一例である。 図１Ａにおけるｂ－ｂ'断面図の一例である。 半導体装置１００のおもて面２１における拡大図の一例を示す。 エミッタ領域１２の下端における拡大図の一例を示す。 図１Ｄにおけるｃ－ｃ'断面図の一例である。 図１Ｄにおけるｄ－ｄ'断面図の一例である。 半導体装置１００の製造方法の一例を説明するための図である。 コンタクトホール５４の未開口部を備える半導体装置１００の上面図の一例を示す。 半導体装置１００の上面図の一例を示す。 図４Ａにおけるｅ－ｅ'断面図の一例である。 変形例である半導体装置１００の上面図の一例を示す。 図５Ａにおけるｆ－ｆ'断面図の一例である。 変形例である半導体装置１００の上面図の一例を示す。 図６Ａにおけるｇ－ｇ'断面図の一例である。 変形例である半導体装置１００の上面図の一例を示す。 図７Ａにおけるｈ－ｈ'断面図の一例である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面をおもて面、他方の面を裏面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板のおもて面と平行な面をＸＹ面とし、Ｘ軸およびＹ軸と右手系をなす方向であって、半導体基板の深さ方向に平行な方向をＺ軸とする。
　各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
　本明細書では、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および－は、それぞれ、それらの符号が付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味する。
　図１Ａは、半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、トランジスタ部７０およびダイオード部８０を備える半導体チップである。例えば、半導体装置１００は、複数のトレンチ部を配列した、トレンチゲート型のＲＣ－ＩＧＢＴ（逆導通絶縁ゲート型バイポーラトランジスタ；Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ　Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）である。本例において、複数のトレンチ部は、Ｘ軸方向に配列され、Ｙ軸方向に延伸するストライプ状のパターンである。
　トランジスタ部７０は、図１Ｂにおいて後述される、半導体基板１０の裏面側に設けられたコレクタ領域２２を半導体基板１０の上面に投影した領域である。コレクタ領域２２は、第２導電型を有する。本例のコレクタ領域２２は、一例としてＰ＋型である。トランジスタ部７０は、ＩＧＢＴ等のトランジスタを含む。
　ダイオード部８０は、図１Ｂにおいて後述される、半導体基板１０の裏面側に設けられたカソード領域８２を半導体基板１０の上面に投影した領域である。カソード領域８２は、第１導電型を有する。本例のカソード領域８２は、一例としてＮ＋型である。ダイオード部８０は、半導体基板１０の上面においてトランジスタ部７０と隣接して設けられた還流ダイオード（ＦＷＤ：Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）等のダイオードを含む。
　図１Ａにおいては、半導体装置１００のエッジ側であるチップ端部周辺の領域を示しており、他の領域を省略している。例えば、本例の半導体装置１００におけるＹ軸方向の負側の領域には、エッジ終端構造部が設けられる。エッジ終端構造部は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。なお、本例では、便宜上、Ｙ軸方向の負側のエッジについて説明するものの、半導体装置１００の他のエッジについても同様である。
　半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０は、シリコン基板である。
　本例の半導体装置１００は、半導体基板１０のおもて面において、ゲートトレンチ部４０と、ダミートレンチ部３０と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５と、ウェル領域１７とを備える。また、本例の半導体装置１００は、半導体基板１０のおもて面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、エミッタ領域１２、ベース領域１４、コンタクト領域１５およびウェル領域１７の上方に設けられている。また、ゲート金属層５０は、ゲートトレンチ部４０およびウェル領域１７の上方に設けられている。
　エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成される。ゲート金属層５０の少なくとも一部の領域は、アルミニウム、アルミニウム‐シリコン合金、またはアルミニウム‐シリコン－銅合金で形成されてよい。エミッタ電極５２およびゲート金属層５０は、アルミニウム等で形成された領域の下層にチタンやチタン化合物等で形成されたバリアメタルを有してよい。エミッタ電極５２およびゲート金属層５０は、互いに分離して設けられる。
　エミッタ電極５２およびゲート金属層５０は、層間絶縁膜３８を挟んで、半導体基板１０の上方に設けられる。層間絶縁膜３８は、図１Ａでは省略されている。層間絶縁膜３８には、コンタクトホール５４、コンタクトホール５５およびコンタクトホール５６が貫通して設けられている。
　コンタクトホール５５は、ゲート金属層５０とトランジスタ部７０のゲートトレンチ部４０内のゲート導電部とを接続する。コンタクトホール５５の内部には、タングステン等で形成されたプラグが形成されてもよい。
　コンタクトホール５６は、エミッタ電極５２とダミートレンチ部３０内のダミー導電部とを接続する。コンタクトホール５６の内部には、タングステン等で形成されたプラグが形成されてもよい。
　接続部２５は、エミッタ電極５２またはゲート金属層５０等のおもて面側電極と、半導体基板１０とを電気的に接続する。一例において、接続部２５は、ゲート金属層５０とゲート導電部との間に設けられる。接続部２５は、エミッタ電極５２とダミー導電部との間にも設けられている。接続部２５は、不純物がドープされたポリシリコン等の、導電性を有する材料である。ここでは、接続部２５は、Ｎ型の不純物がドープされたポリシリコン（Ｎ＋）である。接続部２５は、酸化膜等の絶縁膜等を介して、半導体基板１０のおもて面の上方に設けられる。
　ゲートトレンチ部４０は、所定のトレンチ配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。一例として、ゲートトレンチ部４０は、隣接するトレンチ部と１．５μｍのトレンチ間隔で配列されるが、トレンチ間隔は、この間隔に限定されるものではない。本例のゲートトレンチ部４０は、半導体基板１０のおもて面に平行であってトレンチ配列方向と垂直なトレンチ延伸方向（本例ではＹ軸方向）に沿って延伸する２つの延伸部分４１と、２つの延伸部分４１を接続する接続部分４３を有してよい。
　接続部分４３は、少なくとも一部が曲線状に形成されることが好ましい。ゲートトレンチ部４０における２つの延伸部分４１の端部を接続することで、延伸部分４１の端部における電界集中を緩和できる。ゲートトレンチ部４０の接続部分４３において、ゲート金属層５０がゲート導電部と接続されてよい。
　本例のダミートレンチ部３０は、エミッタ電極５２と電気的に接続されて、エミッタ電位に設定されたトレンチ部である。ダミートレンチ部３０は、ゲートトレンチ部４０と同様に、所定のトレンチ配列方向（本例ではＸ軸方向）に沿って所定の間隔で配列される。一例として、ダミートレンチ部３０は、隣接するトレンチ部と１．５μｍのトレンチ間隔で配列されるが、トレンチ間隔は、この間隔に限定されるものではない。特に、ダミートレンチ部３０のトレンチ間隔は、ゲートトレンチ部４０のトレンチ間隔と異なるように設けられてもよい。本例のダミートレンチ部３０は、ゲートトレンチ部４０と同様に、半導体基板１０のおもて面においてＵ字形状を有してよい。即ち、ダミートレンチ部３０は、トレンチ延伸方向に沿って延伸する２つの延伸部分３１と、２つの延伸部分３１を接続する接続部分３３を有してよい。ダミートレンチ部３０は、予め定められた電位に設定されないフローティング電位としてもよい。ダミートレンチ部３０は、ゲートトレンチ部４０に隣接する第１トレンチ部の一例である。
　このように、ゲートトレンチ部４０に隣接する第１トレンチ部は、エミッタ電位に設定されたダミートレンチ部３０であってよい。ゲートトレンチ部４０に隣接する第１トレンチ部は、ゲート電位に設定されたゲートトレンチ部４０であってよい。また、ゲートトレンチ部４０に隣接する第１トレンチ部は、ゲート電位に設定され、エミッタ領域１２と接しないダミーゲートトレンチ部１３０であってよい。ダミーゲートトレンチ部１３０については後述する。
　本例のトランジスタ部７０は、接続部分４３を有する２つのゲートトレンチ部４０と、接続部分を有さない２つのダミートレンチ部３０とを繰り返し配列させた構造を有する。即ち、ゲートトレンチ部４０およびダミートレンチ部３０の配列比は、予め定められた所望の配列比に設定されてよい。本例のトランジスタ部７０では、ゲートトレンチ部４０の数と、ダミートレンチ部３０の数との比は１：１である。本例のトランジスタ部７０は、接続部分４３で接続された２本の延伸部分４１の間にダミートレンチ部３０を有する。なお、ゲートトレンチ部４０の数とは、延伸部分４１の数であってよい。ダミートレンチ部３０の数とは、延伸部分３１の数であってよい。
　但し、ゲートトレンチ部４０とダミートレンチ部３０の比率は本例に限定されない。ゲートトレンチ部４０とダミートレンチ部３０の比率は、２：３であってもよく、２：４であってもよい。ゲートトレンチ部４０に対して、ダミートレンチ部３０の数を増大することにより、メサ部７１における電界集中を緩和し、半導体装置１００の電圧および電流の耐量を増大できる。また、ゲートトレンチ部４０とダミートレンチ部３０との比率を調整することで、半導体装置１００を駆動するためのゲート容量を調整できる。ゲートトレンチ部４０に対して、ダミートレンチ部３０を増大させると、ゲート容量が増大し、飽和電流が低減する。また、トランジスタ部７０においてダミートレンチ部３０を設けず、全てゲートトレンチ部４０とした所謂フルゲート構造としてもよい。なお、本明細書に開示されたゲートトレンチ部４０とダミートレンチ部３０の比率は、ゲートトレンチ部４０とダミートレンチとの比率として読み替えられてもよい。ダミートレンチは、ダミートレンチ部３０または後述するダミーゲートトレンチ部１３０のように、側壁にチャネルが形成されないトレンチを含む。
　ウェル領域１７は、後述するドリフト領域１８よりも半導体基板１０のおもて面側に設けられた第２導電型の領域である。ウェル領域１７は、半導体装置１００のエッジ側に設けられるウェル領域の一例である。ウェル領域１７は、一例としてＰ＋型である。ウェル領域１７は、ゲート金属層５０が設けられる側の活性領域の端部から、予め定められた範囲で形成される。ウェル領域１７の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０の、ゲート金属層５０側の一部の領域は、ウェル領域１７に形成される。ゲートトレンチ部４０およびダミートレンチ部３０のトレンチ延伸方向の端の底は、ウェル領域１７に覆われてよい。
　コンタクトホール５４は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。コンタクトホール５４内には、エミッタ領域１２とコンタクト領域１５とが露出している。コンタクトホール５４は、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。このように、層間絶縁膜には、１又は複数のコンタクトホール５４が形成されている。１又は複数のコンタクトホール５４は、トレンチ延伸方向に延伸して設けられてよい。なお、コンタクトホール５４の下方には、プラグ領域１１（不図示）が設けられてよい。
　プラグ領域１１は、コンタクトホール５４の下方に設けられてよい。プラグ領域１１は、コンタクトホール５４の下方であって、コンタクト領域１５の上方に設けられてよい。プラグ領域１１は、コンタクトホール５４の下方であって、ベース領域１４の上方に設けられてよい。プラグ領域１１は、メサ部７１に設けられてもよく、メサ部８１に設けられてもよい。プラグ領域１１は、コンタクトホール５４の下方であって、エミッタ領域１２の上方には設けられてなくてよい。この場合、プラグ領域１１は、エミッタ領域１２とコンタクト領域１５の繰り返し構造に対応して、コンタクトホール５４に沿って離散的に設けられてよい。但し、プラグ領域１１は、コンタクトホール５４の下方であって、エミッタ領域１２の上方に設けられてもよい。プラグ領域１１は、メサ部８１において、コンタクトホール５４に沿って、Ｙ軸方向に延伸して設けられてよい。
　メサ部７１およびメサ部８１は、半導体基板１０のおもて面と平行な面内において、トレンチ部に隣接して設けられたメサ部である。メサ部とは、隣り合う２つのトレンチ部に挟まれた半導体基板１０の部分であって、半導体基板１０のおもて面から、各トレンチ部において最も深い底部の深さまでの部分であってよい。各トレンチ部の延伸部分を１つのトレンチ部としてよい。即ち、２つの延伸部分に挟まれる領域をメサ部としてよい。
　メサ部７１は、トランジスタ部７０において、ダミートレンチ部３０またはゲートトレンチ部４０の少なくとも１つに隣接して設けられる。メサ部７１は、半導体基板１０のおもて面において、ウェル領域１７と、エミッタ領域１２と、ベース領域１４と、コンタクト領域１５とを有する。
　一方、メサ部８１は、ダイオード部８０において、ダミートレンチ部３０に隣接して設けられる。メサ部８１におけるトレンチ部は、コンタクトホール５６を通じて、エミッタ電極５２に電気的に接続され、エミッタ電位に設定されてよい。即ち、ダイオード部８０に設けられるトレンチ部は、ダミートレンチ部３０であってよい。
　メサ部８１は、半導体基板１０のおもて面において、ウェル領域１７と、ベース領域１４とを有する。なお、メサ部８１の上面にもエミッタ電極５２が配置される。即ち、エミッタ電極５２の金属層は、ダイオード部８０におけるアノード電極として機能してよい。
　ベース領域１４は、トランジスタ部７０において、半導体基板１０のおもて面側に設けられた第２導電型の領域である。ベース領域１４は、一例としてＰ－型である。ベース領域１４は、半導体基板１０のおもて面２１において、メサ部７１のＹ軸方向における両端部に設けられてよい。なお、図１Ａは、当該ベース領域１４のＹ軸方向の一方の端部のみを示している。
　エミッタ領域１２は、図１Ｂにおいて後述するドリフト領域１８よりもドーピング濃度の高い第１導電型の領域である。本例のエミッタ領域１２は、一例としてＮ＋型である。例えば、エミッタ領域１２のドーパントは、リン（Ｐ）またはヒ素（Ａｓ）等である。エミッタ領域１２は、メサ部７１のおもて面において、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に延伸して設けられてよい。エミッタ領域１２は、コンタクトホール５４の下方にも設けられている。エミッタ領域１２は、層間絶縁膜３８を貫通して設けられたコンタクトホール５４を介してエミッタ電極５２と接続される。
　エミッタ領域１２は、ダミートレンチ部３０まで延伸して、ダミートレンチ部３０と接してよい。ただし、エミッタ領域１２は、ダミートレンチ部３０に到達せずに終端し、ダミートレンチ部３０に接しなくてもよい。本例のエミッタ領域１２は、ダミートレンチ部３０と接していない。
　コンタクト領域１５は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のコンタクト領域１５は、一例としてＰ＋型である。コンタクト領域１５のドーパントの一例は、ボロン（Ｂ）である。本例のコンタクト領域１５は、メサ部７１のおもて面２１に設けられている。コンタクト領域１５は、メサ部７１を挟んだ２本のトレンチ部の一方から他方まで、Ｘ軸方向に設けられてよい。ただし、コンタクト領域１５は、エミッタ領域１２がゲートトレンチ部４０に接する部分において、エミッタ領域１２の下方でゲートトレンチ部４０から離間されてよい。
　コンタクト領域１５は、ゲートトレンチ部４０と接してもよいし、接しなくてもよい。また、コンタクト領域１５は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。本例においては、コンタクト領域１５が、ダミートレンチ部３０およびゲートトレンチ部４０と接する。コンタクト領域１５は、コンタクトホール５４の下方にも設けられている。なお、コンタクト領域１５は、メサ部８１にも設けられてよい。
　図１Ｂは、図１Ａにおけるａ－ａ'断面図の一例である。ａ－ａ'断面は、トランジスタ部７０からダイオード部８０にわたり、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、ａ－ａ'断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上方に形成される。
　ドリフト領域１８は、半導体基板１０に設けられた第１導電型の領域である。本例のドリフト領域１８は、一例としてＮ－型である。ドリフト領域１８は、半導体基板１０において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域１８のドーピング濃度は半導体基板１０のドーピング濃度であってよい。
　バッファ領域２０は、ドリフト領域１８の下方に設けられた第１導電型の領域である。本例のバッファ領域２０は、一例としてＮ型である。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面側から広がる空乏層が、第２導電型のコレクタ領域２２および第１導電型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
　コレクタ領域２２は、トランジスタ部７０において、バッファ領域２０の下方に設けられる。コレクタ電極２４は、半導体基板１０の裏面２３に形成される。コレクタ電極２４は、金属等の導電材料で形成される。
　ベース領域１４は、メサ部７１およびメサ部８１において、ドリフト領域１８の上方に設けられる第２導電型の領域である。ベース領域１４は、ゲートトレンチ部４０に接して設けられる。ベース領域１４は、ダミートレンチ部３０に接して設けられてよい。
　エミッタ領域１２は、メサ部７１において、ベース領域１４とおもて面２１との間に設けられる。エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。
　プラグ領域１１は、コンタクト領域１５よりもドーピング濃度の高い第２導電型の領域である。本例のプラグ領域１１は、一例としてＰ＋＋型である。本例のプラグ領域１１は、おもて面２１に設けられている。メサ部８１において、プラグ領域１１は、ベース領域１４の上方に設けられる。プラグ領域１１の下端は、エミッタ領域１２の下端よりも浅くてよい。プラグ領域１１は、メサ部８１において、コンタクトホール５４に沿ってＹ軸方向に延伸して設けられてよい。
　１つ以上のゲートトレンチ部４０および１つ以上のダミートレンチ部３０は、おもて面２１に設けられる。各トレンチ部は、おもて面２１からドリフト領域１８まで設けられる。エミッタ領域１２、ベース領域１４およびコンタクト領域１５のうちの少なくともいずれかが設けられる領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達する。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
　ゲートトレンチ部４０は、おもて面２１に形成されたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って形成される。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に形成される。ゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。ゲートトレンチ部４０は、おもて面２１において層間絶縁膜３８により覆われる。ゲート導電部４４には、ＩＧＢＴ等のゲート電極の電位が印加される。
　ゲート導電部４４は、半導体基板１０の深さ方向において、ゲート絶縁膜４２を挟んでメサ部７１側で隣接するベース領域１４と対向する領域を含む。ゲート導電部４４に予め定められたゲート電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に、電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、おもて面２１側に形成されたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って形成される。ダミー導電部３４は、ダミートレンチの内部に形成され、且つ、ダミー絶縁膜３２よりも内側に形成される。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミートレンチ部３０は、おもて面２１において層間絶縁膜３８により覆われる。ダミー導電部３４には、ＩＧＢＴ等のエミッタ電極の電位が印加される。ダミー導電部３４は、フローティング電位としてもよい。
　層間絶縁膜３８は、半導体基板１０の上方に設けられる。層間絶縁膜３８の上方には、エミッタ電極５２が設けられている。層間絶縁膜３８には、エミッタ電極５２と半導体基板１０とを電気的に接続するための１又は複数のコンタクトホール５４が設けられている。コンタクトホール５５およびコンタクトホール５６も同様に、層間絶縁膜３８を貫通して設けられてよい。
　下端端部１３は、メサ部７１におけるエミッタ領域１２の下端であって、ダミートレンチ部３０側の下端である。エミッタ領域１２がダミートレンチ部３０に到達する場合にあっては、下端端部１３は、ダミートレンチ部３０に接する。
　コンタクト領域１５の少なくとも一部は、メサ部７１において下端端部１３の下方に設けられる。即ち、コンタクト領域１５はエミッタ領域１２よりも深く設けられており、かつエミッタ領域１２と一部重なるように設けられる。本例のコンタクト領域１５は、トレンチ配列方向において、ダミートレンチ部３０からエミッタ領域１２の下端端部１３の下方まで延伸して設けられている。これにより、エミッタ領域１２の下方の正孔がエミッタ領域１２を通じて直接引き抜かれにくくなる。これにより、エミッタ領域１２からコレクタ領域２２へのＮＰＮＰ型の寄生サイリスタがオンしづらくなり、半導体装置１００のラッチアップを抑制できる。
　本例の断面において、コンタクト領域１５は、メサ部７１において、ゲートトレンチ部４０と離間されている。これにより、コンタクト領域１５が、ゲートトレンチ部４０側面の反転層の形成を阻害することなく、半導体装置１００が安定動作しやすくなる。
　本例のコンタクト領域１５は、Ｘ軸方向においてダミートレンチ部３０の両側にまたがって設けられている。本例のコンタクト領域１５の製造プロセスでは、半導体基板１０にマスクを設け、トレンチ部の設けられる領域をまたがるコンタクト領域１５をイオン注入することができる。ダミートレンチ部３０は、コンタクト領域１５を設けた後に、半導体基板１０のエッチングによって設けられてよい。
　半導体装置１００の微細化等を目的として、メサ部７１の間隔を短くする、所謂プロセスピッチの微細化が行われている。例えば、シリコンの半導体基板１０にイオン注入により拡散領域を設ける場合、ドーパントは一定の範囲に拡散しやすい。本例のコンタクト領域１５の構造により、プロセスピッチが微細化した場合であっても、エミッタ領域１２の下端端部１３の下方まで延伸し、かつ、ゲートトレンチ部４０と離間されているコンタクト領域１５の製造が容易となる。これにより、電気特性に大きな影響を与えず、ラッチアップ耐性の高い半導体装置１００が提供できる。ただし、コンタクト領域１５は、トレンチ延伸方向に接続されるように設けられればラッチアップ抑制の効果は実現でき、コンタクト領域１５がダミートレンチ部３０に接する形態に限定するものではない。
　ダイオード部８０においては、カソード領域８２の上方にバッファ領域２０が積層され、バッファ領域２０の上方にドリフト領域１８が積層される。メサ部８１において、ドリフト領域１８の上方にベース領域１４が積層され、ベース領域１４とドリフト領域１８との間にＰＮ接合が形成される。ベース領域１４は、コンタクトホール５４を介して、エミッタ電極５２に電気的に接続される。
　図１Ｃは、図１Ａにおけるｂ－ｂ'断面図の一例である。ｂ－ｂ'断面は、トランジスタ部７０において、エミッタ領域１２を通過せずに、コンタクト領域１５を通過するＸＺ面である。本例において、トランジスタ部７０におけるメサ部７１は、ドリフト領域１８の上方にベース領域１４と、コンタクト領域１５と、プラグ領域１１とを有する。プラグ領域１１を設けることにより、ＲＢＳＯＡ（逆バイアス安全動作領域）耐量が向上する。ダイオード部８０において、メサ部８１は、図１Ｂにおける例と同様の構造を有してよい。
　コンタクト領域１５は、ゲートトレンチ部４０からダミートレンチ部３０へと延伸している。コンタクト領域１５の上方には、コンタクトホール５４が設けられている。コンタクトホール５４を介して、コンタクト領域１５およびプラグ領域１１から正孔が引き抜かれる。コンタクト領域１５の下端は、プラグ領域１１の下端よりも深くてよい。
　エミッタ領域１２の下方に設けられるコンタクト領域１５と、本例の断面におけるコンタクト領域１５が同一のプロセスで設けられる場合、それらのコンタクト領域１５の深さは同一の深さで設けられる。この場合、コンタクト領域１５はエミッタ領域１２よりも深くなる。ただし、コンタクト領域１５は、エミッタ領域１２の下方と他の領域とで、異なる深さで設けられてもよい。
　図１Ｄは、半導体装置１００のおもて面２１における拡大図の一例を示す。ｃ－ｃ'断面は、後述する第１コンタクト部１５１を通るＸＺ面を示す。ｄ－ｄ'断面は、後述する第２コンタクト部１５２を通るＸＺ面を示す。エミッタ領域１２内の破線は、エミッタ領域１２の下方における第２コンタクト部１５２とベース領域１４との境界Ｂを示している。本例のコンタクト領域１５は、第１コンタクト部１５１、第２コンタクト部１５２および第３コンタクト部１５３を有する。
　第１コンタクト部１５１および第２コンタクト部１５２は、メサ部７１において、第１トレンチ部からエミッタ領域１２の下端の下方まで延伸して設けられている。本例の第１トレンチ部は、ダミートレンチ部３０であるが、ゲートトレンチ部４０であっても、ダミーゲートトレンチ部１３０であってもよい。他の実施例においても同様に、第１トレンチ部をダミートレンチ部３０として説明した場合であっても、ゲートトレンチ部４０またはダミーゲートトレンチ部１３０に適宜変更してよい。
　図１Ｄの上面図に示すように、第１コンタクト部１５１および第２コンタクト部１５２は、ゲートトレンチ部４０側の端部において段差が設けられる。本例では、第１コンタクト部１５１と第２コンタクト部１５２との段差が境界Ｂのように円弧を描くように形成されるが、境界Ｂの形状はこれに限定されない。
　第１コンタクト部１５１は、トレンチ配列方向において、第２コンタクト部１５２よりもダミートレンチ部３０から延伸して設けられる。第１コンタクト部１５１は、トレンチ延伸方向において、第２コンタクト部１５２よりもエミッタ領域１２の端部側に位置する。本例の第１コンタクト部１５１は、トレンチ配列方向において、ゲートトレンチ部４０と接しているが、ゲートトレンチ部４０と離間されてもよい。第１コンタクト部１５１は、ダミートレンチ部３０の側壁において、半導体基板１０のおもて面２１に設けられてよい。
　第２コンタクト部１５２は、トレンチ延伸方向において、第１コンタクト部１５１よりも、エミッタ領域１２の中央部側に位置する。トレンチ延伸方向におけるエミッタ領域１２の中央部とは、ｄ－ｄ'断面の位置に対応する。第２コンタクト部１５２は、ダミートレンチ部３０の側壁において、半導体基板１０のおもて面２１に設けられてよい。
　第３コンタクト部１５３は、上面視でエミッタ領域１２が形成されていない領域に設けられる。第３コンタクト部１５３は、おもて面２１において、ダミートレンチ部３０からゲートトレンチ部４０まで延伸して設けられてよい。本例の第３コンタクト部１５３は、おもて面２１において、トレンチ延伸方向に沿ってエミッタ領域１２と交互に設けられている。
　第１コンタクト部１５１、第２コンタクト部１５２および第３コンタクト部１５３は、同一のドーピング濃度を有してよい。即ち、第１コンタクト部１５１、第２コンタクト部１５２および第３コンタクト部１５３は、同一のイオン注入工程によって同時に形成されてよい。
　図１Ｅは、エミッタ領域１２の下端における拡大図の一例を示す。本図は、図１Ｄで示したＸＹ面よりも深い位置のＸＹ面に対応する。
　第１コンタクト部１５１は、エミッタ領域１２の下方において、ゲートトレンチ部４０と接している。第１コンタクト部１５１は、ベース領域１４、第２コンタクト部１５２および第３コンタクト部１５３と接している。
　第２コンタクト部１５２は、エミッタ領域１２の下方において、ゲートトレンチ部４０と離間している。第２コンタクト部１５２は、エミッタ領域１２の下方において、第１コンタクト部１５１よりもトレンチ延伸方向におけるエミッタ領域１２の中央部側に位置する。本例の第２コンタクト部１５２は、上面視において、境界Ｂでベース領域１４と円弧上に接している。
　ベース領域１４は、エミッタ領域１２の下方において、第２コンタクト部１５２および第３コンタクト部１５３と接して設けられている。また、トレンチ延伸方向におけるエミッタ領域１２の中央部において、エミッタ領域１２の下端は、ベース領域１４と接している。
　図１Ｆは、図１Ｄにおけるｃ－ｃ'断面図の一例である。ｃ－ｃ'断面は、トランジスタ部７０において、第１コンタクト部１５１を通過するＸＺ面である。
　エミッタ領域１２は、トレンチ配列方向において、ゲートトレンチ部４０から、コンタクトホール５４を越えてダミートレンチ部３０側へ延伸する。これにより、エミッタ領域１２からコンタクトホール５４を通じて電流が導通しやすくなる。本例のエミッタ領域１２は、トレンチ配列方向において、ゲートトレンチ部４０からダミートレンチ部３０側へと延伸し、ダミートレンチ部３０に到達せずに終端する。但し、エミッタ領域１２は、トレンチ配列方向において、ゲートトレンチ部４０からダミートレンチ部３０まで延伸して設けられてもよい。
　第１コンタクト部１５１は、トレンチ配列方向において、第１トレンチ部であるダミートレンチ部３０からコンタクトホール５４を越えて延伸する。第１コンタクト部１５１は、ダミートレンチ部３０の側壁において、半導体基板１０のおもて面２１に設けられる。第１コンタクト部１５１は、上部領域９２および下部領域９４を有する。
　上部領域９２は、半導体基板１０において、エミッタ領域１２と同一の深さを有する領域である。一例として、上部領域９２の深さは、０．５μｍである。ただし、上部領域９２の深さは、これに限定されない。エミッタ領域１２がゲートトレンチ部４０からダミートレンチ部３０へと延伸し、ダミートレンチ部３０に到達する場合には、エミッタ領域１２が半導体基板１０のおもて面２１に露出する断面においては、上部領域９２が設けられない。例えば、上部領域９２のドーピング濃度は、５Ｅ１９／ｃｍ３以上、２Ｅ２０／ｃｍ３以下である。なお、Ｅは１０のべき乗を意味し、例えば５Ｅ１９／ｃｍ３は５×１０１９／ｃｍ３を意味する。
　下部領域９４は、半導体基板１０において、エミッタ領域１２より深い領域に設けられる。下部領域９４は、エミッタ領域１２の下端端部１３を越えて、ダミートレンチ部３０からゲートトレンチ部４０側へと延伸する。例えば、下部領域９４のドーピング濃度は、１Ｅ１９／ｃｍ３以上、１Ｅ２０／ｃｍ３以下である。
　第１コンタクト部１５１は、エミッタ領域１２の下端と接している。即ち、下部領域９４の上端は、エミッタ領域１２の下端と接している。第１コンタクト部１５１は、下端端部１３とも接している。
　幅Ｗｃは、トレンチ配列方向におけるコンタクト領域１５の幅である。幅Ｗｃは、ダミートレンチ部３０の中央から、コンタクト領域１５のゲートトレンチ部４０側の端部まで測定される幅である。即ち、幅Ｗｃは、ダミートレンチ部３０の中央から測定される、下部領域９４のゲートトレンチ部４０側の最大到達位置に相当する。幅Ｗｃは、１．２μｍ以下であってよく、１．１μｍ以下であってよい。
　ここで、トレンチ配列方向における上部領域９２の幅は、メサ幅Ｗｍに対して１５％以上、４０％以下の範囲であってよい。トレンチ配列方向における下部領域９４の幅は、メサ幅Ｗｍの３０％以上、７０％以下の範囲であってよい。また下部領域９４がエミッタ領域１２と重なる部分のトレンチ配列方向における幅は、メサ幅Ｗｍに対して０％以上、３０％以下の範囲であってよく、さらに好ましくは１０％以上、２０％以下の範囲であってよい。
　厚みＤｃは、半導体基板１０の深さ方向におけるコンタクト領域１５の厚みである。厚みＤｃは、エミッタ領域１２の下端の深さより厚く、ベース領域１４の深さＤｂ未満である。例えば、厚みＤｃは、０．５μｍ以上、２．０μｍ以下である。上部領域９２の厚みは、０．３μｍ以上、０．８μｍ以下の範囲であってよい。また下部領域９４の厚みは、０．３μｍ以上、１．１μｍ以下の範囲であってよい。
　図１Ｇは、図１Ｄにおけるｄ－ｄ'断面図の一例である。ｄ－ｄ'断面は、トランジスタ部７０において、第２コンタクト部１５２を通過するＸＺ面である。本例では、図１Ｆのｃ－ｃ'断面と相違する点について特に説明する。その他の点は、図１Ｆのｃ－ｃ'断面と同一であってもよい。
　第２コンタクト部１５２は、トレンチ配列方向において、第１トレンチ部であるダミートレンチ部３０からコンタクトホール５４を越えて延伸する。第２コンタクト部１５２は、ダミートレンチ部３０の側壁において、半導体基板１０のおもて面２１に設けられる。第２コンタクト部１５２は、上部領域９６および下部領域９８を有する。
　上部領域９６は、半導体基板１０において、エミッタ領域１２と同一の深さを有する領域である。一例として、上部領域９６の深さは、０．５μｍである。ただし、上部領域９６の深さは、これに限定されない。エミッタ領域１２がゲートトレンチ部４０からダミートレンチ部３０へと延伸し、ダミートレンチ部３０に到達する場合には、エミッタ領域１２が半導体基板１０のおもて面２１に露出する断面においては、上部領域９６が設けられない。例えば、上部領域９６のドーピング濃度は、５Ｅ１９／ｃｍ３以上、２Ｅ２０／ｃｍ３以下である。
　下部領域９８は、半導体基板１０において、エミッタ領域１２より深い領域に設けられる。下部領域９８は、エミッタ領域１２の下端端部１３を越えて、ダミートレンチ部３０からゲートトレンチ部４０側へと延伸する。下端端部１３は、エミッタ領域１２の下端のダミートレンチ部３０側の端部である。例えば、下部領域９８のドーピング濃度は、１Ｅ１９／ｃｍ３以上、１Ｅ２０／ｃｍ３以下である。
　第２コンタクト部１５２は、エミッタ領域１２の下端と接している。即ち、下部領域９８の上端は、エミッタ領域１２の下端と接している。第２コンタクト部１５２は、下端端部１３とも接している。
　幅Ｗｓは、トレンチ配列方向におけるコンタクト領域１５とゲートトレンチ部４０との間の距離である。ゲートトレンチ部４０の端部でチャネルを形成できるように、幅Ｗｓが設けられてよい。本例の幅Ｗｓは、トレンチ配列方向における、第２コンタクト部１５２とゲートトレンチ部４０との離間距離を示す。一例において、幅Ｗｓは、０．６μｍ以上である。幅Ｗｓは、メサ幅Ｗｍの１０％以上、５０％以下の範囲であってよい。
　第１コンタクト部１５１および第２コンタクト部１５２のトレンチ延伸方向におけるゲートトレンチ部４０側の段差の大きさは、メサ部７１のメサ幅Ｗｍの１０％以上、５０％以下であってよい。本例のように、第１コンタクト部１５１がゲートトレンチ部４０と接する場合、第１コンタクト部１５１および第２コンタクト部１５２のトレンチ配列方向における段差の大きさは、幅Ｗｓと等しくなる。
　図２は、半導体装置１００の製造方法の一例を説明するための図である。本図は、図１Ｄで示した半導体装置１００のおもて面２１の拡大図にコンタクト領域１５を形成するためのマスク１５５を破線で示している。マスク１５５は、間引き領域１５６を有する。
　間引き領域１５６は、エミッタ領域１２のトレンチ延伸方向における中央部において、マスク１５５の内側に凹んだ領域である。間引き領域１５６を設けることにより、イオン注入後のアニールでドーパントを拡散させる際に、ゲートトレンチ部４０側において、第１コンタクト部１５１および第２コンタクト部１５２の段差を形成することができる。
　図３は、コンタクトホール５４の未開口部を備える半導体装置１００の上面図の一例を示す。
　非接続領域５９は、コンタクトホール５４が開口されずに、エミッタ電極５２がおもて面２１においてコンタクト領域１５と電気的に接続されていない領域である。例えば、非接続領域５９は、パーティクルまたは異物等に起因する酸化膜エッチング不良等により、層間絶縁膜３８にコンタクトホール５４が形成されていない未開口領域である。また、非接続領域５９は、レジスト残り等によって、おもて面２１のコンタクト領域１５が形成されなかった領域であってよい。
　本例では、非接続領域５９において引き抜かれるはずであった正孔電流は、コンタクト領域１５を流れて他の近隣のコンタクト領域１５上方のコンタクトホール５４を介して引き抜かれる。即ち、正孔電流がエミッタ領域１２の下方のベース領域１４を流れずに、ベース領域１４よりも正孔に対して低抵抗であるコンタクト領域１５を流れるので、ラッチアップを抑制できる。これにより、プロセス欠陥起因のスイッチング破壊が抑制される。したがって、プロセス欠陥に強い冗長性のある素子構造を有する半導体装置１００を提供することができる。
　また、本例の半導体装置１００は、エミッタ領域１２の下方に設けられた第１コンタクト部１５１および第２コンタクト部１５２を介して、正孔を引き抜くことができるので、さらにラッチアップを抑制しやすくなる。本例の半導体装置１００は、エミッタ領域１２の下方に第１コンタクト部１５１および第２コンタクト部１５２を備えているので、エミッタ領域１２を第１トレンチ部であるダミートレンチ部３０まで延伸させてもよい。
　図４Ａは、半導体装置１００の上面図の一例を示す。本例では、エミッタ領域１２がダミートレンチ部３０に接して設けられている点で図１Ａと相違する。本例では、図１Ａと相違する点について特に説明する。
　本例のエミッタ領域１２は、トレンチ配列方向において、ゲートトレンチ部４０からダミートレンチ部３０まで延伸する。エミッタ領域１２およびコンタクト領域１５は、半導体基板１０のおもて面２１において、トレンチ延伸方向に対して、ゲートトレンチ部４０およびダミートレンチ部３０のそれぞれに交互に接して設けられている。
　プラグ領域１１は、トレンチ配列方向において、メサ部７１のコンタクト領域１５に挟まれた領域に設けられてよい。プラグ領域１１は、トレンチ配列方向において、メサ部７１のエミッタ領域１２に挟まれた領域に設けられなくてよい。但し、プラグ領域１１は、トレンチ配列方向において、メサ部７１のエミッタ領域１２に挟まれた領域に設けられてもよい。プラグ領域１１は、メサ部８１において、トレンチ延伸方向に延伸して設けられてよい。
　図４Ｂは、図４Ａにおけるｅ－ｅ'断面図の一例である。ｅ－ｅ'断面は、トランジスタ部７０からダイオード部８０にわたり、トランジスタ部７０においてエミッタ領域１２を通過するＸＺ面である。なお、トランジスタ部７０からダイオード部８０にわたり、トランジスタ部７０において第２コンタクト部１５２を通過するＸＺ断面は、図１Ｃと同一となる。
　本例の第２コンタクト部１５２は、メサ部７１において、エミッタ領域１２の下方に設けられる。同様に、別の断面において、第１コンタクト部１５１は、エミッタ領域１２の下方に設けられる。これにより、エミッタ領域１２の下方の正孔が第１コンタクト部１５１および第２コンタクト部１５２を通じて引き抜かれ、ラッチアップを抑制することができる。
　図５Ａは、変形例である半導体装置１００の上面図の一例を示す。本例では、図１Ａと相違する点について特に説明する。本例の半導体装置１００は、第１トレンチ部として、エミッタ領域１２と接しないダミーゲートトレンチ部１３０を備える。
　ダミーゲートトレンチ部１３０は、ゲート電位に設定され、エミッタ領域１２と接触しないトレンチ部である。即ち、ダミーゲートトレンチ部１３０は、ゲート電位に設定されるものの、側壁近傍でチャネルを形成しない。ダミーゲートトレンチ部１３０をゲート電位に設定すべく、ダミーゲートトレンチ部１３０は、ゲート金属層５０の設けられる領域までＹ軸方向に延伸する。ダミーゲートトレンチ部１３０は、コンタクトホール５８を介してゲート金属層５０に接続され、ゲート電位に設定される。
　ダミーゲートトレンチ部１３０は、ゲート電位に設定されているものの、エミッタ領域１２と接触していないので、ダミーゲートトレンチ部１３０の側壁においては、第１導電型の反転層によるチャネルが形成されない。ダミーゲートトレンチ部１３０は、キャリアをメサ部７１に引き寄せ易くするので、ダミーゲートトレンチ部１３０とゲート容量等の性質が異なる。したがって、ダミーゲートトレンチ部１３０およびダミートレンチ部３０を組み合わせて使用することにより、半導体装置１００における閾値電圧、飽和電流、電界集中およびゲート容量等の調整が実行できる。
　半導体基板１０のおもて面２１において、本例のゲートトレンチ部４０はＵ型の構造を有し、ダミーゲートトレンチ部１３０はＩ型の構造を有している。ただし、ゲートトレンチ部４０およびダミーゲートトレンチ部１３０の構造は所望の配列比が達成できる限り、これらの構造に限定されない。
　本例において、ダイオード部８０におけるダミーゲートトレンチ部１３０は、図１Ａの構造と同様である。即ち、ダミーゲートトレンチ部１３０は、コンタクトホール５６を介してエミッタ電極５２に接続され、エミッタ電位に設定される。
　図５Ｂは、図５Ａにおけるｆ－ｆ'断面図の一例である。ｆ－ｆ'断面は、トランジスタ部７０からダイオード部８０にわたり、トランジスタ部７０において、エミッタ領域１２を通過するＸＺ面である。ダミーゲートトレンチ部１３０は、第２ゲート絶縁膜１３２および第２ゲート導電部１３４を有する。本例の半導体装置１００は、ドリフト領域１８とベース領域１４との間に蓄積領域１６を有する。
　蓄積領域１６は、ベース領域１４とドリフト領域１８との間に設けられる第１導電型の領域である。本例の蓄積領域１６は、一例としてＮ＋型である。蓄積領域１６は、トランジスタ部７０およびダイオード部８０に設けられる。これにより、半導体装置１００は、蓄積領域１６のマスクずれを回避できる。蓄積領域１６は、ゲートトレンチ部４０に接して設けられる。蓄積領域１６は、ダミートレンチ部３０に接してもよいし、接しなくてもよい。
　蓄積領域１６のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。蓄積領域１６のイオン注入のドーズ量は、１Ｅ１２ｃｍ－２以上、１Ｅ１３ｃｍ－２以下であってよい。また、蓄積領域１６のイオン注入ドーズ量は、３Ｅ１２ｃｍ－２以上、６Ｅ１２ｃｍ－２以下であってもよい。蓄積領域１６を設けることで、キャリア注入促進効果（Ｉｎｊｅｃｔｉｏｎ　Ｅｎｈａｎｃｅｍｅｎｔ　ｅｆｆｅｃｔ）を高めて、トランジスタ部７０のオン電圧を低減できる。
　本例では、半導体装置１００の有するダミーゲートトレンチ部１３０がエミッタ電位に設定される点で図１Ｂの半導体装置１００と相違する。但し、本例でも、コンタクト領域１５がエミッタ領域１２の下方において、コンタクト領域１５を電気的に接続する。したがって、半導体装置１００は、ダミーゲートトレンチ部１３０の電位に関わらず、コンタクト領域１５の構造によりラッチアップを抑制できる。
　図６Ａは、変形例である半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、コンタクトトレンチ部６０を備える。
　コンタクトトレンチ部６０は、おもて面２１から半導体基板１０の深さ方向に延伸して設けられる。コンタクトトレンチ部６０は、エミッタ電極５２と半導体基板１０とを電気的に接続する。コンタクトトレンチ部６０は、トレンチ延伸方向に延伸して設けられている。本例のコンタクトトレンチ部６０は、ゲートトレンチ部４０およびダミートレンチ部３０に沿ってストライプ状に配置されている。
　コンタクトトレンチ部６０は、トランジスタ部７０において、エミッタ領域１２およびコンタクト領域１５の各領域の上方に形成される。コンタクトトレンチ部６０は、ダイオード部８０において、ベース領域１４の領域の上方に形成される。コンタクトトレンチ部６０は、Ｙ軸方向両端に設けられたウェル領域１７の上方には設けられていない。１又は複数のコンタクトトレンチ部６０は、トレンチ延伸方向に延伸して設けられてよい。
　エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、トレンチ配列方向において、ゲートトレンチ部４０からコンタクトトレンチ部６０の側壁まで延伸して設けられる。エミッタ領域１２は、ダミートレンチ部３０とコンタクトトレンチ部６０との間に設けられなくてもよい。
　エミッタ領域１２およびコンタクト領域１５は、ゲートトレンチ部４０とコンタクトトレンチ部６０との間において、トレンチ延伸方向に交互に配置されてよい。トレンチ延伸方向において、コンタクト領域１５の幅は、エミッタ領域１２の幅よりも大きくてよい。トレンチ延伸方向におけるエミッタ領域１２の幅は、０．６μｍ以上、１．６μｍ以下であってよい。エミッタ領域１２とコンタクト領域１５の比率を適切に制御することにより、ラッチアップを抑制しやすくなる。
　プラグ領域１１は、トレンチ配列方向において、メサ部７１のコンタクト領域１５と隣接する領域に設けられてよい。プラグ領域１１は、トレンチ配列方向において、メサ部７１のエミッタ領域１２と隣接する領域に設けられなくてよい。但し、プラグ領域１１は、トレンチ配列方向において、メサ部７１のエミッタ領域１２と隣接する領域に設けられてよい。プラグ領域１１は、メサ部８１において、コンタクトトレンチ部６０に沿って、トレンチ延伸方向に延伸して設けられてよい。
　図６Ｂは、図６Ａにおけるｇ－ｇ'断面図の一例である。本例のコンタクトトレンチ部６０は、エミッタ領域１２よりも深く形成されている。
　コンタクトトレンチ部６０は、おもて面２１よりも半導体基板１０の裏面２３側に延伸して設けられる。本例のコンタクトトレンチ部６０は、エミッタ領域１２よりも半導体基板１０の裏面２３側に延伸して設けられる。即ち、本例のコンタクトトレンチ部６０の下端は、エミッタ領域１２の下端よりも深い。本例のコンタクトトレンチ部６０の下端は、第２コンタクト部１５２の下端よりも浅い。本例のコンタクトトレンチ部６０は、プラグ６２およびバリアメタル層６４を有する。
　プラグ６２は、コンタクトトレンチ部６０の内部に設けられる導電性の材料である。プラグ６２は、エミッタ電極５２と同一の材料であっても、異なる材料であってもよい。プラグ６２は、タングステン等の材料を含んでよい。
　バリアメタル層６４は、プラグ６２の下方に設けられる。本例のバリアメタル層６４は、プラグ６２とエミッタ領域１２との間に設けられる。バリアメタル層６４は、窒化チタンなどの材料を含んでよい。
　エミッタ領域１２は、ゲートトレンチ部４０と接して設けられる。エミッタ領域１２は、ダミートレンチ部３０と接してもよいし、接しなくてもよい。エミッタ領域１２は、トレンチ配列方向において、ゲートトレンチ部４０からコンタクトトレンチ部６０の側壁まで延伸して設けられる。よって、下端端部１３は、トレンチ配列方向において、ゲートトレンチ部４０とコンタクトトレンチ部６０との間であって、コンタクトトレンチ部６０の側壁に位置する。
　第２コンタクト部１５２の少なくとも一部は、メサ部７１において下端端部１３の下方に設けられる。本例の第２コンタクト部１５２は、トレンチ配列方向において、ダミートレンチ部３０からエミッタ領域１２の下端端部１３の下方まで延伸して設けられている。第２コンタクト部１５２は、トレンチ配列方向において、ダミートレンチ部３０からコンタクトトレンチ部６０を超えて延伸してもよいし、コンタクトトレンチ部６０を超えなくてもよい。
　トレンチボトム領域１９は、ダミートレンチ部３０およびゲートトレンチ部４０の下方に設けられた第２導電型の領域である。本例のトレンチボトム領域１９は、ダミートレンチ部３０およびゲートトレンチ部４０の下端を覆っている。トレンチボトム領域１９のドーピング濃度は、ベース領域１４よりも小さくてよい。トレンチボトム領域１９は、ドリフト領域１８ａとドリフト領域１８ｂとの間に設けられる。トレンチボトム領域１９を設けることにより、アバランシェ耐量が向上する。なお、半導体装置１００がトレンチボトム領域１９を備える実施形態を説明する場合があるが、トレンチボトム領域１９は省略されてもよい。
　ドリフト領域１８ａは、メサ部７１およびメサ部８１において、ベース領域１４とトレンチボトム領域１９との間に設けられる。ドリフト領域１８ｂは、トレンチボトム領域１９の下方に設けられる。ドリフト領域１８ａおよびドリフト領域１８ｂのドーピング濃度は、同一であってよい。
　プラグ領域１１は、コンタクトトレンチ部６０の下端と接して設けられてよい。プラグ領域１１は、コンタクトトレンチ部６０の側壁に設けられてもよい。本例のプラグ領域１１は、コンタクトトレンチ部６０の下端と、コンタクトトレンチ部６０の側壁の一部とを覆っている。プラグ領域１１の下端は、ベース領域１４の下端よりも浅くてよい。プラグ領域１１は、コンタクトトレンチ部６０を形成するための溝の下端にイオン注入することで形成されてよい。
　図７Ａは、変形例である半導体装置１００の上面図の一例を示す。本例の半導体装置１００は、ゲートトレンチ部４０に隣接する第１トレンチ部がゲートトレンチ部４０の場合であり、千鳥構造を備える。本例の半導体装置１００は、ダイオード部８０を備えていないが、ダイオード部８０を備えてもよい。半導体装置１００は、隣接して設けられた複数0のゲートトレンチ部４０を有する。隣接して設けられた複数のゲートトレンチ部４０は、接続部分４３で互いに接続されてよい。
　隣接して設けられた複数のゲートトレンチ部４０は、トレンチ延伸方向における異なる位置で、エミッタ領域１２と接触している。即ち、半導体装置１００は、千鳥構造を有し、互い違いに配列されたエミッタ領域１２を備える。この場合、隣り合うゲートトレンチ部４０の各々が、ゲートトレンチ部となる部分と第１トレンチ部となる部分とを共に有する。つまり、隣り合うゲートトレンチ部４０の間のメサ部において、片方のゲートトレンチ部４０と接し、他方のゲートトレンチ部４０と離間したエミッタ領域１２（第１エミッタ領域）と、片方のゲートトレンチ部４０と離間し、他方のゲートトレンチ部４０と接するエミッタ領域１２（第２エミッタ領域）と、を有する。
　コンタクト領域１５は、第１エミッタ領域の他方のゲートトレンチ部４０側の下端端部１３の下方と、第２エミッタ領域の片方のゲートトレンチ部４０側の下端端部１３の下方と、を含む領域に設けられる。またゲートトレンチ部４０のトレンチ延伸方向において、第１エミッタ領域と第２エミッタ領域とは、コンタクト領域１５を挟んで交互に設けられる。
　図７Ｂは、図７Ａにおけるｈ－ｈ'断面図の一例である。本例の半導体装置１００は、エミッタ領域１２よりも浅いコンタクトトレンチ部６０と、トレンチ配列方向においてコンタクトトレンチ部６０の両端に設けられたエミッタ領域１２とを備えるが、これに限定されない。即ち、半導体装置１００は、エミッタ領域１２よりも深いコンタクトトレンチ部６０を備えてもよいし、コンタクトトレンチ部６０の片側に設けられたエミッタ領域１２を備えてもよい。半導体装置１００は、トレンチボトム領域１９を備えていてもよいし、備えていなくてもよい。
　プラグ領域１１は、コンタクト領域１５と隣接した領域に設けられてよい。プラグ領域１１は、コンタクトトレンチ部６０とコンタクト領域１５との間に設けられてよい。プラグ領域１１は、トレンチ配列方向において、コンタクト領域１５に挟まれてよい。本例のプラグ領域１１は、エミッタ領域１２と隣接した領域には設けられない。但し、プラグ領域１１は、エミッタ領域１２と隣接した領域に設けられてよい。この場合、プラグ領域１１は、エミッタ領域１２を貫通してもよいし、貫通しなくてもよい。プラグ領域１１がエミッタ領域１２を貫通しない場合においては、プラグ領域１１が別のＸＺ断面においてコンタクト領域１５と接触してよい。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
　１０・・・半導体基板、１１・・・プラグ領域、１２・・・エミッタ領域、１３・・・下端端部、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１７・・・ウェル領域、１８・・・ドリフト領域、１９・・・トレンチボトム領域、２０・・・バッファ領域、２１・・・おもて面、２２・・・コレクタ領域、２３・・・裏面、２４・・・コレクタ電極、２５・・・接続部、３０・・・ダミートレンチ部、３１・・・延伸部分、３２・・・ダミー絶縁膜、３３・・・接続部分、３４・・・ダミー導電部、３８・・・層間絶縁膜、４０・・・ゲートトレンチ部、４１・・・延伸部分、４２・・・ゲート絶縁膜、４３・・・接続部分、４４・・・ゲート導電部、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５５・・・コンタクトホール、５６・・・コンタクトホール、５８・・・コンタクトホール、５９・・・非接続領域、６０・・・コンタクトトレンチ部、６２・・・プラグ、６４・・・バリアメタル層、７０・・・トランジスタ部、７１・・・メサ部、８０・・・ダイオード部、８１・・・メサ部、８２・・・カソード領域、９２・・・上部領域、９４・・・下部領域、９６・・・上部領域、９８・・・下部領域、１００・・・半導体装置、１３０・・・ダミーゲートトレンチ部、１３２・・・第２ゲート絶縁膜、１３４・・・第２ゲート導電部、１５１・・・第１コンタクト部、１５２・・・第２コンタクト部、１５３・・・第３コンタクト部、１５５・・・マスク、１５６・・・間引き領域

Claims (19)

  1. 　ゲートトレンチ部と、前記ゲートトレンチ部に隣接する第１トレンチ部とを備える半導体装置であって、
    　半導体基板に設けられた第１導電型のドリフト領域と、
    　前記ドリフト領域の上方に設けられた第２導電型のベース領域と、
    　前記ベース領域の上方に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    　前記ベース領域の上方に設けられ、前記ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域と、
    　を備え、
    　前記コンタクト領域は、前記ゲートトレンチ部と前記第１トレンチ部との間のメサ部において、前記第１トレンチ部から前記エミッタ領域の下端の下方まで延伸して設けられた第１コンタクト部および第２コンタクト部を有し、
    　前記第１コンタクト部は、トレンチ配列方向において、前記第２コンタクト部よりも前記第１トレンチ部から延伸して設けられる
    　半導体装置。
  2. 　前記第２コンタクト部は、前記エミッタ領域の下方において、前記第１コンタクト部よりもトレンチ延伸方向における前記エミッタ領域の中央部側に位置する
    　請求項１に記載の半導体装置。
  3. 　前記第１コンタクト部および前記第２コンタクト部は、前記エミッタ領域の下端と接している
    　請求項１または２に記載の半導体装置。
  4. 　トレンチ延伸方向における前記エミッタ領域の中央部において、前記エミッタ領域の下端は、前記ベース領域と接している
    　請求項１から３のいずれか一項に記載の半導体装置。
  5. 　前記第１コンタクト部は、前記エミッタ領域の下方において、前記ゲートトレンチ部と接しており、
    　前記第２コンタクト部は、前記エミッタ領域の下方において、前記ゲートトレンチ部と離間している
    　請求項１から４のいずれか一項に記載の半導体装置。
  6. 　前記第２コンタクト部は、前記トレンチ配列方向において、前記ゲートトレンチ部と０．６μｍ以上離間している、
    　請求項５に記載の半導体装置。
  7. 　前記第１コンタクト部および前記第２コンタクト部の前記トレンチ配列方向における段差の大きさは、前記メサ部のメサ幅の１０％以上、５０％以下である
    　請求項１から６のいずれか一項に記載の半導体装置。
  8. 　前記第１コンタクト部および前記第２コンタクト部は、前記第１トレンチ部の側壁において、前記半導体基板のおもて面に設けられる
    　請求項１から７のいずれか一項に記載の半導体装置。
  9. 　前記半導体基板の上方に設けられた層間絶縁膜を備え、
    　前記エミッタ領域は、前記層間絶縁膜を貫通して設けられたコンタクトホールを介してエミッタ電極と接続される
    　請求項１から８のいずれか一項に記載の半導体装置。
  10. 　前記エミッタ領域は、前記トレンチ配列方向において、前記ゲートトレンチ部から前記コンタクトホールを越えて延伸する
    　請求項９に記載の半導体装置。
  11. 　前記エミッタ領域は、前記トレンチ配列方向において、前記ゲートトレンチ部から延伸し、前記第１トレンチ部に到達せずに終端する
    　請求項１０に記載の半導体装置。
  12. 　前記第２コンタクト部は、前記トレンチ配列方向において、前記第１トレンチ部から前記コンタクトホールを越えて延伸する
    　請求項１０または１１に記載の半導体装置。
  13. 　前記コンタクト領域は、前記半導体基板のおもて面において、トレンチ延伸方向に沿って前記エミッタ領域と交互に設けられた第３コンタクト部を有する
    　請求項１から１２のいずれか一項に記載の半導体装置。
  14. 　前記第１トレンチ部は、エミッタ電位に設定されたダミートレンチ部である
    　請求項１から１３のいずれか一項に記載の半導体装置。
  15. 　前記第１トレンチ部は、ゲート電位に設定され、前記エミッタ領域と接しないダミーゲートトレンチ部を含む、
    　請求項１から１３のいずれか一項に記載の半導体装置。
  16. 　前記第１トレンチ部は、ゲート電位に設定されたゲートトレンチ部である
    　請求項１から１３のいずれか一項に記載の半導体装置。
  17. 　前記エミッタ領域は、前記メサ部において、前記ゲートトレンチ部と接し、前記第１トレンチ部と離間した第１エミッタ領域を有し、
    　前記コンタクト領域は、前記メサ部において、前記第１エミッタ領域の前記第１トレンチ部側の下端の下方に設けられる
    　請求項１６に記載の半導体装置。
  18. 　前記エミッタ領域は、前記メサ部において、前記第１トレンチ部と接し、前記ゲートトレンチ部と離間した第２エミッタ領域を有し、
    　前記コンタクト領域は、前記メサ部において、前記第２エミッタ領域の前記ゲートトレンチ部側の下端の下方にも設けられる
    　請求項１７に記載の半導体装置。
  19. 　前記ゲートトレンチ部のトレンチ延伸方向において、前記第１エミッタ領域と前記第２エミッタ領域とが交互に設けられる
    　請求項１８に記載の半導体装置。
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