CN118116960A - 半导体器件及其制造方法 - Google Patents

Abstract

一种半导体衬底包括在成对的沟槽之间在Y方向上彼此分离的多个发射极形成区域、以及位于发射极形成区域之间的分离区域。p型基极区域被形成在发射极形成区域和分离区域中的每个区域的半导体衬底中。n型杂质区域被形成在每个发射极形成区域的基极区域中。杂质区域也在分离区域中与成对的沟槽接触的位置处被形成在基极区域中。

Description

半导体器件及其制造方法

相关申请的交叉引用

于2022年11月30日提交的日本专利申请第2022-190871号的公开内容(包括说明书、附图和摘要)通过引用整体并入本文。

背景技术

本发明涉及一种半导体器件及其制造方法，并且更具体地涉及一种包括被形成在沟槽内部的栅极电极的半导体器件及其制造方法。

近年来，包括诸如绝缘栅双极晶体管(IGBT)等功率半导体元件的半导体器件已经被广泛使用。作为具有低导通电阻的IGBT，已知采用其中栅极电极被嵌入在沟槽中的结构的IGBT。

下面公开了一种技术。

[专利文献1]日本特开第2013-140885号公报文件

例如，专利文献1公开了具有使用注入增强(IE)效应的GGEE结构的IGBT。IE效应是一种当IGBT处于导通状态时，通过使孔难以被放电到发射极电极EE侧来增加在漂移区域中累积的电荷的浓度的技术。

GGEE结构的“G”是指其中连接到栅极电势的栅极电极被嵌入在沟槽内部的结构，并且称为栅极沟槽。GGEE结构的“E”是指其中连接到发射极电势的栅极电极被嵌入在沟槽内部的结构，并且称为发射极沟槽。因此，GGEE结构是其中成对的发射极沟槽在一定程度上被形成在远离成对的栅极沟槽的位置处的结构。

专利文献1公开了一种具有采用IE效应的GGEE结构的IGBT。在该IGBT中，被形成在成对的栅极沟槽之间的n型发射极区域沿着沟槽的延伸方向被划分为多个部分。

发明内容

图39是示出由本申请的发明人研究的研究示例的半导体器件的平面图，并且示出了具有GGEE结构的IGBT。被形成在有源单元AC中的沟槽TR和被形成在沟槽TR内部的栅极电极GE1构成栅极沟槽。此外，被形成在无源单元IAC中的沟槽TR和被形成在沟槽TR内部的栅极电极GE2构成发射极沟槽。在多个发射极形成区域ER中，形成有n型杂质区域NE。杂质区域NE未被形成在多个发射极形成区域ER之间的分离区域SR中。

例如，在需要诸如750V至2300V等高电压电阻的产品中，由于电源电压变高，所以需要增加负载短路容限。为此，通过使用诸如减小发射极形成区域ER的宽度和增大分离区域SR在Y方向上的宽度等方法来减小沟道密度是有效的。由于该方法可以仅通过掩模的布局改变来执行，因此还具有可以抑制制造成本增加的优点。

然而，当本申请的发明人在高耐压产品上进行验证时，在导通时的正向电压Vce的波形中观察到导通电压拖尾(voltage tail)，并且有时观察到开关损耗的显著增加。为了确定原因，本发明人使用TCAD等进行分析。结果，已经发现，在开关过程中，通过栅极电极GE1的电压，反转层在分离区域SR的p型基极区域PB中扩展。然后，已经发现，由于反转层的电阻的影响，没有向分离区域SR的中心附近供应足够的电子。本申请的发明人已经发现，这种电子缺乏是导通电压拖尾的原因中的一个。

本申请的主要目的是通过抑制反转层的电阻的影响并且降低开关损耗来提高半导体器件的性能。通过本说明书的描述和附图，其他问题和新颖特征将变得很清楚。

以下将简要描述本申请中公开的代表性实施例的概要。

根据一个实施例的一种半导体器件包括：具有上表面和下表面的第一导电类型的半导体衬底；在半导体衬底的上表面侧被形成在半导体衬底中并且在平面图中在第一方向上延伸的成对的第一沟槽；被形成在成对的第一沟槽内部的成对的第一栅极绝缘膜；经由成对的第一栅极绝缘膜嵌入在成对的第一沟槽中的成对的第一栅极电极；与第一导电类型相反的第二导电类型的基极区域，基极区域在半导体衬底的上表面侧被形成在半导体衬底中；以及在半导体衬底的上表面侧被形成在半导体衬底中的第一导电类型的第一杂质区域和第一导电类型的第二杂质区域。半导体衬底在成对的第一沟槽之间具有在第一方向上彼此分离的第一发射极形成区域和第二发射极形成区域、以及位于第一发射极形成区域与第二发射极形成区域之间的分离区域，基极区域被形成在第一发射极形成区域、第二发射极形成区域和分离区域中的每个区域的半导体衬底中，第一杂质区域被形成在第一发射极形成区域和第二发射极形成区域中的每个发射极形成区域的基极区域中，第二杂质区域在分离区域中的第一位置处被形成在基极区域中，第一位置与成对的第一沟槽接触，并且第二杂质区域连接到第一发射极形成区域和第二发射极形成区域中的每个发射极形成区域的第一杂质区域。

根据一个实施例的一种半导体器件包括：具有上表面和下表面的第一导电类型的半导体衬底；在半导体衬底的上表面侧被形成在半导体衬底中并且在平面图中在第一方向上延伸的成对的第一沟槽；被形成在成对的第一沟槽内部的成对的第一栅极绝缘膜；经由成对的第一栅极绝缘膜嵌入在成对的第一沟槽中的成对的第一栅极电极；与第一导电类型相反的第二导电类型的基极区域，基极区域在半导体衬底的上表面侧被形成在半导体衬底中；以及在半导体衬底的上表面侧被形成在半导体衬底中的第一导电类型的第一杂质区域和第一导电类型的第二杂质区域。半导体衬底在成对的第一沟槽之间具有在第一方向上彼此分离的第一发射极形成区域和第二发射极形成区域、以及位于第一发射极形成区域与第二发射极形成区域之间的分离区域，基极区域被形成在第一发射极形成区域、第二发射极形成区域和分离区域中的每个区域的半导体衬底中，第一杂质区域被形成在第一发射极形成区域和第二发射极形成区域中的每个发射极形成区域的基极区域中，并且基极区域在中与分离区域中的成对的第一沟槽接触的第一位置处的杂质浓度，相比于第一发射极形成区域和第二发射极形成区域中的每个发射极形成区域的基极区域的杂质浓度更低。

根据一个实施例的一种制造半导体器件的方法包括：(a)制备具有上表面和下表面的第一导电类型的半导体衬底；(b)在半导体衬底的上表面侧在半导体衬底中将成对的第一沟槽形成为在平面图中在第一方向上延伸；(c)在成对的第一沟槽内部形成成对的第一栅极绝缘膜；(d)经由成对的第一栅极绝缘膜在成对的第一沟槽内部嵌入成对的第一栅极电极；(e)在半导体衬底的上表面侧在半导体衬底中形成与第一导电类型相反的第二导电类型的基极区域；以及(f)在半导体衬底的上表面侧在半导体衬底中形成第一导电类型的第一杂质区域和第一导电类型的第二杂质区域。半导体衬底在成对的第一沟槽之间具有在第一方向上彼此分离的第一发射极形成区域和第二发射极形成区域、以及位于第一发射极形成区域与第二发射极形成区域之间的分离区域，基极区域被形成在第一发射极形成区域、第二发射极形成区域和分离区域中的每个区域的半导体衬底中，第一杂质区域被形成在第一发射极形成区域和第二发射极形成区域中的每个发射极形成区域的基极区域中，第二杂质区域在分离区域中的第一位置处被形成在基极区域中，第一位置与成对的第一沟槽接触，并且第二杂质区域连接到第一发射极形成区域和第二发射极形成区域中的每个发射极形成区域的第一杂质区域。

根据一个实施例，可以提高半导体器件的性能。

附图说明

图1是示出根据第一实施例的半导体器件的平面图；

图2是示出根据第一实施例的半导体器件的主要部分的平面图；

图3是示出根据第一实施例的半导体器件的截面图；

图4是示出根据第一实施例的半导体器件的截面图；

图5是示出本申请的发明人的模拟结果的曲线图；

图6是示出根据第一实施例的半导体器件的制造过程的截面图；

图7是示出在图6之后的制造过程的截面图；

图8是示出在图7之后的制造过程的截面图；

图9是示出在图8之后的制造过程的截面图；

图10是示出在图9之后的制造过程的截面图；

图11是示出在图10之后的制造过程的截面图；

图12是示出图11之后的制造过程的主要部分的平面图；

图13是示出在图11之后的制造过程的截面图；

图14是示出在图11之后的制造过程的截面图；

图15是示出在图12至图14之后的制造过程的截面图；

图16是示出在图15之后的制造过程的截面图；

图17是示出在图16之后的制造过程的截面图；

图18是示出根据第一修改的半导体器件的主要部分的平面图；

图19是示出根据第一修改的半导体器件的截面图；

图20是示出根据第一修改的半导体器件的制造过程的截面图；

图21是示出根据第二修改的半导体器件的主要部分的平面图；

图22是示出根据第二修改的半导体器件的截面图；

图23是示出根据第二实施例的半导体器件的主要部分的平面图；

图24是示出根据第二实施例的半导体器件的截面图；

图25是示出根据第二实施例的半导体器件的制造过程的截面图；

图26是示出在图25之后的制造过程的截面图；

图27是示出根据第三实施例的半导体器件的主要部分的平面图；

图28是示出根据第三实施例的半导体器件的截面图；

图29是示出根据第三实施例的半导体器件的制造过程的截面图；

图30是示出根据第四实施例的半导体器件的主要部分的平面图；

图31是示出根据第四实施例的半导体器件的截面图；

图32是示出根据第四实施例的半导体器件的制造过程的主要部分的平面图；

图33是示出根据第四实施例的半导体器件的制造过程的截面图；

图34是示出根据第四实施例的半导体器件的制造过程的截面图；

图35是示出根据第三修改的半导体器件的主要部分的平面图；

图36是示出根据第三修改的半导体器件的制造过程的截面图；

图37是示出在图36之后的制造过程的截面图；

图38是示出在图36之后的制造过程的截面图；以及

图39是示出研究示例中的半导体器件的主要部分的平面图。

具体实施方式

在下文中，将参考附图详细描述实施例。在用于描述实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且将省略对其的重复描述。此外，在以下实施例中，除非特别必要，否则原则上不重复对相同或相似部分的描述。

本申请中描述的X方向、Y方向和Z方向彼此交叉并且彼此正交。在本申请中，Z方向将被描述为特定结构的竖直方向、高度方向或厚度方向。此外，本申请中使用的诸如“平面图”或“在平面图中”等表达表示由X方向和Y方向构成的表面是“平面”并且该“平面”是从Z方向观察的。

(第一实施例)

<半导体器件的结构>

下面将参考图1至图4描述根据第一实施例的半导体器件100的结构。

图1是示出作为半导体器件100的半导体芯片的平面图。如图1所示，半导体器件100的大部分被发射极电极EE覆盖，栅极布线GW被形成为在平面图中围绕发射极电极EE。

尽管这里未示出，但是发射极电极EE和栅极布线GW被诸如聚酰亚胺膜等保护膜覆盖。在发射极电极EE和栅极布线GW上，在保护膜的一部分中设置有开口，并且被暴露在开口中的区域是发射极焊盘EP和栅极焊盘GP。通过在发射极焊盘EP和栅极焊盘GP上连接诸如接合线或夹子等外部连接构件，半导体器件100电连接到另一半导体芯片、布线板等。

图2是与图1所示的区域1A相对应的主要部分的平面图。区域1A是其中形成诸如IGBT等功率半导体元件的单元区域。图2所示的IGBT是具有采用IE效应的GGEE结构的IGBT。半导体器件100包括用于执行IGBT的主要操作的有源单元AC和除有源单元AC之外的无源单元IAC。

如图2所示，多个沟槽TR在Y方向上延伸并且在X方向上彼此相邻。栅极电极GE1被形成在有源单元AC的沟槽TR内部。栅极电极GE2被形成在无源单元IAC的沟槽TR内部。

栅极布线GW电连接到有源单元AC的栅极电极GE1，并且栅极电势在IGBT的操作期间被供应。发射极电极EE电连接到无源单元IAC的栅极电极GE2，并且发射极电势在IGBT的操作期间被供应。此外，发射极电极EE经由插塞PG电连接到有源单元AC的基极区域PB和杂质区域CSL以及成对的栅极电极GE2之间的基极区域PB，并且发射极电势在IGBT的操作期间被供应。

在无源单元IAC中，浮置区域PF设置在栅极电极GE1与栅极电极GE2之间。浮置区域PF和被形成在浮置区域PF中的基极区域PB处于电浮置状态。

此外，半导体衬底SUB包括在有源单元AC的成对的沟槽TR之间在Y方向上彼此分离的多个发射极形成区域ER、以及位于发射极形成区域ER之间的分离区域SR。被形成在发射极形成区域ER中的n型杂质区域成为IGBT的发射极区域。在第一实施例中，n型杂质区域CSL被形成在发射极形成区域ER中。

杂质区域CSL也被形成在分离区域SR中与成对的沟槽TR接触的部分处。分离区域SR的杂质区域CSL连接到发射极形成区域ER的杂质区域CSL。在第一实施例中，这些杂质区域CSL具有相同杂质浓度。

第一实施例的主要特征在于，杂质区域CSL被形成在分离区域SR中与成对的沟槽TR接触的位置处。稍后将详细描述这样的特征及其效果。

发射极形成区域ER在Y方向上的宽度例如大于或等于0.25μm并且小于或等于2.0μm，并且分离区域SR在Y方向的宽度例如大于或等于0.25μm并且小于或等于50μm。这些区域在Y方向上的宽度之比优选地被设置为“分离区域SR/发射极形成区域ER＝0.125至200”。

图3是沿着图2所示的线A-A截取的截面图，并且示出了发射极形成区域ER的截面结构。图4是沿着图2所示的线B-B截取的截面图，并且示出了分离区域SR的截面结构。

如图3和图4所示，半导体器件100包括具有上表面和下表面的n型半导体衬底SUB。半导体衬底SUB由n型硅制成并且具有n型漂移区域NV。这里，n型半导体衬底SUB本身构成漂移区域NV。注意，半导体衬底SUB可以是在通过外延生长方法引入磷(P)的同时在硅衬底上生长的n型硅衬底和n型硅层的堆叠体。在这种情况下，杂质浓度低于n型硅衬底的杂质浓度的n型硅层构成漂移区域NV。

在半导体衬底SUB的下表面侧，n型场停止区域(杂质区域)NS被形成在半导体衬底SUB中。场停止区域NS被设置为防止在IGBT截止时从半导体衬底SUB的上表面侧的pn结延伸的耗尽层到达p型集电极区域PC。

在半导体衬底SUB的下表面侧，p型集电极区域(杂质区域)PC被形成在半导体衬底SUB中。集电极区域PC位于场停止区域NS下方。

集电极电极CE被形成在半导体衬底SUB的下表面下方。集电极电极CE电连接到集电极区域PC并且向集电极区域供应集电极电势。集电极电极CE例如是单层金属膜，诸如Au膜、Ni膜、Ti膜或AlSi膜、或者通过适当地层压这些膜而获得的层压金属膜。

在半导体衬底SUB的上表面侧，多个沟槽TR被形成在半导体衬底SUB中。沟槽TR的深度例如大于或等于2μm并且小于或等于5μm。栅极绝缘膜GI被形成在沟槽TR内部。栅极电极GE1和GE2经由栅极绝缘膜GI被嵌入在沟槽TR内部，栅极绝缘膜GI是绝缘膜，例如氧化硅膜。栅极电极GE1和GE2是导电膜，并且是例如其中引入有n型杂质的多晶硅膜。栅极绝缘膜GI的厚度例如大于或等于70nm并且小于或等于150nm。

在有源单元AC的半导体衬底SUB的上表面侧，孔阻挡区域(杂质区域)NHB、p型基极区域(杂质区域)PB和n型杂质区域CSL在成对的沟槽TR(成对的栅极电极GE1)之间被形成在半导体衬底SUB中。

基极区域PB被形成在发射极形成区域ER和分离区域SR中的每个区域的孔阻挡区域NHB中。杂质区域CSL被形成在发射极区形成区域ER的基极区域PB中。杂质区域CSL也在分离区域SR中与成对的沟槽TR接触的位置处被形成在基极区域PB中。基极区域PB被形成为相比沟槽TR和孔阻挡区域NHB中的每一者的深度更浅。杂质区域NE被形成为相比基极区域PB的深度更浅。

在无源单元IAC的半导体衬底SUB的上表面侧，孔阻挡区域NHB和基极区域PB在成对的沟槽TR(成对的栅极电极GE2)之间被形成在半导体衬底SUB中。p型基极区域PB被形成在孔阻挡区域NHB中。

在栅极电极GE1与栅极电极GE2之间的半导体衬底SUB中，形成有p型浮置区域(杂质区域)PF和基极区域PB。p型基极区域PB被形成在浮置区域PF中。

浮置区域PF和被形成在浮置区域PF中的基极区域PB未电连接到栅极布线GW和发射极电极EE，并且处于电浮置状态。为了提高结击穿电压，浮置区域PF被形成在比沟槽TR的底部更深的位置，并且被形成为覆盖沟槽TR的底部。

在半导体衬底SUB的上表面上，层间绝缘膜IL被形成为覆盖沟槽TR。层间绝缘膜IL例如是氧化硅膜。层间绝缘膜IL的厚度例如大于或等于600nm并且小于或等于1500nm。

在有源单元AC中，孔CH穿透层间绝缘膜IL和杂质区域CSL并且到达基极区域PB的内部。孔CH在发射极形成区域ER和分离区域SR中与基极区域PB接触，并且在发射极形成区域ER中与杂质区域CSL接触。在无源单元IAC中，孔CH到达基极区域PB的内部并且与基极区域PB接触。

在孔CH的上部中，层间绝缘膜IL后退。也就是说，位于半导体衬底SUB的上表面上方的孔CH的开口的尺寸大于位于半导体衬底SUB中的孔CH的开口的尺寸。因此，杂质区域CSL的上表面的一部分从层间绝缘膜IL暴露。因此，发射极电极EE不仅接触杂质区域CSL的侧表面，而且接触孔CH内部的杂质区域CSL的上表面的一部分。结果，可以降低发射极电极EE与杂质区域CSL之间的接触电阻。

在有源单元AC和无源单元IAC中，p型高浓度扩散区域(杂质区域)PR在孔CH的底部周围被形成在基极区域PB中。高浓度扩散区域PR被提供以减小与发射极电极EE的接触电阻并且防止闩锁。

插塞PG被嵌入在孔CH内部。插塞PG包括阻挡金属膜和被形成在阻挡金属膜上的导电膜。阻挡金属膜例如是钛膜和被形成在钛膜上的氮化钛膜的层叠膜。导电膜例如是钨膜。

尽管本文中未示出，但是孔CH也被形成在栅极电极GE1和栅极电极GE2中的每一者的一部分上，并且插塞PG也被形成在孔CH内部。

发射极电极EE被形成在层间绝缘膜IL上。发射极电极EE经由孔CH(插塞PG)电连接到杂质区域CSL、基极区域PB、高浓度扩散区域PR和栅极电极GE2，并且向这些区域供应发射极电势。尽管这里未示出，但是与发射极电极EE在同一制造过程中形成的栅极布线GW也被形成在层间绝缘膜IL上。栅极布线GW通过孔CH(插塞PG)电连接到栅极电极GE1，并且向栅极电极GE1供应栅极电势。

发射极电极EE和栅极布线GW包括阻挡金属膜和被形成在阻挡金属膜上的导电膜。阻挡金属膜例如是TiW膜。导电膜例如是被添加有铜或硅的铝合金膜。铝合金膜是发射极电极EE和栅极布线GW的主导体膜，并且比TiW膜足够厚。

如图3所示，发射极形成区域ER的杂质区域CSL与孔CH接触，但是如图4所示，分离区域SR的杂质区域CSL与孔CH物理地分离。发射极电势从发射极电极EE经由杂质区域CSL和发射极形成区域ER的孔CH被间接供应给分离区域SR的杂质区域CSL。

下面例示每个杂质区域的杂质浓度。

漂移区域NV的杂质浓度例如等于或大于1×10¹³cm^-3并且小于或等于2×10¹⁴cm^-3。场停止区域NS的杂质浓度高于漂移区域NV的杂质浓度，并且例如等于或大于5×10¹⁶cm^-3并且小于或等于5×10¹⁷cm^-3。孔阻挡区域NHB的杂质浓度高于漂移区域NV的杂质浓度，并且例如等于或大于2×10¹⁶cm^-3并且小于或等于1×10¹⁷cm^-3。

集电极区域PC的杂质浓度大于或等于1×10¹⁷cm^-3并且小于或等于1×10²¹cm^-3。浮置区域PF的杂质浓度大于或等于1×10¹⁵cm^-3并且小于或等于1×10¹⁶cm^-3。基极区域PB的杂质浓度高于浮置区域PF的杂质浓度，并且大于或等于1×10¹⁶cm^-3并且小于或等于1×10¹⁸cm^-3。高浓度扩散区域PR的杂质浓度高于基极区域PB的杂质浓度，并且大于或等于1×10¹⁸cm^-3并且小于或等于1×10²¹cm^-3。

在第一实施例中，杂质区域CSL的杂质浓度高于漂移区域NV的杂质浓度并且低于孔阻挡区域NHB的杂质浓度，并且例如大于或等于1×10¹⁵cm^-3并且小于或等于1×10¹⁶cm^-3。杂质区域CSL的杂质浓度被设置为使得能够与插塞PG建立欧姆接触的浓度。

<第一实施例的主要特征>

如在上述问题中所述，在图39的研究示例中，在开关过程中，反转层通过栅极电极GE1的电压在分离区域SR的基极区域PB中扩展。然而，由于反转层的电阻的影响，没有向分离区域SR的中心附近供应足够的电子，并且这种电子缺乏是开关损耗增加的一个因素。

在第一实施例中，杂质区域CSL被形成在分离区域SR中与成对的沟槽TR接触的位置处。因此，在发射极形成区域ER之间存在与分离区域SR的宽度相对应的扩散层电阻。结果，可以容易地将电子从扩散层电阻供应到分离区域SR的中心附近，并且可以降低反转层的电阻。因此，可以减少开关损耗，并且可以提高半导体器件100的性能。

图5是示出本申请的发明人的模拟结果的曲线图，并且示出了研究示例与第一实施例之间的比较。横轴表示在正向电压Vce为5V的情况下的正向饱和电流Ic(sat)，纵轴表示导通时的开关损耗。

如图5所示，在第一实施例中，与研究示例相比，降低了开关损耗。例如，当在正向饱和电流Ic(sat)为300A的情况下进行比较时，与研究示例相比，第一实施例中的开关损耗减少了约21％。

此外，杂质区域CSL与插塞PG欧姆接触，但是分离区域SR的杂质区域CSL与孔CH分离。因此，分离区域SR中由于寄生PMOS操作而引起的孔放电未被抑制。通过适当地调节分离区域SR的杂质区域CSL的宽度、杂质浓度等，可以适当地调节正向饱和电流Ic(sat)。

<制造半导体器件的方法>

以下将参考图6至图17描述根据第一实施例的制造半导体器件100的方法中包括的每个制造过程。

如图6所示，首先，制备具有上表面和下表面的n型半导体衬底SUB。如上所述，本文中，n型半导体衬底SUB本身构成漂移区域NV。漂移区域NV可以是在通过外延生长方法引入磷(P)的同时在高浓度n型硅衬底上生长的低浓度n型半导体层。在本申请中，包括这样的n型硅衬底和n型半导体层的堆叠体也将被描述为半导体衬底SUB。

接下来，通过光刻技术和离子注入方法在半导体衬底SUB中形成浮置区域PF和孔阻挡区域NHB。对于浮置区域PF的离子注入，例如，使用硼(B)作为杂质。对于孔阻挡区域NHB的离子注入，例如，使用磷(P)作为杂质。在形成浮置区域PF和孔阻挡区域NHB中的每一者的过程中，以不同的能量和剂量条件多次执行离子注入。接下来，为了激活被包括在浮置区域PF和孔阻挡区域NHB中的杂质，对半导体衬底SUB执行热处理。该热处理例如在填充有惰性气体(诸如氮气)的气氛中在大于或等于900℃并且小于或等于1000℃以及大于或等于25分钟并且小于或等于40分钟的条件下执行。

如图7所示，沟槽TR在半导体衬底SUB的上表面侧被形成在半导体衬底SUB中。为了形成沟槽TR，首先，例如，通过CVD法在半导体衬底SUB的上表面上形成氧化硅膜。接下来，在氧化硅膜上形成具有开口的抗蚀剂图案。接下来，通过使用抗蚀剂图案作为掩模执行各向异性蚀刻处理来对氧化硅膜进行图案化，以形成硬掩模HM。接下来，通过灰化处理去除抗蚀剂图案。

接下来，使用硬掩模HM作为掩模来执行各向异性蚀刻处理，以在半导体衬底SUB中形成沟槽TR。此后，使用含有氢氟酸的溶液通过例如湿法蚀刻处理来去除硬掩模HM。

如图8所示，牺牲氧化物膜IF1被形成在沟槽TR内部和在半导体衬底SUB的上表面上。因此，被形成在半导体衬底SUB上的损坏的层被去除。此后，使用含有氢氟酸的溶液通过例如湿法蚀刻处理来去除牺牲氧化物膜IF1。牺牲氧化物膜IF1是通过在半导体衬底SUB上执行热氧化处理来形成的。该热氧化处理例如在填充有氧气的气氛中在大于或等于1000℃并且小于或等于1200℃以及大于或等于50分钟并且小于或等于70分钟的条件下执行。结果，被包括在浮置区域PF和孔阻挡区域NHB中的每一者中的杂质被扩散。

如图9所示，对半导体衬底SUB执行热处理。该热处理例如在填充有惰性气体(诸如氮气)的气氛中在大于或等于1000℃并且小于或等于1200℃以及大于或等于80分钟并且小于或等于120分钟的条件下执行。通过该热处理，被包含在浮置区域PF和孔阻挡区域NHB中的每一者中的杂质被进一步扩散，使得浮置区域PF覆盖沟槽TR的底部。

接下来，通过热氧化法在沟槽TR内部和在半导体衬底SUB的上表面上形成栅极绝缘膜GI。接着，通过例如CVD法在沟槽TR内部和在半导体衬底SUB的上表面上将导电膜CF1形成为经由栅极绝缘膜GI填充沟槽TR的内部。导电膜CF1例如是其中引入有n型杂质的多晶硅膜。栅极绝缘膜GI可以是通过热氧化法形成的相对较薄的氧化硅膜和通过CVD法形成的相对较厚的氧化硅膜的层叠膜。

如图10所示，首先，通过各向异性蚀刻处理去除被形成在沟槽TR外部的导电膜CF1。嵌入在沟槽TR中的导电膜CF1被留下作为栅极电极GE1和GE2。接下来，通过各向同性蚀刻处理去除被形成在沟槽TR外部的栅极绝缘膜GI。

如图11所示，通过光刻技术和离子注入方法在半导体衬底SUB的上表面侧在半导体衬底SUB(浮置区域PF和孔阻挡区域NHB)中形成p型基极区域PB。对于基极区域PB的离子注入，例如，使用硼(B)作为p型杂质。

图12至图14示出了用于形成n型杂质区域CSL的制造过程。首先，如图13和图14所示，在半导体衬底SUB的上表面上形成抗蚀剂图案RP1。抗蚀剂图案RP1具有打开整个发射极形成区域ER和分离区域SR中与沟槽TR接触的部分的图案。

接下来，通过使用抗蚀剂图案RP1作为掩模执行离子注入，例如，将砷(As)离子作为n型杂质注入到发射极形成区域ER中的半导体衬底SUB中并且在分离区域SR的与沟槽TR接触的部分处注入到半导体衬底SUB中。结果，形成具有如图12所示的平面图案的杂质区域CSL。

接下来，通过灰化处理去除抗蚀剂图案RP1。此后，对半导体衬底SUB执行热处理，以激活被包括在基极区域PB和杂质区域CSL中的每一者中的杂质。用于激活杂质的热处理例如在填充有惰性气体(诸如氮气)的气氛中在等于或大于900℃并且小于或等于1000℃以及等于或大于30秒并且小于或等于50的条件下执行。

注意，形成基极区域PB的步骤或形成杂质区域CSL的步骤可以在之前。

如图15所示，通过例如CVD法在半导体衬底SUB的上表面上将层间绝缘膜IL形成为覆盖沟槽TR。层间绝缘膜IL例如是氧化硅膜。

如图16所示，通过光刻技术和各向异性蚀刻处理，在层间绝缘膜IL和半导体衬底SUB中将孔CH形成为穿透杂质区域CSL并且到达有源单元AC中的基极区域PB的内部。同时，在无源单元IAC中，在层间绝缘膜IL和半导体衬底SUB中也形成孔CH。尽管未示出，但是孔CH也被形成在栅极电极GE1和栅极电极GE2中的每一者的一部分上。

接下来，通过光刻技术和离子注入方法在孔CH的底部处在基极区域PB中形成p型高浓度扩散区域PR。对于高浓度扩散区域PR的离子注入，例如，使用二氟化硼(BF₂)作为p型杂质。接下来，对层间绝缘膜IL执行各向同性蚀刻处理，以使层间绝缘膜IL缩回。结果，位于半导体衬底SUB的上表面上的孔CH的开口宽度大于位于半导体衬底SUB内部的孔CH的开口宽度。

如图17所示，插塞PG被形成在孔CH内部，并且发射极电极EE被形成在层间绝缘膜IL上。首先，在孔CH内部和在层间绝缘膜IL上形成阻挡金属膜。例如，阻挡金属膜可以通过例如通过溅射法在孔CH内部和在层间绝缘膜IL上形成钛膜、以及通过溅射法在钛膜上形成氮化钛膜来形成。接下来，通过例如CVD法在阻挡金属膜上将由例如钨膜制成的导电膜形成为填充孔CH的内部。接下来，通过各向异性蚀刻处理去除被形成在孔CH外部的导电膜和阻挡金属膜。结果，插塞PG被形成为填充孔CH的内部。

接下来，通过例如溅射法在层间绝缘膜IL上形成TiW膜，并且通过例如溅射法在TiW膜上形成铝合金膜。接下来，通过光刻技术和各向异性蚀刻工艺对TiW膜和铝合金膜进行图案化来形成发射极电极EE。注意，栅极布线GW也以与形成发射极电极EE的过程相同的过程被形成在层间绝缘膜IL上。

此后，通过以下制造过程获得图3和图4所示的结构。首先，根据需要对半导体衬底SUB的下表面进行抛光。接下来，从半导体衬底SUB的下表面侧执行离子注入，以形成n型场停止区域NS和p型集电极区域PC。通过在离子注入之后执行激光退火，被包括在场停止区域NS和集电极区域C中的杂质被激活。接下来，通过例如溅射法在半导体衬底SUB的下表面下方形成诸如Au膜、Ni膜、Ti膜或AlSi膜等金属膜。该金属膜用作集电极电极CE。集电极电极CE可以是通过适当地层压上述金属膜而获得的层叠膜。

在第一实施例中，发射极形成区域ER的杂质区域CSL用作IGBT的发射极区域。由于发射极形成区域ER的杂质区域CSL和分离区域SR的杂质区域CSL在同一制造过程中形成，因此不需要添加新的制造过程，并且可以抑制制造成本的增加。

例如，尽管在研究示例中杂质区域NE用作IGBT的发射极区域(图39)，但是仅通过改变用于形成研究示例的杂质区域NE的掩模，就可以形成第一实施例的杂质区域CSL。因此，可以抑制制造成本的增加。

(第一修改)

图18和图19示出了根据第一实施例的第一修改的半导体器件100。如图18和图19所示，在第一修改中，n型杂质区域NE被形成在发射极形成区域ER中。杂质区域NE的杂质浓度高于杂质区域CSL的杂质浓度，并且例如大于或等于1×10¹⁸cm^-3并且小于或等于1×10²¹cm^-3。杂质区域NE的杂质浓度被设置为使得能够与插塞PG建立欧姆接触的浓度。

当发射极形成区域ER中杂质区域CSL与插塞PG之间的接触电阻较大时，可以通过提供这样的高浓度杂质区域NE来降低接触电阻。

图20示出了用于形成杂质区域NE的制造过程。在图12至图14的制造过程之后，如图20所示，在半导体衬底SUB的上表面上形成抗蚀剂图案RP2。抗蚀剂图案RP2具有打开整个发射极形成区域ER的图案。

接下来，通过使用抗蚀剂图案RP2作为掩模执行离子注入，例如，将砷(As)离子作为n型杂质注入到发射极形成区域ER中的半导体衬底SUB中。结果，形成具有如图20所示的平面图案的杂质区域NE。此后，通过灰化处理去除抗蚀剂图案RP2。

杂质区域CSL包含在图12至图14的制造过程中被离子注入的杂质。杂质区域NE包括在图12至图14的制造过程中被离子注入的杂质和在图20的制造过程中被离子注入的杂质。最后，调节由于图20中的离子注入引起的杂质的量，使得杂质区域NE的杂质浓度落在上述数值内。

注意，基极区域PB的形成、杂质区域CSL的形成和杂质区域NE的形成中的任何一者可以先于另一者。用于激活杂质的热处理是在这些区域的形成之后执行的。

(第二修改)

图21示出了根据第一实施例的第二修改的半导体器件100。如图21所示，在第二修改中，n型杂质区域CSL也在分离区域SR中与孔CH接触的位置处被形成在基极区域PB中。类似于与沟槽TR接触的杂质区域CSL，杂质区域CS1也连接到发射极形成区域ER的杂质区域CSL。

与孔CH接触的杂质区域CSL和与沟槽TR接触的杂质区域CSL彼此分离。因此，由于分离区域SR中的寄生PMOS操作而引起的孔放电未被抑制。

与孔CH接触的这样的杂质区域CSL的形成可以通过改变图12至图14中使用的掩模来实现。抗蚀剂图案RP3设置有穿过分离区域SR的中心附近并且在Y方向上延伸的开口图案。如果开口图案的开口宽度覆盖孔CH的开口宽度，则可以形成如图21所示的杂质区域CSL。

同样，在第二修改中，高浓度杂质区域NE可以如在第一修改中那样被形成在发射极形成区域ER中。

(第二实施例)

在下文中，将参考图23至图26描述根据第二实施例的半导体器件100及其制造方法。在以下描述中，将主要描述与第一实施例的差异，并且将省略与第一实施例重叠的内容的描述。

在第一实施例中，使用抗蚀剂图案RP1形成杂质区域CSL。因此，存在这样的问题：当抗蚀剂图案RP1的形成位置发生未对准时，杂质区域CSL在X方向上的宽度波动，并且作为扩散层电阻的电阻值波动。第二实施例提供了一种能够抑制电阻值的这种变化的技术。

如图25所示，在图7中，在形成硬掩模HM与形成沟槽TR之间添加了通过倾斜离子注入来形成杂质区域CSL。也就是说，例如，从相对于半导体衬底SUB的上表面的法线倾斜的角度注入砷(As)离子作为n型杂质。这里，调节硬掩模HM的厚度和注入能量，使得离子不穿过硬掩模并且到达半导体衬底SUB。此后，如图26所示，在半导体衬底SUB中形成沟槽TR。

通过使用硬掩模HM作为掩模执行倾斜离子注入，可以以自对准的方式在与沟槽TR接触的位置处形成杂质区域CSL。因此，由于不会出现由于抗蚀剂图案RP1的未对准而引起的问题，所以可以抑制杂质区域CSL的宽度的变化。此外，由于沟槽TR也使用与掩模相同的硬掩模HM以自对准方式形成，所以沟槽TR与杂质区域CSL之间的位置关系也不太可能改变。

如图26所示，在第二实施例中，难以在整个发射极形成区域ER中形成杂质区域CSL。因此，为了形成IGBT的发射极区域，需要执行第一修改的图20中所述的离子注入。结果，如图23和图24所示，可以在发射极形成区域ER中形成杂质区域NE。

在第二实施例中，在形成杂质区域CSL时不使用抗蚀剂图案，而在形成杂质区域NE时使用抗蚀器图案RP2。因此，由于第一实施例和第二实施例在掩模数目方面相同，所以可以抑制制造成本的增加。在第二实施例中，由于不存在用于杂质区域CSL的掩模，因此与第一修改相比，可以减少掩模的数目。

如图23和图24所示，在第二实施例中，由于在不使用抗蚀剂图案的情况下形成杂质区域CSL，所以在浮置区域PF中的基极区域PB的一部分中也形成有杂质区域CSL，但是，由于浮置区域PF处于电浮置状态，所以这些杂质区域CSL也处于电浮置状态。因此，IGBT的特性不会特别地受到这些杂质区域CSL的影响。

杂质区域CSL也被形成在成对的栅极电极GE2之间的基极区域PB中。然而，由于这些杂质区域CSL与孔CH物理地分离，因此它们处于电浮置状态。IGBT的特性不特别地受到这些杂质区域CSL的影响。

(第三实施例)

在下文中，将参考图27至图29描述根据第三实施例的半导体器件100及其制造方法。在以下描述中，将主要描述与第一实施例的差异，并且将省略与第一实施例重叠的内容的描述。

第三实施例中的杂质区域CSL不仅被形成在分离区域SR的与成对的沟槽TR接触的部分中，而且被形成在有源单元AC和无源单元IAC的整个半导体衬底SUB(基极区域PB中)中。然而，在第三实施例中，杂质区域CSL的杂质浓度被设置为使得不会建立与插塞PG的欧姆接触的浓度。杂质区域CSL的杂质浓度例如大于或等于1×10¹²/cm³并且小于或等于1×10¹⁴/cm³。

第三实施例中的低浓度杂质区域CSL还可以用作扩散层电阻，并且电子容易地被供应到分离区域SR的中心附近。因此，可以降低开关损耗，并且可以提高半导体器件100的性能。

根据第三实施例的杂质区域CSL的形成可以通过在不形成图12至图14的制造过程中的抗蚀剂图案RP1的情况下对有源单元AC和无源单元IAC的半导体衬底SUB执行离子注入来实现。因此，与第一实施例相比，由于可以减少掩模的数目，所以可以抑制制造成本。然而，由于杂质区域CSL具有比第一实施例低的浓度，所以第一实施例在改善电子供应量和降低开关损耗方面优于第三实施例。

在第三实施例中，杂质区域CSL被形成在浮置区域PF中的基极区域PB的一部分中，但是由于与第二实施例中相同的原因，IGBT的特性没有受到特别的影响。此外，杂质区域CSL也在成对的栅极电极GE2之间被形成在基极区域PB中，但是杂质区域CSL不与插塞PG欧姆接触，使得IGBT的特性不特别地受到这些杂质区域CS1的影响。

此外，由于杂质区域CSL不与插塞PG欧姆接触，因此在第三实施例中，为了形成IGBT的发射极区域，需要执行第一修改的图20中所述的离子注入。结果，如图27和图28所示，可以在发射极形成区域ER中形成杂质区域NE。

(第四实施例)

在下文中，将参考图30至图34描述根据第四实施例的半导体器件100及其制造方法。在以下描述中，将主要描述与第一实施例的差异，并且将省略与第一实施例重叠的内容的描述。

在第一实施例中，n型杂质区域CSL被形成为用于电子供应的扩散层电阻，但是在第四实施例中，通过改变p型基极区域PB的配置来形成具有类似功能的强反转层电阻。

如图30和图31所示，同样，根据第四实施例，在发射极形成区域ER和分离区域SR中的每个区域的半导体衬底SUB中形成p型基极区域PB。然而，分离区域SR中与沟槽TR接触的位置处的基极区域PB的杂质浓度低于每个发射极形成区域ER的基极区域PB的杂质浓度。在这样的位置处的基极区域PB被示出为低浓度区域PBa。低浓度区域PBa的杂质浓度例如大于或等于1×10¹²/cm³并且小于或等于1×10¹⁴/cm³。

在第四实施例中，应用在第一修改中描述的高浓度n型杂质区域NE作为IGBT的发射极区域。在分离区域SR中，低浓度区域PBa与孔CH物理地分离。

由于基极区域PB如上所述配置，所以分离区域SR中的阈值电压低于发射极形成区域ER中的阈值电压。当导通时在发射极形成区域ER的基极区域PB中形成有沟道时，通过低浓度区域PBa在分离区域SR形成强反转层。因此，由于与沟槽TR接触的部分处的电阻值减小，所以电子容易被供应到分离区域SR的中心附近，并且开关损耗减小。

如图5的曲线图所示，可以看出，与研究示例相比，在第四实施例中，降低了开关损耗。例如，与正向饱和电流Ic(sat)为300A的情况相比，在第四实施例中，与研究示例相比，开关损耗减少了约37％。如上所述，同样，根据第四实施例，可以降低开关损耗，并且可以提高半导体器件100的性能。

将参考图32至图34描述第四实施例中用于形成基极区域PB和低浓度区域PBa的制造过程。代替图11的制造过程，执行图32至图34的制造过程。

如图32至图34所示，根据第四实施例，首先，在半导体衬底SUB的上表面上将抗蚀剂图案RP3形成为覆盖分离区域SR的与沟槽TR接触的部分。接下来，使用抗蚀剂图案RP3作为掩模，将p型杂质离子注入到除上述部分之外的每个发射极形成区域ER的半导体衬底SUB和分离区域SR的半导体衬底SUB中。p型杂质例如是硼(B)。由此，形成基极区域PB。此后，通过灰化处理去除抗蚀剂图案RP3。

在这种状态下，在分离区域SR中，n型孔阻挡区域NHB存在于基极区域PB与沟槽TR之间。此后，当执行用于激活杂质的热处理时，分离区域SR中的p型杂质被扩散到与沟槽TR接触的位置，并且低浓度区域PBa被形成。

注意，通过热处理而与沟槽TR接触的位置不一定必须是p型的，并且可以是非常薄的n型。例如，与沟槽TR接触的部分可以是其浓度不能与插塞PG建立欧姆接触的杂质区域，诸如第三实施例的杂质区域CSL。

(第三修改)

图35示出了根据第四实施例的第三修改的基极区域的配置。如图35所示，根据第三修改，每个发射极形成区域ER的基极区域PB类似于第四实施例的基极区域PB，但是杂质浓度低于基极区域PB的杂质浓度的低浓度区域PBb被形成在整个分离区域SR之上。低浓度区域PBb的杂质浓度例如等于或大于1×10¹²/cm³并且小于或等于1×10¹⁴/cm³。

也就是说，不仅与沟槽TR接触的部分的杂质浓度、而且分离区域SR的整个基极区域的杂质浓度都低于每个发射极形成区域ER的基极区域的杂质浓度。同样，在第三修改中，开关损耗可以降低到与第四实施例相同的程度。

将参考图36至图38描述根据第三修改的用于形成基极区域PB和低浓度区域PBb的制造过程。代替图11的制造过程，执行图36至图38的制造过程。

如图36所示，根据第三修改，首先，将p型杂质离子注入到有源单元AC和无源单元IAC的半导体衬底SUB中以形成低浓度区域PBb。p型杂质例如是硼(B)。

如图37和图38所示，首先，在半导体衬底SUB的上表面上将抗蚀剂图案RP4形成为覆盖分离区域SR。接下来，使用抗蚀剂图案RP4作为掩模，将p型杂质离子注入到每个发射极形成区域ER中的半导体衬底SUB中。p型杂质例如是硼(B)。由此，形成基极区域PB。此后，通过灰化处理去除抗蚀剂图案RP4。注意，基极区域PB也被形成在无源单元IAC的半导体衬底SUB中。

分离区域SR的基极区域(低浓度区域PBb)包含在图38的制造过程中被离子注入的杂质。每个发射极形成区域ER的基极区域PB包括在图38的制造过程中被离子注入的杂质和在图39的制造过程中被离子注入的杂质。最后，调节由于图39中的离子注入引起的杂质的量，使得每个发射极形成区域ER的基极区域PB的杂质浓度变得与第一实施例的基极区域PB的杂质浓度基本相同。

在第四实施例中，使用抗蚀剂图案RP3形成低浓度区域PBb。这里，当发生抗蚀剂图案RP3的形成位置的未对准时，在分离区域SR中，被抗蚀剂图案RP3覆盖的孔阻挡NHB的宽度变化。然后，存在低浓度区域PBb在X方向上的宽度波动并且作为强反转层电阻的电阻值波动的问题。

在第三修改中，使用抗蚀剂图案RP4，但是抗蚀剂图案RP4的端部只需要在X方向上定位在栅极绝缘膜GI或栅极电极GE1上，并且可以以相对较大的余量布置。因此，可以在该余量内处理X方向上的未对准。

在Y方向上，如果抗蚀剂图案RP4的一端偏移，则抗蚀剂图案RP4的另一端也在相同方向上偏移。也就是说，即使在Y方向上的抗蚀剂图案RP4的形成位置中发生未对准，分离区域SR的低浓度区域PBb的宽度也不会改变。因此，根据第三修改，可以抑制低浓度区域PBb的宽度在X方向和Y方向上的波动。

尽管上面已经参考实施例具体描述了本发明，但是本发明不限于这些实施例，并且在不脱离本发明的要点的情况下可以进行各种修改。

例如，尽管在上述实施例中已经例示了IGBT具有GGEE结构的情况，但是IGBT可以具有其中GGEE结构收缩的GGEE结构。在GGEE结构中，成对的栅极电极GE1之间的宽度和成对的栅极电极GE2之间的宽度基本相同。在GGEE结构中，成对的栅极电极GE2之间的宽度小于成对的栅极电极GE1之间的宽度。

在下文中，将描述在上述实施例中描述的事项中的一些事项。

[补充说明1]

一种制造半导体器件的方法，包括：

(a)制备具有上表面和下表面的第一导电类型的半导体衬底；

(b)在所述半导体衬底的上表面侧在所述半导体衬底中形成成对的第一沟槽，以在平面图中的第一方向上延伸；

(c)在所述成对的第一沟槽内部形成成对的第一栅极绝缘膜；

(d)经由所述成对的第一栅极绝缘膜在所述成对的第一沟槽内部嵌入成对的第一栅极电极；

(e)在所述半导体衬底的上表面侧在所述半导体衬底中形成与所述第一导电类型相反的第二导电类型的基极区域；以及

(f)在所述半导体衬底的上表面侧在所述半导体衬底中形成所述第一导电类型的第一杂质区域，

其中所述半导体衬底在所述成对的第一沟槽之间具有在所述第一方向上彼此分离的第一发射极形成区域和第二发射极形成区域、以及位于所述第一发射极形成区域与所述第二发射极形成区域之间的分离区域，

其中所述基极区域被形成在所述第一发射极形成区域、所述第二发射极形成区域以及所述分离区域中的每个区域的所述半导体衬底中，

其中所述第一杂质区域被形成在所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述基极区域中，并且

其中所述基极区域在与所述分离区域中的所述成对的第一沟槽接触的第一位置处的杂质浓度，低于相比于所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述基极区域的杂质浓度更低。

[补充说明2]

根据补充说明1所述的制造半导体器件的方法，还包括：

(g)在所述半导体衬底的上表面上形成层间绝缘膜，以覆盖所述成对的第一沟槽；

(h)在所述层间绝缘膜和所述半导体衬底中形成孔，以穿透所述第一杂质区域并且到达所述基极区域的所述内部；以及

(i)在所述层间绝缘膜上形成发射极电极，

其中所述基极区域和所述第一杂质区域通过所述孔被电连接到所述发射极电极，并且

其中所述基极区域在所述第一位置处与所述孔物理地分离。

[补充说明3]

根据补充说明2所述的制造半导体器件的方法，

其中所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的基极区域的杂质浓度大于或等于1×10¹⁷/cm³并且小于或等于1×10¹⁸/cm³，并且

其中所述第一位置处所述基极区域的杂质浓度大于或等于1×10¹²/cm³并且小于或等于1×10¹⁴/cm³。

[补充说明4]

在根据补充说明1所述的制造半导体器件的方法中，

步骤(e)包括：

(e1)将所述第二导电类型的杂质离子注入到所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述半导体衬底中，并且离子注入到除所述第一位置之外的所述分离区域的所述半导体衬底中；以及

(e2)对所述半导体衬底执行热处理，

其中在所述步骤(f1)中被离子注入的所述分离区域中的杂质的一部分通过所述热处理被扩散到所述第一位置。

[补充说明5]

在根据补充说明1所述的制造半导体器件的方法中，

所述步骤(e)包括：

(e3)将所述第二导电类型的杂质离子注入到所述第一发射极形成区域、所述第二发射极形成区域以及所述分离区域中的每个区域的所述半导体衬底中；以及

(e4)将所述第二导电类型的杂质离子注入到所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述半导体衬底中，

其中所述分离区域的所述基极区域包含在所述步骤(e3)中被离子注入的杂质，

其中所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述基极区域包含在所述步骤(e3)中被离子注入的杂质和在所述步骤(e4)中被离子注入的杂质，并且

其中所述分离区域中的所述整个基极区域的杂质浓度相比于所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述基极区域中的杂质浓度更低。

Claims (17)

1.一种半导体器件，包括：

第一导电类型的半导体衬底，具有上表面和下表面；

成对的第一沟槽，在所述半导体衬底的上表面侧被形成在所述半导体衬底中，并且在平面图中在第一方向上延伸；

成对的第一栅极绝缘膜，被形成在所述成对的第一沟槽内部；

成对的第一栅极电极，经由所述成对的第一栅极绝缘膜嵌入在所述成对的第一沟槽中；

与所述第一导电类型相反的第二导电类型的基极区域，所述基极区域在所述半导体衬底的上表面侧被形成在所述半导体衬底中；以及

所述第一导电类型的第一杂质区域和所述第一导电类型的第二杂质区域，在所述半导体衬底的上表面侧被形成在所述半导体衬底中，

其中所述半导体衬底在所述成对的第一沟槽之间具有在所述第一方向上彼此分离的第一发射极形成区域和第二发射极形成区域，以及位于所述第一发射极形成区域与所述第二发射极形成区域之间的分离区域，

其中所述基极区域被形成在所述第一发射极形成区域、所述第二发射极形成区域和所述分离区域中的每个区域的所述半导体衬底中，

其中所述第一杂质区域被形成在所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述基极区域中，

其中所述第二杂质区域在所述分离区域中的第一位置处被形成在所述基极区域中，所述第一位置与所述成对的第一沟槽接触，并且

其中所述第二杂质区域被连接到所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述第一杂质区域。

2.根据权利要求1所述的半导体器件，

其中所述第一杂质区域和所述第二杂质区域具有相同杂质浓度。

3.根据权利要求1所述的半导体器件，

其中所述第一杂质区域具有比所述第二杂质区域的杂质浓度更高的杂质浓度。

4.根据权利要求3所述的半导体器件，

其中所述第二杂质区域被形成在所述分离区域的整个基极区域中，并且

其中所述第二杂质区域的杂质浓度大于或等于1×10¹²/cm³并且小于或等于1×10¹⁴/cm³。

5.根据权利要求1所述的半导体器件，还包括：

层间绝缘膜，被形成在所述半导体衬底的上表面上，以覆盖所述成对的第一沟槽；

孔，被形成在所述层间绝缘膜和所述半导体衬底中，以穿透所述第一杂质区域并且到达所述基极区域的所述内部；以及

发射极电极，被形成在所述层间绝缘膜上，

其中所述基极区域、所述第一杂质区域和所述第二杂质区域通过所述孔被电连接到所述发射极电极，并且

其中所述第二杂质区域与所述分离区域中的所述孔物理地分离。

6.根据权利要求5所述的半导体器件，

其中所述第一导电类型的第三杂质区域在所述分离区域中的第二位置处被形成在所述基极区域中，所述第二位置与所述孔接触，

其中所述第三杂质区域被连接到所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述第一杂质区域，并且

其中所述第二杂质区域和所述第三杂质区域在所述分离区域中彼此分离。

7.一种半导体器件，包括：

第一导电类型的半导体衬底，具有上表面和下表面；

成对的第一沟槽，在所述半导体衬底的上表面侧被形成在所述半导体衬底中，并且在平面图中在第一方向上延伸；

成对的第一栅极绝缘膜，被形成在所述成对的第一沟槽内部；

成对的第一栅极电极，经由所述成对的第一栅极绝缘膜嵌入在所述成对的第一沟槽中；

与所述第一导电类型相反的第二导电类型的基极区域，所述基极区域在所述半导体衬底的上表面侧被形成在所述半导体衬底中；以及

所述第一导电类型的第一杂质区域和所述第一导电类型的第二杂质区域，在所述半导体衬底的上表面侧被形成在所述半导体衬底中，

其中所述半导体衬底在所述成对的第一沟槽之间具有在所述第一方向上彼此分离的第一发射极形成区域和第二发射极形成区域、以及位于所述第一发射极形成区域与所述第二发射极形成区域之间的分离区域，

其中所述基极区域被形成在所述第一发射极形成区域、所述第二发射极形成区域和所述分离区域中的每个区域的所述半导体衬底中，

其中所述第一杂质区域被形成在所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述基极区域中，并且

其中所述基极区域在与所述分离区域中的所述成对的第一沟槽接触的第一位置处的杂质浓度，相比于所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述基极区域的杂质浓度更低。

8.根据权利要求7所述的半导体器件，还包括：

层间绝缘膜，被形成在所述半导体衬底的上表面上，以覆盖所述成对的第一沟槽；

孔，被形成在所述层间绝缘膜和所述半导体衬底中，以穿透所述第一杂质区域并且到达所述基极区域的所述内部；以及

发射极电极，被形成在所述层间绝缘膜上，

其中所述基极区域和所述第一杂质区域通过所述孔被电连接到所述发射极电极，并且

其中所述基极区域在所述第一位置处与所述孔物理地分离。

9.根据权利要求8所述的半导体器件，

其中所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的基极区域的杂质浓度大于或等于1×10¹⁷/cm³并且小于或等于1×10¹⁸/cm³，并且

其中所述基极区域在所述第一位置处的杂质浓度大于或等于1×10¹²/cm³并且小于或等于1×10¹⁴/cm³。

10.根据权利要求7所述的半导体器件，

其中所述分离区域中的整个所述基极区域的杂质浓度相比于所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述基极区域中的杂质浓度更低。

11.一种制造半导体器件的方法，包括：

(a)制备具有上表面和下表面的第一导电类型的半导体衬底；

(b)在所述半导体衬底的上表面侧在所述半导体衬底中形成成对的第一沟槽，以在平面图中的第一方向上延伸；

(c)在所述成对的第一沟槽内部形成成对的第一栅极绝缘膜；

(d)经由所述成对的第一栅极绝缘膜在所述成对的第一沟槽内部嵌入成对的第一栅极电极；

(e)在所述半导体衬底的上表面侧在所述半导体衬底中形成与所述第一导电类型相反的第二导电类型的基极区域；以及

(f)在所述半导体衬底的上表面侧在所述半导体衬底中形成所述第一导电类型的第一杂质区域和所述第一导电类型的第二杂质区域，

其中所述半导体衬底在所述成对的第一沟槽之间具有在所述第一方向上彼此分离的第一发射极形成区域和第二发射极形成区域，以及位于所述第一发射极形成区域与所述第二发射极形成区域之间的分离区域，

其中所述基极区域被形成在所述第一发射极形成区域、所述第二发射极形成区域以及所述分离区域中的每个区域的所述半导体衬底中，

其中所述第一杂质区域被形成在所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述基极区域中，

其中所述第二杂质区域在所述分离区域中的第一位置处被形成在所述基极区域中，所述第一位置与所述成对的第一沟槽接触，并且

其中所述第二杂质区域被连接到所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述第一杂质区域。

12.根据权利要求11所述的制造半导体器件的方法，

其中在步骤(f)中，所述第一杂质区域和所述第二杂质区域通过同一离子注入被形成。

13.根据权利要求11所述的制造半导体器件的方法，

其中所述步骤(f)包括：

(f1)将所述第一导电类型的所述杂质离子注入到所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述半导体衬底中，并且在所述分离区域的所述第一位置处注入到所述半导体衬底中；以及

(f2)将所述第一导电类型的所述杂质离子注入到所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述半导体衬底中，

其中所述第二杂质区域包含在所述步骤(f1)中被离子注入的杂质，并且

其中所述第一杂质区域包含在所述步骤(f1)中被离子注入的所述杂质和在所述步骤(f2)中被离子注入的所述杂质，并且所述第一杂质区域具有相比于所述第二杂质区域的杂质浓度更高的杂质浓度。

14.根据权利要求13所述的制造半导体器件的方法，

其中在所述步骤(f1)中，所述第一导电类型的所述杂质被离子注入到所述分离区域中的整个所述半导体衬底中，

其中所述第二杂质区域被形成在所述分离区域的整个所述基极区域中，并且

其中所述第二杂质区域的杂质浓度大于或等于1×10¹²/cm³并且小于或等于1×10¹⁴/cm³。

15.根据权利要求11所述的制造半导体器件的方法，

其中所述步骤(b)包括：

(b1)在所述半导体衬底的上表面上形成硬掩模，以选择性地覆盖所述半导体衬底的所述上表面；

(b2)在所述步骤(b1)之后，在从所述硬掩模暴露的所述半导体衬底中形成所述成对的沟槽；以及

(b3)在所述步骤(b2)之后，去除所述硬掩模，

其中所述步骤(f)包括：

(f3)在所述步骤(b1)与所述步骤(b2)之间，将所述第一导电类型的杂质，从相对于所述半导体衬底的所述上表面的法线倾斜的角度离子注入到从所述硬掩模暴露的所述半导体衬底中；以及

(f4)在所述步骤(d)之后，将所述第一导电类型的杂质离子注入到所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述半导体衬底中，

其中所述第二杂质区域包含在所述步骤(f3)中被离子注入的杂质，并且

其中所述第一杂质区域包含在所述步骤(f3)中被离子注入的所述杂质和在所述步骤(f4)中被离子注入的所述杂质，并且所述第一杂质区域具有相比于所述第二杂质区域的杂质浓度更高的杂质浓度。

16.根据权利要求11所述的制造半导体器件的方法，还包括：

(g)在所述半导体衬底的上表面上形成层间绝缘膜，以覆盖所述成对的第一沟槽；

(h)在所述层间绝缘膜和所述半导体衬底中形成孔，以穿透所述第一杂质区域并且到达所述基极区域的所述内部；以及

(i)在所述层间绝缘膜上形成发射极电极，

其中所述基极区域、所述第一杂质区域以及所述第二杂质区域通过所述孔被电连接到所述发射极电极，并且

其中所述第二杂质区域与所述分离区域中的所述孔物理地分离。

17.根据权利要求16所述的制造半导体器件的方法，

其中在形成所述第二杂质区域期间，所述第一导电类型的第三杂质区域被形成在所述半导体衬底中，

其中所述第三杂质区域在所述分离区域中的第二位置处被形成在所述基极区域中，所述第二位置与所述孔接触，

其中所述第三杂质区域被连接到所述第一发射极形成区域和所述第二发射极形成区域中的每个发射极形成区域的所述第一杂质区域，并且

其中所述第二杂质区域和所述第三杂质区域在所述分离区域中彼此分离。