CN101740394A - 半导体组件以及制造方法 - Google Patents
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Abstract
包括栅电极和屏蔽电极的半导体组件以及制造该半导体组件的方法。半导体材料具有器件区、栅极接触区、终止区和漏极接触区。在器件区中形成一个或多个器件沟槽并且在边缘终止区中形成一个或多个终止沟槽。在邻近它们的基底的器件沟槽的部分中形成屏蔽电极。在器件区中的沟槽的侧壁上形成栅极电介质材料，并且将栅电极形成在屏蔽电极之上并且与其电隔离。在器件区中的沟槽中的栅电极连接到在栅极接触区中的沟槽中的栅电极。在器件区中的沟槽中的屏蔽电极连接到在终止区中的屏蔽电极。
Description
技术领域
本发明一般涉及电子装置，并且更具体地涉及半导体组件及其制造。
背景技术
金属氧化物半导体场效应晶体管(“MOSFET”)是常见类型的功率开关器件。MOSFET器件包括源区、漏区、在源区与漏区之间延伸的沟道区、以及提供在沟道区附近的栅极结构。栅极结构包括导电的栅电极层，该栅电极层布置为邻近沟道区并且由薄的电介质层与该沟道区分隔。当将足够强度的电压施加于栅极结构以将MOSFET器件置于导通状态时，在源区与漏区之间形成导电的沟道区，由此允许电流流过该器件。当施加于栅极的电压不足以使沟道形成时，电流不流动并且MOSFET器件处于截止状态。
在过去，半导体工业使用各种不同的器件结构和方法来形成MOSFET。一种垂直功率MOSFET的特定结构使用形成于MOSFET的有源区中的沟槽。所述沟槽的一部分被用作晶体管的栅极区。这些晶体管中的一些晶体管还具有帮助降低晶体管的栅到漏电容的屏蔽导体。晶体管的在有源区外部的另一部分通常被称为晶体管的终止区。通常，两个不同的导体形成于终止区中，以便与晶体管的栅极和屏蔽电极进行电接触。这两个导体通常覆在彼此上面而形成作为在终止区之内的衬底表面上的两个导体叠层。然而，这种结构通常有较高的堆叠高度，这使得难以可靠地制造它们并且具有高制造成本。
因此，具有如下的半导体组件和用于形成该半导体组件的方法将是有利的，即该方法带来更好的工艺控制和更低成本，并且带来更低的栅极和屏蔽导体的电阻。更为有利的是，可以成本高效地制造半导体组件。
附图说明
阅读了以下结合附图的详细描述后将会更好地理解本发明，在附图中类似的附图标记指示类似的元件，并且在附图中：
图1是根据本发明实施例的在制造期间的半导体组件的截面图；
图2是图1的半导体组件的平面图；
图3是在制造早期的图2的半导体组件的截面图；
图4是在制造稍后期的图3的半导体组件的截面图；
图5是在制造稍后期的图4的半导体组件的截面图；
图6是在制造稍后期的图5的半导体组件的截面图；
图7是在制造稍后期的图6的半导体组件的截面图；
图8是在制造稍后期的图7的半导体组件的截面图；
图9是在制造稍后期的图8的半导体组件的截面图；
图10是在制造稍后期的图9的半导体组件的截面图；
图11是在制造稍后期的图10的半导体组件的截面图；
图12是在制造稍后期的图11的半导体组件的截面图；
图13是在制造稍后期的图12的半导体组件的截面图；
图14是在制造稍后期的图13的半导体组件的截面图；
图15是在制造稍后期的图14的半导体组件的截面图；
图16是在制造稍后期的图15的半导体组件的截面图；
图17是在制造稍后期的图16的半导体组件的截面图；
图18是在制造稍后期的图17的半导体组件的截面图；
图19是在制造稍后期的图18的半导体组件的截面图；
图20是在制造稍后期的图19的半导体组件的截面图；
图21是在制造稍后期的图20的半导体组件的截面图；
图22是在制造稍后期的图21的半导体组件的截面图；
图23是根据本发明另一实施例的在制造期间的半导体组件的截面图；
图24是在制造稍后期的图23的半导体组件的截面图；以及
图25是在制造稍后期的图24的半导体组件的截面图。
为示例的简单和清楚起见，图中的元件不一定按比例绘制，并且在不同的图中相同的参考标记表示相同的元件。另外，为了描述的简单，省略了众所周知的步骤和元件的描述和细节。在此使用的载流电极指的是承载通过器件的电流的器件元件，例如MOSFET的源极或漏极、或者双极晶体管的发射极或集电极、或者二极管的阴极或阳极，而控制电极指的是控制通过器件的电流的器件元件，例如MOSFET的栅极或者双极晶体管的基极。虽然在这里器件被解释为特定N沟道或P沟道器件，或者特定N型或P型掺杂区，但是本领域技术人员将明白根据本发明实施例互补器件也是可能的。词语“近似”或“大约”的使用指的是元件值具有被期望非常接近于说明的值或位置或状态的参数。然而，本领域中公知的是，总有微小的偏差妨碍了所述值或位置完全与所说明的相同。在本领域中众所周知的是，直到约百分之十(10％)(并且对于半导体掺杂浓度直到百分之二十(20％))的偏差被认为是与所述的理想目标合理的偏差。为了附图的清楚，半导体组件结构的掺杂区被示出为通常具有直线边缘和明确的角度的拐角。然而，本领域技术人员理解，由于掺杂剂的扩散和激活，掺杂区的边缘通常可能不是直线以及拐角可能不是明确的角度。
另外，描述可以示出单元式的(cellular)设计(其中体区是多个单元式的区域)或者单体(single body)设计(其中体区由形成为细长的图形(典型地为蜿蜒的图形)或者形成为多个条带的单个区域组成)。然而，其意图是该描述适用于单元式的实现方式和单基的实现方式。
在一些情况下，没有详细描述众所周知的方法、流程、组件和电路以便不使本申请变得模糊。以下的详细描述实际上仅仅是示例性的而并不意图限制本申请的公开内容和所公开实施例的使用。此外，并不意图被在先前给出的文本(包括标题、技术领域、背景技术或者摘要)中的任何明示或暗示的理论所约束。
具体实施方式
通常，本发明提供具有一个或多个沟槽的半导体组件，在该沟槽中形成屏蔽电极和栅电极。根据本发明的一个方面，沟槽120通过氧化层152排列(line)并且将多晶硅电极154A形成在氧化层152上方。去除氧化层152的一部分以暴露多晶硅电极154A的顶面155和沟槽120的侧壁的一部分。将电介质材料160形成在多晶硅电极154A的顶面上方。可以将栅极电介质材料162(例如，栅极氧化物)形成在侧壁上并且形成在电介质材料160上方。将栅电极164A形成在栅极电介质材料162上方。栅极氧化物沿着沟槽侧壁在不同硅平面上生长引起了栅极氧化物变薄。在与电介质层152的界面处的栅极氧化物的生长速率慢于在暴露的沟槽侧壁上的氧化物的生长。随着栅极氧化物的生长，由氧化物生长速率上的差异产生扭结(kink)或弯曲，其暴露具有较慢的氧化物生长速率的不同的硅平面。因此，电介质层160用作薄层，其具有短柱(stub)163，所述短柱补偿可能出现在沟槽侧壁中的扭结处的栅极氧化物变薄，并且扩展在发生沟槽锥形化的位置处的沟槽深度。短柱163帮助进行隔离并且减轻半导体组件中的泄漏。
根据本发明的另一方面，将扭结移到沟槽120中使得它们形成于沟槽120的侧壁132的远离高场区的一部分中。
根据本发明的另一方面，从上述半导体材料100去除多晶硅。
图1是根据本发明实施例的半导体组件10的截面侧视图，其中沿图2的截面线1-1获得该截面图。参考图2-22进一步描述了半导体组件10的制造。举例来说，半导体组件10是N沟道场效应晶体管，其具有有源区12、栅极接触区14、终止区16和漏极接触区18。有源区12包括源区180、栅电极164A、漏区和掺杂区172。外延层106邻近于掺杂区172的部分用作漏区，并且沟道区由掺杂区172和180以及栅电极164A形成。
栅极接触区14有助于将位于有源区12中的栅电极164A电耦合到输入/输出导体(未示出)。终止区16有助于将有源区12中的屏蔽导体154A、栅极接触区14中的屏蔽导体154B以及屏蔽导体154C电耦合到公共的终止导体236。漏极接触区18有助于使有源区12中的漏区与漏极接触238接触。
图2示出了图1所示的半导体组件10的放大的平面图。根据本发明实施例，半导体组件10是具有源极导体232、栅极导体234、屏蔽导体236和漏极导体238的N沟道场效应晶体管。源极导体232、栅极导体234、屏蔽导体236和漏极导体238由短划线或虚线示出。截面线1-1示出了用于图1中所示出的视图的截面，并且示出了为图3-36中示出的视图采用的截面所在的区域。沟槽120被示出在有源区12中，沟槽124被示出在栅极接触区14中，并且沟槽126被示出在终止区16中。下面进一步描述参考标记121和123。
图3是根据本发明实施例的在制造期间的半导体组件10的部分截面图。图3所示的是具有相对的表面102和104的半导体材料100。表面102也被称为正面或顶面并且位于半导体材料100的顶部，而表面104也被称为底面或背面并且位于半导体材料100的底部。根据本发明实施例，半导体材料100包含布置在半导体衬底108上的外延层106。优选地，衬底108是用N型掺杂剂或杂质材料重掺杂的硅，而外延层106是用N型掺杂剂轻掺杂的硅。在具有30伏击穿电压的半导体器件的实例中，衬底层108的电阻率可以小于约0.01欧姆-厘米(“Ω-cm”)并且优选地小于约0.005Ω-cm，而外延层106的电阻率可以大于约0.1Ω-cm并且优选地大于约0.2Ω-cm。衬底层108为流过功率晶体管的电流提供低电阻导电路径，并且提供了到可以形成在衬底100的顶面102上的顶部漏极导体、到可以形成在底面104上的底部漏极导体或者到两者的低电阻电连接。应当注意，半导体材料100不限于形成在半导体衬底上的外延层。例如，半导体材料100可以是例如硅的半导体衬底。用N型掺杂剂掺杂的区域或层是指具有N型导电性或N导电类型，并且用P型掺杂剂掺杂的区域或层是指具有P型导电性或P导电类型。
在外延层106上或由外延层106形成厚度范围为约1,000埃到约5,000
的电介质材料层110。根据本发明实施例，电介质层110是厚度约为3,000
的低温氧化物(“LTO”)。本发明不限制电介质材料的类型。在氧化层110上方图案化光致抗蚀剂层以形成掩蔽结构112，该掩蔽结构具有掩蔽元件114和暴露部分氧化层110的开口116。掩蔽结构112也被称为掩模或刻蚀掩模。
现在参考图4，去除氧化层110的暴露部分和在氧化层110的暴露部分下面的部分外延层106，以形成从表面102延伸到外延层106中的沟槽120、124和126。沟槽120形成在有源区12中，沟槽124形成在栅极区14中，并且沟槽126形成在终止或边缘终止区16中。沟槽120被称为器件沟槽，沟槽124被称为栅极接触沟槽，而沟槽126被称为终止沟槽。优选地，在器件区12中的相邻沟槽120是彼此等距的。沟槽120具有侧壁132和基底134，沟槽124具有侧壁142和基底144，而沟槽126具有侧壁146和基底148。优选地，使用各向异性刻蚀(例如，各向异性的反应性离子刻蚀(“RIE”))来形成沟槽120、124和126。侧壁132、142和146可以用作垂直面而基底134、144和148可以用作水平面。为了清楚起见，侧壁132、142和146已经被示出为基本上垂直于基底134、144和148。然而，应当理解，在实践中，基底134、144和148(即，沟槽的底部)优选地是圆的，而侧壁132、142和146可以是稍微呈锥形的。虽然沟槽120、124和126被示出为终止在外延层106中，但是本发明不限于此。例如，沟槽120、124和126可以终止在衬底108处或者它们可以延伸到衬底108中。本发明不限制刻蚀技术和形成于外延层106中的沟槽的数目。
参考图2和图4，沟槽120优选地被形成为多个基本上彼此平行延伸横穿衬底100的表面的条带。多个沟槽124和126被形成在沟槽120的每个末端处。在条带的两个末端处形成到导体154A和154B以及导体164A、164B和164C的电接触，这减少了屏蔽导体154A和154B以及栅极导体164A-164C的电阻，由此提高了半导体组件10的开关速度。
当将开口116(图3所示的)形成在掩蔽结构112中以用于形成沟槽120、124和126时，如虚线121所示出的，用于沟槽120的开口被延伸以形成垂直于沟槽120中每一个的长轴的部分。沟槽120和124的该延伸部分具有与沟槽120类似的结构。由于屏蔽导体154A被形成于沟槽120中，因此它们还被形成在由短划线或虚线121示出的开口的该部分中。结果，在沟槽120内的屏蔽导体154A还垂直于由虚线121示出的开口内的沟槽120延伸作为屏蔽间导体。该屏蔽间导体将所有屏蔽导体154A互连在一起，由此减少屏蔽导体的电阻。屏蔽间导体还将导体154A连接到导体154B。类似地，由于栅极导体164A和电介质材料被形成于沟槽120中，因此该电介质材料和栅极导体164A还垂直于在虚线121示出的开口内的沟槽120延伸。栅极导体164A的该延伸形成了栅极间导体，该栅极间导体将所有栅极导体164A互连在一起，由此减少栅极导体的电阻率。因此，在虚线121示出的开口内的栅极间导体和屏蔽间导体还与位于沟槽124内的相应的栅极导体164C和屏蔽导体154B相交并且电连接。此外，如虚线123所示出，在掩蔽结构112中用于形成沟槽126的开口116也延伸以与虚线121所示出的开口相交。因此，屏蔽间导体与每一个沟槽126内的导体154C相交并且电连接。
现在参考图5，由侧壁132、142和146或在侧壁132、142和146上并且由基底134、144和148或在基底134、144和148上形成厚度范围为约500
到约2,000
的牺牲电介质层150。优选地，通过在干燥环境中的热氧化来形成该电介质层150，并且上述电介质层在沟槽120、124和126的顶部处较厚，以便增大到沟槽120、124和126的倾斜。电介质层150使沟槽120、124和126的底部和顶部角变圆，去除了来自侧壁132、142和146以及来自基底134、144和148的由RIE工艺引起的任何损伤，为随后的氧化步骤提供了高质量表面，并且加宽沟槽120、124和126。如上面所讨论的，沟槽的底部优选是圆的并且侧壁132、142和146可以是略呈锥形的。
现在参考图6，从外延层106剥离牺牲氧化层150和氧化层110的剩余部分。
现在参考图7，在表面102、侧壁132、142和146以及基底134、144和148上形成厚度范围为约500
到约2,000
的电介质材料层152。应当注意，可以根据所期望的击穿电压来设置电介质层152的厚度。例如，对于30伏BVDSS，电介质层152的厚度范围为从约800
到约1,200
。举例来说，电介质层152是氧化物，其可以通过氧化外延层106的暴露部分、分解正硅酸乙酯等等来形成。厚度范围为约3,500
到约6,000
的多晶硅层154形成在电介质层152上，并且优选地填充沟槽120、124和126。当外延层106的导电类型是N型时，多晶硅层154的导电类型优选地是N型。对多晶硅层154退火，使得它基本上是无空隙(void)的。举例来说，用磷掺杂多晶硅层154，具有约4,800
的厚度，并且在约1,100摄氏度(℃)的温度处退火约20分钟。
现在参考图8，使用例如对电介质层152的材料有选择性(即，电介质层152用作CMP工艺的刻蚀阻挡)的化学机械平坦化(“CMP”)工艺，使多晶硅层154平坦化。多晶硅层154的平坦化留下了在沟槽120、124和126中的部分多晶硅层154。优选的，从半导体材料100的表面102上方去除多晶硅层154。在沟槽120、124和126中的部分多晶硅层154之上并且在电介质层152的暴露部分之上图案化光致抗蚀剂层，从而形成具有掩蔽元件158和开口160的掩蔽结构151，所述掩蔽元件158保护沟槽126中的部分多晶硅层154，而开口160暴露在沟槽120和124中的部分电介质层152和部分多晶硅层154。掩蔽结构151也被称为掩模或刻蚀掩模。
现在参考图9，使沟槽120和124中的部分多晶硅层154凹进，由此使得它们低于表面102。使用快速且对电介质层152有选择性的各向同性刻蚀技术(即，刻蚀多晶硅并停止在电介质材料152上的各向同性刻蚀)来使所述部分多晶硅层154凹进。举例来说，各向同性刻蚀使所述部分多晶硅层154凹进，以使得它们位于表面102之下大约8,600
。各向同性刻蚀留下分别位于沟槽120和124中的多晶硅部分154A和154B。为了清楚起见，通过附图标记154C来标识沟槽126中的部分多晶硅层154。部分154A、154B和154C被称为屏蔽电极。优选地，在随后步骤中，屏蔽电极154A、154B和154C将被连接到源电极。使用本领域技术人员所公知的技术来去除刻蚀掩模151。
现在参考图10，使用各向同性湿法刻蚀部分地刻蚀电介质层152。用于刻蚀电介质层152的合适的刻蚀剂是缓冲的氢氟酸溶液。举例来说，该刻蚀去除电介质层152，使得在被刻蚀之后剩余其厚度的约60％。也就是说，如果在表面102之上的电介质层152的厚度约为1,150
，则在被缓冲的氢氟酸刻蚀之后电介质层152的厚度约为700
。应当注意，本发明不限制被去除的电介质层152的厚度。部分地刻蚀电介质层152使电介质层152沿着沟槽120和124的侧壁132和142的部分变薄，并且分别暴露多晶硅部分154A、154B和154C的侧壁或侧面的部分156A、156B和156C。因此，部分地刻蚀电介质层152形成了从电介质层152在沟槽120和124内的部分延伸的突出物，其中该突出物是多晶硅部分154A和154B的一部分。类似地，部分地剥离电介质层152形成了从沟槽126延伸的突出物，其中该突出物是多晶硅部分154C的一部分。
现在参考图11，使用选择性地去除多晶硅的各向同性刻蚀来使多晶硅部分154A、154B和154C进一步凹进。举例来说，使用反应性离子刻蚀使多晶硅部分154A、154B和154C凹进。使多晶硅部分154A、154B和154C凹进去除了暴露部分156A、156B和156C并且暴露了电介质层152以及表面155、157和159分别位于沟槽120、124和126内的部分。举例来说，多晶硅部分154A和154B的暴露表面155和157位于表面102下方约10,000，并且多晶硅部分154C的暴露表面159位于表面102下方约1,400
现在参考图12，使用各向同性湿法刻蚀剥离部分电介质层152。用于剥离电介质层152的合适的刻蚀剂是缓冲的氢氟酸溶液。该刻蚀从表面102并且从分别在沟槽120、124和126内的侧壁132、142和146的上部去除电介质层152。剥离电介质层152分别暴露了多晶硅部分154A、154B和154C的侧壁的部分158A、158B和158C。另外，剥离电介质层152形成了沿着沟槽120和124的侧壁132和142的电介质或氧化物短柱153。氧化物短柱153是电介质层152的一部分并且横向地与多晶硅部分154A和154B的部分158A和158B间隔开。类似地，部分地剥离电介质层152形成了沿着沟槽126的侧壁146的氧化物短柱157。氧化物短柱157与多晶硅部分154C的部分158C横向地间隔开。
现在参考图13，由表面102或在其上，由侧壁132、142和146的暴露部分或在其上，由多晶硅部分154A、154B和154C或在其上，并且在电介质层152的沿着侧壁132、142和146的部分之上形成厚度范围为约250到约750
的电介质材料层160。优选地，使用在干燥环境中的高温氧化工艺缓慢地形成电介质层160，从而使得在多晶硅部分154A、154B和154C中的磷可以反向扩散(backdiffuse)。举例来说，电介质层160具有约450
的厚度。
现在参考图14，从表面102上并且分别从沟槽120、124和126的侧壁132、142和146的上部上去除电介质层160。优选地，选择被去除的电介质材料的量以在多晶硅部分154A、154B和154C之上留下部分电介质材料160。另外，从表面102并且从部分侧壁132和142去除电介质层160通过扩大电介质短柱153而形成了电介质或氧化物短柱153A。氧化物短柱153A是电介质层160的一部分并且从氧化物短柱153垂直地延伸。类似地，从表面102并且从侧壁146的部分去除电介质层160通过扩大氧化物短柱157而沿着沟槽126的侧壁146形成了电介质或氧化物短柱157A。氧化物短柱157A是电介质层160的一部分并且从氧化物短柱157垂直地延伸。为了清楚起见，氧化物短柱153和153A被称为氧化物短柱153A，氧化物短柱157和157A被称为氧化物短柱157A。
现在参考图15，由表面102或在其上，由侧壁132、142和146的暴露部分或在其上，并且由电介质层160的剩余部分或在其上形成厚度范围为约250
到约750
的电介质材料层162，所述电介质材料层162例如是氧化物。举例来说，电介质层162具有约450的厚度。电介质材料162的沿着侧壁132、142和146的部分用作栅极电介质材料。应当注意，在氧化物短柱153A和157A的区域中，分别通过氧化物短柱153A和157A生长栅极氧化物162。
厚度范围为约3,500
到约6,000的多晶硅层164被形成在电介质层162上并且优选地填充沟槽120、124和126。当外延层106的导电类型是N型时，多晶硅层154的导电类型优选地是N型。对多晶硅层164退火以使得其基本上是无空隙的。举例来说，用磷掺杂多晶硅层164，具有约4,800
的厚度，并且在约900℃的温度下退火约60分钟。用缓冲的氢氟酸浸泡处理多晶硅层164，以去除可能已经在其表面上形成的任何氧化物。
现在参考图16，使用例如对电介质层162的材料有选择性(即，电介质层162用作CMP工艺的刻蚀阻挡)的CMP工艺来使多晶硅层164平坦化。多晶硅层164的平坦化分别留下了沟槽120、124和126中的多晶硅层164的部分164A、164B和164C。优选地，从半导体材料100的表面102之上去除多晶硅层164。在多晶硅层164的沟槽120、124和126中的部分之上并且在电介质层162的暴露部分之上图案化光致抗蚀剂层，以形成具有掩蔽元件168和开口170的掩蔽结构166，该掩蔽元件168保护多晶硅层164的沟槽126中的部分，而开口170暴露部分电介质层162和多晶硅层164在沟槽120和124中的部分。掩蔽结构166也被称为掩模或注入掩模。
将例如P型导电性的杂质材料注入到外延层106的横向地邻近于沟槽120的部分(即，外延层106的不受掩蔽元件168保护的部分)中。该注入形成用作P型高电压注入的掺杂区172。还将杂质材料注入到多晶硅层164的部分164A、164B和164C中。用于P型注入的合适的掺杂剂包括硼、铟等等。去除掩蔽结构166并且对外延层106退火。可选地，可以使用掩蔽结构166进行源极注入。例如，可以将N型导电性的杂质材料注入到掺杂区172中。
现在参考图17，使用本领域技术人员所公知的技术去除掩蔽结构166。使多晶硅部分164A、164B和164C(即，多晶硅层164在沟槽120、124和126中的剩余部分)凹进使得它们低于表面102。优选地，基本上完全从沟槽126中去除多晶硅部分164C。举例来说，使用快速且对电介质层162有选择性的各向同性刻蚀技术(即，刻蚀多晶硅并停止在电介质材料162上的各向同性刻蚀)来使多晶硅部分164A、164B和164C凹进。举例来说，各向同性刻蚀使多晶硅部分164A和164B凹进，以使得它们位于表面102下方约750
。部分164A和164B被称为栅电极并且在布局中被连接在一起。
仍然参考图17，在多晶硅部分164A和164B以及电介质层162之上图案化光致抗蚀剂层，以形成具有掩蔽元件176以及开口178和开口179的掩蔽结构174，掩蔽元件176保护多晶硅部分164B、沟槽126和终止区16，开口178暴露有源或器件区12，即，多晶硅部分164A和164B以及外延层106的含有掺杂区172的部分，开口179暴露漏极接触区18的一部分。掩蔽结构174也被称为掩模或注入掩模。将N型导电性的杂质材料注入到外延层106的横向地邻近于沟槽120的部分(即，含有掺杂区172并且不受掩蔽元件176保护的外延层106部分)中。该注入形成掺杂区180和掺杂区181，掺杂区180用作半导体组件10的源区，而掺杂区181用作避免表面电荷反型的接触注入。去除掩蔽结构174并且对外延层106进行退火。
现在参考图18，使用稀释的或缓冲的氢氟酸溶液清洗多晶硅部分164A和164B以及电介质层162的暴露部分。根据一个实例，该清洗从电介质层162去除约35，并且基本上去除在多晶硅部分164A和164B的顶面上形成的所有氧化物。在栅电极164A、栅极接触电极164B之上并且在电介质层162上共形地淀积难熔金属层(未示出)。优选地，该难熔金属是厚度范围为从约100到约1,000
的钴。使用快速热退火技术将与多晶硅或硅接触的钴变为钴硅化物。例如，将难熔金属加热到从约350℃到约850℃的温度范围。该热处理使钴与硅发生反应，从而在钴接触多晶硅或硅的所有区域中形成钴硅化物。如本领域技术人员所知的，自对准的硅化物层被称为自对准硅化物(salicide)层。因此，由栅电极164A形成了钴自对准硅化物层182，并且由栅极接触电极164B形成了钴自对准硅化物层186。在电介质层162之上的钴部分仍然保持未发生反应。在形成钴硅化物层之后，使用例如有选择性的湿法刻蚀去除任何未反应的钴。在去除未反应的钴之后，再次使用例如快速热退火工艺使钴硅化物退火。应当理解，本发明不限制硅化物的类型。例如，其它合适的自对准硅化物包括镍自对准硅化物、铂自对准硅化物、钛自对准硅化物等等。
现在参考图19，在自对准硅化物层182和186上且在电介质层162上形成厚度范围为约3,000
到约12,000A的电介质材料层188。电介质层188可以由单层电介质材料或者由多个子层组成的电介质材料构成。根据本发明实施例，电介质层188是多电介质材料，其包含通过大气压化学气相淀积(“APCVD”)形成的低磷掺杂层和通过等离子体增强化学气相淀积(“PECVD”)形成的基于硅烷的氧化层。优选地，低磷掺杂层形成在自对准硅化物层182和186以及电介质层162上并且具有约4,500
的厚度，而基于硅烷的氧化层形成在低磷掺杂层上并且具有约4,800的厚度。使用例如CMP工艺使电介质层188平坦化。在平坦化之后，电介质层188优选具有约7,000A的厚度。可选地，电介质层188可以是可以通过加热回流的硼磷硅玻璃(“BPSG”)层。
仍然参考图19，在电介质层188之上将光致抗蚀剂层图案化，从而形成掩蔽结构190，该掩蔽结构190具有掩蔽元件192和暴露部分电介质层188的开口194。掩蔽结构190也被称为掩模或刻蚀掩模。
现在参考图20，使用例如反应性离子刻蚀来各向异性地刻蚀电介质层188的暴露部分，以形成电介质层188中的开口196、198、200、202和204，其中开口196暴露掺杂区180的邻近沟槽124的部分，开口198暴露掺杂区180的位于沟槽120之间的部分，开口200暴露自对准硅化物层186，开口202暴露多晶硅部分154C，而开口204暴露外延层106的一部分。优选地，该形成开口196、198、200、202和204的各向异性刻蚀对于自对准硅化物层186并且对于硅是有选择性的，即，刻蚀停止在自对准硅化物层186、外延层106的含有掺杂区180的暴露部分、外延层106的暴露部分和多晶硅部分154C上。去除掩蔽结构190。
使用例如反应性离子刻蚀来使外延层106的含有掺杂区180的暴露部分、外延层106的暴露部分和多晶硅部分154C凹进，也就是说，开口196、198、202和204被延伸到各自的外延层106和多晶硅部分154C中，并且用作接触开口。形成凹进的刻蚀可以从电介质材料188上去除约900
。使用稀释的或缓冲的氢氟酸溶液清洗自对准硅化物层186的暴露部分、外延层106的含有掺杂区180的暴露部分、外延层106的暴露部分和多晶硅部分154C。优选地，该清洗基本上去除了在自对准硅化物层186的暴露部分、外延层106的含有掺杂区180的暴露部分、外延层106的暴露部分和多晶硅部分154C上形成的所有氧化物。
现在参考图21，将P型导电性的杂质材料注入到外延层106的含有掺杂区180的暴露部分、外延层106的暴露部分和多晶硅部分154D中。该注入在掺杂区180的邻近沟槽122的部分(即，开口196暴露的部分)中形成掺杂区206，在沟槽120之间的掺杂区180部分(即，开口198暴露的部分)中形成掺杂区208，在多晶硅部分154C(即，开口202暴露的部分)中形成掺杂区210，以及在开口204暴露的外延层106部分中形成掺杂区212。使用例如缓冲的氢氟酸溶液清洗外延层106和多晶硅部分154C并且随后对其进行退火。应当理解，使外延层106和多晶硅部分154C退火也使得多晶硅部分154A和154B退火。
分别在由开口196、198、202和204所暴露的外延层106部分中形成硅化物层205、207、209和211。举例来说，硅化物层205、207、209和211是硅化钛层。如硅化物层182和186一样，本发明不限制在开口196、198、202和204中形成的硅化物的类型。例如，其它合适的硅化物包括硅化镍、硅化铂、硅化钴等等。用于形成硅化物层205、207、209和211的技术为本领域技术人员所公知。
形成与硅化物层186、205、207、209和211接触的阻挡层。使用例如CMP使阻挡层平坦化以在开口196、198、200、202和204中分别形成导电栓塞214、216、218、220和222。用于阻挡层的合适的材料包括氮化钛、钛钨等等。
现在参考图22，形成与导电栓塞214、216、218、220和222接触的金属化系统224，例如，铝-铜(AlCu)金属化系统。在金属化系统224之上图案化光致抗蚀剂层，以形成掩蔽结构226，其具有掩蔽元件228和暴露部分金属化系统224的开口230。掩蔽结构226也被称为掩模或刻蚀掩模。
再次参考图1，刻蚀金属化系统224的暴露部分(图22所示的)，以形成与栓塞214和216接触的源极导体232、与栓塞218接触的栅极导体234、与栓塞220接触的屏蔽接触导体236以及与栓塞222接触的顶侧漏极导体238。在电极232、234、236、238和电介质材料240之上形成钝化层240。
图23是根据本发明另一实施例的在制造期间的半导体组件300的一部分的截面侧视图。应当注意，图23的描述从图12的描述继续。由表面102或在表面102上并且由侧壁132、142和146的暴露部分或在其上形成厚度范围为约250
到约750的电介质材料层302。优选地，使用在干燥环境中的高温氧化工艺缓慢地形成电介质层302。举例来说，电介质层302具有约450
的厚度。沿着侧壁132、142和146的电介质材料302部分用作栅极电介质材料。
现在参考图24，厚度范围为3,500
到约6,000
的多晶硅层164形成在电介质层302上，并且优选地填充沟槽120、124和126。当外延层106的导电类型是N型时，多晶硅层154的导电类型优选地是N型。对多晶硅层164退火使其基本上是无空隙的。举例来说，用磷掺杂多晶硅层164，具有约4,800
的厚度，并且在约1,100℃的温度下退火约20分钟。用缓冲的氢氟酸浸泡处理多晶硅层164，以去除可能已经在表面上形成的任何氧化物。
应当注意，制造半导体组件300的描述在图16处继续使用半导体组件10的描述。图25是在制造后期的半导体组件300的截面图。举例来说，半导体组件300是具有有源区12、栅极接触区14、终止区16和漏极接触区18的N沟道场效应晶体管。有源区12包括源区180、栅电极164A、漏区和掺杂区172。外延层106的邻近于掺杂区172的部分用作漏区并且沟道区由掺杂区172和180以及栅电极164A形成。
栅极接触区14有助于将有源区12中的栅极区电耦合到输入/输出导体(未示出)。终止区16有助于将有源区12中的屏蔽导体154A、栅极接触区14中的屏蔽导体154B以及屏蔽导体154D电耦合到公共的终止导体236。漏极接触区18有助于将有源区12中的漏区接触到漏极导体238。
虽然在这里已经公开了某些优选实施例和方法，但是从上述公开内容中本领域技术人员将明白在不脱离本发明精神和范围的情况下可以进行这种实施例和方法的变化和修改。本发明应当意图仅被限制到所附权利要求以及适用法律的规章和原则所要求的程度。
Claims (10)
1.一种用于制造半导体组件的方法，包含如下步骤：
提供具有第一和第二主表面的半导体材料；
在该半导体材料中形成多个沟槽，其中该多个沟槽中的第一沟槽具有至少一个侧壁；
在该多个沟槽之上形成第一电介质材料层；
在该多个沟槽中的第一沟槽的第一部分中形成第一多晶硅层；
平坦化第一多晶硅层以在该多个沟槽中的第一沟槽的第一部分中形成第一多晶硅电极，所述第一多晶硅电极具有相对的侧面；
使第一多晶硅电极凹进；
在已经被凹进的第一多晶硅电极之上形成第二电介质材料层；
在第二电介质材料层之上并且在已经被凹进的第一多晶硅电极之上形成第二多晶硅层；以及
平坦化第二多晶硅层以在已经被凹进的第一多晶硅电极之上形成第二多晶硅电极，其中在第一主表面之上基本上没有多晶硅。
2.根据权利要求1所述的方法，其中平坦化第二多晶硅层的步骤去除了第一主表面之上的第二多晶硅层。
3.根据权利要求1所述的方法，其中使第一多晶硅电极凹进的步骤包括各向同性地刻蚀第一多晶硅电极。
4.根据权利要求3所述的方法，其中形成多个沟槽的步骤包括在该半导体材料中形成第二沟槽，所述第二沟槽具有至少一个侧壁，并且其中形成第一电介质材料层的步骤包括在第二沟槽的至少一个侧壁之上形成第一电介质材料层，并且还包括：
在第二沟槽的第一部分中形成第一多晶硅层；
平坦化第一多晶硅层以形成第三多晶硅电极，所述第三多晶硅电极位于第二沟槽的第一部分中并且具有相对的侧面；
使第三多晶硅电极凹进；
在已经被凹进的第三多晶硅电极之上形成第二电介质材料层；
在第二电介质材料层之上并且在已经被凹进的第三多晶硅电极之上形成第二多晶硅层；以及
平坦化第二多晶硅层以在已经被凹进的第三多晶硅电极之上形成第四多晶硅电极，其中在第一主表面之上基本上没有多晶硅。
5.根据权利要求4所述的方法，其中形成多个沟槽的步骤包括在该半导体材料中形成第三沟槽，所述第三沟槽具有至少一个侧壁，并且其中形成第一电介质材料层的步骤包括在所述第三沟槽的至少一个侧壁之上形成第一电介质材料层，并且还包括：
在第三沟槽的第一部分中形成第一多晶硅层；
平坦化第一多晶硅层以形成第五多晶硅电极，所述第五多晶硅电极位于第三沟槽的第一部分中并且具有相对的侧面；
使第五多晶硅电极凹进；
在已经被凹进的第五多晶硅电极之上形成第二电介质材料层；
在所述第二电介质材料层之上并且在已经被凹进的第五多晶硅电极之上形成第二多晶硅层；以及
平坦化第二多晶硅层以在已经被凹进的第五多晶硅电极之上形成第六多晶硅电极，其中在第一主表面之上基本上没有多晶硅。
6.一种用于制造半导体组件的方法，包含如下步骤：
提供具有第一和第二表面的第一导电类型的半导体材料；
在该半导体材料中形成多个沟槽，其中该多个沟槽中的每个沟槽具有基底和侧壁；
至少在该多个沟槽的基底和侧壁之上形成第一电介质材料层；
在第一电介质材料层之上形成第一多晶硅层；
平坦化第一多晶硅层；
去除第一多晶硅层的在该多个沟槽的至少第一沟槽中的第一部分；
在第一沟槽中形成第二电介质材料层；
在第二电介质材料层之上形成第二多晶硅层；以及
平坦化第二多晶硅层，其中第二多晶硅层的一部分留在至少第一沟槽中，并且其中在第一表面之上没有来自至少第二多晶硅层的多晶硅。
7.根据权利要求6所述的方法，其中去除第一多晶硅层的第一部分的步骤包括：
去除第一多晶硅层的在该多个沟槽的第二和第三沟槽中的部分；并且其中
形成第二电介质材料层的步骤包括在第二和第三沟槽中形成第二电介质材料层；并且其中
平坦化第二多晶硅层的步骤包括留下第二多晶硅层的在第二和第三沟槽中的部分。
8.根据权利要求7所述的方法，其中形成多个沟槽的步骤包括形成第四沟槽，其中形成第一多晶硅层的步骤包括在第四沟槽中形成第一多晶硅层，并且其中平坦化第一多晶硅层的步骤包括留下第一多晶硅层的在第四沟槽中的部分；并且还包括：
在半导体材料在第一和第二沟槽之间的部分中形成第二导电类型的第一掺杂区；并且
在第一掺杂区的一部分中形成第一导电类型的第二掺杂区。
9.一种半导体组件，包含：
具有第一和第二主表面的第一导电类型的半导体材料；
在该半导体材料中的多个沟槽，其中该多个沟槽的第一和第二沟槽从第一主表面延伸到该半导体材料中，并且其中第一和第二沟槽具有基底和侧壁；
在第一和第二沟槽的基底和侧壁上的第一电介质材料层；
分别位于第一和第二沟槽中的第一电介质材料层上的第一和第二屏蔽电极；
第一和第二屏蔽电极上的第二电介质材料层；
在第二电介质材料层上并且在第一和第二沟槽的侧壁上的栅极氧化物；
分别位于第一和第二沟槽中的该栅极氧化物上的第一和第二多晶硅栅电极，其中在第一主表面之上没有多晶硅；
第二导电类型的第一掺杂区，其延伸到该半导体材料的位于第一和第二沟槽之间的部分中；以及
延伸到第一掺杂区的一部分中的第一导电类型的第二掺杂区。
10.根据权利要求9所述的半导体组件，其中该多个沟槽还包括该半导体材料中的第三和第四沟槽，并且还包括：
第三和第四沟槽的基底和侧壁上的第一电介质材料层；
分别位于第三和第四沟槽中的第一电介质材料层上的第三和第四屏蔽电极；
第三屏蔽电极上的第二电介质材料层；
第二电介质材料层上且在第一和第二沟槽的侧壁上的栅极氧化物；以及
第三沟槽中的该栅极氧化物上的第三多晶硅栅电极。
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| WD01 | Invention patent application deemed withdrawn after publication |
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