JP2012039077A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】フィールドシールド用トランジスタのゲート長を、背景技術と比べて長く取れるようにする。
【解決手段】半導体装置１は、底面並びに第１及び第２の側面を有するセル用ゲートトレンチ１０と、トレンチ１０より幅の狭いフィールドシールド用ゲートトレンチ１１と、トレンチ１０とトレンチ１１の間に設けられた上部拡散層と、トレンチ１０を挟んで第１の上部拡散層の反対側に設けられた第２の上部拡散層と、トレンチ１１を挟んで第１の上部拡散層の反対側に設けられた第３の上部拡散層と、トレンチ１０の底面に設けられた下部拡散層と、それぞれ第１及び第２の上部拡散層と電気的に接続された第１及び第２の記憶素子と、下部拡散層と電気的に接続されたビット線ＢＬと、ゲート絶縁膜を介して第１及び第２の側面をそれぞれ覆うワード線ＷＬと、ゲート絶縁膜を介してトレンチ１１に埋め込まれたフィールドシールド用ゲート電極ＤＷＬとを備える。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特にフィールドシールド用トランジスタを用いる半導体装置及びその製造方法に関する。
ＤＲＡＭ(Dynamic Random Access Memory)などの半導体装置には、同一構造のワード線を多数並列に配置し、２本おきにダミーワード線とすることで活性領域を区画するものがある（特許文献１参照）。他のワード線（ダミーワード線でないワード線）は、それぞれセルトランジスタのゲート電極を構成する。この構成によれば、ビット線方向に見て、１つの活性領域に２つのセルトランジスタが含まれることになる。
特開２００８−１９２６８１号公報
特許文献１の例では、ダミーワード線の直下の領域に素子分離領域が形成されている。これに対し、近年は、このような素子分離領域を設けず、ダミーワード線に所定の低電圧を与えることで素子分離を実現することも検討されている。以下、詳しく説明する。
各ワード線は、ダミーワード線も含めてすべて同一構造を有している。したがって、ダミーワード線のビット線方向の両隣にも、ワード線と同様に不純物拡散領域が形成されており、これらの不純物拡散領域とダミーワード線とでトランジスタ（フィールドシールド用トランジスタ）が構成されている。ダミーワード線には、このフィールドシールド用トランジスタのスレッショルド電圧未満の電圧が常時与えられる。これにより、フィールドシールド用トランジスタは常時オフ状態となっており、ドレイン電流が流れなくなっていることから、活性領域間の素子分離が実現される。
ところで、本発明の発明者はこれまでに、片面サイドウォールゲート型のメモリセルを開発している。これは、ワード線方向に延伸するトレンチ（ゲートトレンチ）の両側面に形成したサイドウォール導電膜をワード線として利用するタイプのメモリセルであり、１つのトレンチ内に片側面１本ずつ計２本のワード線が形成される。これによれば、ワード線の幅が最小加工寸法未満となることから、従来型のメモリセルに比べてセルピッチの縮小が実現される。
しかしながら、片面サイドウォールゲート型のメモリセルでは、セルトランジスタのゲート長がトレンチの深さにほぼ等しく、非常に短くなる。フィールドシールド用トランジスタのゲート長も非常に短くなっており、そのために、フィールドシールド用トランジスタの素子分離機能が脆弱なものとなってしまっている。
本発明による半導体装置は、底面並びに第１及び第２の側面を有するセル用ゲートトレンチと、前記セル用ゲートトレンチより幅の狭い第１のフィールドシールド用ゲートトレンチと、前記セル用ゲートトレンチと前記第１のフィールドシールド用ゲートトレンチの間に設けられた第１の上部拡散層と、前記セル用ゲートトレンチを挟んで前記第１の上部拡散層の反対側に設けられた第２の上部拡散層と、前記第１のフィールドシールド用ゲートトレンチを挟んで前記第１の上部拡散層の反対側に設けられた第３の上部拡散層と、前記セル用ゲートトレンチの前記底面に設けられた下部拡散層と、それぞれ前記第１及び第２の上部拡散層と電気的に接続された第１及び第２の記憶素子と、前記下部拡散層と電気的に接続されたビット線と、ゲート絶縁膜を介して前記第１及び第２の側面をそれぞれ覆う第１及び第２のセル用ゲート電極と、ゲート絶縁膜を介して前記第１のフィールドシールド用ゲートトレンチに埋め込まれた第１のフィールドシールド用ゲート電極とを備えることを特徴とする。
本発明の他の一側面による半導体装置は、半導体基板と、前記半導体基板の表面に平行に延設された複数のセル用ゲートトレンチ及び複数のフィールドシールド用ゲートトレンチとを備え、前記セル用ゲートトレンチと前記フィールドシールド用ゲートトレンチとは、ビット線方向に交互に配置され、前記各セル用ゲートトレンチはそれぞれ、底面と第１及び第２の側面とを有し、前記各セル用ゲートトレンチの幅は、前記各フィールドシールド用ゲートトレンチの幅より広く、前記各セル用ゲートトレンチと前記各フィールドシールド用ゲートトレンチとの間に１つずつ設けられた複数の上部拡散層と、前記各セル用ゲートトレンチの前記底面に１つずつ設けられた複数の下部拡散層と、それぞれ前記各上部拡散層と電気的に接続された複数の記憶素子と、それぞれ前記各下部拡散層と電気的に接続された複数のビット線と、それぞれゲート絶縁膜を介して前記各セル用ゲートトレンチの前記第１の側面を覆う複数の第１のセル用ゲート電極と、それぞれゲート絶縁膜を介して前記各セル用ゲートトレンチの前記第２の側面を覆う複数の第２のセル用ゲート電極と、それぞれゲート絶縁膜を介して前記各フィールドシールド用ゲートトレンチに埋め込まれた複数のフィールドシールド用ゲート電極とを備えることを特徴とする。
本発明による半導体装置の製造方法は、半導体基板の表面に、底面並びに第１及び第２の側面を有するセル用ゲートトレンチと、該セル用ゲートトレンチより幅の狭いフィールドシールド用ゲートトレンチとを形成する工程と、前記セル用ゲートトレンチ及び前記フィールドシールド用ゲートトレンチの内面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記第１及び第２の側面を覆うワード線材料を成膜する工程と、前記ワード線材料を覆う第１のシリコン窒化膜を成膜する工程と、前記第１のシリコン窒化膜をエッチバックすることにより、前記底面を露出させる下部拡散層生成用トレンチを形成する工程と、前記下部拡散層生成用トレンチを介して不純物を注入することにより、前記底面に下部拡散層を形成する工程と、前記下部拡散層の上面に接するビット線コンタクトプラグを形成する工程と、前記表面のうち、前記セル用ゲートトレンチと前記フィールドシールド用ゲートトレンチの間の領域に不純物を注入することにより、上部拡散層を形成する工程と、前記上部拡散層の上面に接するストレージノードコンタクトプラグを形成する工程とを備えることを特徴とする。
本発明によれば、第１のフィールドシールド用ゲート電極と第１及び第３の上部拡散層とによって構成されるフィールドシールド用トランジスタのゲート長を、背景技術と比べて長く取ることが可能になる。
本発明の好ましい実施の形態による半導体装置の模式的な平面図である。 本発明の好ましい実施の形態による半導体装置の回路構成を示す回路図である。 本発明の好ましい実施の形態による半導体装置の模式的な斜視図である。 （ａ）は、本発明の背景技術による半導体装置の平面図であり、（ｂ）は、（ａ）のＤ−Ｄ'線断面に対応する半導体装置の断面図である。 、図１のＡ−Ａ'線断面に対応する半導体装置の断面図である。 （ａ）及び（ｂ）はそれぞれ、図１のＢ−Ｂ'線断面及びＣ−Ｃ'線断面に対応する半導体装置の断面図である。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。 本発明の好ましい実施の形態による半導体装置の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応している。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施の形態による半導体装置１の模式的な平面図である。また、図２は、半導体装置１の回路構成を示す回路図である。以下、これらの図面を参照しながら、半導体装置１の構成について詳しく説明する。
なお、本実施の形態では、半導体装置１は記憶素子（ストレージノード）としてセルキャパシタを用いるＤＲＡＭ(Dynamic Random Access Memory)であるとして説明する。しかし、本発明による半導体装置がＤＲＡＭに限られるわけではなく、本発明は、他の種類の半導体装置、例えば記憶素子として相変化素子を用いるＰＣＲＡＭ(Phase Change Random Access Memory)などにも好適に適用できる。
図１に示すように、半導体装置１は、それぞれＸ方向に延在し素子分離領域となる複数のＳＴＩ(Shallow Trench Isolation)６０と、それぞれＹ方向に延在する複数のフィールドシールド（ＦＳ）用埋め込みワード線（ダミーワード線ＤＷＬ）とを有している。ＳＴＩ６０はシリコン基板に形成した溝を埋設する絶縁膜で構成されており、Ｙ方向に等間隔で配置される。ＳＴＩ６０により、シリコン基板の表面に、それぞれＸ方向に延在する複数の帯状活性領域(Belt-like Active Field)ＢＦが区画される。ダミーワード線ＤＷＬはＸ方向に等間隔で配置されており、各帯状活性領域ＢＦを複数の活性領域ＡＦに区画している。個々の活性領域ＡＦは長辺と短辺を有する矩形となり、その長辺方向はビット線ＢＬと同じＸ方向に延在する。全体でみると、図１及び図２に示すように、複数の活性領域(Active Field)ＡＦがマトリクス状に配置されることになる。
また、半導体装置１は、図１及び図２に示すように、複数の活性領域ＡＦに跨ってＸ方向（ビット線方向）に延伸する複数のビット線ＢＬと、複数の活性領域ＡＦに跨ってＸ方向に直角な方向となるＹ方向（ワード線方向）に延伸する複数のワード線ＷＬとを備えている。ワード線ＷＬは、１つの活性領域ＡＦに対して長辺を分割するように２本ずつ割り当てられている。また、上述したダミーワード線ＤＷＬは、この複数のワード線ＷＬの一部であり、ワード線ＷＬは、３本に１本の割合でダミーワード線ＤＷＬとされている。ダミーワード線ＤＷＬは、Ｘ方向に隣接する２つの活性領域ＡＦの間に位置している。ビット線ＢＬについては、１つの活性領域ＡＦあたり１本が割り当てられている。
各活性領域ＡＦにはメモリセルが２つずつ含まれる。具体的には、図２に示すように、セルトランジスタＴ１（第１のセルトランジスタ）及びセルキャパシタＣ１（第１の記憶素子）からなるメモリセルと、セルトランジスタＴ２（第２のセルトランジスタ）及びセルキャパシタＣ２（第２の記憶素子）からなるメモリセルとが含まれる。セルトランジスタＴ１，Ｔ２のゲート電極はそれぞれ、各活性領域ＡＦに割り当てられた２本のワード線ＷＬの一方及び他方によって構成される。
セルトランジスタＴ１，Ｔ２はＸ方向に並んで配置されており、それぞれ図１に示すストレージノードコンタクトプラグ２２によって、対応するセルキャパシタＣ１，Ｃ２に接続される。また、セルトランジスタＴ１，Ｔ２は、図１に示すビット線コンタクトプラグ２３によって、共通のビット線ＢＬと接続される。
活性領域ＡＦのＸ方向の一方側には、図２に示すように、フィールドシールド用トランジスタＦ１（第１のフィールドシールド用トランジスタ）が設けられ、他方側にはフィールドシールド用トランジスタＦ２（第２のフィールドシールド用トランジスタ）が設けられる。フィールドシールド用トランジスタＦ１，Ｆ２のゲート電極はそれぞれ、各活性領域ＡＦのＸ方向の一方側及び他方側に設けられたダミーワード線ＤＷＬによって構成される。
各ダミーワード線ＤＷＬには、図示しない電圧源から、フィールドシールド用トランジスタＦ１，Ｆ２のスレッショルド電圧未満の電圧が常時与えられる。典型的にはセルトランジスタのワード線ＷＬに印加される電圧とは正負逆の電圧が印加される。例えば、セルトランジスタのワード線ＷＬに１Ｖの電圧が印加される場合、ダミーワード線ＤＷＬには−１Ｖの電圧が印加される。これにより、フィールドシールド用トランジスタＦ１，Ｆ２は常時オフ状態となっており、トランジスタとしては機能しない。したがって、Ｘ方向に隣接する活性領域ＡＦを跨ぐ電荷の移動は発生しないようになっている。つまり、Ｘ方向に隣接する活性領域ＡＦ間での素子分離が実現されている。
ワード線ＷＬ及びダミーワード線ＤＷＬは、シリコン基板の表面に設けられたトレンチ内に設けられる。この点について、以下、図３を参照しながら詳しく説明する。
図３は、半導体装置１の模式的な斜視図である。同図には、図１のＡ−Ａ'線断面付近の構造を大まかに示している。同図に示すように、半導体装置１はシリコン基板２を有しており、その表面には、底面１０ａ、側面１０ｂ（第１の側面）、及び側面１０ｂに対向する側面１０ｃ（第２の側面）を有するセル用ゲートトレンチ１０が設けられる。セル用ゲートトレンチ１０のＸ方向両側にはさらに、セル用ゲートトレンチ１０より幅の狭いフィールドシールド用ゲートトレンチ１１も設けられる。トレンチ１０，１１の内表面は熱酸化されており、熱酸化された部分すなわち酸化シリコン膜によってゲート絶縁膜３０が形成されている。
以下の説明では、トレンチ１０の両側に位置する２つのトレンチ１１を、それぞれ、図３に示すようにトレンチ１１ａ（第１のフィールドシールド用ゲートトレンチ），トレンチ１１ｂ（第２のフィールドシールド用ゲートトレンチ）と称する。また、トレンチ１０，１１（１１ａ，１１ｂ）のＸ方向の幅をそれぞれ、ｗ１，ｗ２（ｗ１＞ｗ２）と表す。
シリコン基板２の表面にトレンチを形成したことで、その間の領域にはシリコンピラーが形成され、その上端には上部拡散層２０が形成されている。シリコンピラーのＹ方向の両側壁にはＳＴＩ６０が接している。具体的には、トレンチ１０とトレンチ１１ａの間に形成されたシリコンピラーの上端には第１の上部拡散層２０ａが形成され、トレンチ１０とトレンチ１１ｂの間に形成されたシリコンピラーの上端には第２の上部拡散層２０ｂが形成され、トレンチ１１ａを挟んで第１の上部拡散層２０ａの反対側に形成されたシリコンピラーの上端には第３の上部拡散層２０ｃが形成され、トレンチ１１ｂを挟んで第２の上部拡散層２０ｂの反対側に形成されたシリコンピラーの上端には第４の上部拡散層２０ｄが形成されている。また、トレンチ１０の底面１０ａには、下部拡散層２１が設けられる。第１乃至第４の上部拡散層２０ａ〜２０ｄはそれぞれ、ストレージノードコンタクトプラグ２２を介して、上層にあるセルキャパシタ（図３では図示していない。）に接続される。下部拡散層２１は、ビット線コンタクトプラグ２３を介して、上層にあるビット線ＢＬ（図３では図示していない。）に接続される。
トレンチ１０の側面１０ｂ，１０ｃは、ゲート絶縁膜３０を介して、それぞれワード線ＷＬである第１及び第２のセル用ゲート電極３１ａ，３１ｂで覆われている。すなわち、ゲート電極３１ａ，３１ｂは、対応する側面に形成されたサイドウォール導電膜である。ゲート電極３１ａ，３１ｂのＸ方向の膜厚ｗ３はトレンチ１０の幅ｗ１に比べて十分に小さく設定されており、したがって、ゲート電極３１ａ，３１ｂは互いに離間しており導通していない。
１つの活性領域ＡＦに割り当てられた２つのセルトランジスタＴ１，Ｔ２（図２参照）のうちセルトランジスタＴ１は、ゲート電極３１ａ、第２の上部拡散層２０ｂ、及び下部拡散層２１によって構成される。第２の上部拡散層２０ｂ及び下部拡散層２１はそれぞれ、セルトランジスタＴ１のソース／ドレインの一方及び他方となる。同様に、セルトランジスタＴ２は、ゲート電極３１ｂ、第１の上部拡散層２０ａ、及び下部拡散層２１によって構成される。第１の上部拡散層２０ａ及び下部拡散層２１はそれぞれ、セルトランジスタＴ２のソース／ドレインの一方及び他方となる。したがって、これらセルトランジスタＴ１，Ｔ２は、トレンチの片面に形成されたサイドウォール導電膜がゲート電極を構成し、トレンチの片側面上端及び底面にそれぞれ設けられた２つの拡散層がソース／ドレインを構成する片面サイドウォールゲート型のトランジスタとなっている。
トレンチ１１ａ，１１ｂの内部には、ゲート絶縁膜３０を介して、それぞれダミーワード線ＤＷＬである第１及び第２のフィールドシールド用ゲート電極３２ａ，３２ｂが埋め込まれている。トレンチ１１ａ，１１ｂの幅ｗ２は、ゲート電極３１ａ，３１ｂとゲート電極３２ａ，３２ｂとを同時に形成した場合（形成方法の詳細については後述する。）に、トレンチ１１ａ，１１ｂの内部が、上端の一部分を除いてゲート電極３２ａ，３２ｂで埋め尽くされるように設定されている。
活性領域ＡＦの両側に設けられるフィールドシールド用トランジスタＦ１，Ｆ２（図２参照）のうちフィールドシールド用トランジスタＦ１は、ゲート電極３２ａ並びに第１及び第３の上部拡散層２０ａ，２０ｃによって構成される。第１及び第３の上部拡散層２０ａ，２０ｃはそれぞれ、フィールドシールド用トランジスタＦ１のソース／ドレインの一方及び他方となる。同様に、フィールドシールド用トランジスタＦ２は、ゲート電極３２ｂ並びに第２及び第４の上部拡散層２０ｂ，２０ｄによって構成される。第２及び第４の上部拡散層２０ｂ，２０ｄはそれぞれ、フィールドシールド用トランジスタＦ２のソース／ドレインの一方及び他方となる。したがって、これらフィールドシールド用トランジスタＦ１，Ｆ２は、片面サイドウォールゲート型ではなく、トレンチ内に埋め込まれた導電膜がゲート電極（ダミーワード線ＤＷＬ）を構成し、トレンチの両側面上端にそれぞれ設けられた２つの拡散層がソース／ドレインを構成する、いわゆるトレンチ型のトランジスタとなっている。ただし、前述のように、ダミーワード線ＤＷＬにはゲート絶縁膜３０を介して対向するシリコン基板表面にチャネルが形成されないように電圧が印加されるので、フィールドシールド用トランジスタＦ１，Ｆ２がトランジスタとしては機能することはない。フィールドシールド用トランジスタＦ１，Ｆ２はＸ方向に隣接する活性領域ＡＦ間の素子分離としての機能を有するものである。
図３には、各トランジスタのチャネルＣＨ１〜ＣＨ４も図示している。セルトランジスタＴ１，Ｔ２に対応するチャネルＣＨ１およびＣＨ２は、ゲート電極３１ａおよび３１ｂにスレッショルド電圧以上の所定の電圧を制御して印加することにより、ゲート絶縁膜３０を介してゲート電極３１ａおよび３１ｂに対向するシリコン基板表面に形成される。一方、上述したように、ダミーワード線ＤＷＬ（ゲート電極３２ａ，３３ａ）には、フィールドシールド用トランジスタＦ１，Ｆ２のスレッショルド電圧未満の電圧が常時与えられる。したがって、フィールドシールド用トランジスタＦ１，Ｆ２のチャネルＣＨ３，ＣＨ４の位置にはチャネルが形成されることがなく電流は流れない。
ここで、図３から明らかなように、チャネルＣＨ３，ＣＨ４の長さ（＝フィールドシールド用トランジスタＦ１，Ｆ２のゲート長）は、チャネルＣＨ１，ＣＨ２の長さ（＝セルトランジスタＴ１，Ｔ２のゲート長）に比べて、倍近くの長さとなっている。チャネルＣＨ３，ＣＨ４をこのように長くしたことで、半導体装置１では、フィールドシールド用トランジスタにも片面サイドウォールゲート型のトランジスタを用いる背景技術に比べてチャネルＣＨ３，ＣＨ４に電流が流れてしまう可能性が低減されており、したがって、フィールドシールド用トランジスタの素子分離機能が強化されている。
また、半導体装置１によれば、いわゆる「ディスターブ不良」の発生を抑制することができる。以下、この点について詳しく説明する。
初めに、背景技術による半導体装置を参照しながら、「ディスターブ不良」について説明する。図４（ａ）は、背景技術による半導体装置１０１の平面図である。また、図４（ｂ）は、図４（ａ）のＤ−Ｄ'線断面に対応する半導体装置１０１の断面図である。これらの図に示すように、半導体装置１０１は半導体基板１０２を有し、その表面には絶縁膜を埋設してなる素子分離領域１０３が設けられている。この素子分離領域１０３により、複数の活性領域１０４がマトリクス状に区画されている。
半導体装置１０１は、Ｘ方向に延伸するビット線ＢＬと、Ｙ方向に延伸するワード線ＷＬ１，ＷＬ２とを有しており、隣接する２本のワード線ＷＬ１，ＷＬ２と、１本のビット線ＢＬとが１つの活性領域１０４と交差している。ワード線ＷＬ１，ＷＬ２は、図４（ｂ）に示すように、Ｙ方向に延設されたトレンチ内にゲート絶縁膜１３０を介して埋め込まれて形成されている。ワード線ＷＬ１，ＷＬ２の上面は絶縁膜１４８で覆われている。
ワード線ＷＬ１と隣接する素子分離領域１０３の間の領域には、拡散層１２０が設けられる。ワード線ＷＬ２についても同様に、隣接する素子分離領域１０３との間に拡散層１２０が設けられる。また、ワード線ＷＬ１とワード線ＷＬ２の間の領域には拡散層１２１が設けられる。以上の構成により、ワード線ＷＬ１をゲート電極とし、その両側の拡散層１２０，１２１をソース／ドレインとするセルトランジスタＴｒ１と、ワード線ＷＬ２をゲート電極とし、その両側の拡散層１２０，１２１をソース／ドレインとするセルトランジスタＴｒ２とが構成される。拡散層１２１は、２つのセルトランジスタＴｒ１，Ｔｒ２に共通である。
半導体基板１０２の表面には層間絶縁膜１０５が形成されており、ビット線ＢＬは層間絶縁膜１０５の内部に埋め込まれて形成される。ビット線ＢＬは拡散層１２１の上側を通過しており、ビット線ＢＬと拡散層１２１とは、層間絶縁膜１０５内に形成されたビット線コンタクトプラグ１２３によって電気的に接続されている。また、層間絶縁膜１０５の上面には、各拡散層１２０と対応する位置にそれぞれセルキャパシタの下部電極１７０が形成されている。下部電極１７０の上面及び側面は容量絶縁膜１７１で覆われ、さらにその上面には上部電極１７２が形成される。これらによって、セルトランジスタＴｒ１の拡散層１２０と対応する位置にセルキャパシタＳＮ１が形成され、セルトランジスタＴｒ２の拡散層１２０と対応する位置にセルキャパシタＳＮ２が形成される。拡散層１２０と対応する下部電極１７０とは、層間絶縁膜１０５を貫通するストレージノードコンタクトプラグ２２によって電気的に接続される。
以上の構成を有する半導体装置１０１において、例えばワード線ＷＬ１をオン状態としてセルトランジスタＴｒ１のチャネルを形成し、さらに対応するビット線ＢＬにロウレベルの電位を与えると、セルキャパシタＳＮ１には、ロウレベルに対応するデータ「０」が記憶される。また、例えばワード線ＷＬ２をオン状態としてセルトランジスタＴｒ２のチャネルを形成し、さらに対応するビット線ＢＬにハイレベルの電位を与えると、セルキャパシタＳＮ２には、ハイレベルに対応するデータ「１」が記憶される。
ここで、セルキャパシタＳＮ１にデータ「０」、セルキャパシタＳＮ２にデータ「１」を記憶させた状態で、仮にワード線ＷＬ１のオンオフを繰り返したとする。この動作は、ワード線ＷＬ１を用いる他のセルトランジスタを動作させることに対応している。オンオフ動作に伴ってセルトランジスタＴｒ１のチャネルには電子ｅ−が誘起されるが、この電子ｅ−が、図４（ｂ）に示すようにセルトランジスタＴｒ２の拡散層１２０に到達し、セルキャパシタＳＮ２に記憶されるデータ「１」を「０」に変えてしまう場合がある。つまり、セルキャパシタＳＮ２に記憶されるデータが破壊されてしまう場合がある。これが「ディスターブ不良」である。すなわち、「ディスターブ不良」は、隣接する一方のメモリセルの動作状態によって他方のメモリセルの記憶状態が破壊されてしまうことを意味する。
「ディスターブ不良」は半導体装置の信頼性低下につながるため、発生頻度をできるだけ抑える必要がある。図４（ａ）（ｂ）に示した半導体装置１０１では、「ディスターブ不良」の発生頻度は、ワード線ＷＬ１とセルトランジスタＴｒ２の拡散層１２０との間の距離（ワード線ＷＬ２とセルトランジスタＴｒ１の拡散層１２０との間の距離）が小さいほど大きくなる傾向がある。この距離は、プロセスの最小加工寸法に応じて決まる。例えば、ワード線ＷＬ１とワード線ＷＬ２の間のスペースの幅Ｌが７０ｎｍとなるプロセス（最小加工寸法＝７０ｎｍ）では、「ディスターブ不良」の発生頻度は十分に小さく、ほとんど問題とはならない。具体的には、ワード線ＷＬ１のオンオフ１万回につき、１回程度の発生頻度となる。しかし、微細化が進み、ワード線ＷＬ１とワード線ＷＬ２の間のスペースの幅Ｌが５０ｎｍ以下（最小加工寸法≦５０ｎｍ）となった今日では、「ディスターブ不良」の発生頻度が大きくなり、問題が顕在化してきている。
これに対し、図３に示した本実施の形態による半導体装置１では、一方のセルトランジスタのワード線ＷＬ（例えば、セル用ゲート電極３１ａ）と、他方のセルトランジスタの上部拡散層（例えば、上部拡散層２０ａ）との間に下部拡散層２１が存在している。この下部拡散層２１は、一方のセルトランジスタのワード線ＷＬの近傍から他方のセルトランジスタの上部拡散層に電子が移動することを阻害する。したがって、本実施の形態による半導体装置１によれば、「ディスターブ不良」の発生が背景技術による半導体装置１０１に比べて抑制される。
次に、半導体装置１の断面図を参照しながら、半導体装置１のその他の構成について説明する。
図５、図６（ａ）、図６（ｂ）はそれぞれ、図１のＡ−Ａ'線断面、Ｂ−Ｂ'線断面、Ｃ−Ｃ'線断面に対応する半導体装置１の断面図である。これらの図に示すように、活性領域ＡＦは、Ｘ方向には、トレンチ１１内に埋め込まれたダミーワード線ＤＷＬをゲート電極とするフィールドシールド用トランジスタで区画される一方、Ｙ方向には、ＳＴＩ６０によって区画される。
セルキャパシタは、図５及び図６（ａ）に示す下部電極７０、容量絶縁膜７１、及び上部電極７２によって構成される。１つの活性領域ＡＦに対応する２つのセルキャパシタは、対応する２つのセルトランジスタのほぼ真上の領域にＸ方向に並んで配置されており、その下部電極７０は、ストレージノードコンタクトプラグ２２によって、トレンチ１０，１１の間に設けられた上部拡散層２０と接続されている。
ビット線ＢＬは、図６（ａ）（ｂ）に示すようにセルキャパシタとセルトランジスタに挟まれた領域に設けられており、ビット線コンタクトプラグ２３によって、トレンチ１０の底面１０ａに設けられた下部拡散層２１と接続されている。ビット線コンタクトプラグ２３の一部は、トレンチ１０内のゲート電極３１ａ，３１ｂの間の領域に設けられる。下部拡散層２１は図６（ｂ）に示されるように、Ｙ方向をＳＴＩ６０で分断されており、Ｙ方向に隣接する活性領域間に形成される下部拡散層２１同士は接続していない。
ビット線ＢＬは、対応する下部拡散層２１の真上ではなく、ビット線ＢＬのＹ方向長さの半分程度だけＹ方向にオフセットした位置に配置される。こうすることで、ビット線コンタクトプラグ２３によるビット線ＢＬと下部拡散層２１の接続、及びストレージノードコンタクトプラグ２２による下部電極７０と上部拡散層２０の接続の両方が、ビット線ＢＬを曲げることなく実現されている。
次に、本実施の形態による半導体装置１の製造方法について、図７〜図２５を参照しながら説明する。各図の（ａ）〜（ｃ）はそれぞれ、図５、図６（ａ）、図６（ｂ）に対応する半導体装置１の断面図である。
まず、図７に示すように、シリコン基板２を用意し、その表面にＳＴＩ６０を形成する。ＳＴＩ６０の形成は、シリコン基板２の表面にトレンチを設け、その内部にシリコン酸化膜などの絶縁膜を埋め込むことによって行う。ＳＴＩ６０は、図１にも示したようにＸ方向に延在しており、これによってＹ方向に区画される活性領域は、Ｘ方向に延在する帯状の活性領域（図１に示した帯状活性領域ＢＦ）を構成している。ＳＴＩ６０を形成したら、シリコン基板２の全面に、保護絶縁膜としてのシリコン酸化膜４０と、ハードマスクとしてのシリコン窒化膜４１とを積層してなるキャップ絶縁膜４２を形成する。特に限定されるものではないが、シリコン酸化膜４０及びシリコン窒化膜４１はＣＶＤ(Chemical Vapor Deposition)法で形成することができ、シリコン酸化膜４０の膜厚は約５ｎｍ、シリコン窒化膜４１の膜厚は約１２０ｎｍであることが好ましい。
次に、Ｘ方向に垂直なＹ方向に延在するマスクパターンを用いてキャップ絶縁膜４２をパターニングする。さらに、パターニングしたキャップ絶縁膜４２をマスクとして用いて露出しているシリコン基板２およびＳＴＩ６０の表面をエッチングすることにより、図８に示すように、Ｙ方向に延在するトレンチ１０，１１を形成する。トレンチ１１のＸ方向の幅ｗ２は、プロセスで決まる最小加工寸法に設定される。一方、トレンチ１０のＸ方向の幅ｗ１は、ｗ２×３／２以上に設定される。例えば最小加工寸法が４０ｎｍで構成されるプロセスであれば、ｗ１，ｗ２をそれぞれ８０ｎｍ、４０ｎｍ程度とすることが好適である。なお、このエッチングでは、シリコン基板のエッチングレートがシリコン酸化膜のエッチングレートと同等になるエッチング条件を用いれば各々同時にエッチングすることができる。また、各々のエッチングレートを合わせ込まない場合にはシリコン基板とシリコン酸化膜を別々にエッチングして深さを同じにすることもできる。
次に、シリコン基板２の表面にＭＯＳトランジスタ特性制御用の不純物（不図示）を適量導入した後、図９に示すように、トレンチ１０，１１の内表面を熱酸化し、ゲート絶縁膜３０を形成する。そして、全面にポリシリコン４３とタングステン等の金属膜４４とを順次成膜することで、後にゲート電極３１，３２となる積層膜４５（ワード線材料）を形成する。ワード線材料としては、上記の積層膜に限らず、窒化チタンとタングステンの積層膜や窒化チタンの単層膜などを用いることもできる。これらは金属膜で構成されるのでワード線ＷＬの低抵抗化に効果があり、半導体装置の高速動作に寄与することができる。
ここで、積層膜４５の成膜量は、次の図１０に示す状態（異方性エッチバック後の状態）におけるＸ方向の幅ｗ３がトレンチ１０の幅ｗ１の１／４程度となるように設定することが好ましい。こうすることで、トレンチ１０の側面１０ｂ，１０ｃにそれぞれ成膜された積層膜４５が直接触れ合うことはなくなる。また、積層膜４５の成膜量をこのように設定することは、ビット線コンタクトプラグ２３を好適に形成するためにも必要である。この点についての詳細は後述する。
次に、異方性エッチバックを行うことにより、平坦部に積層した積層膜４５を除去する。これにより、図１０に示すように、トレンチ１０の底面１０ａに成膜された積層膜４５が除去されるので、トレンチ１０の側面１０ｂ，１０ｃにそれぞれ成膜された積層膜４５が電気的に分離される。一方、トレンチ１１は、内部に積層膜４５が埋め込まれた状態となる。なお、図１０及び後掲の各図では、図面の見易さを優先して積層膜４５を単一の膜として描いている。
積層膜４５を異方性エッチバックにより除去したら、次にイオン注入法を用いて、トレンチ１０の底面１０ａに比較的低濃度の不純物イオンを注入する。これにより、図１０（ａ）（ｃ）に示すように、トレンチ１０の底面１０ａに低濃度拡散層２１ａが形成される。
次に、図１１に示すように、シリコン基板２の全面にシリコン窒化膜４６を形成する。そして、異方性エッチバックによって平坦部のシリコン窒化膜４６を除去することにより、図１２に示すように、積層膜４５の側壁のみにシリコン窒化膜４６を残す。その後、積層膜４５のみをエッチバックすることにより、積層膜４５の上面を下げる。これにより、図１３に示すように、トレンチ１０，１１の内部に、それぞれセル用ゲート電極３１、フィールドシールド用ゲート電極３２が形成される。なお、積層膜４５のエッチバックは、セル用ゲート電極３１の上面が、少なくともシリコン基板上面よりも低い位置で、かつ後で形成される上部拡散層２０の底面と同等の位置となるように行なう。また、積層膜４５のエッチバックは、トレンチ１０内にレジスト等を埋め込んでから行うこととしてもよい。こうすることにより、底面１０ａに形成されている低濃度拡散層２１ａがエッチングされてしまうことを防止できる。
次に、図１４に示すように、シリコン窒化膜４７を成膜する。シリコン窒化膜４７の膜厚は、ゲート電極３１，３２上部にできた溝を埋め尽くす一方、トレンチ１０がシリコン窒化膜４７で埋め尽くされることのない程度とする。シリコン窒化膜４７の膜厚をこのように設定するのは、次の工程でトレンチ４９を形成する際、トレンチ４９の底面にトレンチ１０の底面１０ａが好適に露出するようにするためである。なお、トレンチ１０内の空間の幅はゲート電極３１，３２上部にできた溝の幅に比べて十分に広くなっており、したがって、シリコン窒化膜４７の膜厚を上記のように設定することが可能となっている。これは、上述したように、積層膜４５の成膜量を、異方性エッチバック後の積層膜４５の幅ｗ３がトレンチ１０の幅ｗ１の１／４程度となるように設定していることによるものである。
次に、シリコン窒化膜４６，４７からなるシリコン窒化膜４８（第１のシリコン窒化膜）をエッチバックすることにより、トレンチ１０の中央部にトレンチ４９（下部拡散層生成用トレンチ）を形成する。トレンチ４９の底面には、上述したように、トレンチ１０の底面１０ａが露出する。露出したトレンチ１０の底面１０ａには、イオン注入法を用いて、比較的高濃度の不純物イオンを注入する。これにより、図１５（ａ）（ｃ）に示すように、トレンチ１０の底面１０ａに下部拡散層２１が形成される。その後、図１６に示すように、トレンチ４９を埋め尽くし、さらにシリコン窒化膜４８の全体を覆える程度の膜厚で、シリコン酸化膜５０（第１のシリコン酸化膜）を成膜する。シリコン酸化膜５０の表面は、ＣＭＰ(Chemical Mechanical Polishing)法により平坦化しておくことが好ましい。
次に、シリコン酸化膜５０の表面にレジスト５１を塗布し、リソグラフィ技術を用いて、ビット線コンタクトプラグ２３の形成領域に開口を有するレジストパターンを形成する。そして、このレジストパターンを用いてシリコン酸化膜５０及びゲート絶縁膜３０をエッチングし、下部拡散層２１を露出させる。これにより、図１７に示すように、ビット線コンタクトプラグ２３を形成するためのコンタクトホール５２（第１のコンタクトホール）が形成される。なお、コンタクトホール５２を形成するためのエッチングには、シリコン酸化膜のエッチングレートに対してシリコン窒化膜のエッチングレートが十分に小さい高選択エッチングを用いる。これにより、コンタクトホール５２の下部は、トレンチ４９のＸ方向の壁面に沿って自己整合的に形成されることになる。
次に、レジスト５１を除去し、図１８に示すように、コンタクトホール５２の内部を埋め尽くす程度以上の膜厚で、導体膜５３を成膜する。導体膜５３の具体的な材料としては、コバルトシリサイドなどの金属シリサイド膜、窒化チタンやタングステン等の金属膜からなる単層膜あるいは積層膜を用いればよい。そして、ＣＭＰ法により平坦部の導体膜５３を除去することにより、図１９に示すように、ビット線コンタクトプラグ２３を形成する。
次に、シリコン酸化膜５０の上面に、図２０に示すように、ビット線ＢＬの材料となる導体膜と、シリコン窒化膜５４とを順次成膜する。ビット線ＢＬの材料として具体的には、タングステンと窒化チタン膜の積層膜を用いることが好適である。そして、リソグラフィ技術を用いてビット線ＢＬの材料とシリコン窒化膜５４とをビット線パターンにパターニングすることにより、図２１に示すように、ビット線ＢＬを形成する。
ここで、図６を参照しながら説明したように、ビット線ＢＬは、対応する下部拡散層２１の真上ではなく、そこからＹ方向に、ビット線ＢＬのＹ方向長さの半分程度だけオフセットした位置に形成する。こうすることで、上述したように、ビット線コンタクトプラグ２３によるビット線ＢＬと下部拡散層２１の接続、及びストレージノードコンタクトプラグ２２による下部電極７０と上部拡散層２０の接続の両方が、ビット線ＢＬを曲げることなく実現される。
ビット線ＢＬを形成したら、ビット線ＢＬを覆うシリコン窒化膜を成膜し、エッチバックによりサイドウォール形状に加工する。これにより、ビット線ＢＬの側面には、図２２に示すようにサイドウォール絶縁膜５５が形成され、ビット線ＢＬの上面及び側面が、シリコン窒化膜（第２のシリコン窒化膜）で覆われることになる。
次に、図２３に示すように、ビット線ＢＬ及びシリコン窒化膜５４により形成される段差を十分に埋める程度の膜厚でシリコン酸化膜５６（第２のシリコン酸化膜）を成膜する。シリコン酸化膜５６の表面は、ＣＭＰ法により平坦化しておくことが好ましい。
次に、シリコン酸化膜５６の表面にレジスト５７を塗布し、リソグラフィ技術を用いて、ストレージノードコンタクトプラグ２２の形成領域に開口を有するレジストパターンを形成する。そして、このレジストパターンを用いる異方性ドライエッチングによってシリコン酸化膜５６などをエッチングし、シリコン基板２の表面を露出させる。これにより、図２４に示すように、ストレージノードコンタクトプラグ２２を形成するためのコンタクトホール５８（第２のコンタクトホール）が形成される。この異方性ドライエッチングでも、シリコン酸化膜のエッチングレートに対してシリコン窒化膜のエッチングレートが十分に小さい高選択エッチングを用いる。これにより、ビット線ＢＬを覆うシリコン窒化膜５４及びサイドウォール絶縁膜５５はほとんどエッチングされなくなるので、図２４（ｂ）に示すように、ビット線ＢＬを残すことが可能になる。
次に、露出したシリコン基板２の表面に、イオン注入法を用いて、比較的高濃度の不純物イオンを注入する。ここでの注入量は、上述したように、セル用ゲート電極３１の上面と上部拡散層２０の底面とが同等の位置となるように設定する。これにより、図２５に示すように、下面の位置がセル用ゲート電極３１の上面と一致する上部拡散層２０が形成される。そして、レジスト５７を除去し、コンタクトホール５８の内部を埋め尽くす程度以上の膜厚で導体膜を成膜し、ＣＭＰ法により平坦化することによって、ストレージノードコンタクトプラグ２２を形成する。ストレージノードコンタクトプラグ２２の具体的な材料としては、タングステン等の金属膜を用いればよい。
最後に、図５及び図６に示したようにシリコン酸化膜５６の上層にキャパシタを形成し、さらにその上層に必要な配線を形成することにより、半導体装置１が完成する。
以上説明したように、本製造方法によれば、片面サイドウォールゲート型のセルトランジスタと、トレンチ型のフィールドシールド用トランジスタとを有する半導体装置１を製造することが可能になる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
１ 半導体装置
２ シリコン基板
１０ セル用ゲートトレンチ
１０ａ セル用ゲートトレンチの底面
１０ｂ，１０ｃ セル用ゲートトレンチの側面
１１，１１ａ，１１ｂ フィールドシールド用ゲートトレンチ
２０，２０ａ〜２０ｄ 上部拡散層
２１ 下部拡散層
２１ａ 低濃度拡散層
２２ ストレージノードコンタクトプラグ
２３ ビット線コンタクトプラグ
３０ ゲート絶縁膜
３１，３１ａ，３１ｂ セル用ゲート電極
３２，３２ａ，３２ｂ フィールドシールド用ゲート電極
４０，５０，５６ シリコン酸化膜
４１，４６，４７，４８，５４，５５ シリコン窒化膜
４２ キャップ絶縁膜
４３ ポリシリコン
４４ 金属膜
４５ 積層膜
４９ 下部拡散層生成用トレンチ
５１，５７ レジスト
５２，５８ コンタクトホール
５３ 導体膜
６０ ＳＴＩ
７０ 下部電極
７１ 容量絶縁膜
７２ 上部電極
ＡＦ 活性領域
ＢＦ 帯状活性領域
ＢＬ ビット線
Ｃ１，Ｃ２ セルキャパシタ
ＣＨ１〜ＣＨ４ チャネル
ＤＷＬ ダミーワード線
Ｆ１，Ｆ２ フィールドシールド用トランジスタ
Ｔ１，Ｔ２ セルトランジスタ
ＷＬ ワード線

Claims (20)

  1. 底面並びに第１及び第２の側面を有するセル用ゲートトレンチと、
    前記セル用ゲートトレンチより幅の狭い第１のフィールドシールド用ゲートトレンチと、
    前記セル用ゲートトレンチと前記第１のフィールドシールド用ゲートトレンチの間に設けられた第１の上部拡散層と、
    前記セル用ゲートトレンチを挟んで前記第１の上部拡散層の反対側に設けられた第２の上部拡散層と、
    前記第１のフィールドシールド用ゲートトレンチを挟んで前記第１の上部拡散層の反対側に設けられた第３の上部拡散層と、
    前記セル用ゲートトレンチの前記底面に設けられた下部拡散層と、
    それぞれ前記第１及び第２の上部拡散層と電気的に接続された第１及び第２の記憶素子と、
    前記下部拡散層と電気的に接続されたビット線と、
    ゲート絶縁膜を介して前記第１及び第２の側面をそれぞれ覆う第１及び第２のセル用ゲート電極と、
    ゲート絶縁膜を介して前記第１のフィールドシールド用ゲートトレンチに埋め込まれた第１のフィールドシールド用ゲート電極と
    を備えることを特徴とする半導体装置。
  2. 前記第１のセル用ゲート電極と前記第１の上部拡散層と前記下部拡散層とによって第１のセルトランジスタが構成され、
    前記第２のセル用ゲート電極と前記第２の上部拡散層と前記下部拡散層とによって第２のセルトランジスタが構成され、
    前記第１のフィールドシールド用ゲート電極と前記第１及び前記第３の上部拡散層とによって第１のフィールドシールド用トランジスタが構成される
    ことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１のフィールドシールド用ゲート電極には、前記第１のフィールドシールド用トランジスタのスレッショルド電圧未満の電圧が印加される
    ことを特徴とする請求項２に記載の半導体装置。
  4. 前記各セル用ゲート電極は、対応する前記側面に形成されたサイドウォール導電膜である
    ことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第１の上部拡散層は、隣接する前記セル用ゲートトレンチ及び前記第１のフィールドシールド用ゲートトレンチの上端に接して設けられ、
    前記第２の上部拡散層は、隣接する前記セル用ゲートトレンチの上端に接して設けられ、
    前記第３の上部拡散層は、隣接する前記第１のフィールドシールド用ゲートトレンチの上端に接して設けられる
    ことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記下部拡散層と前記ビット線とを電気的に接続するビット線コンタクトプラグを備え、
    前記ビット線コンタクトプラグの少なくとも一部は、前記セル用ゲートトレンチ内の前記第１のセル用ゲート電極と前記第２のセル用ゲート電極との間の領域に設けられる
    ことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記セル用ゲートトレンチを挟んで前記第１のフィールドシールド用ゲートトレンチの反対側に延設された、前記セル用ゲートトレンチより幅の狭い第２のフィールドシールド用ゲートトレンチと、
    前記第２のフィールドシールド用ゲートトレンチを挟んで前記第２の上部拡散層の反対側に設けられた第４の上部拡散層と、
    ゲート絶縁膜を介して前記第２のフィールドシールド用ゲートトレンチに埋め込まれた第２のフィールドシールド用ゲート電極とを備え、
    前記第２のフィールドシールド用ゲート電極と前記第２及び前記第４の上部拡散層とによって第２のフィールドシールド用トランジスタが構成され、
    前記第２のフィールドシールド用ゲート電極には、前記第２のフィールドシールド用トランジスタのスレッショルド電圧未満の電圧が印加される
    ことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
  8. 半導体基板と、
    前記半導体基板の表面に平行に延設された複数のセル用ゲートトレンチ及び複数のフィールドシールド用ゲートトレンチとを備え、
    前記セル用ゲートトレンチと前記フィールドシールド用ゲートトレンチとは、ビット線方向に交互に配置され、
    前記各セル用ゲートトレンチはそれぞれ、底面と第１及び第２の側面とを有し、
    前記各セル用ゲートトレンチの幅は、前記各フィールドシールド用ゲートトレンチの幅より広く、
    前記各セル用ゲートトレンチと前記各フィールドシールド用ゲートトレンチとの間に１つずつ設けられた複数の上部拡散層と、
    前記各セル用ゲートトレンチの前記底面に１つずつ設けられた複数の下部拡散層と、
    それぞれ前記各上部拡散層と電気的に接続された複数の記憶素子と、
    それぞれ前記各下部拡散層と電気的に接続された複数のビット線と、
    それぞれゲート絶縁膜を介して前記各セル用ゲートトレンチの前記第１の側面を覆う複数の第１のセル用ゲート電極と、
    それぞれゲート絶縁膜を介して前記各セル用ゲートトレンチの前記第２の側面を覆う複数の第２のセル用ゲート電極と、
    それぞれゲート絶縁膜を介して前記各フィールドシールド用ゲートトレンチに埋め込まれた複数のフィールドシールド用ゲート電極と
    を備えることを特徴とする半導体装置。
  9. 前記第１のセル用ゲート電極と、該第１のセル用ゲート電極にそれぞれ隣接する前記上部拡散層及び前記下部拡散層とによって第１のセルトランジスタが構成され、
    前記第２のセル用ゲート電極と、該第２のセル用ゲート電極にそれぞれ隣接する前記上部拡散層及び前記下部拡散層とによって第２のセルトランジスタが構成され、
    前記フィールドシールド用ゲート電極と、該フィールドシールド用ゲート電極にそれぞれ隣接する２つの前記上部拡散層とによってフィールドシールド用トランジスタが構成される
    ことを特徴とする請求項８に記載の半導体装置。
  10. 前記各フィールドシールド用ゲート電極には、対応する前記フィールドシールド用トランジスタのスレッショルド電圧未満の電圧が印加される
    ことを特徴とする請求項９に記載の半導体装置。
  11. 前記セル用ゲート電極は、対応する前記側面に形成されたサイドウォール導電膜である
    ことを特徴とする請求項８乃至１０のいずれか一項に記載の半導体装置。
  12. 前記各上部拡散層は、隣接する前記セル用ゲートトレンチと前記フィールドシールド用ゲートトレンチの上端に接して設けられる
    ことを特徴とする請求項８乃至１１のいずれか一項に記載の半導体装置。
  13. 前記下部拡散層ごとに設けられ、対応する前記下部拡散層と、対応する前記ビット線とを電気的に接続する複数のビット線コンタクトプラグを備え、
    前記各ビット線コンタクトプラグそれぞれの少なくとも一部は、対応する前記セル用ゲートトレンチ内の前記第１のセル用ゲート電極と前記第２のセル用ゲート電極との間の領域に設けられる
    ことを特徴とする請求項８乃至１２のいずれか一項に記載の半導体装置。
  14. 半導体基板の表面に、底面並びに第１及び第２の側面を有するセル用ゲートトレンチと、該セル用ゲートトレンチより幅の狭いフィールドシールド用ゲートトレンチとを形成する工程と、
    前記セル用ゲートトレンチ及び前記フィールドシールド用ゲートトレンチの内面にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介して前記第１及び第２の側面を覆うワード線材料を成膜する工程と、
    前記ワード線材料を覆う第１のシリコン窒化膜を成膜する工程と、
    前記第１のシリコン窒化膜をエッチバックすることにより、前記底面を露出させる下部拡散層生成用トレンチを形成する工程と、
    前記下部拡散層生成用トレンチを介して不純物を注入することにより、前記底面に下部拡散層を形成する工程と、
    前記下部拡散層の上面に接するビット線コンタクトプラグを形成する工程と、
    前記表面のうち、前記セル用ゲートトレンチと前記フィールドシールド用ゲートトレンチの間の領域に不純物を注入することにより、上部拡散層を形成する工程と、
    前記上部拡散層の上面に接するストレージノードコンタクトプラグを形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
  15. 前記ワード線材料の成膜量は、前記第１のシリコン窒化膜のエッチバックにより前記底面が露出するよう設定される
    ことを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記第１のシリコン窒化膜を覆う第１のシリコン酸化膜を成膜する工程と、
    前記第１のシリコン酸化膜に、前記下部拡散層生成用トレンチを介して前記下部拡散層を露出させる第１のコンタクトホールを形成する工程とを備え、
    前記ビット線コンタクトプラグは、前記第１のコンタクトホール内に形成される
    ことを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
  17. 前記第１のコンタクトホールの形成は、シリコン酸化膜のエッチングレートに対してシリコン窒化膜のエッチングレートが小さい選択エッチングを用いて行う
    ことを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記ビット線コンタクトプラグの形成後、前記第１のシリコン酸化膜の上面にビット線材料を成膜する工程と、
    前記ビット線材料をパターニングすることにより、ビット線を形成する工程とを備え、
    前記ビット線は、前記下部拡散層の真上から、ワード線方向に所定量オフセットした位置に形成される
    ことを特徴とする請求項１６又は１７に記載の半導体装置の製造方法。
  19. 前記ビット線の上面及び側面は第２のシリコン窒化膜で覆われており、
    前記第２のシリコン窒化膜を覆う第２のシリコン酸化膜を成膜する工程と、
    前記第２のシリコン酸化膜に、前記上部拡散層を露出させる第２のコンタクトホールを形成する工程とを備え、
    前記ストレージノードコンタクトプラグは、前記第２のコンタクトホール内に形成される
    ことを特徴とする請求項１８に記載の半導体装置の製造方法。
  20. 前記第２のコンタクトホールの形成は、シリコン酸化膜のエッチングレートに対してシリコン窒化膜のエッチングレートが小さい選択エッチングを用いて行う
    ことを特徴とする請求項１９に記載の半導体装置の製造方法。
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