JP2004128266A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2004128266A JP2004128266A JP2002291218A JP2002291218A JP2004128266A JP 2004128266 A JP2004128266 A JP 2004128266A JP 2002291218 A JP2002291218 A JP 2002291218A JP 2002291218 A JP2002291218 A JP 2002291218A JP 2004128266 A JP2004128266 A JP 2004128266A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- search
- gate electrode
- memory cell
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
- G11C15/043—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using capacitive charge storage elements
Landscapes
- Semiconductor Memories (AREA)
Abstract
【課題】セルサイズを縮小し、キャパシタ容量を大きくすることが可能な半導体装置を提供する。
【解決手段】複数のセルの各々が、セルＴｒ、第１サーチＴｒ、第２サーチＴｒ、及びキャパシタを含む。第１サーチＴｒと第２サーチＴｒとが相互に直列に接続されてサーチ回路を構成する。セルＴｒの第２の不純物拡散領域がキャパシタの蓄積電極及び第１サーチＴｒのゲート電極に接続される。ワードラインが、対応するセルのセルＴｒのゲート電極に接続され、ビットラインが、対応するセルＴｒの第１の不純物拡散領域に接続される。データバスラインが、対応する第２サーチＴｒのゲート電極に接続され、マッチラインが、対応するサーチ回路の一方の端子に接続される。グランドラインが、サーチ回路の他方の端子に接地電圧を印加する。ビットライン、データバスライン、マッチライン、及びグランドラインが、キャパシタの配置された層よりも上の配線層に配置されている。
【選択図】 図７
【解決手段】複数のセルの各々が、セルＴｒ、第１サーチＴｒ、第２サーチＴｒ、及びキャパシタを含む。第１サーチＴｒと第２サーチＴｒとが相互に直列に接続されてサーチ回路を構成する。セルＴｒの第２の不純物拡散領域がキャパシタの蓄積電極及び第１サーチＴｒのゲート電極に接続される。ワードラインが、対応するセルのセルＴｒのゲート電極に接続され、ビットラインが、対応するセルＴｒの第１の不純物拡散領域に接続される。データバスラインが、対応する第２サーチＴｒのゲート電極に接続され、マッチラインが、対応するサーチ回路の一方の端子に接続される。グランドラインが、サーチ回路の他方の端子に接地電圧を印加する。ビットライン、データバスライン、マッチライン、及びグランドラインが、キャパシタの配置された層よりも上の配線層に配置されている。
【選択図】 図７
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に記憶部にＤＲＡＭを採用した半導体連想記憶装置（ＣＡＭ：Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
図１８に、特許文献１に開示された半導体連想記憶装置の部分断面図を示す。
必要なウェルを形成したシリコン基板５０１の表面に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁領域５０２が形成されている。素子分離絶縁領域５０２に画定された活性領域の表面上に、ゲート絶縁膜５０３が形成されている。ゲート絶縁膜５０３の一部の領域上に、論理素子用ＭＯＳＦＥＴのゲート電極５０４及びメモリ素子用ＭＯＳＦＥＴのゲート電極５０５が形成されている。なお、論理素子用ＭＯＳＦＥＴは、１つのセルごとに２個配置されるため、図１８には、ゲート電極５０４が２個示されている。
【０００３】
ゲート電極５０４の両側の基板表層部に、ソース及びドレイン領域５０７が形成され、ゲート電極５０５の両側の基板表層部にソース及びドレイン領域５０８が形成されている。ゲート電極５０４、ソース及びドレイン領域５０７により論理素子用ＭＯＳＦＥＴが構成され、ゲート電極５０５、ソース及びドレイン領域５０８によりメモリ素子用ＭＯＳＦＥＴが構成される。
【０００４】
化学気相成長（ＣＶＤ）により形成された酸化シリコン膜５１１が、ゲート電極５０４及び５０５を覆う。酸化シリコン膜５１１の上に、表面を平坦化された酸化シリコン膜５１２が形成されている。所定の箇所に、酸化シリコン膜５１２及び５１１を貫通するビアホール５１３が形成されている。
【０００５】
酸化シリコン膜５１２の上に、シリコン層と金属シリサイド層との積層構造を有するビットラインＢＬ及びマッチラインＭＬが形成されている。ビットラインＢＬは、ビアホール５１３内を経由して、メモリ素子用ＭＯＳＦＥＴのソース及びドレイン領域５０８の一方に接続されている。マッチラインＭＬは、他のビアホール５１３内を経由して、論理素子用ＭＯＳＦＥＴのソース及びドレイン領域５０７の一方に接続されている。
【０００６】
ビットラインＢＬ及びマッチラインＭＬを覆うように、酸化シリコン膜５１２の上に、ボロフォスフォシリケートガラス（ＢＰＳＧ）からなる層間絶縁膜５１５が形成されている。所定の箇所に、層間絶縁膜５１５、酸化シリコン膜５１２及び５１１を貫通するビアホール５１６が形成されている。
【０００７】
層間絶縁膜５１５の上に、キャパシタの蓄積電極５１７が形成されている。蓄積電極５１７は、ビアホール５１６内を経由してメモリ素子用ＭＯＳＦＥＴのソース及びドレイン領域５０８の一方に接続されるとともに、他のビアホール５１６内を経由して、論理素子用ＭＯＳＦＥＴのゲート電極５０４に接続されている。キャパシタ誘電体膜５１８が蓄積電極５１７を覆い、キャパシタ誘電体膜５１８の上にプレート電極５１９が形成されている。
【０００８】
ビットラインＢＬをソース及びドレイン領域５０８の一方に接続するためのビアホール５１３とゲート電極５０５との間、及び蓄積電極５１７をソース及びドレイン領域５０８の他方に接続するためのビアホール５１６とゲート電極５０５との間に、位置あわせ余裕分の間隔が確保されている。
【０００９】
【特許文献１】
特開２００１−３３８９９０号公報
【００１０】
【発明が解決しようとする課題】
ＣＡＭの製造コスト削減のために、セルサイズの縮小化が望まれている。さらに、メモリ素子のリフレッシュ特性改善のために、キャパシタ容量の増大が望まれている。
【００１１】
本発明の目的は、セルサイズを縮小し、キャパシタ容量を大きくすることが可能な半導体装置を提供することである。
【００１２】
【課題を解決するための手段】
本発明の一観点によると、半導体基板の表面上に、相互に交差する第１及び第２の方向に規則的に配置された複数のセルであって、該セルの各々が、メモリセルトランジスタ、第１のサーチトランジスタ、第２のサーチトランジスタ、及びキャパシタを含み、各トランジスタが、ゲート電極と、その両側に配置された第１及び第２の不純物拡散領域とを含み、該キャパシタが蓄積電極とプレート電極とを含み、該第１のサーチトランジスタと第２のサーチトランジスタとが相互に直列に接続されてサーチ回路を構成し、該メモリセルトランジスタの第２の不純物拡散領域が該キャパシタの蓄積電極及び該第１のサーチトランジスタのゲート電極に接続された前記セルと、相互に交差するように配置されたワードラインとビットラインであって、該ワードラインとビットラインとの交差箇所に１つのセルが対応し、対応するセルのメモリセルトランジスタのゲート電極に接続されたワードラインと、対応するセルのメモリセルトランジスタの第１の不純物拡散領域に接続されたビットラインと、相互に交差するように配置されたデータバスラインとマッチラインであって、該データバスラインとマッチラインとの交差箇所に１つのセルが対応し、対応するセルの第２のサーチトランジスタのゲート電極に接続されたデータバスラインと、対応するサーチ回路の一方の第１の端子に接続されたマッチラインと、前記複数のセルのサーチ回路の他方の第２の端子に接地電圧を印加するグランドラインとを有し、前記ビットライン、データバスライン、マッチライン、及びグランドラインが、前記キャパシタの配置された層よりも上の配線層に配置されている半導体装置が提供される。
【００１３】
ビットライン、データバスライン、マッチライン、及びグランドラインを、キャパシタの配置された層よりも上の配線層に配置することにより、集積度を向上させることが可能になる。また、これらを金属配線で形成することにより、電気抵抗を小さくすることができる。
【００１４】
【発明の実施の形態】
図１（Ａ）に、メモリ素子としてＤＲＡＭを用いたＣＡＭの等価回路図を示す。繰り返し単位Ｕと／Ｕとが、１つのＣＡＭセル（基本単位）を構成する。半導体基板上に、複数のＣＡＭセルが行列状に配置されている。
【００１５】
繰り返し単位Ｕの構成について説明する。繰り返し単位Ｕは、メモリセルトランジスタＴａ、第１のサーチトランジスタＱａ、第２のサーチトランジスタＰａ、及びキャパシタＣａを含む。各トランジスタは、ゲート電極と、第１及び第２の電流端子とを含む。
【００１６】
メモリセルトランジスタＴａの第２の電流端子がキャパシタＣａの蓄積電極及び第１のサーチトランジスタＱａのゲート電極に接続されている。キャパシタＣａの他方の電極（プレート電極）は接地されている。メモリセルトランジスタＴａとキャパシタＣａとが１つのメモリセルＭＣａを構成する。第１のサーチトランジスタＱａの第２の電流端子と第２のサーチトランジスタＰａの第１の電流端子とが相互に接続され、サーチ回路を構成している。
【００１７】
ワードラインＷＬとビットラインＢＬとが相互に交差するように配置されている。ワードラインＷＬとビットラインＢＬとの交差箇所に１つの繰り返し単位Ｕが配置される。ワードラインＷＬは、対応する繰り返し単位ＵのメモリセルトランジスタＴａのゲート電極に接続されている。ビットラインＢＬは、対応する繰り返し単位ＵのメモリセルトランジスタＴａの第１の電流端子に接続されている。
【００１８】
データバスラインＤＢとマッチラインＭＬとが相互に交差するように配置されている。データバスラインＤＢとマッチラインＭＬとの交差箇所に１つの繰り返し単位Ｕが配置される。データバスラインＤＢは、対応する繰り返し単位Ｕの第２のサーチトランジスタＰａのゲート電極に接続されている。マッチラインＭＬは、対応する第２のサーチトランジスタＰａの第２の電流端子に接続されている。
【００１９】
グランドラインＧＮＤが、各繰り返し単位Ｕの第１のサーチトランジスタＱａの第１の電流端子に接地電圧を印加する。
繰り返し単位／Ｕは、繰り返し単位Ｕと対称的な構成を有し、メモリセルトランジスタＴｂ、第１のサーチトランジスタＱｂ、第２のサーチトランジスタＰｂ、及びキャパシタＣｂを含む。メモリセルトランジスタＴｂとキャパシタＣｂとが１つのメモリセルＭＣｂを構成する。メモリセルトランジスタＴｂのゲート電極は、対応するワードラインＷＬに接続されている。第２のサーチトランジスタＰｂの第２の電流端子は、対応するマッチラインＭＬに接続されている。第２のサーチトランジスタＰｂのゲート電極は、データバスラインＤＢと対をなす反転データバスライン／ＤＢに接続されている。メモリセルトランジスタＴｂのゲート電極は、ビットラインＢＬと対をなす反転ビットライン／ＢＬに接続されている。
【００２０】
メモリセルＭＣａのビットラインＢＬとメモリセルＭＣｂの反転ビットライン／ＢＬに、相補的な情報が供給される。メモリセルトランジスタＴａ及びＴｂが、同一のワードラインＷＬに印加された信号によりオン、オフを制御される。メモリセルトランジスタＴａ及びＴｂを介して、それぞれキャパシタＣａ及びＣｂに相補的な情報が書き込まれる。なお、後述するように、ドントケア状態を実現するために、ビットラインＢＬと反転ビットライン／ＢＬとに、相補的ではなく同一の情報（後述するＬ状態）が供給される場合もある。
【００２１】
サーチトランジスタＰａとＱａとの直列回路、及びサーチトランジスタＰｂとＱｂとの直列回路が、それぞれサーチ回路ＬＣａ及びＬＣｂを構成する。
キャパシタＣａ及びＣｂの蓄積電極の電位が、それぞれサーチトランジスタＱａ及びＱｂのゲート電極に印加される。従って、サーチトランジスタＱａ及びＱｂのオン、オフ状態が、キャパシタＣａ及びＣｂの蓄積電極の電位によって制御される。
【００２２】
データバスラインＤＢ及び反転データバスライン／ＤＢは、ＣＡＭセルに蓄積されたデータと比較される検索データを搬送する。
なお、図１（Ｃ）に示すように、第１のサーチトランジスタＰ（Ｐａ、Ｐｂ）と第２のサーチトランジスタＱ（Ｑａ、Ｑｂ）は、その配置を交換してもよい。
【００２３】
検索及び比較動作においては、マッチラインＭＬを論理「ハイ（Ｈ）」にプリチャージし、データバスラインＤＢ及び反転データバスライン／ＤＢに、それぞれ入力信号及びその相補信号を印加する。第２のサーチトランジスタＰａ及びＰｂの一方はオンになり、他方はオフになる。オンになった第２のサーチトランジスタＰａまたはＰｂに直列接続された第１のサーチトランジスタＱａまたはＱｂがオンであれば、プリチャージされたマッチラインＭＬの電荷が接地線ＧＮＤに放電され、マッチラインＭＬの電位が変化する。これは、検索データと蓄積データとのマッチまたはフィットが生じたことを示す。
【００２４】
第２のサーチトランジスタＰａまたはＰｂがオンになっても、それに直列接続された第１のサーチトランジスタＱａまたはＱｂがオフであれば、マッチラインＭＬの電荷が放電されず、その電位はプリチャージされた状態に保たれる。これは、ミスマッチまたはミスを示す。すなわち、マッチラインＭＬの電位変化は、Ｈ状態のメモリセル（キャパシタＣａまたはＣｂ）に接続されたサーチ回路ＬＣａまたはＬＣｂによって制御される。
【００２５】
ビットラインＢＬ及び反転ビットライン／ＢＬは、ビットライン駆動回路ＢＬＤに接続され、ワードラインＷＬは、ワードライン駆動回路ＷＬＤに接続されている。また、データバスラインＤＢ及び反転データバスライン／ＤＢは、データバスライン駆動回路ＤＢＤに接続され、マッチラインＭＬは、マッチライン駆動回路ＭＬＤに接続されている。マッチライン駆動回路ＭＬＤは、マッチラインＭＬごとにセンスアンプを有する。このセンスアンプが、マッチラインＭＬの電位変化を検出する。なお、データバスライン駆動回路ＤＢＤは、外部信号が入力される端子そのものであってもよいし、外部信号を一時的に記憶するバッファ回路等であってもよい。
【００２６】
図１（Ｂ）に、図１（Ａ）に示したＣＡＭセルの論理値表を示す。ＤＲＡＭの欄は、メモリセルＭＣａの記憶情報、より具体的にはキャパシタＣａの充電状態を示す。キャパシタＣａの蓄積電極（第１のサーチトランジスタＱａのゲート電極に接続されている方の電極）が高電位に充電されている時がハイ（Ｈ）状態であり、低電位に充電されている時がロー（Ｌ）状態に対応する。
【００２７】
キャパシタＣｂは、キャパシタＣａに記憶された情報とは相補的な情報を記憶する。メモリセルＭＣａがＨ状態である場合、第１のサーチトランジスタＱａがオン状態になり、もう一方の第１のサーチトランジスタＱｂがオフ状態になる。従って、オン状態の第１のサーチトランジスタＱａに直列接続された第２のサーチトランジスタＰａがオン、すなわちデータバスラインＤＢがＨ状態の場合のみ、マッチラインＭＬの電荷が放電され、電位が低下する。これにより、マッチラインＭＬがＬ状態になる。
【００２８】
メモリセルＭＣａがＬ状態の場合、第１のサーチトランジスタＱｂがオン状態になる。従って、オン状態の第１のサーチトランジスタＱｂに直列接続された第２のサーチトランジスタＰｂがオン、すなわち反転データバスライン／ＤＢがＨ状態の場合のみ、マッチラインＭＬの電荷が放電され、電位が低下する。これにより、マッチラインＭＬがＬ状態になる。上記の場合以外では、マッチラインＭＬはＨ状態に保たれる。
【００２９】
また、２組のメモリセルＭＣａ及びＭＣｂが共にＬ状態の場合には、データバスラインＤＢの状態に関係なく、マッチラインＭＬがＨ状態に維持される。すなわち、データバスラインＤＢの状態はドントケア（ｄｏｎ’ｔ ｃａｒｅ）である。このように、ドントケア状態を含めた３値論理を実現することができる。
【００３０】
図２及び図３に、本発明の第１の実施例によるＣＡＭの１つのＣＡＭセルの各層の平面図を示す。
図２（Ａ）に示すように、長方形のＣＡＭセル領域１が、行方向及び列方向に繰り返し配置されている。行方向及び列方向に隣接する２つのＣＡＭセル同士は、線対称なパターンを有する。ＣＡＭセル１内の図の左半分及び右半分に、それぞれ図１（Ａ）に示した繰り返し単位Ｕ及び／Ｕが配置される。繰り返し単位Ｕと／Ｕとは、相互に線対称の関係を有するため、ここでは繰り返し単位Ｕの構成について説明し、繰り返し単位／Ｕの説明は省略する。
【００３１】
行方向に延在する活性領域２が、ＣＡＭセル１内を通過する。活性領域３ａ及び３ｂが、ＣＡＭセル１の上側の辺から下方に伸び、活性領域２の手前まで達する。横方向に延在するワードラインＷＬが、活性領域３ａ及び３ｂと交差する。ワードラインＷＬの両側の活性領域３ａ内に、ソース及びドレイン領域が配置され、ワードラインＷＬをゲート電極とするメモリセルトランジスタＴａが形成される。このソース及びドレイン領域のうち活性領域２から遠い方の領域を第１の不純物拡散領域７と呼び、活性領域２に近い方の領域を第２の不純物拡散領域８と呼ぶこととする。
【００３２】
活性領域３ａの延長部分と活性領域２との交差する箇所において、ゲート電極５が活性領域２と交差する。ゲート電極５の両側の活性領域２内に、ソース及びドレイン領域が配置され、第２のサーチトランジスタＰａが形成される。ゲート電極５と活性領域２との交差箇所よりも図の左側において、ゲート電極６が活性領域２と交差する。ゲート電極６の両側の活性領域２内にソース及びドレイン領域が配置され、第１のサーチトランジスタＱａが形成される。
【００３３】
第１のサーチトランジスタＱａのソース及びドレイン領域のうちゲート電極５から遠い方の領域を第１の不純物拡散領域９、ゲート電極５に近い方の領域を第２の不純物拡散領域１０と呼ぶこととする。第２のサーチトランジスタＰａのソース及びドレイン領域のうちゲート電極６に近い方の領域を第１の不純物拡散領域１１と呼び、ゲート電極６から遠い方の領域を第２の不純物拡散領域１２と呼ぶこととする。第１のサーチトランジスタＱａの第２の不純物拡散領域１０と、第２のサーチトランジスタＰａの第１の不純物拡散領域１１とは、共通の不純物拡散領域で構成される。
【００３４】
ゲート電極６が図の上方に延在し、列方向に関して、メモリセルトランジスタＴａの第２の不純物拡散領域８と重なる位置まで達する。ゲート電極６の外周の一部が、第２の活性領域８の外周の一部とほぼ重なる。
【００３５】
ゲート電極５が、ＣＡＭセル領域１の外周まで延在し、外周との交差箇所にビアホールＨ１が配置されている。第１のサーチトランジスタＱａの第１の不純物拡散領域９に対応する位置にビアホールＨ２が配置されている。メモリセルトランジスタＴａの第１の不純物拡散領域７及び第２の不純物拡散領域８に対応する位置に、それぞれビアホールＨ３及びＨ４が配置されている。第２のサーチトランジスタＰａの第２の不純物拡散領域１２に対応する位置にビアホールＨ５が配置されている。ビアホールＨ１、Ｈ３及びＨ４は、行方向に関して同じ位置に配置されている。すなわち、列方向に延びる１本の仮想直線上に配置されている。
【００３６】
メモリセルトランジスタＴａの第２の不純物拡散領域８及び第１のサーチトランジスタＱａのゲート電極６の双方に部分的に重なるように、キャパシタの蓄積電極１５が配置されている。蓄積電極１５は、ビアホールＨ４内を経由して、メモリセルトランジスタＴａの第２の不純物拡散領域８に接続されている。
【００３７】
繰り返し単位／Ｕ内に、繰り返し単位Ｕ内のビアホールＨ１〜Ｈ４に対応するビアホールＨ６〜Ｈ９が配置されている。ビアホールＨ５は、繰り返し単位Ｕと／Ｕとの境界線上に配置されており、両者で共有される。繰り返し単位Ｕ内のゲート電極５と対称の位置に、メモリセルトランジスタＰｂのゲート電極１４が配置されている。
【００３８】
図２（Ｂ）に、蓄積電極１５を含むキャパシタが配置された層よりも上の第１層目の金属配線層のパターンを示す。ビットラインＢＬ及び反転ビットライン／ＢＬが列方向に延在し、ＣＡＭセル領域１内を通過する。ビットラインＢＬは、ビアホールＨ３内を経由して、サーチトランジスタＴａの第１の不純物拡散領域７に接続されている。ビアホールＨ３とＨ１とが、行方向に関して同じ位置に配置されているため、ビットラインＢＬは、ビアホールＨ１に近づくに従って行方向の位置を変え、ビアホールＨ１とＨ２との間、すなわち図２（Ａ）に示した第１のサーチトランジスタＱａのゲート電極６の上方を通過する。
【００３９】
反転ビットライン／ＢＬは、ビットラインＢＬと線対称な形状を有し、ビアホールＨ８内を経由して、メモリセルトランジスタＴｂの第１の不純物拡散領域に接続される。
【００４０】
ビアホールＨ１、Ｈ２、及びＨ５に対応する位置に、それぞれ孤立導電膜２１、２２、２３が配置されている。ビアホールＨ２から列方向にずれた位置に、孤立導電膜２２を上層配線に接続するためのビアホールＨ１２が配置されている。ビアホールＨ５から列方向にずれた位置に、孤立導電膜２３を上層配線に接続するためのビアホールＨ１１が配置されている。ビアホールＨ１と同じ位置に、孤立導電膜２１を上層配線に接続するためのビアホールＨ１０が配置されている。
【００４１】
図３（Ｃ）に、第２層目の配線のパターンを示す。列方向に延在する補助ワードラインＷＬＡ、グランドラインＧＮＤ、及びマッチラインＭＬが、ＣＡＭセル領域１内を通過している。補助ワードラインＷＬＡは、ＣＡＭセル領域１の外側の所定の複数の箇所で下層のワードラインＷＬに接続されている。
【００４２】
グランドラインＧＮＤは、ビアホールＨ１２内、図２（Ｂ）に示した孤立導電膜２２、ビアホールＨ２内を経由して、図２（Ａ）に示した第１のサーチトランジスタＱａの第１の不純物拡散領域９に接続されている。マッチラインＭＬは、ビアホールＨ１１内、図２（Ｂ）に示した孤立導電膜２３、及びビアホールＨ５内を経由して、図２（Ａ）に示した第２のサーチトランジスタＰａの第２の不純物拡散領域１２に接続されている。ビアホールＨ１０に対応する位置に孤立導電膜３１、及び孤立導電膜３１を上層配線に接続するためのビアホールＨ１２が配置されている。
【００４３】
図３（Ｄ）に、第３層目の配線のパターンを示す。列方向に延在するデータバスラインＤＢ及び反転データバスライン／ＤＢが、ＣＡＭセル領域１内を通過している。データバスラインＤＢは、ビアホールＨ１２内、図３（Ｃ）に示した孤立導電膜３１、ビアホールＨ１０内、図２（Ｂ）に示した孤立導電膜２１、及びビアホールＨ１内を経由して、図２（Ａ）に示した第２のサーチトランジスタＰａのゲート電極５に接続されている。
【００４４】
反転データバスライン／ＤＢは、データバスラインＤＢと同様の接続構造により、図２（Ａ）に示した繰り返し単位／Ｕ内の第２のサーチトランジスタＴｂのゲート電極に接続されている。
【００４５】
次に、図４〜図７を参照して、第１の実施例によるＣＡＭの製造方法について説明する。図４〜図７の各図は、図２（Ａ）の一点鎖線Ａ４−Ａ４における断面図に相当する。
【００４６】
図４（Ａ）に示すように、シリコンからなる半導体基板５０の表層部に、ＳＴＩにより素子分離絶縁領域５１を形成する。素子分離絶縁領域５１により、メモリセルトランジスタ用の活性領域３ａ及びサーチトランジスタ用の活性領域２が画定される。必要なウェルを形成し、閾値電圧制御のためのイオン注入を行う。
【００４７】
活性領域３ａの表面上に、酸化シリコンからなる厚さ８ｎｍのゲート絶縁膜５５を形成するとともに、もう一方の活性領域２の表面上に酸化シリコンからなる厚さ４ｎｍのゲート絶縁膜５６を形成する。
【００４８】
以下、２種類の厚さのゲート絶縁膜を形成する方法を簡単に説明する。まず、すべての活性領域の表面上に、水蒸気を用いた熱酸化により、厚いゲート絶縁膜５５よりもやや薄い酸化シリコン膜を形成する。活性領域３ａの表面をレジストパターンで覆い、もう一方の活性領域２の上に形成された酸化シリコン膜を除去する。
【００４９】
レジストパターンを除去し、全面を乾燥酸素によって熱酸化し、活性領域２の表面上に薄いゲート絶縁膜５６を形成する。このとき、活性領域３ａの表面上に残っている厚いゲート絶縁膜５５がやや厚くなる。
【００５０】
ゲート絶縁膜５５及び５６を覆うように、基板全面上に、ゲート電極となる厚さ５０ｎｍのアモルファスシリコン膜５８をＣＶＤにより形成する。ＮチャネルＭＯＳトランジスタのゲート電極となる領域にリン（Ｐ）を注入し、ＰチャネルＭＯＳトランジスタのゲート電極となる領域にボロン（Ｂ）を注入する。
【００５１】
アモルファスシリコン膜５８の上に、厚さ１００ｎｍのタングステンシリサイド膜５９をＣＶＤにより形成する。さらにその上に、厚さ１７０ｎｍの酸化シリコン膜６０をＣＶＤにより形成する。
【００５２】
図４（Ｂ）に示すように、ゲート絶縁膜５５、５６から酸化シリコン膜６０までの４層をパターニングし、アモルファスシリコン膜とタングステンシリサイド膜との２層構造を有するゲート電極５、６、１４及びワードラインＷＬ等を形成する。ゲート電極５、６、１４及びワードラインＷＬの上には、酸化シリコン膜６０が残っている。
【００５３】
メモリセルトランジスタのソース及びドレイン領域形成のためのイオン注入、及びサーチトランジスタのソース及びドレインのエクステンション部を形成するためのイオン注入を行う。
【００５４】
基板全面を覆うように、厚さ６０ｎｍの窒化シリコン膜６２を形成する。メモリセルトランジスタＴａ等の配置される領域をレジストパターンで覆い、窒化シリコン膜６２を異方性エッチングする。これにより、メモリセルトランジスタＴａ等の配置される領域には窒化シリコン膜６２が残り、サーチトランジスタＰａ及びＱａのゲート電極５、６の側面上に、窒化シリコン膜６２の一部からなるサイドウォールスペーサ６３が残る。窒化シリコン膜６２の異方性エッチング後、メモリセルトランジスタＴａの配置される領域を覆っていたレジストパターンを除去する。
【００５５】
サーチトランジスタＰａ及びＱａのソース及びドレイン領域（不純物拡散領域１１及び１２等）を形成するためのイオン注入を行う。メモリセルトランジスタＴａのソース及びドレイン領域（不純物拡散領域７及び８等）は、窒化シリコン膜６２を形成する前に行ったイオン注入により形成される。サーチトランジスタＰａ、Ｑａのソース及びドレイン領域上に金属シリサイド膜６５、例えばＣｏＳｉ膜を形成する。
【００５６】
図４（Ｃ）に示すように、基板全面上に厚さ２５ｎｍの窒化シリコン膜６７を形成する。さらにその上にＢＰＳＧ膜６８を堆積させ、リフロー、及び化学機械研磨（ＣＭＰ）を行う。ＣＭＰ後のＢＰＳＧ膜６８の厚さが約７００ｎｍになる。
【００５７】
図５（Ｄ）に示すように、ＢＰＳＧ膜６８の上にレジスト膜７０を形成する。メモリセルトランジスタＴａの不純物拡散領域７及び８の上方に、レジスト膜７０を貫通する開口を形成する。基板表面の法線に平行な視線で見たとき、この開口の一部がメモリセルトランジスタＴａのゲート電極（ワードラインＷＬ）と重なっていてもよい。レジスト膜７０をマスクとして、ＢＰＳＧ膜６８をエッチングし、ビアホールＨ３及びＨ４を形成する。この時点では、ビアホールＨ３及びＨ４の内面に窒化シリコン膜６７が露出している。
【００５８】
図５（Ｅ）に示すように、窒化シリコン膜６７及び６２を異方性エッチングする。異方性エッチング後、レジスト膜７０を除去する。これにより、ビアホールＨ３及びＨ４の底面に、それぞれメモリセルトランジスタＴａの第１の不純物拡散領域７及び第２の不純物拡散領域８が露出する。ゲート電極（ワードラインＷＬ）の側面上には、窒化シリコン膜６２及び６７が残り、上面上には酸化シリコン膜６０が配置されているため、ワードラインＷＬはビアホールＨ３及びＨ４の内面に露出しない。このように、ビアホールＨ３及びＨ４を、ワードラインＷＬに対して自己整合的に形成することができる。
【００５９】
図５（Ｆ）に示すように、ビアホールＨ３及びＨ４内に、不純物がドープされたアモルファスシリコンからなる導電性プラグを埋め込む。この導電性プラグは、厚さ２００ｎｍのアモルファスシリコン膜の堆積とＣＭＰにより形成することができる。
【００６０】
ＢＰＳＧ膜６８の上に、ＢＰＳＧからなる厚さ１２００ｎｍの層間絶縁膜７２を形成する。層間絶縁膜７２は、ＢＰＳＧ膜を堆積させた後、リフローさせることにより形成することができる。
【００６１】
図６（Ｇ）に示すように、層間絶縁膜７２、ＢＰＳＧ膜６８、窒化シリコン膜６７、６２、及び酸化シリコン膜６０を貫通し、第１のサーチトランジスタＱａのゲート電極６の上面まで達するキャパシタ用ホール７５を形成する。キャパシタ用ホール７５は、図２（Ａ）に示した蓄積電極１５と同一の平面形状を有し、ビアホールＨ４及びゲート電極６に部分的に重なる。ビアホールＨ４に重なる領域においては、キャパシタ用ホール７５の底面に、ビアホールＨ４内に埋め込まれた導電性プラグの上面が露出する。
【００６２】
層間絶縁膜７２の上面及びキャパシタ用ホール７５の内面を覆うように、不純物がドープされた厚さ５０ｎｍのアモルファスシリコン膜を堆積させる。このアモルファスシリコン膜を化学機械研磨することにより、キャパシタ用ホール７５の内面上に、蓄積電極１５を残す。蓄積電極１５は、ビアホールＨ４内の導電性プラグを介してメモリセルトランジスタＴａの第２の不純物拡散領域８に接続されるとともに、第１のサーチトランジスタＱａのゲート電極６に直接接続される。
【００６３】
蓄積電極１５の表面の粗面化処理を行う。粗面化された蓄積電極１５の表面上に、窒化シリコンからなる厚さ５ｎｍのキャパシタ誘電体膜７６を形成する。図６（Ｇ）では、キャパシタ誘電体膜７６は１本の実線で示されている。
【００６４】
基板全面上に、不純物がドープされた厚さ１００ｎｍのアモルファスシリコン膜を堆積させ、パターニングすることにより、プレート電極７７を残す。プレート電極７７は、図２（Ａ）に示した蓄積電極１５を覆うとともに、複数のＣＡＭセル領域に跨って行方向に延在する。さらに、列方向に隣り合うプレート電極同士が、ビアホールＨ３及びＨ７と重ならない位置で、相互に連絡している。
【００６５】
図６（Ｈ）に示すように、層間絶縁膜７２の上に、酸化シリコンからなる厚さ５００ｎｍの層間絶縁膜８０を形成する。層間絶縁間８０は、高密度プラズマを用いたＣＶＤにより酸化シリコン膜を堆積させた後、ＣＭＰを行うことにより形成される。
【００６６】
メモリセルトランジスタＴａの第１の不純物拡散領域７に対応する位置に、層間絶縁膜８０及び７２を貫通するビアホールＨ３を形成する。第２のサーチトランジスタＰａの第２の不純物拡散領域１２に対応する位置に、層間絶縁膜８０から窒化シリコン膜６７までの積層構造を貫通するビアホールＨ５を形成する。繰り返し単位／Ｕの第２のサーチトランジスタＰｂのゲート電極１４に対応する位置に、層間絶縁膜８０から酸化シリコン膜６０までの積層構造を貫通するビアホールＨ６を形成する。
【００６７】
ビアホールＨ３、Ｈ５、及びＨ６の内面及び層間絶縁膜８０の上面上に、チタニウム（Ｔｉ）膜、チタニウムナイトライド（ＴｉＮ）膜、及びタングステン（Ｗ）膜を堆積させ、ＣＭＰを行う。これにより、ビアホールＨ３、Ｈ５、及びＨ６内に埋め込まれた導電性プラグが形成される。
【００６８】
図７に示すように、層間絶縁膜８０の上に、ビットラインＢＬ及び孤立導電膜２３を含む第１層目の配線層を形成する。その上に、補助ワードラインＷＬＡ、グランドラインＧＮＤ、及びマッチラインＭＬを含む第２層目の配線層を形成する。その上に、データバスラインＤＢ及び反転データバスライン／ＤＢを含む第３層目の配線層を形成する。
【００６９】
各配線層の配線は、基板側から順番に厚さ１０ｎｍのＴｉ膜、厚さ６０ｎｍのＴｉＮ膜、厚さ４００ｎｍのＡｌＣｕ合金膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜が積層された５層構造を有する。また、配線層間の層間絶縁膜は、プラズマＣＶＤにより堆積された酸化シリコンで形成され、その各々の厚さは７５０ｎｍである。
【００７０】
上記第１の実施例では、ビットラインＢＬ、反転ビットライン／ＢＬ、データバスラインＤＢ、反転データバスライン／ＤＢ、マッチラインＭＬ、及びグランドラインＧＮＤが、キャパシタの配置された層よりも上の金属配線層に配置されている。図１８に示した従来例のように、ビットラインＢＬやマッチラインＭＬがキャパシタの配置された層よりも下のシリコンの配線層で形成されている場合に比べて、配線の電気抵抗を小さくすることができる。また、集積度を高めることが可能になる。
【００７１】
また、上記第１の実施例では、図２（Ａ）に示したように、第１のサーチトランジスタＱａの第１の不純物拡散領域９、ゲート電極６、第２の不純物拡散領域１０、第２のサーチトランジスタＰａの第１の不純物拡散領域１１、ゲート電極５、及び第２の不純物拡散領域１２が、この順番に行方向に沿って並んでいる。メモリセルトランジスタＴａの第１の不純物拡散領域７、ゲート電極（ワードラインＷＬ）、第２の不純物拡散領域８、及び第２のサーチトランジスタＰａのゲート電極５が、この順番に列方向に沿って並んでいる。
【００７２】
第１のサーチトランジスタＱａは、メモリセルトランジスタＴａと第２のサーチトランジスタＰａとを結ぶ列方向の仮想直線の脇に配置されている。そのゲート電極は、列方向に関して、メモリセルトランジスタＴａの第２の不純物拡散領域８と重なる位置まで延在している。
【００７３】
第１のサーチトランジスタＱａとメモリセルトランジスタＴａとが、列方向に延在する１本の仮想直線上に配置された構成（比較例）にすると、蓄積電極１５の形状を列方向に長くしなければならなくなる。これに対し、第１の実施例の配置にすることにより、蓄積電極１５を行方向に長い形状にすることができる。このため、１つのＣＡＭセルの列方向の長さを短くすることが可能になる。なお、第１の実施例及び比較例のいずれの場合にも、行方向に第１及び第２のサーチトランジスタが並ぶため、第１の実施例の構成にしても、行方向に関してＣＡＭセルの長さは変わらない。このため、ＣＡＭセルの面積を小さくすることができる。
【００７４】
また、第１の実施例では、図７に示すように、メモリセルトランジスタＴａのゲート電極（ワードラインＷＬ）の上に、ＢＰＳＧ膜６８と同じエッチング特性を有する酸化シリコン膜（ゲート上部膜）６０が配置されている。ワードラインＷＬとゲート上部膜６０との側面を、窒化シリコンからなるサイドウォールスペーサが覆っている。このサイドウォールスペーサが、ビアホールＨ４の内面の一部を画定している。ゲート上部膜６０の上には、窒化シリコン膜（ゲート保護膜）６０、６７が配置されている。
【００７５】
ＢＰＳＧ膜６８とはエッチング特性の異なるサイドウォールスペーサ及びゲート保護膜６０、６７が、図５（Ｄ）に示した工程でビアホールＨ４を形成する時にゲート電極（ワードラインＷＬ）を保護する。また、図５（Ｅ）に示した工程で、窒化シリコン膜６２及び６７を異方性エッチングする時に、ゲート上部膜６０がゲート電極（ワードラインＷＬ）を保護する。
【００７６】
このように、ビアホールＨ４がワードラインＷＬに対して自己整合的に形成される。このため、ワードラインＷＬとビアホールＨ４との間に位置あわせ余裕を確保しなくてもよい。これにより、集積度を高めることができる。
【００７７】
次に、図８〜図１０を参照して、第２の実施例によるＣＡＭについて説明する。
図８（Ａ）に、第１層目の金属配線層のパターンを示す。この配線層よりも下の層の構成は、図２（Ａ）に示した第１の実施例によるＣＡＭの構成と同様である。
【００７８】
補助ワードラインＷＬＡ及びマッチラインＭＬが、ＣＡＭセル領域１内を行方向に通過する。補助ワードラインＷＬＡは、図２（Ａ）に示したワードラインＷＬと重なる位置に配置されている。マッチラインＭＬは、ワードラインＷＬと、活性領域２との間に配置されている。
【００７９】
マッチラインＭＬから分岐した分岐部ＭＬＢが、ビアホールＨ２内を経由して第１のサーチトランジスタＱａの第１の不純物拡散領域９に接続されている。同様に、ビアホールＨ９内を経由して、図２（Ａ）に示した繰り返し単位／Ｕの第１のサーチトランジスタＱｂの第１の不純物拡散領域に接続されている。
【００８０】
ビアホールＨ１から行方向にずれた位置に、上層配線と接続するためのビアホールＨ２１が配置されている。孤立導電膜９０が、ビアホールＨ１とＨ２１とを接続する。ビアホールＨ５の位置に、孤立導電膜９１、及び孤立導電膜９１を上層配線に接続するためのビアホールＨ２３が配置されている。ビアホールＨ３の位置に、孤立導電膜９２、及び孤立導電膜９２を上層配線に接続するためのビアホールＨ２４が配置されている。
【００８１】
繰り返し単位／Ｕ内に、線対称なパターンが形成されている。例えば、繰り返し単位Ｕ内のビアホールＨ２１及びＨ２４の対称の位置に、それぞれビアホールＨ２２及びＨ２５が配置されている。
【００８２】
図８（Ｂ）に、第２層目の金属配線層のパターンを示す。列方向に延在するデータバスラインＤＢ及び反転データバスライン／ＤＢが、ＣＡＭセル領域１内を通過する。データバスラインＤＢは、ビアホールＨ２１内、図８（Ａ）に示した孤立導電膜９０、及びビアホールＨ１内を経由して、図２（Ａ）に示した第１のサーチトランジスタＱａの第１の不純物拡散領域９に接続されている。反転データバスライン／ＤＢは、同様に図２（Ａ）に示した繰り返し単位／Ｕ内の第１のサーチトランジスタＱｂの第１の不純物拡散領域に接続されている。
【００８３】
ビアホールＨ２３の位置に、孤立導電膜９５、及び孤立導電膜９５を上層配線に接続するためのビアホールＨ３１が配置されている。ビアホールＨ２４の位置に、孤立導電膜９６、及び孤立導電膜９６を上層配線に接続するためのビアホールＨ３２が配置されている。繰り返し単位／Ｕ内においても、ビアホールＨ２５の位置に、孤立導電膜、及びビアホールＨ３３が配置されている。
【００８４】
図９（Ｃ）に、第３層目の金属配線層のパターンを示す。グランドラインＧＮＤがＣＡＭセル領域１内を行方向に通過する。グランドラインＧＮＤは、ビアホールＨ３１内、図８（Ｂ）に示した孤立導電膜９５、ビアホールＨ２３内、図８（Ａ）に示した孤立導電膜９１、及びビアホールＨ５内を経由して図２（Ａ）に示した第２のサーチトランジスタＰａの第２の不純物拡散領域１２に接続されている。
【００８５】
ビアホールＨ３２の位置に、孤立導電膜１００、及び孤立導電膜１００を上層配線に接続するためのビアホールＨ４１が配置されている。繰り返し単位／Ｕ内においても同様にビアホールＨ３３の位置に、孤立導電膜とビアホールＨ４２が配置されている。
【００８６】
図９（Ｄ）に、第４層目の金属配線層のパターンを示す。ビットラインＢＬ及び反転ビットライン／ＢＬが、ＣＡＭセル領域１内を列方向に通過している。ビットラインＢＬは、ビアホールＨ４１内、図９（Ｃ）に示した孤立導電膜１００、ビアホールＨ３２内、図８（Ｂ）に示した孤立導電膜９６、ビアホールＨ２４内、図８（Ａ）に示した孤立導電膜９２、及びビアホールＨ３内を経由して図２（Ａ）に示したメモリセルトランジスタＴａの第１の不純物拡散領域７に接続されている。反転ビットライン／ＢＬも同様に、ビアホールＨ４２内等を経由して図２（Ａ）に示した繰り返し単位／Ｕ内のメモリセルトランジスタＴｂの第１の不純物拡散領域に接続されている。
【００８７】
図１０に、第２の実施例によるＣＡＭの断面図を示す。図１０の断面図は、図２（Ａ）の一点鎖線Ａ４−Ａ４における断面図に相当する。層間絶縁膜８０の上に、補助ワードラインＷＬＡ、マッチラインＭＬ、孤立導電膜９１、９２等を含む第１層目の金属配線層が形成されている。その上に、層間絶縁膜を介して、データバスラインＤＢ、孤立導電膜９５、９６等を含む第２層目の金属配線層が配置されている。
【００８８】
その上に、層間絶縁膜を介して、グランドラインＧＮＤ、孤立導電膜１００等を含む第３層目の金属配線層が配置されている。その上に、層間絶縁膜を介して、ビットラインＢＬ、反転ビットライン／ＢＬを含む第４層目の金属配線層が配置されている。
【００８９】
上記第２の実施例では、ビットラインＢＬ及び反転ビットライン／ＢＬが、マッチラインＭＬ、データバスラインＤＢ、反転データバスライン／ＤＢ、及びグランドラインＧＮＤのいずれの配線よりも上の配線層に配置されている。図２（Ａ）に示したように、第２のサーチトランジスタＰａ及びＰｂが配置された領域の近傍に、ビアホールＨ１、Ｈ５、Ｈ６等が密集している。第１の実施例のようにビットラインＢＬを第１層目の配線層に配置すると、図２（Ｂ）に示すように、ビットラインＢＬを、ビアホールＨ１、Ｈ５、及びＨ６の密集する領域を避けて配置しなければならない。このため、１つのＣＡＭセル領域１内に、ビアホールＨ２、ビットラインＢＬ、ビアホールＨ１、Ｈ６、及び反転ビットライン／ＢＬの５つのパターンを、相互に重ねることなく行方向に配列させなければならない。これらのパターンの間には、位置合わせ余裕分の間隔を確保しなければならない。
【００９０】
これに対し、第２の実施例の第１層目の配線層では、図８（Ａ）に示したように、ビアホールＨ２１をビアホールＨ１から行方向にずらせているが、ビアホールＨ２１をビアホールＨ１の直上に配置してもよい。この場合には、ビアホールＨ２、Ｈ１、Ｈ６の３つのパターンを行方向に配列させればよい。
【００９１】
また、第２層目の配線層では、図８（Ｂ）に示したように、データバスラインＤＢ、ビアホールＨ２４、Ｈ２５、及び反転データバスライン／ＤＢの４つのパターンを行方向に配列させればよい。第３及び第４層目の配線層においては、２つのパターンのみを行方向に配列させればよい。このように、第２の実施例の場合には、ＣＡＭセル領域１内に、行方向に配列させるべき最大のパターン数は４である。
【００９２】
第２の実施例の配線構造を採用すると、第１の実施例の配線構造を採用した場合に比べて、配線層の数を１層分増やさなければならないが、ＣＡＭセル領域１の行方向の長さを短くすることが可能になる。特に、第１の実施例の図２（Ｂ）に示した第１層目の配線ピッチがＣＡＭセル領域１の行方向の長さを決めている場合に、第２の実施例が有効である。また、周辺回路において４層の金属配線層が採用されている場合には、第２の実施例の配線構造を採用することによる配線層数の実質的な増加はない。
【００９３】
次に、図１１〜図１３を参照して、第３の実施例によるＣＡＭの製造方法について説明する。第３の実施例によるＣＡＭの等価回路は、図１（Ａ）に示した第１の実施例の等価回路と同一である。また、半導体基板表面上の各トランジスタ及びキャパシタの配置も、図２（Ａ）に示した第１の実施例の配置と同様である。図１１〜図１３の各図は、図２（Ａ）の一点鎖線Ａ４−Ａ４における断面図に相当する。
【００９４】
図１１（Ａ）に示すように、シリコンからなる半導体基板５０の表層部に、ＳＴＩにより素子分離絶縁領域５１を形成する。素子分離絶縁領域５１により、メモリセルトランジスタ用の活性領域３ａ及びサーチトランジスタ用の活性領域２が画定される。必要なウェルを形成し、閾値電圧制御のためのイオン注入を行う。
【００９５】
活性領域３ａの表面上に、酸化シリコンからなる厚さ８ｎｍのゲート絶縁膜１０５を形成するとともに、もう一方の活性領域２の表面上に酸化シリコンからなる厚さ４ｎｍのゲート絶縁膜１０６を形成する。
【００９６】
ゲート絶縁膜１０５及び１０６を覆うように、基板全面上に、ゲート電極となる厚さ１８０ｎｍの多結晶シリコン膜１０８をＣＶＤにより形成する。メモリセルトランジスタが配置される活性領域３ａ上の多結晶シリコン膜１０８にリン（Ｐ）を注入する。多結晶シリコン膜１０８の上に、厚さ１７０ｎｍの酸化シリコン膜１０９をＣＶＤにより形成する。
【００９７】
図１１（Ｂ）に示すように、酸化シリコン膜１０９を部分的にエッチングし、メモリセルトランジスタが配置される活性領域３ａの上にのみ酸化シリコン膜１０９を残す。
【００９８】
図１１（Ｃ）に示すように、ゲート絶縁膜１０５、１０６、多結晶シリコン膜１０８、及び酸化シリコン膜１０９をパターニングし、メモリセルトランジスタＴａのゲート電極（ワードラインＷＬ）、第１のサーチトランジスタＱａのゲート電極１１１、及び第２のサーチトランジスタＰａのゲート電極１１０を残す。なお、図の右端の素子分離絶縁領域５１の上に、繰り返し単位／Ｕの第２のサーチトランジスタＰｂのゲート電極１１２が示されている。ワードラインＷＬの上には、酸化シリコン膜１０９が残っている。
【００９９】
基板表層部にイオン注入を行い、メモリセルトランジスタＴａのソース及びドレインになる第１の不純物拡散領域１１５及び第２の不純物拡散領域１１６、及びサーチトランジスタＰａ、Ｑａのソース及びドレインのエクステンション部１１７を形成する。
【０１００】
図１２（Ｄ）に示すように、基板全面上に厚さ６０ｎｍの窒化シリコン膜を堆積させた後、活性領域３ａに対応する領域をレジストパターンで覆って異方性エッチングする。活性領域３ａの上に、窒化シリコン膜１２０が残り、サーチトランジスタＱａ、Ｐａ、Ｐｂのゲート電極１１１、１１０、１１２の側面上に窒化シリコンからなるサイドウォールスペーサ１２１が残る。
【０１０１】
基板表層部にイオン注入を行い、第２のサーチトランジスタＰａのソース及びドレインになる第１の不純物拡散領域１１８及び第２の不純物拡散領域１１９を形成する。図１２（Ｄ）には現れていないが、第１のサーチトランジスタＱａのソース及びドレイン領域も同時に形成される。
【０１０２】
サーチトランジスタＰａ、Ｑａのソース及びドレイン領域上、ゲート電極上に、例えばコバルトシリサイドからなる金属シリサイド膜１２５を形成する。活性領域３ａの上は窒化シリコン膜１２０で覆われているため、メモリセルトランジスタＴａのソース及びドレイン領域の上、及びワードラインＷＬの上には金属シリサイド膜が形成されない。
【０１０３】
図１２（Ｅ）に示すように、基板全面上に厚さ２５ｎｍの窒化シリコン膜１２８を堆積させる。窒化シリコン膜１２８の上に、ＢＰＳＧ膜の堆積、リフロー、及びＣＭＰを行うことにより、厚さ７００ｎｍのＢＰＳＧ膜１２９を形成する。
【０１０４】
図１２（Ｆ）に示すように、メモリセルトランジスタＴａの第１の不純物拡散領域１１５を露出させるビアホールＨ５１、及び第２の不純物拡散領域１１６と第１のサーチトランジスタＱａのゲート電極１１１の上面の一部を露出させるビアホールＨ５２を形成する。ビアホールＨ５１及びＨ５２は、ＢＰＳＧ膜１２９を貫通する穴を形成した後、その穴の内面に露出した窒化シリコン膜１２８と１２０とを異方性エッチングすることにより形成される。
【０１０５】
図１３（Ｇ）に示すように、ビアホールＨ５１及びＨ５２内に、不純物がドープされたアモルファスシリコンからなる導電性プラグを埋め込む。ビアホールＨ５２内に埋め込まれた導電性プラグは、メモリセルトランジスタＴａの第２の不純物拡散領域１１６及び第１のサーチトランジスタＱａのゲート電極１１１の双方に電気的に接続される。第１のサーチトランジスタＱａのゲート電極１１１の上面のうち、ビアホールＨ５２内に埋め込まれた導電性プラグに接する領域に隣接した一部の領域上には、窒化シリコン膜１２０が残っている。
【０１０６】
ＢＰＳＧ膜１２９の上に、ＢＰＳＧ膜を堆積させてリフロー処理を行うことにより、厚さ１２００ｎｍの層間絶縁膜１３０を形成する。ビアホールＨ５２の少なくとも一部と重なる位置に、層間絶縁膜１３０を貫通するキャパシタ用ホール１３１を形成する。キャパシタ用ホール１３１の底面に、ビアホールＨ５２内に埋め込まれた導電性プラグの上面が露出する。キャパシタ用ホール１３１は、ワードラインＷＬやゲート電極１１１の上面までは達しない。
【０１０７】
図１３（Ｈ）に示すように、キャパシタ用ホール１３１の配置された位置に、蓄積電極１３５、キャパシタ誘電体膜、及びプレート電極１３６からなるキャパシタを形成する。層間絶縁膜１３０の上に、酸化シリコンからなる厚さ５００ｎｍの層間絶縁膜１３８を形成する。
【０１０８】
ビアホールＨ５１に対応する位置に、層間絶縁膜１３８及び１３０を貫通するビアホールＨ５５を形成する。第２のサーチトランジスタＰａの第２の不純物拡散領域１１９に対応する位置に、第２の不純物拡散領域１１９上の金属シリサイド膜１２５を露出させるビアホールＨ５６を形成する。さらに、繰り返し単位／Ｕ内の第２のサーチトランジスタＴｂのゲート電極１１２の上面を露出させるビアホールＨ５７を形成する。ビアホールＨ５５、Ｈ５６、及びＨ５７内に導電性プラグを埋め込む。
【０１０９】
層間絶縁膜１３８よりも上に金属配線層の構成は、第１または第２の実施例の構成と同様である。
図１４に、第３の実施例によるＣＡＭセルの一部分の平面図を示す。蓄積電極１３５の一部が、ワードラインＷＬに重なっている。図１３（Ｈ）に示したように、キャパシタ用ホール１３１がワードラインＷＬの上面まで達しない。このような構成にしたことにより、蓄積電極１３５をワードラインＷＬに重ねることが可能になる。蓄積電極１３５の占める領域を広くすることができるため、キャパシタの容量を大きくすることが可能になる。
【０１１０】
図１４では、第１のサーチトランジスタＱａのゲート電極１１１の外周の一部が、メモリセルトランジスタＴａの第２の不純物拡散領域１１６の外周の一部と一致している場合を示した。ゲート電極１１１が第２の不純物拡散領域１１６と部分的に重なるような構成にしてもよい。
【０１１１】
第３の実施例の場合にも、第１の実施例の場合と同様に、ワードラインＷＬに対してビアホールＨ５２を自己整合的に形成することができる。また、第３の実施例の場合には、サーチトランジスタＰａ及びＱａのゲート電極１１０及び１１の上面に金属シリサイド膜１２５を形成することができる。
【０１１２】
次に、図１５及び図１６を参照して、第４の実施例によるＣＡＭの製造方法について説明する。
図１５（Ａ）に示すＢＰＳＧ膜６８よりも下の層の構造は、図５（Ｆ）に示した第１の実施例のＢＰＳＧ膜６８よりも下の層の構造と同じである。図１５（Ａ）の各構成部分には、図５（Ｆ）の対応する構成部分に付された参照符号と同一の参照符号が付されている。
【０１１３】
図１５（Ｂ）に示すように、ＢＰＳＧ膜６８の上に、厚さ２００ｎｍのＢＰＳＧ膜１４０を形成する。ＢＰＳＧ膜１４０に、ビアホールＨ４内に埋め込まれた導電性プラグの上面まで達するビアホールＨ６１を形成する。さらに、第１のサーチトランジスタＱａのゲート電極６の上面まで達するビアホールＨ６２を形成する。
【０１１４】
図１６に示すように、ビアホールＨ６１及びＨ６２内に、不純物がドープされたアモルファスシリコンからなる導電性プラグを埋め込む。ＢＰＳＧ膜１４０の上に、厚さ１２００ｎｍのＢＰＳＧ膜１４１を、ＣＶＤ、リフロー、及びＣＭＰを行うことにより形成する。
【０１１５】
ビアホールＨ６１及びＨ６２の双方に重なる位置に、ＢＰＳＧ膜１４１を貫通するキャパシタ用ホール１４５を形成する。キャパシタ用ホール１４５が形成された位置に、蓄積電極１４６、キャパシタ誘電体膜、及びプレート電極１４７からなるキャパシタを形成する。
【０１１６】
ＢＰＳＧ膜１４１の上に、酸化シリコンからなる厚さ５００ｎｍの層間絶縁膜１５０を形成する。図６（Ｈ）に示した第１の実施例のビアホールＨ３、Ｈ５及びＨ６に相当するビアホールを形成する。層間絶縁膜１５０よりも上の金属配線層の構成は、第１の実施例の場合と同様である。
【０１１７】
図１７に、第４の実施例によるＣＡＭセルの一部の平面図を示す。第３の実施例の場合と同様に、蓄積電極１４６の一部がワードラインＷＬと重なっている。これにより、キャパシタの容量を大きくすることができる。
【０１１８】
第３の実施例の場合には、図１１（Ｂ）及び（Ｃ）に示したように、ゲート電極のパターニング時に、基板表面に段差が形成されている。これに対し、第４の実施例の場合には、ゲート電極のパターニング時に、基板表面が平坦である。このため、微細なゲートパターンを形成する場合に特に有効である。
【０１１９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１２０】
上記実施例から、以下の付記に記載された発明が導出される。
（付記１） 半導体基板の表面上に、相互に交差する第１及び第２の方向に規則的に配置された複数のセルであって、該セルの各々が、メモリセルトランジスタ、第１のサーチトランジスタ、第２のサーチトランジスタ、及びキャパシタを含み、各トランジスタが、ゲート電極と、その両側に配置された第１及び第２の不純物拡散領域とを含み、該キャパシタが蓄積電極とプレート電極とを含み、該第１のサーチトランジスタと第２のサーチトランジスタとが相互に直列に接続されてサーチ回路を構成し、該メモリセルトランジスタの第２の不純物拡散領域が該キャパシタの蓄積電極及び該第１のサーチトランジスタのゲート電極に接続された前記セルと、
相互に交差するように配置されたワードラインとビットラインであって、該ワードラインとビットラインとの交差箇所に１つのセルが対応し、対応するセルのメモリセルトランジスタのゲート電極に接続されたワードラインと、対応するセルのメモリセルトランジスタの第１の不純物拡散領域に接続されたビットラインと、
相互に交差するように配置されたデータバスラインとマッチラインであって、該データバスラインとマッチラインとの交差箇所に１つのセルが対応し、対応するセルの第２のサーチトランジスタのゲート電極に接続されたデータバスラインと、対応するサーチ回路の一方の第１の端子に接続されたマッチラインと、
前記複数のセルのサーチ回路の他方の第２の端子に接地電圧を印加するグランドラインと
を有し、
前記ビットライン、データバスライン、マッチライン、及びグランドラインが、前記キャパシタの配置された層よりも上の配線層に配置されている半導体装置。
【０１２１】
（付記２） 前記ビットライン、データバスライン、マッチライン、及びグランドラインが、金属で形成されている付記１に記載の半導体装置。
（付記３） 前記第２のサーチトランジスタの第１の不純物拡散領域、ゲート電極、及び第２の不純物拡散領域が、この順番に第１の方向に沿って並び、前記メモリセルトランジスタの第１の不純物拡散領域、ゲート電極、及び第２の不純物拡散領域、前記第２のサーチトランジスタのゲート電極が、第２の方向に沿ってこの順番に並び、前記第１のサーチトランジスタのゲート電極が、第２の方向に関して、前記メモリセルトランジスタの第２の不純物拡散領域と重なる位置まで延在している付記１または２に記載の半導体装置。
【０１２２】
（付記４） 前記ビットラインが、前記キャパシタが配置された層よりも１つ上の配線層に配置され、前記第１及び第２のサーチトランジスタが、前記第１の方向に延在する第１の活性領域内に配置され、該第１及び第２のサーチトランジスタのゲート電極の各々が該第１の活性領域と交差し、前記ビットラインが、前記第１のサーチトランジスタのゲート電極と前記第１の活性領域との交差箇所と重なる位置で前期第１の活性領域と交差している付記３に記載の半導体装置。
【０１２３】
（付記５） 前記ビットラインが、前記マッチライン、データバスライン、及びグランドラインのいずれよりも上の配線層に配置されている付記１〜３のいずれかに記載の半導体装置。
【０１２４】
（付記６） さらに、前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記メモリセルトランジスタの第２の不純物拡散領域まで達する第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記第１の導電性部材及び前記第１のサーチトランジスタのゲート電極に重なり、該第１の導電性部材と重なる領域においては、前記第２の層間絶縁膜を貫通して該第１の導電性部材の上面まで達し、該第１のサーチトランジスタのゲート電極と重なる領域においては、前記第２の層間絶縁膜及び前記第１の層間絶縁膜を貫通し、前記第１のサーチトランジスタのゲート電極の上面まで達するキャパシタ用ホールとを含み、
前記キャパシタが、
前記キャパシタ用ホールの内面を覆い、前記第１の導電性部材と前記第１のサーチトランジスタのゲート電極との双方に接続された蓄積電極と、
前記蓄積電極の表面を覆うキャパシタ誘電体膜と、
前記キャパシタ誘電体膜を介して、前記蓄積電極とともに前記キャパシタを構成するプレート電極と
を含む付記１〜５のいずれかに記載の半導体装置。
【０１２５】
（付記７） さらに、
前記メモリセルトランジスタのゲート電極の上、及び前記第１のサーチトランジスタのゲート電極の上に配置され、前記第１の層間絶縁膜と同じエッチング特性を有するゲート上部膜と、
前記メモリセルトランジスタのゲート電極とその上のゲート上部膜の側面を覆い、前記第１の層間絶縁膜とは異なるエッチング特性を有する絶縁材料で形成され、前記第１のビアホールの側面の一部を画定する第１のサイドウォールスペーサと、
前記メモリセルトランジスタのゲート電極上の前記ゲート上部膜と前記第１の層間絶縁膜との間に配置され、前記第１のサイドウォールスペーサと同じ材料で形成されたゲート保護膜と
を有し、前記キャパシタ用ホールが、前記第１のサーチトランジスタのゲート電極上のゲート上部膜を貫通し、ゲート電極まで達している付記６に記載の半導体装置。
【０１２６】
（付記８） さらに、前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記半導体基板の表面の法線に平行な視線で見たとき、前記メモリセルトランジスタの第２の不純物拡散領域及び前記第１のサーチトランジスタのゲート電極に重なり、前記メモリセルトランジスタの第２の不純物拡散領域及び前記第１のサーチトランジスタのゲート電極まで達する第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と
を含み、前記キャパシタが、前記第１の層間絶縁膜の上に配置され、該キャパシタの蓄積電極が前記第１の導電性部材に接続されている付記１〜５のいずれかに記載の半導体装置。
【０１２７】
（付記９） 前記ワードラインが、前記メモリセルトランジスタのゲート電極を延在して構成され、
さらに、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記第１の導電性部材及び前記ワードラインに重なり、該第１の導電性部材の上面まで達し、前記第１の層間絶縁膜は貫通しないキャパシタ用ホールと
を含み、
前記キャパシタが、
前記キャパシタ用ホールの内面を覆い、前記第１の導電性部材及び前記第１のサーチトランジスタのゲート電極に接続された蓄積電極と、
前記蓄積電極の表面を覆うキャパシタ誘電体膜と、
前記キャパシタ誘電体膜を介して、前記蓄積電極とともに前記キャパシタを構成するプレート電極と
を含む付記８に記載の半導体装置。
【０１２８】
（付記１０） さらに、
前記メモリセルトランジスタのゲート電極の上面上に配置され、絶縁材料からなるゲート上部膜と、
前記ゲート上部膜の上面と、前記第１の層間絶縁膜との間に配置され、前記第１の層間絶縁膜とは異なるエッチング特性を有する絶縁材料で形成された第１の保護膜と、
前記メモリセルトランジスタのゲート電極及びゲート上部膜の側面、及び前記第１のサーチトランジスタのゲート電極の側面を覆い、前記第１の保護膜と同一材料で形成され、前記第１のビアホールの側面を画定するサイドウォールスペーサと、
前記第１のサーチトランジスタのゲート電極の上面のうち前記第１の導電性部材に接する領域に隣接した一部の領域を覆い、前記第１の保護膜と同一の材料で形成された第２の保護膜と
を有する付記８または９に記載の半導体装置。
【０１２９】
（付記１１） さらに、
前記メモリセルトランジスタのゲート電極の上面上、及び前記第１のサーチトランジスタのゲート電極の上面上に配置され、絶縁材料で形成されたゲート上部膜と、
前記メモリセルトランジスタのゲート電極の側面とその上のゲート上部膜の側面、及び前記第１のサーチトランジスタのゲート電極とその上のゲート上部膜の側面を覆い、前記ゲート上部膜とはエッチング特性の異なる絶縁材料で形成されたサイドウォールスペーサと、
前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記メモリセルトランジスタの第２の不純物拡散領域まで達し、側面の一部が前記サイドウォールスペーサで画定された第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通し、前記第１の導電性部材の上面まで達する第２のビアホールと、
前記第２の層間絶縁膜、前記第１の層間絶縁膜、及び前記第１のサーチトランジスタのゲート電極上のゲート上部膜を貫通し、該第１のサーチトランジスタのゲート電極まで達する第３のビアホールと、
前記第２のビアホール内に埋め込まれた第２の導電性部材と、
前記第３のビアホール内に埋め込まれた第３の導電性部材と
を含み、前記キャパシタが前記第２の層間絶縁膜の上に配置され、該キャパシタの蓄積電極が前記第２の導電性部材及び第３の導電性部材に接触する付記１〜５のいずれかに記載の半導体装置。
【０１３０】
（付記１２） 半導体基板の表面上に、相互に交差する第１及び第２の方向に規則的に配置された複数のセルであって、該セルの各々が、メモリセルトランジスタ、第１のサーチトランジスタ、第２のサーチトランジスタ、及びキャパシタを含み、各トランジスタが、ゲート電極と、その両側に配置された第１及び第２の不純物拡散領域とを含み、該キャパシタが蓄積電極とプレート電極とを含み、該第１のサーチトランジスタと第２のサーチトランジスタとが相互に直列に接続されてサーチ回路を構成し、該メモリセルトランジスタの第２の不純物拡散領域が該キャパシタの蓄積電極及び該第１のサーチトランジスタのゲート電極に接続された前記セルと、
相互に交差するように配置されたワードラインとビットラインであって、該ワードラインとビットラインとの交差箇所に１つのセルが対応し、対応するセルのメモリセルトランジスタのゲート電極に接続されたワードラインと、対応するセルのメモリセルトランジスタの第１の不純物拡散領域に接続されたビットラインと、
相互に交差するように配置されたデータバスラインとマッチラインであって、該データバスラインとマッチラインとの交差箇所に１つのセルが対応し、対応するセルの第２のサーチトランジスタのゲート電極に接続されたデータバスラインと、対応するサーチ回路の一方の第１の端子に接続されたマッチラインと、
前記複数のセルのサーチ回路の他方の第２の端子に接地電圧を印加するグランドラインと
前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記メモリセルトランジスタの第２の不純物拡散領域まで達する第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記第１の導電性部材及び前記第１のサーチトランジスタのゲート電極に部分的に重なり、該第１の導電性部材と重なる領域においては、前記第２の層間絶縁膜を貫通して該第１の導電性部材の上面まで達し、該第１のサーチトランジスタのゲート電極と重なる領域においては、前記第２の層間絶縁膜及び前記第１の層間絶縁膜を貫通し、前記第１のサーチトランジスタのゲート電極の上面まで達するキャパシタ用ホールとを有し、
前記キャパシタが、
前記キャパシタ用ホールの内面を覆い、前記第１の導電性部材及び前記第１のサーチトランジスタのゲート電極に接続された蓄積電極と、
前記蓄積電極の表面を覆うキャパシタ誘電体膜と、
前記キャパシタ誘電体膜を介して、前記蓄積電極とともに前記キャパシタを構成するプレート電極と
を含む半導体装置。
【０１３１】
（付記１３） 半導体基板の表面上に、相互に交差する第１及び第２の方向に規則的に配置された複数のセルであって、該セルの各々が、メモリセルトランジスタ、第１のサーチトランジスタ、第２のサーチトランジスタ、及びキャパシタを含み、各トランジスタが、ゲート電極と、その両側に配置された第１及び第２の不純物拡散領域とを含み、該キャパシタが蓄積電極とプレート電極とを含み、該第１のサーチトランジスタと第２のサーチトランジスタとが相互に直列に接続されてサーチ回路を構成し、該メモリセルトランジスタの第２の不純物拡散領域が該キャパシタの蓄積電極及び該第１のサーチトランジスタのゲート電極に接続された前記セルと、
相互に交差するように配置されたワードラインとビットラインであって、該ワードラインとビットラインとの交差箇所に１つのセルが対応し、対応するセルのメモリセルトランジスタのゲート電極に接続されたワードラインと、対応するセルのメモリセルトランジスタの第１の不純物拡散領域に接続されたビットラインと、
相互に交差するように配置されたデータバスラインとマッチラインであって、該データバスラインとマッチラインとの交差箇所に１つのセルが対応し、対応するセルの第２のサーチトランジスタのゲート電極に接続されたデータバスラインと、対応するサーチ回路の一方の第１の端子に接続されたマッチラインと、
前記複数のセルのサーチ回路の他方の第２の端子に接地電圧を印加するグランドラインと
前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記半導体基板の表面の法線に平行な視線で見たとき、前記メモリセルトランジスタの第２の不純物拡散領域及び前記第１のサーチトランジスタのゲート電極に重なり、前記メモリセルトランジスタの第２の不純物拡散領域及び前記第１のサーチトランジスタのゲート電極まで達する第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と
を有し、前記キャパシタが、前記第１の層間絶縁膜の上に配置され、該キャパシタの蓄積電極が前記第１の導電性部材に接続されている半導体装置。
【０１３２】
（付記１４） 前記ワードラインが、前記メモリセルトランジスタのゲート電極を延在して構成され、
さらに、前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記第１の導電性部材及び前記ワードラインに重なり、該第１の導電性部材の上面まで達し、前記第１の層間絶縁膜は貫通しないキャパシタ用ホールと
を含み、
前記キャパシタが、
前記キャパシタ用ホールの内面を覆い、前記第１の導電性部材及び前記第１のサーチトランジスタのゲート電極に接続された蓄積電極と、
前記蓄積電極の表面を覆うキャパシタ誘電体膜と、
前記キャパシタ誘電体膜を介して、前記蓄積電極とともに前記キャパシタを構成するプレート電極と
を含む付記１３に記載の半導体装置。
【０１３３】
（付記１５） 半導体基板の表面上に、相互に交差する第１及び第２の方向に規則的に配置された複数のセルであって、該セルの各々が、メモリセルトランジスタ、第１のサーチトランジスタ、第２のサーチトランジスタ、及びキャパシタを含み、各トランジスタが、ゲート電極と、その両側に配置された第１及び第２の不純物拡散領域とを含み、該キャパシタが蓄積電極とプレート電極とを含み、該第１のサーチトランジスタと第２のサーチトランジスタとが相互に直列に接続されてサーチ回路を構成し、該メモリセルトランジスタの第２の不純物拡散領域が該キャパシタの蓄積電極及び該第１のサーチトランジスタのゲート電極に接続された前記セルと、
相互に交差するように配置されたワードラインとビットラインであって、該ワードラインとビットラインとの交差箇所に１つのセルが対応し、対応するセルのメモリセルトランジスタのゲート電極に接続されたワードラインと、対応するセルのメモリセルトランジスタの第１の不純物拡散領域に接続されたビットラインと、
相互に交差するように配置されたデータバスラインとマッチラインであって、該データバスラインとマッチラインとの交差箇所に１つのセルが対応し、対応するセルの第２のサーチトランジスタのゲート電極に接続されたデータバスラインと、対応するサーチ回路の一方の第１の端子に接続されたマッチラインと、
前記複数のセルのサーチ回路の他方の第２の端子に接地電圧を印加するグランドラインと
前記メモリセルトランジスタのゲート電極の上面上、及び前記第１のサーチトランジスタのゲート電極の上面上に配置され、絶縁材料で形成されたゲート上部膜と、
前記メモリセルトランジスタのゲート電極の側面とその上のゲート上部膜の側面、及び前記第１のサーチトランジスタのゲート電極とその上のゲート上部膜の側面を覆い、前記ゲート上部膜とはエッチング特性の異なる絶縁材料で形成されたサイドウォールスペーサと、
前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記メモリセルトランジスタの第２の不純物拡散領域まで達し、側面の一部が前記サイドウォールスペーサで画定された第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通し、前記第１の導電性部材の上面まで達する第２のビアホールと、
前記第２の層間絶縁膜、前記第１の層間絶縁膜、及び前記第１のサーチトランジスタのゲート電極上のゲート上部膜を貫通し、該第１のサーチトランジスタのゲート電極まで達する第３のビアホールと、
前記第２のビアホール内に埋め込まれた第２の導電性部材と、
前記第３のビアホール内に埋め込まれた第３の導電性部材と
を含み、前記キャパシタが前記第２の層間絶縁膜の上に配置され、該キャパシタの蓄積電極が前記第２の導電性部材及び第３の導電性部材に接触する半導体装置。
【０１３４】
（付記１６） 前記ワードラインが、前記メモリセルトランジスタのゲート電極を延在して構成され、
さらに、前記第２の層間絶縁膜の上に形成された第３の層間絶縁膜と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記第２の導電性部材、前記第３の導電性部材及び前記ワードラインに重なり、該第２及び第３の導電性部材の上面まで達し、前記第２の層間絶縁膜は貫通しないキャパシタ用ホールと
を含み、
前記キャパシタが、
前記キャパシタ用ホールの内面を覆い、前記第１の導電性部材及び前記第１のサーチトランジスタのゲート電極に接続された蓄積電極と、
前記蓄積電極の表面を覆うキャパシタ誘電体膜と、
前記キャパシタ誘電体膜を介して、前記蓄積電極とともに前記キャパシタを構成するプレート電極と
を含む付記１５に記載の半導体装置。
【０１３５】
【発明の効果】
以上説明したように、本発明によれば、メモリ素子にＤＲＡＭを用いたＣＡＭの集積度を高めることが可能になる。
【図面の簡単な説明】
【図１】（Ａ）は、本発明の実施例によるＣＡＭの等価回路図であり、（Ｂ）は、論理値表であり、（Ｃ）は、実施例の変形例の等価回路図である。
【図２】（Ａ）は、第１の実施例によるＣＡＭの金属配線層よりも下層のレイアウトを示す平面図であり、（Ｂ）は第１層目の金属配線層の平面図である。
【図３】（Ａ）は、第１の実施例によるＣＡＭの第２層目の金属配線層の平面図であり、（Ｂ）は、第３層目の金属配線層の平面図である。
【図４】第１の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その１）である。
【図５】第１の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その２）である。
【図６】第１の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その３）である。
【図７】第１の実施例によるＣＡＭの断面図である。
【図８】（Ａ）は、第１層目の金属配線層の平面図であり、（Ｂ）は、第２層目の金属配線層の平面図である。
【図９】（Ｃ）は、第３層目の金属配線層の平面図であり、（Ｄ）は、第４層目の金属配線層の平面図である。
【図１０】第２の実施例によるＣＡＭの断面図である。
【図１１】第３の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その１）である。
【図１２】第３の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その２）である。
【図１３】第３の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その３）である。
【図１４】第３の実施例によるＣＡＭの金属配線層よりも下層の一部のレイアウトを示す平面図である。
【図１５】第４の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その１）である。
【図１６】第４の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その２）である。
【図１７】第４の実施例によるＣＡＭの金属配線層よりも下層の一部のレイアウトを示す平面図である。
【図１８】従来のＣＡＭの一部の断面図である。
【符号の説明】
１ ＣＡＭセル領域
２、３ａ、３ｂ 活性領域
５、６、１４ ゲート電極
７、８、９、１０、１１、１２ 不純物拡散領域
１５ 蓄積電極
２１、２２、２３、３１ 孤立導電膜
５０ 半導体基板
５１ 素子分離絶縁領域
５５、５６ ゲート絶縁膜
５８ アモルファスシリコン膜
５９ タングステンシリサイド膜
６０ 酸化シリコン膜
６２、６７ 窒化シリコン膜
６３ サイドウォールスペーサ
６５ 金属シリサイド膜
６８ ＢＰＳＧ膜
７０ レジスト膜
７２、８０ 層間絶縁膜
７５ キャパシタ用ホール
７６ キャパシタ誘電体膜
７７ プレート電極
９０、９１、９２、９５、９６、１００ 孤立導電膜
１０５、１０６ ゲート絶縁膜
１０８ 多結晶シリコン膜
１０９ 酸化シリコン膜
１１０、１１１、１１２ ゲート電極
１１５、１１６、１１８、１１９ 不純物拡散領域
１１７ エクステンション部
１２０ 窒化シリコン膜
１２１ サイドウォールスペーサ
１２５ 金属シリサイド膜
１２８ 窒化シリコン膜
１２９ ＢＰＳＧ膜
１３０ 層間絶縁膜
１３１ キャパシタ用ホール
１３５ 蓄積電極
１３６ プレート電極
１３８ 層間絶縁膜
１４０、１４１ ＢＰＳＧ膜
１４５ キャパシタ用ホール
１４６ 蓄積電極
１４７ プレート電極
１５０ 層間絶縁膜
【発明の属する技術分野】
本発明は、半導体装置に関し、特に記憶部にＤＲＡＭを採用した半導体連想記憶装置（ＣＡＭ：Ｃｏｎｔｅｎｔ Ａｄｄｒｅｓｓａｂｌｅ Ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】
図１８に、特許文献１に開示された半導体連想記憶装置の部分断面図を示す。
必要なウェルを形成したシリコン基板５０１の表面に、シャロートレンチアイソレーション（ＳＴＩ）による素子分離絶縁領域５０２が形成されている。素子分離絶縁領域５０２に画定された活性領域の表面上に、ゲート絶縁膜５０３が形成されている。ゲート絶縁膜５０３の一部の領域上に、論理素子用ＭＯＳＦＥＴのゲート電極５０４及びメモリ素子用ＭＯＳＦＥＴのゲート電極５０５が形成されている。なお、論理素子用ＭＯＳＦＥＴは、１つのセルごとに２個配置されるため、図１８には、ゲート電極５０４が２個示されている。
【０００３】
ゲート電極５０４の両側の基板表層部に、ソース及びドレイン領域５０７が形成され、ゲート電極５０５の両側の基板表層部にソース及びドレイン領域５０８が形成されている。ゲート電極５０４、ソース及びドレイン領域５０７により論理素子用ＭＯＳＦＥＴが構成され、ゲート電極５０５、ソース及びドレイン領域５０８によりメモリ素子用ＭＯＳＦＥＴが構成される。
【０００４】
化学気相成長（ＣＶＤ）により形成された酸化シリコン膜５１１が、ゲート電極５０４及び５０５を覆う。酸化シリコン膜５１１の上に、表面を平坦化された酸化シリコン膜５１２が形成されている。所定の箇所に、酸化シリコン膜５１２及び５１１を貫通するビアホール５１３が形成されている。
【０００５】
酸化シリコン膜５１２の上に、シリコン層と金属シリサイド層との積層構造を有するビットラインＢＬ及びマッチラインＭＬが形成されている。ビットラインＢＬは、ビアホール５１３内を経由して、メモリ素子用ＭＯＳＦＥＴのソース及びドレイン領域５０８の一方に接続されている。マッチラインＭＬは、他のビアホール５１３内を経由して、論理素子用ＭＯＳＦＥＴのソース及びドレイン領域５０７の一方に接続されている。
【０００６】
ビットラインＢＬ及びマッチラインＭＬを覆うように、酸化シリコン膜５１２の上に、ボロフォスフォシリケートガラス（ＢＰＳＧ）からなる層間絶縁膜５１５が形成されている。所定の箇所に、層間絶縁膜５１５、酸化シリコン膜５１２及び５１１を貫通するビアホール５１６が形成されている。
【０００７】
層間絶縁膜５１５の上に、キャパシタの蓄積電極５１７が形成されている。蓄積電極５１７は、ビアホール５１６内を経由してメモリ素子用ＭＯＳＦＥＴのソース及びドレイン領域５０８の一方に接続されるとともに、他のビアホール５１６内を経由して、論理素子用ＭＯＳＦＥＴのゲート電極５０４に接続されている。キャパシタ誘電体膜５１８が蓄積電極５１７を覆い、キャパシタ誘電体膜５１８の上にプレート電極５１９が形成されている。
【０００８】
ビットラインＢＬをソース及びドレイン領域５０８の一方に接続するためのビアホール５１３とゲート電極５０５との間、及び蓄積電極５１７をソース及びドレイン領域５０８の他方に接続するためのビアホール５１６とゲート電極５０５との間に、位置あわせ余裕分の間隔が確保されている。
【０００９】
【特許文献１】
特開２００１−３３８９９０号公報
【００１０】
【発明が解決しようとする課題】
ＣＡＭの製造コスト削減のために、セルサイズの縮小化が望まれている。さらに、メモリ素子のリフレッシュ特性改善のために、キャパシタ容量の増大が望まれている。
【００１１】
本発明の目的は、セルサイズを縮小し、キャパシタ容量を大きくすることが可能な半導体装置を提供することである。
【００１２】
【課題を解決するための手段】
本発明の一観点によると、半導体基板の表面上に、相互に交差する第１及び第２の方向に規則的に配置された複数のセルであって、該セルの各々が、メモリセルトランジスタ、第１のサーチトランジスタ、第２のサーチトランジスタ、及びキャパシタを含み、各トランジスタが、ゲート電極と、その両側に配置された第１及び第２の不純物拡散領域とを含み、該キャパシタが蓄積電極とプレート電極とを含み、該第１のサーチトランジスタと第２のサーチトランジスタとが相互に直列に接続されてサーチ回路を構成し、該メモリセルトランジスタの第２の不純物拡散領域が該キャパシタの蓄積電極及び該第１のサーチトランジスタのゲート電極に接続された前記セルと、相互に交差するように配置されたワードラインとビットラインであって、該ワードラインとビットラインとの交差箇所に１つのセルが対応し、対応するセルのメモリセルトランジスタのゲート電極に接続されたワードラインと、対応するセルのメモリセルトランジスタの第１の不純物拡散領域に接続されたビットラインと、相互に交差するように配置されたデータバスラインとマッチラインであって、該データバスラインとマッチラインとの交差箇所に１つのセルが対応し、対応するセルの第２のサーチトランジスタのゲート電極に接続されたデータバスラインと、対応するサーチ回路の一方の第１の端子に接続されたマッチラインと、前記複数のセルのサーチ回路の他方の第２の端子に接地電圧を印加するグランドラインとを有し、前記ビットライン、データバスライン、マッチライン、及びグランドラインが、前記キャパシタの配置された層よりも上の配線層に配置されている半導体装置が提供される。
【００１３】
ビットライン、データバスライン、マッチライン、及びグランドラインを、キャパシタの配置された層よりも上の配線層に配置することにより、集積度を向上させることが可能になる。また、これらを金属配線で形成することにより、電気抵抗を小さくすることができる。
【００１４】
【発明の実施の形態】
図１（Ａ）に、メモリ素子としてＤＲＡＭを用いたＣＡＭの等価回路図を示す。繰り返し単位Ｕと／Ｕとが、１つのＣＡＭセル（基本単位）を構成する。半導体基板上に、複数のＣＡＭセルが行列状に配置されている。
【００１５】
繰り返し単位Ｕの構成について説明する。繰り返し単位Ｕは、メモリセルトランジスタＴａ、第１のサーチトランジスタＱａ、第２のサーチトランジスタＰａ、及びキャパシタＣａを含む。各トランジスタは、ゲート電極と、第１及び第２の電流端子とを含む。
【００１６】
メモリセルトランジスタＴａの第２の電流端子がキャパシタＣａの蓄積電極及び第１のサーチトランジスタＱａのゲート電極に接続されている。キャパシタＣａの他方の電極（プレート電極）は接地されている。メモリセルトランジスタＴａとキャパシタＣａとが１つのメモリセルＭＣａを構成する。第１のサーチトランジスタＱａの第２の電流端子と第２のサーチトランジスタＰａの第１の電流端子とが相互に接続され、サーチ回路を構成している。
【００１７】
ワードラインＷＬとビットラインＢＬとが相互に交差するように配置されている。ワードラインＷＬとビットラインＢＬとの交差箇所に１つの繰り返し単位Ｕが配置される。ワードラインＷＬは、対応する繰り返し単位ＵのメモリセルトランジスタＴａのゲート電極に接続されている。ビットラインＢＬは、対応する繰り返し単位ＵのメモリセルトランジスタＴａの第１の電流端子に接続されている。
【００１８】
データバスラインＤＢとマッチラインＭＬとが相互に交差するように配置されている。データバスラインＤＢとマッチラインＭＬとの交差箇所に１つの繰り返し単位Ｕが配置される。データバスラインＤＢは、対応する繰り返し単位Ｕの第２のサーチトランジスタＰａのゲート電極に接続されている。マッチラインＭＬは、対応する第２のサーチトランジスタＰａの第２の電流端子に接続されている。
【００１９】
グランドラインＧＮＤが、各繰り返し単位Ｕの第１のサーチトランジスタＱａの第１の電流端子に接地電圧を印加する。
繰り返し単位／Ｕは、繰り返し単位Ｕと対称的な構成を有し、メモリセルトランジスタＴｂ、第１のサーチトランジスタＱｂ、第２のサーチトランジスタＰｂ、及びキャパシタＣｂを含む。メモリセルトランジスタＴｂとキャパシタＣｂとが１つのメモリセルＭＣｂを構成する。メモリセルトランジスタＴｂのゲート電極は、対応するワードラインＷＬに接続されている。第２のサーチトランジスタＰｂの第２の電流端子は、対応するマッチラインＭＬに接続されている。第２のサーチトランジスタＰｂのゲート電極は、データバスラインＤＢと対をなす反転データバスライン／ＤＢに接続されている。メモリセルトランジスタＴｂのゲート電極は、ビットラインＢＬと対をなす反転ビットライン／ＢＬに接続されている。
【００２０】
メモリセルＭＣａのビットラインＢＬとメモリセルＭＣｂの反転ビットライン／ＢＬに、相補的な情報が供給される。メモリセルトランジスタＴａ及びＴｂが、同一のワードラインＷＬに印加された信号によりオン、オフを制御される。メモリセルトランジスタＴａ及びＴｂを介して、それぞれキャパシタＣａ及びＣｂに相補的な情報が書き込まれる。なお、後述するように、ドントケア状態を実現するために、ビットラインＢＬと反転ビットライン／ＢＬとに、相補的ではなく同一の情報（後述するＬ状態）が供給される場合もある。
【００２１】
サーチトランジスタＰａとＱａとの直列回路、及びサーチトランジスタＰｂとＱｂとの直列回路が、それぞれサーチ回路ＬＣａ及びＬＣｂを構成する。
キャパシタＣａ及びＣｂの蓄積電極の電位が、それぞれサーチトランジスタＱａ及びＱｂのゲート電極に印加される。従って、サーチトランジスタＱａ及びＱｂのオン、オフ状態が、キャパシタＣａ及びＣｂの蓄積電極の電位によって制御される。
【００２２】
データバスラインＤＢ及び反転データバスライン／ＤＢは、ＣＡＭセルに蓄積されたデータと比較される検索データを搬送する。
なお、図１（Ｃ）に示すように、第１のサーチトランジスタＰ（Ｐａ、Ｐｂ）と第２のサーチトランジスタＱ（Ｑａ、Ｑｂ）は、その配置を交換してもよい。
【００２３】
検索及び比較動作においては、マッチラインＭＬを論理「ハイ（Ｈ）」にプリチャージし、データバスラインＤＢ及び反転データバスライン／ＤＢに、それぞれ入力信号及びその相補信号を印加する。第２のサーチトランジスタＰａ及びＰｂの一方はオンになり、他方はオフになる。オンになった第２のサーチトランジスタＰａまたはＰｂに直列接続された第１のサーチトランジスタＱａまたはＱｂがオンであれば、プリチャージされたマッチラインＭＬの電荷が接地線ＧＮＤに放電され、マッチラインＭＬの電位が変化する。これは、検索データと蓄積データとのマッチまたはフィットが生じたことを示す。
【００２４】
第２のサーチトランジスタＰａまたはＰｂがオンになっても、それに直列接続された第１のサーチトランジスタＱａまたはＱｂがオフであれば、マッチラインＭＬの電荷が放電されず、その電位はプリチャージされた状態に保たれる。これは、ミスマッチまたはミスを示す。すなわち、マッチラインＭＬの電位変化は、Ｈ状態のメモリセル（キャパシタＣａまたはＣｂ）に接続されたサーチ回路ＬＣａまたはＬＣｂによって制御される。
【００２５】
ビットラインＢＬ及び反転ビットライン／ＢＬは、ビットライン駆動回路ＢＬＤに接続され、ワードラインＷＬは、ワードライン駆動回路ＷＬＤに接続されている。また、データバスラインＤＢ及び反転データバスライン／ＤＢは、データバスライン駆動回路ＤＢＤに接続され、マッチラインＭＬは、マッチライン駆動回路ＭＬＤに接続されている。マッチライン駆動回路ＭＬＤは、マッチラインＭＬごとにセンスアンプを有する。このセンスアンプが、マッチラインＭＬの電位変化を検出する。なお、データバスライン駆動回路ＤＢＤは、外部信号が入力される端子そのものであってもよいし、外部信号を一時的に記憶するバッファ回路等であってもよい。
【００２６】
図１（Ｂ）に、図１（Ａ）に示したＣＡＭセルの論理値表を示す。ＤＲＡＭの欄は、メモリセルＭＣａの記憶情報、より具体的にはキャパシタＣａの充電状態を示す。キャパシタＣａの蓄積電極（第１のサーチトランジスタＱａのゲート電極に接続されている方の電極）が高電位に充電されている時がハイ（Ｈ）状態であり、低電位に充電されている時がロー（Ｌ）状態に対応する。
【００２７】
キャパシタＣｂは、キャパシタＣａに記憶された情報とは相補的な情報を記憶する。メモリセルＭＣａがＨ状態である場合、第１のサーチトランジスタＱａがオン状態になり、もう一方の第１のサーチトランジスタＱｂがオフ状態になる。従って、オン状態の第１のサーチトランジスタＱａに直列接続された第２のサーチトランジスタＰａがオン、すなわちデータバスラインＤＢがＨ状態の場合のみ、マッチラインＭＬの電荷が放電され、電位が低下する。これにより、マッチラインＭＬがＬ状態になる。
【００２８】
メモリセルＭＣａがＬ状態の場合、第１のサーチトランジスタＱｂがオン状態になる。従って、オン状態の第１のサーチトランジスタＱｂに直列接続された第２のサーチトランジスタＰｂがオン、すなわち反転データバスライン／ＤＢがＨ状態の場合のみ、マッチラインＭＬの電荷が放電され、電位が低下する。これにより、マッチラインＭＬがＬ状態になる。上記の場合以外では、マッチラインＭＬはＨ状態に保たれる。
【００２９】
また、２組のメモリセルＭＣａ及びＭＣｂが共にＬ状態の場合には、データバスラインＤＢの状態に関係なく、マッチラインＭＬがＨ状態に維持される。すなわち、データバスラインＤＢの状態はドントケア（ｄｏｎ’ｔ ｃａｒｅ）である。このように、ドントケア状態を含めた３値論理を実現することができる。
【００３０】
図２及び図３に、本発明の第１の実施例によるＣＡＭの１つのＣＡＭセルの各層の平面図を示す。
図２（Ａ）に示すように、長方形のＣＡＭセル領域１が、行方向及び列方向に繰り返し配置されている。行方向及び列方向に隣接する２つのＣＡＭセル同士は、線対称なパターンを有する。ＣＡＭセル１内の図の左半分及び右半分に、それぞれ図１（Ａ）に示した繰り返し単位Ｕ及び／Ｕが配置される。繰り返し単位Ｕと／Ｕとは、相互に線対称の関係を有するため、ここでは繰り返し単位Ｕの構成について説明し、繰り返し単位／Ｕの説明は省略する。
【００３１】
行方向に延在する活性領域２が、ＣＡＭセル１内を通過する。活性領域３ａ及び３ｂが、ＣＡＭセル１の上側の辺から下方に伸び、活性領域２の手前まで達する。横方向に延在するワードラインＷＬが、活性領域３ａ及び３ｂと交差する。ワードラインＷＬの両側の活性領域３ａ内に、ソース及びドレイン領域が配置され、ワードラインＷＬをゲート電極とするメモリセルトランジスタＴａが形成される。このソース及びドレイン領域のうち活性領域２から遠い方の領域を第１の不純物拡散領域７と呼び、活性領域２に近い方の領域を第２の不純物拡散領域８と呼ぶこととする。
【００３２】
活性領域３ａの延長部分と活性領域２との交差する箇所において、ゲート電極５が活性領域２と交差する。ゲート電極５の両側の活性領域２内に、ソース及びドレイン領域が配置され、第２のサーチトランジスタＰａが形成される。ゲート電極５と活性領域２との交差箇所よりも図の左側において、ゲート電極６が活性領域２と交差する。ゲート電極６の両側の活性領域２内にソース及びドレイン領域が配置され、第１のサーチトランジスタＱａが形成される。
【００３３】
第１のサーチトランジスタＱａのソース及びドレイン領域のうちゲート電極５から遠い方の領域を第１の不純物拡散領域９、ゲート電極５に近い方の領域を第２の不純物拡散領域１０と呼ぶこととする。第２のサーチトランジスタＰａのソース及びドレイン領域のうちゲート電極６に近い方の領域を第１の不純物拡散領域１１と呼び、ゲート電極６から遠い方の領域を第２の不純物拡散領域１２と呼ぶこととする。第１のサーチトランジスタＱａの第２の不純物拡散領域１０と、第２のサーチトランジスタＰａの第１の不純物拡散領域１１とは、共通の不純物拡散領域で構成される。
【００３４】
ゲート電極６が図の上方に延在し、列方向に関して、メモリセルトランジスタＴａの第２の不純物拡散領域８と重なる位置まで達する。ゲート電極６の外周の一部が、第２の活性領域８の外周の一部とほぼ重なる。
【００３５】
ゲート電極５が、ＣＡＭセル領域１の外周まで延在し、外周との交差箇所にビアホールＨ１が配置されている。第１のサーチトランジスタＱａの第１の不純物拡散領域９に対応する位置にビアホールＨ２が配置されている。メモリセルトランジスタＴａの第１の不純物拡散領域７及び第２の不純物拡散領域８に対応する位置に、それぞれビアホールＨ３及びＨ４が配置されている。第２のサーチトランジスタＰａの第２の不純物拡散領域１２に対応する位置にビアホールＨ５が配置されている。ビアホールＨ１、Ｈ３及びＨ４は、行方向に関して同じ位置に配置されている。すなわち、列方向に延びる１本の仮想直線上に配置されている。
【００３６】
メモリセルトランジスタＴａの第２の不純物拡散領域８及び第１のサーチトランジスタＱａのゲート電極６の双方に部分的に重なるように、キャパシタの蓄積電極１５が配置されている。蓄積電極１５は、ビアホールＨ４内を経由して、メモリセルトランジスタＴａの第２の不純物拡散領域８に接続されている。
【００３７】
繰り返し単位／Ｕ内に、繰り返し単位Ｕ内のビアホールＨ１〜Ｈ４に対応するビアホールＨ６〜Ｈ９が配置されている。ビアホールＨ５は、繰り返し単位Ｕと／Ｕとの境界線上に配置されており、両者で共有される。繰り返し単位Ｕ内のゲート電極５と対称の位置に、メモリセルトランジスタＰｂのゲート電極１４が配置されている。
【００３８】
図２（Ｂ）に、蓄積電極１５を含むキャパシタが配置された層よりも上の第１層目の金属配線層のパターンを示す。ビットラインＢＬ及び反転ビットライン／ＢＬが列方向に延在し、ＣＡＭセル領域１内を通過する。ビットラインＢＬは、ビアホールＨ３内を経由して、サーチトランジスタＴａの第１の不純物拡散領域７に接続されている。ビアホールＨ３とＨ１とが、行方向に関して同じ位置に配置されているため、ビットラインＢＬは、ビアホールＨ１に近づくに従って行方向の位置を変え、ビアホールＨ１とＨ２との間、すなわち図２（Ａ）に示した第１のサーチトランジスタＱａのゲート電極６の上方を通過する。
【００３９】
反転ビットライン／ＢＬは、ビットラインＢＬと線対称な形状を有し、ビアホールＨ８内を経由して、メモリセルトランジスタＴｂの第１の不純物拡散領域に接続される。
【００４０】
ビアホールＨ１、Ｈ２、及びＨ５に対応する位置に、それぞれ孤立導電膜２１、２２、２３が配置されている。ビアホールＨ２から列方向にずれた位置に、孤立導電膜２２を上層配線に接続するためのビアホールＨ１２が配置されている。ビアホールＨ５から列方向にずれた位置に、孤立導電膜２３を上層配線に接続するためのビアホールＨ１１が配置されている。ビアホールＨ１と同じ位置に、孤立導電膜２１を上層配線に接続するためのビアホールＨ１０が配置されている。
【００４１】
図３（Ｃ）に、第２層目の配線のパターンを示す。列方向に延在する補助ワードラインＷＬＡ、グランドラインＧＮＤ、及びマッチラインＭＬが、ＣＡＭセル領域１内を通過している。補助ワードラインＷＬＡは、ＣＡＭセル領域１の外側の所定の複数の箇所で下層のワードラインＷＬに接続されている。
【００４２】
グランドラインＧＮＤは、ビアホールＨ１２内、図２（Ｂ）に示した孤立導電膜２２、ビアホールＨ２内を経由して、図２（Ａ）に示した第１のサーチトランジスタＱａの第１の不純物拡散領域９に接続されている。マッチラインＭＬは、ビアホールＨ１１内、図２（Ｂ）に示した孤立導電膜２３、及びビアホールＨ５内を経由して、図２（Ａ）に示した第２のサーチトランジスタＰａの第２の不純物拡散領域１２に接続されている。ビアホールＨ１０に対応する位置に孤立導電膜３１、及び孤立導電膜３１を上層配線に接続するためのビアホールＨ１２が配置されている。
【００４３】
図３（Ｄ）に、第３層目の配線のパターンを示す。列方向に延在するデータバスラインＤＢ及び反転データバスライン／ＤＢが、ＣＡＭセル領域１内を通過している。データバスラインＤＢは、ビアホールＨ１２内、図３（Ｃ）に示した孤立導電膜３１、ビアホールＨ１０内、図２（Ｂ）に示した孤立導電膜２１、及びビアホールＨ１内を経由して、図２（Ａ）に示した第２のサーチトランジスタＰａのゲート電極５に接続されている。
【００４４】
反転データバスライン／ＤＢは、データバスラインＤＢと同様の接続構造により、図２（Ａ）に示した繰り返し単位／Ｕ内の第２のサーチトランジスタＴｂのゲート電極に接続されている。
【００４５】
次に、図４〜図７を参照して、第１の実施例によるＣＡＭの製造方法について説明する。図４〜図７の各図は、図２（Ａ）の一点鎖線Ａ４−Ａ４における断面図に相当する。
【００４６】
図４（Ａ）に示すように、シリコンからなる半導体基板５０の表層部に、ＳＴＩにより素子分離絶縁領域５１を形成する。素子分離絶縁領域５１により、メモリセルトランジスタ用の活性領域３ａ及びサーチトランジスタ用の活性領域２が画定される。必要なウェルを形成し、閾値電圧制御のためのイオン注入を行う。
【００４７】
活性領域３ａの表面上に、酸化シリコンからなる厚さ８ｎｍのゲート絶縁膜５５を形成するとともに、もう一方の活性領域２の表面上に酸化シリコンからなる厚さ４ｎｍのゲート絶縁膜５６を形成する。
【００４８】
以下、２種類の厚さのゲート絶縁膜を形成する方法を簡単に説明する。まず、すべての活性領域の表面上に、水蒸気を用いた熱酸化により、厚いゲート絶縁膜５５よりもやや薄い酸化シリコン膜を形成する。活性領域３ａの表面をレジストパターンで覆い、もう一方の活性領域２の上に形成された酸化シリコン膜を除去する。
【００４９】
レジストパターンを除去し、全面を乾燥酸素によって熱酸化し、活性領域２の表面上に薄いゲート絶縁膜５６を形成する。このとき、活性領域３ａの表面上に残っている厚いゲート絶縁膜５５がやや厚くなる。
【００５０】
ゲート絶縁膜５５及び５６を覆うように、基板全面上に、ゲート電極となる厚さ５０ｎｍのアモルファスシリコン膜５８をＣＶＤにより形成する。ＮチャネルＭＯＳトランジスタのゲート電極となる領域にリン（Ｐ）を注入し、ＰチャネルＭＯＳトランジスタのゲート電極となる領域にボロン（Ｂ）を注入する。
【００５１】
アモルファスシリコン膜５８の上に、厚さ１００ｎｍのタングステンシリサイド膜５９をＣＶＤにより形成する。さらにその上に、厚さ１７０ｎｍの酸化シリコン膜６０をＣＶＤにより形成する。
【００５２】
図４（Ｂ）に示すように、ゲート絶縁膜５５、５６から酸化シリコン膜６０までの４層をパターニングし、アモルファスシリコン膜とタングステンシリサイド膜との２層構造を有するゲート電極５、６、１４及びワードラインＷＬ等を形成する。ゲート電極５、６、１４及びワードラインＷＬの上には、酸化シリコン膜６０が残っている。
【００５３】
メモリセルトランジスタのソース及びドレイン領域形成のためのイオン注入、及びサーチトランジスタのソース及びドレインのエクステンション部を形成するためのイオン注入を行う。
【００５４】
基板全面を覆うように、厚さ６０ｎｍの窒化シリコン膜６２を形成する。メモリセルトランジスタＴａ等の配置される領域をレジストパターンで覆い、窒化シリコン膜６２を異方性エッチングする。これにより、メモリセルトランジスタＴａ等の配置される領域には窒化シリコン膜６２が残り、サーチトランジスタＰａ及びＱａのゲート電極５、６の側面上に、窒化シリコン膜６２の一部からなるサイドウォールスペーサ６３が残る。窒化シリコン膜６２の異方性エッチング後、メモリセルトランジスタＴａの配置される領域を覆っていたレジストパターンを除去する。
【００５５】
サーチトランジスタＰａ及びＱａのソース及びドレイン領域（不純物拡散領域１１及び１２等）を形成するためのイオン注入を行う。メモリセルトランジスタＴａのソース及びドレイン領域（不純物拡散領域７及び８等）は、窒化シリコン膜６２を形成する前に行ったイオン注入により形成される。サーチトランジスタＰａ、Ｑａのソース及びドレイン領域上に金属シリサイド膜６５、例えばＣｏＳｉ膜を形成する。
【００５６】
図４（Ｃ）に示すように、基板全面上に厚さ２５ｎｍの窒化シリコン膜６７を形成する。さらにその上にＢＰＳＧ膜６８を堆積させ、リフロー、及び化学機械研磨（ＣＭＰ）を行う。ＣＭＰ後のＢＰＳＧ膜６８の厚さが約７００ｎｍになる。
【００５７】
図５（Ｄ）に示すように、ＢＰＳＧ膜６８の上にレジスト膜７０を形成する。メモリセルトランジスタＴａの不純物拡散領域７及び８の上方に、レジスト膜７０を貫通する開口を形成する。基板表面の法線に平行な視線で見たとき、この開口の一部がメモリセルトランジスタＴａのゲート電極（ワードラインＷＬ）と重なっていてもよい。レジスト膜７０をマスクとして、ＢＰＳＧ膜６８をエッチングし、ビアホールＨ３及びＨ４を形成する。この時点では、ビアホールＨ３及びＨ４の内面に窒化シリコン膜６７が露出している。
【００５８】
図５（Ｅ）に示すように、窒化シリコン膜６７及び６２を異方性エッチングする。異方性エッチング後、レジスト膜７０を除去する。これにより、ビアホールＨ３及びＨ４の底面に、それぞれメモリセルトランジスタＴａの第１の不純物拡散領域７及び第２の不純物拡散領域８が露出する。ゲート電極（ワードラインＷＬ）の側面上には、窒化シリコン膜６２及び６７が残り、上面上には酸化シリコン膜６０が配置されているため、ワードラインＷＬはビアホールＨ３及びＨ４の内面に露出しない。このように、ビアホールＨ３及びＨ４を、ワードラインＷＬに対して自己整合的に形成することができる。
【００５９】
図５（Ｆ）に示すように、ビアホールＨ３及びＨ４内に、不純物がドープされたアモルファスシリコンからなる導電性プラグを埋め込む。この導電性プラグは、厚さ２００ｎｍのアモルファスシリコン膜の堆積とＣＭＰにより形成することができる。
【００６０】
ＢＰＳＧ膜６８の上に、ＢＰＳＧからなる厚さ１２００ｎｍの層間絶縁膜７２を形成する。層間絶縁膜７２は、ＢＰＳＧ膜を堆積させた後、リフローさせることにより形成することができる。
【００６１】
図６（Ｇ）に示すように、層間絶縁膜７２、ＢＰＳＧ膜６８、窒化シリコン膜６７、６２、及び酸化シリコン膜６０を貫通し、第１のサーチトランジスタＱａのゲート電極６の上面まで達するキャパシタ用ホール７５を形成する。キャパシタ用ホール７５は、図２（Ａ）に示した蓄積電極１５と同一の平面形状を有し、ビアホールＨ４及びゲート電極６に部分的に重なる。ビアホールＨ４に重なる領域においては、キャパシタ用ホール７５の底面に、ビアホールＨ４内に埋め込まれた導電性プラグの上面が露出する。
【００６２】
層間絶縁膜７２の上面及びキャパシタ用ホール７５の内面を覆うように、不純物がドープされた厚さ５０ｎｍのアモルファスシリコン膜を堆積させる。このアモルファスシリコン膜を化学機械研磨することにより、キャパシタ用ホール７５の内面上に、蓄積電極１５を残す。蓄積電極１５は、ビアホールＨ４内の導電性プラグを介してメモリセルトランジスタＴａの第２の不純物拡散領域８に接続されるとともに、第１のサーチトランジスタＱａのゲート電極６に直接接続される。
【００６３】
蓄積電極１５の表面の粗面化処理を行う。粗面化された蓄積電極１５の表面上に、窒化シリコンからなる厚さ５ｎｍのキャパシタ誘電体膜７６を形成する。図６（Ｇ）では、キャパシタ誘電体膜７６は１本の実線で示されている。
【００６４】
基板全面上に、不純物がドープされた厚さ１００ｎｍのアモルファスシリコン膜を堆積させ、パターニングすることにより、プレート電極７７を残す。プレート電極７７は、図２（Ａ）に示した蓄積電極１５を覆うとともに、複数のＣＡＭセル領域に跨って行方向に延在する。さらに、列方向に隣り合うプレート電極同士が、ビアホールＨ３及びＨ７と重ならない位置で、相互に連絡している。
【００６５】
図６（Ｈ）に示すように、層間絶縁膜７２の上に、酸化シリコンからなる厚さ５００ｎｍの層間絶縁膜８０を形成する。層間絶縁間８０は、高密度プラズマを用いたＣＶＤにより酸化シリコン膜を堆積させた後、ＣＭＰを行うことにより形成される。
【００６６】
メモリセルトランジスタＴａの第１の不純物拡散領域７に対応する位置に、層間絶縁膜８０及び７２を貫通するビアホールＨ３を形成する。第２のサーチトランジスタＰａの第２の不純物拡散領域１２に対応する位置に、層間絶縁膜８０から窒化シリコン膜６７までの積層構造を貫通するビアホールＨ５を形成する。繰り返し単位／Ｕの第２のサーチトランジスタＰｂのゲート電極１４に対応する位置に、層間絶縁膜８０から酸化シリコン膜６０までの積層構造を貫通するビアホールＨ６を形成する。
【００６７】
ビアホールＨ３、Ｈ５、及びＨ６の内面及び層間絶縁膜８０の上面上に、チタニウム（Ｔｉ）膜、チタニウムナイトライド（ＴｉＮ）膜、及びタングステン（Ｗ）膜を堆積させ、ＣＭＰを行う。これにより、ビアホールＨ３、Ｈ５、及びＨ６内に埋め込まれた導電性プラグが形成される。
【００６８】
図７に示すように、層間絶縁膜８０の上に、ビットラインＢＬ及び孤立導電膜２３を含む第１層目の配線層を形成する。その上に、補助ワードラインＷＬＡ、グランドラインＧＮＤ、及びマッチラインＭＬを含む第２層目の配線層を形成する。その上に、データバスラインＤＢ及び反転データバスライン／ＤＢを含む第３層目の配線層を形成する。
【００６９】
各配線層の配線は、基板側から順番に厚さ１０ｎｍのＴｉ膜、厚さ６０ｎｍのＴｉＮ膜、厚さ４００ｎｍのＡｌＣｕ合金膜、厚さ５ｎｍのＴｉ膜、及び厚さ７０ｎｍのＴｉＮ膜が積層された５層構造を有する。また、配線層間の層間絶縁膜は、プラズマＣＶＤにより堆積された酸化シリコンで形成され、その各々の厚さは７５０ｎｍである。
【００７０】
上記第１の実施例では、ビットラインＢＬ、反転ビットライン／ＢＬ、データバスラインＤＢ、反転データバスライン／ＤＢ、マッチラインＭＬ、及びグランドラインＧＮＤが、キャパシタの配置された層よりも上の金属配線層に配置されている。図１８に示した従来例のように、ビットラインＢＬやマッチラインＭＬがキャパシタの配置された層よりも下のシリコンの配線層で形成されている場合に比べて、配線の電気抵抗を小さくすることができる。また、集積度を高めることが可能になる。
【００７１】
また、上記第１の実施例では、図２（Ａ）に示したように、第１のサーチトランジスタＱａの第１の不純物拡散領域９、ゲート電極６、第２の不純物拡散領域１０、第２のサーチトランジスタＰａの第１の不純物拡散領域１１、ゲート電極５、及び第２の不純物拡散領域１２が、この順番に行方向に沿って並んでいる。メモリセルトランジスタＴａの第１の不純物拡散領域７、ゲート電極（ワードラインＷＬ）、第２の不純物拡散領域８、及び第２のサーチトランジスタＰａのゲート電極５が、この順番に列方向に沿って並んでいる。
【００７２】
第１のサーチトランジスタＱａは、メモリセルトランジスタＴａと第２のサーチトランジスタＰａとを結ぶ列方向の仮想直線の脇に配置されている。そのゲート電極は、列方向に関して、メモリセルトランジスタＴａの第２の不純物拡散領域８と重なる位置まで延在している。
【００７３】
第１のサーチトランジスタＱａとメモリセルトランジスタＴａとが、列方向に延在する１本の仮想直線上に配置された構成（比較例）にすると、蓄積電極１５の形状を列方向に長くしなければならなくなる。これに対し、第１の実施例の配置にすることにより、蓄積電極１５を行方向に長い形状にすることができる。このため、１つのＣＡＭセルの列方向の長さを短くすることが可能になる。なお、第１の実施例及び比較例のいずれの場合にも、行方向に第１及び第２のサーチトランジスタが並ぶため、第１の実施例の構成にしても、行方向に関してＣＡＭセルの長さは変わらない。このため、ＣＡＭセルの面積を小さくすることができる。
【００７４】
また、第１の実施例では、図７に示すように、メモリセルトランジスタＴａのゲート電極（ワードラインＷＬ）の上に、ＢＰＳＧ膜６８と同じエッチング特性を有する酸化シリコン膜（ゲート上部膜）６０が配置されている。ワードラインＷＬとゲート上部膜６０との側面を、窒化シリコンからなるサイドウォールスペーサが覆っている。このサイドウォールスペーサが、ビアホールＨ４の内面の一部を画定している。ゲート上部膜６０の上には、窒化シリコン膜（ゲート保護膜）６０、６７が配置されている。
【００７５】
ＢＰＳＧ膜６８とはエッチング特性の異なるサイドウォールスペーサ及びゲート保護膜６０、６７が、図５（Ｄ）に示した工程でビアホールＨ４を形成する時にゲート電極（ワードラインＷＬ）を保護する。また、図５（Ｅ）に示した工程で、窒化シリコン膜６２及び６７を異方性エッチングする時に、ゲート上部膜６０がゲート電極（ワードラインＷＬ）を保護する。
【００７６】
このように、ビアホールＨ４がワードラインＷＬに対して自己整合的に形成される。このため、ワードラインＷＬとビアホールＨ４との間に位置あわせ余裕を確保しなくてもよい。これにより、集積度を高めることができる。
【００７７】
次に、図８〜図１０を参照して、第２の実施例によるＣＡＭについて説明する。
図８（Ａ）に、第１層目の金属配線層のパターンを示す。この配線層よりも下の層の構成は、図２（Ａ）に示した第１の実施例によるＣＡＭの構成と同様である。
【００７８】
補助ワードラインＷＬＡ及びマッチラインＭＬが、ＣＡＭセル領域１内を行方向に通過する。補助ワードラインＷＬＡは、図２（Ａ）に示したワードラインＷＬと重なる位置に配置されている。マッチラインＭＬは、ワードラインＷＬと、活性領域２との間に配置されている。
【００７９】
マッチラインＭＬから分岐した分岐部ＭＬＢが、ビアホールＨ２内を経由して第１のサーチトランジスタＱａの第１の不純物拡散領域９に接続されている。同様に、ビアホールＨ９内を経由して、図２（Ａ）に示した繰り返し単位／Ｕの第１のサーチトランジスタＱｂの第１の不純物拡散領域に接続されている。
【００８０】
ビアホールＨ１から行方向にずれた位置に、上層配線と接続するためのビアホールＨ２１が配置されている。孤立導電膜９０が、ビアホールＨ１とＨ２１とを接続する。ビアホールＨ５の位置に、孤立導電膜９１、及び孤立導電膜９１を上層配線に接続するためのビアホールＨ２３が配置されている。ビアホールＨ３の位置に、孤立導電膜９２、及び孤立導電膜９２を上層配線に接続するためのビアホールＨ２４が配置されている。
【００８１】
繰り返し単位／Ｕ内に、線対称なパターンが形成されている。例えば、繰り返し単位Ｕ内のビアホールＨ２１及びＨ２４の対称の位置に、それぞれビアホールＨ２２及びＨ２５が配置されている。
【００８２】
図８（Ｂ）に、第２層目の金属配線層のパターンを示す。列方向に延在するデータバスラインＤＢ及び反転データバスライン／ＤＢが、ＣＡＭセル領域１内を通過する。データバスラインＤＢは、ビアホールＨ２１内、図８（Ａ）に示した孤立導電膜９０、及びビアホールＨ１内を経由して、図２（Ａ）に示した第１のサーチトランジスタＱａの第１の不純物拡散領域９に接続されている。反転データバスライン／ＤＢは、同様に図２（Ａ）に示した繰り返し単位／Ｕ内の第１のサーチトランジスタＱｂの第１の不純物拡散領域に接続されている。
【００８３】
ビアホールＨ２３の位置に、孤立導電膜９５、及び孤立導電膜９５を上層配線に接続するためのビアホールＨ３１が配置されている。ビアホールＨ２４の位置に、孤立導電膜９６、及び孤立導電膜９６を上層配線に接続するためのビアホールＨ３２が配置されている。繰り返し単位／Ｕ内においても、ビアホールＨ２５の位置に、孤立導電膜、及びビアホールＨ３３が配置されている。
【００８４】
図９（Ｃ）に、第３層目の金属配線層のパターンを示す。グランドラインＧＮＤがＣＡＭセル領域１内を行方向に通過する。グランドラインＧＮＤは、ビアホールＨ３１内、図８（Ｂ）に示した孤立導電膜９５、ビアホールＨ２３内、図８（Ａ）に示した孤立導電膜９１、及びビアホールＨ５内を経由して図２（Ａ）に示した第２のサーチトランジスタＰａの第２の不純物拡散領域１２に接続されている。
【００８５】
ビアホールＨ３２の位置に、孤立導電膜１００、及び孤立導電膜１００を上層配線に接続するためのビアホールＨ４１が配置されている。繰り返し単位／Ｕ内においても同様にビアホールＨ３３の位置に、孤立導電膜とビアホールＨ４２が配置されている。
【００８６】
図９（Ｄ）に、第４層目の金属配線層のパターンを示す。ビットラインＢＬ及び反転ビットライン／ＢＬが、ＣＡＭセル領域１内を列方向に通過している。ビットラインＢＬは、ビアホールＨ４１内、図９（Ｃ）に示した孤立導電膜１００、ビアホールＨ３２内、図８（Ｂ）に示した孤立導電膜９６、ビアホールＨ２４内、図８（Ａ）に示した孤立導電膜９２、及びビアホールＨ３内を経由して図２（Ａ）に示したメモリセルトランジスタＴａの第１の不純物拡散領域７に接続されている。反転ビットライン／ＢＬも同様に、ビアホールＨ４２内等を経由して図２（Ａ）に示した繰り返し単位／Ｕ内のメモリセルトランジスタＴｂの第１の不純物拡散領域に接続されている。
【００８７】
図１０に、第２の実施例によるＣＡＭの断面図を示す。図１０の断面図は、図２（Ａ）の一点鎖線Ａ４−Ａ４における断面図に相当する。層間絶縁膜８０の上に、補助ワードラインＷＬＡ、マッチラインＭＬ、孤立導電膜９１、９２等を含む第１層目の金属配線層が形成されている。その上に、層間絶縁膜を介して、データバスラインＤＢ、孤立導電膜９５、９６等を含む第２層目の金属配線層が配置されている。
【００８８】
その上に、層間絶縁膜を介して、グランドラインＧＮＤ、孤立導電膜１００等を含む第３層目の金属配線層が配置されている。その上に、層間絶縁膜を介して、ビットラインＢＬ、反転ビットライン／ＢＬを含む第４層目の金属配線層が配置されている。
【００８９】
上記第２の実施例では、ビットラインＢＬ及び反転ビットライン／ＢＬが、マッチラインＭＬ、データバスラインＤＢ、反転データバスライン／ＤＢ、及びグランドラインＧＮＤのいずれの配線よりも上の配線層に配置されている。図２（Ａ）に示したように、第２のサーチトランジスタＰａ及びＰｂが配置された領域の近傍に、ビアホールＨ１、Ｈ５、Ｈ６等が密集している。第１の実施例のようにビットラインＢＬを第１層目の配線層に配置すると、図２（Ｂ）に示すように、ビットラインＢＬを、ビアホールＨ１、Ｈ５、及びＨ６の密集する領域を避けて配置しなければならない。このため、１つのＣＡＭセル領域１内に、ビアホールＨ２、ビットラインＢＬ、ビアホールＨ１、Ｈ６、及び反転ビットライン／ＢＬの５つのパターンを、相互に重ねることなく行方向に配列させなければならない。これらのパターンの間には、位置合わせ余裕分の間隔を確保しなければならない。
【００９０】
これに対し、第２の実施例の第１層目の配線層では、図８（Ａ）に示したように、ビアホールＨ２１をビアホールＨ１から行方向にずらせているが、ビアホールＨ２１をビアホールＨ１の直上に配置してもよい。この場合には、ビアホールＨ２、Ｈ１、Ｈ６の３つのパターンを行方向に配列させればよい。
【００９１】
また、第２層目の配線層では、図８（Ｂ）に示したように、データバスラインＤＢ、ビアホールＨ２４、Ｈ２５、及び反転データバスライン／ＤＢの４つのパターンを行方向に配列させればよい。第３及び第４層目の配線層においては、２つのパターンのみを行方向に配列させればよい。このように、第２の実施例の場合には、ＣＡＭセル領域１内に、行方向に配列させるべき最大のパターン数は４である。
【００９２】
第２の実施例の配線構造を採用すると、第１の実施例の配線構造を採用した場合に比べて、配線層の数を１層分増やさなければならないが、ＣＡＭセル領域１の行方向の長さを短くすることが可能になる。特に、第１の実施例の図２（Ｂ）に示した第１層目の配線ピッチがＣＡＭセル領域１の行方向の長さを決めている場合に、第２の実施例が有効である。また、周辺回路において４層の金属配線層が採用されている場合には、第２の実施例の配線構造を採用することによる配線層数の実質的な増加はない。
【００９３】
次に、図１１〜図１３を参照して、第３の実施例によるＣＡＭの製造方法について説明する。第３の実施例によるＣＡＭの等価回路は、図１（Ａ）に示した第１の実施例の等価回路と同一である。また、半導体基板表面上の各トランジスタ及びキャパシタの配置も、図２（Ａ）に示した第１の実施例の配置と同様である。図１１〜図１３の各図は、図２（Ａ）の一点鎖線Ａ４−Ａ４における断面図に相当する。
【００９４】
図１１（Ａ）に示すように、シリコンからなる半導体基板５０の表層部に、ＳＴＩにより素子分離絶縁領域５１を形成する。素子分離絶縁領域５１により、メモリセルトランジスタ用の活性領域３ａ及びサーチトランジスタ用の活性領域２が画定される。必要なウェルを形成し、閾値電圧制御のためのイオン注入を行う。
【００９５】
活性領域３ａの表面上に、酸化シリコンからなる厚さ８ｎｍのゲート絶縁膜１０５を形成するとともに、もう一方の活性領域２の表面上に酸化シリコンからなる厚さ４ｎｍのゲート絶縁膜１０６を形成する。
【００９６】
ゲート絶縁膜１０５及び１０６を覆うように、基板全面上に、ゲート電極となる厚さ１８０ｎｍの多結晶シリコン膜１０８をＣＶＤにより形成する。メモリセルトランジスタが配置される活性領域３ａ上の多結晶シリコン膜１０８にリン（Ｐ）を注入する。多結晶シリコン膜１０８の上に、厚さ１７０ｎｍの酸化シリコン膜１０９をＣＶＤにより形成する。
【００９７】
図１１（Ｂ）に示すように、酸化シリコン膜１０９を部分的にエッチングし、メモリセルトランジスタが配置される活性領域３ａの上にのみ酸化シリコン膜１０９を残す。
【００９８】
図１１（Ｃ）に示すように、ゲート絶縁膜１０５、１０６、多結晶シリコン膜１０８、及び酸化シリコン膜１０９をパターニングし、メモリセルトランジスタＴａのゲート電極（ワードラインＷＬ）、第１のサーチトランジスタＱａのゲート電極１１１、及び第２のサーチトランジスタＰａのゲート電極１１０を残す。なお、図の右端の素子分離絶縁領域５１の上に、繰り返し単位／Ｕの第２のサーチトランジスタＰｂのゲート電極１１２が示されている。ワードラインＷＬの上には、酸化シリコン膜１０９が残っている。
【００９９】
基板表層部にイオン注入を行い、メモリセルトランジスタＴａのソース及びドレインになる第１の不純物拡散領域１１５及び第２の不純物拡散領域１１６、及びサーチトランジスタＰａ、Ｑａのソース及びドレインのエクステンション部１１７を形成する。
【０１００】
図１２（Ｄ）に示すように、基板全面上に厚さ６０ｎｍの窒化シリコン膜を堆積させた後、活性領域３ａに対応する領域をレジストパターンで覆って異方性エッチングする。活性領域３ａの上に、窒化シリコン膜１２０が残り、サーチトランジスタＱａ、Ｐａ、Ｐｂのゲート電極１１１、１１０、１１２の側面上に窒化シリコンからなるサイドウォールスペーサ１２１が残る。
【０１０１】
基板表層部にイオン注入を行い、第２のサーチトランジスタＰａのソース及びドレインになる第１の不純物拡散領域１１８及び第２の不純物拡散領域１１９を形成する。図１２（Ｄ）には現れていないが、第１のサーチトランジスタＱａのソース及びドレイン領域も同時に形成される。
【０１０２】
サーチトランジスタＰａ、Ｑａのソース及びドレイン領域上、ゲート電極上に、例えばコバルトシリサイドからなる金属シリサイド膜１２５を形成する。活性領域３ａの上は窒化シリコン膜１２０で覆われているため、メモリセルトランジスタＴａのソース及びドレイン領域の上、及びワードラインＷＬの上には金属シリサイド膜が形成されない。
【０１０３】
図１２（Ｅ）に示すように、基板全面上に厚さ２５ｎｍの窒化シリコン膜１２８を堆積させる。窒化シリコン膜１２８の上に、ＢＰＳＧ膜の堆積、リフロー、及びＣＭＰを行うことにより、厚さ７００ｎｍのＢＰＳＧ膜１２９を形成する。
【０１０４】
図１２（Ｆ）に示すように、メモリセルトランジスタＴａの第１の不純物拡散領域１１５を露出させるビアホールＨ５１、及び第２の不純物拡散領域１１６と第１のサーチトランジスタＱａのゲート電極１１１の上面の一部を露出させるビアホールＨ５２を形成する。ビアホールＨ５１及びＨ５２は、ＢＰＳＧ膜１２９を貫通する穴を形成した後、その穴の内面に露出した窒化シリコン膜１２８と１２０とを異方性エッチングすることにより形成される。
【０１０５】
図１３（Ｇ）に示すように、ビアホールＨ５１及びＨ５２内に、不純物がドープされたアモルファスシリコンからなる導電性プラグを埋め込む。ビアホールＨ５２内に埋め込まれた導電性プラグは、メモリセルトランジスタＴａの第２の不純物拡散領域１１６及び第１のサーチトランジスタＱａのゲート電極１１１の双方に電気的に接続される。第１のサーチトランジスタＱａのゲート電極１１１の上面のうち、ビアホールＨ５２内に埋め込まれた導電性プラグに接する領域に隣接した一部の領域上には、窒化シリコン膜１２０が残っている。
【０１０６】
ＢＰＳＧ膜１２９の上に、ＢＰＳＧ膜を堆積させてリフロー処理を行うことにより、厚さ１２００ｎｍの層間絶縁膜１３０を形成する。ビアホールＨ５２の少なくとも一部と重なる位置に、層間絶縁膜１３０を貫通するキャパシタ用ホール１３１を形成する。キャパシタ用ホール１３１の底面に、ビアホールＨ５２内に埋め込まれた導電性プラグの上面が露出する。キャパシタ用ホール１３１は、ワードラインＷＬやゲート電極１１１の上面までは達しない。
【０１０７】
図１３（Ｈ）に示すように、キャパシタ用ホール１３１の配置された位置に、蓄積電極１３５、キャパシタ誘電体膜、及びプレート電極１３６からなるキャパシタを形成する。層間絶縁膜１３０の上に、酸化シリコンからなる厚さ５００ｎｍの層間絶縁膜１３８を形成する。
【０１０８】
ビアホールＨ５１に対応する位置に、層間絶縁膜１３８及び１３０を貫通するビアホールＨ５５を形成する。第２のサーチトランジスタＰａの第２の不純物拡散領域１１９に対応する位置に、第２の不純物拡散領域１１９上の金属シリサイド膜１２５を露出させるビアホールＨ５６を形成する。さらに、繰り返し単位／Ｕ内の第２のサーチトランジスタＴｂのゲート電極１１２の上面を露出させるビアホールＨ５７を形成する。ビアホールＨ５５、Ｈ５６、及びＨ５７内に導電性プラグを埋め込む。
【０１０９】
層間絶縁膜１３８よりも上に金属配線層の構成は、第１または第２の実施例の構成と同様である。
図１４に、第３の実施例によるＣＡＭセルの一部分の平面図を示す。蓄積電極１３５の一部が、ワードラインＷＬに重なっている。図１３（Ｈ）に示したように、キャパシタ用ホール１３１がワードラインＷＬの上面まで達しない。このような構成にしたことにより、蓄積電極１３５をワードラインＷＬに重ねることが可能になる。蓄積電極１３５の占める領域を広くすることができるため、キャパシタの容量を大きくすることが可能になる。
【０１１０】
図１４では、第１のサーチトランジスタＱａのゲート電極１１１の外周の一部が、メモリセルトランジスタＴａの第２の不純物拡散領域１１６の外周の一部と一致している場合を示した。ゲート電極１１１が第２の不純物拡散領域１１６と部分的に重なるような構成にしてもよい。
【０１１１】
第３の実施例の場合にも、第１の実施例の場合と同様に、ワードラインＷＬに対してビアホールＨ５２を自己整合的に形成することができる。また、第３の実施例の場合には、サーチトランジスタＰａ及びＱａのゲート電極１１０及び１１の上面に金属シリサイド膜１２５を形成することができる。
【０１１２】
次に、図１５及び図１６を参照して、第４の実施例によるＣＡＭの製造方法について説明する。
図１５（Ａ）に示すＢＰＳＧ膜６８よりも下の層の構造は、図５（Ｆ）に示した第１の実施例のＢＰＳＧ膜６８よりも下の層の構造と同じである。図１５（Ａ）の各構成部分には、図５（Ｆ）の対応する構成部分に付された参照符号と同一の参照符号が付されている。
【０１１３】
図１５（Ｂ）に示すように、ＢＰＳＧ膜６８の上に、厚さ２００ｎｍのＢＰＳＧ膜１４０を形成する。ＢＰＳＧ膜１４０に、ビアホールＨ４内に埋め込まれた導電性プラグの上面まで達するビアホールＨ６１を形成する。さらに、第１のサーチトランジスタＱａのゲート電極６の上面まで達するビアホールＨ６２を形成する。
【０１１４】
図１６に示すように、ビアホールＨ６１及びＨ６２内に、不純物がドープされたアモルファスシリコンからなる導電性プラグを埋め込む。ＢＰＳＧ膜１４０の上に、厚さ１２００ｎｍのＢＰＳＧ膜１４１を、ＣＶＤ、リフロー、及びＣＭＰを行うことにより形成する。
【０１１５】
ビアホールＨ６１及びＨ６２の双方に重なる位置に、ＢＰＳＧ膜１４１を貫通するキャパシタ用ホール１４５を形成する。キャパシタ用ホール１４５が形成された位置に、蓄積電極１４６、キャパシタ誘電体膜、及びプレート電極１４７からなるキャパシタを形成する。
【０１１６】
ＢＰＳＧ膜１４１の上に、酸化シリコンからなる厚さ５００ｎｍの層間絶縁膜１５０を形成する。図６（Ｈ）に示した第１の実施例のビアホールＨ３、Ｈ５及びＨ６に相当するビアホールを形成する。層間絶縁膜１５０よりも上の金属配線層の構成は、第１の実施例の場合と同様である。
【０１１７】
図１７に、第４の実施例によるＣＡＭセルの一部の平面図を示す。第３の実施例の場合と同様に、蓄積電極１４６の一部がワードラインＷＬと重なっている。これにより、キャパシタの容量を大きくすることができる。
【０１１８】
第３の実施例の場合には、図１１（Ｂ）及び（Ｃ）に示したように、ゲート電極のパターニング時に、基板表面に段差が形成されている。これに対し、第４の実施例の場合には、ゲート電極のパターニング時に、基板表面が平坦である。このため、微細なゲートパターンを形成する場合に特に有効である。
【０１１９】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１２０】
上記実施例から、以下の付記に記載された発明が導出される。
（付記１） 半導体基板の表面上に、相互に交差する第１及び第２の方向に規則的に配置された複数のセルであって、該セルの各々が、メモリセルトランジスタ、第１のサーチトランジスタ、第２のサーチトランジスタ、及びキャパシタを含み、各トランジスタが、ゲート電極と、その両側に配置された第１及び第２の不純物拡散領域とを含み、該キャパシタが蓄積電極とプレート電極とを含み、該第１のサーチトランジスタと第２のサーチトランジスタとが相互に直列に接続されてサーチ回路を構成し、該メモリセルトランジスタの第２の不純物拡散領域が該キャパシタの蓄積電極及び該第１のサーチトランジスタのゲート電極に接続された前記セルと、
相互に交差するように配置されたワードラインとビットラインであって、該ワードラインとビットラインとの交差箇所に１つのセルが対応し、対応するセルのメモリセルトランジスタのゲート電極に接続されたワードラインと、対応するセルのメモリセルトランジスタの第１の不純物拡散領域に接続されたビットラインと、
相互に交差するように配置されたデータバスラインとマッチラインであって、該データバスラインとマッチラインとの交差箇所に１つのセルが対応し、対応するセルの第２のサーチトランジスタのゲート電極に接続されたデータバスラインと、対応するサーチ回路の一方の第１の端子に接続されたマッチラインと、
前記複数のセルのサーチ回路の他方の第２の端子に接地電圧を印加するグランドラインと
を有し、
前記ビットライン、データバスライン、マッチライン、及びグランドラインが、前記キャパシタの配置された層よりも上の配線層に配置されている半導体装置。
【０１２１】
（付記２） 前記ビットライン、データバスライン、マッチライン、及びグランドラインが、金属で形成されている付記１に記載の半導体装置。
（付記３） 前記第２のサーチトランジスタの第１の不純物拡散領域、ゲート電極、及び第２の不純物拡散領域が、この順番に第１の方向に沿って並び、前記メモリセルトランジスタの第１の不純物拡散領域、ゲート電極、及び第２の不純物拡散領域、前記第２のサーチトランジスタのゲート電極が、第２の方向に沿ってこの順番に並び、前記第１のサーチトランジスタのゲート電極が、第２の方向に関して、前記メモリセルトランジスタの第２の不純物拡散領域と重なる位置まで延在している付記１または２に記載の半導体装置。
【０１２２】
（付記４） 前記ビットラインが、前記キャパシタが配置された層よりも１つ上の配線層に配置され、前記第１及び第２のサーチトランジスタが、前記第１の方向に延在する第１の活性領域内に配置され、該第１及び第２のサーチトランジスタのゲート電極の各々が該第１の活性領域と交差し、前記ビットラインが、前記第１のサーチトランジスタのゲート電極と前記第１の活性領域との交差箇所と重なる位置で前期第１の活性領域と交差している付記３に記載の半導体装置。
【０１２３】
（付記５） 前記ビットラインが、前記マッチライン、データバスライン、及びグランドラインのいずれよりも上の配線層に配置されている付記１〜３のいずれかに記載の半導体装置。
【０１２４】
（付記６） さらに、前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記メモリセルトランジスタの第２の不純物拡散領域まで達する第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記第１の導電性部材及び前記第１のサーチトランジスタのゲート電極に重なり、該第１の導電性部材と重なる領域においては、前記第２の層間絶縁膜を貫通して該第１の導電性部材の上面まで達し、該第１のサーチトランジスタのゲート電極と重なる領域においては、前記第２の層間絶縁膜及び前記第１の層間絶縁膜を貫通し、前記第１のサーチトランジスタのゲート電極の上面まで達するキャパシタ用ホールとを含み、
前記キャパシタが、
前記キャパシタ用ホールの内面を覆い、前記第１の導電性部材と前記第１のサーチトランジスタのゲート電極との双方に接続された蓄積電極と、
前記蓄積電極の表面を覆うキャパシタ誘電体膜と、
前記キャパシタ誘電体膜を介して、前記蓄積電極とともに前記キャパシタを構成するプレート電極と
を含む付記１〜５のいずれかに記載の半導体装置。
【０１２５】
（付記７） さらに、
前記メモリセルトランジスタのゲート電極の上、及び前記第１のサーチトランジスタのゲート電極の上に配置され、前記第１の層間絶縁膜と同じエッチング特性を有するゲート上部膜と、
前記メモリセルトランジスタのゲート電極とその上のゲート上部膜の側面を覆い、前記第１の層間絶縁膜とは異なるエッチング特性を有する絶縁材料で形成され、前記第１のビアホールの側面の一部を画定する第１のサイドウォールスペーサと、
前記メモリセルトランジスタのゲート電極上の前記ゲート上部膜と前記第１の層間絶縁膜との間に配置され、前記第１のサイドウォールスペーサと同じ材料で形成されたゲート保護膜と
を有し、前記キャパシタ用ホールが、前記第１のサーチトランジスタのゲート電極上のゲート上部膜を貫通し、ゲート電極まで達している付記６に記載の半導体装置。
【０１２６】
（付記８） さらに、前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記半導体基板の表面の法線に平行な視線で見たとき、前記メモリセルトランジスタの第２の不純物拡散領域及び前記第１のサーチトランジスタのゲート電極に重なり、前記メモリセルトランジスタの第２の不純物拡散領域及び前記第１のサーチトランジスタのゲート電極まで達する第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と
を含み、前記キャパシタが、前記第１の層間絶縁膜の上に配置され、該キャパシタの蓄積電極が前記第１の導電性部材に接続されている付記１〜５のいずれかに記載の半導体装置。
【０１２７】
（付記９） 前記ワードラインが、前記メモリセルトランジスタのゲート電極を延在して構成され、
さらに、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記第１の導電性部材及び前記ワードラインに重なり、該第１の導電性部材の上面まで達し、前記第１の層間絶縁膜は貫通しないキャパシタ用ホールと
を含み、
前記キャパシタが、
前記キャパシタ用ホールの内面を覆い、前記第１の導電性部材及び前記第１のサーチトランジスタのゲート電極に接続された蓄積電極と、
前記蓄積電極の表面を覆うキャパシタ誘電体膜と、
前記キャパシタ誘電体膜を介して、前記蓄積電極とともに前記キャパシタを構成するプレート電極と
を含む付記８に記載の半導体装置。
【０１２８】
（付記１０） さらに、
前記メモリセルトランジスタのゲート電極の上面上に配置され、絶縁材料からなるゲート上部膜と、
前記ゲート上部膜の上面と、前記第１の層間絶縁膜との間に配置され、前記第１の層間絶縁膜とは異なるエッチング特性を有する絶縁材料で形成された第１の保護膜と、
前記メモリセルトランジスタのゲート電極及びゲート上部膜の側面、及び前記第１のサーチトランジスタのゲート電極の側面を覆い、前記第１の保護膜と同一材料で形成され、前記第１のビアホールの側面を画定するサイドウォールスペーサと、
前記第１のサーチトランジスタのゲート電極の上面のうち前記第１の導電性部材に接する領域に隣接した一部の領域を覆い、前記第１の保護膜と同一の材料で形成された第２の保護膜と
を有する付記８または９に記載の半導体装置。
【０１２９】
（付記１１） さらに、
前記メモリセルトランジスタのゲート電極の上面上、及び前記第１のサーチトランジスタのゲート電極の上面上に配置され、絶縁材料で形成されたゲート上部膜と、
前記メモリセルトランジスタのゲート電極の側面とその上のゲート上部膜の側面、及び前記第１のサーチトランジスタのゲート電極とその上のゲート上部膜の側面を覆い、前記ゲート上部膜とはエッチング特性の異なる絶縁材料で形成されたサイドウォールスペーサと、
前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記メモリセルトランジスタの第２の不純物拡散領域まで達し、側面の一部が前記サイドウォールスペーサで画定された第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通し、前記第１の導電性部材の上面まで達する第２のビアホールと、
前記第２の層間絶縁膜、前記第１の層間絶縁膜、及び前記第１のサーチトランジスタのゲート電極上のゲート上部膜を貫通し、該第１のサーチトランジスタのゲート電極まで達する第３のビアホールと、
前記第２のビアホール内に埋め込まれた第２の導電性部材と、
前記第３のビアホール内に埋め込まれた第３の導電性部材と
を含み、前記キャパシタが前記第２の層間絶縁膜の上に配置され、該キャパシタの蓄積電極が前記第２の導電性部材及び第３の導電性部材に接触する付記１〜５のいずれかに記載の半導体装置。
【０１３０】
（付記１２） 半導体基板の表面上に、相互に交差する第１及び第２の方向に規則的に配置された複数のセルであって、該セルの各々が、メモリセルトランジスタ、第１のサーチトランジスタ、第２のサーチトランジスタ、及びキャパシタを含み、各トランジスタが、ゲート電極と、その両側に配置された第１及び第２の不純物拡散領域とを含み、該キャパシタが蓄積電極とプレート電極とを含み、該第１のサーチトランジスタと第２のサーチトランジスタとが相互に直列に接続されてサーチ回路を構成し、該メモリセルトランジスタの第２の不純物拡散領域が該キャパシタの蓄積電極及び該第１のサーチトランジスタのゲート電極に接続された前記セルと、
相互に交差するように配置されたワードラインとビットラインであって、該ワードラインとビットラインとの交差箇所に１つのセルが対応し、対応するセルのメモリセルトランジスタのゲート電極に接続されたワードラインと、対応するセルのメモリセルトランジスタの第１の不純物拡散領域に接続されたビットラインと、
相互に交差するように配置されたデータバスラインとマッチラインであって、該データバスラインとマッチラインとの交差箇所に１つのセルが対応し、対応するセルの第２のサーチトランジスタのゲート電極に接続されたデータバスラインと、対応するサーチ回路の一方の第１の端子に接続されたマッチラインと、
前記複数のセルのサーチ回路の他方の第２の端子に接地電圧を印加するグランドラインと
前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記メモリセルトランジスタの第２の不純物拡散領域まで達する第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記第１の導電性部材及び前記第１のサーチトランジスタのゲート電極に部分的に重なり、該第１の導電性部材と重なる領域においては、前記第２の層間絶縁膜を貫通して該第１の導電性部材の上面まで達し、該第１のサーチトランジスタのゲート電極と重なる領域においては、前記第２の層間絶縁膜及び前記第１の層間絶縁膜を貫通し、前記第１のサーチトランジスタのゲート電極の上面まで達するキャパシタ用ホールとを有し、
前記キャパシタが、
前記キャパシタ用ホールの内面を覆い、前記第１の導電性部材及び前記第１のサーチトランジスタのゲート電極に接続された蓄積電極と、
前記蓄積電極の表面を覆うキャパシタ誘電体膜と、
前記キャパシタ誘電体膜を介して、前記蓄積電極とともに前記キャパシタを構成するプレート電極と
を含む半導体装置。
【０１３１】
（付記１３） 半導体基板の表面上に、相互に交差する第１及び第２の方向に規則的に配置された複数のセルであって、該セルの各々が、メモリセルトランジスタ、第１のサーチトランジスタ、第２のサーチトランジスタ、及びキャパシタを含み、各トランジスタが、ゲート電極と、その両側に配置された第１及び第２の不純物拡散領域とを含み、該キャパシタが蓄積電極とプレート電極とを含み、該第１のサーチトランジスタと第２のサーチトランジスタとが相互に直列に接続されてサーチ回路を構成し、該メモリセルトランジスタの第２の不純物拡散領域が該キャパシタの蓄積電極及び該第１のサーチトランジスタのゲート電極に接続された前記セルと、
相互に交差するように配置されたワードラインとビットラインであって、該ワードラインとビットラインとの交差箇所に１つのセルが対応し、対応するセルのメモリセルトランジスタのゲート電極に接続されたワードラインと、対応するセルのメモリセルトランジスタの第１の不純物拡散領域に接続されたビットラインと、
相互に交差するように配置されたデータバスラインとマッチラインであって、該データバスラインとマッチラインとの交差箇所に１つのセルが対応し、対応するセルの第２のサーチトランジスタのゲート電極に接続されたデータバスラインと、対応するサーチ回路の一方の第１の端子に接続されたマッチラインと、
前記複数のセルのサーチ回路の他方の第２の端子に接地電圧を印加するグランドラインと
前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記半導体基板の表面の法線に平行な視線で見たとき、前記メモリセルトランジスタの第２の不純物拡散領域及び前記第１のサーチトランジスタのゲート電極に重なり、前記メモリセルトランジスタの第２の不純物拡散領域及び前記第１のサーチトランジスタのゲート電極まで達する第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と
を有し、前記キャパシタが、前記第１の層間絶縁膜の上に配置され、該キャパシタの蓄積電極が前記第１の導電性部材に接続されている半導体装置。
【０１３２】
（付記１４） 前記ワードラインが、前記メモリセルトランジスタのゲート電極を延在して構成され、
さらに、前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記第１の導電性部材及び前記ワードラインに重なり、該第１の導電性部材の上面まで達し、前記第１の層間絶縁膜は貫通しないキャパシタ用ホールと
を含み、
前記キャパシタが、
前記キャパシタ用ホールの内面を覆い、前記第１の導電性部材及び前記第１のサーチトランジスタのゲート電極に接続された蓄積電極と、
前記蓄積電極の表面を覆うキャパシタ誘電体膜と、
前記キャパシタ誘電体膜を介して、前記蓄積電極とともに前記キャパシタを構成するプレート電極と
を含む付記１３に記載の半導体装置。
【０１３３】
（付記１５） 半導体基板の表面上に、相互に交差する第１及び第２の方向に規則的に配置された複数のセルであって、該セルの各々が、メモリセルトランジスタ、第１のサーチトランジスタ、第２のサーチトランジスタ、及びキャパシタを含み、各トランジスタが、ゲート電極と、その両側に配置された第１及び第２の不純物拡散領域とを含み、該キャパシタが蓄積電極とプレート電極とを含み、該第１のサーチトランジスタと第２のサーチトランジスタとが相互に直列に接続されてサーチ回路を構成し、該メモリセルトランジスタの第２の不純物拡散領域が該キャパシタの蓄積電極及び該第１のサーチトランジスタのゲート電極に接続された前記セルと、
相互に交差するように配置されたワードラインとビットラインであって、該ワードラインとビットラインとの交差箇所に１つのセルが対応し、対応するセルのメモリセルトランジスタのゲート電極に接続されたワードラインと、対応するセルのメモリセルトランジスタの第１の不純物拡散領域に接続されたビットラインと、
相互に交差するように配置されたデータバスラインとマッチラインであって、該データバスラインとマッチラインとの交差箇所に１つのセルが対応し、対応するセルの第２のサーチトランジスタのゲート電極に接続されたデータバスラインと、対応するサーチ回路の一方の第１の端子に接続されたマッチラインと、
前記複数のセルのサーチ回路の他方の第２の端子に接地電圧を印加するグランドラインと
前記メモリセルトランジスタのゲート電極の上面上、及び前記第１のサーチトランジスタのゲート電極の上面上に配置され、絶縁材料で形成されたゲート上部膜と、
前記メモリセルトランジスタのゲート電極の側面とその上のゲート上部膜の側面、及び前記第１のサーチトランジスタのゲート電極とその上のゲート上部膜の側面を覆い、前記ゲート上部膜とはエッチング特性の異なる絶縁材料で形成されたサイドウォールスペーサと、
前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記メモリセルトランジスタの第２の不純物拡散領域まで達し、側面の一部が前記サイドウォールスペーサで画定された第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通し、前記第１の導電性部材の上面まで達する第２のビアホールと、
前記第２の層間絶縁膜、前記第１の層間絶縁膜、及び前記第１のサーチトランジスタのゲート電極上のゲート上部膜を貫通し、該第１のサーチトランジスタのゲート電極まで達する第３のビアホールと、
前記第２のビアホール内に埋め込まれた第２の導電性部材と、
前記第３のビアホール内に埋め込まれた第３の導電性部材と
を含み、前記キャパシタが前記第２の層間絶縁膜の上に配置され、該キャパシタの蓄積電極が前記第２の導電性部材及び第３の導電性部材に接触する半導体装置。
【０１３４】
（付記１６） 前記ワードラインが、前記メモリセルトランジスタのゲート電極を延在して構成され、
さらに、前記第２の層間絶縁膜の上に形成された第３の層間絶縁膜と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記第２の導電性部材、前記第３の導電性部材及び前記ワードラインに重なり、該第２及び第３の導電性部材の上面まで達し、前記第２の層間絶縁膜は貫通しないキャパシタ用ホールと
を含み、
前記キャパシタが、
前記キャパシタ用ホールの内面を覆い、前記第１の導電性部材及び前記第１のサーチトランジスタのゲート電極に接続された蓄積電極と、
前記蓄積電極の表面を覆うキャパシタ誘電体膜と、
前記キャパシタ誘電体膜を介して、前記蓄積電極とともに前記キャパシタを構成するプレート電極と
を含む付記１５に記載の半導体装置。
【０１３５】
【発明の効果】
以上説明したように、本発明によれば、メモリ素子にＤＲＡＭを用いたＣＡＭの集積度を高めることが可能になる。
【図面の簡単な説明】
【図１】（Ａ）は、本発明の実施例によるＣＡＭの等価回路図であり、（Ｂ）は、論理値表であり、（Ｃ）は、実施例の変形例の等価回路図である。
【図２】（Ａ）は、第１の実施例によるＣＡＭの金属配線層よりも下層のレイアウトを示す平面図であり、（Ｂ）は第１層目の金属配線層の平面図である。
【図３】（Ａ）は、第１の実施例によるＣＡＭの第２層目の金属配線層の平面図であり、（Ｂ）は、第３層目の金属配線層の平面図である。
【図４】第１の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その１）である。
【図５】第１の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その２）である。
【図６】第１の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その３）である。
【図７】第１の実施例によるＣＡＭの断面図である。
【図８】（Ａ）は、第１層目の金属配線層の平面図であり、（Ｂ）は、第２層目の金属配線層の平面図である。
【図９】（Ｃ）は、第３層目の金属配線層の平面図であり、（Ｄ）は、第４層目の金属配線層の平面図である。
【図１０】第２の実施例によるＣＡＭの断面図である。
【図１１】第３の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その１）である。
【図１２】第３の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その２）である。
【図１３】第３の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その３）である。
【図１４】第３の実施例によるＣＡＭの金属配線層よりも下層の一部のレイアウトを示す平面図である。
【図１５】第４の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その１）である。
【図１６】第４の実施例によるＣＡＭの製造方法を説明するための製造途中の基板の断面図（その２）である。
【図１７】第４の実施例によるＣＡＭの金属配線層よりも下層の一部のレイアウトを示す平面図である。
【図１８】従来のＣＡＭの一部の断面図である。
【符号の説明】
１ ＣＡＭセル領域
２、３ａ、３ｂ 活性領域
５、６、１４ ゲート電極
７、８、９、１０、１１、１２ 不純物拡散領域
１５ 蓄積電極
２１、２２、２３、３１ 孤立導電膜
５０ 半導体基板
５１ 素子分離絶縁領域
５５、５６ ゲート絶縁膜
５８ アモルファスシリコン膜
５９ タングステンシリサイド膜
６０ 酸化シリコン膜
６２、６７ 窒化シリコン膜
６３ サイドウォールスペーサ
６５ 金属シリサイド膜
６８ ＢＰＳＧ膜
７０ レジスト膜
７２、８０ 層間絶縁膜
７５ キャパシタ用ホール
７６ キャパシタ誘電体膜
７７ プレート電極
９０、９１、９２、９５、９６、１００ 孤立導電膜
１０５、１０６ ゲート絶縁膜
１０８ 多結晶シリコン膜
１０９ 酸化シリコン膜
１１０、１１１、１１２ ゲート電極
１１５、１１６、１１８、１１９ 不純物拡散領域
１１７ エクステンション部
１２０ 窒化シリコン膜
１２１ サイドウォールスペーサ
１２５ 金属シリサイド膜
１２８ 窒化シリコン膜
１２９ ＢＰＳＧ膜
１３０ 層間絶縁膜
１３１ キャパシタ用ホール
１３５ 蓄積電極
１３６ プレート電極
１３８ 層間絶縁膜
１４０、１４１ ＢＰＳＧ膜
１４５ キャパシタ用ホール
１４６ 蓄積電極
１４７ プレート電極
１５０ 層間絶縁膜
Claims (10)
- 半導体基板の表面上に、相互に交差する第１及び第２の方向に規則的に配置された複数のセルであって、該セルの各々が、メモリセルトランジスタ、第１のサーチトランジスタ、第２のサーチトランジスタ、及びキャパシタを含み、各トランジスタが、ゲート電極と、その両側に配置された第１及び第２の不純物拡散領域とを含み、該キャパシタが蓄積電極とプレート電極とを含み、該第１のサーチトランジスタと第２のサーチトランジスタとが相互に直列に接続されてサーチ回路を構成し、該メモリセルトランジスタの第２の不純物拡散領域が該キャパシタの蓄積電極及び該第１のサーチトランジスタのゲート電極に接続された前記セルと、
相互に交差するように配置されたワードラインとビットラインであって、該ワードラインとビットラインとの交差箇所に１つのセルが対応し、対応するセルのメモリセルトランジスタのゲート電極に接続されたワードラインと、対応するセルのメモリセルトランジスタの第１の不純物拡散領域に接続されたビットラインと、
相互に交差するように配置されたデータバスラインとマッチラインであって、該データバスラインとマッチラインとの交差箇所に１つのセルが対応し、対応するセルの第２のサーチトランジスタのゲート電極に接続されたデータバスラインと、対応するサーチ回路の一方の第１の端子に接続されたマッチラインと、
前記複数のセルのサーチ回路の他方の第２の端子に接地電圧を印加するグランドラインと
を有し、
前記ビットライン、データバスライン、マッチライン、及びグランドラインが、前記キャパシタの配置された層よりも上の配線層に配置されている半導体装置。 - 前記第２のサーチトランジスタの第１の不純物拡散領域、ゲート電極、及び第２の不純物拡散領域が、この順番に第１の方向に沿って並び、前記メモリセルトランジスタの第１の不純物拡散領域、ゲート電極、及び第２の不純物拡散領域、前記第２のサーチトランジスタのゲート電極が、第２の方向に沿ってこの順番に並び、前記第１のサーチトランジスタのゲート電極が、第２の方向に関して、前記メモリセルトランジスタの第２の不純物拡散領域と重なる位置まで延在している請求項１に記載の半導体装置。
- 前記ビットラインが、前記キャパシタが配置された層よりも１つ上の配線層に配置され、前記第１及び第２のサーチトランジスタが、前記第１の方向に延在する第１の活性領域内に配置され、該第１及び第２のサーチトランジスタのゲート電極の各々が該第１の活性領域と交差し、前記ビットラインが、前記第１のサーチトランジスタのゲート電極と前記第１の活性領域との交差箇所と重なる位置で前期第１の活性領域と交差している請求項２に記載の半導体装置。
- 前記ビットラインが、前記マッチライン、データバスライン、及びグランドラインのいずれよりも上の配線層に配置されている請求項１または２に記載の半導体装置。
- さらに、前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記メモリセルトランジスタの第２の不純物拡散領域まで達する第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記第１の導電性部材及び前記第１のサーチトランジスタのゲート電極に重なり、該第１の導電性部材と重なる領域においては、前記第２の層間絶縁膜を貫通して該第１の導電性部材の上面まで達し、該第１のサーチトランジスタのゲート電極と重なる領域においては、前記第２の層間絶縁膜及び前記第１の層間絶縁膜を貫通し、前記第１のサーチトランジスタのゲート電極の上面まで達するキャパシタ用ホールとを含み、
前記キャパシタが、
前記キャパシタ用ホールの内面を覆い、前記第１の導電性部材と前記第１のサーチトランジスタのゲート電極との双方に接続された蓄積電極と、
前記蓄積電極の表面を覆うキャパシタ誘電体膜と、
前記キャパシタ誘電体膜を介して、前記蓄積電極とともに前記キャパシタを構成するプレート電極と
を含む請求項１〜４のいずれかに記載の半導体装置。 - さらに、前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記半導体基板の表面の法線に平行な視線で見たとき、前記メモリセルトランジスタの第２の不純物拡散領域及び前記第１のサーチトランジスタのゲート電極に重なり、前記メモリセルトランジスタの第２の不純物拡散領域及び前記第１のサーチトランジスタのゲート電極まで達する第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と
を含み、前記キャパシタが、前記第１の層間絶縁膜の上に配置され、該キャパシタの蓄積電極が前記第１の導電性部材に接続されている請求項１〜４のいずれかに記載の半導体装置。 - さらに、
前記メモリセルトランジスタのゲート電極の上面上、及び前記第１のサーチトランジスタのゲート電極の上面上に配置され、絶縁材料で形成されたゲート上部膜と、
前記メモリセルトランジスタのゲート電極の側面とその上のゲート上部膜の側面、及び前記第１のサーチトランジスタのゲート電極とその上のゲート上部膜の側面を覆い、前記ゲート上部膜とはエッチング特性の異なる絶縁材料で形成されたサイドウォールスペーサと、
前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記メモリセルトランジスタの第２の不純物拡散領域まで達し、側面の一部が前記サイドウォールスペーサで画定された第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通し、前記第１の導電性部材の上面まで達する第２のビアホールと、
前記第２の層間絶縁膜、前記第１の層間絶縁膜、及び前記第１のサーチトランジスタのゲート電極上のゲート上部膜を貫通し、該第１のサーチトランジスタのゲート電極まで達する第３のビアホールと、
前記第２のビアホール内に埋め込まれた第２の導電性部材と、
前記第３のビアホール内に埋め込まれた第３の導電性部材と
を含み、前記キャパシタが前記第２の層間絶縁膜の上に配置され、該キャパシタの蓄積電極が前記第２の導電性部材及び第３の導電性部材に接触する請求項１〜４のいずれかに記載の半導体装置。 - 半導体基板の表面上に、相互に交差する第１及び第２の方向に規則的に配置された複数のセルであって、該セルの各々が、メモリセルトランジスタ、第１のサーチトランジスタ、第２のサーチトランジスタ、及びキャパシタを含み、各トランジスタが、ゲート電極と、その両側に配置された第１及び第２の不純物拡散領域とを含み、該キャパシタが蓄積電極とプレート電極とを含み、該第１のサーチトランジスタと第２のサーチトランジスタとが相互に直列に接続されてサーチ回路を構成し、該メモリセルトランジスタの第２の不純物拡散領域が該キャパシタの蓄積電極及び該第１のサーチトランジスタのゲート電極に接続された前記セルと、
相互に交差するように配置されたワードラインとビットラインであって、該ワードラインとビットラインとの交差箇所に１つのセルが対応し、対応するセルのメモリセルトランジスタのゲート電極に接続されたワードラインと、対応するセルのメモリセルトランジスタの第１の不純物拡散領域に接続されたビットラインと、
相互に交差するように配置されたデータバスラインとマッチラインであって、該データバスラインとマッチラインとの交差箇所に１つのセルが対応し、対応するセルの第２のサーチトランジスタのゲート電極に接続されたデータバスラインと、対応するサーチ回路の一方の第１の端子に接続されたマッチラインと、
前記複数のセルのサーチ回路の他方の第２の端子に接地電圧を印加するグランドラインと
前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記メモリセルトランジスタの第２の不純物拡散領域まで達する第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記半導体基板の表面の法線に平行な視線で見たとき、前記第１の導電性部材及び前記第１のサーチトランジスタのゲート電極に部分的に重なり、該第１の導電性部材と重なる領域においては、前記第２の層間絶縁膜を貫通して該第１の導電性部材の上面まで達し、該第１のサーチトランジスタのゲート電極と重なる領域においては、前記第２の層間絶縁膜及び前記第１の層間絶縁膜を貫通し、前記第１のサーチトランジスタのゲート電極の上面まで達するキャパシタ用ホールとを有し、
前記キャパシタが、
前記キャパシタ用ホールの内面を覆い、前記第１の導電性部材及び前記第１のサーチトランジスタのゲート電極に接続された蓄積電極と、
前記蓄積電極の表面を覆うキャパシタ誘電体膜と、
前記キャパシタ誘電体膜を介して、前記蓄積電極とともに前記キャパシタを構成するプレート電極と
を含む半導体装置。 - 半導体基板の表面上に、相互に交差する第１及び第２の方向に規則的に配置された複数のセルであって、該セルの各々が、メモリセルトランジスタ、第１のサーチトランジスタ、第２のサーチトランジスタ、及びキャパシタを含み、各トランジスタが、ゲート電極と、その両側に配置された第１及び第２の不純物拡散領域とを含み、該キャパシタが蓄積電極とプレート電極とを含み、該第１のサーチトランジスタと第２のサーチトランジスタとが相互に直列に接続されてサーチ回路を構成し、該メモリセルトランジスタの第２の不純物拡散領域が該キャパシタの蓄積電極及び該第１のサーチトランジスタのゲート電極に接続された前記セルと、
相互に交差するように配置されたワードラインとビットラインであって、該ワードラインとビットラインとの交差箇所に１つのセルが対応し、対応するセルのメモリセルトランジスタのゲート電極に接続されたワードラインと、対応するセルのメモリセルトランジスタの第１の不純物拡散領域に接続されたビットラインと、
相互に交差するように配置されたデータバスラインとマッチラインであって、該データバスラインとマッチラインとの交差箇所に１つのセルが対応し、対応するセルの第２のサーチトランジスタのゲート電極に接続されたデータバスラインと、対応するサーチ回路の一方の第１の端子に接続されたマッチラインと、
前記複数のセルのサーチ回路の他方の第２の端子に接地電圧を印加するグランドラインと
前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記半導体基板の表面の法線に平行な視線で見たとき、前記メモリセルトランジスタの第２の不純物拡散領域及び前記第１のサーチトランジスタのゲート電極に重なり、前記メモリセルトランジスタの第２の不純物拡散領域及び前記第１のサーチトランジスタのゲート電極まで達する第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と
を有し、前記キャパシタが、前記第１の層間絶縁膜の上に配置され、該キャパシタの蓄積電極が前記第１の導電性部材に接続されている半導体装置。 - 半導体基板の表面上に、相互に交差する第１及び第２の方向に規則的に配置された複数のセルであって、該セルの各々が、メモリセルトランジスタ、第１のサーチトランジスタ、第２のサーチトランジスタ、及びキャパシタを含み、各トランジスタが、ゲート電極と、その両側に配置された第１及び第２の不純物拡散領域とを含み、該キャパシタが蓄積電極とプレート電極とを含み、該第１のサーチトランジスタと第２のサーチトランジスタとが相互に直列に接続されてサーチ回路を構成し、該メモリセルトランジスタの第２の不純物拡散領域が該キャパシタの蓄積電極及び該第１のサーチトランジスタのゲート電極に接続された前記セルと、
相互に交差するように配置されたワードラインとビットラインであって、該ワードラインとビットラインとの交差箇所に１つのセルが対応し、対応するセルのメモリセルトランジスタのゲート電極に接続されたワードラインと、対応するセルのメモリセルトランジスタの第１の不純物拡散領域に接続されたビットラインと、
相互に交差するように配置されたデータバスラインとマッチラインであって、該データバスラインとマッチラインとの交差箇所に１つのセルが対応し、対応するセルの第２のサーチトランジスタのゲート電極に接続されたデータバスラインと、対応するサーチ回路の一方の第１の端子に接続されたマッチラインと、
前記複数のセルのサーチ回路の他方の第２の端子に接地電圧を印加するグランドラインと
前記メモリセルトランジスタのゲート電極の上面上、及び前記第１のサーチトランジスタのゲート電極の上面上に配置され、絶縁材料で形成されたゲート上部膜と、
前記メモリセルトランジスタのゲート電極の側面とその上のゲート上部膜の側面、及び前記第１のサーチトランジスタのゲート電極とその上のゲート上部膜の側面を覆い、前記ゲート上部膜とはエッチング特性の異なる絶縁材料で形成されたサイドウォールスペーサと、
前記第１及び第２のサーチトランジスタ、前記メモリセルトランジスタのゲート電極を覆う第１の層間絶縁膜と、
前記第１の層間絶縁膜を貫通し、前記メモリセルトランジスタの第２の不純物拡散領域まで達し、側面の一部が前記サイドウォールスペーサで画定された第１のビアホールと、
前記第１のビアホール内に埋め込まれた第１の導電性部材と、
前記第１の層間絶縁膜の上に形成された第２の層間絶縁膜と、
前記第２の層間絶縁膜を貫通し、前記第１の導電性部材の上面まで達する第２のビアホールと、
前記第２の層間絶縁膜、前記第１の層間絶縁膜、及び前記第１のサーチトランジスタのゲート電極上のゲート上部膜を貫通し、該第１のサーチトランジスタのゲート電極まで達する第３のビアホールと、
前記第２のビアホール内に埋め込まれた第２の導電性部材と、
前記第３のビアホール内に埋め込まれた第３の導電性部材と
を含み、前記キャパシタが前記第２の層間絶縁膜の上に配置され、該キャパシタの蓄積電極が前記第２の導電性部材及び第３の導電性部材に接触する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002291218A JP4602635B2 (ja) | 2002-10-03 | 2002-10-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002291218A JP4602635B2 (ja) | 2002-10-03 | 2002-10-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004128266A true JP2004128266A (ja) | 2004-04-22 |
| JP4602635B2 JP4602635B2 (ja) | 2010-12-22 |
Family
ID=32282867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002291218A Expired - Fee Related JP4602635B2 (ja) | 2002-10-03 | 2002-10-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4602635B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005032866A (ja) * | 2003-07-09 | 2005-02-03 | Renesas Technology Corp | 半導体装置 |
| WO2005050663A1 (ja) * | 2003-11-21 | 2005-06-02 | Hitachi, Ltd. | 半導体集積回路装置 |
| JP2016192250A (ja) * | 2011-05-17 | 2016-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| CN109256377A (zh) * | 2017-07-14 | 2019-01-22 | 三星电子株式会社 | 半导体器件 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162304A (ja) * | 1995-12-12 | 1997-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001338990A (ja) * | 2000-05-26 | 2001-12-07 | Fujitsu Ltd | 半導体装置 |
| JP2001338991A (ja) * | 2000-05-26 | 2001-12-07 | Fujitsu Ltd | 半導体装置 |
-
2002
- 2002-10-03 JP JP2002291218A patent/JP4602635B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09162304A (ja) * | 1995-12-12 | 1997-06-20 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2001338990A (ja) * | 2000-05-26 | 2001-12-07 | Fujitsu Ltd | 半導体装置 |
| JP2001338991A (ja) * | 2000-05-26 | 2001-12-07 | Fujitsu Ltd | 半導体装置 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005032866A (ja) * | 2003-07-09 | 2005-02-03 | Renesas Technology Corp | 半導体装置 |
| WO2005050663A1 (ja) * | 2003-11-21 | 2005-06-02 | Hitachi, Ltd. | 半導体集積回路装置 |
| US7619911B2 (en) | 2003-11-21 | 2009-11-17 | Elpida Memory, Inc. | Semiconductor integrated circuit device |
| JP2016192250A (ja) * | 2011-05-17 | 2016-11-10 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| US9859268B2 (en) | 2011-05-17 | 2018-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Content addressable memory |
| JP2018142719A (ja) * | 2011-05-17 | 2018-09-13 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| CN109256377A (zh) * | 2017-07-14 | 2019-01-22 | 三星电子株式会社 | 半导体器件 |
| CN109256377B (zh) * | 2017-07-14 | 2023-10-17 | 三星电子株式会社 | 半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4602635B2 (ja) | 2010-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100734495B1 (ko) | 반도체 장치 | |
| US5414655A (en) | Semiconductor memory device having a stack-type capacitor | |
| US6747324B2 (en) | Method of manufacturing a semiconductor integrated circuit device | |
| US6069038A (en) | Method of manufacturing a semiconductor integrated circuit device | |
| US8395198B2 (en) | Semiconductor device that uses a transistor for field shield | |
| US5300814A (en) | Semiconductor device having a semiconductor substrate with reduced step between memory cells | |
| US7381613B2 (en) | Self-aligned MIM capacitor process for embedded DRAM | |
| CN115835626A (zh) | 3d堆叠的半导体器件、3d存储器及其制备方法、电子设备 | |
| JP2002289703A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2002270788A (ja) | 半導体装置及びその製造方法 | |
| KR100704252B1 (ko) | 반도체 장치 | |
| JP3660821B2 (ja) | 半導体装置およびその製造方法 | |
| US7332390B2 (en) | Semiconductor memory device and fabrication thereof | |
| JP4602635B2 (ja) | 半導体装置 | |
| US7049646B2 (en) | Capacitor for semiconductor integrated devices | |
| US11856757B2 (en) | Method for manufacturing semiconductor structure with capacitor wires | |
| JP2007129250A (ja) | 半導体装置 | |
| KR100911674B1 (ko) | 텅스텐 비트라인을 갖는 엠비디드 메모리 소자의 제조 방법 | |
| JP2005032866A (ja) | 半導体装置 | |
| KR20030097408A (ko) | 에스램의 국부 배선 형성방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050930 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080408 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080729 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090707 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090902 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100921 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100930 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |