WO2005050663A1 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
WO2005050663A1
WO2005050663A1 PCT/JP2003/014901 JP0314901W WO2005050663A1 WO 2005050663 A1 WO2005050663 A1 WO 2005050663A1 JP 0314901 W JP0314901 W JP 0314901W WO 2005050663 A1 WO2005050663 A1 WO 2005050663A1
Authority
WO
WIPO (PCT)
Prior art keywords
match
voltage
search
line
lines
Prior art date
Application number
PCT/JP2003/014901
Other languages
English (en)
French (fr)
Inventor
Satoru Hanzawa
Junji Shigeta
Shinichiro Kimura
Takeshi Sakata
Riichiro Takemura
Kazuhiko Kajigaya
Original Assignee
Hitachi, Ltd.
Elpida Memory, Inc.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi, Ltd., Elpida Memory, Inc. filed Critical Hitachi, Ltd.
Priority to JP2005510763A priority Critical patent/JPWO2005050663A1/ja
Priority to PCT/JP2003/014901 priority patent/WO2005050663A1/ja
Priority to EP03774141A priority patent/EP1688957A4/en
Priority to US10/579,911 priority patent/US7619911B2/en
Priority to CNA2003801108225A priority patent/CN1906699A/zh
Publication of WO2005050663A1 publication Critical patent/WO2005050663A1/ja

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
    • G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
    • G11C15/043—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements using capacitive charge storage elements

Definitions

  • the present invention relates to a semiconductor integrated circuit device including a content “addressable” memory cell (CAM cell) for comparing information stored in a storage node with input information, and in particular, to refresh ternary information.
  • CAM cell content “addressable” memory cell
  • This technology relates to a technology that integrates ternary dynamic CAM cells (TDCAM cells) that store data at high density, and is effective when applied to technology that realizes low-power and high-speed TDCAM arrays.
  • the TDCAM cell configuration in the ternary dynamic content addressable memory is, for example, 'Rec 0 rdsofthe 2 00 00 age (s): 10 1-1 0 5 '(hereinafter referred to as reference 1).
  • FIG. 21 shows an example of the cell configuration shown in FIG.
  • This senor is formed by a mixed DRAM (DynamicRanDomAcAcssMemory) processing technique, and the NMOS (N channel Met a1
  • the transistor T1, T2 and the capacitors C1, C2 have a memory function of storing ternary information.
  • VP LT is a so-called plate electrode voltage input to one electrode of the capacitors C 1 and C 2.
  • ⁇ Value information is information '1', information '0', information 'X' indicating a so-called 'D on' tcare 'state. If the high voltage is logic '1' and the low voltage is logic '0', the logic value of the storage node (N l, N 2) is (1, 0) for information '1' and information '0' in the case of (0, 1) and (0, 0) for information 'X'.
  • the refresh of the stored information is performed via the transistors T 1 and T 2, and although omitted in the figure, reading and rewriting are performed using the sense amplifiers connected to the bit lines BL 1 and BL 2, respectively. Is performed.
  • the information to be compared with the stored information in the search operation is ternary information input via the search lines SL1, SL2.
  • the details are information '1' and information '0', and information 'X' indicating a so-called 'MASK' state.
  • the connection between the match line ML precharged to a high voltage and the discharge line DCL fixed to a low voltage (for example, the ground voltage VSS) is cut off (cut-off). ), The match line is held at the precharge voltage.
  • the match line ML and the discharge line DC L are cut off, so the same as in the case of the match ,
  • the match line is held at the precharge voltage.
  • the current path is formed by conduction of either the stacked transistors T3 and T4 or the transistors # 5 and # 6.
  • the line ML and the discharge line DCL are short-circuited, and the match line ML is discharged toward the ground voltage VSS.
  • the comparison result is determined by discriminating the voltage change of the match line ML due to the above operation with a match line sense amplifier (not shown).
  • Figure 26 is a truth table summarizing the above search operations.
  • FIG. 22 shows a main part of the cell configuration and the array configuration of FIG. In this figure, the same symbols are assigned to transistors that have the same role as in Figure 21 to aid understanding.
  • This cell compares the information held in the storage circuits CST 1 and CST 2 with the information input via the search lines SL 1 and SL 2 by a comparison circuit CCP. It has two features. The first feature is that a signal corresponding to a comparison result is generated by a charge sharing operation using a match line ML and a common source line CSL arranged in parallel.
  • the second feature is that the connection of the transistors constituting the comparison circuit C CP differs from the cell of FIG. That is, the transistor T4 connected to the storage node N1 is connected to the match line ML, and the transistor T3 connected to the search line SL2 is connected to the common source line CSL.
  • the transistor T6 connected to the storage node N2 is connected to the matching line ML, and the transistor T5 connected to the search line SL1 is connected to the common source line CSL.
  • the comparison circuit CCP can perform the same XNOR operation as the cell in FIG. 21 even if the connection inside the cell is different.
  • the PMOS line (P-channel MOS) transistor THP and the NMOS transistor TL are turned on to precharge the match line ML to the high voltage VP CH and the common source line CSL to the ground voltage VSS. I do.
  • the precharge enable signals P CHB and P CH are driven to turn off the transistors THP and TL, respectively, and the match line ML and the common source line CSL are set to the floating state. .
  • comparison information is input via the search lines SL1 and SL2.
  • the connection between the match line ML and the common source line CSL is cut off, so that the match line ML is kept at the precharge voltage VPCH.
  • the comparison result of the information is determined by discriminating the voltage change of the match line ML.
  • the voltage of the match line ML after the short circuit will be equal to the intermediate voltage VP CH / 2 between the precharge voltage VP CH and the ground voltage VSS.
  • the common source line CSL is connected as in the configuration of Fig. 21. Since the voltage amplitude of the match line is smaller than when connected to the ground voltage VSS, the power required for the match line precharge is suppressed.
  • the CAM described in the above-mentioned literature is a device that compares a plurality of pieces of stored information (hereinafter, referred to as entries) and comparison information (hereinafter, referred to as search keys) at the same time and determines these similarities. is there.
  • the memory cell shown in FIG. 21 has a large number of elements and signals, so that it is difficult to realize a regular memory array layout and structure such as a general-purpose DRAM, and it is difficult to introduce a self-alignment process. There is fear.
  • FIG. 23 shows a main part of the cell configuration and array configuration of the CAM, which has been studied in detail prior to the present application with respect to this problem.
  • This figure is an equivalent circuit model of the memory cell CMC shown in FIG. 22 that takes into account the coupling capacitance.
  • the coupling capacitances CSC 1 and CSC 2 and the storage node N are connected between the search lines SL 1 and SL 2 and the common source line CSL.
  • coupling capacitance C NM C 1, C between l, N 2 and matching wire ML NMC 2 is inserted.
  • FIGS. 24 and 25 show an example of the search operation timing in the configuration of FIG. Here, it is assumed that the memory cell CMC holds the storage information “1” using the storage circuits CST 1 and CST2.
  • the reference voltage VR is a reference voltage for discriminating the match line voltage.
  • VSIG is a voltage difference between the match line voltage required for accurate discrimination and the reference voltage VR, and is hereinafter referred to as a comparison signal voltage.
  • the transistors THP and TN are turned on, and the match line ML Are driven to the precharge voltage VP CH and the common source line CSL to the ground voltage VSS.
  • the precharge enable signal PREB having the ground voltage VSS is driven to the power supply voltage VDD
  • the precharge enable signal PRE having the power supply voltage VDD is driven to the ground voltage VSS.
  • each of the transistors THP TL is turned off, and the matching line ML and the common source line CSL are set in a floating state.
  • a search key is input via the search line.
  • the search key information to be compared with the storage information of the memory cell CMC is “1”
  • the search line SL1 is driven by the power supply voltage VDD, and the search line SL2 is held at the ground voltage VSS.
  • the search line SL1 is coupled to the common source line CSL via the parasitic capacitance CSC1, the voltage of the common source line CSL increases in accordance with the activation of the search line SL1.
  • the voltage rise due to the fluctuation of the search line voltage is described below. I will call it sound.
  • the actual search key is information composed of a plurality of bits
  • a plurality of memory cells are connected to one match line, and a plurality of The search line drive noise is superimposed by driving the scan lines simultaneously.
  • the magnitude of the search line drive noise VNC shown in FIG. 24 is a value corresponding to the data pattern of the search key, that is, the number of drive lines of the search line.
  • the match line ML is coupled to the storage nodes N 1 and N 2 via the coupling capacitors CNMC 1 and CNMC 2, respectively. However, since the voltages of these storage nodes are held, the precharge voltage VP Retained in CH.
  • the transistor T5 of the memory cell CMC11 is turned on, but since the transistor T6 is in the power-off state, the current flows to the storage node N2 side of the comparison circuit CP. Does not flow.
  • the comparison circuit CP of the memory cell CMC 11 is in a matching state.
  • the match line ML is kept at the precharge voltage VP CH, the match is detected by detecting in some way that the positive comparison signal VSIG is generated on the match line ML with respect to the reference voltage VR. Is determined.
  • search line SL1 is held at the ground voltage VSS, whereas the search line SL1 is held at the ground voltage VSS.
  • Search line SL2 is driven to power supply voltage VDD.
  • the search line SL2 is coupled to the common source line CSL via the parasitic capacitance CSC2, the common source line CSL is activated in response to the activation of the search line SL2 as in FIG. CSL voltage rises.
  • the match line ML driven by the precharge voltage VP CH is discharged toward the intermediate voltage VM, and the common source line CSL that has been precharged to the ground voltage VSS is charged toward the intermediate voltage VM. .
  • the comparison result is determined to be inconsistent by discriminating in some way that the voltage of the match line ML has fallen below the reference voltage VR and a negative comparison signal voltage VSIG has been generated with respect to the reference voltage. I do.
  • the search line SL2 which is at the power supply voltage VDD, is driven to the ground voltage VSS
  • the precharge enable signal PREB which is at the power supply voltage VDD, is at the ground voltage VSS
  • the precharge enable signal is at the ground voltage VSS.
  • the search operation is completed by precharging L and the common source line C SL respectively.
  • t1 is the time from when the search line is driven to when the negative comparison signal voltage 1 V SIG is generated, and is hereinafter referred to as a comparison time.
  • FIG. 7 shows a match line waveform in a case where other memory cells connected to the match line ML are in a match state, in order to explain the operation timing under the worst condition.
  • the voltage after the short circuit will be VPCHZ2.
  • the voltage VM becomes higher than VPCH / 2 depending on the magnitude of the search line driving noise.
  • the transistor T3, ⁇ 5 in the memory cell CMC shown in FIG. Voltage becomes smaller, and Since the threshold voltage rises due to the bias effect, the driving capability decreases.
  • the precharge power of the match line is suppressed, but the comparison time t1 is significantly increased by the data pattern of the search key, and the search operation may be delayed.
  • An object of the present invention is to provide a memory cell layout and an internal node connection technique to which a general-purpose DRAM processing technique is applied for higher integration of a TDCAM cell.
  • Another object of the present invention is to provide a technique for avoiding an increase in comparison time due to search line driving noise in a charge sharing method effective for reducing the power of a match line.
  • the present invention provides a plurality of match line pairs, a plurality of search line pairs crossing the plurality of match line pairs, and a plurality of match line pairs arranged at intersections of the plurality of match line pairs and the plurality of search line pairs.
  • a plurality of match line pairs, each of the plurality of match line pairs includes a precharge circuit, and the plurality of precharge circuits includes a first match line among the match line pairs.
  • the plurality of memory cells have a storage circuit and a comparison circuit, and the comparison circuit
  • One of the electrodes is Of the loam line is to be connected, respectively.
  • the present invention provides a plurality of match line pairs, a plurality of search line pairs intersecting the plurality of match line pairs, and a plurality of match line pairs arranged at intersections of the plurality of match line pairs and the plurality of search line pairs.
  • each of the plurality of memory cells has a storage circuit and a comparison circuit, and the comparison circuit
  • the first and second MOS transistors are connected in series to form a first current path between the pair of match lines, and the third and second MOS transistors are connected in series to form a second current path.
  • a fourth MO transistor The gate electrodes of the first and third MOS transistors are connected to a plurality of search lines, respectively, and are connected to the source or drain of the first and third MOS transistors. Either electrode is self-aligning
  • the gates of the second and fourth MOS transistors are connected to the storage circuit, respectively, and connected to the plurality of first match lines by the contacts formed by the integration process. Either the source or drain electrode of the fourth MOS transistor is connected to a plurality of second matching lines by a contact formed by a self-aligned process.
  • the present invention relates to a plurality of first match lines, a plurality of search line pairs crossing the plurality of first match lines, and a plurality of bit line pairs parallel to the plurality of search line pairs.
  • a semiconductor integrated circuit device having a plurality of memory cells arranged at intersections of a plurality of first match lines and a plurality of search line pairs, wherein each of the plurality of memory cells includes a storage circuit and A comparison circuit, wherein the storage circuit is connected to a plurality of bit line pairs; the comparison circuit is connected to a plurality of search line pairs and a plurality of first match lines; The voltage amplitude of the line pair is larger than that of the multiple search line pairs.
  • FIG. 1 is a diagram showing another example of a configuration of a memory array using a memory cell including six transistors and two capacitors according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing the memory array in FIG.
  • FIG. 3 is a diagram showing a layout of a layer below the third metal layer of the memory array in FIG. 1
  • FIG. 4 is a diagram showing a layout of a layer below the third metal layer of the memory array in FIG.
  • FIG. 5 is a cross-sectional view showing a structure along a line AA ′ shown in the figure.
  • FIG. 5 is a cross-sectional view showing a structure along a line BB ′ shown in the layout diagram of FIG. , FIG.
  • FIG. 6 is a cross-sectional view showing a structure taken along the line C-C ′ shown in the layout diagram of FIG. 3, and FIG. 7 is a view taken along the line D—D ′ shown in the layout diagram of FIG.
  • FIG. 8 is a cross-sectional view showing the structure of the portion along the line
  • FIG. 8 is a diagram showing an example of a simplified equivalent circuit considering the parasitic capacitance in the memory cell of FIG. 1
  • FIG. 9 is a diagram of FIG.
  • FIG. 10 is a diagram schematically showing the parasitic capacitance shown in the array
  • FIG. 10 is a diagram showing an example of a simplified equivalent circuit in consideration of the parasitic capacitance in the memory array of FIG. 1
  • FIG. 11 is a memory array of FIG. FIG.
  • FIG. 12 is a diagram showing an example of a search operation timing when a match entry is detected in FIG. 1.
  • FIG. 12 is a diagram showing an example of a search operation timing when a mismatch entry is detected in the memory array of FIG. 3 shows six transistors and two capacitors according to the first embodiment of the present invention.
  • FIG. 14 is a diagram showing another configuration example of a memory array using memory cells composed of capacitors.
  • FIG. 14 is a diagram showing an example of a simplified equivalent circuit in the memory array of FIG. 13 in consideration of parasitic capacitance. Is a diagram showing an example of a search operation timing when a match entry is detected in the memory array of FIG. 14, and
  • FIG. 16 is an example of a search operation timing when a mismatch entry is detected in the memory array of FIG. FIG.
  • FIG. 17 is a diagram showing another configuration example of a memory array using a memory cell composed of six transistors and two capacitors according to the second embodiment of the present invention.
  • FIG. 19 is a block diagram showing an example of a power supply voltage supplied to each circuit block in the memory array according to the third embodiment of the present invention.
  • FIG. 19 is a diagram showing a specific example of an element circuit in the read / write circuit block of FIG. Fig. 20 shows an example of the configuration.
  • Fig. 20 shows an example of the refresh operation timing in the memory array of Fig. 18.
  • Fig. 21 shows a ternary dynamic circuit composed of six transistors and two capacitors.
  • Fig. 22 shows a conventional example of a memory cell.
  • Fig. 22 shows a conventional example of a memory cell and a memory array.
  • Fig. 22 shows a conventional example of a content-addressable memory cell and a memory array using a comparison signal voltage generation method using a charge sharing operation.
  • Fig. 2 shows an example of an equivalent circuit in the memory cell of Fig. 22 considering the coupling capacitance between wires.
  • Fig. 24 shows the search operation timing when a match entry is detected in the memory cell of Fig. 23.
  • FIG. 25 shows an example of a search operation timing when a mismatched entry is detected in the memory cell of FIG. 23, and
  • FIG. 26 shows an example of a search operation timing in FIG. 21.
  • Kicking is an explanatory diagram showing a truth table of the search operation of the memory cell.
  • each block of the embodiment is not particularly limited, typically, a single crystal silicon is formed by a known semiconductor integrated circuit technology such as a CMOS (complementary MOS transistor) or a three-dimensional capacitor. It is formed on such a number of semiconductor substrates.
  • CMOS complementary MOS transistor
  • FIG. 1 shows a configuration example of a memory array.
  • This configuration has the following two features.
  • the second feature is that the search line and the match line driven by high voltage are coupled by a parasitic capacitance described later.
  • the comparison signal voltage is generated on the two match lines by the charge sharing operation, and the signal generated on the high voltage side match line is discriminated by the match determination circuit.
  • the two corresponding match lines will be referred to as a match line pair if necessary.
  • One ⁇ 3 memory cells have a corresponding Are connected to each other.
  • two corresponding bit lines such as a bit line BL 11 and a bit line BL 21 will be referred to as a bit line pair as necessary.
  • two corresponding search lines such as the search line SL11 and the search line SL21 will be referred to as a search line pair as necessary.
  • the two matching lines such as the matching lines HML 1 and LML 1, are hereinafter referred to as a matching line pair as necessary.
  • the memory cell has a TD CAM cell configuration consisting of two capacitors and six transistors, as in FIG. However, the difference is that the sources of the transistors T4 and T6 connected to the discharge line DCL in FIG. 21 are connected to the low-voltage side match line LML.
  • the elements constituting the memory cell MC are divided into two circuits for each function for comparison with the configuration of the memory cell CMC shown in FIG.
  • the transistor T l, ⁇ 2 and the capacitor C l, j 2 are composed of three memory circuits (, transistor (first transistor) T 3, transistor (third transistor) ⁇ 4, transistor (second transistor) ⁇ 5, and the transistor (fourth transistor) ⁇ 6 constitute the comparison circuit C ⁇ ⁇ ⁇ ⁇ .
  • the connection order of the transistors is reversed with respect to the precharge voltage of the match line, and from the ⁇ voltage match line HML to the low voltage match line LML.
  • One is connected to transistors # 3 and # 5, and the other is connected to transistors # 4 and # 6 in that order.
  • the oral decoder XDEC and the read / write circuit block RWB are circuit blocks used for reading or writing of stored information (here, entry) or for refreshing.
  • the sense amplifier has, for example, a well-known cross-coupled latch configuration, which discriminates and amplifies a signal read to a bit line, and furthermore, applies a bit, a current and a storage node to a voltage corresponding to write information. Drive.
  • the transistor THN connects the power supply terminal of the precharge voltage VH to the high voltage side match line, and the transistor TL connects the power supply terminal of the precharge voltage VL to the low voltage side match line LML. And connect.
  • the first effect is a reduction in power consumption.
  • a search key is input via a search line pair to generate a signal corresponding to a result of information comparison. It occurs on the high voltage side match line due to the charge sharing operation. Therefore, the voltage amplitude of the high-voltage side match line can be suppressed to about half the precharge voltage difference of the match line pair, so that the power required for the precharge operation of the match line can be reduced. .
  • Second is the suppression of the comparison signal generation time.
  • the transistors T 3, T 4, T 5, and T 6 in the memory cell can avoid a decrease in drive capability due to a decrease in the gate-source voltage or an increase in the threshold voltage due to the substrate Pierce effect. Can be shortened. With the above two effects, it is possible to realize a TCAM that performs a search operation at low power and at high speed.
  • the first feature lies in the arrangement of the gate electrodes.
  • the gate electrode of the transistor connected to the storage node is L-shaped, and the polysilicon layer is arranged at a minimum interval along with the lead line.
  • the second feature is that the diffusion region of the transistor and the gate electrode at the storage node are connected via a first metal layer corresponding to a wiring layer used for forming a general-purpose DRAM bit line.
  • the third feature is that the memory cell is connected to the bit line, search line, and match line. The purpose is to share contacts and through holes with adjacent memory cells.
  • the fourth feature is that the electrodes of the four transistors constituting the comparison circuit are arranged in parallel.
  • FIG. 2 shows the layout of a layer below the second metal layer for a portion of the memory array.
  • the rectangle MCA drawn with a thick dotted line indicates an area of one memory cell, and is not an actual layout pattern.
  • each side of the square M CA is arranged line-symmetrically.
  • the memory cell has an active region pattern FL, a polysilicon pattern Ps, which is a gate electrode lead line of a transistor formed on a silicon substrate, and a capacitor z.
  • Plate metal layer pattern PLT forming the upper electrode of the capacitor
  • first metal layer pattern FM used for connection between elements inside the memory cell and connection between contact and through hole described later
  • high voltage side match line and low The second metal layer pattern SM that forms the voltage side match line, the first contact pattern FC that connects the active region to the first metal layer, and the second contact pattern that connects the polysilicon layer and the first metal layer It is composed of SC, a third contact pattern TC connecting the activation region and the lower electrode of the capacitor, a first through hole pattern FT connecting the first metal layer and the second metal layer, and the like.
  • the corresponding node name is shown in parentheses after the pattern name, and the memory cells are arranged at the intersections of the match lines HML2, LML2 and the search lines SL12, SL22.
  • the area surrounded by the square MCA is the memory cell MC22 in the second row and second column in the memory array of FIG.
  • FIG. 3 is a layout diagram in which a pattern of a layer above the second metal layer is added to FIG. 2.
  • a third metal layer pattern TM forms a bit line ⁇ search line. Varnish
  • the through hole pattern ST connects the second metal layer and the third metal layer.
  • bit lines are formed using the first metal layer FM. However, because of the large number of wires in the memory cell shown in the figure, it is further raised to the upper third metal layer TM.
  • FIG. 4 is a diagram schematically showing a cross section AA ′ shown in FIG. 2 in the storage circuit STC.
  • an insulator 101 for element isolation is embedded in a P-type semiconductor substrate 100, and an N-type diffusion layer region 102 in an active region pattern FL is formed.
  • a gate cap 106 made of an insulating film is formed on the gate electrode simultaneously with the side wall.
  • the first metal layer 200 connects the elements inside the memory cell, and the second metal layer 201 is used for connecting the first through hole and the second through hole.
  • the lower contact 300 is formed of polysilicon at the first contact connecting the N-type diffusion layer region and the first metal layer
  • the upper contact 301 is formed of the first metal at the first contact. It is formed of the same material as the layer.
  • the third contact 302 is formed of the same material as the first metal layer so as to connect the gate electrode and the first metal layer.
  • the first through hole 400 The first metal layer and the second metal layer are connected.
  • the node name is shown in parentheses after the layer name, corresponding to FIG.
  • the node name indicated by the gate electrode 104 in FIG. 4 one of the source or drain electrode of the transistor T1 and the gate electrode of the transistor T4 are connected to the first metal layer 200. It can be easily understood that they are connected by the first and second contacts.
  • connection portion of the internal node is omitted in FIG. 4, but is also used in a circuit block arranged outside the memory array.
  • the source of the transistor that drives the lead is used in the general-purpose DRAM decoder XDEC.
  • the connection between the N-type diffusion layer of either the source or the drain and the lead line formed of polysilicon is made using a similar structure.
  • FIG. 5 is a diagram schematically showing the cross section BB ′ shown in FIG. 2 in the storage circuit STC.
  • the upper contact 303 is formed of polysilicon in a third contact connecting the N-type diffusion layer region 102 and the lower electrode of the capacitor.
  • a lower electrode 600 of the capacitor is formed of polysilicon, and an upper electrode 602, that is, a plate electrode is formed on the surface of the lower electrode 600 via an insulating film 61 of the capacitor.
  • the node name is shown in parentheses after the layer name, corresponding to Fig. 2.
  • the gate electrodes of the transistor T1 and the transistor T4 are arranged in parallel by the node name indicated by the gate electrode 104.
  • the lower contact of the third contact has the same structure as the lower contact 300 of the first contact, and is a so-called self-aligned contact formed simultaneously so as to fill the gap between the side walls 105. (SAC). This processing technique is called a self-alignment process widely used in general-purpose DRAM.
  • the first metal layer 200, the upper contact 301 of the first contact, and the second contact 302 prevent deterioration of electrical characteristics due to heat treatment when forming a capacitor in these upper layers.
  • it is formed of tungsten having a high melting point.
  • FIG. 6 is a diagram schematically showing the cross section CC ′ shown in FIG. 3 in the comparison circuit CP.
  • the bit line / search line is formed of the third metal layer 20.
  • the node name is shown in parentheses after the layer name in correspondence with FIG. 4.
  • the node name shown by the gate electrode 104 in FIG. It can be easily understood that the gate electrodes of the stars T3, T4, T5 and T6 are arranged in parallel with each other.
  • the lower contact 300 of the first contact is formed by the above-described self-alignment process. These contacts are shared between adjacent transistors.
  • FIG. 7 is a diagram schematically showing a cross section taken along the line DD ′ shown in FIG. 3 in the comparison circuit CP.
  • the second through hole 401 connects the second metal layer and the third metal layer.
  • Transistors T3, T5 and search line pair SL12, SL22 are connected using Nikon contact 302, first through hole 400, and second through hole 401, respectively. I have.
  • the first effect is that by using a self-aligning process similar to general purpose DRAM,? The point is that it is possible to reduce the alignment margin as considered in the Konkan D RAM.
  • the second effect is that, by using the first and second contacts and the first metal layer, the same processing steps as those of the circuit block arranged outside the memory array of the desk-top DRAM can be applied to the internal node of the memory cell. The point is that connection can be realized.
  • the third effect is that the cell area can be suppressed by sharing a connection portion between a bit line pair, a search line pair, and a match line pair with a memory cell with an adjacent memory cell.
  • the fourth effect is that the connection portion between the low-voltage side match line and the memory cell is shared with the adjacent memory cell, and the match line pair is arranged using the same second metal layer, so that the side wall insulating film can be formed.
  • the load capacitance of the match line pair can be made almost the same while the parasitic capacitance generated on the low voltage side match line is made the same as that of the high voltage side match line.
  • This fourth effect is suitable for a charge shearing operation in which the amplitude of the matching wire pair is halved in a search operation to be described later while a sufficiently large comparison signal voltage is applied. that's all As a result, a memory cell capable of performing the charge sharing operation can be realized with a small area.
  • the memory cell area is calculated, as an example, assuming that the following four rules are applied.
  • the first rule is that the minimum value of the wiring width and spacing of each layer is F (F is the minimum processing dimension).
  • the second rule is that the pattern of each contact and each through hole is a square with F on one side.
  • the third rule is that the margin for each contact is zero.
  • the fourth rule is that the margin between each through hole and each metal layer is F / 4 only on two sides.
  • the transistors T3, T4, T5, and T6 in the comparison circuit can be arranged at the minimum interval, so that the cell width is 8F.
  • the word lines WL can be arranged at a pitch of 10.25 F, a memory cell of 82 times the square of F can be realized.
  • FIG. 8 shows a simplified equivalent circuit model of the memory cell MC22 in the memory array of FIG.
  • the capacitances C SH1 and C SH2 are parasitic capacitances generated between the search lines SL 12 and SL 22 and the high-voltage side match line H ML 2, respectively. Further, the capacitances C SL 1 and C SL 2 are parasitic capacitances respectively generated between the search lines SL 12 and SL 22 and the low voltage side matching line LML 2.
  • the capacitances CNH 1 and CNH 2 are between the storage nodes N 1 and N 2 and the high-voltage match line H ML 2
  • the capacitances CNL 1 and CNL 2 are between the storage nodes N 1 and N 2 and the low-voltage match line LML
  • FIG. 9 schematically shows the positions where the parasitic capacitances are generated by writing these parasitic capacitances on the layout diagram shown in FIG.
  • the parasitic capacitances CSH1 and CSH2 are connected to the search lines SL12 and SL22 at the lower contact 300 of the first contact, as shown in Fig. 6. This is caused by passing very close between the polysilicon layers 104 forming the connected gate electrodes.
  • the thickness of the side wall insulating film 105 is about 30 nm when the minimum processing dimension is 0.13 ⁇ .
  • the thickness of the interlayer insulating film 500 between the second metal layer 201 forming the high voltage side match line HML2 and the third metal layer 202 forming the search lines SL12 and SL22 The thickness is several hundred nm. Therefore, the size of the parasitic capacitances C SH1 and C SH2 is almost determined by the shape of the portion where the gate electrode and the first contact sandwich the third wall insulating film 105.
  • the low-voltage side match line LML1 is connected to the storage nodes N 1 and N 2 at the lower contact 300 of the first contact. This occurs because they pass very close to the polysilicon layer 104 forming the gate electrode of No. 6 respectively. Since the structures are similar, the sizes of the parasitic capacitances CSH1 and CSH2 and the sizes of the parasitic capacitances CNL1 and CNL2 are almost equal.
  • the parasitic capacitances CNH 1 and CNH 2 are formed between the polysilicon layer 104 forming the gate electrodes of the transistors T 4 and T 6 and the second metal layer 201 forming the high-voltage side match line HML 2. It is generated by the insulating film 500, respectively.
  • the thickness of the interlayer insulating film in this portion is almost equal to the height of the capacitor shown in FIG. 5, and is about 1 m. Therefore, the magnitude of the parasitic capacitances CNH 1 and CNH 2 is extremely small as compared with the parasitic capacitances CNL 1 and CNL 2.
  • the parasitic capacitances CSL1 and CSL2 are determined by the low voltage side match line LML2 based on the layout shown in Fig. 9 and the positional relationship between the search lines SL12 and SL22 in Fig. 6 and the high voltage side match line HML2. It can be easily understood that it is generated by the interlayer insulating film 500 between the second metal layer 201 to be formed and the third metal layer 202 to form the search lines SL12 and SL22. Therefore, the magnitudes of the parasitic capacitances CSL1, CSL2 are extremely small as compared with the parasitic capacitances CSH1, CSH2.
  • FIG. 10 shows the configuration of the memory array according to FIG. 1 using the simplified equivalent circuit model of FIG.
  • the precharge enable signal PCL is driven to the boosted voltage VDH to activate the transistors THN and TL in the precharge circuit PCH1, thereby precharging the high-voltage side match line HML1.
  • the charge voltage VH and the low-voltage side match line LML1 are driven to the precharge voltage VL, respectively.
  • the figure shows an example of operation timing when the precharge voltage VH is the power supply voltage VDD and the precharge voltage VL is the ground voltage VSS.
  • the boost voltage VDH is set to a voltage higher than the power supply voltage VDD so that the transistor THN sufficiently conducts.
  • VDH threshold voltage of the transistor THN
  • VDH> VH + VTN there is a relation of VDH> VDD + VTN.
  • the transistors THN and TL in the precharge circuit P CH 1 are turned off by driving the precharge enable signal PC, which is the boosted voltage VDH, to the ground voltage VSS.
  • Matching line HML 1, L ML 1 is set to the floating state.
  • a search key is input via the search line pair.
  • the search key information to be compared with the storage information of the memory cell MC 11 is “1”
  • the search line SL 11 which is at the voltage VSS, is driven by the power supply voltage VDD, and the search line SL 21 is held at the ground voltage VSS.
  • the high-voltage matching line HML 1 is the parasitic capacitance CSH 1, CSH
  • the search nodes SL 1 1, SL 1 2 via the parasitic capacitance CNH 1 and the storage node N 1 via the CNH 2 N 2 is bonded to each. Among them, the voltage of the high-voltage side match line HML1 rises due to the coupling with the activated search line SL11.
  • search line driving noise is generated in the high voltage match line HML1.
  • the actual search key which is omitted in the figure, is information composed of a plurality of bits
  • the search line driving noise VNC shown in the figure is a value corresponding to the number of search line drives.
  • the low-voltage side match line LML 1 is coupled to the storage nodes N 1 and N 2 via the parasitic capacitances CNL 1 and CNL 2 and to the search lines SL ll and SL 12 via the parasitic capacitances CSL 1 and CSL 2, respectively. are doing.
  • the search line SL 11 is driven, but as described above, since the parasitic capacitance CSL 1 is extremely small, the voltage rise of the low-voltage side match line L ML 1 due to the coupling with the search line SL 11 is The high-voltage side match line is negligibly small compared to HML1. Therefore, in the figure, the voltage of the low-voltage side match line LML1 after the start of the search line SL11 is set to the ground voltage VSS.
  • the transistor T5 of the memory cell MC11 is turned on.However, since the transistor T6 is in the cut-off state, a current flows to the storage node N2 side of the comparison circuit CP. Not flowing. Further, since the transistor T3 is kept in the cut-off state, no current flows to the storage node N1.
  • the comparison circuit CP of the memory cell MC 11 is in a matching state.
  • the high-voltage match line HML1 is maintained at the precharge voltage VH or higher (here, the power supply voltage VDD or higher), and the low-voltage match line LML1 is maintained at the ground voltage VSS.
  • the match determination circuit MD1 discriminates that the voltage of the high-voltage side match line HML1 is higher than the reference voltage VRH and a voltage equal to or higher than the positive comparison signal voltage (VS IG) is generated. Detects a match in the entry on the first line.
  • the search line SL 11 which is the power supply voltage VDD, is driven to the ground voltage VSS, and the precharge enable signal PC, which is the ground voltage VSS, is driven to the boosted voltage VDH to match the match line pair.
  • a search operation when the search key and the entry are different will be described with reference to FIGS.
  • the operation of inputting the search key after the precharged match line pair is in the floating state is as described above.
  • a search operation in a case where the information of the search key to be compared with the storage information of the memory cell MC 11 is “0” will be described.
  • the search line SL11 is held at the ground voltage VSS, while the search line SL11 is held at the ground voltage VSS.
  • the search line SL21 which is at VSS, is driven to the power supply voltage VDD.
  • the voltage of the high-voltage side match line HML1 increases due to the coupling with the search line SL21 via the parasitic capacitance CSH2.
  • the transistor T3 of the memory cell MC11 is turned on, and a current path is formed on the storage node N1 side of the comparison circuit CP. Short-circuited. That is, the high-voltage side match line HML1, which has been precharged to the power supply voltage VDD, is discharged toward the vicinity of the intermediate voltage VDD / 2, and the low-voltage side match line, which has been precharged to the ground voltage VSS. LML 1 is charged toward the intermediate voltage VDD / 2.
  • the match determination circuit MD1 discriminates that a negative comparison signal voltage (one VSIG) is generated when the voltage of the high-voltage side match line HML1 falls below the reference voltage VRH by VSIG, and It is determined that the entries in one line do not match.
  • the search line SL21 which is at the power supply voltage VDD, is driven to the ground voltage VSS, and the precharge enable signal PRE, which is at the ground voltage VSS, is driven to the boosted voltage VDH, and the match line is driven.
  • the search operation is completed by precharging each pair.
  • the match line pair is short-circuited by the current paths formed in the multiple memory cells. Therefore, it is apparent that the voltage reaches the intermediate voltage VDDZ 2 around earlier than the waveform shown. That is, the high voltage match line HML1 reaches the voltage level (VR-VSIG) in a time shorter than the illustrated comparison time t2.
  • the match line pair is designed to have the same parasitic capacitance, but the match detection circuit is connected to only one of the high-voltage side match lines HML1. Considering that the load capacity imbalance caused by the short circuit and the search line drive noise are generated only on one high-voltage side match line HM L1, the voltage of the match line pair after the short circuit is the intermediate voltage VDD. / 2 explained as near.
  • the first effect is that power consumption can be reduced.
  • the match line pair which has been precharged to different voltages, is put into a floating state, and then a search key is input via the search line pair, so that a signal corresponding to the comparison result of information is charged. Since the voltage is generated in the high voltage side match line by the operation, the voltage amplitude of the high voltage side match line can be suppressed to about half of the precharge voltage difference between the pair of matching lines. Accordingly, the power required for the precharge operation of the match line can be reduced.
  • the second effect is that the time required for the search operation can be reduced. Since the match line pair is coupled to the search line pair via the parasitic capacitances CSH1, CSH2, CSL1, and C.SL2, search line drive noise is generated in the match line pair. However, since the parasitic capacitances CSL 1 and CSL 2 are extremely small, the voltage rise on the low-voltage side match line is negligibly small. Therefore, the transistors T 3, T 4, T 5, and T 6, which compare information, can avoid a decrease in drive capability due to a decrease in the gate-source voltage or an increase in the threshold voltage due to the substrate bias effect. Thus, the comparison time can be reduced. That is, the time required for the search operation can be reduced.
  • the third effect is that the introduction of a self-aligned process widely used in general-purpose DRAMs can reduce the mask alignment margin.
  • the transistor T 3 The gate electrode of T5 is formed in an L shape, and the gate electrodes of the transistors T4 and T6 and the two word lines are arranged at a minimum distance. Further, the gate electrodes of the transistors T3, T4, T5, T6 are arranged in parallel with each other at a minimum interval. With the above layout, the first and third contacts can be formed between the gate electrodes using a self-alignment process, so that the area of the memory cell can be reduced.
  • the fourth effect is that a TDCAM cell can be formed in the same processing steps as general-purpose DRAM. That is, similar to a circuit block arranged outside the memory array, the connection between the internal nodes of the memory cells can be realized by using the first and third contacts and the first metal layer. The DRAM processing process can be applied as it is.
  • the fifth effect is that the cell area can be suppressed by sharing a connection portion between a memory cell and a bit line pair, a search line pair, or a match line pair with an adjacent memory cell.
  • the sixth effect is that the load capacity of the match line pair can be made substantially the same. That is, first, the connection part between the low-voltage side match line and the memory cell is shared with the adjacent memory cell, and the match line pair is formed using the same second metal layer, so that the side wall insulating film is formed. Therefore, the load capacitance of the match line pair can be made almost the same value while the parasitic capacitance generated on the low voltage side match line is the same as that of the high voltage side match line. It can be almost the intermediate voltage VDD / 2. Therefore, it is possible to realize a stable charge sharing operation in which the voltage amplitude of the match line pair is suppressed to almost half of the power supply voltage V DD while generating a sufficiently large comparison signal voltage. With the above six effects, it is possible to realize a large-capacity TCAM that performs a search operation at low power and at high speed.
  • FIG. 14 shows a memory array configuration when the simplified equivalent circuit model of the memory cell described in FIGS. 8 and 9 is applied to FIG. Below, Figure 15 and Figure 1 According to 6, the search operation in the memory array of FIG. 14 will be described.
  • Figure 15 shows the search operation timing when the search key and the entry match.
  • the pre-charged pair of matching wires is set to the floating state and then grounded.
  • the search line SL11 which is at the voltage VSS, is driven to the power supply voltage VDD.
  • the high-voltage matching line HML1 which is coupled to the search line SL11 via the parasitic capacitance CSH1, is raised to a voltage higher than the precharge voltage VH (here, the power supply voltage VDD) by the search line drive noise. It is kept as it is.
  • the low voltage side match line L ML 1 is coupled to the search line SL 11 1 via the parasitic capacitance CSL 1, but since the coupling is weak, the search line drive noise is so small that it can be ignored. It is kept at the precharge voltage (here, the ground voltage VSS).
  • the reference voltage VRL is set to a voltage higher than the ground voltage VSS by VS IG, and the match determination circuit MD1 outputs a negative comparison signal (here, one VSIG) is generated on the low-voltage side match line LML1, and it is determined that the first entry matches.
  • a negative comparison signal here, one VSIG
  • FIG. 16 shows the search operation timing when the search key and the entry are different.
  • the precharged match line pair is put into a floating state.
  • the search line SL 21 having the ground voltage VSS is driven to the power supply voltage V DD.
  • the match determination circuit MD1 By discriminating that a positive comparison signal (here, VSIG) has been generated on the side match line LML1, it is determined that the first entry did not match.
  • a positive comparison signal here, VSIG
  • the search operation takes less time than the memory array in Figure 1. Can be performed. That is, as described with reference to FIG. 11, in the memory array configuration of FIG. 1, the voltage of the non-matching high-voltage side match line rises due to search line driving noise and is discharged before being discharged. The time (comparison time T2) required to generate (one VSIG) is long.
  • the comparison time t 3 shown in FIG. 16 is shorter than the time t 2. Therefore, the configuration in which the match determination circuit is connected to the low-voltage side match line as shown in FIG. 14 enables the search operation to be performed in a shorter time.
  • FIG. 17 shows a memory array according to the present embodiment, and shows a configuration having m ⁇ n-bit memory cells as in FIG.
  • the memory cell is composed of two capacitors and six transistors.
  • the corresponding two data lines are referred to as a data line pair.
  • the read / write circuit block RWB is composed of a plurality of sense amplifiers connected to the data lines and a precharge circuit as described in FIG. 1 of the first embodiment.
  • these sense amplifiers drive the data lines to a voltage corresponding to the stored information (entry) or the comparison information (search key). That is, binary information (information '
  • the search line drive circuit SLD for driving the search line pairs in the column direction as shown in FIGS. 13 and 1 can be eliminated, and the array area can be reduced.
  • the configuration is shown in which the match decision circuit MDs (1, 2, ⁇ , m) is connected to the low-voltage side matching line LMLs (1, 2, ⁇ , m). Also, it is possible to connect to the high voltage side match line HMLs (1, 2,..., M).
  • the configuration shown in FIG. 17 is more suitable for shortening the search time.
  • the layout and structure of the memory cell as described in Embodiment 1 with reference to FIGS. 2 to 7 it is possible to realize a memory cell having a small area.
  • FIG. 18 shows a block diagram of a memory array according to the third embodiment, together with power supply voltages supplied to the respective memory arrays.
  • This memory array is, for example, a block of the memory array configuration shown in FIG. 13.
  • a memory array MA is surrounded by a precharge circuit block PB composed of a plurality of precharge circuits, and a plurality of match detection circuits.
  • a match detection circuit MDB, a row decoder XDE (:, a search line drive circuit S LD, and a read / write circuit block RWB are arranged.
  • a precharge enable signal drive circuit PCD for driving the precharge enable signal PC, a power supply voltage generation circuit VGEN, and an array control circuit ACT L are added.
  • the feature of the third embodiment is that a power supply voltage generation circuit VGEN is used to generate a bit line voltage VBL higher than a power supply voltage VDD which is a high voltage level of a search line, and to store a logical value '1'. By driving the node voltage to a voltage higher than the power supply voltage VDD, the read operation of stored information can be performed accurately.
  • the power supply voltage generator VGEN uses the power supply voltage VDD input from outside the chip. In addition, receiving boost voltage VDH, VPP, bit line voltage VBL, reference voltage VRL, VBLR, and precharge voltage VH, VL in response to ground voltage VSS.
  • the search line drive circuit SLD which is the first circuit block, receives the power supply voltage VDD and the ground voltage VSS, respectively, and turns the search line pair from the ground voltage VSS to the power supply. Drive to voltage VDD respectively.
  • the precharge enable signal drive circuit PCD which is a second circuit block, receives the boosted voltage VDH and the ground voltage VSS, and drives the precharge enable signal PC from the ground voltage VSS to the boosted voltage VDH.
  • the boosted voltage VDH is set to a voltage higher than the power supply voltage VDD and higher than the threshold voltage VTN of the NMOS transistor in the precharge circuit block PB as described in the first embodiment.
  • the second circuit block, the array control circuit ACTL receives the power supply voltage VDD, the ground voltage VSS, the bit line voltage VB L, and the reference voltage VB LR, and receives a common source according to the input timing of the address. It drives the lines CSP and CSN, the bit line equalize signal BL EQ, and the read / write enable signal RWE.
  • the read / write circuit block RWB which is the third circuit block, has a common source line CSP, CSN, a bit line equalize signal BLEQ, and a read / write enable signal RWE. Receiving each of the voltages VBLR, each bit line pair is driven to a voltage corresponding to the stored information (entry).
  • FIG. 19 shows a read / write circuit RWC 11 arranged on a bit line BL 11 as an example of a configuration of an element circuit of the read / write circuit block RWB.
  • the sense amplifier S A is a cross force ripple type latch known for general-purpose DRAMs, comprising two PMOS transistors T 10 and T 11 and two NMOS transistors T 12 and T 13.
  • the sources of the transistors ⁇ ⁇ ⁇ and ⁇ ⁇ ⁇ ⁇ are connected to the common source line CSP, and the sources of the transistors T12 and T13 are connected to the common source line CSN, respectively, and the bit line BL11 and the dummy bit line BLD1 are connected. Discriminates and amplifies the small voltage difference generated between the two.
  • the equalizing circuit PE has a known configuration composed of three NMOS transistors T 20, ⁇ 21, and 2 22. According to the bit line equalizing signal BL EQ, the bit Itoizumi BL 11, And the dummy bit line BLD11 is driven to the reference voltage VBLR.
  • the column switch circuit YSW is composed of NMOS transistors ⁇ 30 and ⁇ 31, and is connected to the bit line BL11, the input / output line I ⁇ 11, and the dummy bit line BLD111 according to the read / write enable signal RWE. Connect the output lines I ⁇ ⁇ 1 1 respectively.
  • the dummy capacitance CD is equal to the load capacitance of the bit line BL 11 and the dummy bit line B LD 11 in order to accurately separate and amplify the minute voltage generated on the bit line BL 11 It is a capacity designed as follows.
  • the memory cell MC 11 in the memory array MA in FIG. 18 holds the storage information '1', and the memory cell MC 1 in ⁇ 13 Assume that the logical value of storage node N 1 of 1 is '1'.
  • bit line equalizing signal BLEQ is driven to the boost voltage VPP to turn on the transistors in the equalizing circuit PE, so that the bit line BL 11 and dummy bit line BLD 11 are connected to the reference voltage VB. Drive to LR respectively.
  • the boosted voltage VPP is set so that the source-drain voltage of the transistors T20, T21, and T22 becomes sufficiently larger than the threshold voltage VTN1.
  • the voltage is set higher than the threshold voltage VTN1 for the bit line voltage VBL. That is, there is a relationship of VP P> VB L + VTN 1.
  • the equalizing circuit PE is cut off by driving the bit line equalizing signal B PRE, which is the boosted voltage VPP, to the ground voltage VSS, and the lead line WL1, which is at the ground voltage VSS, is turned off. Is driven to the boost voltage VPP, the transistor T1 in the memory cell MC11 in FIG. 13 is turned on, and a very small voltage is generated on the bit line BL11.
  • the common source line CSP which is the reference voltage VB LR, is driven to the bit line voltage VBL, and the common source line CSN is driven to the ground voltage VSS to activate the sense amplifier SA. And amplify.
  • the reference voltage VB LR is set to the intermediate voltage VB L / 2 between the bit line voltage VBL and the ground voltage VSS, and the logical value '1' of the storage node N1 of the memory cell MC11 is set.
  • the example shows that the voltage of the bit line BL11 slightly increases in response to the change in the voltage. Therefore, the sense amplifier SA discriminates the voltage of the bit line BL 11 from the voltage of the dummy bit line BLD 11 and sets the bit line BL 11 to the bit line voltage VBL and the dummy bit line BLD 11 to the ground voltage VSS. Drive each.
  • the storage node N1 (not shown) is driven near the bit line voltage VBL.
  • drive the lead line WL which is the boosted voltage VPP, to the ground voltage VSS to turn off the transistor T1 in the memory cell, and then apply the equalize signal BLEQ, which is at the ground voltage VSS.
  • the precharge circuit PE By driving the boosted voltage VPP, the bit line BL11 and the dummy bit line BLD11 are driven to the reference voltage VBLR, respectively, and the refresh operation is completed.
  • the memory array shown in FIG. 18 has the following effects. That is, a voltage (here, the bit line voltage VBL) higher than the high voltage level of the search line (here, the power supply voltage VDD) is generated using the voltage generator VGEN, and read / write via the array control circuit ACTL. By supplying the circuit block RWB, the bit line can be driven to a higher voltage than the search line.
  • VBL bit line voltage
  • VDD power supply voltage
  • the storage node can be driven to a sufficiently high voltage. In other words, stable reading and writing with a large noise margin It is possible to further reduce the power consumption in the search operation while maintaining the search operation and the refresh operation.
  • the memory array configuration and operation that generate a bit line voltage VBL higher than the power supply voltage VDD has been described.
  • the power supply voltage VDD is a bit line
  • the storage node has a negative voltage level of the storage node.
  • TCAM high-speed search operation is required. To drive the search line at high speed, a stable power supply voltage VDD input from the outside must be set to the high voltage level of the search line. It is desirable. Therefore, the configuration in FIG. 18 is optimal.
  • FIG. 19 shows a read / write circuit configuration in which a dummy capacitor CD is connected to the dummy bit line BLD11.
  • a configuration in which the read / write circuit block; RWB is shared by the two memory arrays is also possible.
  • This configuration can be easily understood from the open bit line configuration widely known in general-purpose DRAM.
  • the load capacities of the bit lines can be equalized without the dummy capacity CD. That is, the circuit design is facilitated, and the read operation and the refresh operation can be performed stably.
  • the power supply voltage generator VGEN When applied to Fig. 17, the power supply voltage generator VGEN generates VRH instead of the reference voltage VRL so that the match determination circuit can discriminate the comparison signal voltage generated on the high-voltage side match line. , Supplied to the match determination circuit block MDB.
  • the high voltage level of the data line pair is switched to the power supply voltage VDD during the search operation and to the bit line voltage VBL during the read / write operation and refresh operation, depending on the operation. That is easy to understand.
  • the refresh operation has been described in FIG.
  • the read / write enable signal RWE which is at the ground voltage VSS, is driven to the power supply voltage VDD before the activated read line falls.
  • the voltage setting according to the third embodiment is not limited to the memory arrays according to the first and second embodiments described above, but can be applied to a memory array using the memory cells illustrated in FIG. .
  • the storage node is driven to a sufficiently high voltage to enable stable read / write and refresh operations with a large noise margin, while lowering the power supply voltage VDD to search. Power consumption in operation can be further reduced.
  • TCAMs having various memory array configurations have been described according to the first to third embodiments.
  • the present invention is not limited to the TCAMs, and the binary content addressable memory used in voice recognition, image recognition, and the like is used. It is also possible to apply to
  • the TCAM according to the present invention is not limited to an off-chip, that is, a single device, but can also be applied to a TCAM block mounted on a system LSI called a so-called system-on-chip (SoC).
  • SoC system-on-chip
  • the present invention is not limited to a memory cell having a storage circuit including two transistors and two capacitors, but also includes a known static random access memory (SRAM) including six transistors. It can also be applied to a memory array composed of memory cells having a storage circuit composed of In any case, the same effect as that described in each embodiment can be obtained.
  • SRAM static random access memory
  • the comparison signal voltage is generated on the match line pair by the charge sharing operation, and the parasitic capacitance between the pair and the search line is smaller.
  • a match decision circuit to discriminate the comparison signal generated on the low-voltage side match line, it is possible to perform a search operation that avoids the effects of search line drive noise, and is suitable for technology that performs the search operation with low power and high speed. I have.

Landscapes

  • Dram (AREA)
  • Semiconductor Memories (AREA)

Abstract

　記憶回路ＳＴＣと比較回路ＣＰとを用いたメモリセルで構成されるメモリアレイにおいて、比較回路ＣＰを構成する複数のトランジスタのうち、ゲート電極がサーチ線に接続されるトランジスタのソースまたはドレインのいずれか一方の電極を高電圧にプリチャージされる方のマッチ線ＨＭＬｒに接続する。また、マッチ線判定回路ＭＤｒを低電圧にプリチャージされるマッチ線ＬＭＬｒに配置して、情報の比較結果に応じてこのマッチ線に発生した比較信号電圧を弁別する。このようなメモリアレイ構成と動作により、マッチ線対におけるサーチ線駆動雑音の影響を回避しつつ、低電力かつ高速に比較動作を行うことができる。このため、検索動作を高速に行うことが可能な低電力コンテント・アドレッサブル・メモリを実現することができる。

Description

明細書 半導体集積回路装置 技術分野
本発明は、蓄積ノードに記憶された情報と入力された情報との比較を行うコンテ ント 'ァドレッサブル ' メモリセル （CAMセル） を含む半導体集積回路装置に関 し、 特に、 3値情報をリフレッシュしながら記憶するターナリダイナミック CAM セル （TDCAMセル） を高密度に集積し、 低電力かつ高速な TDCAMアレイを 実現する技術に適用して有効な技術に関するものである。 背景技術
ターナリ · ダイナミック · コンテント · アドレッサブル ' メモリ （TDCAM) における TDCAMセル構成は、 たとえば、 ' R e c 0 r d s o f t h e 2 0 00 I E E E I n t e r n a t i o n a l Wo r k s h o p o n M e mo i' y T e c h n o l o g y, D e s i g n a n d T e s t i n g, 2 000, P a g e ( s ) : 1 0 1— 1 0 5' (以下、 文献 1 ) に記載されている。 図 2 1に、 文献 1の F i g . 2に示されたセル構成の一例を示す。
このセノレは、 混载 DR AM (Dy n am i c R a n d om A c c e s s M e m o r y ) 加工技術により形成されており、 NMO S (Nチャネル M e t a 1
Ox i d e S e m i c o n d u c t o r ) トランジスタ T 1， T 2とキャパシタ C 1 , C 2により、 三値情報を記憶するメモリ機能を有する。
また、 NMO S トランジスタ T 3, T 4 , T 5 , T 6による XNOR (排他的否 定論理和） 演算機能を有し、 記憶情報と入力情報との比較を行う。 なお、 VP LT は、キャパシタ C 1， C 2の一方の電極に入力される所謂プレート電極電圧である。 まず、 メモリ機能について説明する。
Ξ値情報は、 情報' 1 ' 、 情報' 0' 、 所謂' D o n' t c a r e ' 状態を表 す情報' X' である。 高電圧を論理' 1' 、 低電圧を論理' 0' とすると、 蓄積ノ ード （N l , N 2) の論理値は、 情報' 1 ' の場合 （1 , 0) 、 情報' 0' の場合 (0， 1) 、 情報' X' の場合 （0， 0) である。
記憶情報のリ フレッシュはトランジスタ T 1 , T 2を介して行われ、 同図では省 略されているが、 ビッ ト線 B L 1 , B L 2にそれぞれ接続されたセンスアンプを用 いて読み出しと再書き込みが行われる。
次に、 XNOR演算機能について説明する。
検索動作において記憶情報と比較される情報は、 サーチ線 S L 1, S L 2を介し て入力される三値情報である。 その内訳は、 情報' 1 ' と情報' 0' 、 さらに、 所 謂' MASK' 状態を表す情報' X' である。
記憶情報と入力情報が同じ時、 すなわち一致の時は、 高電圧にプリチャージされ たマッチ線 MLと低電圧 （たとえば接地電圧 VS S) に固定された放電線 D C Lと の接続が遮断 （カツ トオフ） されるので、 マッチ線はプリチャージ電圧に保持され る。
また、 記憶情報が 'D o n' t c a r e' 状態であったり、 入力情報が' MA SK' であったり した場合も、 マッチ線 MLと放電線 DC Lは遮断されるので、 一 致の場合と同様にマッチ線はプリチャージ電圧に保持される。
さらに、 双方の情報が異なる時、 すなわち不一致の時、 たて積みトランジスタ T 3， T 4、 またはトランジスタ Τ 5， Τ 6のどちらか一方が導通することにより電 流経路が形成されるので、 マッチ線 MLと放電線 D C Lが短絡されて、 マッチ線 M Lは接地電圧 V S Sに向かって放電される。
以上の動作によるマッチ線 MLの電圧変化を、図示されていないマツチ線センス アンプで弁別することにより、 比較結果を判定する。
図 2 6は、 以上の検索動作をまとめた真理値表である。
米国特許第 6 3 4 3 0 2 9号 （以下、 文献 2) は、 C AMセル構成の他の例を記 載する。 図 2 2に文献 2の F i g . 1のセル構成およびアレイ構成の要部を示す。 同図では、 理解を助けるために、 図 2 1 と同じ役割のトランジスタには、 同じ記号 を割り振っている。
このセルは、 記憶回路 C S T 1， C S T 2に保持された情報とサーチ線 S L 1， S L 2を介して入力された情報とを、 比較回路 C C Pで比較するものであり、 次に 述ぺるような二つの特徴を有する。 第一の特徴は、平行に配置されたマッチ線 MLと共通ソース線 C S Lとを用いた チャージシェア動作によって比較結果に応じた信号を発生する点にある。
第二の特徴は、比較回路 C C Pを構成する トランジスタの結線が図 2 1のセルと 異なる点にある。 すなわち、 蓄積ノード N 1に接続されたトランジスタ T 4がマツ チ線 ML、サーチ線 S L 2に接続されたトランジスタ T 3が共通ソース線 C S Lに それぞれ接続されている。
同様に、 蓄積ノード N 2に接続されたトランジスタ T 6がマツチ線 ML、 サーチ 線 S L 1に接続されたトランジスタ T 5が共通ソース線 C S Lにそれぞれ接続さ れている。 なお、 比較回路 C CPは、 セル内の接続が違っても、 図 2 1のセルと同 じょうな XNOR演算が可能である。
次に、 検索動作におけるチャージシェア動作を説明する。
まず、 待機状態において、 PMO S (Pチャネル MO S ) トランジスタ THP、 および NMO S トランジスタ TLを導通させることによって、マツチ線 MLを高電 圧 VP CH、 共通ソース線 C S Lを接地電圧 V S Sにそれぞれプリチャージする。 検索動作が始まると、 まず、 プリチャージィネーブル信号 P CHB, P CHを駆 動してトランジスタ THP, T Lをそれぞれ力ッ 卜オフ状態とし、 マッチ線 ML、 および共通ソース線 C S Lをフローティング状態にする。
次に、 サーチ線 S L 1 , S L 2を介して比較情報を入力する。 ここで、 記憶情報 と比較情報とが同じである場合は、マッチ線 M Lと共通ソース線 C S Lとの接続が 遮断されるので、 マッチ線 MLはプリチャージ電圧 VP CHに保たれる。
—方、 情報が異なる場合は、 図 2 1のセルと同様に比較回路 C CPに電流経路が 形成されてマッチ線 MLと共通ソース線 C S Lが短絡される。 このため、 マッチ線 MLの寄生容量 CMに蓄えられた電荷が共通ソース線 C S Lの寄生容量 C Cに分 割されて、 マッチ線 MLの電圧が低下する。
最後に、 マッチ線 MLの電圧変化を弁別することにより、 情報の比較結果を判定 する。このような動作では、寄生容量 CMと寄生容量 C Cとの大きさが同じならば、 短絡後のマッチ線 MLの電圧は、プリチャージ電圧 VP CHと接地電圧 V S Sの中 間電圧 VP CH/2 となる。
したがって、 図 2 2の構成では、 図 2 1の構成のように共通ソース線 C S Lを接 地電圧 V S Sに接続する場合に比べて、 マッチ線の電圧振幅が小さいので、 マッチ 線プリチャージに要する電力が抑制される。
以上の文献で述べられている C AMは、 複数の記憶情報 （以下では、 エントリ と いう） と比較情報 （以下、 検索キーという） とを同時に比較して、 これらの同異を 判別するデパイスである。
このため、テーブル検索の高速化が求められているルータゃスィツチなどの通信 機器用途での需要が高まっている。 しかし、 近年の爆発的なィンターネッ 卜の普及 に伴い、 テーブル規模が急増しており、 T C AMの大容量化が課題となっている。 本願発明者等は、 本願に先立ち、 T C AMの大容量化について検討した結果、 図 2 1、 および図 2 2に示したメモリセル構成では、 高集積化と低電力化の二つにつ いて考慮が十分なされていないことに気がついた。
第一の高集積化について、 メモリセル面積のさらなる低減には、 キャパシタを立 体化し、 自己整合プロセスを用いた汎用 D R AM加工技術の導入が有効である。 しかし、 図 2 1のメモリセルは、 素子数および信号数が多いために、 汎用 D R A Mのような規則正しいメモリアレイのレイァゥ トおよび構造を実現するのが困難 であり、 自己整合プロセスの導入が困難な恐れがある。
また、 蓄積ノード N 1， N 2に見られるように、 メモリセル内部でトランジスタ のゲート電極とソースまたはドレイン電極とを接続する汎用 D R AMにはない構 造が必要なので、 汎用 D R AMの加工工程と整合性がとれず、 新たな加工技術の開 発が必要になる恐れがある。
第二の低電力化について、 マッチ線のプリチャージ電力抑制には、 図 2 2に示し た構成によるチャージシェア動作が有効である。 しかし、 図 2 2の比較回路 C C P の構成では、極微細加工を用いた汎用 D R A Mで問題となるような配線間の結合容 量に起因する雑音の影響が大きく、 比較動作に要する時間が増加する恐れがある。 図 2 3は、 この問題について、 本願に先立って詳細に検討した C AMのセル構成 およびァレイ構成の要部を示している。
同図は、図 2 2のメモリセル C M Cにおいて結合容量を考慮した等価回路モデル であり、サーチ線 S L 1 , S L 2と共通ソース線 C S Lとの間に結合容量 C S C 1 , C S C 2、 蓄積ノード N l , N 2 とマツチ線 M Lとの間に結合容量 C NM C 1 , C NMC 2が挿入されている。
図 24と図 2 5は、図 2 3の構成における検索動作タイミングの一例を示してい る。 ここで、 メモリセル CMCは、 記憶回路 C S T 1 , C S T 2を用いて、 記憶情 報 ' 1 ' を保持しているものと仮定する。
この場合、 蓄積ノードの論理値は （N l , N 2) = (1， 0) であり、 蓄積ノ一 ド N 1は電源電圧 VDD、蓄積ノード ·Ν 2は接地電圧 V S Sにそれぞれ保持されて いる。 したがって、 トランジスタ Τ 4は導通し、 トランジスタ Τ 6はカッ トオフ状 態にある。
また、 参照電圧 VRは、 マッチ線の電圧を弁別するための基準電圧である。 さら に、 VS I Gは、 正確な弁別に必要なマッチ線電圧と参照電圧 VRとの電圧差であ るが、 以下では、 比較信号電圧と呼ぶことにする。
はじめに、 図 2 4に従って、 情報が一致した場合の検索動作タイミングを説明す る。
まず、 待機状態において、 プリチャージィネーブル信号 PRE Βを接地電圧 VS S、プリチャージイネ一プル信号 PREを電源電圧 VDDにそれぞれ駆動すること により、 トランジスタ THP, TNをそれぞれ導通させて、 マッチ線 MLをプリチ ヤージ電圧 VP CH、 共通ソース線 C S Lを接地電圧 V S Sにそれぞれ駆動する。 検索動作が始まると、接地電圧 VS Sとなっているプリチャージィネーブル信号 P R E Bを電源電圧 VD D、電源電圧 VDDとなっているプリチャージィネーブル 信号 PREを接地電圧 VS Sにそれぞれ駆動することにより、 トランジスタ THP T Lの各々をオフ状態として、マツチ線 MLと共通ソース線 C S Lとをフローティ ング状態とする。
続いて、 サーチ線を介して検索キーを入力する。 メモリセル CMCの記憶情報と 比較する検索キーの情報が' 1 ' である場合、 サーチ線の論理値は （S L 1，S L 2 ) = (1 , 0) であるので、 接地電圧 VS Sとなっているサーチ線 S L 1が電源 電圧 VDDに駆動され、 サーチ線 S L 2が接地電圧 V S Sに保持される。
ここで、サーチ線 S L 1は寄生容量 C S C 1を介して共通ソース線 C S Lと結合 しているので、サーチ線 S L 1の活性化に応じて共通ソース線 C S Lの電圧が上昇 する。 このようなサーチ線電圧の変動による電圧上昇を、 以下ではサーチ線駆動雑 音と呼ぶことにする。
なお、 図 2 3では省略されているが、 実際の検索キーは複数のビッ 卜で構成され た情報であるので、 一本のマッチ線に複数のメモリセルが接続されており、 複数の サ一チ線が同時に駆動されることによりサーチ線駆動雑音が重畳される。
また、 T CAMで情報' X， が入力された場合、 該当するサーチ線対は接地電圧 V S Sに保持される。 したがって、 図 2 4に示したサーチ線駆動雑音 VN Cの大き さは、検索キーのデータパターン、すなわちサーチ線の駆動本数に応じた値となる。 —方、 マッチ線 MLは、 結合容量 CNMC 1， CNMC 2を介して蓄積ノード N 1， N 2とそれぞれ結合しているが、 これら蓄積ノードの電圧は保持されているの で、 プリチャージ電圧 V P CHに保持される。
さて、 検索キーが入力されたことにより、 メモリセル CMC 1 1のトランジスタ T 5が導通されるが、 トランジスタ T 6が力ッ トオフ状態にあるので、 比較回路 C Pの蓄積ノード N 2側には電流が流れない。
また'、 トランジスタ T 3 はカッ トオフ状態に保たれるので、 蓄積ノード N 1側 にも電流が流れない。 すなわち、 メモリセノレ CMC 1 1の比較回路 C Pは一致状態 にある。
したがって、 マツチ線 MLはプリチャージ電圧 V P CHに保たれるので、 参照電 圧 VRに対して正の比較信号 V S I Gがマッチ線 MLに発生されたことを何らか の方法で検出することにより、 一致と判定する。
次に、図 2 5に従って、検索キーとェントリが異なる場合の検索動作を説明する。 マッチ線 MLおよび共通ソース線 C S Lをフローティング状態としてから検索キ 一を入力する動作は、 前述した通りである。
以下では、 メモリセル CMCの記憶情報と比較する情報が' 0 ' である場合の検 索動作を述べる。
この場合、 サーチ線の論理値は （S L 1 , S L 2 ) = (0 , 1 ) であるので、 サ ーチ線 S L 1が接地電圧 V S Sに保持されるのに対して、接地電圧 V S Sとなって いるサーチ線 S L 2が電源電圧 VDDに駆動される。
ここで、サーチ線 S L 2は寄生容量 C S C 2を介して共通ソース線 C S Lと結合 しているので、 図 2 4と同様に、 サーチ線 S L 2の活性化に応じて、 共通ソース線 C S Lの電圧が上昇する。
さて、 検索キーが入力されたことにより、 メモリセル MC 11のトランジスタ T
3が導通されるので、電流経路が比較回路 C C Pの蓄積ノード N 1側に形成される ことにより、 マッチ線 MLと共通ソース線とが短絡される。
すなわち、 プリチャージ電圧 V P CHに駆動されていたマッチ線 MLは、 中間電 圧 VMに向かって放電され、接地電圧 V S Sにプリチャージされていた共通ソース 線 C S Lは中間電圧 VMに向かって充電される。
したがって、 マッチ線 MLの電圧が参照電圧 VRを下回り、 参照電圧に対して負 の比較信号電圧一 V S I Gが発生されたことを何らかの方法で弁別することによ り、 比較結果が不一致であつたと判定する。 最後に、 電源電圧 VDDとなっている サーチ線 S L 2を接地電圧 VS Sに駆動し、電源電圧 VDDとなっているプリチヤ ージィネーブル信号 P R E Bを接地電圧 V S S、接地電圧 VS Sとなっているプリ チャージィネーブル信号 P R Eを電源電圧 VDDにそれぞれ駆動して、マツチ線 M
L、 共通ソース線 C S Lをそれぞれプリチャージすることにより、 検索動作を終え る。
なお、 t 1は、 サーチ線を駆動してから負の比較信号電圧一 V S I G が発生さ れるまでの時間であり、 以下では、 比較時間と呼ぶことにする。 また、 同図では、 ワース 卜条件における動作タイミングを説明するために、マッチ線 MLに接続され た他のメモリセルが一致状態にある場合のマッチ線波形を示している。
しかし、 他のメモリセルが不一致状態にあるならば、 マッチ線と共通ソース線 C S Lとは複数のメモリセルに形成された電流経路によって短絡されるので、図示さ れた波形よりも早く中間電圧 VMに変化することは明らかである。
さらに、 結合容量 CSC 1、 C SC 2、 CNMC 1、 CNMC2が同じ大きさの 容量であり、 マッチ線 MLおよび共通ソース線 C S Lの負荷容量が等しい場合、 短 絡後の電圧は VP CHZ2となる。 しかし、 サーチ線駆動雑音の大きさに応じて V P CH/2より高い電圧 VMとなることは、 容易に理解できる。
以上の検索動作から、 図 23のメモリセル CMCにおける トランジスタ T3， Τ 5は、 サーチ線駆動雑音によってソース電極 （ここでは、 共通ソース線 CS L) の 電圧が上昇することにより、 ゲ一ト一ソース間電圧が小さくなり、 さらには基板パ ィァス効果により しきい電圧が上昇するので、 駆動能力が低下する。
このため、 図 2 3の構成による T C AMは、 マッチ線のプリチャージ電力が抑制 される反面、 検索キーのデータパターンによって比較時間 t 1が著しく増加し、 検 索動作が遅くなる恐れがある。
本発明の目的は、 T D C AMセルの高集積化に向けて、 汎用 D R AM加工技術を 適用するためのメモリセルのレイァゥ トおよび内部ノード接続技術を提供するこ とにある。
また、 本発明の他の目的は、 マッチ線の低電力化に有効なチャージシェア方式に おいて、サーチ線駆動雑音による比較時間の増加を回避するための技術を提供する ことにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付 図面から明らかになるであろう。 発明の開示
本願において開示される発明のうち、 代表的なものの概要を簡単に説明すれば、 以下のとおりである。
( 1 ) 本発明は、 複数のマッチ線対と、 該複数のマッチ線対に交差する複数のサー チ線対と、複数のマッチ線対と複数のサーチ線対との交点に配置された複数のメモ リセルとを有した半導体集積回路装置であって、 複数のマッチ線対の各々は、 プリ チャージ回路を有し、 該複数のプリチャージ回路は、 マッチ線対のうち第一のマツ チ線を第 1の電圧、第二のマッチ線を第 1の電圧よりも低い第 2の電圧にそれぞれ 駆動し、複数のメモリセルは、記憶回路と比較回路とを有し、該比較回路は、第一、 および第二の M O S トランジスタを有し、 該第一、 および第二の M O S トランジス タのゲート電極は、 複数のサーチ線にそれぞれ接続され、 第一、 および第二の M O S トランジスタのソースあるいはドレインのいずれか一方の電極が複数の第一の マツチ線にそれぞれ接続されるものである。
また、 本願のその他の発明の概要を簡単に示す。
( 2 ) 本発明は、 複数のマッチ線対と、 該複数のマッチ線対に交差する複数のサー チ線対と、複数のマツチ線対と複数のサーチ線対との交点に配置された複数のメモ リセルとを有する半導体集積回路装置であって、複数のマッチ線対の各々は、 プリ チャージ回路を有し、 該複数のプリチヤ一ジ回路は、 マッチ線対のうち第一のマツ チ線を第 1の電圧、第二のマッチ線を第 1の電圧よりも低い第 2の電圧にそれぞれ 駆動し、複数のメモリセルの各々は、記憶回路と比較回路とを有し、該比較回路は、 複数のマッチ線対の間に第一の電流経路を形成するように直列接続された第一、お よび第二の M O S トランジスタと、第二の電流経路を形成するように直列接続され た第三、 および第四の M O トランジスタとを有し、 第一、 および第三の M O S ト ランジスタのゲ一ト電極は、 複数のサーチ線にそれぞれ接続され、 第一および第≡ の M O S トランジスタのソースあるいはドレインのいずれか一方の電極は、 自己整 合プロセスで形成されたコンタク 卜によって複数の第一のマッチ線にそれぞれ接 続され、 第二および第四の M O S トランジスタのゲ一ト電極は、 記憶回路にそれぞ れ接続され、第二および第四の M O S トランジスタのソースあるいはドレインのい ずれか一方の電極は、 自己整合プロセスで形成されたコンタク トによって複数の第 二マツチ線にそれぞれ接続されるものである。
( 3 ) 本発明は、 複数の第一のマッチ線と、 該複数の第一のマッチ線に交差する複 数のサーチ線対と、 複数のサーチ線対に平行な複数のビッ ト線対と、 記複数の第一 のマッチ線と複数のサーチ線対との交点に配置された複数のメモリセルとを有す る半導体集積回路装置であって、 複数のメモリセルの各々は、 記憶回路と比較回路 とを有し、 該記憶回路ば、 複数のビッ ト線対に接続され、 該比較回路は、 複数のサ ーチ線対と複数の第一のマッチ線に接続され、 複数のビッ ト線対の電圧振幅は、 複 数のサーチ線対よりも大きいものである。 図面の簡単な説明
図 1は、本発明の実施の形態 1による 6個のトランジスタと 2個のキャパシタで 構成されるメモリセルを用いたメモリアレイの別の構成例を示す図、 図 2は、 図 1 におけるメモリアレイの第二金属層より下の層のレイァゥ トを示す図、 図 3は、 図 1におけるメモリアレイの第三金属層より下の層のレイァゥ トを示す図、 図 4は、 図 2のレイァゥ ト図中に示した A— A ' 線に沿った部分の構造を示す断面図、 図 5 は、 図 2のレイアウ ト図中に示した B— B ' 線に沿った部分の構造を示す断面図、 図 6は、 図 3のレイァゥ ト図中に示した C一 C ' 線に沿った部分の構造を示す断面 図、 図 7は、 図 3のレイアウ ト図中に示した D— D ' 線に沿った部分の構造を示す 断面図、 図 8は、 図 1のメモリセルにおいて寄生容量を考慮した簡易等価回路の一 例を示す図、 図 9は、 図 3のレイァゥ ト上に図 8のメモリアレイに示した寄生容量 を模式的に示した図、 図 1 0は、 図 1のメモリアレイにおいて寄生容量を考慮した 簡易等価回路の一例を示す図、 図 1 1は、 図 1 0のメモリアレイにおいての一致ェ ントリを検出した場合の検索動作タイミングの一例を示す図、 図 1 2は、 図 1 0の メモリアレイにおいて不一致ェントリを検出した場合の検索動作タイミングの一 例を示す図、 図 1 3は、 本発明の実施の形態 1による 6個のトランジスタと 2個の キャパシタで構成されるメモリセルを用いたメモリアレイの他の構成例を示す図、 図 1 4は、図 1 3のメモリアレイにおいて寄生容量を考慮した簡易等価回路の一例 を示す図、 図 1 5は、 図 1 4のメモリアレイにおいて一致ェントリを検出した場合 の検索動作タイミングの一例を示す図、 図 1 6は、 図 1 4のメモリアレイにおいて 不一致ェント リを検出した場合の検索動作タイミングの一例を示す図、 図 1 7は、 本発明の実施の形態 2による 6個のトランジスタと 2個のキャパシタで構成され るメモリセルを用いたメモリアレイの別の構成例を示す図、 図 1 8は、 本発明の実 施の形態 3によるメモリ アレイにおいて各回路プロックに供給される電源電圧の 一例を示すプロック図、 図 1 9は、 図 1 8の読み書き回路ブロックにおける要素回 路の具体的な構成例を示す図、 図 2 0は、 図 1 8のメモリアレイにおけるリ フレツ シュ動作タイミングの一例を示す図、図 2 1は 6個のトランジスタと 2個のキャパ シタで構成されるターナリ ·ダイナミック · コンテント ·ァドレッサプル . メモリ セルの従来例を示す図、図 2 2はチャージシェア動作を用いた比較信号電圧発生方 式によるコンテント ·ァドレッサブル 'メモリセルおよびメモリアレイの従来例を 示す図、 図 2 3は、 図 2 2のメモリセルにおいて配線間の結合容量を考慮した等価 回路の一例を示す図、 図 2 4は、 図 2 3のメモリセルにおいての一致ェントリを検 出した場合の検索動作タイミングの一例を示す図、 図 2 5は、 図 2 3のメモリセル において不一致ェントリを検出した場合の検索動作タイミングの一例を示す図、図 2 6は、 図 2 1におけるメモリセルの検索動作の真理値表を示す説明図である。 発明を実施するための最良の形態
本発明を詳細に説明するために、 添付の図面に従ってこれを説明する。 なお、 実 施例を説明するための全図において、 同一機能を有するものは同一符号を付け、 そ の繰り返しの説明は省略する。 実施例の各ブロックを構成する回路素子は、 特に制 限されないが、 典型的には公知の CMO S (相補型 MO S トランジスタ） や立体型 キャパシタ等の半導体集積回路技術によって、単結晶シリ コンのような丄個の半導 体基板上に形成される。
(実施の形態 1 )
本実施の形態 1において、 図 1は、 メモリアレイの構成例を示している。 同図で は、 メモリアレイの動作に必要な口ゥデコーダ XDE C、 読み書き回路プロック R WB、 サーチ線駆動回路 S L D、 プリチャージ回路 P CH r (r = l， 2， · · m) 、 マッチ判定回路 MD r ( r = 1 , 2, · · ·， m) も同時に示されている。 この構成の特徴は、 次のように二つある。
第一の特徴は、 二本のマッチ線の一方のマッチ線を高電圧 （第 1の電圧） 、 他方 のマッチ線を低電圧 （第 2の電圧） にそれぞれ駆動するプリチャージ回路 P CH r ( r = 1 , 2、 · · ·， m) を配置し、 高電圧に駆動されるマッチ線にマッチ判定 回路 MD r ( r = 1 , 2， · · ·， m) を配置する点にある。
第二の特徴は、 サーチ線と高電圧に駆動されるマッチ線とが、 後述する寄生容量 によって結合している点にある。
このような構成において、チャージシェア動作によって二本のマッチ線に比較信 号電圧を発生し、高電圧側のマツチ線に発生された信号をマツチ判定回路で弁別す る。
なお、 以下では、 高電圧に駆動されるマッチ線 （第一のマッチ線） HML r ( r = 1， 2， . · ·， m) を高電圧側マッチ線、 低電圧に駆動されるマッチ線 （第二 のマッチ線） LML r ( r = 1 , 2， · · · , m) を低電圧側マッチ線とそれぞれ 呼ぶことにする。 また、 必要に応じて対応する二本のマッチ線をマッチ線対と呼ぶ ことにする。
図 1では、 複数のビッ ト線 B L 1 s ( s = 1 , 2 , · · ·， n ) 、 B L 2 s ( s = 1 , 2, · · · , n) が交互に平行に配置され、 一^ 3のメモリセルには、 対応す る二本のビッ ト線がそれぞれ接続される。
また、 複数のサーチ線 S L i s ( s = 1 , 2, · · · , n) 、 S L 2 s ( s = 1 , 2， · · · ， n) が対応するビッ ト線に平行に配置される。 以下では、 例えばビッ ト線 B L 1 1 とビッ 卜線 B L 2 1のように対応する二本のビッ ト線を、必要に応じ てビッ ト線対と呼ぶことにする。
同様に、サーチ線 S L 1 1 とサーチ線 S L 2 1のように対応する二本のサーチ線 を、 必要に応じてサーチ線対と呼ぶことにする。 さらに同図では、 ビッ ト線対に交 わるように、 複数のヮード線 WL r ( r = 1 , 2, · · ·， m) が配置され、 複数 の高電圧側マッチ線 HML r ( r = 1 , 2, · · ·， m) および低電圧側マッチ線 LML r ( r = 1 , 2 , · · · , m) 力^ 対応するワード線に平行に配置される。 ここでも、例えばマツチ線 HML 1 と LML 1のように対応する二本のマツチ線を、 以下では必要に応じてマツチ線対と呼ぶことにする。 これらビッ ト線対とヮード線 との各交点に、 メモリセル MC r s ( r = 1 , 2， · · · , m, s = 1 , 2, · · · , n) がそれぞれ配置される。
メモリセルは、 図 2 1 と同様に、 2つのキャパシタと 6つのトランジスタによる TD CAMセル構成である。 ただし、 図 2 1では放電線 D C Lに接続していたトラ ンジスタ T 4, T 6のソースを、 低電圧側マッチ線 LMLに接続する点が異なる。 なお、 図 1では、 図 22に示したメモリセル CMCの構成と比較するために、 メモ リセル MCを構成する素子が機能毎に二つの回路に分けて示されている。
すなわち、 トランジスタ T l， Τ 2とキャパシタ C l， じ 2は記憶回路3丁（ 、 トランジスタ （第一の トランジスタ） T 3、 トランジスタ （第三のトランジスタ） Τ 4、 トランジスタ （第二のトランジスタ） Τ 5、 およびトランジスタ （第四のト ランジスタ） Τ 6は比較回路 C Ρをそれぞれ構成する。
したがって、 図 2 2の比較回路 C C Ρの構成と比べると、 マッチ線のプリチヤ一 ジ電圧に対してトランジスタの接続順が逆になり、髙電圧マッチ線 HMLから低電 圧マツチ線 LMLに向かって、 一方はトランジスタ Τ 3， Τ 5、 他方はトランジス タ Τ 4， Τ 6の順にそれぞれ接続される。
メモリアレイの周囲に配置されたロウデコーダ XDE C、読み書き回路プロック RWB、サーチ線駆動回路 S LD、プリチャージ回路 P CH r ( r = l , 2, · · ·, m.) , マッチ判定回路 MD r ( r = 1 , 2 , · · · , m) は、 動作に応じて使い分 ίナられる。
口ゥデコーダ XDE Cと読み書き回路プロック RWBは、 記憶情報 （ここではェ ントリ） の読み出し動作や書き込み動作、 或いはリフレッシュ動作に用いられる回 洛ブロックである。 前者のロウデコーダ X D E Cは、 ワード線 WL r ( r = 1 , 2 , · . · , m) の中からロウアドレスに応じたワード線を選択する。 後者の読み 書き回路プロック RWBは、 各ビッ ト線 B L I s ( s = 1 , 2, ' · · , η) 、 Β し 2 s ( s = l， 2， · · ·， n) に配置された複数のセンスアンプやプリチヤ一 ジ回路で構成される。
センスアンプは、 例えば公知のクロスカップル型ラッチ構成であり、 ビッ ト線に 読み出された信号の弁別や増幅を行い、さらに書き込み情報に応じた電圧にビッ ト ,乎泉および蓄積ノ一ドを駆動する。
サーチ線駆動回路 S L D、 プリチャージ回路 P CH r ( r = 1 , 2, · · · , m)、 マッチ判定回路 MD r ( r = 1 , 2, · · · , m) は、 検索動作に用いられる回路 である。
まず、 サーチ線駆動回路 S LDは、 入力データ （ここでは、 検索キー） に応じた 電圧にサーチ線 S L i s ( s = 1 , 2， · · ·， n) 、 S L 2 s ( s = 1 , 2, · · · , η ) を駆動する。
次に、 プリチャージ回路 P CH r ( r = 1 , 2 , · · ·， m) は、 プリチャージ ィネープル信号 P Cがゲート電極に接続された NMO S トランジスタ THN， TL でそれぞれ構成される。
プリチャージイネ一ブル信号 P Cに応じて、 トランジスタ THNはプリチャージ 電圧 V Hの電源端子と高電圧側マッチ線とを接続し、 トランジスタ T Lはプリチヤ ージ電圧 V Lの電源端子と低電圧側マッチ線 L M Lとを接続する。
ここで、 前者のプリチャージ電圧 VHは、 後者のプリチャージ電圧 V Lよりも高 く設定される。 なお、 トランジスタ THNの代わりに、 図 2 2に示したような PM O S トランジスタ THPを用いることも可能である。 しかし、 相補のプリチャージ 起動信号が必要となるため、 制御信号の追加により消費電力が増加する。 また、 ゥ エル分離が必要になるために、 チップ面積が大きくなるという問題もある。 したがって、 制御信号が少なく、 N M O S トランジスタだけ構成される図 1のプ リチャージ回路の構成の方が望ましい。 さらに、 マッチ判定回路 M D r ( r = l , 2， . · ·， m) は、 検索キーとエント リ との比較結果に応じて高電圧側マッチ線 LM L r ( r = 1 , 2 , . · · , m ) に発生された比較信号電圧を弁別し、 検索キ 一が一致したか否かを判定する。
このような構成により、 以下の二つの効果が得られる。
第一の効果は、 消費電力の低減である。 本メモリアレイでは、 後述するように、 それぞれ異なる電圧にプリチャージしたマッチ線対をフローティング状態として から、 サーチ線対を介して検索キーを入力することによって、 情報の比較結果に応 じた信号をチャージシェア動作によって高電圧側マッチ線に発生する。 したがって、 高電圧側マッチ線の電圧振幅をマッチ線対のプリチャージ電圧差の半分程度にま で抑制することができるので、マッチ線のプリチャージ動作に要する電力を低減す ることが可能である。
第二に、 比較信号発生時間の抑制である。 後述するように、 サーチ線対は高電圧 マッチ線と結合しているので、検索動作におけるサーチ線駆動雑音は高電圧マッチ 線に発生する。 したがって、 メモリセル内のトランジスタ T 3 , T 4 , T 5 , T 6 は、ゲート一ソース間電圧の低下あるいは基板パイァス効果によるしきい電圧の上 昇による駆動能力の低下を回避できるので、比較時間を短縮することが可能である。 以上の二つの効果により、低電力かつ高速に検索動作を行う T C AMを実現するこ とができる。
次に、 図 2と図 3に従って、 メモリアレイのレイァゥ トの例を説明する。 このレ ィアウ トの特徴は、 以下に述べるように四つある。
第一の特徴は、 ゲート電極の配置にある。 まず、 蓄積ノードに接続される トラン ジスタのゲ一ト電極を L字型とし、ヮード線と共に最小間隔でポリシリコン層を配 置する点にある。
第二の特徴は、 蓄積ノードにおける トランジスタの拡散領域とゲート電極を、 汎 用 D R A Mのビッ ト線形成に用いられる配線層に相当する第一金属層を介して接 続する点にある。
第三の特徴は、 メモリセルとビッ ト線、 サーチ線、 マッチ線との接続に用いるコ ンタク トおよびスルーホールを隣接するメモリセルと共有することにある。第四の 特徵は、比較回路を構成する四つのトランジスタの電極をそれぞれ平行に配置する 点【こある。
図 2は、 メモリアレイの一部分について、 第二金属層より下の層のレイァゥ トを 示している。 太い点線で描かれた四角形 M C Aは、 一つのメモリセルの領域を示す ものであり、 実際のレイアウ トパターンではない。
• 隣接するメモリセルは境界部のみが示されているが、 実際は、 四角形 M C Aの各 辺 こそれぞれ線対称に配置されている。
図示するように、 メモリセルは、 活性領域パターン F L、 シリ コン基板上に形成 されたトランジスタのゲート電極ゃヮード線となるポリシリコンパターン P s、キ ャ z、。シタの上部電極を形成するプレート金属層パターン P L T、 メモリセル内部に おける素子間の接続や後述するコンタク トとスルーホールとの接続に用いられる 第一金属層パターン F M、高電圧側マッチ線や低電圧側マッチ線を形成する第二金 属層パターン S M、活性領域と第一金属層とを接続する第一コンタク トパターン F C、 ポリシリ コン層と第一金属層とを接続する第二コンタク トパターン S C、 活性 化領域とキャパシタの下部電極とを接続する第三コンタク トパターン T C、第一金 属層と第二金属層とを接続する第一スルーホールパターン F Tなどから構成され てレヽる。
これらのパターンのパターニングには、周知の光リ ソグラフィを用いることがで きる。 なお、 同図では、 簡単のためにキャパシタの下部電極を形成するポリシリコ ン z、。ターンが省略されているが、 公知の汎用 D R A M加工技術から、 プレート金属 層 z、。ターンの真下に第三コンタク トパターン毎に配置されることは、容易に理解で きる。
また、 パターン名の後の括弧内には対応するノード名が示されており、 マッチ線 H M L 2、 L M L 2とサーチ線 S L 1 2、 S L 2 2 との交点にメモリセルが配置さ れていることから、 四角形 M C Aに囲まれた領域は、 図 1のメモリアレイにおける 第 2行第 2列目のメモリセル M C 2 2であることは、 容易に理解できる。
図 3は、図 2に第二金属層より上の層のパターンを追加したレイアウ ト図である 図において、 第三金属層パターン T Mはビッ ト線ゃサーチ線を形成する。 第ニス ルーホールパターン S Tは第二金属層と第三金属層とを接続する。 なお、 汎用 D R AMでは、第一金属層 F Mを用いてビッ ト線を形成していることが広く知られてい る。 しかし、 同図に示すメモリセルでは配線数が多いために、 さらに上層の第三金 属層 T Mに引き上げられている。
図 4は、 記憶回路 S T Cにおいて、 図 2に示した A— A ' 断面を模式的に示した 図である。
図において、 P型半導体基板 1 0 0内には素子分離用の絶縁物 1 0 1が埋め込ま れており、活性領域パターン F Lにおける N型拡散層領域 1 0 2が形成されている。
P型半導体基板 1 0 0上にはトランジスタのゲ一ト酸化膜 1 0 3、 トランジスタ のゲート電極 1 0 4、およびトランジスタのゲ一ト電極側面に絶縁膜で形成された サイ ドウオール 1 0 5が形成されている。
また、 ゲート電極 1 0 4の上方には、 サイ ドウオールと同時にゲート電極上に絶 縁膜で形成されたゲートキヤップ 1 0 6が形成されている。第一金属層 2 0 0はメ モリセルの内部で素子を接続し、第二金属層 2 0 1は第一スルーホールと第二スル 一ホールとの接続に用いられる。
さらに、下部コンタク ト 3 0 0は N型拡散層領域と第一金属層とを接続する第一 コンタク トにおいてポリシリコンで形成され、上部コンタク ト 3 0 1は第一コンタ ク 卜において第一金属層と同じ材料で形成されている。
第三コンタク ト 3 0 2はゲート電極と第一金属層とを接続するように第一金属 層と同じ材料で形成されており、 相関絶縁膜 5 0 0において、 第一スルーホール 4 0 0は第一金属層と第二金属層とを接続する。
同図では、 図 2と対応させて、 層名の後の括弧内にノード名を示している。 例え ば、 図 4中のゲート電極 1 0 4で示されたノード名によって、 トランジスタ T 1の ソース、またはドレインの一方の電極と トランジスタ T 4のゲート電極とが第一金 属層 2 0 0 と第一および第二コンタク トによって接続されていることが容易に理 解できる。
なお、 このような内部ノードの接続部分における構造は、 図 4では省略されてい るが、メモリアレイの外部に配置された回路プロックにおいても使われる。例えば、 汎用 D R AMの口ゥデコーダ X D E Cでは、ヮード線を駆動する トランジスタのソ ースまたはドレインの一方の N型拡散層領域とポリシリ コンで形成されたヮード線 との接続が、 同じような構造を用いて行われる。
図 5は、 さらに記憶回路 S T Cにおいて、 図 2に示した B— B ' 断面を模式的に 示した図である。
以下では、 図 4には示されていない構造を説明する。
上部コンタク ト 3 0 3は、 N型拡散層領域 1 0 2とキャパシタの下部電極とを接 続する第三コンタク 卜においてポリシリコンで形成されている。キャパシタの下部 電極 6 0 0はポリシリコンで形成されており、その表面にはキャパシタの絶縁膜 6 0 1を介して上部電極 6 0 2、 すなわちプレート電極が形成されている。
図 5では、 図 2と対応させて、 層名の後の括弧内にノード名を示している。 例え ば、 ゲート電極 1 0 4で示されたノード名によって、 トランジスタ T 1 と トランジ スタ T 4のゲ一ト電極がそれぞれ平行に配置されていることが容易に理解できる。 なお、 第三コンタク トの下部コンタク トは、 第一コンタク トの下部コンタク ト 3 0 0と同じ構造であり、サイ ドウオール 1 0 5の隙間を埋め込むように同時に形成 された所謂セルフ · ァライン . コンタク ト （S A C ) である。 この加工技術は、 汎 用 D R A Mで広く用いられている自己整合プロセスと呼ばれるものである。
また、 第一金属層 2 0 0 と第一コンタク トの上部コンタク ト 3 0 1、 第ニコンタ タ ト 3 0 2は、 これらの上層部にキャパシタを形成する際の熱処理による電気特性 の劣化を防ぐために、 例えば融点の高いタングステンで形成される。
さらに、 図 4にも示したように、 第二金属層 2 0 1 と N型拡散層領域 1 0 2との 間の層に形成されるビッ 卜線 B L 1 2とメモリセルとの接続部分は、隣接するメモ リセルと共有するように形成されていることは、 容易に理解することができる。 さらに、 図 6は、 比較回路 C Pにおいて、 図 3に示した C— C ' 断面を模式的に 示した図である。
図において、 ビッ ト線ゃサーチ線は第三金属層 2 0 で形成されている。 同図で は、 図 4と対応させて層名の後の括弧内にノード名を示しており、 例えば、 図 6中 のゲート電極 1 0 4で示されたノード名によって、比較回路 C Pにおける トランジ スタ T 3， T 4 , T 5 , T 6のゲート電極が互いに平行に配置されていることが容 易に理解できる。 このような構成により、 比較回路 C Pにおいても、 第一コンタク 卜の下部コンタ ク 卜 3 0 0を前述の自己整合プロセスで形成している。 また、 これらのコンタク ト を隣接する トランジスタ間で共有している。
図 7は、 さらに比較回路 C Pにおいて、 図 3に示した D— D ' 断面を模式的に示 した図である。
第二スルーホール 4 0 1は、 第二金属層と第三金属層とを接続する。 トランジス タ T 3， T 5 とサーチ線対 S L 1 2 , S L 2 2とは、 第ニコンタク ト 3 0 2、 第一 スルーホール 4 0 0、 第二スルーホール 4 0 1を用いてそれぞれ接続されている。
これらの構造が隣接するメモリセルと共有されていることは、図 3のレイァゥ ト を考慮すれば容易に理解できる。なお、図 4や図 5の断面図には示されていないが、 第三金属層 3 0 5で形成されたビッ ト線 B L 1 2， B L 2 2 と トランジスタ T 1 , T 2とは、 サーチ線と同様に第二スルーホール 4 0 1を介して接続されることは、 図 7から容易に理解できる。
以上のようなメモリセル構造により、 次に述べる四つの効果が得られる。
第一の効果は、汎用 D R A Mと同じような自己整合プロセスを用いることにより、 ？昆載 D R A Mで考慮しているような合せ余裕を削減することができる点である。 第二の効果は、 第一および第二コンタク トと第一金属層とを用いることにより、 机用 D R A Mのメモリアレイの外側に配置された回路ブロックと同じ加工工程で、 メモリセルの内部ノードの接続を実現することができる点である。
第三の効果は、 ビッ ト線対やサーチ線対、 マッチ線対とメモリセルとの接続部分 を隣接するメモリセルと共有することにより、セル面積を抑制することができる点 である。
第四の効果は、低電圧側マツチ線とメモリセルとの接続部分を隣接するメモリセ ノレと共有し、 さらにマッチ線対を同じ第二金属層を用いて配置することにより、 サ ィ ドウオール絶縁膜によって低電圧側マッチ線に生ずる寄生容量を高電圧側マツ チ線と同数にしながら、マッチ線対の負荷容量をほぼ同じ大きさにすることができ る ^、である。
この第四の効果は、 後述する検索動作において、 十分な大きさの比較信号電圧を 努生しながらマツチ線対の振幅を半減するチャージシヱァ動作に好適である。以上 の効果により、チャージシェア動作が可能なメモリセルを小さな面積で実現するこ とが可能となる。
最後に、 図 2、 および図 3に示したレイアウ トにおいて、 一例として、 次の四つ の規則を適用するものと仮定して、 メモリセル面積を算出する。
第一の規則は、 各層の配線幅および間隔の最小値を F (Fは最小加工寸法） とす る。 第二の規則は、 各コンタク トおよび各スルーホールのパターンを一辺が Fの正 方形とする。第三の規則は、各コンタク トの合せ余裕をゼロとする。第四の規則は、 各スルーホールと各金属層との合せ余裕を二方にのみ F/ 4とする。
これらの四つのレイァゥ ト規則を用いると、比較回路における トランジスタ T 3， T 4, T 5 , T 6を最小間隔で配置することができるので、 セル幅は 8 Fである。 また、 ワード線 WLを 1 0. 2 5 Fピッチで配置できるので、 Fの 2乗の 8 2倍の メモリセルを実現することができる。
次に、これまで説明してきたメモリセル構造における寄生容量を考慮したメモリ セルの簡易等価回路モデルを説明する。
図 8は、図 1のメモリアレイにおけるメモリセル MC 2 2の簡易等価回路モデル を示している。
容量 C SH 1， C SH 2は、 サーチ線 S L 1 2、 S L 22と高電圧側マッチ線 H ML 2との間にそれぞれ生ずる寄生容量である。また、容量 C S L 1、 C S L 2は、 サーチ線 S L 1 2、 S L 2 2と低電圧側マツチ線 LML 2との間にそれぞれ生ずる 寄生容量である。
さらに、 容量 CNH 1， CNH 2は蓄積ノード N 1、 N 2と高電圧側マツチ線 H ML 2との間、 容量 CNL 1 , CNL 2は蓄積ノード N 1、 N 2と低電圧側マッチ 線 LML 2との間にそれぞれ生ずる寄生容量である。
図 9は、 図 3に示したレイアウ ト図上にこれらの寄生容量を書き込んで、 寄生容 量が発生する位置を模式的に示している。
寄生容量 C S H 1、 C S H 2は、 高電圧側マッチ線 HML 2が、 図 6に示したよ うに第一コンタク トの下部コンタク ト 3 0 0の部分で、 サーチ線 S L 1 2、 S L 2 2にそれぞれ接続されたゲート電極を形成するポリシリ コン層 1 04の間を非常 に近接して通過しているために発生する。 サイ ドウオール絶縁膜 1 0 5の厚さは、 最小加工寸法が 0. 1 3 μιηの微細加工 を用いる場合、 3 0 nm程度である。 一方、 高電圧側マッチ線 HML 2を形成する 第二金属層 2 0 1 とサーチ線 S L 1 2、 S L 2 2を形成する第三金属層 2 02との 間の層間絶縁膜 5 0 0の厚さは数百 nmである。 したがって、 寄生容量 C SH 1、 C SH 2の大きさは、ゲート電極と第一コンタク トがサ一ドウオール絶縁膜 1 0 5 を挟む部分の形状でほぼ決まる。
容量 CNL 1、 CNL 2も同様に、 低電圧側マッチ線 LML1が、 第一コンタク トの下部コンタク ト 3 0 0の部分で、 蓄積ノード N 1、 N 2にそれぞれ接続された トランジスタ T 4, T 6のゲート電極を形成するポリシリ コン層 1 04にそれぞれ 非常に近接して通過しているために発生する。 このように構造が似ているため、 寄 生容量 C SH 1、 C S H 2の大きさと寄生容量 CN L 1、 CNL 2の大きさは、 ほ ぼ等しい。
寄生容量 CNH 1、 CNH2は、 トランジスタ T 4, T 6のゲート電極を形成す るポリシリ コン層 1 0 4 と高電圧側マッチ線 HML 2を形成する第二金属層 2 0 1 との間の層間絶縁膜 5 0 0によってそれぞれ発生する。
この部分の層間絶縁膜の厚さは、 図 5に示したキャパシタの高さにほぼ等しく、 1 m程度である。 したがって、 寄生容量 CNH 1、 CNH 2の大きさは、 寄生容 量 CNL 1、 CN L 2と比べると極めて小さい。
寄生容量 C S L 1、 C S L 2は、 図 9のレイアウ トと図 6のサーチ線 S L 1 2、 S L 2 2と高電圧側マッチ線 HM L 2との位置関係から、低電圧側マッチ線 L M L 2を形成する第二金属層 2 0 1 とサーチ線 S L 1 2、 S L 2 2を形成する第三金属 層 2 0 2との間の層間絶縁膜 50 0によって発生することが、 容易に理解できる。 したがって、 寄生容量 C S L 1、 C S L 2の大きさは、 寄生容量 C S H 1、 C S H 2 と比べると極めて小さい。
なお、 実際の構造では、 寄生容量 C S L 1、 C S L 2に似た寄生容量がビッ ト線 対とマッチ線対との間に生ずることは、 容易に理解できる。 しかし、 以下に述べる 検索動作の説明を簡単にするために、 図 8、 および図 9では、 検索動作で活性化さ れるサーチ線対との間に寄生する容量に注目し、 ビッ ト線にとの間に生ずる寄生容 量は省略している。 図 1 0は、図 8の簡易等価回路モデルを用いた図 1によるメモリアレイ構成を示 している。
以下では、 第一行のェントリについての検索動作について、 メモリセル MC 1 1 に注目して説明する。 なお、 メモリセル MC 1 1は、 記憶回路 S T Cに記憶情報' 1 ' を保持しているものと仮定する。 この場合、 蓄積ノードの論理値は （N l， N 2) = ( 1， 0) であり、 蓄積ノード N 1は電源電圧 VDD、 蓄積ノード N 2は接 地電圧 VS Sにそれぞれ保持されている。したがって、 トランジスタ T 4は導通し、 トラレジスタ T 6は力ッ トオフ状態にある。
はじめに、 図 1 1に従って、 検索キーとェントリが同じ場合の検索動作を説明す る。
まず、 待機状態において、 プリチャージイネ一プル信号 P Cを昇圧電圧 VDHに 駆動してプリチャージ回路 P CH 1内のトランジスタ THN、 TLを活性化するこ とにより、 高電圧側マッチ線 HML 1をプリチャージ電圧 VH、 低電圧側マッチ線 LML 1をプリチャージ電圧 VLにそれぞれ駆動する。 同図では、 プリチャージ電 圧 VHが電源電圧 VDD、プリチャージ電圧 VLが接地電圧 V S Sの場合の動作タ イミング例が示されている。 また、 昇圧電圧 VDHは、 トランジスタ THNが十分 に導通するように電源電圧 VDDよりも高い電圧に設定されており、例えば、 トラ ンジスタ THNのしきい電圧を VTNとすると、 VDH>VH + VTN (ここでは、 VDH> VDD + VTN) の関係にある。
検索動作が始まると、昇圧電圧 VDHとなっているプリチャージィネーブル信号 P Cを接地電圧 V S Sに駆動することにより、プリチャージ回路 P CH 1における トランジスタ THN, T Lの各々を力ッ 卜オフ状態として、 マツチ線 HML 1 , L ML 1をフローティング状態とする。
続いて、 サーチ線対を介して検索キーを入力する。 メモリセル MC 1 1の記憶情 報と比較する検索キーの情報が ' 1 ' である場合、サーチ線の論理値は（S L 1 1， S L 2 1 ) = (1 , 0) であるので、 接地電圧 VS Sとなっているサーチ線 S L 1 1が電源電圧 VDDに駆動され、サーチ線 S L 2 1は接地電圧 V S Sに保持される ここで、 高電圧側マツチ線 HML 1は寄生容量 C S H 1、 C S H 2を介してサー チ線 S L 1 1 , S L 1 2、 寄生容量 CNH 1、 CNH 2を介して蓄積ノード N 1、 N 2にそれぞれ結合している。 このうち、 活性化されたサーチ線 S L 1 1 との結合 により、 高電圧側マッチ線 HML 1の電圧が上昇する。
すなわち、 サーチ線駆動雑音が高電圧マッチ線 HML 1に発生する。 なお、 同図 では省略されている力 、実際の検索キーは複数のビッ 卜で構成された情報であるの で、複数のサーチ線が同時に駆動されることによりサーチ線駆動雑音が重畳される。 したがって、 同図に示したサーチ線駆動雑音 VNCは、 サーチ線の駆動本数に応 じた値となる。 一方、 低電圧側マッチ線 LML 1は、 寄生容量 CNL 1 , CNL 2 を介して蓄積ノード N 1， N 2、 寄生容量 C S L 1， C S L 2を介してサーチ線 S L l l , S L 1 2とそれぞれ結合している。
このうち、 サーチ線 S L 1 1だけが駆動されるが、 前述したように、 寄生容量 C S L 1は極めて小さいので、サーチ線 S L 1 1 との結合による低電圧側マッチ線 L ML 1の電圧上昇は、 高電圧側マッチ線 HML 1 と比べて無視できるほど小さい。 したがって、 同図では、 サーチ線 S L 1 1を起動後の低電圧側マッチ線 LML 1の 電圧を接地電圧 V S Sとしている。
さて、 検索キーが入力されたことにより、 メモリセル MC 1 1のトランジスタ T 5が導通されるが、 トランジスタ T 6がカツ トオフ状態にあるので、 比較回路 C P の蓄積ノード N 2側には電流が流れない。 また、 トランジスタ T 3 はカッ トオフ 状態に保たれるので、 蓄積ノード N 1側にも電流が流れない。
すなわち、 メモリセル MC 1 1の比較回路 C Pは一致状態にある。 同様に、 他の メモリセル MC I s ( s = 2 , 3 , · · ·， n) においても各々の比較回路 C Pが 一致状態にあるならば、 マッチ線対の接続は遮断された状態に保たれる。
したがって、 高電圧側マツチ線 HML 1はプリチャージ電圧 VH以上 （ここでは 電源電圧 VDD以上） 、 低電圧側マッチ線 LML 1は接地電圧 V S Sに保たれる。 この結果、 マッチ判定回路 MD 1は、 高電圧側マッチ線 HML 1の電圧が参照電 圧 VRHに対して高く、 正の比較信号電圧 （VS I G) 以上の電圧が発生されたこ とを弁別し、 第一行のエントリが一致したことを検出する。
最後に、電源電圧 VDDとなっているサーチ線 S L 1 1を接地電圧 V S Sに駆動 し、 さらに、 接地電圧 VS Sとなっているプリチャージィネーブル信号 P Cを昇圧 電圧 VDHに駆動してマッチ線対をそれぞれプリチヤ一ジすることにより、検索動 作を終える。
なお、 参照電圧 VRHは、 マッチ判定回路がプチチャージ電圧 VHに保持された 場合の高電圧側マッチ線電圧を正確に弁別できるように設定される。 例えば、 マツ チ判定回路が比較信号を正確に弁別するのに必要な信号電圧を VS I Gと表すと、 VR H = VH-V S I G (ここでは、 VRH = VDD— VS I G)に設定されている。 次に、図 1 2に従って、検索キーとェントリが異なる場合の検索動作を説明する。 プリチャージしていたマッチ線対をフローティング状態としてから検索キーを 入力する動作は、 前述した通りである。 以下では、 メモリセル MC 11の記憶情報 と比較する検索キーの情報が' 0' である場合の検索動作を述べる。 この場合、 サ ーチ線の論理値は （S L 1 1， S L 21) = (0, 1 ) であるので、 サーチ線 S L 1 1が接地電圧 VS Sに保持されるのに対して、接地電圧 VS Sとなっているサー チ線 S L 2 1が電源電圧 VDDに駆動される。
ここで、 図 1 1 と同様に、 寄生容量 C SH2を介したサーチ線 S L 21との結合 により、 高電圧側マッチ線 HML 1の電圧が上昇する。
さて、 検索キーが入力されたことにより、 メモリセル MC 1 1のトランジスタ T 3が導通されるので、比較回路 C Pの蓄積ノード N 1側に電流経路が形成されるこ とにより、 マッチ線対が短絡される。 すなわち、 電源電圧 VDDにプリチャージさ れていた高電圧側マッチ線 HM L 1は中間電圧 V DD/ 2付近に向かつて放電さ れ、接地電圧 VS Sにプリチャージされていた低電圧側マッチ線 LML 1は中間電 圧 VDD/2付近に向かって充電される。
この結果、 マッチ判定回路 MD 1は、 高電圧側マッチ線 HML 1の電圧が参照電 圧 VRHより V S I Gだけ下回ることにより、 負の比較信号電圧 （一 V S I G) が 発生されたことを弁別し、 第一行のェントリが不一致であつたと判定する。
最後に、電源電圧 VDDとなっているサーチ線 S L 21を接地電圧 VS Sに駆動 し、 さらに、 接地電圧 VS Sとなっているプリチャージィネーブル信号 PREを昇 圧電圧 VDHに駆動してマッチ線対をそれぞれプリチャージすることにより、検索 動作を終える。
なお、 同図では、 ワース ト条件における動作タイミングを説明するために、 他の メモリセル MC I s ( s = 2, 3， · · ·， n) がー致状態にある場合のマッチ線 対波形を示している。
しかし、 他のメモリセル M C I s ( s = 2 , 3 , · · , , n ) が不一致状態にあ るならば、マッチ線対は複数のメモリセルに形成された電流経路によつて短絡され るので、図示された波形よりも早く中間電圧 V D D Z 2付近に到達することは明ら かである。 すなわち、 高電圧マッチ線 HM L 1は、 図示された比較時間 t 2よりも 短い時間で電圧レベル（V R— V S I G )に到達する。
また、 本実施例ではメモリセルの構造で述べたように、 マッチ線対の寄生容量が 等しくなるように設計しているが、マッチ検出回路が一方の高電圧側マッチ線 HM L 1だけに接続されているために生じる負荷容量の不平衡ゃ、サーチ線駆動雑音が 一方の高電圧側マッチ線 HM L 1だけに発生することを考慮して、短絡後のマッチ 線対の電圧は中間電圧 V D D / 2付近と説明した。
以上で述べたメモリアレイの構成と動作による効果を、 以下にまとめる。
第一の効果は、消費電力を低減することができる点にある。本メモリアレイでは、 それぞれ異なる電圧にプリチャージしていたマッチ線対をフローティング状態と してから、 サーチ線対を介して検索キーを入力することによって、 情報の比較結果 に応じた信号をチャージシェァ動作によつて高電圧側マッチ線に発生するので、高 電圧側マッチ線の電圧振幅をマツチ線対のプリチヤ一ジ電圧差の半分程度にまで 抑制することができる。 しがたつて、 マッチ線のプリチャージ動作に要する電力を 低減することが可能となる。
第二の効果は、 検索動作に要する時間を短縮することができる点にある。 マッチ 線対は、 寄生容量 C S H 1， C S H 2， C S L 1 , C .S L 2を介してサーチ線対と 結合しているので、 マッチ線対にはサーチ線駆動雑音が発生する。 しかし、 寄生容 量 C S L 1， C S L 2が極めて小さいので、 低電圧側マッチ線の電圧上昇は無視で きるほど小さい。 したがって、 情報の比較を行う トランジスタ T 3 , T 4 , T 5 , T 6は、ゲート一ソース間電圧の低下あるいは基板パイァス効果によるしきい電圧 の上昇による駆動能力の低下を回避することができるので、比較時間を短縮するこ とができる。 すなわち、 検索動作に要する時間を短縮することが可能となる。 第三の効果は、汎用 D R AMで広く用いられている自己整合プロセスを導入する ことにより、 マスクの合せ余裕を削減できる点にある。 まず、 トランジスタ T 3 , T 5のゲート電極を L字型に形成し、 トランジスタ T 4， T 6のゲート電極と二本 のワード線とを最小間隔で配置する。 また、 トランジスタ T 3， T 4 , T 5 , T 6 のゲート電極を互いに平行に最小間隔で配置する。 以上のレイアウ トにより、 第一 および第三コンタク トを、 自己整合プロセスを用いてゲート電極の間に形成するこ とができるので、 メモリセルの面積を抑制することが可能となる。
第四の効果は、汎用 D R AMと同じ加工工程で T D C AMセルを形成することが できる点にある。 すなわち、 メモリアレイの外側に配置された回路プロックと同じ ように、第一および第三コンタク トと第一金属層とを用いてメモリセルの内部ノー ドの接続を実現することができるので、汎用 D R A Mの加工工程をそのまま適用す ることができる。
第五の効果は、 ビッ ト線対やサーチ線対、 マッチ線対とメモリセルとの接続部分 を隣接するメモリセルと共有することにより、セル面積を抑制することができる点 である。
第六の効果は、マッチ線対の負荷容量をほぼ同じ大きさにすることができる点に ある。 すなわち、 まず、 低電圧側マッチ線とメモリセルとの接続部分を隣接するメ モリセルと共有し、 マッチ線対を同じ第二金属層を用いて形成することにより、 サ イ ドゥォ一ル絶縁膜によつて低電圧側マッチ線に生ずる寄生容量を高電圧側マッ チ線と同数にしながら、マッチ線対の負荷容量をほぼ同じ値にすることができるの で、 短絡後のマッチ線対の電圧をほぼ中間電圧 V D D / 2にすることができる。 し たがって、 十分な大きさの比較信号電圧を発生しつつ、 マッチ線対の電圧振幅を電 源電圧 V D Dのほぼ半分に抑制する安定なチャージシェア動作を実現することが 可能になる。 以上の六つの効果により、 検索動作を低電力かつ高速に行う大容量 T C A Mを実現することができる。
次に、 図 1 3に従って、 メモリアレイの構成の他の例を説明する。
この構成の特徴は、 図 1のメモリアレイ と同じ構成のメモリセルを用いながら、 マッチ判定回路 M D r ( r = 1 , 2 , · · · , m ) を低電圧側マッチ線 L Μ L r ( r = 1， 2 , · · · , m ) に接続している点にある。
図 1 4は、 図 8、 および図 9で述べたメモリセルの簡易等価回路モデルを図 1 3 に適用した場合のメモリァレイ構成を示している。 以下では、 図 1 5、 および図 1 6に従って、 図 1 4のメモリアレイにおける検索動作を説明する。
図 1 5は、検索キーとェントリがー致する場合の検索動作タイミングを示してい る。 図 1 1 と同様に、 メモリセル MC 1 1における記憶情報 （エントリ） ' 1 ' と 検索キー ' 1 ' とを比較するために、 プリチャージしていたマツチ線対をフローテ ィング状態としてから、接地電圧 VS Sとなっているサーチ線 S L 1 1を電源電圧 VDDに駆動する。
この時、 比較回路 C Pがー致状態にあるので、 マッチ線対の接続は遮断された状 態に保たれる。 したがって、 寄生容量 C S H 1を介してサーチ線 S L 1 1 と結合し ている高電圧側マツチ線 HML 1は、サーチ線駆動雑音によりプリチャージ電圧 V H (ここでは、 電源電圧 VDD) より高い電圧に持ち上げられたまま保たれる。 一 方、 低電圧側マッチ線 L ML 1は、 寄生容量 C S L 1を介してサーチ線 S L 1 1 と 結合しているが、その結合が弱いためにサーチ線駆動雑音が無視できるほど小さい ので、 ほぼプリチャージ電圧 （ここでは、 接地電圧 VS S) に保持される。
図 1 5では、 参照電圧 VR Lが、 接地電圧 V S Sよりも VS I Gだけ高い電圧に 設定されており、 マッチ判定回路 MD 1は、 この参照電圧 VR Lに対して負の比較 信号 （ここでは一 V S I G ) が低電圧側マッチ線 L M L 1に発生されたことを弁別 して、 第一エントリが一致したと判定する。
図 1 6は、検索キーとェントリが異なる場合の検索動作タイミングを示している。 図 1 2 と同様に、 メモリセル MC 1 1における記憶情報 （エントリ） ' 1' と検 索キー '0' とを比較するために、 プリチャージしていたマッチ線対をフローティ ング状態としてから、接地電圧 VS Sとなっているサーチ線 S L 2 1を電源電圧 V DDに駆動する。
この時、 比較回路 CPが不一致状態となるので、 マッチ線対が短絡されることに より低電圧側マッチ線 LML 1は中間電圧 VDD/2付近に向かって充電される。 したがって、低電圧側マッチ線 LML 1が参照電圧 VR Lを VS I Gだけ上回つ たタイミング、すなわちサーチ線を駆動してから時間 t 3を経過したタイミングで、 マッチ判定回路 MD 1は、 低電圧側マッチ線 LML 1に正の比較信号 （ここでは V S I G)が発生されたことを弁別して、第一ェントリが不一致であつたと判定する。 以上の構成と動作による効果は、図 1のメモリアレイよりも短い時間で検索動作 を行うことができる点にある。 すなわち、 図 1 1で説明したように図 1のメモリア レイ構成では、 不一致状態の高電圧側マッチ線の電圧が、 サーチ線駆動雑音により ー且上昇してから放電されるので、 負の比較信号 （一 V S I G) を発生するまでに 要する時間 （比較時間 T2) が長い。
一方、低電圧側マツチ線はサーチ線駆動雑音の影響をほとんど受けずに充電され るので、 図 1 6に示した比較時間 t 3は、 時間 t 2よりも短い。 したがって、 図 1 4のように、 低電圧側マッチ線にマッチ判定回路を接続した構成の方が、 検索動作 を一層短時間で行うことが可能となる。
(実施の形態 2)
本実施の形態 2においては、 メモリアレイにおける他の構成と動作を説明する。 図 1 7は、 本実施例によるメモリアレイを示しており、 図 1 3と同様に mX nビッ トのメモリセルを有する構成が示されている。 また、 メモリセルは二つのキャパシ タと六つのトランジスタで構成される。
図 1 7の構成の特徴は、 複数のヮード線 WL r ( r = 1 , 2 , ' * '， ∞) およ び複数のマッチ線対に直交するように複数のデータ線 D L l s , DL 2 s ( s = l , 2， · · ·， n) を配置し、 これらの交点にメモリセルを配置する点にある。 以下 では、 対応する二本のデータ線をデータ線対と呼ぶことにする。
これらのデータ線は接続されるメモリセルに応じて対をなし、読み書き回路プロ ック RWBにそれぞれ接続される。 読み書き回路プロック RWBは、 前記実施の形 1の図 1で述べたように、データ線にそれぞれ接続された複数のセンスアンプと プリチャージ回路で構成される。
ただし、 これらのセンスアンプは、 記憶情報 （エントリ） または比較情報 （検索 キー） に応じた電圧にデータ線をそれぞれ駆動する。 すなわち、 二値情報 （情報'
1 ' および情報' 0' ) に対して駆動されるデータ線対の極性は、 エント リの場合 と検索キーの場合とで逆になることは、表 1の真理値表から容易に理解することが できる。
このよ うな構成により、 図 1 3や図 1に示すような、 列方向のサーチ線対を駆動 するサーチ線駆動回路 S L Dを取り除くことができて、アレイ面積を低減すること が可能である。 なお、 同図では、 マッチ判定回路 MD s (1 , 2, · · · , m) を低電圧側マツ チ線 LMLs (1， 2， · · ·， m) に接続した構成を示しているが、 高電圧側マ ツチ線 HML s (1 , 2, . · ·， m) に接続した構成も可能である。
しかし、 前記実施の形態 1で述べたように、 図 1 7に示した構成の方が、 検索時 間の短縮に好適である。 また、 実施の形態 1の図 2から図 7で説明したようなメモ リセルのレイァゥ トおよび構造を適用することにより、面積の小さなメモリセルを 実現することが可能である。
(実施の形態 3)
これまでは、 図 1 5や図 1 6に示したように、 サーチ線対と蓄積ノード、 すなわ ちサーチ線対とビッ ト線対との電圧振幅が等しく、接地電圧 VS Sから電源電圧 V DDまでとして、 種々のメモリアレイ構成とその検索動作を説明してきた。 本実施 の形態 3においては、これらのメモリアレイにおける別の電圧設定について説明す る。
図 1 8は、 本実施の形態 3におけるメモリアレイのプロック図を、 それぞれに供 給される電源電圧と共に示している。
このメモリアレイは、 一例として、 図 1 3のメモリアレイ構成をブロック化した ものであり、 メモリアレイ M Aの周囲に、 複数のプリチャージ回路で構成されるプ リチャージ回路プロック P B、複数のマッチ検出回路で構成されるマッチ検出回路 MDB、 ロウデコーダ XDE (：、 サーチ線駆動回路 S LD、 読み書き回路ブロック RWBとが配置された構成である。
また、プリチャージイネ一プル信号 P Cを駆動するプリチャージィネーブル信号 駆動回路 P CDと電源電圧発生回路 VGEN、アレイ制御回路 ACT Lがそれぞれ 追加されている。
本実施の形態 3における特徴は、 電源電圧発生回路 VGENを用いて、 サーチ線 の高電圧レベルとなる電源電圧 VDDよりも高いビッ ト線電圧 VB Lを発生して、 論理値 ' 1 ' の蓄積ノードの電圧を電源電圧 VDDよりも高い電圧に駆動すること により、 記憶情報の読み出し動作を正確に行うことにある。
以下では、 この点に注目してメモリアレイ構成とリフレッシュ動作を説明する。 まず、 電源電圧発生回路 VGENは、 チップ外部から入力される電源電圧 VDD および接地電圧 V S Sを受けて、 昇圧電圧 VDH， VP P、 ビッ ト線電圧 VBL、 参照電圧 VRL， VBLR、 プリチャージ電圧 VH, VLをそれぞれ出力する。 検索動作に用いられる 4つの回路プロックのうち、第一の回路プロックであるサ ーチ線駆動回路 S L Dは電源電圧 VDDと接地電圧 V S Sをそれぞれ受けて、サー チ線対を接地電圧 VS Sから電源電圧 VDDにそれぞれ駆動する。
第二の回路プロックであるプリチヤ一ジィネーブル信号駆動回路 P CDは、昇圧 電圧 VDHと接地電圧 V S Sをそれぞれ受けて、プリチャージィネーブル信号 P C を接地電圧 V S Sから昇圧電圧 VDHに駆動する。 ここで、 昇圧電圧 VDHは、 実 施の形態 1で述ぺたように電源電圧 VDDよりプリチャージ回路プロック P B内 の NMO S トランジスタのしきい電圧 VTNよりも高い電圧に設定されている。 第三の回路ブロックであるプリチャージ回路ブロック P Bは、プリチャージ電圧 VH, VLを受けて、 プリチャージイネ一プル信号 P Cに応じて、 高電圧側マッチ 線 HMLr ( r = 1 , 2, · · · , m) をプリチャージ電圧 VH、 低電圧側マッチ 線 LML r ( r = 1 , 2， · · ·， m) をプリチャージ電圧 V Lにそれぞれ駆動す る。
第四の回路プロックであるマッチ判定回路ブロック MDBは、基準電圧 VRLを 受けて、 低電圧側マッチ線 LML r (r = l， 2, · · · , m) に発生された比較 信号をそれぞれ弁別する。 このような回路構成と電圧設定により、 図 1 5、 および 図 1 6で述べたような検索動作を実現する。
次に、読み書き動作およびリフレッシュ動作に用いられる三つの回路プロックに ついて説明する,。 第一の回路プロックであるローデコーダ XDECは、 昇圧電圧 V P Pと接地電圧 V S Sをそれぞれ受けて、 ロウァドレスに応じた電圧にヮード線 W L r (r = l， 2, · · · , m) をそれぞれ駆動する。 第二の回路ブロックである アレイ制御回路 ACTLは、 電源電圧 VDD、 接地電圧 VS S、 ビッ ト線電圧 VB L、 参照電圧 VB LRをそれぞれ受けて、 了 ドレスの入力タイミングに応じて、 共 通ソース線 CS P, CSN、 ビッ ト線ィコライズ信号 B L EQ、 読み書きイネーブ ル信号 RWEをそれぞれ駆動する。
第三の回路プロックである読み書き回路プロック RWBは、共通ソース線 C S P, C SN、 ビッ ト線ィコライズ信号 BLEQ、 読み書きィネーブル信号 RWE、 参照 電圧 VB L Rをそれぞれ受けて、 記憶情報 （エントリ） に応じた電圧にビッ ト線対 をそれぞれ駆動する。
図 1 9は、 読み書き回路プロック RWBの要素回路の構成例として、 ビッ ト線 B L 1 1に配置される読み書き回路 RWC 1 1を示している。 センスアンプ S Aは、 二つの PMO S トランジスタ T 1 0， T 1 1 と二つの NMO S トランジスタ T 1 2， T 1 3 とで構成される、 汎用 DRAMで公知のクロス力ップル型ラツチである。
トランジスタ Τ Ι Ο, Τ Ι Ιのソースが共通ソース線 C S P、 トランジスタ T 1 2， T 1 3のソースが共通ソース線 C SNにそれぞれ接続され、 ビッ ト線 B L 1 1 と ダミービッ ト線 B LD 1 1 との間に発生した微小電圧差を弁別および増幅する。 ィコライズ回路 P Eは、 三つの NMO S トランジスタ T 2 0， Τ 2 1 , Τ 2 2で 構成される公知の構成であり、 ビッ ト線ィコライズ信号 B L EQに応じて、 ビッ ト 糸泉 B L 1 1、およびダミービッ ト線 B L D 1 1を参照電圧 V B L Rにそれぞれ駆動 する。
カラムスィツチ回路 Y S Wは、 NMO S トランジスタ Τ 3 0， Τ 3 1で構成され、 読み書きィネーブル信号 RWEに応じてビッ ト線 B L 1 1 と入出力線 I ΟΤ 1 1、 ダミービッ ト線 B L D 1 1 と入出力線 I Ο Β 1 1 とをそれぞれ接続する。
なお、 ダミー容量 CDは、 ビッ ト線 B L 1 1に発生する微小電圧を正確に分別お よび増幅するために、ビッ ト線 B L 1 1 とダミービッ ト線 B LD 1 1 との負荷容量 力 等しくなるように設計した容量である。
このような構成のメモリアレイにおけるリフレッシュ動作について、図 2 0に従 つて、 以下に説明する。 ここでは、 図 1 5や図 1 6の説明と同じように、 図 1 8の メ モリアレイ MAにおけるメモリセル MC 1 1が記憶情報 ' 1 ' を保持しており、 园 1 3におけるメモリセル MC 1 1の蓄積ノード N 1の論理値が ' 1 ' であると仮 定する。
はじめに、 ビッ ト線ィコライズ信号 B L E Qを昇圧電圧 VP Pに駆動して、 ィコ ライズ回路 P E内のトランジスタを導通させることにより、ビッ ト線 B L 1 1 とダ ミービッ ト線 B L D 1 1を参照電圧 VB L Rにそれぞれ駆動する。
ここで、 昇圧電圧 VP Pは、 トランジスタ T 2 0， T 2 1 , T 2 2のソース一 ド レイン間電圧が、 これらのしきい電圧 VTN 1よりも十分大きな値となるように、 ビッ ト線電圧 VB Lに対してしきい電圧 VTN 1よりも高い電圧に設定されてい る。 すなわち、 VP P > VB L + VTN 1の関係にある。
次に、昇圧電圧 VP Pとなっているビッ ト線ィコライズ信号 B PREを接地電圧 V S Sに駆動することにより、 ィコライズ回路 PEをカツ トオフ状態とし、接地電 圧 VS Sとなっているヮード線 WL 1を昇圧電圧 VP Pに駆動すると、図 13のメ モリセル MC 1 1における トランジスタ T 1が導通することにより、ビッ ト線 B L 1 1に微小電圧が発生する。
さらに、参照電圧 VB L Rとなっている共通ソース線 C S Pをビッ ト線電圧 VB L、共通ソース線 C SNを接地電圧 VS Sにそれぞれ駆動してセンスアンプ S Aを 起動することにより、 微小信号を弁別および増幅する。
ここでは、参照電圧 VB L Rはビッ ト線電圧 VB Lと接地電圧 V S Sとの中間電 圧 VB L/ 2に設定されており、 メモリセル MC 1 1の蓄積ノー ド N 1の論理値 ' 1 ' に応じて、 ビッ ト線 B L 1 1の電圧が僅かに上昇する例が示されている。 したがって、 センスアンプ S Aは、 ビッ ト線 B L 1 1とダミービッ ト線 BLD 1 1の電圧を弁別して、 ビッ ト線 B L 11をビッ ト線電圧 VB L、 ダミービッ ト線 B L D 1 1を接地電圧 V S Sにそれぞれ駆動する。
また、 同時に、 図示されていない蓄積ノード N 1をビッ ト線電圧 VBL付近に駆 動する。 最後に、 昇圧電圧 VP Pとなっているヮード線 WLを接地電圧 VS Sに駆 動してメモリセル内のトランジスタ T 1を力ッ トオフ状態としてから、接地電圧 V S Sとなっているィコライズ信号 B L E Qを昇圧電圧 V P Pに駆動してプリチヤ ージ回路 P Eを活性化することにより、ビッ ト線 B L 1 1とダミービッ ト線 B L D 1 1を参照電圧 VB L Rにそれぞれ駆動してリフレッシュ動作を終える。
以上の構成と動作から、 図 1 8に示したメモリアレイでは、 次のような効果が得 られる。 すなわち、 電圧発生回路 VGENを用いてサーチ線の高電圧レベル （ここ では電源電圧 VDD) よりも高いレベルの電圧 （ここではビッ ト線電圧 VB L) を 発生し、アレイ制御回路 ACTLを介して読み書き回路プロック RWBに供給する ことにより、 ビッ ト線をサーチ線よりも高い電圧に駆動することができる。
したがって、 電源電圧 VDDを低く した場合においても、 蓄積ノードを十分高い 電圧に駆動することができる。 すなわち、 ノイズマージンの大きな安定した読み書 き動作およびリ フレッシュ動作を維持しつつ、検索動作における消費電力を一層低 減することが可能となる。
これまでは、電源電圧 VDDに対して高いビッ ト線電圧 VB Lを発生するメモリ アレイ構成と動作を示したが、反対に電源電圧 V D Dをビッ 卜線ならぴに蓄積ノ一 ドの髙電圧レベルとして、電源電圧 VDDよりも低い電圧を発生してサーチ線の高 電圧レベルとすることも可能である。 しかし、 T CAMでは、 検索動作を高速に行 うことが求められており、 サーチ線を高速に駆動するためには、 外部から入力され る安定な電源電圧 VDDをサーチ線の高電圧レベルとするのが望ましい。 よって、 図 1 8の構成が最適である。
また、 図 19では、 ダミービッ ト線 B L D 1 1にダミ一容量 C Dを接続した読み 書き回路構成を示した。 しかし、 図 18では、 読み書き回路プロック； RWBを二つ のメモリアレイで共有する構成も可能である。 この構成は、 汎用 DRAMで広く知 られている開放ビッ ト線構成から容易に理解できる。 この場合、 ダミービッ ト線 B L D 1 1には、 ビッ ト線 B L 1 1と同数のメモリセルが接続されるので、 ダミー容 量 CDがなく ともビッ ト線の負荷容量を揃えることができる。 すなわち、 回路設計 が容易になり、 読み出し動作およびリフレッシュ動作を安定に行うことができる。 さらに、 図 1 3の構成を例に、 ビッ ト線の高電圧レベルをサーチ線より も高い値 に設定したメモリアレイの構成と動作について説明してきたが、 この電圧設定は、 図 1や図 1 7のメモリアレイ構成にも適用できて、 同様の効果が得られる。
なお、 図 1 7に適用する場合、 マッチ判定回路が高電圧側マッチ線に発生した比 較信号電圧を弁別できるように、 電源電圧発生回路 VGENは、 基準電圧 VRLの 代わりに VRHを発生して、 マッチ判定回路ブロック MD Bに供給する。 また、 図 1 7に適用する場合、 データ線対の高電圧レベルは、 動作に応じて、 検索動作の時 には電源電圧 VDD、読み書き動作ならびにリフレッシュ動作の時にはビッ ト線電 圧 VB Lに切り替えられることは、 容易に理解できる。
以上、 図 20ではリ フレッシュ動作について述べた。 しかし、 読み出し動作や書 き込み動作においては、 活性化したヮード線を立ち下げる前に、 接地電圧 VS Sと なっている読み書きイネ一プル信号 RWEを電源電圧 VDDに駆動することによ り、 図 19のカラムスィツチ Y S Wを活性化して、 ビッ ト線 B L 1 1を入出力線 I OT 1 1、 ダミービッ ト線 B LD 1 1を入出力線 I OB 1 1にそれぞれ接続して、 記憶情報をメモリアレイの外部に読み出したり、入力された記憶情報をメモリセル に書き込んだりすることは、汎用 DRAMの構成おょぴ動作から容易に理解できる。 また、 本実施の形態 3による電圧設定は、 前述した実施の形態 1や実施の形態 2 のメモリアレイに限らず、図 2 1のメモリセルを用いたメモリアレイにも適用する ことが可能である。
この場合も、 図 1 8と同様に、 蓄積ノードを十分高い電圧に駆動して、 ノイズマ 一ジンの大きな安定した読み書き動作およびリフレッシュ動作を可能にしつつ、電 源電圧 VDDを低くすることによって、検索動作における消費電力を一層低減する ことが可能となる。
以上、 実施の形態 1〜3に従い、 種々のメモリアレイ構成による TCAMについ て説明してきたが、 本発明は T CAMに限らず、 音声認識や画像認識などで用いら れるバイナリ · コンテント ·ァドレッサブル ' メモリにも適用することが可能であ る。
また、 本発明による TCAMは、 オフチップすなわち単体デバイスに限らず、 所 謂システム · オン . チップ （S o C) と呼ばれるシステム L S Iに搭載される TC AMプロックにも適用することが可能である。
さらに、 本発明は、 二つのトランジスタと二つのキャパシタで構成される記憶回 路を有するメモリセルに限らず、六つのトランジスタで構成される公知のスタティ ック . ランダム . アクセス . メモリ （S RAM) で構成される記憶回路を有するメ モリセルからなるメモリアレイにも適用することが可能である。 いずれの場合も、 各実施例で述べたのと同じような効果を得ることが可能である。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明 したが、 本発明は前記実施の形態に限定されるものではなく、 その要旨を逸脱しな い範囲で種々変更可能であることはいうまでもない。 産業上の利用可能性
以上のように、 本発明にかかる半導体集積回路装置は、 チャージシェア動作によ りマツチ線対に比較信号電圧を発生し、サーチ線との間に寄生する容量が小さい方 の低電圧側マツチ線に発生した比較信号をマッチ判定回路で弁別することにより、 サーチ線駆動雑音の影響を回避した検索動作を可能とし、検索動作を低電力かつ高 速に行う技術に適している。

Claims

請求の範囲
1 . 複数のマッチ線対と、 前記複数のマッチ線対に交差する複数のサーチ線対と、 前記複数のマッチ線対と前記複数のサーチ線対との交点に配置された複数のメモ リセルとを有する半導体集積回路装置であって、
前記複数のマッチ線対は、 プリチャージ回路を有し、
前記複数のプリチャージ回路は、前記マッチ線対のうち第一のマッチ線を第 1の 電圧、 第二のマッチ線を第 1の電圧よりも低い第 2の電圧にそれぞれ駆動し、 前記複数のメモリセルは、 記憶回路と比較回路とを有し、
前記比較回路は、 第一、 および第二の M O S トランジスタを有し、
前記第一、 および第二の M O S トランジスタのゲ一ト電極は、 前記複数のサーチ 線にそれぞれ接続され、
前記第一、および第二の M O S トランジスタのソースあるいはドレインのいずれ か一方の電極が前記複数の第一のマッチ線にそれぞれ接続されることを特徴とす る半導体集積回路装置。
2 . 請求項 1記載の半導体集積回路装置において、
前記第一の M O S トランジスタのソース一 ドレインは前記第一のマッチ線の間 の第一の電流経路に含まれ、
前記第二の M O S トランジスタのソース一 ドレインは前記第二のマッチ線の間 の第二の電流経路に含まれ、
前記比較回路は、 さらに前記記憶回路に保持された情報と前記複数のサーチ線を 介して入力された情報とを比較した結果に応じた信号電圧を前記複数のマッチ線 対に発生することを特徴とする半導体集積回路装置。
3 . 請求項 2記載の半導体集積回路装置において、
前記複数のサーチ線対と前記複数の第一のマッチ線との間に寄生する第一、およ び第二の結合容量は、前記複数のサーチ線対と前記複数の第二のマッチ線との間に 寄生する第三および第四の結合容量よりも大きいことを特徴とする半導体集積回 路装置。
4 . 請求項 3記載の半導体集積回路装置において、 複数のマッチ判定回路が前記複数の第二のマッチ線にそれぞれ配置され、 前記複数のマッチ判定回路は、前記複数の第二のマッチ線の電圧を弁別すること により、 情報の比較結果を判定することを特徴とする半導体集積回路装置。
5 . 請求項 4記載の半導体集積回路装置において、
前記記憶回路は、二つのトランジスタと二つのキャパシタとを有することを特徴 とする半導体集積回路装置。
6 . 複数のマッチ線対と、 前記複数のマッチ線対に交差する複数のサーチ線対と、 前記複数のマッチ線対と前記複数のサーチ線対との交点に配置された複数のメモ リセルとを有する半導体集積回路装置であって、
前記複数のマッチ線対は、 プリチャージ回路を有し、
前記複数のプリチャージ回路は、前記マッチ線対のうち第一のマッチ線を第 1の 電圧、 第二のマッチ線を第 1の電圧よりも高い第 2の電圧にそれぞれ駆動し、 前記複数のメモリセルは、 記憶回路と比較回路とを有し、
前記比較回路は、
前記複数のマツチ線対の間に第一の電流経路を形成するように直列接続された 第一、 および第二の M O S トランジスタと、
第二の電流経路を形成するように直列接続された第三、および第四の M O S トラ ンジスタとを有し、
前記第一、 および第三の M O S トランジスタのゲート電極は、 前記複数のサーチ 線にそれぞれ接続され、
前記第一および第三の M O S トランジスタのソースあるいはドレイ ンのいずれ か一方の電極は、 自己整合プロセスで形成されたコンタク トによって前記複数の第 一のマッチ線にそれぞれ接続され、
前記第二および第四の M O S トランジスタのゲ一ト電極は、前記記憶回路にそれ ぞれ接続され、
前記第二および第四の M O S トランジスタのソースあるいはドレインのいずれ か一方の電極は、 自己整合プロセスで形成されたコンタク 卜によって前記複数の第 二マッチ線にそれぞれ接続されることを特徴とする半導体集積回路装置。
7 . 請求項 6記載の半導体集積回路装置において、 前記複数のサーチ線対と前記複数の第一のマツチ線との間に寄生する第一およ び第二の結合容量は、 主に前記コンタク 卜によってそれぞれ発生し、
前記複数のサーチ線対と前記複数の第二のマッチ線との間に寄生する第三およ び第四の結合容量は、主に前記複数のサーチ線対を形成する第一の金属層と前記複 数の第二のマッチ線を形成する第二の金属層との間に形成される層間絶縁膜によ つてそれぞれ発生し、
前記第一および第二の結合容量は、前記第三および第四の結合容量よりも大きい ことを特徴とする半導体集積回路装置。
8 . 複数の第一のマッチ線と、 前記複数の第一のマッチ線に交差する複数のサーチ 線対と、 前記複数のサーチ線対に平行な複数のビッ ト線対と、 前記複数の第一のマ ツチ線と前記複数のサーチ線対との交点に配置された複数のメモリセルとを有す る半導体集積回路装置であって、
前記複数のメモリセルは、 記憶回路と比較回路とを有し、
前記記憶回路は、 前記複数のビッ ト線対に接続され、
前記比較回路は、前記複数のサーチ線対と前記複数の第一のマツチ線に接続され、 前記複数のビッ ト線対の電圧振幅は、前記複数のサーチ線対よりも大きいことを 特徴とする半導体集積回路装置。
9 . 請求項 8記載の半導体集積回路装置において、
前記複数の第一のマツチ線に平行な複数の第二のマツチ線を有し、
前記複数の第一のマッチ線と前記複数の第二のマッチ線が対をなした複数のマ ツチ線対は、 プリチャージ回路を有し、
前記複数のプリチャージ回路は、前記マッチ線対のうち第一のマッチ線を第 1の 電圧、 第二のマッチ線を第 1の電圧よりも低い第 2の電圧にそれぞれ駆動し、 前記比較回路は、 前記複数のマッチ線対の間に挿入され、 前記記憶回路に保持さ れた情報と前記複数のサーチ線を介して入力された情報とを比較した結果に応じ た信号電圧を前記複数のマッチ線対に発生することを特徴とする半導体集積回路 装置。
1 0 . 請求項 9記載の半導体集積回路装置において、
前記記憶回路は、二つのトランジスタと二つのキャパシタとを有することを特徴 とする半導体集積回路装置。
PCT/JP2003/014901 2003-11-21 2003-11-21 半導体集積回路装置 WO2005050663A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005510763A JPWO2005050663A1 (ja) 2003-11-21 2003-11-21 半導体集積回路装置
PCT/JP2003/014901 WO2005050663A1 (ja) 2003-11-21 2003-11-21 半導体集積回路装置
EP03774141A EP1688957A4 (en) 2003-11-21 2003-11-21 INTEGRATED SEMICONDUCTOR CIRCUIT ELEMENT
US10/579,911 US7619911B2 (en) 2003-11-21 2003-11-21 Semiconductor integrated circuit device
CNA2003801108225A CN1906699A (zh) 2003-11-21 2003-11-21 半导体集成电路器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2003/014901 WO2005050663A1 (ja) 2003-11-21 2003-11-21 半導体集積回路装置

Publications (1)

Publication Number Publication Date
WO2005050663A1 true WO2005050663A1 (ja) 2005-06-02

Family

ID=34611323

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2003/014901 WO2005050663A1 (ja) 2003-11-21 2003-11-21 半導体集積回路装置

Country Status (5)

Country Link
US (1) US7619911B2 (ja)
EP (1) EP1688957A4 (ja)
JP (1) JPWO2005050663A1 (ja)
CN (1) CN1906699A (ja)
WO (1) WO2005050663A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105913870A (zh) * 2015-02-25 2016-08-31 瑞萨电子株式会社 半导体存储器装置
US9836238B2 (en) 2015-12-31 2017-12-05 International Business Machines Corporation Hybrid compression for large history compressors
US10067705B2 (en) 2015-12-31 2018-09-04 International Business Machines Corporation Hybrid compression for large history compressors

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8073648B2 (en) * 2007-05-14 2011-12-06 Sandisk Il Ltd. Measuring threshold voltage distribution in memory using an aggregate characteristic
JP5477621B2 (ja) * 2009-08-03 2014-04-23 ルネサスエレクトロニクス株式会社 連想メモリ
US8320209B2 (en) * 2010-05-05 2012-11-27 Stmicroelectronics International N.V. Sense amplifier using reference signal through standard MOS and DRAM capacitor
CN102881331A (zh) * 2011-07-15 2013-01-16 复旦大学 灵敏放大器的控制电路及包括其的dram
US8582380B2 (en) 2011-12-21 2013-11-12 Micron Technology, Inc. Systems, circuits, and methods for charge sharing
US8861285B2 (en) * 2012-02-09 2014-10-14 Micron Technology, Inc. Apparatuses and methods for line charge sharing
US9214231B2 (en) 2013-01-31 2015-12-15 Hewlett-Packard Development Company, L.P. Crossbar memory to provide content addressable functionality
US9947406B2 (en) * 2015-02-23 2018-04-17 Qualcomm Incorporated Dynamic tag compare circuits employing P-type field-effect transistor (PFET)-dominant evaluation circuits for reduced evaluation time, and related systems and methods
CN118038934A (zh) * 2022-11-04 2024-05-14 长鑫存储技术有限公司 存储器和控制方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000132978A (ja) * 1998-10-29 2000-05-12 Internatl Business Mach Corp <Ibm> 連想メモリ（ｃａｍ）
JP2001319481A (ja) * 2000-03-03 2001-11-16 Kawasaki Steel Corp 連想メモリ装置
JP2002541610A (ja) * 1999-03-31 2002-12-03 モサイド・テクノロジーズ・インコーポレイテッド ダイナミック連想記憶セル
JP2003303495A (ja) * 2002-04-09 2003-10-24 Fujitsu Ltd 半導体記憶装置
JP2004128266A (ja) * 2002-10-03 2004-04-22 Fujitsu Ltd 半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6343029B1 (en) * 2001-02-13 2002-01-29 Silicon Access Networks, Inc. Charge shared match line differential generation for CAM
JP2003100086A (ja) 2001-09-25 2003-04-04 Fujitsu Ltd 連想メモリ回路
US7116593B2 (en) * 2002-02-01 2006-10-03 Hitachi, Ltd. Storage device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000132978A (ja) * 1998-10-29 2000-05-12 Internatl Business Mach Corp <Ibm> 連想メモリ（ｃａｍ）
JP2002541610A (ja) * 1999-03-31 2002-12-03 モサイド・テクノロジーズ・インコーポレイテッド ダイナミック連想記憶セル
JP2001319481A (ja) * 2000-03-03 2001-11-16 Kawasaki Steel Corp 連想メモリ装置
JP2003303495A (ja) * 2002-04-09 2003-10-24 Fujitsu Ltd 半導体記憶装置
JP2004128266A (ja) * 2002-10-03 2004-04-22 Fujitsu Ltd 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1688957A4 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105913870A (zh) * 2015-02-25 2016-08-31 瑞萨电子株式会社 半导体存储器装置
JP2016157500A (ja) * 2015-02-25 2016-09-01 ルネサスエレクトロニクス株式会社 半導体記憶装置
CN105913870B (zh) * 2015-02-25 2021-04-16 瑞萨电子株式会社 半导体存储器装置
US9836238B2 (en) 2015-12-31 2017-12-05 International Business Machines Corporation Hybrid compression for large history compressors
US10067705B2 (en) 2015-12-31 2018-09-04 International Business Machines Corporation Hybrid compression for large history compressors

Also Published As

Publication number Publication date
EP1688957A4 (en) 2007-03-28
US7619911B2 (en) 2009-11-17
EP1688957A1 (en) 2006-08-09
US20070274144A1 (en) 2007-11-29
CN1906699A (zh) 2007-01-31
JPWO2005050663A1 (ja) 2007-08-23

Similar Documents

Publication Publication Date Title
US8605478B2 (en) Semiconductor device
US8804395B2 (en) Semiconductor device, control method thereof and data processing system
US8917567B2 (en) Semiconductor device having hierarchical bit line structure and control method thereof
US9502112B2 (en) Semiconductor memory device
TWI503837B (zh) 不具專用預充電電晶體之差動感測放大器
TWI512727B (zh) 不具開關電晶體之差動感測放大器
JP2001291389A (ja) 半導体集積回路
US20130272047A1 (en) Memory device from which dummy edge memory block is removed
WO2004042821A1 (ja) 半導体記憶装置
JP2010061801A (ja) ダイナミック連想メモリセル
JP2008501205A (ja) 低減されたマッチライン容量のための３値ｃａｍセル
WO2005050663A1 (ja) 半導体集積回路装置
JP2011096327A (ja) 半導体装置
US6898137B2 (en) Semiconductor memory device with high-speed sense amplifier
CN107039055B (zh) 具有单端主i/o线的半导体装置
US7336553B2 (en) Enhanced sensing in a hierarchical memory architecture
WO2023000490A1 (zh) 感测放大电路和数据读出方法
US7057912B2 (en) Semiconductor device
US7692990B2 (en) Memory cell access circuit
KR100755793B1 (ko) 반도체집적회로장치
JP2015041397A (ja) 半導体記憶装置および半導体記憶装置の制御方法
Kim et al. Binary content-addressable memory system using nanoelectromechanical memory switch
JPH10178161A (ja) 半導体メモリ
JPH1131794A (ja) 半導体記憶装置
JP2012003811A (ja) 半導体装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200380110822.5

Country of ref document: CN

AK Designated states

Kind code of ref document: A1

Designated state(s): CN JP KR US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PT RO SE SI SK TR

DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 2005510763

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 2003774141

Country of ref document: EP

Ref document number: 1020067009763

Country of ref document: KR

WWP Wipo information: published in national office

Ref document number: 2003774141

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 10579911

Country of ref document: US

WWW Wipo information: withdrawn in national office

Ref document number: 2003774141

Country of ref document: EP

WWP Wipo information: published in national office

Ref document number: 10579911

Country of ref document: US