JPH1131794A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH1131794A JPH1131794A JP9188138A JP18813897A JPH1131794A JP H1131794 A JPH1131794 A JP H1131794A JP 9188138 A JP9188138 A JP 9188138A JP 18813897 A JP18813897 A JP 18813897A JP H1131794 A JPH1131794 A JP H1131794A
- Authority
- JP
- Japan
- Prior art keywords
- pair
- bit lines
- line
- reference potential
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 ビット線を基準レベルにプリチャージした状
態で、メモリセルを選択することによりデータを読み出
す半導体記憶装置に関し、ビット線のプリチャージを低
消費電流で迅速に行える半導体記憶装置を提供すること
を目的とする。 【解決手段】 セルアレイ２のセンスアンプ部８と接続
される側とは反対側の端部にトランジスタＱ100 をセル
トランジスタＱ０Ｘ，Ｑ０Ｚと同一工程で形成し、ま
た、信号線ＳＬ0 をワード線ＷＬ１，ＷＬ2 と平行に、
かつ、ワード線ＷＬ１，ＷＬ2 と同一工程で形成された
短絡回路２００を構成してなる。
態で、メモリセルを選択することによりデータを読み出
す半導体記憶装置に関し、ビット線のプリチャージを低
消費電流で迅速に行える半導体記憶装置を提供すること
を目的とする。 【解決手段】 セルアレイ２のセンスアンプ部８と接続
される側とは反対側の端部にトランジスタＱ100 をセル
トランジスタＱ０Ｘ，Ｑ０Ｚと同一工程で形成し、ま
た、信号線ＳＬ0 をワード線ＷＬ１，ＷＬ2 と平行に、
かつ、ワード線ＷＬ１，ＷＬ2 と同一工程で形成された
短絡回路２００を構成してなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
り、特に、ビット線を基準レベルにプリチャージした状
態で、メモリセルを選択することによりデータを読み出
す半導体記憶装置に関する。近年、ＤＲＡＭはＣＰＵの
高速化とともに、高速化が要求されている。特に、３Ｄ
グラフィックス市場においてはランダムアクセスの高速
化の要求されている。ＤＲＡＭにおいて、ランダムアク
セスを高速に行う場合の１つの要件として、ＤＲＡＭコ
ア部に配置されたセンスアンプの高速動作が要求されて
いる。
り、特に、ビット線を基準レベルにプリチャージした状
態で、メモリセルを選択することによりデータを読み出
す半導体記憶装置に関する。近年、ＤＲＡＭはＣＰＵの
高速化とともに、高速化が要求されている。特に、３Ｄ
グラフィックス市場においてはランダムアクセスの高速
化の要求されている。ＤＲＡＭにおいて、ランダムアク
セスを高速に行う場合の１つの要件として、ＤＲＡＭコ
ア部に配置されたセンスアンプの高速動作が要求されて
いる。
【０００２】
【従来の技術】まず、ＤＲＡＭの全体構成を図面ととも
に説明する。図８にＤＲＡＭの概略構成図を示す。ＤＲ
ＡＭ１は、データを保持するセルアレイ２、アドレスの
うち行アドレスをラッチする行アドレスバッファ３、ア
ドレスのうち列アドレスをラッチする列アドレスバッフ
ァ４、行アドレスバッファ３にラッチされた行アドレス
をデコードし、セルアレイ２のワード線ＷＬを選択する
行デコーダ５、列アドレスバッファ４にラッチされた列
アドレスをデコードし、ビット線ＢＬを選択する列デコ
ーダ６、セルアレイ２の隣接する１対のビット線ＢＬの
電位差を差動増幅するセンスアンプ部７、データの入出
力を制御する入出力回路８から構成される。
に説明する。図８にＤＲＡＭの概略構成図を示す。ＤＲ
ＡＭ１は、データを保持するセルアレイ２、アドレスの
うち行アドレスをラッチする行アドレスバッファ３、ア
ドレスのうち列アドレスをラッチする列アドレスバッフ
ァ４、行アドレスバッファ３にラッチされた行アドレス
をデコードし、セルアレイ２のワード線ＷＬを選択する
行デコーダ５、列アドレスバッファ４にラッチされた列
アドレスをデコードし、ビット線ＢＬを選択する列デコ
ーダ６、セルアレイ２の隣接する１対のビット線ＢＬの
電位差を差動増幅するセンスアンプ部７、データの入出
力を制御する入出力回路８から構成される。
【０００３】ＤＲＡＭ１には、アドレスＡが行（Row ）
及び列（Column）の選択信号（／ＲＡＳ〔Row Address
Strobe〕，／ＣＡＳ〔Column Address Strobe 〕）に同
期して入力される。入力された行及び列アドレスは、そ
れぞれ、行アドレスバッファ３及び列アドレスバッファ
４にラッチされる。行アドレスバッファ３にラッチされ
た行アドレスは、行アドレスデコーダ５に供給される。
及び列（Column）の選択信号（／ＲＡＳ〔Row Address
Strobe〕，／ＣＡＳ〔Column Address Strobe 〕）に同
期して入力される。入力された行及び列アドレスは、そ
れぞれ、行アドレスバッファ３及び列アドレスバッファ
４にラッチされる。行アドレスバッファ３にラッチされ
た行アドレスは、行アドレスデコーダ５に供給される。
【０００４】行アドレスデコーダ５は、行アドレスに応
じてセルアレイ２のワード線を選択する。セルアレイ２
はワード線が選択されることにより、メモリセル２ａ，
２ｂにアクセス可能となる。セルアレイ２では、ワード
線ＷＬが選択されると、メモリセル２ａ，２ｂの情報が
ビット線ＢＬに転送される。ビット線ＢＬは、センスア
ンプ部７に接続されており、センスアンプ部７により隣
接する対のビット線ＢＬとの差電位により増幅され、ビ
ット線ＢＬの電位が増幅される。増幅された電位が出力
として出力される。このとき、列デコーダ６でセンスア
ンプ部７の出力を選択する。列デコーダにより選択され
たデータは入出力回路８を介して出力される。
じてセルアレイ２のワード線を選択する。セルアレイ２
はワード線が選択されることにより、メモリセル２ａ，
２ｂにアクセス可能となる。セルアレイ２では、ワード
線ＷＬが選択されると、メモリセル２ａ，２ｂの情報が
ビット線ＢＬに転送される。ビット線ＢＬは、センスア
ンプ部７に接続されており、センスアンプ部７により隣
接する対のビット線ＢＬとの差電位により増幅され、ビ
ット線ＢＬの電位が増幅される。増幅された電位が出力
として出力される。このとき、列デコーダ６でセンスア
ンプ部７の出力を選択する。列デコーダにより選択され
たデータは入出力回路８を介して出力される。
【０００５】センスアンプ部７は、セルが選択されたビ
ット線ＢＬの電位と、セルが選択されたビット線ＢＬに
隣接し、基準電位（１／２）Ｖccにプリチャージされた
ビット線ＢＬの電位との電位差により差動増幅を行い、
情報を読み取りを行う。このとき、ワード線ＷＬにより
セルを選択する前にビット線ＢＬを基準電位（１／２）
Ｖccにプリチャージする必要があった。
ット線ＢＬの電位と、セルが選択されたビット線ＢＬに
隣接し、基準電位（１／２）Ｖccにプリチャージされた
ビット線ＢＬの電位との電位差により差動増幅を行い、
情報を読み取りを行う。このとき、ワード線ＷＬにより
セルを選択する前にビット線ＢＬを基準電位（１／２）
Ｖccにプリチャージする必要があった。
【０００６】図９に従来のＤＲＡＭの一例の要部の回路
構成図を示す。図９はＤＲＡＭのセルアレイ及びセンス
アンプ部の一部の回路構成図を示している。セルアレイ
２は、複数のメモリセルから構成され、１つのメモリセ
ルは、トランジスタＱ０及び容量Ｃ０から構成される。
図９では、ビット線ＢＬＸ、ビット線ＢＬＺに接続され
るメモリセルのそれぞれ１つが記載されている。
構成図を示す。図９はＤＲＡＭのセルアレイ及びセンス
アンプ部の一部の回路構成図を示している。セルアレイ
２は、複数のメモリセルから構成され、１つのメモリセ
ルは、トランジスタＱ０及び容量Ｃ０から構成される。
図９では、ビット線ＢＬＸ、ビット線ＢＬＺに接続され
るメモリセルのそれぞれ１つが記載されている。
【０００７】ここで、ビット線ＢＬＸに接続されるメモ
リセルを構成するトランジスタをＱ０Ｘ、容量をＣ０
Ｘ、ビット線ＢＬＺに接続されるメモリセルを構成する
トランジスタをＱ０Ｚ、容量をＣ０Ｚとする。ビット線
ＢＬＸに接続されるメモリセルの１つを構成するトラン
ジスタＱ０Ｘは、ドレイン−ソースがビット線ＢＬＸと
容量Ｃ０Ｘとの間に接続され、ゲートは、ワード線ＷＬ
２に接続される。トランジスタＱ０Ｘは、ワード線ＷＬ
２のハイレベルになるとオンし、容量Ｃ０Ｘをビット線
ＢＬＸに接続する。なお、容量Ｃ０Ｘは一端がトランジ
スタＱ０Ｘに接続され、他端には基準電位（１／２）Ｖ
ccが供給される。
リセルを構成するトランジスタをＱ０Ｘ、容量をＣ０
Ｘ、ビット線ＢＬＺに接続されるメモリセルを構成する
トランジスタをＱ０Ｚ、容量をＣ０Ｚとする。ビット線
ＢＬＸに接続されるメモリセルの１つを構成するトラン
ジスタＱ０Ｘは、ドレイン−ソースがビット線ＢＬＸと
容量Ｃ０Ｘとの間に接続され、ゲートは、ワード線ＷＬ
２に接続される。トランジスタＱ０Ｘは、ワード線ＷＬ
２のハイレベルになるとオンし、容量Ｃ０Ｘをビット線
ＢＬＸに接続する。なお、容量Ｃ０Ｘは一端がトランジ
スタＱ０Ｘに接続され、他端には基準電位（１／２）Ｖ
ccが供給される。
【０００８】ビット線ＢＬＺに接続されるメモリセルの
１つを構成するトランジスタＱ０Ｚは、ドレイン−ソー
スがビット線ＢＬＺと容量Ｃ０Ｚとの間に接続され、ゲ
ートは、ワード線ＷＬ１に接続される。トランジスタＱ
０Ｚは、ワード線ＷＬ１のハイレベルになるとオンし、
容量Ｃ０Ｚをビット線ＢＬＺに接続する。なお、容量Ｃ
０Ｚは一端がトランジスタＱ０Ｚに接続され、他端には
基準電位（１／２）Ｖccが供給される。
１つを構成するトランジスタＱ０Ｚは、ドレイン−ソー
スがビット線ＢＬＺと容量Ｃ０Ｚとの間に接続され、ゲ
ートは、ワード線ＷＬ１に接続される。トランジスタＱ
０Ｚは、ワード線ＷＬ１のハイレベルになるとオンし、
容量Ｃ０Ｚをビット線ＢＬＺに接続する。なお、容量Ｃ
０Ｚは一端がトランジスタＱ０Ｚに接続され、他端には
基準電位（１／２）Ｖccが供給される。
【０００９】図１０に従来のＤＲＡＭの一例の要部のレ
イアウト図、図１１に従来のＤＲＡＭの一例の要部の断
面図を示す。ビット線ＢＬＸは、ビット線コンタクトＢ
Ｃを介してトランジスタＱ０に接続される。トランジス
タＱ０は、基板２０上に拡散層２１を形成することによ
り形成される。トランジスタＱ０のチャネル上にはワー
ド線ＷＬが配置され、ワード線ＷＬの電位によりスイッ
チングされ、ビット線ＢＬと容量Ｃ０との接続が制御さ
れる。
イアウト図、図１１に従来のＤＲＡＭの一例の要部の断
面図を示す。ビット線ＢＬＸは、ビット線コンタクトＢ
Ｃを介してトランジスタＱ０に接続される。トランジス
タＱ０は、基板２０上に拡散層２１を形成することによ
り形成される。トランジスタＱ０のチャネル上にはワー
ド線ＷＬが配置され、ワード線ＷＬの電位によりスイッ
チングされ、ビット線ＢＬと容量Ｃ０との接続が制御さ
れる。
【００１０】容量Ｃ０は、セルプレートＣＰ及びストレ
ージノードＳＮを絶縁層２２を介して積層することによ
り、形成され、セルプレートＣＰに基準電位（１／２）
Ｖccが印加され、ストレージノードＳＮが拡散層２１に
接続される。トランジスタＱ０のスイッチングによりス
トレージノードＳＮの電位が変動し、容量Ｃ０に電荷が
保持される。
ージノードＳＮを絶縁層２２を介して積層することによ
り、形成され、セルプレートＣＰに基準電位（１／２）
Ｖccが印加され、ストレージノードＳＮが拡散層２１に
接続される。トランジスタＱ０のスイッチングによりス
トレージノードＳＮの電位が変動し、容量Ｃ０に電荷が
保持される。
【００１１】図９に戻ってセンスアンプ部８について説
明を行う。センスアンプ部８は、ビット線ＢＬＸとビッ
ト線ＢＬＺとの間に接続されたセンスアンプ１１、ビッ
ト線ＢＬＸ及びビット線ＢＬＺとを基準電位（１／２）
Ｖccにリセットするリセット回路１２、ビット線ＢＬの
情報の入出力を制御するＩ／Ｏゲート１３、センスアン
プ１１とセルアレイ２との接続を制御するビット線トラ
ンスファゲート１４から構成される。
明を行う。センスアンプ部８は、ビット線ＢＬＸとビッ
ト線ＢＬＺとの間に接続されたセンスアンプ１１、ビッ
ト線ＢＬＸ及びビット線ＢＬＺとを基準電位（１／２）
Ｖccにリセットするリセット回路１２、ビット線ＢＬの
情報の入出力を制御するＩ／Ｏゲート１３、センスアン
プ１１とセルアレイ２との接続を制御するビット線トラ
ンスファゲート１４から構成される。
【００１２】センスアンプ１１は、トランジスタＱ1 〜
Ｑ６から構成される。センスアンプ１１は、ビット線Ｂ
ＬＸとビット線ＢＬＺとの間に接続され、電源電位Ｖcc
及び接地電位Ｖssが印加され、ラッチイネーブル信号Ｌ
ＥＸ及びＬＥＺに応じてビット線ＢＬＸとビット線ＢＬ
Ｚとの電位差に応じてトランジスタＱ２〜Ｑ５がスイッ
チングされ、ビット線ＢＬＸ及びビット線ＢＬＺの電位
を電源電位Ｖccまたは接地電位Ｖssに増幅する。
Ｑ６から構成される。センスアンプ１１は、ビット線Ｂ
ＬＸとビット線ＢＬＺとの間に接続され、電源電位Ｖcc
及び接地電位Ｖssが印加され、ラッチイネーブル信号Ｌ
ＥＸ及びＬＥＺに応じてビット線ＢＬＸとビット線ＢＬ
Ｚとの電位差に応じてトランジスタＱ２〜Ｑ５がスイッ
チングされ、ビット線ＢＬＸ及びビット線ＢＬＺの電位
を電源電位Ｖccまたは接地電位Ｖssに増幅する。
【００１３】リセット回路１２は、トランジスタＱ７〜
Ｑ９から構成される。トランジスタＱ７，Ｑ８は、ドレ
イン−ソースが直列に接続され、その接続点に電源電位
Ｖccの半分の基準電位（１／２）Ｖccが印加され、ビッ
ト線ＢＬＸとビット線ＢＬＺとの間に接続される。ま
た、トランジスタＱ７，Ｑ８のゲートにはビット線リセ
ット信号ＢＲＳが供給される。トランジスタＱ７，Ｑ８
は、ビット線リセット信号ＢＲＳがハイレベルのときに
オンして、ビット線ＢＬＸ，ＢＬＺを基準電位（１／
２）Ｖccにする。
Ｑ９から構成される。トランジスタＱ７，Ｑ８は、ドレ
イン−ソースが直列に接続され、その接続点に電源電位
Ｖccの半分の基準電位（１／２）Ｖccが印加され、ビッ
ト線ＢＬＸとビット線ＢＬＺとの間に接続される。ま
た、トランジスタＱ７，Ｑ８のゲートにはビット線リセ
ット信号ＢＲＳが供給される。トランジスタＱ７，Ｑ８
は、ビット線リセット信号ＢＲＳがハイレベルのときに
オンして、ビット線ＢＬＸ，ＢＬＺを基準電位（１／
２）Ｖccにする。
【００１４】また、トランジスタＱ９は、ドレイン−ソ
ースがビット線ＢＬＸ，ＢＬＺに接続され、ゲートには
ビット線リセット信号ＢＲＳが供給される。トランジス
タＱ９は、ビット線リセット信号ＢＲＳがハイレベルの
ときにオンして、ビット線ＢＬＸとビット線ＢＬＺとを
短絡させ、ビット線ＢＬＸとビット線ＢＬＺとの差電位
によりビット線ＢＬＸ，ＢＬＺを基準電位（１／２）Ｖ
ccとすることを補助する。
ースがビット線ＢＬＸ，ＢＬＺに接続され、ゲートには
ビット線リセット信号ＢＲＳが供給される。トランジス
タＱ９は、ビット線リセット信号ＢＲＳがハイレベルの
ときにオンして、ビット線ＢＬＸとビット線ＢＬＺとを
短絡させ、ビット線ＢＬＸとビット線ＢＬＺとの差電位
によりビット線ＢＬＸ，ＢＬＺを基準電位（１／２）Ｖ
ccとすることを補助する。
【００１５】Ｉ／Ｏゲート１３は、トランジスタＱ１
０，Ｑ１１から構成され、ビット線ＢＬＸ，ＢＬＺとデ
ータ線ＤＢＸ，ＤＢＺとの接続を制御する。トランジス
タＱ１０は、ドレイン−ソースがビット線ＢＬＺに直列
に接続され、ゲートにはセンスアンプ選択信号ＣＬが供
給される。トランジスタＱ１０は、センスアンプ選択信
号ＣＬがハイレベルのときに、オンして、ビット線ＢＬ
Ｚをデータ線ＤＢＺに接続する。
０，Ｑ１１から構成され、ビット線ＢＬＸ，ＢＬＺとデ
ータ線ＤＢＸ，ＤＢＺとの接続を制御する。トランジス
タＱ１０は、ドレイン−ソースがビット線ＢＬＺに直列
に接続され、ゲートにはセンスアンプ選択信号ＣＬが供
給される。トランジスタＱ１０は、センスアンプ選択信
号ＣＬがハイレベルのときに、オンして、ビット線ＢＬ
Ｚをデータ線ＤＢＺに接続する。
【００１６】トランジスタＱ１１は、ドレイン−ソース
がビット線ＢＬＸに直列に接続され、ゲートにはセンス
アンプ選択信号ＣＬが供給される。トランジスタＱ１１
は、センスアンプ選択信号ＣＬがハイレベルのときに、
オンして、ビット線ＢＬＸをデータ線ＤＢＸに接続す
る。ビット線トランスファゲート１４は、トランジスタ
Ｑ１２，Ｑ１３から構成され、セルアレイ２とセンスア
ンプ１１との間に配置され、セルアレイ２とセンスアン
プ１１との接続を制御する。トランジスタＱ１２は、ド
レイン−ソースがセルアレイ２とセンスアンプ１１との
間のビット線ＢＬＺに直列に接続され、ゲートにはビッ
ト線トランスファ信号ＢＴＬが供給される。トランジス
タＱ１２は、ビット線トランスファ信号ＢＴＬがハイレ
ベルのときにオンして、セルアレイ２側のビット線ＢＬ
Ｚをセンスアンプ１１側のビット線ＢＬＺに接続する。
がビット線ＢＬＸに直列に接続され、ゲートにはセンス
アンプ選択信号ＣＬが供給される。トランジスタＱ１１
は、センスアンプ選択信号ＣＬがハイレベルのときに、
オンして、ビット線ＢＬＸをデータ線ＤＢＸに接続す
る。ビット線トランスファゲート１４は、トランジスタ
Ｑ１２，Ｑ１３から構成され、セルアレイ２とセンスア
ンプ１１との間に配置され、セルアレイ２とセンスアン
プ１１との接続を制御する。トランジスタＱ１２は、ド
レイン−ソースがセルアレイ２とセンスアンプ１１との
間のビット線ＢＬＺに直列に接続され、ゲートにはビッ
ト線トランスファ信号ＢＴＬが供給される。トランジス
タＱ１２は、ビット線トランスファ信号ＢＴＬがハイレ
ベルのときにオンして、セルアレイ２側のビット線ＢＬ
Ｚをセンスアンプ１１側のビット線ＢＬＺに接続する。
【００１７】トランジスタＱ１３は、ドレイン−ソース
がセルアレイ２とセンスアンプ１１との間のビット線Ｂ
ＬＸに直列に接続され、ゲートにはビット線トランスフ
ァ信号ＢＴＬが供給される。トランジスタＱ１２は、ビ
ット線トランスファ信号ＢＴＬがハイレベルのときにオ
ンして、セルアレイ２側のビット線ＢＬＸをセンスアン
プ１１側のビット線ＢＬＸに接続する。
がセルアレイ２とセンスアンプ１１との間のビット線Ｂ
ＬＸに直列に接続され、ゲートにはビット線トランスフ
ァ信号ＢＴＬが供給される。トランジスタＱ１２は、ビ
ット線トランスファ信号ＢＴＬがハイレベルのときにオ
ンして、セルアレイ２側のビット線ＢＬＸをセンスアン
プ１１側のビット線ＢＬＸに接続する。
【００１８】次に、従来のＤＲＡＭの動作を図面ととも
に説明する。図１２に従来のＤＲＡＭの一例の要部の動
作波形図を示す。まず、時刻ｔ１で、ビット線リセット
信号ＢＲＳが立ち下がりプリチャージが解除され、ビッ
ト線トランスファ信号ＢＬＴが立ち上がる。次に、時刻
ｔ２で、ワード線ＷＬ1 が選択され、セルトランジスタ
Ｑ０Ｚがオンすると、セルデータがビット線ＢＬＺに転
送される。なお、ここでは、セルデータはハイレベルと
する。
に説明する。図１２に従来のＤＲＡＭの一例の要部の動
作波形図を示す。まず、時刻ｔ１で、ビット線リセット
信号ＢＲＳが立ち下がりプリチャージが解除され、ビッ
ト線トランスファ信号ＢＬＴが立ち上がる。次に、時刻
ｔ２で、ワード線ＷＬ1 が選択され、セルトランジスタ
Ｑ０Ｚがオンすると、セルデータがビット線ＢＬＺに転
送される。なお、ここでは、セルデータはハイレベルと
する。
【００１９】次に、時刻ｔ３で、ラッチイネーブル信号
ＬＥＸ，ＬＥＺによりトランジスタＱ１，Ｑ６がオンさ
れ、ビット線ＢＬＸ上のデータがセンスアンプ１１によ
り増幅、ラッチされる。ここで、セルアンプ選択信号Ｃ
Ｌが立ち上がると、選択トランジスタＱ１０，Ｑ１１が
オンし、ビット線ＢＬＸ，ＢＬＺ上のデータがデータバ
スＤＢＸ，ＤＢＺに送出される。
ＬＥＸ，ＬＥＺによりトランジスタＱ１，Ｑ６がオンさ
れ、ビット線ＢＬＸ上のデータがセンスアンプ１１によ
り増幅、ラッチされる。ここで、セルアンプ選択信号Ｃ
Ｌが立ち上がると、選択トランジスタＱ１０，Ｑ１１が
オンし、ビット線ＢＬＸ，ＢＬＺ上のデータがデータバ
スＤＢＸ，ＤＢＺに送出される。
【００２０】その後、時刻ｔ４で、ワード線ＷＬ1 の電
位が立ち下がり、ワード線ＷＬ１が非選択状態となる
と、セルトランジスタＱ０Ｚがオフする。セルトランジ
スタＱ０Ｚがオフし、次に、時刻ｔ５で、ビット線リセ
ット信号ＢＲＳによりリセット回路１２のトランジスタ
Ｑ７〜Ｑ９がオンすると、ビット線ＢＬＸ，ＢＬＺを基
準電位（１／２）Ｖccにするプリチャージが開始され
る。ここでは、基準電位は、電源電圧Ｖccの半分の値の
（１／２）Ｖccとされている。
位が立ち下がり、ワード線ＷＬ１が非選択状態となる
と、セルトランジスタＱ０Ｚがオフする。セルトランジ
スタＱ０Ｚがオフし、次に、時刻ｔ５で、ビット線リセ
ット信号ＢＲＳによりリセット回路１２のトランジスタ
Ｑ７〜Ｑ９がオンすると、ビット線ＢＬＸ，ＢＬＺを基
準電位（１／２）Ｖccにするプリチャージが開始され
る。ここでは、基準電位は、電源電圧Ｖccの半分の値の
（１／２）Ｖccとされている。
【００２１】時刻ｔ５から時間Ｔ１経過した時刻ｔ６
で、ビット線ＢＬＸ，ＢＬＺが基準電位（１／２）Ｖcc
にプリチャージが完了する。プリチャージ完了後、再び
メモリセルへのアクセスが行われる。図９に示すように
従来のリセット回路１２をセンスアンプ部８内に配置
し、ビット線ＢＬＸ，ＢＬＺの先端は開放状態としてい
た。これはビット線ＢＬＸ，ＢＬＺとのピッチを保ちつ
つ、センスアンプ部８を余裕も持って形成できるように
するもので、いわゆる、リラックスピッチ方式と呼ばれ
る。
で、ビット線ＢＬＸ，ＢＬＺが基準電位（１／２）Ｖcc
にプリチャージが完了する。プリチャージ完了後、再び
メモリセルへのアクセスが行われる。図９に示すように
従来のリセット回路１２をセンスアンプ部８内に配置
し、ビット線ＢＬＸ，ＢＬＺの先端は開放状態としてい
た。これはビット線ＢＬＸ，ＢＬＺとのピッチを保ちつ
つ、センスアンプ部８を余裕も持って形成できるように
するもので、いわゆる、リラックスピッチ方式と呼ばれ
る。
【００２２】図１３にリラックスピッチ方式の配置を示
す図を示す。図１３でＳＡがセンスアンプ部、ＢＬがビ
ット線を示す。リラックスピッチ方式では、ビット線Ｂ
Ｌは隣接する２本が１対とされて、１対ビット線ＢＬ
１，ＢＬ２の一端に配置されたセンスアンプＳＡ１に接
続され、１対ビット線ＢＬ１，ＢＬ２に隣合う１対のビ
ット線ＢＬ３，ＢＬ４は、他端に配置されたセンスアン
プＳＡ２に接続される。このため、センスアンプＳＡ１
を１対のビット線ＢＬ３，ＢＬ４の一端に拡張して配置
でき、センスアンプＳＡ２を１対のビット線ＢＬ１，Ｂ
Ｌ２の他端に拡張して配置できる。
す図を示す。図１３でＳＡがセンスアンプ部、ＢＬがビ
ット線を示す。リラックスピッチ方式では、ビット線Ｂ
Ｌは隣接する２本が１対とされて、１対ビット線ＢＬ
１，ＢＬ２の一端に配置されたセンスアンプＳＡ１に接
続され、１対ビット線ＢＬ１，ＢＬ２に隣合う１対のビ
ット線ＢＬ３，ＢＬ４は、他端に配置されたセンスアン
プＳＡ２に接続される。このため、センスアンプＳＡ１
を１対のビット線ＢＬ３，ＢＬ４の一端に拡張して配置
でき、センスアンプＳＡ２を１対のビット線ＢＬ１，Ｂ
Ｌ２の他端に拡張して配置できる。
【００２３】このため、ビット線ＢＬのピッチはそのま
まで、センスアンプＳＡを余裕もってレイアウトできる
ようになる。しかし、このような構成の半導体記憶装置
では、ビット線ＢＬの先端にリセット回路を設けること
ができないので、センスアンプ部８側にリセット回路１
２が設けら、ビット線ＢＬＸ，ＢＬＺの先端は、開放さ
れる。
まで、センスアンプＳＡを余裕もってレイアウトできる
ようになる。しかし、このような構成の半導体記憶装置
では、ビット線ＢＬの先端にリセット回路を設けること
ができないので、センスアンプ部８側にリセット回路１
２が設けら、ビット線ＢＬＸ，ＢＬＺの先端は、開放さ
れる。
【００２４】しかしながら、ビット線ＢＬＸ，ＢＬＺの
先端が開放されおり、ビット線は負荷が重いので、リセ
ット回路１２によりビット線ＢＬＸ，ＢＬＺを基準電位
（１／２）Ｖccにプリチャージしようとすると、プリチ
ャージに時間がかかってしまう。一方、リラックスピッ
チ方式に対して、シングルピッチ方式がある。
先端が開放されおり、ビット線は負荷が重いので、リセ
ット回路１２によりビット線ＢＬＸ，ＢＬＺを基準電位
（１／２）Ｖccにプリチャージしようとすると、プリチ
ャージに時間がかかってしまう。一方、リラックスピッ
チ方式に対して、シングルピッチ方式がある。
【００２５】図１４にシングルピッチ方式の配置を示す
図を示す。シングルピッチ方式では、図１４に示すよう
にセンスアンプ部ＳＡがビット線ＢＬの一端にだけ配置
される。このため、センスアンプ部ＳＡが高集積化され
る。このため、センスアンプ部ＳＡの高集積化を防止す
るため、リセット回路をビット線ＢＬの他端に配置する
場合がある。
図を示す。シングルピッチ方式では、図１４に示すよう
にセンスアンプ部ＳＡがビット線ＢＬの一端にだけ配置
される。このため、センスアンプ部ＳＡが高集積化され
る。このため、センスアンプ部ＳＡの高集積化を防止す
るため、リセット回路をビット線ＢＬの他端に配置する
場合がある。
【００２６】シングルピッチ方式半導体記憶装置では、
プリチャージの時間を短縮する方法として、例えば、特
開平８−３２１１７２号公報に示されるように、メモリ
セルのストレージノードとセルプレートとを接続し、ス
トレージノードとセルプレートとが接続された位置のワ
ード線を活性化することにより、ビット線がセルプレー
トの電位に設定し、プリチャージを可能として、プリチ
ャージの時間を短縮する半導体記憶装置が提案されてい
る。
プリチャージの時間を短縮する方法として、例えば、特
開平８−３２１１７２号公報に示されるように、メモリ
セルのストレージノードとセルプレートとを接続し、ス
トレージノードとセルプレートとが接続された位置のワ
ード線を活性化することにより、ビット線がセルプレー
トの電位に設定し、プリチャージを可能として、プリチ
ャージの時間を短縮する半導体記憶装置が提案されてい
る。
【００２７】
【発明が解決しようとする課題】しかるに、従来のこの
種の半導体記憶装置では、センスアンプの前段に設けら
れたリセット回路により対となるビット線を所定の電位
にリセットしていたため、リセット回路から遠い位置で
のプリチャージが遅延し、センスアンプのプリチャージ
時間が長くなり、プリチャージが終了するまで次のアク
セスを待機する必要があり、ランダムアクセスが遅くな
る等の問題点があった。
種の半導体記憶装置では、センスアンプの前段に設けら
れたリセット回路により対となるビット線を所定の電位
にリセットしていたため、リセット回路から遠い位置で
のプリチャージが遅延し、センスアンプのプリチャージ
時間が長くなり、プリチャージが終了するまで次のアク
セスを待機する必要があり、ランダムアクセスが遅くな
る等の問題点があった。
【００２８】また、特開平８−３２１１７２号公報の半
導体記憶装置では、メモリセルのストレージノードとセ
ルプレートとを容量を持たせずに直接接続し、ストレー
ジノードをセルプレートの電位に設定するようにしてお
り、プリチャージを行う場合には、２本のワード線を同
時に活性化させる必要があり、消費電流が大きくなる等
の問題点があった。
導体記憶装置では、メモリセルのストレージノードとセ
ルプレートとを容量を持たせずに直接接続し、ストレー
ジノードをセルプレートの電位に設定するようにしてお
り、プリチャージを行う場合には、２本のワード線を同
時に活性化させる必要があり、消費電流が大きくなる等
の問題点があった。
【００２９】本発明は上記の点に鑑みてなされたもの
で、ビット線のプリチャージを低消費電流で迅速に行え
る半導体記憶装置を提供することを目的とする。
で、ビット線のプリチャージを低消費電流で迅速に行え
る半導体記憶装置を提供することを目的とする。
【００３０】
【課題を解決するための手段】本発明の請求項１は、情
報を記憶するキャパシタと、該キャパシタに接続され、
該キャパシタのの接続を制御するセルトランジスタと、
該セルトランジスタを介して該容量と接続され、該容量
にアクセスする１対のビット線と、該セルトランジスタ
に接続され、該セルトランジスタのスイッチングを制御
し、該キャパシタを選択するワード線と、該１対のビッ
ト線の一端に接続され、該１対のビット線の電位差を検
出するセンスアンプと、該センスアンプの他端に接続さ
れ、該１対のビット線を基準電位にリセットするリセッ
ト回路とを有する半導体記憶装置において、前記ビット
線の他端に前記ワード線と平行に形成され、前記１対の
ビット線を前記基準電位にリセットする制御を行う制御
信号が供給される制御線と、前記１対のビット線の前記
センスアンプが接続された側とは反対側の端部に、前記
セルトランジスタと同一構造のトランジスタから構成さ
れ、前記制御線に供給される前記制御信号に応じて前記
１対のビット線を短絡させる短絡回路とを有することを
特徴とする。
報を記憶するキャパシタと、該キャパシタに接続され、
該キャパシタのの接続を制御するセルトランジスタと、
該セルトランジスタを介して該容量と接続され、該容量
にアクセスする１対のビット線と、該セルトランジスタ
に接続され、該セルトランジスタのスイッチングを制御
し、該キャパシタを選択するワード線と、該１対のビッ
ト線の一端に接続され、該１対のビット線の電位差を検
出するセンスアンプと、該センスアンプの他端に接続さ
れ、該１対のビット線を基準電位にリセットするリセッ
ト回路とを有する半導体記憶装置において、前記ビット
線の他端に前記ワード線と平行に形成され、前記１対の
ビット線を前記基準電位にリセットする制御を行う制御
信号が供給される制御線と、前記１対のビット線の前記
センスアンプが接続された側とは反対側の端部に、前記
セルトランジスタと同一構造のトランジスタから構成さ
れ、前記制御線に供給される前記制御信号に応じて前記
１対のビット線を短絡させる短絡回路とを有することを
特徴とする。
【００３１】請求項１によれば、１対のビット線を基準
電位にリセットする際、１対のビット線の一端でリセッ
ト回路によりリセットが行われ、短絡回路により１対の
ビット線の他端で短絡により１対のビット線間の電位が
均一にされるので、リセット回路及び短絡回路の相乗効
果により、リセットを迅速に行え、リセット時間を短縮
できるため、ランダムアクセスの高速化が可能となる。
電位にリセットする際、１対のビット線の一端でリセッ
ト回路によりリセットが行われ、短絡回路により１対の
ビット線の他端で短絡により１対のビット線間の電位が
均一にされるので、リセット回路及び短絡回路の相乗効
果により、リセットを迅速に行え、リセット時間を短縮
できるため、ランダムアクセスの高速化が可能となる。
【００３２】また、このとき、短縮リセット回路は、１
対のビット線のセンスアンプが接続された側とは反対側
の端部に、セルトランジスタと同一構造のトランジスタ
から構成されるので、セルアレイの配列を崩さずにセル
アレイと同一の工程で形成できるので、設計、製造が容
易に行える。請求項２は、前記短絡回路が、前記制御線
にゲートが接続され、前記１対のビット線の一方にドレ
インが接続され、他方にソースが接続された前記セルト
ランジスタと同一構造のトランジスタから構成されたこ
とを特徴とする。
対のビット線のセンスアンプが接続された側とは反対側
の端部に、セルトランジスタと同一構造のトランジスタ
から構成されるので、セルアレイの配列を崩さずにセル
アレイと同一の工程で形成できるので、設計、製造が容
易に行える。請求項２は、前記短絡回路が、前記制御線
にゲートが接続され、前記１対のビット線の一方にドレ
インが接続され、他方にソースが接続された前記セルト
ランジスタと同一構造のトランジスタから構成されたこ
とを特徴とする。
【００３３】請求項２によれば、制御線にゲートが接続
され、１対のビット線の一方にドレインが接続され、他
方にソースが接続された単一のトランジスタにより構成
できるので、回路構成が簡単となる。請求項３は、情報
を記憶するキャパシタと、該キャパシタとの接続をスイ
ッチングするセルトランジスタと、該セルトランジスタ
を介して該容量と接続され、該容量にアクセスする１対
のビット線と、該セルトランジスタのスイッチングを制
御し、該キャパシタを選択するワード線と、該１対のビ
ット線の一端に接続され、該１対のビット線の電位差を
検出するセンスアンプと、該センスアンプの他端に接続
され、該１対のビット線を基準電位にリセットするリセ
ット回路とを有する半導体記憶装置において、前記１対
のビット線の他端に前記ワード線と平行に形成され、前
記基準電位が供給される基準電位線と、前記ビット線の
他端に前記ワード線と平行に形成され、前記１対のビッ
ト線を前記基準電位にリセットする制御を行う制御信号
が供給される制御線と、前記１対のビット線の前記セン
スアンプが接続された側とは反対側の端部に、前記セル
トランジスタと同一構造のトランジスタから構成され、
前記制御線に供給される前記制御信号に応じて前記基準
電位線と前記１対のビット線との接続とを制御し、前記
１対のビット線を前記基準電位とする基準電位チャージ
回路とを有することを特徴とする。
され、１対のビット線の一方にドレインが接続され、他
方にソースが接続された単一のトランジスタにより構成
できるので、回路構成が簡単となる。請求項３は、情報
を記憶するキャパシタと、該キャパシタとの接続をスイ
ッチングするセルトランジスタと、該セルトランジスタ
を介して該容量と接続され、該容量にアクセスする１対
のビット線と、該セルトランジスタのスイッチングを制
御し、該キャパシタを選択するワード線と、該１対のビ
ット線の一端に接続され、該１対のビット線の電位差を
検出するセンスアンプと、該センスアンプの他端に接続
され、該１対のビット線を基準電位にリセットするリセ
ット回路とを有する半導体記憶装置において、前記１対
のビット線の他端に前記ワード線と平行に形成され、前
記基準電位が供給される基準電位線と、前記ビット線の
他端に前記ワード線と平行に形成され、前記１対のビッ
ト線を前記基準電位にリセットする制御を行う制御信号
が供給される制御線と、前記１対のビット線の前記セン
スアンプが接続された側とは反対側の端部に、前記セル
トランジスタと同一構造のトランジスタから構成され、
前記制御線に供給される前記制御信号に応じて前記基準
電位線と前記１対のビット線との接続とを制御し、前記
１対のビット線を前記基準電位とする基準電位チャージ
回路とを有することを特徴とする。
【００３４】請求項３によれば、１対のビット線を基準
電位にリセットする際、１対のビット線の一端でリセッ
ト回路によりリセットが行われ、基準電位チャージ回路
により１対のビット線の他端で基準電位とされ、１対の
ビット線間の電位が均一にされるので、リセット回路及
び基準電位チャージ回路の相乗効果により、リセットを
迅速に行え、リセット時間を短縮できるため、ランダム
アクセスの高速化が可能となる。
電位にリセットする際、１対のビット線の一端でリセッ
ト回路によりリセットが行われ、基準電位チャージ回路
により１対のビット線の他端で基準電位とされ、１対の
ビット線間の電位が均一にされるので、リセット回路及
び基準電位チャージ回路の相乗効果により、リセットを
迅速に行え、リセット時間を短縮できるため、ランダム
アクセスの高速化が可能となる。
【００３５】また、このとき、基準電位チャージ回路
は、１対のビット線のセンスアンプが接続された側とは
反対側の端部に、セルトランジスタと同一構造のトラン
ジスタから構成されるので、セルアレイの配列を崩さず
にセルアレイと同一の工程で形成できるので、設計、製
造が容易に行える。請求項４は、前記基準電位チャージ
回路が、前記制御線にゲートが接続され、ドレイン又は
ソースが前記基準電位線に接続され、ソース又はドレイ
ンが前記１対のビット線のうち一方に接続された第１の
トランジスタと、前記制御線にゲートが接続され、ドレ
イン又はソースが前記基準電位線に接続され、ソース又
はドレインが前記１対のビット線のうち他方に接続され
た第２のトランジスタとを有することを特徴とする。
は、１対のビット線のセンスアンプが接続された側とは
反対側の端部に、セルトランジスタと同一構造のトラン
ジスタから構成されるので、セルアレイの配列を崩さず
にセルアレイと同一の工程で形成できるので、設計、製
造が容易に行える。請求項４は、前記基準電位チャージ
回路が、前記制御線にゲートが接続され、ドレイン又は
ソースが前記基準電位線に接続され、ソース又はドレイ
ンが前記１対のビット線のうち一方に接続された第１の
トランジスタと、前記制御線にゲートが接続され、ドレ
イン又はソースが前記基準電位線に接続され、ソース又
はドレインが前記１対のビット線のうち他方に接続され
た第２のトランジスタとを有することを特徴とする。
【００３６】請求項４によれば、制御線に供給される制
御信号によりスイッチングされる第１及び第２のトラン
ジスタを介して１対のビット線の他端に基準電位が印加
され、１対のビット線に基準電位が供給され、１対のビ
ット線のリセットを迅速に行え、リセット時間を短縮で
きるため、ランダムアクセスの高速化が可能となる。請
求項５は、情報を記憶するキャパシタと、該キャパシタ
との接続をスイッチングするセルトランジスタと、該セ
ルトランジスタを介して該容量と接続され、該容量にア
クセスする１対のビット線と、該セルトランジスタのス
イッチングを制御し、該キャパシタを選択するワード線
と、該１対のビット線の一端に接続され、該１対のビッ
ト線の電位差を検出するセンスアンプと、該センスアン
プの他端に接続され、該１対のビット線を基準電位にリ
セットするリセット回路とを有する半導体記憶装置にお
いて、前記１対のビット線の他端に前記ワード線と平行
に形成され、前記基準電位が供給される基準電位線と、
前記ビット線の他端に前記ワード線と平行に形成され、
前記１対のビット線を前記基準電位にリセットする制御
を行う制御信号が供給される制御線と、前記１対のビッ
ト線の前記センスアンプが接続された側とは反対側の端
部に、前記セルトランジスタと同一構造のトランジスタ
から構成され、前記制御線に供給される前記制御信号に
応じて前記１対のビット線を短絡させる短絡回路と、前
記１対のビット線の前記センスアンプが接続された側と
は反対側の端部に、前記セルトランジスタと同一構造の
トランジスタから構成され、前記制御線に供給される前
記制御信号に応じて前記基準電位線と前記１対のビット
線との接続とを制御し、前記１対のビット線を前記基準
電位とする基準電位チャージ回路とを有することを特徴
とする。
御信号によりスイッチングされる第１及び第２のトラン
ジスタを介して１対のビット線の他端に基準電位が印加
され、１対のビット線に基準電位が供給され、１対のビ
ット線のリセットを迅速に行え、リセット時間を短縮で
きるため、ランダムアクセスの高速化が可能となる。請
求項５は、情報を記憶するキャパシタと、該キャパシタ
との接続をスイッチングするセルトランジスタと、該セ
ルトランジスタを介して該容量と接続され、該容量にア
クセスする１対のビット線と、該セルトランジスタのス
イッチングを制御し、該キャパシタを選択するワード線
と、該１対のビット線の一端に接続され、該１対のビッ
ト線の電位差を検出するセンスアンプと、該センスアン
プの他端に接続され、該１対のビット線を基準電位にリ
セットするリセット回路とを有する半導体記憶装置にお
いて、前記１対のビット線の他端に前記ワード線と平行
に形成され、前記基準電位が供給される基準電位線と、
前記ビット線の他端に前記ワード線と平行に形成され、
前記１対のビット線を前記基準電位にリセットする制御
を行う制御信号が供給される制御線と、前記１対のビッ
ト線の前記センスアンプが接続された側とは反対側の端
部に、前記セルトランジスタと同一構造のトランジスタ
から構成され、前記制御線に供給される前記制御信号に
応じて前記１対のビット線を短絡させる短絡回路と、前
記１対のビット線の前記センスアンプが接続された側と
は反対側の端部に、前記セルトランジスタと同一構造の
トランジスタから構成され、前記制御線に供給される前
記制御信号に応じて前記基準電位線と前記１対のビット
線との接続とを制御し、前記１対のビット線を前記基準
電位とする基準電位チャージ回路とを有することを特徴
とする。
【００３７】請求項５によれば、１対のビット線を基準
電位にリセットする際、１対のビット線の一端でリセッ
ト回路によりリセットが行われ、短絡回路及び基準電位
チャージ回路により１対のビット線の他端で短絡及び基
準電位の印加により１対のビット線間の電位が均一にさ
れるので、リセット回路、短絡回路、基準電位チャージ
回路の相乗効果により、リセットを迅速に行え、リセッ
ト時間を短縮できるため、ランダムアクセスの高速化が
可能となる。
電位にリセットする際、１対のビット線の一端でリセッ
ト回路によりリセットが行われ、短絡回路及び基準電位
チャージ回路により１対のビット線の他端で短絡及び基
準電位の印加により１対のビット線間の電位が均一にさ
れるので、リセット回路、短絡回路、基準電位チャージ
回路の相乗効果により、リセットを迅速に行え、リセッ
ト時間を短縮できるため、ランダムアクセスの高速化が
可能となる。
【００３８】また、このとき、短縮リセット回路及び基
準電位チャージ回路は、１対のビット線のセンスアンプ
が接続された側とは反対側の端部に、セルトランジスタ
と同一構造のトランジスタから構成されるので、セルア
レイの配列を崩さずにセルアレイと同一の工程で形成で
きるので、設計、製造が容易に行える。請求項６は、前
記短絡回路が、前記制御線にゲートが接続され、前記１
対のビット線の一方にドレインが接続され、他方にソー
スが接続された前記セルトランジスタと同一構造のトラ
ンジスタから構成されたことを特徴とする。
準電位チャージ回路は、１対のビット線のセンスアンプ
が接続された側とは反対側の端部に、セルトランジスタ
と同一構造のトランジスタから構成されるので、セルア
レイの配列を崩さずにセルアレイと同一の工程で形成で
きるので、設計、製造が容易に行える。請求項６は、前
記短絡回路が、前記制御線にゲートが接続され、前記１
対のビット線の一方にドレインが接続され、他方にソー
スが接続された前記セルトランジスタと同一構造のトラ
ンジスタから構成されたことを特徴とする。
【００３９】請求項６によれば、制御線にゲートが接続
され、１対のビット線の一方にドレインが接続され、他
方にソースが接続された単一のトランジスタにより構成
できるので、回路構成が簡単となる。請求項７は、前記
基準電位チャージ回路が、前記制御線にゲートが接続さ
れ、ドレイン又はソースが前記基準電位線に接続され、
ソース又はドレインが前記１対のビット線のうち一方に
接続された第１のトランジスタと、前記制御線にゲート
が接続され、ドレイン又はソースが前記基準電位線に接
続され、ソース又はドレインが前記１対のビット線のう
ち他方に接続された第２のトランジスタとを有すること
を特徴とする。
され、１対のビット線の一方にドレインが接続され、他
方にソースが接続された単一のトランジスタにより構成
できるので、回路構成が簡単となる。請求項７は、前記
基準電位チャージ回路が、前記制御線にゲートが接続さ
れ、ドレイン又はソースが前記基準電位線に接続され、
ソース又はドレインが前記１対のビット線のうち一方に
接続された第１のトランジスタと、前記制御線にゲート
が接続され、ドレイン又はソースが前記基準電位線に接
続され、ソース又はドレインが前記１対のビット線のう
ち他方に接続された第２のトランジスタとを有すること
を特徴とする。
【００４０】請求項７によれば、制御線に供給される制
御信号によりスイッチングされる第１及び第２のトラン
ジスタを介して１対のビット線の他端に基準電位が印加
され、１対のビット線に基準電位が供給され、１対のビ
ット線のリセットを迅速に行え、リセット時間を短縮で
きるため、ランダムアクセスの高速化が可能となる。
御信号によりスイッチングされる第１及び第２のトラン
ジスタを介して１対のビット線の他端に基準電位が印加
され、１対のビット線に基準電位が供給され、１対のビ
ット線のリセットを迅速に行え、リセット時間を短縮で
きるため、ランダムアクセスの高速化が可能となる。
【００４１】
【発明の実施の形態】図１に本発明の一実施例の要部の
回路構成図を示す。同図中、図９と同一構成部分には同
一符号を付し、その説明は省略する。本実施例の半導体
記憶装置１００は、セルアレイ２の先端にセルアレイ２
と同一工程で形成される短絡回路２００を設けてなる。
回路構成図を示す。同図中、図９と同一構成部分には同
一符号を付し、その説明は省略する。本実施例の半導体
記憶装置１００は、セルアレイ２の先端にセルアレイ２
と同一工程で形成される短絡回路２００を設けてなる。
【００４２】短絡回路２００は、セルアレイ２のセンス
アンプ部８と接続される側とは反対側の端部にセルアレ
イ２と同一の製造工程で形成される。短絡回路２００
は、１つのトランジスタＱ100 で構成され、ソース−ド
レインがビット線ＢＬＸ−ＢＬＺに接続され、ゲートが
ワード線ＷＬ２，ＷＬ１に平行に接続された信号線ＳＬ
0 に接続される。
アンプ部８と接続される側とは反対側の端部にセルアレ
イ２と同一の製造工程で形成される。短絡回路２００
は、１つのトランジスタＱ100 で構成され、ソース−ド
レインがビット線ＢＬＸ−ＢＬＺに接続され、ゲートが
ワード線ＷＬ２，ＷＬ１に平行に接続された信号線ＳＬ
0 に接続される。
【００４３】短絡回路２００を構成するトランジスタＱ
100 は、セルアレイ２のセルトランジスタＱ０Ｘ，Ｑ０
Ｚと同一の構成とされ、セルアレイ形成時にセルトラン
ジスタＱ０Ｘ，Ｑ０Ｚと同一工程で形成される。また、
信号線ＳＬ0 は、ワード線ＷＬ１，ＷＬ2 と平行に、か
つ、ワード線ＷＬ１，ＷＬ2 と同一工程で形成される。
100 は、セルアレイ２のセルトランジスタＱ０Ｘ，Ｑ０
Ｚと同一の構成とされ、セルアレイ形成時にセルトラン
ジスタＱ０Ｘ，Ｑ０Ｚと同一工程で形成される。また、
信号線ＳＬ0 は、ワード線ＷＬ１，ＷＬ2 と平行に、か
つ、ワード線ＷＬ１，ＷＬ2 と同一工程で形成される。
【００４４】なお、信号線ＳＬ0 には、リセット回路１
２のトランジスタをスイッチングするためにゲートに供
給されるビット線リセット信号ＢＲＳが供給される。図
２に本発明の第１実施例の短絡回路のレイアウト図を示
す。短絡回路２００は、図２に示すように、例えば、ビ
ット線ＢＬＺの延長上にビット線コンタクトＢＣ100 を
形成し、さらに、ビット線ＢＬＸの最先端に形成される
セルトランジスタＱ０ＸのビットコンタクトＢＣ０Ｘの
先端にワード線ＷＬ２と平行に信号線ＳＬ０を形成する
とともに、拡散層２１０を形成することによりトランジ
スタＱ100 を形成してなる。
２のトランジスタをスイッチングするためにゲートに供
給されるビット線リセット信号ＢＲＳが供給される。図
２に本発明の第１実施例の短絡回路のレイアウト図を示
す。短絡回路２００は、図２に示すように、例えば、ビ
ット線ＢＬＺの延長上にビット線コンタクトＢＣ100 を
形成し、さらに、ビット線ＢＬＸの最先端に形成される
セルトランジスタＱ０ＸのビットコンタクトＢＣ０Ｘの
先端にワード線ＷＬ２と平行に信号線ＳＬ０を形成する
とともに、拡散層２１０を形成することによりトランジ
スタＱ100 を形成してなる。
【００４５】また、トランジスタＱ100 を形成する拡散
層２１０をビット線ＢＬＺ方向に折曲させ、ビット線コ
ンタクトＢＣ100 に接続することによりトランジスタＱ
100をビット線ＢＬＺに接続させる。このとき、拡散層
２１０は、セルトランジスタＱ０Ｘ，Ｑ０Ｚを形成する
拡散層２１と同一工程で形成し、信号線ＳＬ０はワード
線ＷＬ１，ＷＬ２等と同一工程で形成する。
層２１０をビット線ＢＬＺ方向に折曲させ、ビット線コ
ンタクトＢＣ100 に接続することによりトランジスタＱ
100をビット線ＢＬＺに接続させる。このとき、拡散層
２１０は、セルトランジスタＱ０Ｘ，Ｑ０Ｚを形成する
拡散層２１と同一工程で形成し、信号線ＳＬ０はワード
線ＷＬ１，ＷＬ２等と同一工程で形成する。
【００４６】トランジスタＱ100 は、信号線ＳＬ0 に供
給されるビット線リセット信号ＢＲＳがハイレベルにな
ると、オンして、ビット線ＢＬＸが接続されたビット線
コンタクトＢＣ０Ｘと拡散層２１０を接続する。このと
き、拡散層２１０はビット線ＢＬＺが接続されたビット
線コンタクトＢＣ100 に接続されているので、トランジ
スタＱ100 がオンすることによりビット線ＢＬＸとビッ
ト線ＢＬＺとが短絡状態となり、ビット線ＢＬＸとビッ
ト線ＢＬＺとの電位差によりビット線ＢＬＸ及びビット
線ＢＬＺの電位が基準電位（１／２）Ｖccに引き寄せら
れる。
給されるビット線リセット信号ＢＲＳがハイレベルにな
ると、オンして、ビット線ＢＬＸが接続されたビット線
コンタクトＢＣ０Ｘと拡散層２１０を接続する。このと
き、拡散層２１０はビット線ＢＬＺが接続されたビット
線コンタクトＢＣ100 に接続されているので、トランジ
スタＱ100 がオンすることによりビット線ＢＬＸとビッ
ト線ＢＬＺとが短絡状態となり、ビット線ＢＬＸとビッ
ト線ＢＬＺとの電位差によりビット線ＢＬＸ及びビット
線ＢＬＺの電位が基準電位（１／２）Ｖccに引き寄せら
れる。
【００４７】よって、リセット回路１２とともに、ビッ
ト線ＢＬＸ及びビット線ＢＬＺを基準電位（１／２）Ｖ
ccにプリチャージでき、ビット線ＢＬＸ及びビット線Ｂ
ＬＺのプリチャージ時間を短縮できる。図３に本発明の
第１実施例の動作説明図を示す。時刻ｔ11でビット線リ
セット信号ＢＲＳが立ち上がり、時刻ｔ12でトランジス
タＱ７〜Ｑ９のオンレベルに達すると、トランジスタＱ
７〜９がオンし、ビット線ＢＬＸとビット線ＢＬＺとが
短絡されるとともに、同時にトランジスタＱ100がオン
し、ビット線ＢＬＸ，ＢＬＺが基準電位（１／２）Ｖcc
とされる。このように、本実施例では、ビット線ＢＬ
Ｘ、及び、ビット線ＢＬＺの一端はリセット回路１２の
トランジスタＱ７〜Ｑ９により基準電位（１／２）Ｖcc
とされるとともに、短絡され、ビット線ＢＬＸ、及び、
ビット線ＢＬＺの他端は短絡回路２００のトランジスタ
Ｑ100 により短絡される。
ト線ＢＬＸ及びビット線ＢＬＺを基準電位（１／２）Ｖ
ccにプリチャージでき、ビット線ＢＬＸ及びビット線Ｂ
ＬＺのプリチャージ時間を短縮できる。図３に本発明の
第１実施例の動作説明図を示す。時刻ｔ11でビット線リ
セット信号ＢＲＳが立ち上がり、時刻ｔ12でトランジス
タＱ７〜Ｑ９のオンレベルに達すると、トランジスタＱ
７〜９がオンし、ビット線ＢＬＸとビット線ＢＬＺとが
短絡されるとともに、同時にトランジスタＱ100がオン
し、ビット線ＢＬＸ，ＢＬＺが基準電位（１／２）Ｖcc
とされる。このように、本実施例では、ビット線ＢＬ
Ｘ、及び、ビット線ＢＬＺの一端はリセット回路１２の
トランジスタＱ７〜Ｑ９により基準電位（１／２）Ｖcc
とされるとともに、短絡され、ビット線ＢＬＸ、及び、
ビット線ＢＬＺの他端は短絡回路２００のトランジスタ
Ｑ100 により短絡される。
【００４８】このため、ビット線ＢＬＸ，ＢＬＺの両端
が短絡されるので、ビット線ＢＬＸとビット線ＢＬＺと
が基準レベル（１／２）Ｖccに達する時間Ｔ0 が速ま
る。このため、次にアクセスを早く行えるようになり、
データアクセスのサイクルタイムを短縮できる。このと
き、本実施例によれば、短絡回路は、セルアレイの端部
にセルアレイと同一の工程で形成できるので、セルアレ
イのレチクルは従来のままで、セルアレイのレチクルの
端部に短絡回路のパターンを付与するだけでよく、容易
に実現できる。また、本実施例の構成では、信号線ＳＬ
０の一本だけで駆動できるので、消費電流が少なくて済
む。
が短絡されるので、ビット線ＢＬＸとビット線ＢＬＺと
が基準レベル（１／２）Ｖccに達する時間Ｔ0 が速ま
る。このため、次にアクセスを早く行えるようになり、
データアクセスのサイクルタイムを短縮できる。このと
き、本実施例によれば、短絡回路は、セルアレイの端部
にセルアレイと同一の工程で形成できるので、セルアレ
イのレチクルは従来のままで、セルアレイのレチクルの
端部に短絡回路のパターンを付与するだけでよく、容易
に実現できる。また、本実施例の構成では、信号線ＳＬ
０の一本だけで駆動できるので、消費電流が少なくて済
む。
【００４９】本実施例の短絡回路２００は、単にビット
線ＢＬＸ，ＢＬＺの他端を短絡する構成であったが、ビ
ット線ＢＬＸとビット線ＢＬＺとに基準電圧（１／２）
Ｖccを印加する構成としてもよい。図４に本発明の第２
実施例の回路構成図を示す。同図中、図９と同一構成部
分には同一符号を付し、その説明は省略する。
線ＢＬＸ，ＢＬＺの他端を短絡する構成であったが、ビ
ット線ＢＬＸとビット線ＢＬＺとに基準電圧（１／２）
Ｖccを印加する構成としてもよい。図４に本発明の第２
実施例の回路構成図を示す。同図中、図９と同一構成部
分には同一符号を付し、その説明は省略する。
【００５０】本実施例の半導体記憶装置３００は、セル
アレイ２の先端にセルアレイ２と同一工程で形成される
プリチャージ回路４００を設けてなる。プリチャージ回
路４００は、セルアレイ２のセンスアンプ部８と接続さ
れる側とは反対側の端部にセルアレイ２と同一の製造工
程で形成される。プリチャージ回路４００は、２つのト
ランジスタＱ200 ，Ｑ201 、信号線ＳＬ10、基準電位を
供給する基準電位線ＳＬ11から構成され、ビット線リセ
ット信号ＢＲＳがハイレベルになったとき、２つのトラ
ンジスタＱ200 ，Ｑ201 がオンし、基準電位線ＳＬ11か
らビット線ＢＬＸとビット線ＢＬＺとの両方に基準電位
（１／２）Ｖccを印加する。
アレイ２の先端にセルアレイ２と同一工程で形成される
プリチャージ回路４００を設けてなる。プリチャージ回
路４００は、セルアレイ２のセンスアンプ部８と接続さ
れる側とは反対側の端部にセルアレイ２と同一の製造工
程で形成される。プリチャージ回路４００は、２つのト
ランジスタＱ200 ，Ｑ201 、信号線ＳＬ10、基準電位を
供給する基準電位線ＳＬ11から構成され、ビット線リセ
ット信号ＢＲＳがハイレベルになったとき、２つのトラ
ンジスタＱ200 ，Ｑ201 がオンし、基準電位線ＳＬ11か
らビット線ＢＬＸとビット線ＢＬＺとの両方に基準電位
（１／２）Ｖccを印加する。
【００５１】図５に本発明の第２実施例の要部のレイア
ウト図を示す。本実施例では、ビット線ＢＬＸ，ＢＬＺ
の先端にワード線ＷＬ１，ＷＬ２に平行に信号線ＳＬ1
0、及び、基準電位線ＳＬ11が形成される。トランジス
タＱ200は、セルトランジスタＱ０Ｘを形成するビット
線コンタクトＢＣ０Ｘにより接続される拡散層２１とビ
ット線ＢＬＸの延長上に新たに形成され、基準電位線Ｓ
Ｌ11が接続されるビット線コンタクトＢＣ200 に接続さ
れる拡散層４１０との間に信号線ＳＬ10が配線されるこ
とにより形成される。
ウト図を示す。本実施例では、ビット線ＢＬＸ，ＢＬＺ
の先端にワード線ＷＬ１，ＷＬ２に平行に信号線ＳＬ1
0、及び、基準電位線ＳＬ11が形成される。トランジス
タＱ200は、セルトランジスタＱ０Ｘを形成するビット
線コンタクトＢＣ０Ｘにより接続される拡散層２１とビ
ット線ＢＬＸの延長上に新たに形成され、基準電位線Ｓ
Ｌ11が接続されるビット線コンタクトＢＣ200 に接続さ
れる拡散層４１０との間に信号線ＳＬ10が配線されるこ
とにより形成される。
【００５２】また、トランジスタＱ201 は、ビット線Ｂ
ＬＺの延長上に形成されたビット線コンタクトＢＣ201
に接続される拡散層４１１とビット線コンタクトＢＣ20
0 に接続される拡散層４１０との間に信号線ＳＬ10が突
出して配線されることにより形成される。信号線ＳＬ10
は、ワード線ＷＬ１，ＷＬ２と同一工程で形成され、基
準電位線ＳＬ11はビット線ＢＬＸ，ＢＬＺと同一工程で
形成され、拡散層４１０，４１１は拡散層２１と同一工
程で形成される。
ＬＺの延長上に形成されたビット線コンタクトＢＣ201
に接続される拡散層４１１とビット線コンタクトＢＣ20
0 に接続される拡散層４１０との間に信号線ＳＬ10が突
出して配線されることにより形成される。信号線ＳＬ10
は、ワード線ＷＬ１，ＷＬ２と同一工程で形成され、基
準電位線ＳＬ11はビット線ＢＬＸ，ＢＬＺと同一工程で
形成され、拡散層４１０，４１１は拡散層２１と同一工
程で形成される。
【００５３】本実施例によれば、ビット線リセット信号
ＢＲＳが立ち上がると、トランジスタＱ７〜Ｑ９のオン
レベルに達すると、トランジスタＱ７〜９がオンし、ビ
ット線ＢＬＸとビット線ＢＬＺとが短絡されるととも
に、同時にプリチャージ回路２００のトランジスタＱ20
0 及びＱ201 がオンし、ビット線ＢＬＸ，ＢＬＺが基準
電位（１／２）Ｖccとされる。
ＢＲＳが立ち上がると、トランジスタＱ７〜Ｑ９のオン
レベルに達すると、トランジスタＱ７〜９がオンし、ビ
ット線ＢＬＸとビット線ＢＬＺとが短絡されるととも
に、同時にプリチャージ回路２００のトランジスタＱ20
0 及びＱ201 がオンし、ビット線ＢＬＸ，ＢＬＺが基準
電位（１／２）Ｖccとされる。
【００５４】このように、本実施例では、ビット線ＢＬ
Ｘ、及び、ビット線ＢＬＺの一端はリセット回路１２の
トランジスタＱ７〜Ｑ９により基準電位（１／２）Ｖcc
とされるとともに、短絡され、ビット線ＢＬＸ、及び、
ビット線ＢＬＺの他端はプリチャージ回路３００により
基準電位（１／２）Ｖccとされるので、ビット線ＢＬＸ
とビット線ＢＬＺとが基準レベル（１／２）Ｖccに達す
る時間Ｔ0 が速まる。このため、次にアクセスを早く行
えるようになり、データアクセスのサイクルタイムを短
縮できる。
Ｘ、及び、ビット線ＢＬＺの一端はリセット回路１２の
トランジスタＱ７〜Ｑ９により基準電位（１／２）Ｖcc
とされるとともに、短絡され、ビット線ＢＬＸ、及び、
ビット線ＢＬＺの他端はプリチャージ回路３００により
基準電位（１／２）Ｖccとされるので、ビット線ＢＬＸ
とビット線ＢＬＺとが基準レベル（１／２）Ｖccに達す
る時間Ｔ0 が速まる。このため、次にアクセスを早く行
えるようになり、データアクセスのサイクルタイムを短
縮できる。
【００５５】このとき、本実施例によれば、プリチャー
ジ回路３００は、セルアレイの端部にセルアレイと同一
の工程で形成できるので、セルアレイのレチクルは従来
のままで、セルアレイのレチクルの端部に短絡回路のパ
ターンを付与するだけでよく、容易に実現できる。ま
た、本実施例によれば、プリチャージ回路２００は信号
線ＳＬ10だけで駆動できるので、消費電流は少なくて済
む。
ジ回路３００は、セルアレイの端部にセルアレイと同一
の工程で形成できるので、セルアレイのレチクルは従来
のままで、セルアレイのレチクルの端部に短絡回路のパ
ターンを付与するだけでよく、容易に実現できる。ま
た、本実施例によれば、プリチャージ回路２００は信号
線ＳＬ10だけで駆動できるので、消費電流は少なくて済
む。
【００５６】なお、本実施例のプリチャージ回路４００
は、ビット線リセット時にビット線ＢＬＸ，ＢＬＺの他
端で両方に基準電位線ＳＬ11を接続し、基準電位（１／
２）Ｖccとすることにより、プリチャージ時間を短縮し
ているが、第１実施例と第２実施例とを組み合わせるこ
とによりさらに効果的にプリチャージを行うことができ
る。
は、ビット線リセット時にビット線ＢＬＸ，ＢＬＺの他
端で両方に基準電位線ＳＬ11を接続し、基準電位（１／
２）Ｖccとすることにより、プリチャージ時間を短縮し
ているが、第１実施例と第２実施例とを組み合わせるこ
とによりさらに効果的にプリチャージを行うことができ
る。
【００５７】図６に本発明の第３実施例の要部の回路図
を示す。同図中、図１と同一構成部分には同一符号を付
し、その説明は省略する。本実施例の半導体記憶装置５
００は、セルアレイ２の先端にセルアレイ２と同一工程
で形成されるリセット回路６００を設けてなる。リセッ
ト回路６００は、セルアレイ２のセンスアンプ部８と接
続される側とは反対側の端部にセルアレイ２と同一の製
造工程で形成される。リセット回路６００は、３つのト
ランジスタＱ300 ，Ｑ301 ，Ｑ302 、信号線ＳＬ20，Ｓ
Ｌ21、基準電位を供給する基準電位線ＳＬ22から構成さ
れ、ビット線リセット信号ＢＲＳがハイレベルになった
とき、３つのトランジスタＱ300 ，Ｑ301 ，Ｑ302 が全
てオンし、基準電位線ＳＬ22からビット線ＢＬＸとビッ
ト線ＢＬＺとの両方に基準電位（１／２）Ｖccを印加す
るとともに、ビット線ＢＬＸとビット線ＢＬＺとを短絡
する。
を示す。同図中、図１と同一構成部分には同一符号を付
し、その説明は省略する。本実施例の半導体記憶装置５
００は、セルアレイ２の先端にセルアレイ２と同一工程
で形成されるリセット回路６００を設けてなる。リセッ
ト回路６００は、セルアレイ２のセンスアンプ部８と接
続される側とは反対側の端部にセルアレイ２と同一の製
造工程で形成される。リセット回路６００は、３つのト
ランジスタＱ300 ，Ｑ301 ，Ｑ302 、信号線ＳＬ20，Ｓ
Ｌ21、基準電位を供給する基準電位線ＳＬ22から構成さ
れ、ビット線リセット信号ＢＲＳがハイレベルになった
とき、３つのトランジスタＱ300 ，Ｑ301 ，Ｑ302 が全
てオンし、基準電位線ＳＬ22からビット線ＢＬＸとビッ
ト線ＢＬＺとの両方に基準電位（１／２）Ｖccを印加す
るとともに、ビット線ＢＬＸとビット線ＢＬＺとを短絡
する。
【００５８】図５に本発明の第２実施例の要部のレイア
ウト図を示す。本実施例では、ビット線ＢＬＸ，ＢＬＺ
の先端にワード線ＷＬ１，ＷＬ２に平行に信号線ＳＬ2
0，ＳＬ21、及び、基準電位線ＳＬ22が形成される。ト
ランジスタＱ300 は、ビット線ＢＬＺの延長上にビット
線コンタクトＢＣ300 を形成し、さらに、ビット線ＢＬ
Ｘの最先端に形成されるセルトランジスタＱ０Ｘのビッ
トコンタクトＢＣ０Ｘの先端にワード線ＷＬ２と平行に
信号線ＳＬ20を形成するとともに、拡散層６１０を配置
することにより形成される。
ウト図を示す。本実施例では、ビット線ＢＬＸ，ＢＬＺ
の先端にワード線ＷＬ１，ＷＬ２に平行に信号線ＳＬ2
0，ＳＬ21、及び、基準電位線ＳＬ22が形成される。ト
ランジスタＱ300 は、ビット線ＢＬＺの延長上にビット
線コンタクトＢＣ300 を形成し、さらに、ビット線ＢＬ
Ｘの最先端に形成されるセルトランジスタＱ０Ｘのビッ
トコンタクトＢＣ０Ｘの先端にワード線ＷＬ２と平行に
信号線ＳＬ20を形成するとともに、拡散層６１０を配置
することにより形成される。
【００５９】また、トランジスタＱ300 を形成する拡散
層６１０をビット線ＢＬＺ方向に折曲させ、ビット線コ
ンタクトＢＣ300 に接続することによりトランジスタＱ
300をビット線ＢＬＺに接続させる。このとき、拡散層
６１０は、セルトランジスタＱ０Ｘ，Ｑ０Ｚを形成する
拡散層２１と同一工程で形成し、信号線ＳＬ20はワード
線ＷＬ１，ＷＬ２等と同一工程で形成する。
層６１０をビット線ＢＬＺ方向に折曲させ、ビット線コ
ンタクトＢＣ300 に接続することによりトランジスタＱ
300をビット線ＢＬＺに接続させる。このとき、拡散層
６１０は、セルトランジスタＱ０Ｘ，Ｑ０Ｚを形成する
拡散層２１と同一工程で形成し、信号線ＳＬ20はワード
線ＷＬ１，ＷＬ２等と同一工程で形成する。
【００６０】トランジスタＱ300 は、信号線ＳＬ20に供
給されるビット線リセット信号ＢＲＳがハイレベルにな
ると、オンして、ビット線ＢＬＸが接続されたビット線
コンタクトＢＣ０Ｘと拡散層６１０を接続する。このと
き、拡散層６１０はビット線ＢＬＺが接続されたビット
線コンタクトＢＣ300 に接続されているので、トランジ
スタＱ300 がオンすることによりビット線ＢＬＸとビッ
ト線ＢＬＺとが短絡状態となり、ビット線ＢＬＸとビッ
ト線ＢＬＺとの電位差によりビット線ＢＬＸ及びビット
線ＢＬＺの電位が基準電位（１／２）Ｖccに引き寄せら
れる。
給されるビット線リセット信号ＢＲＳがハイレベルにな
ると、オンして、ビット線ＢＬＸが接続されたビット線
コンタクトＢＣ０Ｘと拡散層６１０を接続する。このと
き、拡散層６１０はビット線ＢＬＺが接続されたビット
線コンタクトＢＣ300 に接続されているので、トランジ
スタＱ300 がオンすることによりビット線ＢＬＸとビッ
ト線ＢＬＺとが短絡状態となり、ビット線ＢＬＸとビッ
ト線ＢＬＺとの電位差によりビット線ＢＬＸ及びビット
線ＢＬＺの電位が基準電位（１／２）Ｖccに引き寄せら
れる。
【００６１】また、トランジスタＱ301 は、ビット線Ｂ
ＬＺの延長上最先端に形成されたビット線コンタクトＢ
Ｃ301 に接続される拡散層６１１とビット線コンタクト
ＢＣ302 に接続される拡散層６１２との間に信号線ＳＬ
21が突出して配線されることにより形成される。また、
トランジスタＱ302 は、ビット線ＢＬＸの延長上に新た
に形成されるビット線コンタクトＢＣ303 に接続される
拡散層６１３とビット線ＢＬＸのビット線コンタクトＢ
Ｃ303 の更に延長上に形成され、基準電位線ＳＬ22が接
続されるビット線コンタクトＢＣ302 に接続される拡散
層６１２との間に信号線ＳＬ21が配線されることにより
形成される。
ＬＺの延長上最先端に形成されたビット線コンタクトＢ
Ｃ301 に接続される拡散層６１１とビット線コンタクト
ＢＣ302 に接続される拡散層６１２との間に信号線ＳＬ
21が突出して配線されることにより形成される。また、
トランジスタＱ302 は、ビット線ＢＬＸの延長上に新た
に形成されるビット線コンタクトＢＣ303 に接続される
拡散層６１３とビット線ＢＬＸのビット線コンタクトＢ
Ｃ303 の更に延長上に形成され、基準電位線ＳＬ22が接
続されるビット線コンタクトＢＣ302 に接続される拡散
層６１２との間に信号線ＳＬ21が配線されることにより
形成される。
【００６２】信号線ＳＬ20，ＳＬ21は、ワード線ＷＬ
１，ＷＬ２と同一工程で形成され、基準電位線ＳＬ22は
ビット線ＢＬＸ，ＢＬＺと同一工程で形成され、拡散層
６１１〜６１３は拡散層２１と同一工程で形成される。
本実施例によれば、ビット線リセット信号ＢＲＳが立ち
上がり、トランジスタＱ７〜Ｑ９のオンレベルに達する
と、トランジスタＱ７〜９がオンし、ビット線ＢＬＸと
ビット線ＢＬＺとが短絡されるとともに、同時にリセッ
ト回路６００のトランジスタＱ300 〜Ｑ303 がオンし、
ビット線ＢＬＸ，ＢＬＺが基準電位（１／２）Ｖccとさ
れるとともに、短絡される。
１，ＷＬ２と同一工程で形成され、基準電位線ＳＬ22は
ビット線ＢＬＸ，ＢＬＺと同一工程で形成され、拡散層
６１１〜６１３は拡散層２１と同一工程で形成される。
本実施例によれば、ビット線リセット信号ＢＲＳが立ち
上がり、トランジスタＱ７〜Ｑ９のオンレベルに達する
と、トランジスタＱ７〜９がオンし、ビット線ＢＬＸと
ビット線ＢＬＺとが短絡されるとともに、同時にリセッ
ト回路６００のトランジスタＱ300 〜Ｑ303 がオンし、
ビット線ＢＬＸ，ＢＬＺが基準電位（１／２）Ｖccとさ
れるとともに、短絡される。
【００６３】このように、本実施例では、ビット線ＢＬ
Ｘ、及び、ビット線ＢＬＺの一端はリセット回路１２の
トランジスタＱ７〜Ｑ９により基準電位（１／２）Ｖcc
とされるとともに、短絡され、ビット線ＢＬＸ、及び、
ビット線ＢＬＺの他端はリセット回路６００により基準
電位（１／２）Ｖccとされるとともに短絡されるので、
ビット線ＢＬＸとビット線ＢＬＺとが基準レベル（１／
２）Ｖccに達する時間Ｔ0 が速まる。このため、次にア
クセスを早く行えるようになり、データアクセスのサイ
クルタイムを短縮できる。
Ｘ、及び、ビット線ＢＬＺの一端はリセット回路１２の
トランジスタＱ７〜Ｑ９により基準電位（１／２）Ｖcc
とされるとともに、短絡され、ビット線ＢＬＸ、及び、
ビット線ＢＬＺの他端はリセット回路６００により基準
電位（１／２）Ｖccとされるとともに短絡されるので、
ビット線ＢＬＸとビット線ＢＬＺとが基準レベル（１／
２）Ｖccに達する時間Ｔ0 が速まる。このため、次にア
クセスを早く行えるようになり、データアクセスのサイ
クルタイムを短縮できる。
【００６４】
【発明の効果】上述の如く、本発明の請求項１によれ
ば、１対のビット線を基準電位にリセットする際、１対
のビット線の一端でリセット回路によりリセットが行わ
れ、短絡回路により１対のビット線の他端で短絡により
１対のビット線間の電位が均一にされるので、リセット
回路及び短絡回路の相乗効果により、リセットを迅速に
行え、リセット時間を短縮できるため、ランダムアクセ
スの高速化が可能となり、また、このとき、短縮リセッ
ト回路は、１対のビット線のセンスアンプが接続された
側とは反対側の端部に、セルトランジスタと同一構造の
トランジスタから構成されるので、セルアレイの配列を
崩さずにセルアレイと同一の工程で形成できるので、設
計、製造が容易に行える等の特長を有する。
ば、１対のビット線を基準電位にリセットする際、１対
のビット線の一端でリセット回路によりリセットが行わ
れ、短絡回路により１対のビット線の他端で短絡により
１対のビット線間の電位が均一にされるので、リセット
回路及び短絡回路の相乗効果により、リセットを迅速に
行え、リセット時間を短縮できるため、ランダムアクセ
スの高速化が可能となり、また、このとき、短縮リセッ
ト回路は、１対のビット線のセンスアンプが接続された
側とは反対側の端部に、セルトランジスタと同一構造の
トランジスタから構成されるので、セルアレイの配列を
崩さずにセルアレイと同一の工程で形成できるので、設
計、製造が容易に行える等の特長を有する。
【００６５】請求項２によれば、制御線にゲートが接続
され、１対のビット線の一方にドレインが接続され、他
方にソースが接続された単一のトランジスタにより構成
できるので、回路構成が簡単となる等の特長を有する。
請求項３によれば、１対のビット線を基準電位にリセッ
トする際、１対のビット線の一端でリセット回路により
リセットが行われ、基準電位チャージ回路により１対の
ビット線の他端で基準電位とされ、１対のビット線間の
電位が均一にされるので、リセット回路及び基準電位チ
ャージ回路の相乗効果により、リセットを迅速に行え、
リセット時間を短縮できるため、ランダムアクセスの高
速化が可能となり、また、このとき、基準電位チャージ
回路は、１対のビット線のセンスアンプが接続された側
とは反対側の端部に、セルトランジスタと同一構造のト
ランジスタから構成されるので、セルアレイの配列を崩
さずにセルアレイと同一の工程で形成できるので、設
計、製造が容易に行える等の特長を有する。
され、１対のビット線の一方にドレインが接続され、他
方にソースが接続された単一のトランジスタにより構成
できるので、回路構成が簡単となる等の特長を有する。
請求項３によれば、１対のビット線を基準電位にリセッ
トする際、１対のビット線の一端でリセット回路により
リセットが行われ、基準電位チャージ回路により１対の
ビット線の他端で基準電位とされ、１対のビット線間の
電位が均一にされるので、リセット回路及び基準電位チ
ャージ回路の相乗効果により、リセットを迅速に行え、
リセット時間を短縮できるため、ランダムアクセスの高
速化が可能となり、また、このとき、基準電位チャージ
回路は、１対のビット線のセンスアンプが接続された側
とは反対側の端部に、セルトランジスタと同一構造のト
ランジスタから構成されるので、セルアレイの配列を崩
さずにセルアレイと同一の工程で形成できるので、設
計、製造が容易に行える等の特長を有する。
【００６６】請求項４によれば、制御線に供給される制
御信号によりスイッチングされる第１及び第２のトラン
ジスタを介して１対のビット線の他端に基準電位が印加
され、１対のビット線に基準電位が供給され、１対のビ
ット線のリセットを迅速に行え、リセット時間を短縮で
きるため、ランダムアクセスの高速化が可能となる等の
特長を有する。
御信号によりスイッチングされる第１及び第２のトラン
ジスタを介して１対のビット線の他端に基準電位が印加
され、１対のビット線に基準電位が供給され、１対のビ
ット線のリセットを迅速に行え、リセット時間を短縮で
きるため、ランダムアクセスの高速化が可能となる等の
特長を有する。
【００６７】請求項５によれば、１対のビット線を基準
電位にリセットする際、１対のビット線の一端でリセッ
ト回路によりリセットが行われ、短絡回路及び基準電位
チャージ回路により１対のビット線の他端で短絡及び基
準電位の印加により１対のビット線間の電位が均一にさ
れるので、リセット回路、短絡回路、基準電位チャージ
回路の相乗効果により、リセットを迅速に行え、リセッ
ト時間を短縮できるため、ランダムアクセスの高速化が
可能となり、また、このとき、短縮リセット回路及び基
準電位チャージ回路は、１対のビット線のセンスアンプ
が接続された側とは反対側の端部に、セルトランジスタ
と同一構造のトランジスタから構成されるので、セルア
レイの配列を崩さずにセルアレイと同一の工程で形成で
きるので、設計、製造が容易に行える等の特長を有す
る。
電位にリセットする際、１対のビット線の一端でリセッ
ト回路によりリセットが行われ、短絡回路及び基準電位
チャージ回路により１対のビット線の他端で短絡及び基
準電位の印加により１対のビット線間の電位が均一にさ
れるので、リセット回路、短絡回路、基準電位チャージ
回路の相乗効果により、リセットを迅速に行え、リセッ
ト時間を短縮できるため、ランダムアクセスの高速化が
可能となり、また、このとき、短縮リセット回路及び基
準電位チャージ回路は、１対のビット線のセンスアンプ
が接続された側とは反対側の端部に、セルトランジスタ
と同一構造のトランジスタから構成されるので、セルア
レイの配列を崩さずにセルアレイと同一の工程で形成で
きるので、設計、製造が容易に行える等の特長を有す
る。
【００６８】請求項６によれば、制御線にゲートが接続
され、１対のビット線の一方にドレインが接続され、他
方にソースが接続された単一のトランジスタにより構成
できるので、回路構成が簡単となる等の特長を有する。
請求項７によれば、制御線に供給される制御信号により
スイッチングされる第１及び第２のトランジスタを介し
て１対のビット線の他端に基準電位が印加され、１対の
ビット線に基準電位が供給され、１対のビット線のリセ
ットを迅速に行え、リセット時間を短縮できるため、ラ
ンダムアクセスの高速化が可能となる等の特長を有す
る。
され、１対のビット線の一方にドレインが接続され、他
方にソースが接続された単一のトランジスタにより構成
できるので、回路構成が簡単となる等の特長を有する。
請求項７によれば、制御線に供給される制御信号により
スイッチングされる第１及び第２のトランジスタを介し
て１対のビット線の他端に基準電位が印加され、１対の
ビット線に基準電位が供給され、１対のビット線のリセ
ットを迅速に行え、リセット時間を短縮できるため、ラ
ンダムアクセスの高速化が可能となる等の特長を有す
る。
【図１】本発明の第１実施例の要部の回路構成図であ
る。
る。
【図２】本発明の第１実施例の要部のレイアウト図であ
る。
る。
【図３】本発明の第１実施例の動作説明図である。
【図４】本発明の第２実施例の要部の回路構成図であ
る。
る。
【図５】本発明の第２実施例の要部のレイアウト図であ
る。
る。
【図６】本発明の第３実施例の要部の回路構成図であ
る。
る。
【図７】本発明の第３実施例の要部のレイアウト図であ
る。
る。
【図８】ＤＲＡＭの全体構成図である。
【図９】従来のＤＲＡＭの要部の一例の回路構成図であ
る。
る。
【図１０】従来のＤＲＡＭの要部の一例のレイアウト図
である。
である。
【図１１】従来のＤＲＡＭの要部の一例の断面図であ
る。
る。
【図１２】従来のＤＲＡＭの一例の動作説明図である。
【図１３】ＤＲＡＭのセンスアンプ部のリラックスピッ
チ方式の構成図である。
チ方式の構成図である。
【図１４】ＤＲＡＭのセンスアンプ部のシングルピッチ
方式の構成図である。
方式の構成図である。
１００，３００，５００ 半導体記憶装置 ２００ 短絡回路 ２１０ 拡散層 ４００ プリチャージ回路 ４１０，４１１ 拡散層 ６００ リセット回路 ６１０，６１１，６１２，６１３ 拡散層 ＢＬＸ，ＢＬＺ ビット線 ＷＬ１，ＷＬ２ ワード線 ＳＬ０，ＳＬ10，ＳＬ20，ＳＬ21 信号線 ＳＬ11，ＳＬ22 基準電位線 Ｑ100 ，Ｑ200 ，Ｑ201 ，Ｑ300 〜Ｑ303 トランジス
タ ＢＣ０Ｘ，ＢＣ０Ｚ，ＢＣ100 ，ＢＣ200 ，ＢＣ201 ，
ＢＣ300 〜ＢＣ303 ビット線コンタクト
タ ＢＣ０Ｘ，ＢＣ０Ｚ，ＢＣ100 ，ＢＣ200 ，ＢＣ201 ，
ＢＣ300 〜ＢＣ303 ビット線コンタクト
Claims (7)
- 【請求項１】 情報を記憶するキャパシタと、該キャパ
シタに接続され、該キャパシタのの接続を制御するセル
トランジスタと、該セルトランジスタを介して該容量と
接続され、該容量にアクセスする１対のビット線と、該
セルトランジスタに接続され、該セルトランジスタのス
イッチングを制御し、該キャパシタを選択するワード線
と、該１対のビット線の一端に接続され、該１対のビッ
ト線の電位差を検出するセンスアンプと、該センスアン
プの他端に接続され、該１対のビット線を基準電位にリ
セットするリセット回路とを有する半導体記憶装置にお
いて、 前記ビット線の他端に前記ワード線と平行に形成され、
前記１対のビット線を前記基準電位にリセットする制御
を行う制御信号が供給される制御線と、 前記１対のビット線の前記センスアンプが接続された側
とは反対側の端部に、前記セルトランジスタと同一構造
のトランジスタから構成され、前記制御線に供給される
前記制御信号に応じて前記１対のビット線を短絡させる
短絡回路とを有することを特徴とする半導体記憶装置。 - 【請求項２】 前記短絡回路は、前記制御線にゲートが
接続され、前記１対のビット線の一方にドレインが接続
され、他方にソースが接続された前記セルトランジスタ
と同一構造のトランジスタから構成されたことを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項３】 情報を記憶するキャパシタと、該キャパ
シタとの接続をスイッチングするセルトランジスタと、
該セルトランジスタを介して該容量と接続され、該容量
にアクセスする１対のビット線と、該セルトランジスタ
のスイッチングを制御し、該キャパシタを選択するワー
ド線と、該１対のビット線の一端に接続され、該１対の
ビット線の電位差を検出するセンスアンプと、該センス
アンプの他端に接続され、該１対のビット線を基準電位
にリセットするリセット回路とを有する半導体記憶装置
において、 前記１対のビット線の他端に前記ワード線と平行に形成
され、前記基準電位が供給される基準電位線と、 前記ビット線の他端に前記ワード線と平行に形成され、
前記１対のビット線を前記基準電位にリセットする制御
を行う制御信号が供給される制御線と、 前記１対のビット線の前記センスアンプが接続された側
とは反対側の端部に、前記セルトランジスタと同一構造
のトランジスタから構成され、前記制御線に供給される
前記制御信号に応じて前記基準電位線と前記１対のビッ
ト線との接続とを制御し、前記１対のビット線を前記基
準電位とする基準電位チャージ回路とを有することを特
徴とする半導体記憶装置。 - 【請求項４】 前記基準電位チャージ回路は、前記制御
線にゲートが接続され、ドレイン又はソースが前記基準
電位線に接続され、ソース又はドレインが前記１対のビ
ット線のうち一方に接続された第１のトランジスタと、 前記制御線にゲートが接続され、ドレイン又はソースが
前記基準電位線に接続され、ソース又はドレインが前記
１対のビット線のうち他方に接続された第２のトランジ
スタとを有することを特徴とする請求項３記載の半導体
記憶装置。 - 【請求項５】 情報を記憶するキャパシタと、該キャパ
シタとの接続をスイッチングするセルトランジスタと、
該セルトランジスタを介して該容量と接続され、該容量
にアクセスする１対のビット線と、該セルトランジスタ
のスイッチングを制御し、該キャパシタを選択するワー
ド線と、該１対のビット線の一端に接続され、該１対の
ビット線の電位差を検出するセンスアンプと、該センス
アンプの他端に接続され、該１対のビット線を基準電位
にリセットするリセット回路とを有する半導体記憶装置
において、 前記１対のビット線の他端に前記ワード線と平行に形成
され、前記基準電位が供給される基準電位線と、 前記ビット線の他端に前記ワード線と平行に形成され、
前記１対のビット線を前記基準電位にリセットする制御
を行う制御信号が供給される制御線と、 前記１対のビット線の前記センスアンプが接続された側
とは反対側の端部に、前記セルトランジスタと同一構造
のトランジスタから構成され、前記制御線に供給される
前記制御信号に応じて前記１対のビット線を短絡させる
短絡回路と、 前記１対のビット線の前記センスアンプが接続された側
とは反対側の端部に、前記セルトランジスタと同一構造
のトランジスタから構成され、前記制御線に供給される
前記制御信号に応じて前記基準電位線と前記１対のビッ
ト線との接続とを制御し、前記１対のビット線を前記基
準電位とする基準電位チャージ回路とを有することを特
徴とする半導体記憶装置。 - 【請求項６】 前記短絡回路は、前記制御線にゲートが
接続され、前記１対のビット線の一方にドレインが接続
され、他方にソースが接続された前記セルトランジスタ
と同一構造のトランジスタから構成されたことを特徴と
する請求項５記載の半導体記憶装置。 - 【請求項７】 前記基準電位チャージ回路は、前記制御
線にゲートが接続され、ドレイン又はソースが前記基準
電位線に接続され、ソース又はドレインが前記１対のビ
ット線のうち一方に接続された第１のトランジスタと、 前記制御線にゲートが接続され、ドレイン又はソースが
前記基準電位線に接続され、ソース又はドレインが前記
１対のビット線のうち他方に接続された第２のトランジ
スタとを有することを特徴とする請求項５又は６記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188138A JPH1131794A (ja) | 1997-07-14 | 1997-07-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9188138A JPH1131794A (ja) | 1997-07-14 | 1997-07-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1131794A true JPH1131794A (ja) | 1999-02-02 |
Family
ID=16218415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9188138A Pending JPH1131794A (ja) | 1997-07-14 | 1997-07-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1131794A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043548A (ja) * | 2000-07-28 | 2002-02-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6795358B2 (en) | 2002-06-24 | 2004-09-21 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2017168622A (ja) * | 2016-03-16 | 2017-09-21 | 東芝メモリ株式会社 | 半導体記憶装置 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02310964A (ja) * | 1989-05-26 | 1990-12-26 | Hitachi Ltd | 半導体記憶装置 |
| JPH0329180A (ja) * | 1989-06-26 | 1991-02-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0575061A (ja) * | 1991-09-13 | 1993-03-26 | Oki Electric Ind Co Ltd | 半導体記憶装置の配線構造 |
| JPH07142606A (ja) * | 1993-11-16 | 1995-06-02 | Sony Corp | 半導体記憶装置 |
| JPH1011977A (ja) * | 1996-06-26 | 1998-01-16 | Hitachi Ltd | 半導体記憶装置 |
| JPH10178161A (ja) * | 1996-12-19 | 1998-06-30 | Oki Electric Ind Co Ltd | 半導体メモリ |
-
1997
- 1997-07-14 JP JP9188138A patent/JPH1131794A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02310964A (ja) * | 1989-05-26 | 1990-12-26 | Hitachi Ltd | 半導体記憶装置 |
| JPH0329180A (ja) * | 1989-06-26 | 1991-02-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH0575061A (ja) * | 1991-09-13 | 1993-03-26 | Oki Electric Ind Co Ltd | 半導体記憶装置の配線構造 |
| JPH07142606A (ja) * | 1993-11-16 | 1995-06-02 | Sony Corp | 半導体記憶装置 |
| JPH1011977A (ja) * | 1996-06-26 | 1998-01-16 | Hitachi Ltd | 半導体記憶装置 |
| JPH10178161A (ja) * | 1996-12-19 | 1998-06-30 | Oki Electric Ind Co Ltd | 半導体メモリ |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002043548A (ja) * | 2000-07-28 | 2002-02-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6795358B2 (en) | 2002-06-24 | 2004-09-21 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6977856B2 (en) | 2002-06-24 | 2005-12-20 | Hitachi, Ltd. | Semiconductor integrated circuit device operating at high speed and low power consumption |
| US7177215B2 (en) | 2002-06-24 | 2007-02-13 | Hitachi, Ltd. | Semiconductor memory device operating at high speed and low power consumption |
| JP2017168622A (ja) * | 2016-03-16 | 2017-09-21 | 東芝メモリ株式会社 | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6205071B1 (en) | Semiconductor memory device including sense amplifier circuit differing in drivability between data write mode and data read mode | |
| JP3723599B2 (ja) | 半導体記憶装置 | |
| JPH0527194B2 (ja) | ||
| JPH117773A (ja) | 半導体記憶装置 | |
| JP4413293B2 (ja) | リセット動作を高速化したメモリデバイス | |
| US5732033A (en) | Method and circuit for rapidly equilibrating paired digit lines of a memory device during testing | |
| TWI640002B (zh) | 低電壓互補式金氧半電路和相關記憶體 | |
| US6741506B2 (en) | Reduced power bit line selection in memory circuits | |
| US5278799A (en) | Semiconductor memory circuit | |
| JP4154006B2 (ja) | 半導体記憶装置 | |
| KR960009948B1 (ko) | 랜덤 액세스 메모리 | |
| JPH06150646A (ja) | 半導体メモリ | |
| JPS61158095A (ja) | ダイナミツク型メモリのビツト線プリチヤ−ジ回路 | |
| JP2000182374A (ja) | ダイナミック型半導体メモリ | |
| US6940743B2 (en) | Semiconductor memory devices for outputting bit cell data without separate reference voltage generator and related methods of outputting bit cell data | |
| TW497254B (en) | Semiconductor integrated circuit device | |
| US6920074B2 (en) | Method for reading a memory cell in a semiconductor memory, and semiconductor memory | |
| JPH1131794A (ja) | 半導体記憶装置 | |
| JP2006031865A (ja) | 強誘電体メモリ装置及びその駆動方法 | |
| US6643201B2 (en) | Memory device having read charge control, write charge control and floating or precharge circuits | |
| JP2002230966A (ja) | 強誘電体メモリ | |
| JP3293219B2 (ja) | ダイナミック型ｒａｍおよびそのデータ処理システム | |
| KR20080073505A (ko) | 반도체 메모리 장치 | |
| KR100334530B1 (ko) | 분할 비트라인 구동장치 | |
| US6704232B1 (en) | Performance for ICs with memory cells |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060512 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060720 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071030 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071227 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080124 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20080307 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |