JPH1011977A

JPH1011977A - 半導体記憶装置

Info

Publication number: JPH1011977A
Application number: JP8165554A
Authority: JP
Inventors: Shizunori Oyu; 静憲大湯; Yoshifumi Kawamoto; 佳史川本; Shinpei Iijima; 晋平飯島; Masayuki Nakada; 昌之中田; Misuzu Hirayama; 美鈴平山; Yasuhiro Sugawara; 安浩菅原; Toshihiro Tanaka; 利広田中
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-06-26
Filing date: 1996-06-26
Publication date: 1998-01-16

Abstract

(57)【要約】【課題】キャパシタ誘電膜中の電荷の影響を受けた記
憶情報の破壊を防止し、情報記憶部の記憶能力劣化を防
止する。【解決手段】情報の保持のための再書き込みや書換え
の際に、再書き込みや書換えの前の情報から一旦反対の
情報にした後、再書き込み情報や新しい書換え情報をキ
ャパシタ誘電膜に記憶する。【効果】情報記憶部の記憶能力劣化のない情報を記憶
する装置を実現できる。また、その記憶能力の安定性や
信頼性も向上できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、誘電膜に捕獲され
る電荷を減少させる方法を用いた半導体記憶装置に関す
るもので、特に情報記憶部に誘電膜を具備し、誘電膜を
介した電極間に電位差を付加することにより情報の記憶
を行う場合に、誘電膜に捕獲される電荷を減少させるこ
とで記憶情報の劣化を少なくした記憶情報の保持・書換
え方法を用いた半導体記憶装置に関する。

【０００２】

【従来の技術】従来の半導体記憶装置、特にその情報記
憶単位であるメモリセルにキャパシタを用いたものとし
ては、いわゆるＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）が知られている。

【０００３】このような従来のＤＲＡＭは、スイッチン
グＭＩＳＦＥＴ（金属−絶縁体−半導体電界効果トラン
ジスタ）と該スイッチングＭＩＳＦＥＴに直列に接続さ
れたキャパシタにより構成されるメモリセルを有し、該
キャパシタに電荷を蓄積することにより情報の記憶を行
うものである。このようなＤＲＡＭにおいてメモリセル
への情報の書き込みは、スイッチングＭＩＳＦＥＴを介
してデータ線の電位をキャパシタの一方の電極に印加
し、その後スイッチングＭＩＳＦＥＴのソースドレイン
間を電気的に開放し、キャパシタに電位差を保持させる
ことにより行われる。つまり、ＤＲＡＭではキャパシタ
の両電極間に蓄積された電荷により情報を保持する。そ
のため、電荷のリークによるキャパシタ電極間の電位差
の低下によって記憶情報の読み出し不能となるのを防止
する必要がある。つまり所定期間ごとにリフレッシュ動
作を行う必要がある。このリフレッシュ動作は、所定期
間（例えば４Ｍ程度ＤＲＡＭの場合は約１６ｍｓ）ごと
にキャパシタに蓄積されている情報を読み出し、増幅
し、再書き込みすることにより実行される。

【０００４】また、従来のＤＲＡＭでは、外部からの情
報の書き込み動作の際、書き込み前にメモリセルが記憶
している情報とは無関係に、書き込みたい所望情報に対
応する電位をデータ線を介してキャパシタに印加するこ
とによって行われる。一方、上述したように情報保持の
ためのリフレッシュ動作は、書き込まれている情報をそ
のまま再書き込みすることによりおこなわれる。

【０００５】また、従来の他の半導体装置である、いわ
ゆるフラッシュメモリ（電気的に書き込み一括消去可能
なリードオンリーメモリー）は、フローティングゲート
（浮遊ゲート）とコントロールゲート（制御ゲート）と
を有する２層ゲート構造のメモリセルにより構成され、
フローティングゲートに注入される電子によるしきい値
の変動を利用して情報を記憶するものである。一般的な
フラッシュメモリでの情報の書き込み・消去はコントロ
ールゲートとソース又はドレイン又は基板との間に高い
電位差が印加されることにより行われ、コントロールゲ
ートとフローティングゲート間やフローテイングゲート
と基板等との間はキャパシタとして動作するものであ
る。

【０００６】以上示した従来のＤＲＡＭ及びフラッシュ
メモリについては、例えば培風館発行の伊藤清男著「超
ＬＳＩメモリ」に記載されている。

【０００７】

【発明が解決しようとする課題】発明者は、以上説明し
たような従来の半導体記憶装置について検討した結果以
下のような問題が存在することを見いだした。

【０００８】半導体記憶装置では、大容量化の要求によ
りメモリセルを構成する素子についても微細化・高集積
化が進んでいる。ＤＲＡＭにおいても、高集積化により
キャパシタの面積が縮小される分、キャパシタ容量を確
保するためにキャパシタ誘電膜を薄くする必要が生じて
いる。また、キャパシタの容量を確保するために、従来
誘電膜として用いていたものから更に高い誘電率（例え
ばＴａ₂Ｏ₅やＰＺＴなど）を持つ膜へと変換してゆく必
要も生じている。このようにキャパシタの誘電膜を薄く
してゆくと、キャパシタの両電極間に印加される電位差
は等しくても、誘電膜に印加される電界はより強くな
り、誘電膜中に電荷が捕獲されやすくなる。また、従来
の誘電膜に替わる誘電率の高い誘電膜の中には従来の誘
電膜に比べて電荷を捕獲しやすいという特性を持つもの
がある。下記に示すように、リフレッシュなどによっ
て、強い電界を何度も誘電膜に印加したり、誘電率の高
い膜に何度も電界を印加した場合、膜中のより深い部分
への電荷の捕獲を招き、捕獲された電荷による記憶能力
の劣化を誘発する。

【０００９】図３は、リフレッシュ動作により同じ情報
が再書き込みされた場合のキャパシタ誘電体膜に捕獲さ
れる電荷を概念的に示したものである。図３において横
軸は、キャパシタの誘電膜に対して垂直な方向の距離を
示している。図中の１０１は誘電膜の領域、１０２は電
極の領域を示す。また、縦軸は電位を示しており、誘電
膜１０１と電極１０２領域の縦軸方向の底面が０Ｖ、上
面がＶｃｃとなり、メモリセル内のキャパシタの一方の
端子には常に１／２Ｖｃｃを印加しているため図中１０
３を基準電位の１／２Ｖｃｃと定めておく。また、１０
４は基準電位１／２Ｖｃｃに対したキャパシタ電極に蓄
積されている記憶情報としての電荷を示している。１０
５ａ，１０５ｂ等は誘電膜に捕獲される電荷の分布を１
０４と同様に基準電位に対して示している。

【００１０】上述したように、誘電率の高い誘電膜の中
には誘電膜中の深いところに電荷が捕獲されるという特
性を持つものがある。また、高い電界を印加すること
で、従来の誘電膜でも深いところに電荷が捕獲されるこ
とがある。これは、再書き込みの回数が増え、同一方向
に電界が印加される回数が増えるに従って、誘電膜のよ
り深い部分（電極１０２から遠い部分）にまでも電荷が
捕獲されるようになる。つまり再書き込みの回数が増え
るに従い誘電膜中に捕獲される電荷の分布は１０５ａ，
１０５ｂというように図中の矢印に示す方向へ電荷の捕
獲が進行してゆく。

【００１１】このような状態の後に、図４に示すよう
に、これまで記憶のために保持していた情報と反対の情
報（“１”を記憶していた場合は“０”）の書き込みを
行なう場合を考える。新たに記憶しようとするこれまで
と反対の情報に対応する電位（Ｖｃｃに対応する情報が
“１”の場合は“０”に対応するＶｓｓ）がキャパシタ
に印加されるため、電極１０２にはこれまでとは反対の
電荷１０６が蓄積される。蓄積された電荷１０６は電極
１０２との界面に近い誘電膜１０１中に再び捕獲されは
じめる。界面近くに捕獲された電荷の分布１０７内の電
荷は、これまでに捕獲されていた電荷の分布１０５内の
電荷のうち界面に近い電荷によって相殺される。この状
態で情報を保持していると、電極１０２中の電荷の誘電
膜中への捕獲は続く。その結果、図５に示すように、電
極１０２との界面から離れた誘電膜１０１中には書き込
み前に捕獲された電荷が１０８に示すような分布で残留
し、図４に示す反対情報に応じた電荷１０６は１０９の
ように減少してしまう。その結果、新たに書き込んだ情
報に対応した電荷１０６は等価的には電荷の漏れた状況
となり、この情報をリフレッシュのため、或は記憶情報
の外部への出力を行うために読み出す際、センスアンプ
によりキャパシタの電位差を増幅できるだけの電位以下
になってしまう。つまり、記憶情報が読み出せない状態
となり、実質的に記憶情報を失い、情報記憶部の記憶能
力の劣化を引き起こすこととなる。

【００１２】このような問題は、キャパシタの両電極に
繰り返し同じ方向の電界が印加される場合に特に問題と
なり、同一情報の再書き込みとなるリフレッシュ動作だ
けでなく、ランダムなアクセスの中で同じメモリセルへ
の同じ情報の書き込み或は読み出しが連続する場合など
にも問題となる。また、特に、素子の微細化により高い
誘電率の誘電膜に印加される電界が強くなるにしたが
い、問題が顕在化するものである。

【００１３】また、上述した問題はＤＲＡＭのメモリセ
ルを構成するキャパシタに限定されるものではなく、キ
ャパシタの両電極に電界を印加することにより情報が記
憶される他のメモリ、例えばコントロールゲートとフロ
ーティングゲートを有し、それらがキャパシタの働きを
しているとも言えるフラッシュメモリ、蓄積ノードにキ
ャパシタが付加されたＳＲＡＭ（スタティック・ランダ
ム・アクセス・メモリ）においても同様に問題となるも
のである。

【００１４】従って、本発明の目的は、上記従来の半導
体記憶装置の問題点を解決することにある。

【００１５】更に、本発明の他の目的は、情報記憶部の
記憶能力劣化の少ない半導体記憶装置及びその記憶情報
の保持・書き換え方法を提供することにある。

【００１６】本発明の更なる他の目的は、本発明の明細
書及び図面から明らかとなるであろう。

【００１７】

【課題を解決するための手段】本発明の代表的な実施形
態による半導体装置は、該半導体装置に具備された、誘
電膜を介した電極によって構成されるキャパシタにおい
て、該キャパシタの誘電膜に捕獲される電荷を減少させ
るような電位を印加する構成をもつ。

【００１８】また、本発明の代表的な実施形態による半
導体記憶装置は、リフレッシュのためメモリセルに記憶
されている情報と同じ情報を再書き込みする場合に、記
憶されている情報と反対の情報をリフレッシュ動作の度
に、又は複数回のリフレッシュ動作の度に印加するよう
に構成される。

【００１９】また、本発明の他の代表的な実施形態によ
る半導体記憶装置は、メモリセルに記憶されている情報
を読み出す際、読み出しを行う前或は後に記憶されてい
る情報と反対の情報を印加するように構成される。

【００２０】また、本発明の他の代表的な実施形態によ
る半導体装置は、外部からの情報をメモリセルに書き込
む場合に、既に記憶されていた情報と反対の情報を印加
した後に外部からの情報を書き込む、或は上記外部から
の情報を反転した情報を一時印加した後に上記外部から
の信号を書き込むよう構成される。

【００２１】また、本発明の他の代表的な実施形態によ
る半導体記憶装置は、上記構成を適宜組み合わせた構成
とされる。

【００２２】また、本発明の他の代表的な実施形態によ
る半導体記憶装置は、一定の間隔ごとに、上記反対の情
報を印加するように構成される。

【００２３】このような形態により、キャパシタ誘電膜
とキャパシタ電極の界面から遠い部分に電荷が捕獲され
るのを防止することが可能となり、上記界面から離れた
部分に捕獲された電荷によって情報が失われることを防
止できる。

【００２４】また、書換え前の情報に応じた電荷の影響
を受けることなく新しい情報に書き替えることができる
ため、情報記憶部の記憶能力劣化を防止できる。

【００２５】

【発明の実施の形態】以下、図面を参照しながら本発明
の代表的な実施形態を説明する。

【００２６】図１には本発明の第１の実施形態である半
導体記憶装置（ＤＲＡＭ）の回路構成を示す。

【００２７】以下、図面に記されているＭＩＳＦＥＴに
おいて、矢印の書かれていないものはＮチャンネル型Ｍ
ＩＳＦＥＴとし、矢印の書かれているものをＰチャンネ
ル型ＭＩＳＦＥＴとする。また、明細書中で記している
反対情報とは、“１”に対しては“０”、“０”に対し
ては“１”の意味であり、Ｖｃｃとは電源電位に近い高
電位、Ｖｓｓとは接地電位に近い低電位とする。また、
情報に対応する電位は、“１”に対応する電位をＶｃｃ
として、“０”に対応する電位をＶｓｓとする。情報の
反転とは、情報を反対情報に変更することである。

【００２８】図１に示す本発明の実施形態のＤＲＡＭ
（図１中番号０）は単一の半導体基板上に形成されてお
り、１ビットの情報を記憶する１つのメモリセル６が行
列状に複数個（例えば１ＭＤＲＡＭでは約１００万個）
配列されている。なお、図１では省略して一対のデータ
線対のみ示し、それらに接続されているメモリセルのう
ちの一部のみ示している。

【００２９】図１において、１は複数のメモリセルが存
在するメモリセル領域、２はメモリセルに記憶されてい
る情報を増幅するセンスアンプ、３は情報反転部であ
る。データ線１７は情報反転部３を構成するＭＩＳＦＥ
Ｔ２６によりメモリセル領域１の部分１７ａとセンスア
ンプ２に接続される１７ｂとに分割されている。データ
線１７と対をなすデータ線１７’についても同様にＭＩ
ＳＦＥＴ２６’を介してデータ線１７’ａおよび１７’
ｂに分割されている。

【００３０】さらにＤＲＡＭ０は、データ線１７、１
７’をプリチャージするための回路４ａ，４ｂ、データ
線１７、１７’とコモンデータ線対２２との接続を制御
するカラムスイッチ５、アドレスバファＡＤＢ、ロウデ
コーダＲ−ＤＥＣ、カラムデコーダＣ−ＤＥＣ、マルチ
プレクサＭＰＸ、タイミングコントローラＴＣ、センス
アンプ用電源回路１０、入出力バッファ１１、リフレッ
シュアドレスカウンタ、リフレッシュタイマ等を具備し
ている。

【００３１】メモリセル領域１内の１ビットのメモリセ
ル６はＭＩＳＦＥＴ７とキャパシタ８からなっており、
キャパシタの一方の端子は固定電位の供給端子１６に接
続されており１／２Ｖｃｃ（後述するデータ線に印加さ
れる動作電位の約半分の電位）が印加されている。これ
はキャパシタ８に係る電位差を低くする効果があると共
に情報の読み出し速度を向上する効果がある。またキャ
パシタのもう一方の端子はＭＩＳＦＥＴ７のソース或い
はドレインに接続されている。ＭＩＳＦＥＴ７はそのソ
ース或いはドレインが上記キャパシタの一方の端子に接
続されており、ドレイン或いはソースはデータ線１７ａ
に接続されている。また上記ＭＩＳＦＥＴのゲートはワ
ード線１８を構成している。センスアンプ２は、上記１
対のデータ線対に備わっており、メモリセル６内のキャ
パシタに蓄積された電荷が反映されることによるデータ
線１７の電位変動を検出し増幅する。特に制限されない
が、センスアンプ２は交差接続された一対のＮ型ＭＩＳ
ＦＥＴと交差接続された一対のＰ型ＭＩＳＦＥＴがデー
タ線対１７、１７’に接続されて構成される。

【００３２】また、上記データ線対を１／２Ｖｃｃにプ
リチャージするためのプリチャージ回路は、上記メモリ
セル領域のデータ線１７ａ、１７’ａにプリチャージ回
路４ａが具備され、上記センスアンプの接続されたデー
タ線１７ｂ、１７’ｂにはプリチャージ回路４ｂが具備
されている。上述したようにデータ線１７、１７’はそ
れぞれデータ線１７ａ、１７ｂ、１７’ａ１７’ｂに分
割されており、後述するように分割されたデータ線対を
独立にプリチャージする必要からそれぞれのデータ線対
にプリチャージ回路が接続されている。プリチャージ回
路４ａは、データ線１７ａ、１７’ａをプリチャージす
るためのＰＣ信号を伝達する信号線２０に接続され、プ
リチャージ回路４ｂはそれを駆動し、データ線１７ｂ、
１７’ｂをプリチャージするためのＲＳＬ信号を伝達す
る信号線２１に接続されており、それぞれＰＣ、ＲＳＬ
信号によって駆動される。尚、ここで示すプりチャージ
回路４ａ、４ｂにはデータ線対１７ａと１７’ａ、１７
ｂと１７’ｂを短絡しデータ線対間の電位差を縮小する
ＭＩＳＦＥＴを付加することもできる。

【００３３】カラムスイッチ５はデータ線対１７，１
７’とコモンデータ線対２２間のデータのやり取りを制
御する。カラムスイッチ５は、カラムデコーダＣ−ＤＥ
Ｃの出力信号により制御され、データ線１７ｂ及びデー
タ線１７’ｂとコモンデータ線対２２とを選択的に接続
する。また、アドレス信号入力端子２３を通じてＤＲ
ＡＭ０の外部より入力されたアドレス信号はアドレスバ
ファＡＤＢを通じてマルチプレクサＭＰＸに送られる。
マルチプレクサＭＰＸではアドレスバファＡＤＢより送
られた信号を、／ＲＡＳ信号（以下便宜上、ロウレベル
で活性化する信号をこの様に記す。図面においては上線
付きとして示す）及び／ＣＡＳ信号に同期してロウデコ
ーダＲ−ＤＥＣとカラムデコーダＣ−ＤＥＣに分配す
る。ロウデコーダＲ−ＤＥＣにはワード線１８等の一方
端が接続されており、カラムデコーダＣ−ＤＥＣにはセ
ンスアンプに接続されたデータ線１７ｂとコモンデータ
線２２との電気的接続を司るカラムスイッチ５のＭＩＳ
ＦＥＴのゲートが接続されている。以上の装置の働き
と、入力端子２４より入力された／ＲＡＳ、／ＣＡＳを
もとにタイミングコントローラＴＣによって発生しロウ
デコーダとカラムデコーダに送られた信号によって、外
部から送られてくるアドレス信号に基づいた所望のメモ
リセルを選択することが出来る。

【００３４】更に、タイミングコントローラＴＣはＤＲ
ＡＭ０の外部より、入力端子２４を通じて送られてくる
／ＲＡＳ，／ＣＡＳ，／ＷＥ等の信号を処理して当該Ｄ
ＲＡＭの動作に必要なプりチャージ回路の駆動信号、カ
ラムデコーダの駆動信号、情報反転部の駆動信号等を発
生し、内部の各部分へその信号を送出する。入出力バッ
ファ１１はコモンデータ線対２２に接続されており、タ
イミングコントローラＴＣからの信号により上記コモン
データ線に接続された出力バッファによって記憶情報を
当該ＤＲＡＭの外部に入出力端子２５より出力したり、
入出力端子２５を通じて入力バッファに入力された外部
からの信号を上記コモンデータ線に送出したりする。

【００３５】センスアンプ用電源回路１０は、センスア
ンプ２へ電源を供給するための回路である。センスアン
プ用電源回路１０内において、センスアンプ２を構成す
るＰ型ＭＩＳＦＥＴのソースに接続された配線は、Ｐ型
ＭＩＳＦＥＴ１２を介してＶｃｃに接続され、同様に
Ｐ型ＭＩＳＦＥＴ１３を介して１／２Ｖｃｃにも接続さ
れる。また、センスアンプ用電源において、センスアン
プ２を構成するＮ型ＭＯＳＦＥＴのソースに接続された
配線は、Ｎ型ＭＩＳＦＥＴ１４を介してＶｓｓに接続さ
れ、同様にＮ型ＭＩＳＦＥＴ１５を介して１／２Ｖｃ
ｃにも接続される。上記ＶｃｃとＶｓｓに接続された２
つのＭＩＳＦＥＴ１２，１４のゲートはタイミングコン
トローラＴＣに接続されており、上記２つの１／２Ｖｃ
ｃに接続されたＭＩＳＦＥＴ１３，１５のゲートはイン
バータを通して上記２つのＭＩＳＦＥＴ１２，１４のゲ
ートとタイミングコントローラＴＣの間に接続されてい
る。本実施形態では、センスアンプに供給する電源がＶ
ｃｃ或いは１／２Ｖｃｃ、Ｖｓｓ或いは１／２Ｖｃｃと
なっており、それらは上記タイミングコントローラより
の信号で切り替えられ、センスアンプ２が増幅動作を行
う場合にはそれぞれＶｃｃ、Ｖｓｓが接続され、増幅動
作を行わない場合には１／２Ｖｃｃに接続される。セン
スアンプ用電源回路はこれに限らずセンスアンプが動作
しない場合でも１／２Ｖｃｃを供給しない回路であって
もよい。また本発明の特徴の一つである情報反転部は、
データ線１７ａデータ線１７ｂがそのソース或いはドレ
インに接続されたＭＩＳＦＥＴ２６を持つ。該ＭＩＳＦ
ＥＴのゲートは、データ線１７ａ，１７ｂの電気的接続
を制御する信号ＴＲを伝達する信号線２７に接続されて
おり、当該信号線は複数の他の情報反転部のＭＩＳＦＥ
Ｔを経由してタイミングコントローラＴＣへ接続されて
いる。更に、情報反転部にはインバータが具備されてお
り、具体的には、データ線１７ｂに接続されたＰ型ＭＩ
ＳＦＥＴ２８とＮ型ＭＩＳＦＥＴ２９を持ち、上記Ｐ型
ＭＩＳＦＥＴのソースはＶｃｃに接続され、ドレインは
上記Ｎ型ＭＩＳＦＥＴのドレインに接続され、該Ｎ型Ｍ
ＩＳＦＥＴのソースはＶｓｓに接続されている。またＭ
ＩＳＦＥＴ３０は、ソース或いはドレインがメモリセル
領域のデータ線に接続１７ａされ、ドレイン或いはソー
スが上記Ｐ型ＭＩＳＦＥＴ２８のドレインに接続されて
いる。ＭＩＳＦＥＴ３０のゲートは、センスアンプに接
続されたデータ線１７ｂの情報を反転してメモリセル領
域のデータ線１７ａに伝達させるための信号ＲＰＣを伝
達する信号線３１に接続されており、該信号線は複数の
他の情報反転部のＭＩＳＦＥＴ３０に対応するＭＩＳＦ
ＥＴのゲートを経由して、ＲＰＣ信号を発生する上記タ
イミングコントローラへ接続されている。データ線１
７’の情報反転部についても上記示した構造と変りない
ため説明は省略する。また、図１中では対応するインバ
ータ部分をインバータの記号を示している。

【００３６】また、特に制限されることはないが、本実
施形態のＤＲＡＭ０では幾つかあるリフレッシュ方式の
うちセルフリフレッシュ方式を採用しており、リフレッ
シュのためリフレッシュアドレスカウンタとリフレッシ
ュタイマ備えている。

【００３７】次に、図１及び図２を用いて本実施形態の
動作を説明する。尚、図２は、時間を横軸にとり各信号
等の電位及びタイミングを示したものである。各信号の
変化は、説明の簡略化のため寄生容量等を考慮せずにそ
の立ち上がり、立ち下がりを示している。また、図２に
は、メモリセル６の記憶情報が“１”の場合の動作と、
“０”の場合の動作とが図示されている。また、データ
線の信号変化については主にデータ線１７ａ、１７ｂに
ついて説明し、データ線１７’ａ、１７’ｂはデータ線
１７ａ、１７ｂを反転した信号変化となるため説明を省
略する。

【００３８】ＤＲＡＭでは、リーク電流によってメモリ
セル内のキャパシタ内に蓄積している電荷が流出し、記
憶情報が失われるという特性がある。それを防止するた
めに随時キャパシタに情報を再書き込みしなければなら
ない。その動作をリフレッシュと呼ぶが、まず本発明の
第１の実施形態におけるそのリフレッシュ動作を説明す
る。

【００３９】リフレッシュを行う方式、タイミングにつ
いては特に制限されないが、例えばリフレッシュタイマ
とリフレッシュアドレスカウンタによって行うこととす
る。リフレッシュに先立ち、データ線１７ａとデータ線
１７ｂを１／２Ｖｃｃにプリチャージするため、図２の
６１の時刻にタイミングコントローラ１０よりＰＣ（図
１中２０によって伝達される）信号，ＲＳＬ（図１中２
１によって伝達される）信号がプリチャージを行う回路
４ａ，４ｂに伝達される。プリチャージを行う回路では
上記信号を受けデータ線１７ａ、１７ｂに１／２Ｖｃｃ
を印加する。所定時間経過後ＰＣ、ＲＳＬ信号の伝達は
中止されデータ線１７ａ、１７ｂには１／２Ｖｃｃが配
線容量のためにプリチャージされる。上記２つの信号の
伝達が終了すると６２の時刻に、リフレッシュアドレス
カウンタによって、ロウデコーダ６にリフレッシュを行
うメモリセルを選択するための信号が伝達され、所定の
ワード線が選択される。それと同時にメモリセル領域の
データ線１７ａとセンスアンプに接続されたデータ線１
７ｂを電気的に接続させるためにＴＲ信号が信号線２７
に供給される。更に、センスアンプ用電源１０によっ
て、センスアンプ２による電位の増幅動作が可能なよう
にセンスアンプの所定の端子に、それまでの１／２Ｖｃ
ｃに変わってＶｃｃとＶｓｓが印加される。センスアン
プに供給される電源については、図２中において、セン
スアンプ内のＰ型ＭＩＳＦＥＴに供給される電源の波形
をＳＰＬに、Ｎ型ＭＩＳＦＥＴに供給される電源の波形
をＳＮＬに示している。因みに、上記ロウデコーダはリ
フレッシュを行うメモリセルを選択するため該当するワ
ード線１８に信号を伝達するが、リフレッシュでは記憶
情報を外部へ出力する必要はないのでカラムデコーダＣ
−ＤＥＣはカラムスイッチ５を駆動するための信号を出
力しない。上記ロウデコーダによってワード線１８が選
択されデータ線１７とメモリセル内のキャパシタ８が電
気的に接続されることとなる。このことにより、キャパ
シタ内の電荷をデータ線に流出或いは流入させることが
可能となりメモリセルから１ビットの情報を読み出すこ
とができる。ワード線１８によってメモリセル６が選択
されたことで、既に情報を保持しているキャパシタ８内
の電荷がデータ線１７ａに流れデータ線の電位が１／２
Ｖｃｃから微少変動する。センスアンプ２は、その僅か
にに変動した電位を増幅する。

【００４０】ここまでの動作に対するデータ線１７の状
態は、図２中５８，５９に示す。５８ａはメモリセル領
域のデータ線１７ａ、５８ｂはセンスアンプに接続され
たデータ線１７ｂを示し、５９のａ，ｂは１７のａ，ｂ
に対応している。また、５８はメモリセルの記憶してい
る情報が“１”の場合、５９は記憶している情報が
“０”の場合を示している。上述した通り、時刻６２迄
は５８、５９に示すようデータ線１７は１／２Ｖｃｃに
プりチャージされているが、時刻６２を過ぎ時刻６３迄
はデータ線はメモリセル内のキャパシタにかかっている
電位差がセンスアンプによって増幅されるため記憶情報
に応じて、データ線の電位は５８はＶｃｃへ、５９はＶ
ｓｓへと変化している。

【００４１】特に制限されることはないが、センスアン
プ２の動作によってデータ線１７の電位がＶｓｓ又はＶ
ｃｃに到達した後或いはそれらに近い状態に増幅される
であろうと推定して設定された所定の時間が経過した後
の６３の時刻で、タイミングコントローラＴＣの動作に
より、情報反転部のＭＩＳＦＥＴ２６は非導通となりデ
ータ線１７ａとデータ線１７ｂを電気的に開放する。同
時に、タイミングコントローラによってＲＰＣ信号が信
号線３１に送られ、情報反転部のＭＩＳＦＥＴ３０が導
通状態とされる。時刻６３より前ではデータ線１７ａと
データ線１７ｂの電位が同じであったのが、これらの動
作のため、メモリセル領域のデータ線の電位は情報反転
部のＭＩＳＦＥＴ２８，２９で構成されたインバータに
よって、１／２Ｖｃｃを基準として、センスアンプ領域
のデータ線の電位に対して反転することになる。

【００４２】所定の時間が経過した後の時刻６４におい
て、ＲＰＣ信号を受ける情報反転部のＭＩＳＦＥＴ３０
はタイミングコントローラによって非導通とされる。更
に、センスアンプに供給されていたＶｃｃ、Ｖｓｓは１
／２Ｖｃｃへと変更され、タイミングコントローラによ
ってセンスアンプ領域のプリチャージ回路が動作するこ
とで同領域のデータ線１７ｂは１／２Ｖｃｃにプリチャ
ージされる。

【００４３】更に所定の時間が経過した後の時刻６５に
おいては、センスアンプに接続されたデータ線のプリチ
ャージを終了すると同時にセンスアンプには再びＶｃ
ｃ、Ｖｓｓの供給が開始される。それに併せて情報反転
部のＭＩＳＦＥＴ２６がタイミングコントローラによる
ＴＲ信号によって、メモリセル領域のデータ線とセンス
アンプに接続されたデータ線を電気的に接続するように
動作する。このことで、データ線１７ａやキャパシタ８
等に保持されていた電荷が１／２Ｖｃｃにプリチャージ
されたデータ線１７ｂに流れ込みデータ線１７ｂの電位
が微妙に変化しセンスアンプが動作する。

【００４４】このように、リフレッシュを開始する前
に、リフレッシュを行おうとしているメモリセルに記憶
されている情報に対して反転された情報がメモリセル領
域のデータ線とセンスアンプに接続されたデータ線に保
存されることとなる。このことは記憶している情報が
“１”の場合５８に示されるように、メモリセル領域の
データ線１７ａは時刻６３以降時刻６６の手前まで、１
／２Ｖｃｃを基準として、記憶されていた情報に対応す
る電位に代わり、反転された電位が印加されている。ま
た、センスアンプに接続されたデータ線１７ｂは時刻６
３以降がＶｃｃ、時刻６４以降が１／２Ｖｃｃ、時刻６
５以降がＶｓｓと変化している。同様に、記憶情報が
“０”の場合は５９に示すように、５８と全く反対の状
態となる。

【００４５】更に時刻６６において、ＴＲ信号の供給を
中止することで情報反転部のＭＩＳＦＥＴ２６によっ
て、メモリセル領域のデータ線とセンスアンプに接続さ
れたデータ線を電気的に開放する。それと同時にＲＰＣ
信号の供給を開始することでＭＩＳＦＥＴ３０のソー
ス、ドレイン間を電気的に接続させる。この一連の動作
によって、メモリセル領域のデータ線には、センスアン
プに接続されたデータ線に保持されている情報とは反対
の、つまりリフレッシュを行う前にメモリセルに記憶し
ていた情報と同一の情報がメモリセル領域のデータ線に
保持されていることとなる。

【００４６】その後時刻６７に、選択したメモリセル６
内のキャパシタ８とデータ線１７ａの電気的接続を解除
するためにワード線１８への信号ＷＬ０の供給を停止す
る。それによって、信号ＷＬ０供給停止直前にメモリセ
ル領域のデータ線に印加されている電位がメモリセル内
のキャパシタに保持され、リフレッシュ前記憶していた
情報と同じ情報が再び当該メモリセルに書き入れられた
こととなる。同時に情報反転部のＭＩＳＦＥＴ３０を動
作させるためのＲＰＣ信号の供給も停止する。これで選
択されたメモリセルの一連のリフレッシュ動作は終了す
る。以上は、図２中５８、５９に示す通りである。尚、
データ線対の一方である１７’に関しては、上記に示し
たことと反対の事が起きることとなる。但し、ワード線
によって選択されたメモリセルが１７’ａには存在しな
いために、記憶情報のリフレッシュは行われない。ま
た、１７’に接続されたメモリセルのリフレッシュに関
しては、ここで示した１７と１７’の立場を逆転させる
事で可能となる。

【００４７】このような動作をメモリセル毎に繰り返し
行うことで、ＤＲＡＭ０のキャパシタに捕獲された電荷
を従来に比べて増加させることなくリフレッシュ動作を
行うことが可能となる。

【００４８】次に読み出しを行う際の動作の説明を行
う。基本的にはリフレッシュの時と同様であるため、図
２を用いて説明する。

【００４９】記憶情報を読み出すためのアドレス信号が
入力端子２３に入力され記憶情報を読み出す１つのメモ
リセルが選択される。カラムスイッチ５は、情報反転部
内のＭＩＳＦＥＴ２６の制御を行うＴＲ信号が２度供給
される内の１度目の信号に同期して、つまり図２におけ
る時刻６２においてデータ線１７ｂとコモンデータ線２
２を接続するため、読み出し動作の初期に読み出した情
報を出力することが可能となる。。カラムスイッチ５の
ＭＩＳＦＥＴにカラムデコーダＣ−ＤＥＣによって供給
される信号のタイミングを参考のため図２中６０に示
す。特に制限されないが、上記信号は時刻６２から時刻
６４までの期間供給される。また、読み出しのために選
択されたメモリセルは通常のリフレッシュと同様に、キ
ャパシタに捕獲された電荷を増加させないよう記憶情報
の反転を行い、再び反転した情報を反転して記憶してい
た情報に戻し、書き入れた後に読み出しのためのメモリ
セルの選択が解除される。

【００５０】また、情報の書き込みについても図２を用
いて説明する。特に制限されないが、情報反転部内のＭ
ＩＳＦＥＴ２６の制御を行うＴＲ信号が供給される２度
のうちの１度目の信号に同期して、読み出しと同様に図
２における時刻６２に、カラムスイッチ５のＭＩＳＦＥ
Ｔを動作させる。特に制限されないが、その期間は図２
中６０の期間となる。コモンデータ線２２に伝達された
書き込み情報は上記ＭＩＳＦＥＴを通じてセンスアンプ
領域のデータ線とメモリセル領域のデータ線に伝達され
る。その後は上述したのリフレッシュと同様に、メモリ
セル領域のデータ線に保持されている情報を反転、更に
反転することで選択されたメモリセルにコモンデータ線
より送られた情報を書き込むことが出来る。

【００５１】以上示した本発明の代表的な実施形態によ
れば、リフレッシュ動作期間中に記憶情報とは反対情報
を所定時間書き込むとともに、データの外部からの読み
出しの際は外部に情報を出力した後に記憶情報を反転し
て所定時間書き込み、或は外部からのデータの入力の際
は入力された記憶すべき情報を所定時間反転してメモリ
セルに書き入れるという動作のタイミングで行う形態を
説明した。この一連の動作によってキャパシタ誘電体膜
に捕獲された電荷を引き抜き、かかる捕獲された電荷に
よる記憶情報の消失を防止または緩和することができ
る。

【００５２】５酸化タンタル（Ｔａ₂Ｏ₅）膜を誘電膜に
用いた場合のシミュレーション結果を以下に示す。従来
方式のＤＲＡＭで、“１”或は“０”の同一な情報をく
り返しメモリセルに再書き込み続けた後、更に同一の
“１”或は“０”の情報を書き込んだ場合、その情報は
３０〜８０秒近くはセンスアンプでの増幅が可能な電位
として保持され続ける。しかし、繰り返し書き込みされ
続けた情報とは異なる情報つまり反転された情報“０”
或は“１”を書き込んだ場合、その情報は０．３〜８秒
程度しか、センスアンプでの増幅が可能な電位として保
持されない。あくまでもメモリセルの構造、センスアン
プの感度等で若干の差が出るのは避けられないが、リフ
レッシュのような同じ情報の書き込みを続けた場合、そ
れまでの情報とは反対の情報を記憶したときその記憶情
報は短い時間しか保持されない。つまり上記に示すこと
が起こると、結局メモリの情報保持特性が悪いと判断さ
れる。これに対して、本発明の方式を行った場合、リフ
レッシュを続けた情報を再び書き込んだ場合でも、リフ
レッシュを続けた情報とは反対の情報を書き込んだ場合
でも記憶情報の保持時間はおおよそ１０〜２０秒とな
り、従来のＤＲＡＭの方式に比べて情報の保持時間が長
くなる。再書き込みを続けた情報と同じ情報を書き込ん
だ場合とそれとは反対の情報を書き込んだ場合とで情報
保持時間がほぼ同じである。つまり、情報の保持時間の
バラツキが小さくなっている。

【００５３】このように、本発明を用いることで、情報
保持特性を良好に維持でき、また、誘電膜中への電荷の
出し入れを防止できることにより、情報保持特性の劣化
を防止することにより誘電膜の信頼性を向上できること
が明らかである。

【００５４】なお、本発明の実施形態は上述したものに
限られない。例えば、図２に示す時刻６５から時刻６６
の期間にデータ線１７とコモンデータ線２２を電気的に
接続し、外部からの情報を選択したメモリセルに書き込
むことができる。そうすることで、時刻６６から時刻６
７の期間は不要となるので、その期間だけ書き込みの時
間を短縮することができる。以上示した実施形態は、ロ
ウデコーダＲ−ＤＥＣより出されるカラムスイッチを駆
動する信号を変化させることで可能となる。ただしこの
場合、書き込む情報は予め反転しておかなければ、書き
込み情報とは反対の情報が選択されたメモリセルに書き
込まれてしまう。それに関しては、時刻６６以降時刻６
７まで供給されているＲＰＣ信号の供給を中止し、その
期間供給が止められているＴＲ信号を供給してやること
でも解決することが出来る。

【００５５】また、本実施形態では、リフレッシュ時、
記憶情報の外部からの読み出し時及び外部からの情報の
書き込み時に、記憶情報、読み出し情報及び書き込み情
報を反転してメモリセル内のキャパシタに印加して誘電
膜に捕獲された電荷を減少させている。しかし、動作サ
イクルの高速化に対応するため、書き込み時にはキャパ
シタの誘電膜に捕獲された電荷を減少させるような動作
をおこなわず、リフレッシュ時と外部への情報の読み出
し時にのみ行うという実施形態も考えることができる。
同様に、読み出し時には捕獲電荷を減少させるような動
作を行わずリフレッシュ時と書き込み時のみ行う、或は
情報の書き込み時と読み出し時にのみ行う、或は書き込
み時のみ、読み出し時のみ、或はリフレッシュ時にのみ
行うという実施形態も可能である。この実施形態による
と、情報の読み出し或は書き込み或はその両者を本実施
形態に示したものよりも高速で行えるという効果があ
る。

【００５６】また、以上説明した実施形態によらず、リ
フレッシュの期間とは関係の無い一定期間ごとに、誘電
膜に捕獲された電荷を減少させるための、上述の反転し
た情報の書き入れを行う形態をとることも可能である。
この場合にはメモリの信頼性が許容できる範囲で反転し
た情報の書き込みの回数を削減することにより、高速化
することができる。一定期間ごとに誘電膜に捕獲された
電荷を減少させるための反転情報の書き込みは、メモリ
の信頼性を損なわない範囲内で、上述したタイミングコ
ントローラＴＣによって、情報反転部３動作を制御する
ＴＲ信号、ＲＰＣ信号を供給することにより実現するこ
とができる。この一定期間ごとの方法には、例えば、反
転情報の書き入れを、リフレッシュ動作が行われた回数
をカウンタ回路等によりカウントすることなどにより複
数回のリフレッシュ動作に対して一度の記憶情報の反転
を行い誘電膜に捕獲された電荷を減少させる方法も可能
である。また、チップ内部または外部に配置されたタイ
マー回路を応用して一定期間ごとに誘電膜に捕獲された
電荷を減少させるように記憶情報を反転してその情報を
書き込むという構成とすることもできる。このように一
定期間ごとの反転情報の書き込みを行う場合には、個々
のメモリの情報記憶時間の実力に応じて、反転書き込み
を行う間隔を決定することが有効である。

【００５７】また、本発明の代表的な実施形態で示して
いるように、記憶情報の反転は唯１度だけ行われること
に限定されるものではなく、更なる信頼性を確保するた
めに一度のリフレッシュ動作或は読み出し、書き込み動
作のときに複数回反転情報を書き入れてもよい。

【００５８】また、本発明は、本実施例に示すＤＲＡＭ
に限定されることなく、キャパシタを持つＳＲＡＭにお
いて誘電膜中に捕獲される電荷を減少される方法として
使用することもできる。また、フラッシュメモリの層間
絶縁膜例えばフローティングゲート・コントロールゲー
ト間に捕獲される電荷を減少させる方法として使用する
ことも可能であろう。さらに、ラッチ回路をはじめとす
る情報の記憶を行うためのＭＯＳにおける絶縁膜に捕獲
される電荷を減少させる方法にも適用することは可能で
ある。

【００５９】更に、本発明は、記憶装置において一度記
憶情報、読み出すための情報或は書き込むための情報を
反転させ、記憶素子に残留した信頼性を損なう恐れのあ
る情報を排除することが目的でもあるため、磁気を用い
た記憶装置、その他化学的、物理的原理を用いた記憶装
置において適用されることは当然であろう。

【００６０】

【発明の効果】本発明の記憶情報の保持および書換え方
法を実施することにより、情報記憶部の記憶能力劣化の
ない情報を記憶する装置を実現でき、その記憶能力の安
定性や信頼性も向上できる。ひいては誘電膜に捕獲され
た電荷を減少させることで、誘電膜の信頼性や安定性を
向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施形態であるＤＲＡＭの構成図。

【図２】本発明の実施形態であるＤＲＡＭの動作波形
図。

【図３】再書き込み数に応じて誘電膜に捕獲される電荷
の推移を示す図。

【図４】再書き込みを繰り返した後反対情報を書き込ん
だ直後の電荷の状態を示す図。

【図５】反対情報を書き込んだ後しばらく時間が経過し
た後の電荷の状態を示す図。

【符号の説明】

０…ＤＲＡＭ、１…メモリセル領域、２…センスアン
プ、３…情報反転部、４プリチャージ回路、５カラムス
イッチ、６メモリセル、７、１４、１５、２６、２９、
３０ＭＩＳＦＥＴ、８キャパシタ、１０センスアンプ用
電源回路、１１入出力バファ、１２、１３、２８Ｐ型Ｍ
ＩＳＦＥＴ、１６１／２Ｖｃｃ供給端子、１７データ
線、１８ワード線、２０ＰＣ信号線、２１ＲＳＬ信号
線、２２コモンデータ線対、２３アドレス信号入力端
子、２４／ＲＡＳ等入力端子、２５出力端子、２７ＴＲ
信号線、３１ＲＰＣ信号線、５８記憶情報が“１”のと
きのデータ線１７の波形、５９記憶情報が“０”のとき
のデータ線１７の波形、６０カラムスイッチ５に供給さ
れ信号の波形。

───────────────────────────────────────────────────── フロントページの続き (72)発明者中田昌之東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者平山美鈴東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者菅原安浩東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者田中利広東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内

Claims

【特許請求の範囲】

【請求項１】直列に接続されたＭＩＳＦＥＴとキャパシ
タとを有するメモリセルと、上記ＭＩＳＦＥＴに接続されたデータ線と、上記データ線に具備されたセンスアンプと、上記データ線に具備された情報反転部を有し、上記センスアンプは上記メモリセルに記憶された情報を
増幅し、上記情報反転部は上記センスアンプにより増幅された情
報と反対の情報を上記メモリセルに印加するように構成
されたことを特徴とする半導体記憶装置。
【請求項２】上記反対の情報とは、上記メモリセルに記
憶された情報が１の場合は０、０の場合は１であること
を特徴とする請求項１記載の半導体記憶装置。
【請求項３】上記反対の情報を印加する際に、上記メモ
リセルに記憶された情報が１の場合は０、０の場合は１
に対応する電位を印加することを特徴とする請求項１記
載の半導体記憶装置。
【請求項４】上記情報反転部は、リフレッシュ動作時に
動作することを特徴とする請求項１乃至請求項３記載の
半導体記憶装置。
【請求項５】上記情報反転部は、上記メモリセルの記憶
情報を上記半導体記憶装置外より読み出す際に動作する
ことを特徴とする請求項１乃至請求項４記載の半導体記
憶装置。
【請求項６】上記情報反転部は、上記メモリセルに上記
半導体記憶装置外よりの情報を書き込む際に動作するこ
とを特徴とする請求項１乃至請求項５記載の半導体記憶
装置。
【請求項７】直列に接続されたＭＩＳＦＥＴとキャパシ
タとを有するメモリセルと、上記ＭＩＳＦＥＴのゲートに接続されたワード線と、上記メモリセルに接続された第１のデータ線と、上記第１のデータ線に接続された情報反転部と、上記情報反転部に接続された第２のデータ線と、上記第２のデータ線に接続されたセンスアンプとを有す
ることを特徴とする半導体記憶装置。
【請求項８】上記情報反転部は、上記第１のデータ線と
上記第２のデータ線の間に接続された第１のスイッチン
グ手段を有することを特徴とする請求項７記載の半導体
記憶装置。
【請求項９】上記情報反転部は、上記第１のデータ線と
上記第２のデータ線とを接続する、直列に接続された第
１のインバータ手段と第２のスイッチング手段を有する
ことを特徴とする請求項７又は８記載の半導体記憶装
置。
【請求項１０】上記半導体記憶装置はさらに、上記第１
のスイッチング手段の、或は上記第１のスイッチング手
段と上記第２のスイッチング手段との接続状態を制御す
るタイミングコントローラを有することを特徴とする請
求項８又は９記載の半導体記憶装置。
【請求項１１】上記第２のスイッチング手段は、上記第
１のスイッチング手段の電気的接続が遮断された後、所
定期間経過後に導通状態となるよう制御されることを特
徴とする請求項１０記載の半導体記憶装置。
【請求項１２】上記第１のスイッチング手段は、上記セ
ンスアンプが増幅動作を開始した後所定時間経過後に非
導通状態となることを特徴とする請求項１０又は請求項
１１記載の半導体情記憶装置。
【請求項１３】上記第１のスイッチング手段は、上記ワ
ード線が選択される時導通状態となることを特徴とする
請求項１０乃至請求項１２記載の半導体記憶装置。
【請求項１４】上記情報反転部は上記センスアンプによ
り増幅された情報と反対の情報を上記メモリセルに印加
するように構成されたことを特徴とする請求項７乃至請
求項１３記載の半導体記憶装置。
【請求項１５】直列に接続された第１のＭＩＳＦＥＴと
キャパシタを有するメモリセルと、上記第１のＭＩＳＦＥＴに接続されたデータ線と、上記データ線に接続された情報反転部と、上記情報反転部に接続されたセンスアンプと、カラムスイッチを介して上記センスアンプと接続された
コモンデータ線と、上記カラムスイッチに接続されたカラムデコーダと、上記第１のＭＩＳＦＥＴのゲートに接続されたワード線
を有し、上記センスアンプは上記メモリセルに記憶された情報を
増幅し、上記情報反転部は上記センスアンプと上記データ線との
接続を制御し、上記センスアンプにより増幅された情報
と反対の情報を上記メモリセルに印加し、上記カラムデ
コーダは上記カラムスイッチの電気的接続を制御するよ
うに構成されたことを特徴とする半導体記憶装置。
【請求項１６】上記カラムスイッチは、上記メモリセル
からの情報を読み出すに際し、上記情報反転部が上記デ
ータ線と上記センスアンプとを電気的に開放した後に上
記センスアンプと上記コモンデータ線とを電気的に開放
するよう構成されたことを特徴とする請求項１５記載の
半導体記憶装置。
【請求項１７】上記カラムスイッチは、上記メモリセル
に外部からの情報を書き込むに際し、上記情報反転部が
上記データ線と上記センスアンプを接続状態とした後に
上記センスアンプと上記コモンデータ線とを接続するよ
う構成されたことを特徴とする請求項１５又は１６記載
の半導体記憶装置。
【請求項１８】ワード線と、第１のデータ線と、そのゲート電極が上記ワード線に接続されたＭＩＳＦＥ
Ｔと、上記ＭＩＳＦＥＴを介して上記データ線に接続されたキ
ャパシタと、上記第１のデータ線と第１のスイッチを介して接続され
た第２のデータ線と、上記第２のデータ線に接続されたセンスアンプと、上記第２のデータ線と上記第１のデータ線とを接続す
る、直列に接続された第２のスイッチとインバータ手段
と、上記第１のデータ線を所定電位にプリチャージする第１
のプリチャージ回路とを有することを特徴とする半導体
記憶装置。
【請求項１９】上記半導体記憶装置はさらに、上記第２
のデータ線を上記所定電位にプリチャージする第２のプ
リチャージ回路を有することを特徴とする請求項１８記
載の半導体記憶装置。
【請求項２０】上記半導体記憶装置はさらに、上記第１
のプリチャージ回路の、或は上記第１のプリチャージ回
路と上記第２のプリチャージ回路とのプリチャージ動作
を制御するタイミングコントローラを有することを特徴
とする請求項１８又は請求項１９記載の半導体記憶装
置。
【請求項２１】上記タイミングコントローラは、上記ワ
ード線が選択される前に、上記第１のデータ線を充電す
るように上記第１のプリチャージ回路を制御し、上記第
２のデータ線を充電するように上記第２のプリチャージ
回路を制御することを特徴とする請求項１８乃至２０記
載の半導体記憶装置。
【請求項２２】上記タイミングコントローラは、上記情
報反転部の動作中に、上記第２のデータ線を充電するよ
うな信号を上記第２のプリチャージ回路に送出すること
を特徴とする請求項１８乃至２１記載の半導体記憶装
置。
【請求項２３】誘電膜と該誘電膜を介して配置された導
電体によって構成されたキャパシタを有し、上記キャパシタに、上記キャパシタの一方端に印加され
ている基準電位に対する電位差を付加し、電荷を蓄積す
ることで情報を記憶する半導体記憶装置であって、上記キャパシタに、上記基準電位に対して上記電位差と
同じ方向の電位差を印加する場合には、該同じ方向の電
位差の印加に先立ち上記基準電位に対して上記電位差と
反対の方向の電位差を印加することを特徴とする半導体
記憶装置。
【請求項２４】上記基準電位は上記半導体記憶装置の電
源電位と接地電位との略中間の電位に設定されることを
特徴とする請求項２３記載の半導体記憶装置。
【請求項２５】上記半導体記憶装置は、上記キャパシタ
に上記電源電位が印加され情報が記憶された後に、再び
上記電源電位が印加される場合には、該電源電位の印加
に先立ち上記接地電位を印加するよう構成されたことを
特徴とする請求項２３又は請求項２４記載の半導体記憶
装置。