JP2002245775A

JP2002245775A - 半導体装置

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Publication number: JP2002245775A
Application number: JP2001038237A
Authority: JP
Inventors: Satoru Hanzawa; 悟半澤; Takeshi Sakata; 健阪田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-02-15
Filing date: 2001-02-15
Publication date: 2002-08-30
Anticipated expiration: 2021-02-15
Also published as: TW538414B; KR20020067406A; JP4164241B2; KR100823673B1; US6751142B2; US20040046213A1; US20020136074A1; US6512714B2; US20030123313A1; US6683813B2

Abstract

(57)【要約】【課題】増幅作用を有するメモリセルの読み出し動作に
用いる参照電圧発生方法、およびダミーセルを提供す
る。【解決手段】メモリセルMCn1は読み出しNMOSトランジス
タQR、書き込みトランジスタQW、結合容量Ccで構成さ
れ、ダミーセルDC1は、二つのメモリセルを直列接続し
た構成とする。このダミーセルは、センスアンプに対し
て各データ線の最遠端に配置される。メモリセルおよび
ダミーセルのそれぞれの読み出しNMOSトランジスタに流
れる電流量に差を持たせることにより、参照電圧を発生
する。【効果】従来と比べて高速、高集積、低電力のDRAMが実
現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に係り、
特に、増幅作用を有するメモリセルを用いた高信頼、高
速、高集積なメモリを含む半導体装置に関する。

【０００２】

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（以下、「DRAM」という）には、１個のトランジス
タと１個のキャパシタからなる１トランジスタセルをメ
モリセルとする構成が、広く用いられている。しかし、
近年の半導体装置では、MOSトランジスタが高集積化お
よび微細化されるにつれて、微細化に伴うMOSトランジ
スタの耐圧低下と、高集積化に伴う消費電力の増加が問
題となり、これらを解決するためと、更なる低消費電力
化の要求に答えるために、その動作電圧が低くなってい
る。このため、１トランジスタセルを用いたDRAMでは、
メモリセル自体に増幅作用がないので、メモリセルから
の読み出し信号量が小さく、動作が各種の雑音を受けて
不安定になり易い。

【０００３】そこで、増幅作用により大きな読み出し信
号量を得ることができるメモリセルとして、１トランジ
スタセルが実用化される以前に用いられていた３個のト
ランジスタで構成されるメモリセル（以下、「３トラン
ジスタセル」という）が、再び注目されている。

【０００４】３トランジスタセルは、例えば、アイ・イ
ー・イー・イー、インターナショナル・ソリッド−ステ
ート・サーキッツ・カンファレンス、ダイジェスト・オ
ブ・テクニカル・ペーパーズ、第42頁から第43頁（1970
年）（IEEE International Solid-State Circuits Conf
erence, DIGEST OF TECHNICAL PAPERS, pp.42-43, 197
0）で述べられている。このメモリセル（以下、「MCT」
という）は、図２に示すように、NMOSトランジスタR，
W，Sから構成される。メモリセルMCTへの書き込み動作
では、データバスDBUSからトランジスタWを介して記憶
ノードNSにデータを書き込む。記憶情報を読み出す際、
トランジスタRを活性化して、リードバスRBUSを記憶ノ
ードNSの電位に応じた電位に駆動する。

【０００５】さらに、増幅作用を持つ別のメモリセルと
して、２個のトランジスタと１個のキャパシタで構成さ
れる容量結合型２トランジスタセルが、アイ・イー・イ
ー・イー、インターナショナル・ソリッド−ステート・
サーキッツ・カンファレンス、ダイジェスト・オブ・テ
クニカル・ペーパーズ、第132頁から第133頁（2000年）
（IEEE International Solid-State Circuits Confere
nce, DIGEST OF TECHNICAL PAPERS, pp. 132-133, 200
0。以下では文献１とする。）で述べられている。図３
に示すように、このメモリセルMCは、読み出しNMOSトラ
ンジスタQR、書き込みトランジスタQW、結合容量Ccで構
成される。読み出しNMOSトランジスタQRは通常のMOSFET
である。なお、書き込みトランジスタQWと結合容量Cc
は、文献１において、それぞれスタックトトンネル
トランジスタ（stacked tunnel transistor）PLEDTR、
ビルトインキャパシタ（built-in capacitor）と呼ば
れている。

【０００６】このメモリセルMCの特徴は、第一に、読み
出しNMOSトランジスタQRと書き込みトランジスタQWが立
て積み構造になっているため、セル面積を小さくできる
ことである。すなわち、従来の１トランジスタを用いた
メモリセルの面積が約８F²（F: Feature size（最小加
工寸法））であるのに対して、２トランジスタを用いる
このメモリセルMCの面積は４〜６F²と小さい。

【０００７】第二に、トンネル現象を利用した書き込み
トランジスタを用いてリーク電流を小さくしていること
である。これにより、リフレッシュ動作は従来のDRAMと
同様に必要であるが、その頻度は従来のものに比べて少
なくてすむようになる。

【０００８】これらの素子の接続は、結合容量Ccの一端
と書き込みトランジスタQWのゲートをワード線WLに接続
し、書き込みトランジスタQWのソースを（文献１におい
て「データ線」と呼ばれている）書き込みデータ線DWに
接続する。結合容量Ccの他の一端と書き込みトランジス
タQWのドレインを読み出しNMOSトランジスタQRのゲート
に接続し、記憶ノードNを形成する。さらに、読み出しN
MOSトランジスタQRのソースを接地し、ドレインを読み
出しデータ線DR（文献１において「センス線」と呼ばれ
ている）に接続する。記憶情報を読み出す際、読み出し
NMOSトランジスタQRを活性化して、読み出しデータ線DR
を記憶ノードNの電位に応じた電位に駆動する。

【０００９】ところで、従来の１トランジスタセルを用
いたDRAMでは、一般に電源電圧VDDの半分の値VDD/2を参
照電圧として読み出し動作を行っている。すなわち、デ
ータ線対がVDD/2にプリチャージされた後に選択された
メモリセルの記憶情報に応じて、一方のデータ線がVDD/
2＋VSもしくはVDD/2−VSに駆動される。この電位に駆動
された一方のデータ線とプリチャージ電位に保持されて
いる他方のデータ線との微小電位差＋VSもしくは−VSを
センスアンプで増幅してデータを読み出す。すなわち、
メモリセルの記憶情報に応じてデータ線対に生じる正も
しくは負の信号から記憶情報の分別を行っている。

【００１０】しかし、前述したような増幅作用を有する
メモリセルを用いた場合、データ線対に生じる信号は、
何れか一方の極性の信号だけである。例えば、図２に示
したメモリセルMCTにおいてトランジスタSが導通するよ
うな高電位の記憶情報“１”が記憶ノードNSに保持され
ている場合、ワード線WLが読み出し電位に駆動されると
トランジスタRが導通して、例えばVDD/2にプリチャージ
された一方のデータ線を接地電位に向って放電する。こ
のとき、データ線対には負の信号が得られる。一方、ト
ランジスタSがオフするような低電位の記憶情報“０”
が記憶ノードNSに保持されている場合、ワード線WLが読
み出し電位に駆動されてトランジスタRが活性化されて
も、トランジスタSは導通しないため、データ線はプリ
チャージ電位VDD/2に保持されたままである。よって、
データ線対に電位差が生じないので記憶情報を分別する
ことができない。図３に示したメモリセルMCにおいて
も、同様な問題が起こる。

【００１１】そこで、増幅作用を有するメモリセルの、
このような問題を解決する読み出し方法として、例え
ば、特開平９−２１３８１２号公報で開示されている方
法がある。ここでは、絶縁膜で分離されたメモリMISト
ランジスタM1と書込みMISトランジスタQ1とで構成され
るメモリセルが適用されている。さらに、読み出しデー
タ線の各々にはダミーセルが接続されている。このダミ
ーセルは、上記メモリセルにおいて、メモリMISトラン
ジスタM1のゲート長を約２倍にし、記憶情報“１”を書
き込んだものが用いられている。このようなメモリセル
とダミーセルを用いてデータ線対を駆動して、記憶情報
を読み出している。

【００１２】また、従来の一般的なDRAMでは、ワード線
ごとに一つずつダミーセルを設けており、選択された一
つのメモリセルのデータを駆動して読み出していた。

【００１３】

【発明が解決しようとする課題】しかし、前述した特開
平９−２１３８１２号公報に開示された方法を、図３に
示したメモリセルMCから構成されるメモリセルアレイに
適用すると、ダミーセルの配置によってはダミーセルに
記憶情報“１”を書き込むためのデータ線配線が複雑に
なり、メモリセルアレイ面積が大きくなる。例えば、メ
モリセルのデータ線とダミーセルの電源供給線を同じ層
で形成する場合、メモリセルとダミーセルの配置関係に
よっては、データ線が電源供給線を避けるようにそれぞ
れの線を形成する必要があり、面積が大きくなってしま
う。本発明は、このような問題を解決するためになされ
た。

【００１４】したがって、本発明の目的の一つは、図３
に示したメモリセルMCで構成されるメモリセルアレイの
各メモリセルに保持された記憶情報を、読み出しデータ
線対に正負の微小信号差を発生させて読み出すことがで
きる半導体装置を提供することである。

【００１５】また、本発明の他の目的は、上記メモリセ
ルMCやダミーセルの配置、データ線配線の連続性をそれ
ぞれ保ちながら、小面積のメモリセルアレイを有する半
導体装置を提供することである。

【００１６】さらに、本発明のまた他の目的は、高信頼
性を確保しつつ高速・低電力・高集積なDRAMを実現する
ことにある。

【００１７】またさらに、本発明は、複数のデータ線を
同時に駆動して、一つのワード線に接続される全てのデ
ータを読出し可能な半導体装置を提供することである。

【００１８】

【課題を解決するための手段】本願によって開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。すなわち、本発明に係る半導体装置
は、複数のデータ線と、前記データ線と交差する複数の
ワード線と、前記データ線と交差するダミーワード線
と、前記複数のワード線とデータ線との交点に配置され
た複数のメモリセルからなるメモリセルアレイと、前記
ダミーワード線と前記データ線との交点に配置されたダ
ミーセルと、前記データ線に接続されるセンスアンプと
を有し、前記メモリセルはリフレッシュ動作が必要であ
り、前記メモリセルアレイが、前記ダミーセルと前記セ
ンスアンプとの間に配置されることを特徴とするもので
ある。

【００１９】また、本発明に係る半導体装置は、参照電
圧VREF(t)を発生するダミーセルを設け、この参照電圧V
REF(t)は、図４に示すように、記憶情報“１”もしくは
“０”を保持するメモリセルMCで駆動されるデータ線の
電位V1(t)もしくはV0(t)のほぼ中間値となるように電圧
を発生する。これにより、読み出しデータ線対に正負の
微小信号を発生させてメモリセルの記憶情報を読み出す
ことができる。この場合、ダミーセルをデータ線ごとに
一つずつ設けた構成とすることにより、複数のデータ線
を同時に駆動することができる。

【００２０】

【発明の実施の形態】以下、本発明に係る半導体装置の
実施の形態について、具体的な実施例を用いて添付図面
を参照しながら詳細に説明する。

【００２１】なお、本明細書では、「MOSトランジスタ」
が絶縁ゲート型電界効果型トランジスタを意味する略式
表現として用いている。

【００２２】＜実施例１＞前述した文献１に示された容
量結合型２トランジスタセル（以下、単に「メモリセル
MC」という）をDRAMに適用する場合を一例として、本発
明を説明する。

【００２３】図１は、本発明に係る半導体装置の一実施
例を示すメモリ回路の要部回路図である。図１におい
て、参照符号RWCAは読み書き制御回路アレイを示し、本
実施例は、この読み書き制御回路アレイRWCAの両側に、
ｎ×ｍビットのメモリセルアレイを有するブロックBLK
1，BLK2がそれぞれ配置された開放型データ線構成の例
である。

【００２４】読み書き制御回路アレイRWCAは、ｍ個の読
み書き制御回路RWC1,RWC2， …，RWCmで構成される。ブ
ロックBLK1，BLK2は、ｎ個のメモリセルアレイMCA1，MC
A2，…，MCAnおよびダミーセルアレイDCAでそれぞれ構
成される。

【００２５】ここで、読み出しデータ線DRと書き込みデ
ータ線DWを一対として、データ線対(DR,DW)と表記する
と、同図のブロックBLK1においてｍ組のデータ線対(DR1
1,DW11)，(DR12,DW12)，…，(DR1m,DW1m)が縦方向に延
長され、同様にブロックBLK2においてｍ組のデータ線対
(DR21,DW21)，(DR22,DW22)，…，(DR2m,DW2m)が縦方向
に延長されている。図１では、このうち６組のデータ線
対が例示されている。

【００２６】上記ｍ組のデータ線対は、例えばデータ線
対(DR11,DW11)と(DR21,DW21)が読み書き制御回路RWC1に
接続されるように、読み書き制御回路RWCk（k＝1,2,…,
m）にそれぞれ接続される。また、上記ｍ組のデータ線
対(DR1k,DW1k)および(DR2k,DW2k)と直交するように、同
図では横方向にｎ本のワード線WL11，WL12，…，WL1nお
よびｎ本のWL21，WL22，…，WL2nがそれぞれ延長され、
このうち４本が例示されている。さらに、上記ｍ本の読
み出しデータ線DR1k、DR2kと直交するように、同図では
横方向にダミーワード線DWL1とDWL2がそれぞれ延長され
る。メモリセルアレイMCA1，MCA2，…，MCAmの各々で
は、例えばメモリセルアレイMCA1に示すように、ワード
線WL11とｍ組のデータ線対(DR11,DW11)，(DR12,DW12)，
…，(DR1m,DW1m)との各交点に四角印で示すｍ個のメモ
リセルMC11，MC12，…，MC1mがそれぞれ配置されてお
り、一交点メモリセルアレイを形成している。

【００２７】また、ダミーセルアレイDCAでは、例えば
ブロックBLK1におけるように、ダミーワード線DWL1と読
み出しデータ線DR11，DR12，…，DR1mとの各交点に丸印
で示すｍ個のダミーセルDC1，DC2，…，DCmがそれぞれ
配置されている。なお、同図の各素子および回路ブロッ
クは公知の半導体集積回路の製造技術によって、単結晶
シリコン等の半導体基板上においてＬＳＩ（大規模半導
体集積回路）チップとして形成される。

【００２８】本実施例のメモリセルアレイの特徴は、基
本構成であるブロックBLK2に注目すると次の二点であ
る。

【００２９】第一に、メモリセルアレイMCA1，MCA2，
…、MCAnが、読み書き制御回路アレイRWCA1とダミーセ
ルアレイDCAとの間に配置されることである。この配置
により、メモリセルMCとダミーセルDCの配置の連続性を
保ちながらダミーセルアレイDCAおよびブロックBLKを形
成することができるので、単に前述した従来の読み出し
方法を適用する場合に比べてメモリセルアレイ面積の増
加を抑制できる。

【００３０】第二に、ダミーセルDCがメモリセルを二つ
直列接続することにより構成されることである。この構
成により、ダミーセルDCにおける読み出しNMOSトランジ
スタのチャネル長の合計がメモリセルMCの約２倍とな
り、ダミーセルDCは図４に示したような特性の参照電圧
VREF(t)を発生することができる。ここで、参照電圧VRE
F(t)は、記憶情報“１”もしくは“０”を保持するメモ
リセルMCで駆動されるデータ線の電位V1(t)もしくはV0
(t)のほぼ中間値となるような電圧である。なお、図４
において、縦軸は電圧を、横軸は時間ｔをそれぞれ示し
ている。上記メモリセルアレイの特徴について、以下に
詳しく説明する。

【００３１】図５は、図１に示したブロックBLK2におけ
る回路を具体的に示している。ここでは、データ線対(D
R21，DW21)とワード線WL2(n-2)，WL2(n-1)，WL2nとの各
交点にそれぞれ配置されるメモリセルMC(n-2)1，MC(n-
1)1，MCn1と読み出しデータ線DR21とダミーワード線DWL
2との交点に配置されるダミーセルDC1とが例示されてい
る。メモリセルMCは、図３に示した構成と同じものであ
る。図５において、例えばメモリセルの記憶ノードN2n1
とは、ブロックBLK2のｎ行１列における記憶ノードであ
ることを意味する。

【００３２】一方、ダミーセルDC1は、読み出しNMOSト
ランジスタDQR1，DQR2と、書き込みトランジスタDQW1，
DQW2と、ダミーセルの記憶ノードDN211，DN212の電圧を
制御する結合容量DCc1，DCc2とから構成される。これら
の素子はメモリセルMCを構成する読み出しNMOSトランジ
スタQR、書き込みトランジスタQW、および記憶ノードN
の電圧を制御する結合容量Ccとそれぞれ同じものであ
る。

【００３３】ダミーセル内の素子は、次のように接続す
る。すなわち、結合容量DCc1の一端とトランジスタDQW1
のゲートをダミーワード線DWL2に接続し、トランジスタ
DQW1のソースを電源電圧VDDに接続する。結合容量DCc1
の他の一端とトランジスタDQW1のドレインとを、読み出
しNMOSトランジスタDQR1のゲートに接続して記憶ノード
DN211を形成する。同様に、結合容量DCc2の一端とトラ
ンジスタDQW2のゲートをダミーワード線DWL2に接続し、
トランジスタDQW2のソースを電源電圧VDDに接続する。
結合容量DCc2の他の一端とトランジスタDQW2のドレイン
を、読み出しNMOSトランジスタDQR2のゲートに接続して
記憶ノードDN212を形成する。さらに、読み出しNMOSト
ランジスタDQR1のソースと読み出しNMOSトランジスタDQ
R2のドレイン、読み出しNMOSトランジスタDQR1のドレイ
ンと読み出しデータ線DR21をそれぞれ接続し、読み出し
NMOSトランジスタDQR2のソースを接地する。ここで図５
において、例えば記憶ノードDN211とは、ブロックBLK2
のダミーセルDC1における読み出しNMOSトランジスタDQR
1のゲート電極に形成された記憶ノードであることを意
味する。

【００３４】次に、本実施例におけるメモリセルアレイ
の読み書き動作を制御する読み書き制御回路RWCについ
て説明する。図６は読み書き制御回路RWC1，RWC2を例示
しており、読み書き制御回路RWC1，RWC2はそれぞれ、デ
ータ線制御回路DSW1，DSW2と、センスアンプSAと、プリ
チャージ回路PCEQと、データ線選択回路YSWとで構成さ
れる。データ線制御回路DSW1，DSW2はそれぞれ、NMOSト
ランジスタMNR，MNWで構成される。

【００３５】同図に示すように、例えば読み書き制御回
路RWC1におけるデータ線制御回路DSW1では、トランジス
タMNRのソースがブロックBLK1の読み出しデータ線DR11
に、ドレインがデータ線DLT1にそれぞれ接続され、トラ
ンジスタMNWのソースがブロックBLK1の書き込みデータ
線DW11に、ドレインがデータ線DLB1にそれぞれ接続され
る。同様に、データ線制御回路DSW2では、トランジスタ
MNRのソースがブロックBLK2の読み出しデータ線DR21
に、ドレインがデータ線DLB1にそれぞれ接続され、トラ
ンジスタMNWのソースがブロックBLK2の書き込みデータ
線DW21に、ドレインがデータ線DLT1にそれぞれ接続され
る。

【００３６】以下では、データ線DLTkとDLBkを一組とし
てデータ線対(DLTk,DLBk)と表記する（なおここで、k＝
1,2,…,mであり、以下の説明においても、kは同様の意
味で用いている）。同様に、読み出しデータ線DR1kとDR
2kを一組として読み出しデータ線対(DR1k,DR2k)、書き
込みデータ線DW1kとDW2kを一組として書き込みデータ線
対(DW1k,DW2k)とそれぞれ表記する。

【００３７】トランジスタMNRのゲートに接続された読
み出し制御信号φRが昇圧電位VDHに駆動されると、対応
する読み出しデータ線対(DR1k,DR2k)がデータ線対(DLT,
DLB)にそれぞれ接続される。ここで、昇圧電位VDHは、V
DDを電源電圧、VTHをNMOSトランジスタのしきい電圧と
すると、例えば、VDH＝VDD＋VTHである。また、トラン
ジスタMNWのゲートに接続された書き込み制御信号φWが
昇圧電位VDHに駆動されると、対応する書き込みデータ
線対(DW1k,DW2k)がデータ線対(DLBk,DLTk)にそれぞれ接
続される。

【００３８】センスアンプSAは、PMOSトランジスタMP6
1，MP62およびNMOSトランジスタMN61，MN62からなるフ
リップフロップ回路である。センスアンプ起動信号SDP
が接地電位VSSに、センスアンプ起動信号SDNが昇圧電位
VDHにそれぞれ駆動されると、PMOSトランジスタMP63お
よびNMOSトランジスタMN63を介して電源電圧VDDおよび
接地電位VSSがそれぞれ対応するMOSトランジスタのソー
スに供給される。こうして活性化されたセンスアンプSA
は、データ線対(DLTk,DLBk)に発生された微小電位差を
増幅するので、メモリセルの記憶情報を高速に分別する
ことができる。

【００３９】プリチャージ回路PCEQは、NMOSトランジス
タMN71，MN72，MN73で構成される回路である。プリチャ
ージイネーブル信号EQが電源電圧VDDに駆動されると、
トランジスタMN71，MN72を介してプリチャージ電圧VDD/
2がデータ線対(DLTk,DLBk)に供給される。また、トラン
ジスタMN73によって、データ線対(DLT,DLB)を同じ電位
になるように制御することができる。

【００４０】データ線選択回路YSWは、NMOSトランジス
タQY1，QY2でそれぞれ構成される。読み書き制御回路RW
C1内のデータ線選択回路YSWを一例として、その動作を
説明する。NMOSトランジスタQY1，QY2のゲートに接続さ
れたデータ線選択信号YS1が昇圧電位VDHに駆動される
と、データ線対(DLT1,DLB1)はデータ線選択回路YSWにお
けるトランジスタQY1，QY2のドレインとソースを介して
共通データ線対IOT1，IOB1にそれぞれ接続される。

【００４１】図１および図６に示していないが、センス
アンプ起動信号SDP，SDN、プリチャージイネーブル信号
EQ、読み出し制御信号φR、書き込み制御信号φWは、ア
レイ制御回路により制御される。アレイ制御回路は読み
書き制御回路列RWCAを選択制御するためのアドレス入力
信号端子およびアドレスデコーダを備え、入力されたア
ドレス信号がアドレスデコーダでデコードされてデコー
ド信号を発生する。このデコード信号により、選択する
メモリセルが含まれるデータ線対(DR,DW)を指定するよ
うに、センスアンプ起動信号SDP，SDN、プリチャージイ
ネーブル信号EQ、読み出し制御信号φR、書き込み制御
信号φWがそれぞれ活性化される。

【００４２】また、ワード線WLおよびダミーワード線DW
Lは、ロウデコーダにより制御されるドライバ回路に接
続されている。ロウデコーダは読み書き動作を行うメモ
リセルを選択制御するためのアドレス入力信号端子およ
びアドレスデコーダを備え、入力されたアドレス信号が
アドレスデコーダでデコードされてデコード信号を発生
する。このデコード信号により、選択するメモリセルが
含まれるメモリセルおよびダミーセルを指定するよう
に、ドライバ回路を介してワード線WLおよびダミーワー
ド線DWLが活性化される。

【００４３】さらに、データ線選択信号YSkはカラムデ
コーダにより制御されるドライバ回路に接続されてい
る。カラムデコーダは読み書き動作を行うメモリセルを
選択制御するためのアドレス入力信号端子およびアドレ
スデコーダを備え、入力されたアドレス信号がアドレス
デコーダでデコードされてデコード信号を発生する。こ
のデコード信号により、選択するメモリセルが含まれる
メモリセルを指定するように、ドライバ回路を介してデ
ータ線選択信号YSkが活性化される。

【００４４】図７は、図１および図６に示したメモリセ
ルアレイ構成におけるブロックBLK2のレイアウトの一部
を示す。同図では、縦方向に２組のデータ線対(DR21,DW
21)，(DR22,DW22)が、横方向にワード線WL2(n-3)〜WL2n
およびダミーワード線DWL2がそれぞれ示されている。ま
た、データ線対(DR,DW)とワード線WLの交点には記憶ノ
ードNが形成されており、同図では記憶ノードN2(n-3)
1，N2(n-2)1，N2(n-1)1，N2n1が代表して指し示されて
いる。さらに、読み出しデータ線DR21とダミーワード線
DWL2との交点にはダミーセルにおける二つの記憶ノード
が形成されており、同図では記憶ノードDN211，DN212が
代表して示されている。

【００４５】ワード線直下の基板層には通常のMOSトラ
ンジスタ（ここでは、読み出しNMOSトランジスタQR）の
チャネル領域と、隣り合うメモリセルMCの読み出しNMOS
トランジスタQRを分離するためのシリコン酸化膜SGIが
それぞれ交互に形成されている。それ以外の基板層に
は、読み出しNMOSトランジスタQRのドレインおよびソー
スとなるようにドナーを十分な濃度にドープしたシリコ
ン（以下では「ｎ⁺Si」と表記する）による通常の拡散
層が形成され、接地電位VSSが給電された拡散層と読み
出しデータ線コンタクトDRCNTが形成される拡散層と
が、ワード線WLと平行に交互に形成されている。同図で
は、一点鎖線で囲まれたメモリセルMCn1とダミーセルDC
1が示されている。

【００４６】ここで、ワード線ピッチまたはデータ線ピ
ッチのうち、小さい方の配線ピッチの１／２の値を最小
加工寸法Ｆと表すものとする。ワード線ピッチとデータ
線ピッチの双方が等しい場合、一交点メモリセルは正方
形をなし、その一辺を最小加工寸法の２倍である２Ｆと
表すことができる。したがって、面積は最小値４Ｆ
²（２Ｆ×２Ｆ）となる。これに対して図７では、デー
タ線が２本のデータ線DR，DWを対にして配置されている
ので、ワード線ピッチの方が小さく、メモリセルMCn1の
短辺の長さを最小加工寸法の２倍である２Ｆ、長辺の長
さを最小加工寸法の２．５倍である２．５Ｆと表すこと
ができる。したがって、メモリセルMCn1の面積は５Ｆ²
（２Ｆ×２．５Ｆ）となる。ただし、この値は一例であ
り、各々のメモリセルを構成する素子や配線を電気的に
分離させる領域が必要な場合や、マスク合わせ等のプロ
セス技術上の限界から生じる誤差を考慮すると、メモリ
セルMCn1の面積はさらに大きな値となることもある。具
体的には、メモリセルMCn1の面積は、加工条件によって
その上限は異なるが、１つのトランジスタと１つのキャ
パシタで構成される従来のDRAMが、一般に８Ｆ²で構成
されている点を考慮すると、４〜８Ｆ²程度の間の大き
さであることが望ましく、４〜６Ｆ²の間の大きさであ
れば、さらに高集積なDRAMを実現することができる。

【００４７】図８は、図７に示したA−A'線に沿った断
面の概略を示す図である。以下、この図に従ってメモリ
セルMCの構造について説明する。ここでは、一例として
ｐ型シリコン基板PSUBを用いている。書き込みトランジ
スタQWは、積層した４層のポリシリコンPS1，PS2，PS
3，PS4の側壁にゲート酸化膜INS1を介してゲート電極と
なるワード線WL2(n-1)が配置された縦型トランジスタで
形成している点が特徴である。このゲート電極（ワード
線WL2(n-1)）は、ボロンがドープされたｐ型ポリシリコ
ン膜で形成される。

【００４８】ポリシリコンPS1，PS2は、ポリシリコンに
１０²⁰ｃｍ^-3程度のリンがドープされており、トランジ
スタのドレインとソースをそれぞれ形成する。同図で
は、ポリシリコンPS1が書き込みデータ線DW21であり、
ポリシリコンPS2が記憶ノードN2(n-1)1である。ポリシ
リコンPS3，PS4は、極めて低濃度のリンがドープされた
イントリンジック（intrinsic）ポリシリコンで書き込
みトランジスタQWの基板を形成する。ポリシリコンPS1
とPS3、ポリシリコンPS3とPS4、ポリシリコンPS4とPS2
との間には、２〜３ｎｍの薄い絶縁膜(例えばシリコン
窒化膜)SN1，SN2，SN3がそれぞれ形成される。絶縁膜SN
1とSN3は、トランジスタ形成時にドレインあるいはソー
ス領域の高濃度のリンが内部(ポリシリコンPS3，PS4)の
低濃度層に拡散しないようなストッパーの役割を果す。

【００４９】書き込みトランジスタQWのドレインからソ
ース間に電流を流すために、これらの絶縁膜の厚さは正
孔あるいは電子がトンネルできる程度の厚さにする。中
央に位置する絶縁膜SN2は、トランジスタのオフ電流を
小さく抑えるためのものである。すなわち、オフ状態に
あるトランジスタ内のポリシリコンPS3，PS4で発生した
正孔あるいは電子が、電流となってドレイン・ソース間
を流れないようにするストッパーである。なお、ゲート
に十分高い電圧を印加すると、この絶縁膜SN2のポテン
シャル障壁は下がるのでドレイン・ソース間に十分大き
なオン電流が流れる。もちろん、オフ電流の目標値によ
っては、この中央の絶縁膜膜SN2を削除することもでき
る。また、図８では中央のトンネル膜を１層と仮定した
が、必要に応じて多層からなる絶縁膜としてもよい。

【００５０】以上のような構造を有する書き込みトラン
ジスタQWのポリシリコンPS1で形成されたドレイン電
極、すなわち書き込みデータ線DW21上に、厚い絶縁膜IN
S2を介して、ボロンがドープされたｐ型シリコン膜で形
成されたワード線WL2(n-1)が直交するように配置され
る。また、ポリシリコンPS2で形成された記憶ノードN2
(n-1)1は、素子分離用シリコン酸化膜SGIの一部と読み
出しNMOSトランジスタQRを覆うように、通常のMOSトラ
ンジスタのゲート酸化膜（同図では絶縁膜INS3）上に形
成される。読み出しNMOSトランジスタQRのドレインある
いはソースを構成するｎ⁺Si拡散層のうち、一方のｎ⁺Si
拡散層DS1上には読み出しデータ線コンタクトDRCNTが形
成され、十分に厚い絶縁膜（同図では絶縁膜INS2，INS
4，INS5）上の金属配線層MTL1（同図では読み出しデー
タ線DR21）と接続される。図５に示した結合容量Ccは、
図８に示すように、ワード線WL2(n-1)とポリシリコンPS
2の間の薄い熱酸化膜（ゲート酸化膜INS1）で形成され
る。

【００５１】図９は、図７に示したB−B'線に沿った断
面の概略を示す図である。図８と同様に、書き込みトラ
ンジスタQWは、積層した４層のポリシリコンPS1，PS2，
PS3，PS4と薄い絶縁膜SN1，SN2，SN3で構成されてい
る。ｎ⁺Si拡散層DS2,DS5には、接地電位VSSが給電され
ている。図９では示していないが、ｎ⁺Si拡散層DS3には
図７に示した位置に読み出しデータ線コンタクトDRCNT
が形成されている。したがって、メモリセルアレイMCAn
におけるメモリセルMC1とダミーセルDC1は、ｎ⁺Si拡散
層DS3を介して読み出しデータ線DR21に接続されてい
る。

【００５２】さらに、図９は、本実施例によるダミーセ
ルDCの二つの特徴を示している。第一に、ダミーセルDC
における読み出しNMOSトランジスタは、例えばダミーセ
ルDC1におけるDQR1とDQR2のようにｎ⁺Si拡散層DS4を介
して直列接続される。第二に、書き込みデータ線を形成
するポリシリコンPS1は、ワード線WL2nとダミーワード
線DWL2との間で分断されている。同図のように、例えば
記憶ノードN2(n-1)1とN2n1上のポリシリコンPS1によ
り、書き込みデータ線DW21が形成される。また、記憶ノ
ードDN211とDN212上のポリシリコンPS1によって、電源
給電線DWVが形成される。さらに、この電源給電線DWV上
にコンタクトDWCNTが形成され、電源電圧VDDが供給され
た金属配線層MTL2に接続される。

【００５３】以上のようなダミーセルDCの構成と配置に
より、次の二つの効果が得られる。

【００５４】第一に、メモリセルアレイMCA1，MCA2，
…，MCAnが読み書き制御回路アレイRWCAとダミーセルア
レイDCAとの間にそれぞれ配置されることにより、メモ
リセルMCとダミーセルDCの配置の連続性を保ちながらダ
ミーセルアレイDCA並びにブロックBLKを容易に形成する
ことができて、メモリセルアレイ面積を抑制できる。す
なわち、縦型の書き込みトランジスタQWを有する３次元
構造メモリセルMCの隣に同様の構造のダミーセルDCが配
置されるので、加工が容易である。また、メモリセルア
レイMCAにおけるデータ線対(DR,DW)と同じピッチで、ダ
ミーセルアレイDCAに読み出しデータ線DRおよび電源給
電線DWVを形成できて、ダミーセルアレイDCAおよびブロ
ックBLKの面積を抑制できる。書き込みデータ線DWと電
源給電線DWVとを同じ層で形成する場合、それぞれの配
線を迂回させる必要がないため、面積増加の抑制には特
に効果的である。さらに、ダミーセルDCは電源電圧VDD
が給電される電源給電線DWVに接続されているので記憶
情報“１”を保持できて、読み出しNMOSトランジスタDQ
R1,DQR2がそれぞれ導通することにより、VDD/2にプリチ
ャージされた読み出しデータ線DRを接地電位VSSに向か
って放電することができる。

【００５５】第二に、メモリセルMCを二つ直列接続して
ダミーセルDCが構成されることにより、ダミーセルDCに
おける読み出しNMOSトランジスタのチャネル長の合計
は、メモリセルMCの約２倍となる。このため、ダミーセ
ルDCは図４に示したような参照電圧VREF(t)を発生する
ことができる。すなわち、読み出しNMOSトランジスタDR
Q1とDRQ2とが直列接続されるダミーセルのドレイン・ソ
ース間の抵抗値は、同じサイズのNMOSトランジスタが一
つだけ接続されるメモリセルMCの約２倍となるため、ゲ
ートとソースとの間の電位差が一定の場合、トランジス
タのオン電流はゲート長に反比例するから、ダミーセル
DCの読み出しNMOSトランジスタDQR1とDQR2に流れる電流
は、メモリセルMCの約半分になる。したがって、ダミー
セルDCの放電スピードはメモリセルMCより遅くなり、参
照電圧VREF(t)が発生される。また、メモリセルMCに加
工ばらつきが生じた場合でも、メモリセルを二つ直列接
続したダミーセルDCに加工ばらつきが同じ割合で再現さ
れるため、精度良く参照電圧VREF(t)を発生できる。

【００５６】図１０に、本実施例における読み出し動作
および再書き込み動作を示す。以下では、図１のメモリ
セルアレイ構成に従い、一例として読み出しデータ線対
(DR11,DR21)，(DR12,DR22)と、書き込みデータ線対(DW1
1,DW21)，(DW12,DW22)に注目して順を追って説明する。
ここで、ブロックBLK1におけるダミーセルアレイDCAを
用いてデータ線DR11，DR12，…，DR1mに参照電圧VREF
(t)を発生させ、ブロックBLK2におけるメモリセルMCの
記憶情報を読み出すものとする。また、ブロックBLK2に
おけるメモリセルMCn1は記憶情報“１”を保持してい
て、このメモリセルMCn1の記憶ノードN2n1は待機状態に
おいて高電位VNB(H)であり、メモリセルMCn2は記憶情報
“０”を保持していて、このメモリセルMCn2の記憶ノー
ドN2n2は待機状態において低電位VNB(L)であるものと仮
定する。

【００５７】始めに、読み出し動作について説明する。
図１０では、読み書き制御回路RWC1,RWC2におけるデー
タ線対(DLT1,DLB1)と(DLT2,DLB2)を省略したが、読み出
しデータ線対（DR11,DR21）と（DR12,DR22）の動作波形
にそれぞれ等しい。図１０に示す待機状態では、プリチ
ャージイネーブル信号EQが電源電圧VDDに、読み出し制
御信号φRと書き込み制御信号φWが昇圧電位VDHにそれ
ぞれ駆動されている。また、読み出しデータ線対(DR11,
DR21)，(DR12,DR22)と、書き込みデータ線(DW11,DW2
1)，(DW12,DW22)とは、それぞれVDD/2にプリチャージさ
れている。

【００５８】まず、書き込み制御信号φWが接地電位VSS
に駆動されて、書き込みデータ線(DW11,DW21)，(DW12,D
W22)とデータ線対(DLB1,DLT1)，(DLB2,DLT2)が遮断さ
れ、プリチャージイネーブル信号EQが接地電位VSSに駆
動されてプリチャージが終了する。

【００５９】次に、待機電位-VBとなっているワード線W
L2nおよびダミーワード線DWL1が読み出し電位VRに駆動
されると、記憶ノードN2n1の電位は容量Ccと結合してVN
R(H)に、記憶ノードN2n2の電位はVNR(L)にそれぞれ上昇
する。同様に、ブロックBLK1におけるダミーセルDC1の
記憶ノードDN111，DN112とダミーセルDC2の記憶ノードD
N121，DN122の電位も、容量DCc11，DCc12とそれぞれ結
合して待機時の高レベルVNB(H)からVNR(H)にそれぞれ上
昇する。VNR(H)は読み出しNMOSトランジスタQR，DR1，D
R2のしきい電圧VTRよりも高い電位であるので、ブロッ
クBLK2のメモリセルMCn1における読み出しNMOSトランジ
スタQRとブロックBLK1におけるダミーセルDC1，DC2の読
み出しNMOSトランジスタDQR1，DQR2がそれぞれ導通し
て、読み出しデータ線DR11，DR12，DR21をそれぞれ放電
する。

【００６０】前述したように、ダミーセルDCの駆動能力
はメモリセルMCよりも低いので、読み出しデータ線対(D
R11,DR21)においては、常に読み出しデータ線DR21が読
み出しデータ線DR11よりも早く放電することにより微小
電位差が生じ、負の読み出し信号が得られる。一方、読
み出しデータ線対（DR12,DR22）においては、ブロックB
LK2におけるメモリセルMCn2の読み出しNMOSトランジス
タQRがオフ状態にあるので、読み出しデータ線DR22はプ
リチャージ電位VDD/2に保持され、読み出しデータ線DR1
2が放電されることにより微小電位差が生じ、正の読み
出し信号が得られる。

【００６１】これらの読み出し信号が十分大きな値（例
えば従来DRAMでは約0.1V）となるタイミングで、VDD/2
となっているセンスアンプ起動信号SDPを接地電位VSS
に、センスアンプ起動信号SDNを昇圧電位VDHに駆動し、
読み書き制御回路RWC1，RWC2におけるセンスアンプSAを
活性化する。上記読み出し信号はセンスアンプSAにより
それぞれ増幅され、読み出しデータ線DR21，DR12は接地
電位VSSに、読み出しデータ線DR11，DR22は電源電圧VDD
に駆動される。同図では省略したが、読み書き制御回路
RWC1において、データ線DLT1が電源電圧VDDに、データ
線DLB1が接地電位VSSにそれぞれ駆動されている。同様
に、読み書き制御回路RWC2において、データ線DLTが接
地電位VSSに、データ線DLBが電源電圧VDDにそれぞれ駆
動されている。

【００６２】次いで、接地電位VSSとなっているデータ
線選択信号YS1を昇圧電位VDHに駆動して、読み書き制御
回路RWC1におけるデータ線選択回路YSWを活性化させ、
ブロックBLK2のメモリセルアレイMCAnにおけるメモリセ
ルMCn1の記憶情報を共通データ線IO1T，IO1Bに読み出
す。同様にして、ブロックBLK2のメモリセルアレイMCAn
におけるメモリセルMCn2のデータを共通データ線IO2T，
IO2Bに読み出すこともできる。

【００６３】次に、再書き込み動作について説明する。
データ線選択信号YS1が再び接地電位VSSに駆動された後
に、接地電位VSSとなっている書き込み制御信号φWが昇
圧電位VDHに駆動されて、書き込みデータ線対(DW11,DW2
1)と読み書き制御回路RWC1におけるデータ線対(DLB1,DL
T1)、書き込みデータ線対(DW12,DW22)と読み書き制御回
路RWC2におけるデータ線対(DLB2,DLT2)とがそれぞれ接
続される。この時、読み書き制御回路RWC1，RWC2におけ
るセンスアンプSAは活性状態にあるので、プリチャージ
電位VDD/2となっている書き込みデータ線対(DW11,DW21)
と(DW12,DW22)は、読み出された記憶情報に応じた電位
にそれぞれ駆動される。同図では、ブロックBLK2のメモ
リセルMCn1の記憶情報“１”およびメモリセルMCn2の記
憶情報“０”に応じて、書き込みデータ線DW21,DW12が
電源電圧VDDに、書き込みデータ線DW11，DW22が接地電
位VSSに駆動されることを示している。

【００６４】続いて、ワード線WL2nとダミーワード線DW
L1が書き込みトランジスタQW，DQWのしきい電圧VTWより
も高い書き込み電位VWに駆動されると、ブロックBLK2に
おけるメモリセルMCn1，MCn2の書き込みトランジスタQW
と、ブロックBLK1におけるダミーセルDC1，DC2の書き込
みトランジスタDQW1，DQW2がそれぞれ導通する。この結
果、記憶ノードN2n1は電源電圧VDDに駆動されて記憶情
報“１”が書きこまれ、記憶ノードN2n2が接地電位VSS
に駆動されて記憶情報“０”が書き込まれる。すなわ
ち、読み出しデータ線DRに読み出された信号をセンスア
ンプSAで反転増幅した信号が書き込みデータ線DWに生じ
るので、元の記憶情報が再度書き込まれる。

【００６５】一方、ダミーセルDCの電源給電線DWVには
電源電圧VDDが印加されているので、ブロックBLK1のダ
ミーセルDCにおける記憶ノードDN1k1，DN1k2は電源電圧
VDDに駆動されて記憶情報“１”が書きこまれる。この
後、書き込み電位VWとなっているワード線WL2nとダミー
ワード線DWL1を待機電位-VBに駆動すると、メモリセル
の記憶ノードN2n1およびダミーセルの記憶ノードDN1k1,
DN1k2は、容量CcおよびDCc1，DCc2とそれぞれ結合して
高電位の待機電位VNB(H)、記憶ノードN2n2は低電位の待
機電位VNB(L)になる。すなわち、メモリセルおよびダミ
ーセルは元の状態に戻る。次に、接地電位VSSとなって
いるセンスアンプ起動信号SDPと、昇圧電位VDHとなって
いるセンスアンプ起動信号SDNをVDD/2にそれぞれ駆動し
て、読み書き制御回路RCW1，RCW2，…，RWCmにおけるセ
ンスアンプSAをオフ状態として再書込み動作を終了す
る。最後に、接地電位VSSとなっているプリチャージイ
ネーブル信号EQを電源電圧VDDに駆動し、上記データ線
をそれぞれVDD/2にプリチャージして各データ線をプリ
チャージし、待機状態に戻る。したがって、本実施例に
よるブロックBLKでは、待機状態に浮遊状態のノードが
ないので、制御信号の電位の切替りで生じるノイズの影
響を抑制し、正確に読み出し動作を行うことができる。

【００６６】本実施例による読み書き制御回路は、図６
に示したような構成に限られず、別の構成でも可能であ
る。例えば、これまでは、これまではNMOSトランジスタ
MNRを介して読み出しデータ線対(DR1k,DR2k)とデータ線
対(DLTk,DLBk)を接続していた。しかし、図１０に示し
たように、読み出しデータ線対(DR1k,DR2k)を対応する
データ線対(DLTk,DLBk)に接続したまま読み書き動作を
する場合、NMOSトランジスタMNRを取り除いたほうが、
レイアウト面積を抑制することができる。

【００６７】本実施例によるメモリセルアレイの読み出
し動作は、図１０に示したような制御による動作に限ら
れることはなく、その他種々の制御による動作が可能で
ある。例えば、これまでは読み出し制御信号φRを昇圧
電位VDHに固定してNMOSトランジスタMNRを導通させ、読
み出しデータ線対(DR1k,DR2k)を対応するデータ線対(DL
Tk,DLBk)に接続したまま、ワード線WLとダミーワード線
DWLを読み出し電位VRに駆動した状態で微小電位差をセ
ンスアンプSAで増幅する動作を示した。しかし、センス
アンプSAを活性化する前に、読み出し電位VRとなってい
るワード線WLとダミーワード線DWLを待機電位-VBに駆動
して読み出しデータ線の駆動を停止し、さらに高電位と
なっている読み出し信号φRを接地電位VSSに駆動して読
み出しデータ線対(DR1k,DR2k)を切り離してから対応す
るデータ線対(DLTk,DLBk)をセンスアンプで増幅するこ
とも可能である。この場合の効果は二つある。

【００６８】第一に、センスアンプSAの駆動すべき負荷
容量が、読み出しデータ線DRの容量(以下ではCDRと表
記)を除いたデータ線DLの容量(以下ではCDLと表記)だけ
となるので、増幅時間が早くなり、読み出し時間を短縮
できる。

【００６９】第二に、読み出しデータ線DRの放電動作を
停止し、さらにセンスアンプSAとメモリセルMCおよびダ
ミーセルDMCにおける読み出しNMOSトランジスタQRおよ
びDQR1，DQR2を介して電源VDDと接地電位VSSとの間に流
れる貫通電流を阻止することにより、消費電流を抑制で
きる。

【００７０】ここで、読み出し制御信号φRの高電位は
昇圧電位VDHである必要はなく、読み出しデータ線DRの
電圧振幅が接地電位VSSからVDD/2の間となるため、電源
電圧VDDとすることができる。

【００７１】また、読み書き制御回路RWCkにおけるデー
タ線対(DLTk,DLBk)を増幅した後に、書き込みデータ線
対(DW1k,DW2k)を対応するデータ線対(DLBk,DLTk)に接続
して、それぞれをセンスアンプSAで駆動する動作を例示
した。しかしこれに限られることはなく、対応するデー
タ線対(DLBk,DLTk)と書き込みデータ線(DW1k,DW2k)を接
続して、同時に増幅、駆動してもよい。この場合、デー
タ線制御回路DSW1，DSW2におけるNMOSトランジスタMNW
を活性化する時間を省くことができるので、書き込み動
作時間を短縮することが可能となる。

【００７２】本実施例におけるダミーセルDCは、読み出
しデータ線DRごとに一つずつ設けられているため、同時
に複数の読み出しデータ線DRを駆動することができる。

【００７３】本実施例で用いた２トランジスタセルを用
いると、トランジスタQW，DQW1，DQW2のリーク電流が小
さく、記憶ノードN，DN11，DN12における電荷が長時間
保持されるため、１トランジスタセルを用いた従来のDR
AMと比べて、リフレッシュサイクルを長くすることがで
きる。また、トランジスタのリーク電流が十分小さく、
それぞれの記憶ノードにおける電荷が長時間保持される
場合は、再書き込み動作を省略することができる。

【００７４】これまでは、プリチャージ電位がVDD/2の
場合について説明したが、プリチャージ電位はこれに限
定されない。例えば、電源電圧VDDが１Ｖ以下のような
低電圧の場合、プリチャージ電位を電源電圧VDDとし
て、十分な値のオン電流を、読み出しNMOSトランジスタ
QRおよび書き込みトランジスタQWに流すことができる。
さらに、十分大きな読み出し信号Δ(V0(t))，Δ(V1(t))
を得ることが出来る。この場合、プリチャージイネーブ
ル信号EQを昇圧電位VDHとすれば、データ線対(DR,DW)を
確実に電源電圧VDDにプリチャージできる。

【００７５】以上で用いてきた昇圧電位VDHおよびプリ
チャージ電位VDD/2は、従来DRAMでも用いられている電
圧レベルであり、特に電源電圧発生回路を追加すること
がないのため、チップ面積を抑制できる。

【００７６】＜実施例２＞本実施例では、ダミーセルの
別の構成例を説明する。図１１は、一例として図１に示
したブロックBLK2に本実施例によるダミーセルDCLを適
用した場合の回路構成を示している。ここでは、データ
線対(DR21,DW21)とワード線WL2(n-2)，WL2(n-1)，WL2n
との交点にそれぞれ配置されるメモリセルMC(n-2)1，MC
(n-1)1，MCn1とデータ線DR21とダミーワード線DWL2との
交点に配置されるダミーセルDCL1とが例示されている。
また、図５に示したブロックBLK2とダミーセルアレイDC
Aと区別するために、図１１ではブロックBLKL2、ダミー
セルアレイDCLAとそれぞれ表記している。

【００７７】図５に示したダミーセルDCと比べて、ダミ
ーセルDCLの異なる点は、読み出しNMOSトランジスタがD
QRLの一つだけであり、そのゲート長はメモリセルMCの
読み出しNMOSトランジスタQRのゲート長の２倍であるこ
とである。この特徴を、メモリセルアレイのレイアウト
図と断面図により説明する。

【００７８】図１２は、ブロックBLKL2の一部を示すレ
イアウト図である。同図では、縦方向に２組のデータ線
対(DR21,DW21)および(DR22,DW22)が、横方向に４本のワ
ード線WL2(n-3)〜WL2n およびダミーワード線DWL2がそ
れぞれ示されている。データ線対(DR2,DW2)とワード線W
Lおよび読み出しデータ線DRとダミーワード線DWL2との
交点には記憶ノードNおよびDNLがそれぞれ形成されてお
り、同図では記憶ノードN2(n-3)1, N2(n-2)1, N2(n-1)
1, N2n1, DNL21が代表として示されている。

【００７９】ワード線直下の基板層には通常のMOSトラ
ンジスタ（ここでは、読み出しNMOSトランジスタQR）の
チャネル領域と、隣り合うメモリセルMCの読み出しNMOS
トランジスタQRを分離するためのシリコン酸化膜SGIが
それぞれ交互に形成されている。それ以外の基板層に
は、読み出しNMOSトランジスタQRのドレインおよびソー
スとなるようにドナーを十分な濃度にドープしたｎ⁺Si
による通常の拡散層が形成され、接地電位VSSが給電さ
れた拡散層と読み出しデータ線コンタクトDRCNTに接す
る拡散層とが、ワード線WL2kと平行に交互に形成されて
いる。一点鎖線で囲んだ部分は、メモリセルMC2n1とダ
ミーセルDCL1を示す。後で詳しく説明するが、書き込み
データ線DW2k層は、例えばメモリセルMCn1とダミーセル
DCL1との間で分離される。また、ダミーセル内のDW2k層
上には書き込みデータ線コンタクトDWCNTが形成され、
電源電圧VDDが供給された金属配線層MTL2に接続され
る。

【００８０】図１３は、図１２におけるA−A線に沿った
断面の概略図を示している。図９に示したダミーセルの
構造と異なる点は、以下の二つである。第一に、読み出
しNMOSトランジスタDQRLのチャネル長をメモリセルの２
倍としたことに応じて、書き込みトランジスタDQWLとダ
ミーワード線DWL2の幅が２倍になっていることである。
この構造の効果は、動作上の特徴で説明する。第二に、
読み出しNMOSトランジスタを一つのDQRLとすることによ
り、図９におけるｎ⁺Si拡散層領域DS4が削除されている
ことである。したがって、この分だけダミーセルDCL1の
面積を抑制できる。

【００８１】次に、本実施例におけるダミーセルDCLの
動作上の特徴を述べる。書き込みトランジスタDQWLは、
図１２に示す平面内で比べたときに、ダミーセルDCLに
おける読み出しNMOSトランジスタDQRLのチャネルと同じ
方向に同じ倍率で拡大されている。つまり、読み出しNM
OSトランジスタDQRLにおけるチャネル長が２倍となって
ゲート面積が２倍になるのに応じて、書き込みトランジ
スタおけるチャネル断面積も２倍となる。よって、図１
０に示した動作を適用した場合、メモリセルMCの記憶ノ
ードNで充電される電荷密度と同じ密度の電荷をダミー
セルDCLの記憶ノードDNLに充電することができる。した
がって、ダミーセルDCLが読み出し状態に選択されて読
み出しNMOSトランジスタが導通した時に、読み出しNMOS
トランジスタDQRLのゲート−ソース間の電位差がメモリ
セルMCと等しくなり、ドレイン−ソース間に流れる電流
はチャネル長に応じてメモリセルMCの約半分とすること
ができる。以上のような動作機構により、図４に示すよ
うな参照電圧VREF(t)を発生することができる。

【００８２】＜実施例３＞本実施例では、メモリセルア
レイの別の構成例を説明する。実施例１で述べたように
本実施例に適用されるメモリセルMCでは、２本のデータ
線DR、DWを別の配線層を使って形成して、小さな面積の
メモリセルを実現している。一方、図６に示すような通
常のセンスアンプSAを開放型データ線構造のメモリセル
アレイに適用する場合、２本のデータ線がセンスアンプ
SA上を通過することになるので、メモリセルMCと同じ間
隔で効率よく配置することが難しい。そこで、図１４に
示すようなメモリセルアレイ構成として上記の問題を回
避する。

【００８３】このメモリセルアレイ構成の特徴は、例え
ばブロックBLKST1を用いて説明できる。第一に、ブロッ
クBLKST1の両端に読み書き制御回路アレイRWCAS0とRWCA
T1が配置されることである。第二に、ダミーセルアレイ
DCASとDCATとの間にｍ個のメモリセルアレイMCA1, MCA
2, …, MCAmが配置されることである。同図では、読み
書き制御回路アレイRWCAS0, RWCAS1, RWCAT1およびブロ
ックBLKST1, BLKST2を示しているが、さらに縦方向に読
み書き制御回路アレイRWCAS, RWCATおよびブロックBLKS
Tが複数配置されているものとして、以下に本実施例を
詳しく説明する。

【００８４】まず、読み書き制御回路アレイRWCAS0は、
図６に示すような１〜ｓの複数の読み書き制御回路RWC
1, RWC2, …, RWCsで構成される。これらの読み書き制
御回路RWCは、例えば読み書き制御回路RWC1にデータ線
対(DR02,DW02)および(DR12,DW12)、読み書き制御回路RW
C2にデータ線対(DR04,DW04)および(DR14,DW14)というよ
うに、一組のデータ線対(DR,DW)おきに接続される。同
様に、読み書き制御回路アレイRWCAT1は、図６に示すよ
うな１〜ｔの複数の読み書き制御回路RWC1, RWC2, …,
RWCtで構成される。これらの読み書き制御回路RWCは、
例えば読み書き制御回路RWC1にデータ線対(DR11,DW11)
および(DR21,DW21)、読み書き制御回路RWC2にデータ線
対(DR13,DW13)および(DR23,DW23)というように、一組の
データ線対(DR,DW)おきに接続される。よって、s，tはm
と、m＝s＋tの関係にある。

【００８５】次に、ダミーセルアレイDCASは、図１４に
示すような１〜ｓ個の複数のダミーセルDC1, DC2, …,
DCsで構成される。これらのダミーセルDCは読み書き制
御回路RWCAS0に対応し、例えばダミーセルDC1に読み出
しデータ線DR12、ダミーセルDC2に読み出しデータ線DR1
4というように、１本の読み出しデータ線DRおきに接続
される。同様に、ダミーセルアレイDCATは読み書き制御
回路RWCAT1に対応し、図１４に示すような１〜ｔの複数
のダミーセルDC1, DC2, …, DCtで構成される。これら
のダミーセルDCは、例えばダミーセルDC1に読み出しデ
ータ線DR11、ダミーセルDC2に読み出し線DR13というよ
うに、１本の読み出しデータ線DRおきに接続される。

【００８６】本実施例のメモリセルアレイ構成における
読み出し動作は、次のように行われる。例えば、ブロッ
クBLKST1内におけるメモリセルMCの記憶情報を読み出す
場合、読み書き制御回路アレイRWCAS0に接続された図示
されていないブロックBLKST0内のダミーセルアレイDCAS
と、読み書き制御回路アレイRWCAT1に接続されたブロッ
クBLKST2内のダミーセルアレイDCATが選択されて参照電
圧VREF(t)がそれぞれ発生され、記憶情報が分別され
る。

【００８７】一方、例えばブロックBLKST2内におけるメ
モリセルMCの記憶情報を読み出す場合、読み書き制御回
路アレイRWCAT1に接続されたブロックBLKST1内のダミー
セルアレイDCATと、読み書き制御回路アレイRWCAS1に接
続された図示されていないブロックBLKST3内のダミーセ
ルアレイDCASが選択されて参照電圧VREF(t)が発生さ
れ、記憶情報が分別される。

【００８８】また、例えば図示されていないブロックBL
KST0内におけるメモリセルMCの記憶情報を読み出す場
合、読み書き制御回路アレイRWCAS0に接続されたブロッ
クBLKST1内のダミーセルアレイDCASが選択されて参照電
圧VREF(t)が発生され、記憶情報が分別される。

【００８９】以上の構成により、以下に述べる二つの効
果が得られる。第一に、一組のデータ線対おきに接続さ
れた読み書き制御回路RWCで構成された読み書き制御回
路アレイRWCAS, RWCATを、メモリセルアレイブロックBL
KSTの両端にそれぞれ配置することにより、読み書き制
御回路アレイRWCAS, RWCATに要する面積を抑制できる。
第二に、ダミーワード線DWLS, DWLTと読み出しデータ線
DRの交点には、一つおきにダミーセルDCが配置されるの
で、ダミーワード線DWLとダミーセルDCとの間に形成さ
れる結合容量が低減されて、ダミーワード線DWLを駆動
する際に生じる遅延時間を抑制できる。

【００９０】図１４では、読み書き制御回路RWCASおよ
びRWCATにおいて、読み書き制御回路RWCが一組のデータ
線対おきにそれぞれ接続される構成を示した。しかし、
メモリセルアレイ構成はこれに限定されるものではな
く、種々の構成が可能である。例えば図１５に示すよう
に、読み書き制御回路アレイRWCAS0において、読み書き
制御回路RWC1にデータ線対(DR02,DW02)および(DR12,DW1
2)、読み書き制御回路RWC2にデータ線対(DR03,DW03)お
よび(DR13,DW13)というように、読み書き制御回路RWCを
二組のデータ線対おきにそれぞれ接続してもよい。これ
に応じて、例えばブロックBLKSS1におけるダミーセルア
レイDCASのように、ダミーセルDC1に読み出しデータ線D
R12、ダミーセルDC2に読み出しデータ線DR13というよう
に、ダミーセルDCが２本の読み出しデータ線おきに接続
される。このようなメモリセルアレイ構成とすること
で、図１４に示したメモリセルアレイ構成と同様の効果
が得られる。

【００９１】また、ダミーセルアレイDCAT, DCASには図
５に示したダミーセルDCを用いているが、図１１に示し
たダミーセルDCLを用いてもよく、この場合、実施例２
で述べたようにダミーセルアレイの面積を低減できる。

【００９２】＜実施例４＞本実施例では、メモリセルア
レイの別の構成例と動作を説明する。本実施例の特徴
は、メモリセルと同じ構成のダミーセルを用いて、デー
タ線長を２倍としたものを駆動して参照電圧を発生する
ことにある。図１６は、本実施例によるブロックBLKQS
1, BLKQS2と、読み書き制御回路アレイRWCAS0, RWCAS1,
RWCAS2を示している。同図では省略しているが、さら
に縦方向に読み書き制御回路アレイおよびブロックが複
数配置されているものとする。

【００９３】図１４に示したブロックBLKSTと比べた場
合、本実施例によるブロックBLKQSの異なる点は、ブロ
ックBLKQS1に注目すると二つ挙げられる。第一に、ブロ
ックBLKQS1は、図３に示したメモリセルMCと同じ構成の
ダミーセルDMC1, DMC2, …, DMCsで構成されたダミーセ
ルアレイDMCASを一つ有することである。図１６ではダ
ミーセルDMCの各々に電源電圧VDDが接続されているが、
これは図５や図１１に示したように、ダミーセルDMCの
各々における電源給電線に電源電圧VDDが固定入力され
ていることを示している。第二に、このダミーセルアレ
イDMCASと読み書き制御回路アレイRWCASとの間にメモリ
セルアレイMCA1, MCA2, …, MCAnと読み出しデータ線接
続スイッチアレイQSWAが配置されることである。読み出
しデータ線接続スイッチアレイQSWAは、例えばNMOSトラ
ンジスタQSW1, QSW2, …, QSWsで構成される。NMOSトラ
ンジスタQSWのゲートには、スイッチ制御線RWLがそれぞ
れ接続される。また、NMOSトランジスタQSWのドレイン
とソースには、例えばNMOSトランジスタQSW1のように隣
り合う読み出しデータ線DR11とDR12がそれぞれ接続され
る。したがって、添え字のmとsは、m＝2sの関係にあ
る。

【００９４】次に、本実施例のメモリセルアレイ構成に
おける読み出し動作を、図１７に従って説明する。同図
では、読み書き制御回路アレイRWCAS1, RWCAS2における
読み書き制御回路RWC1〜RWCsのそれぞれを活性化し、ブ
ロックBLKQS1における読み出しデータ線（例えばDR11）
や図示されていないブロックBLKQS3の読み出しデータ線
（例えばDR32）のそれぞれに参照電圧を発生し、ブロッ
クBLKQS2におけるメモリセルの記憶情報を読み出すもの
としている。ここでは特に、メモリセルMCn1を読み出す
として、読み書き制御回路アレイRWCAS1における読み書
き制御回路RWC1に着目する。メモリセルMCn1は記憶情報
“１”を保持し、記憶ノードN2n1が待機状態で高電位VN
B(H)であるものと仮定する。一方、ブロックBLKQS1のダ
ミーセルアレイDMCASにおけるダミーセルDMC1の記憶ノ
ードをDN11と表記する。

【００９５】また、プリチャージイネーブル信号EQ、読
み出し制御信号φR、書き込み制御信号φW、センスアン
プ起動信号SDP, SDNの添え字0, 1, 2は、読み書き制御
回路アレイRWCASの添え字に対応し、対応する読み書き
制御回路アレイRWCASにおける読み書き制御回路RWCのそ
れぞれに接続されているものとする。さらに、簡単のた
めに共通データ線対IOT1, IOB1への読み出し動作を省略
し、データ線選択信号YS1の動作波形を省いている。

【００９６】はじめに待機状態では、プリチャージイネ
ーブル信号EQ0, EQ1, EQ2と、読み出し制御信号φR0,
φR1, φR2と、スイッチ制御線RWL1, RWL2が電源電圧VD
Dに、書き込み制御信号φW0, φW1, φW2が昇圧電位VDH
に、それぞれ駆動されており、読み出しデータ線対(DR1
1,DR21), (DR12,DR22)と書き込みデータ線(DW11,DW21),
(DW12,DW22)は、それぞれVDD/2にプリチャージされて
いる。

【００９７】まず、スイッチ制御線RWL2が接地電位VSS
に駆動されて読み出しデータ線DR21とDR22が遮断され、
書き込み制御信号φW1が接地電位VSSに駆動されて書き
込みデータ線(DW11,DW21)とデータ線対(DLB1,DLT1)が遮
断された後に、プリチャージイネーブル信号EQ1が接地
電位VSSに駆動されてプリチャージが終了される。ここ
で、スイッチ制御線RWL1は電源電圧VDDに保持されてい
るので、ブロックBLKQS1の読み出しデータ線接続スイッ
チアレイQSWAにおけるNMOSトランジスタQSW1, QSW2,
…, QSWsは導通しており、例えば読み出しデータ線DR11
とDR12のように隣り合う２本の読み出しデータ線DRが接
続されている。一方、ブロックBLKQS2の読み出しデータ
線接続スイッチアレイQSWAにおけるNMOSトランジスタQS
W1, QSW2, …, QSWsはオフ状態となるので、隣合う読み
出しデータ線DRが遮断される。したがって、データ線長
が２対１の読み出しデータ線が形成される。

【００９８】次に、接地電位-VBとなっているダミーデ
ータ線DWL1とデータ線DL2nを読み出し電位VRに駆動する
と、ブロックBLKQS1におけるダミーセルDMC1とブロック
BLKQS2におけるメモリセルMCn1の読み出しトランジスタ
QRが導通して、読み出しデータ線DR11およびDR12とDR21
をそれぞれ放電する。ここで、読み出しデータ線DRの配
線容量をCDR、データ線DLの配線容量をCDLとし、メモリ
セルMCおよびダミーセルDMCの読み出しNMOSトランジス
タQRに流れるオン電流を、ソース-ドレイン間電圧依存
性が十分小さいと仮定してIDSとする。以上の記号を用
いると、読み出しデータ線DR21の電位は、 V1(t)＝VDD/2−(IDS×t)/(CDR＋CDL) …… (1) と表すことができる。一方、読み出しデータ線DR11とDR
12の電位は、 VREF(t)＝VDD/2−(IDS×t)/(α×CDR＋CDL) …… (2) と表すことができる。

【００９９】ここで、読み出しデータ線DR21とDR22を接
続するために生じる配線容量を考慮すると、αはおよそ
２である。CDLは十分小さく無視できるものとすると、
記憶情報“１”を読み出した時の信号量は、上記の式
(1)と式(2)より、 Δ(V1(t))＝−(IDS×t)/(2×CDR) …… (3) と表すことができる。

【０１００】この読み出し信号が十分大きな値（例えば
従来DRAMでは約0.1V）となるタイミングで、VDD/2電位
となっているセンスアンプ起動信号SDPとSDNを接地電位
VSSと昇圧電位VDHにそれぞれ駆動し、読み書き制御回路
アレイRWCAS1内の読み書き制御回路RWC1におけるセンス
アンプSAを活性化して、データ線対(DLT1,DLB1)に生じ
た読み出し信号を増幅する。

【０１０１】ただし、図１７ではセンスアンプの活性化
の前に、次の二つの動作を行うことが示されている。第
一に、まず読み出し電位VRとなっているダミーデータ線
DWL1とデータ線DL2nを接地電位-VBに駆動して、読み出
しNMOSトランジスタをオフする。よって、読み出しデー
タ線の放電がそれぞれ停止されるので、消費電流を抑制
することができる。第二に、電源電圧VDDとなっている
読み出し制御信号φR1を接地電位VSSに駆動して、読み
出しデータ線対(DR11,DR21)とデータ線対(DLT,DLB)とを
遮断する。よって、センスアンプの負荷容量の各々がCD
Lに低減されて、増幅時間を短縮できる。

【０１０２】再書込み動作では、まず接地電位VSSとな
っている書き込み制御信号φW1を昇圧電位VDHに駆動し
て、データ線対(DLB1,DLT1)と書き込みデータ線(DW11,D
W21)とを接続する。書き込みデータ線(DW11,DW21)が読
み出した記憶情報に対応した電位に駆動された後、待機
電位-VBとなっているダミーワード線DWLとワード線WL2n
を書き込み電位VWに駆動して、元のデータを書き込む。
再書込み動作の後、接地電位VSSとなっている読み出し
制御信号φR1とスイッチ制御線RWL2を電源電圧VDDにそ
れぞれ駆動して、図１０で示した動作と同様に、読み出
しデータ線DR11およびDR12, DR21と、書き込みデータ線
DW11, DW21と、データ線DLT1, DLB1のそれぞれをプリチ
ャージして読み出し動作を終了する。

【０１０３】図１７では省略されているが、記憶情報
“０”を読み出した時の読み出しデータ線はプリチャー
ジ電位VDD/2に保持されるから、この時の信号量は、前
述した式(2)より、 Δ(V0(t))＝(IDS×t)/(2×CDR) …… (4) で表すことができる。

【０１０４】以上の構成により、次に述べる四つの効果
が得られる。第一に、式(3)と式(4)から、図４に示した
ように、記憶情報に応じて駆動された読み出しデータ線
の電位のほぼ中間電位に参照電圧VREF(t)を発生するこ
とができて、正負の読み出し信号が得られる。第二に、
ダミーセルDMCの各々は図３に示したメモリセルMCと同
じ構造であるので、ダミーセルアレイDMCAの面積が抑制
される。さらに、ブロックBLKQSにおけるダミーセルア
レイDMCAは一個で済むので、ブロックBLKQSの面積が抑
制される。第三に、２本の読み出しデータ線に１個の割
合でダミーセルDMCが配置されるので、ダミーワード線D
WLとダミーセルDMCとの間に形成される結合容量を低減
できて、ダミーワード線DWLを駆動する際に生じる遅延
を抑制できる。第四に、メモリセルと同じチャネル長の
読み出しNMOSトランジスタで構成されたダミーセルを用
いているので、読み出しNMOSトランジスタにおける短チ
ャネル効果を回避しながら、２値の読み出し電位V1(t)
とV0(t)の中間電位に参照電圧VREF(t)を発生することが
できる。

【０１０５】以上では、一例としてブロックBLKQS2のデ
ータ線対(DR21,DW21)に接続されたメモリセルMCの読み
出し動作について説明してきた。しかし、データ線対(D
R22,DW22)に接続されたメモリセルMCを読み出す場合
も、プリチャージイネーブル信号EQ2、読み出し制御信
号φR2、書き込み制御信号φW2、センスアンプ起動信号
SDP2, SDN2を適宜駆動しながら同様に行うことができ
る。

【０１０６】例えば、ブロックBLKQS2のメモリセルMCn2
を読み出すには、読み出しデータ線DR32とその隣に配置
された図１６では省略されている読み出しデータ線とを
NMOSトランジスタQSWで接続してデータ線長を２倍と
し、これらをブロックBLKQS3のダミーセルDMCで駆動す
ることにより参照電圧VREF(t)を発生する。そして、読
み書き制御回路アレイRWCAS2における読み書き制御回路
RWC1によって、記憶情報を分別する。

【０１０７】これまでは、図１６に示すように、読み書
き制御回路アレイRWCAS1において、読み書き制御回路RW
Cが１本の読み出しデータ線DRおきに接続されるメモリ
セルアレイ構成を示した。しかし、メモリセルアレイ構
成はこれに限定するものではなく、種々の構成が可能で
ある。例えば、図１８に示すように、読み書き制御回路
アレイRWCAS0において、読み書き制御回路RWC1にデータ
線対(DR02,DW02)および(DR12,DW12)、読み書き制御回路
RWC2にデータ線対(DR03,DW03)および(DR13,DW13)という
ように、読み書き制御回路RWCを二組のデータ線対おき
にそれぞれ接続してもよい。これに応じて、例えばブロ
ックBLKQQ1におけるダミーセルアレイDMCASのように、
ダミーセルDMC1に読み出しデータ線DR11、ダミーセルDM
C2に読み出しデータ線DR14、ダミーセルDMC3に読み出し
データ線DR15というように、ダミーセルDMCが２本の読
み出しデータ線に一つの割合で接続される。このような
メモリセルアレイ構成とすることによっても、図１６に
示したメモリセルアレイ構成と同様の効果が得られる。

【０１０８】また、これまでは、プリチャージ電位がVD
D/2の場合について説明したが、プリチャージ電位はこ
れに限定するものではない。例えば、電源電圧VDDが1V
以下のような低電圧の場合、プリチャージ電位を電源電
圧VDDとしてもよい。この場合、プリチャージイネーブ
ル信号EQ、スイッチ制御線RWL、読み出し制御回路φRを
昇圧電位VDHに駆動すれば、隣り合う２本の読み出しデ
ータ線を電源電圧VDDにプリチャージでき、十分な大き
さのオン電流を読み出しNMOSトランジスタQRに流すこと
ができる。従って、さらに十分大きな読み出し信号Δ(V
0(t))、Δ(V1(t))を得ることが出来る。

【０１０９】＜実施例５＞本実施例では、これまでの実
施例に示したメモリセルアレイ構成に適用するメモリセ
ルおよびダミーセルの別の構成例を説明する。図１９
は、よく知られた３トランジスタで構成されるメモリセ
ルの書き込みトランジスタに、図３に示した書き込みト
ランジスタQWを適用した容量結合型３トランジスタセル
（以下ではメモリセルMCSと表記）の構成を示してい
る。

【０１１０】図３に示したメモリセルMCと異なる点は、
選択NMOSトランジスタQSが追加されていることである。
選択NMOSトランジスタQSのドレイン-ソース間の電流経
路は、読み出しデータ線DRと読み出しNMOSトランジスタ
QRのドレイン（またはソース）との間の電流経路に挿入
されており、選択NMOSトランジスタQSのゲートには選択
ワード線WSが接続されている。このような構成では、図
３で説明されているようにトランジスタQR, QWが立て積
み構造になっているので、従来よりもセル面積の小さな
３トランジスタメモリセルを実現できる。

【０１１１】次に、上記メモリセルMCSの記憶情報を分
別する際に用いられるダミーセルの構成例を説明する。
図２０は、図５に示したダミーセルDCを応用した構成の
ダミーセルDCSを示している。ダミーセルDCと異なる点
は、選択NMOSトランジスタDQS1が追加されていることで
ある。選択NMOSトランジスタDQS1は、メモリセルMCSに
おける選択NMOSトランジスタQSと同じものである。選択
NMOSトランジスタDQS1のドレイン-ソース間の電流経路
は、読み出しデータ線DRと読み出しNMOSトランジスタDQ
R1のドレイン（またはソース）との間の電流経路に挿入
されており、選択NMOSトランジスタDQS1のゲートにはダ
ミー選択ワード線DWSが接続されている。

【０１１２】さらに図２１は、図１１に示したダミーセ
ルDCLを応用した構成のダミーセルDCLSを示している。
ダミーセルDCLと異なる点は、選択NMOSトランジスタDQS
1が追加されていることである。選択NMOSトランジスタD
QS1はメモリセルMCSにおける選択NMOSトランジスタQSと
同じものである。選択NMOSトランジスタDQS1のドレイン
-ソース間の電流経路は、読み出しデータ線DRと読み出
しNMOSトランジスタDQRLのドレイン（またはソース）と
の間の電流経路に挿入されており、選択NMOSトランジス
タDQS1のゲートにはダミー選択ワード線DWSが接続され
ている。

【０１１３】以下では、メモリセルMCSとダミーセルDCS
およびDCLSの動作波形について、図１０で説明した動作
に基づいて説明する。図２２は、選択ワード線WSおよび
ダミー選択ワード線DWS、ワード線WLおよびダミーワー
ド線DWL、情報“１”または“０”を保持しているメモ
リセルMCSの記憶ノードN、前記メモリセルMCSが接続さ
れている読み出しリード線DRの動作波形をそれぞれ示し
ている。ここでは、読み出しリード線DRの動作波形と共
に、参照電圧VREF(t)が発生される読み出しデータ線の
動作波形が点線で示されている。ダミーセルDCSおよびD
CLSにおける記憶ノードDN1, DN2およびDNLの動作波形
は、実施例１や実施例２で述べたように、情報“１”を
保持している記憶ノードNと同じである。

【０１１４】本動作が図１０に示した動作と異なる点
は、ワード線WLおよびダミーワード線DWLの電位が、待
機電位VLBと書き込み電位VWの２値に駆動されることで
ある。待機電位VLBは、書き込みトランジスタQWのしき
い電圧VTWよりも低電位であると同時に、情報“１”を
保持している記憶ノードNの電位VNBS(H)が読み出しNMOS
トランジスタQRのしきい電位VTRよりも高く、情報
“０”を保持している記憶ノードNの電位VNBS(L)が読み
出しNMOSトランジスタQRのしきい電位VTRよりも低くな
るように設定される。

【０１１５】まず、読み出し動作について説明する。待
機電位VSBとなっている選択ワード線WSおよびダミー選
択ワード線DWSが、選択NMOSトランジスタQS, DQS1のし
きい電位VTSよりも高い選択電位VRSに駆動されて、選択
NMOSトランジスタQS, DQS1が導通する。この時、情報
“１”を保持しているメモリセルMCSとダミーセルDCSお
よびDCLSは、読み出しNMOSトランジスタQR, DQR1, DQR2
およびDQRLが導通しているので、読み出しデータ線DRを
接地電位VSS方向に放電し、図４に示したような読み出
し信号V1(t)とVREF(t)をそれぞれ発生する。一方、情報
“０”を保持しているメモリセルMCSが接続された読み
出しデータ線DRは、読み出しNMOSトランジスタQRがオフ
状態にあるので、プリチャージ電位VDD/2に保持され
る。すなわち、読み出し信号V0(t)はプリチャージ電位V
DD/2である。以上により、記憶情報に応じて正負の微小
信号が発生されるので、これらを図１０で示した動作と
同様にセンスアンプで増幅して情報を分別することがで
きる。

【０１１６】次に、再書き込み動作について説明する。
まず、選択電位VRSとなっている選択ワード線WSおよび
ダミー選択ワード線DWSを待機電位VSBに駆動して、選択
NMOSトランジスタQS, DQS1をオフ状態とする。次に、待
機電位VLBとなっているワード線WLとダミーワード線DWL
を書き込み電位VWに駆動して書き込みトランジスタQW,
DQW1, DQW2, DQWLを導通させ、記憶ノードN, DN1, DN2
およびDNLを元の記憶情報に応じた電位に駆動する。

【０１１７】これまでは、図１９や図２０に示したダミ
ーセルDCS, DCLSを用いた動作について説明したが、ダ
ミーセルの構成をこれらに限定するものではない。以
下、他の三つの構成例について説明する。図２３は、図
２０に示したダミーセルDCSに選択NMOSトランジスタDQS
2が追加された構成のダミーセルDCSS1を示している。選
択NMOSトランジスタDQS2はメモリセルMCSにおける選択N
MOSトランジスタQSと同じものである。選択NMOSトラン
ジスタDQS2のドレイン-ソース間の電流経路は、読み出
しNMOSトランジスタDQR2のドレイン（またはソース）と
接地電位との間の電流経路に挿入され、選択NMOSトラン
ジスタDQS2のゲートにはダミー選択ワード線DWSが接続
されている。

【０１１８】図２４は、図２３に示したダミーセルDCSS
1における接続を変形した構成のダミーセルDCSS2を示し
ている。選択NMOSトランジスタDQS2のドレイン-ソース
間の電流経路は、読み出しNMOSトランジスタDQR1のドレ
イン（またはソース）と読み出しNMOSトランジスタDQR2
のドレイン（またはソース）との間の電流経路に挿入さ
れている。

【０１１９】以上の二つの構成例では、選択NMOSトラン
ジスタDQS2を追加したことにより、選択NMOSトランジス
タのチャネル長の合計が、メモリセルMCSにおける選択N
MOSトランジスタQSのチャネル長の２倍となり、読み出
しNMOSトランジスタDQR1,DQR2のドレイン-ソース間に流
れるオン電流に及ぼす選択NMOSトランジスタの影響を緩
和できる。また、メモリセルMCSに生じた加工ばらつき
が同じ割合でダミーセルDCSS1, DCSS2に再現されるか
ら、精度良く参照電圧VREF(t)を発生できる。

【０１２０】図２５は、図２１に示したダミーセルDCLS
の変形例であり、選択NMOSトランジスタDQSLを用いた構
成のダミーセルDCLSLを示している。選択NMOSトランジ
スタDQSLのチャネル長は、図１９に示したメモリセルMC
Sにおける選択NMOSトランジスタQSの２倍に設定する。
これにより、読み出しNMOSトランジスタDQRLのドレイン
-ソース間に流れるオン電流に及ぼす選択NMOSトランジ
スタの影響を緩和できて、精度良く参照電圧VREF(t)を
発生できる。また、図２３に示したダミーセルDCSS1お
よび図２４に示したダミーセルDCSS2と比べて、二つの
選択NMOSトランジスタを接続する領域が削除されている
ので、ダミーセル面積を抑制できる。

【０１２１】＜実施例６＞本実施例では、メモリセルア
レイのさらに別の構成例と、動作を説明する。図２６
は、本実施例によるブロックBLKR1, BLKR2と、読み書き
制御回路アレイRWCAを示している。同図では省略してい
るが、さらに縦方向に読み書き制御回路アレイおよびブ
ロックが複数配置されているものとする。本実施例によ
るブロックBLKRは、これまでの実施例と同じようにｎ×
ｍビットのメモリセルアレイを有する。

【０１２２】図１６に示したメモリセルアレイと比べた
場合に本実施例の構成で異なる点は、例えばデータ線対
(DR11,DW11)と(DR12,DW12)のように、読み出しデータ線
接続スイッチQSWで読み出しデータ線を短絡することが
できる隣り合う二組のデータ線対の各々が、同じ読み書
き制御回路アレイにおける二つの読み書き制御回路RWC
にそれぞれ接続されていることである。したがって、同
図の読み書き制御回路アレイRWCAはｍ個（ｍは偶数）の
読み書き制御回路RWCで構成されいる。

【０１２３】本実施例の動作は、実施例４の図１６およ
び図１８で述べたものと基本的に同じであり、メモリセ
ルDCと同じ構成のダミーセルDMCを用いてデータ線長を
２倍とした読み出しデータ線を駆動して、図４に示した
ような参照電圧VREF(t)を発生できる。以下では、実施
例４の説明で用いた仮定を適用し、読み書き制御回路ア
レイRWCAにおける読み書き制御回路RWC1,RWC2に注目す
る。参照電圧を発生するためにダミーワード線DWL1が読
み出し電位VRに駆動されてダミーセルDMC1が活性化され
ると、その読み出しNMOSトランジスタは、NMOSトランジ
スタQSWと読み書き制御回路RWC1, RWC2内のデータ線制
御回路DSW1におけるNMOSトランジスタMNRのそれぞれに
よって短絡された読み出しデータ線DR11, DR12、データ
線DLT1, DLT2を駆動する。したがって、参照電圧VREF
(t)は、 VREF(t)＝VDD/2−(IDS×t)/[β×(CDR＋CDL)] …… (5) と表すことができる。

【０１２４】ここで、読み出しデータ線DR21とDR22を接
続するために生じる配線容量を考慮すると、βはおよそ
２である。この参照電圧は、読み書き制御回路RWC1, RW
C2に入力され、読み出しデータ線DR21, DR22のそれぞれ
に接続された２ビットのメモリセルの記憶情報の読み出
しに用いられる。

【０１２５】このような構成と動作から、次の二つの効
果が得られる。第一に、実施例４の式(2)と比べた場
合、本実施例の式(5)では読み出しデータ線DRとデータ
線DLTのそれぞれを２倍としているために、より正確に
参照電圧を発生することができる。第二に、実施例４で
は１ビットの記憶情報を読み出すために、２本の読み出
しデータ線を駆動して参照電圧を発生していた。一方、
本実施例では、２本の読み出しデータ線を駆動して発生
された参照電圧を、２ビットの読み出し動作に使用する
ので、参照電圧を発生するための消費電流を半減でき
る。

【０１２６】図２６のダミーセルアレイDMCAでは、ブロ
ックBLKR1におけるダミーセルDMC1,DMC2, DMC3, DMC4
を、読み出しデータ線DR11, DR13, DR15, DR17に接続す
るように、２本の読み出しデータ線に１個の割合でダミ
ーセルを配置している。しかし、ダミーセルの配置はこ
れに限るものではなく、種々の配置が可能である。例え
ば、ダミーセルDMC1, DMC2, DMC3, DMC4を読み出しデー
タ線DR12, DR13, DR16, DR17に接続するように、２個の
ダミーセルを隣り合わせて配置することも可能である。
この場合でも、前述したものと同じ効果が得られる。

【０１２７】これまでは、例えばブロックBLKR1におけ
るデータ線対(DR,DW)の各々が、ブロックBLKR1の片側に
配置された読み書き制御回路RWC1, RWC2, …, RWCmに接
続されるメモリセルアレイ構成を示した。しかし、メモ
リセルアレイ構成はこれに限定するものではなく、種々
の構成が可能である。例えば図２７に示すように、ブロ
ックBLKRR1の両側に読み書き制御回路アレイRWCAS0, RW
CAT1を配し、読み書き制御回路アレイRWCAS0における読
み書き制御回路RWC1にデータ線対(DR03,DW03)および(DR
13,DW13)、読み書き制御回路RWC2にデータ線対(DR04,DW
04)および(DR14,DW14)をそれぞれ接続し、読み書き制御
回路アレイRWCAT1における読み書き制御回路RWC1にデー
タ線対(DR11,DW11)および(DR21,DW22)、読み書き制御回
路RWC2にデータ線対(DR12,DW12)および(DR22,DW22)をそ
れぞれ接続するというように接続してもよい。

【０１２８】これに応じて、ブロックBLKRR1はメモリセ
ルアレイMCA1, MCA2, …, MCAnの両端にダミーセルアレ
イDMCAS, DMCATを有し、ダミーセルアレイDMCASにおけ
るダミーセルDMC1に読み出しデータ線DR13、ダミーセル
アレイDMCATにおけるダミーセルDMC1に読み出しデータ
線DR11をそれぞれ接続する構成とする。ここでも、ダミ
ーセルの配置はこれに限るものではなく、前述したよう
に２本の読み出しデータ線に１個の割合で配置するよう
なものであれば、種々の配置が可能である。例えば、ダ
ミーセルアレイDMCATおけるダミーセルDMC1を読み出し
データ線DR12に接続するような配置でもよい。

【０１２９】また同図では、ダミーセルアレイDMCAS,DM
CATの両端に読み出しデータ線接続スイッチアレイQSWA
T, QSWASが配置され、読み出しデータ線接続スイッチア
レイQSWATにおけるNMOSトランジスタのソースおよびド
レインに読み出しデータ線対(DR11,DR12)が、読み出し
データ線接続スイッチアレイQSWASにおけるNMOSトラン
ジスタのソースおよびドレインに読み出しデータ線対(D
R13,DR14)がそれぞれ接続された構成が示されている。
読み出しデータ線接続スイッチアレイQSWAは、その配置
が限定されないので図２６のように１本でもよいが、図
２７のような配置とすることによりメモリセルアレイの
対称性が保たれて、加工および設計が容易になる。この
ように図２７のメモリセルアレイ構成では、読み書き制
御回路アレイRWCAS0, RWCAT1, RWCAS1の各々において、
４本の読み出しデータ線に２個の割合で読み書き制御回
路RWCが配置されるのでレイアウトが容易になり、読み
書き制御回路アレイRWCAのレイアウト面積増加を抑制す
る効果がある。

【０１３０】＜実施例７＞本実施例では、これまでと異
なる読み出しMOSトランジスタの動作特性を仮定して、
その場合に適したメモリセルアレイの構成例と動作を説
明する。始めに、読み出しNMOSトランジスタにおけるし
きい電圧のばらつきが大きく、ワード線WLが読み出し電
位VRに駆動された時に、記憶情報“０”を保持している
メモリセルにおける記憶ノード電位VNR(L)が、読み出し
NMOSトランジスタQRのしきい電圧VTRより高電位になっ
て、読み出しNMOSトランジスタQRが導通するものと仮定
する。この場合、記憶情報“０”を保持しているメモリ
セルが接続されている読み出しデータ線は、図２８に示
すようにプリチャージ電圧から徐々に放電されて電位が
下がる。このようなメモリセル特性に対して、これまで
の実施例による参照電圧発生方法を適用すれば、記憶情
報“１”を読み出す場合の信号量よりも記憶情報“０”
を読み出す時の信号量の方が減少してしまう。

【０１３１】そこで本実施例の目的は、どちらの記憶情
報を読み出す場合においても互いに等しい信号量が得ら
れるように、記憶情報に応じた読み出しデータ線電位V1
(t)とV0(t)の中間電位に参照電圧VREF(t)を発生するこ
とにある。図２９は、本実施例によるブロックBLKP1, B
LKP2と、読み書き制御回路アレイRWCAを示している。ブ
ロックBLKPは、これまでの実施例と同じようにｎ×ｍビ
ットのメモリセルアレイを有する。

【０１３２】図２６に示したメモリセルアレイと比べた
場合に本実施例の構成で異なる点は、ブロックBLKPの各
々はダミーセルアレイDMCAの代わりにダミーセル対アレ
イDMCPAを有することである。ダミーセル対アレイDMCPA
は、ｓ個のダミーセル対DMCP1, DMCP2, …, DMCPsを有
する。ダミーセル対DMCPの各々は、図３に示したメモリ
セルMCと同じ構成のダミーセルDMC1とDMC2で構成され
る。これらのダミーセル対は、例えばブロックBLKP1に
おけるダミーセル対DMCP1が読み出しデータ線対(DR11,D
R12)、ダミーセル対DMCP2が読み出しデータ線対(DR13,D
R14)にそれぞれ接続されるように、二組の読み出しデー
タ線対おきに配置される。したがって、実数ｍとｓは、
ｍ＝２ｓの関係にある。

【０１３３】ダミーセル対DMCPを構成するダミーセルDM
C1とDMC2の各々は、例えばブロックBLKP2におけるダミ
ーセル対DMCP1において、読み出しデータ線DR21とDR22
にそれぞれ接続される。ダミーセルDMC1とDMC2の電源給
電線へ入力される電位は、それぞれ異なる。これらの接
続を説明するために、本実施例によるメモリセルアレイ
構成におけるブロックBLKP2の要部を図３０に示す。

【０１３４】ダミーセルDMC１における書き込みトラン
ジスタDQWのソースには電源給電線を介して電源電圧VDD
が、ダミーセルDMC2の書き込みトランジスタDQWのソー
スには電源給電線を介して接地電位VSSがそれぞれ入力
されている。ダミーセルDMC1とDMC2の各々における読み
出しNMOSトランジスタと書き込みトランジスタQWのゲー
トは、同じダミーワード線DWL2に接続されている。

【０１３５】図３１は、図２９に示したメモリセルアレ
イ構成におけるブロックBLKP2のレイアウトの一部を示
す。同図では、縦方向に２組のデータ線対(DR21,DW2
1)，(DR22,DW22)、横方向にワード線WL2(n-3)〜WL2nお
よびダミーワード線DWL2がそれぞれ示されている。ま
た、データ線対(DR,DW)とワード線WLの交点には記憶ノ
ードNが形成されており、同図では記憶ノードN2(n-3)2,
N2(n-2)2, N2(n-1)2, N2n2が代表して示されている。
同様に、読み出しデータ線DR21, DR22とダミーワード線
DWL2との交点には記憶ノードDN211, DN212がそれぞれ形
成されており、同図では記憶ノードDN212が代表して示
されている。さらに、一点鎖線で囲まれたメモリセルMC
n2と、ダミーセル対DMCP1を形成する二点鎖線で囲まれ
たダミーセルDMC1,DMC2が示されている。

【０１３６】本実施例によるレイアウトでは、図７に示
したレイアウトと比べた場合、ダミーセルDMC2に注目す
ると異なる点が二つある。第一に、ダミーセルDMCがメ
モリセルMCと同じ構成であるために面積が半分になり、
二つの読み出しNMOSトランジスタを直列接続していたｎ
⁺Si拡散層（図９におけるDS4）が取り除かれていること
である。第二に、ダミーセルDMC2に接地電位VSSを入力
するために、書き込みデータ線コンタクトDWCNTSを配置
していることである。

【０１３７】この立体構造は、図３２に示した図３１に
おけるA−A線に沿った断面の概略図から理解できる。す
なわち、書き込みデータ線コンタクトDWCNTSは、接地電
位VSSが給電されたｎ⁺Si拡散層DS5とダミーセルDMC2の
電源給電線DWSに接するように形成される。

【０１３８】以上の構成から、本実施例によるダミーセ
ル対DMCPの一方のダミーセル（ここではDMC1）には記憶
情報“１”を、他方のダミーセル（ここではDMC2）には
記憶情報“０”を書き込むことができる。

【０１３９】本実施例の動作は、実施例６の図２６で述
べたものと基本的に同じであり、データ線長を２倍とし
た読み出しデータ線上に、図２８に示したような参照電
圧VREF(t)を発生する。ただし、ダミーセル対DMCPを用
いて、２倍の長さの読み出しデータ線を駆動する点が異
なる。以下では、実施例４の説明で用いた仮定を適用
し、ブロックBLKP2におけるメモリセルMCn1, MCn2は記
憶情報“１”，“０”をそれぞれ保持しているものとす
る。また、記憶情報“１”を保持しているセルが選択さ
れた時の読み出しNMOSトランジスタQRに流れる電流を、
ソース-ドレイン間電圧依存性が十分小さいと仮定してI
DS(1)とする。さらに、記憶情報“０”を保持している
セルが選択された時の読み出しNMOSトランジスタQRに流
れる電流をIDS(0)とする。これらの仮定に基づき、読み
書き制御回路アレイRWCAにおける読み書き制御回路RWC
1,RWC2に注目して、参照電圧発生機構を説明する。

【０１４０】まず、ワード線WL2nが読み出し電位VRに駆
動されて、記憶情報“１”を保持しているメモリセルMC
n1が活性化されると、読み出しデータ線DR21の電位は、と表すことができる。また、記憶情報“０”を保持して
いるメモリセルMCn2が活性化されるので、読み出しデー
タ線DR22の電位は、と表すことができる。

【０１４１】さらに、ダミーワード線DWL1が読み出し電
位VRに駆動されて、記憶情報“１”と“０”を保持した
ダミーセル対DMCP1が活性化されると、NMOSトランジス
タQSWと読み書き制御回路RWC1,RWC2内のデータ線制御回
路DSW1におけるNMOSトランジスタMNRのそれぞれによっ
て短絡された読み出しデータ線DR11, DR12と、データ線
DLT1, DLT2が駆動される。このとき、データ線DL11, DL
12の電位は、 VREF(t)＝VDR11(t)＝VDLT1(t) ＝VDR12(t)＝VDLT2(t) ＝VDD/2−[(IDS(1)＋IDS(0))×t]/[γ×(CDR＋CDL)] ＝VDD/2−[{(IDS(1)＋IDS(0))/γ}×t]/(CDR＋CDL) …… (8) と表すことができる。

【０１４２】ここでγは、読み出しデータ線DR11とDR12
を接続するために生じる配線容量を考慮したものであ
り、およそ２である。

【０１４３】よって、読み出しデータ線DR11, DR12の各
々は、IDS(1)とIDS(0)のほぼ平均電流で放電されること
になる。ここで得られた参照電圧VREF(t)は、読み書き
制御回路RWC1, RWC2に入力され、読み出しデータ線DR2
1, DR22のそれぞれに接続された２ビットのメモリセル
の記憶情報の読み出しに用いられる。

【０１４４】γを２と仮定した場合、記憶情報“１”を
読み出す時の信号量は式(6)と式(7)より、 Δ(v1(t))＝VDR21(t)−VREF(t) ＝−[{IDS(1)−IDS(0)}×t]/[2×(CDR＋CDL)] …… (9) と表すことができる。

【０１４５】一方、記憶情報“０”を読み出す時の信号
量は式(6)と式(8)より、 Δ(v0(t))＝VDR22(t)−VREF(t) ＝[{IDS(1)−IDS(0)}×t]/[2×(CDR＋CDL)] …… (10) と表すことができる。

【０１４６】以上で述べた本実施例の構成と動作から、
記憶情報“０”を保持しているメモリセルにおいて読み
出しNMOSトランジスタが導通する場合においても、記憶
情報“１”と“０”を保持したダミーセル対DMCPを用い
ることにより、図２８に示したように、記憶情報に応じ
て読み出しデータ線に生じる電位のほぼ中間電位に参照
電圧VREF(t)を発生することができ、正負の読み出し信
号が得られる。

【０１４７】図２９に示したダミーセル対アレイDMCPA
では、ブロックBLKP1において記憶情報“１”を保持し
ているダミーセルDMC1を読み出しデータ線DR11, DR13,
DR15,DR17に、記憶情報“０”を保持しているダミーセ
ルDMC2を読み出しデータ線DR12, DR14, DR16, DR18にそ
れぞれ接続するように、ダミーセルDMC1とDMC2が交互に
配置されている。

【０１４８】しかし、ダミーセルの配置はこれに限るも
のではなく、例えばダミーセルDMC1, DMC2, DMC3, DMC4
を読み出しデータ線DR12, DR13, DR16, DR17に接続する
ように、記憶情報“１”を保持しているダミーセルDMC1
を読み出しデータ線DR12, DR13, DR16, DR17に、記憶情
報“０”を保持しているダミーセルDMC2を読み出しデー
タ線DR11, DR14, DR15, DR18にそれぞれ接続するよう
に、同じ記憶データを保持しているダミーセルを２個隣
り合わせて配置することも可能である。この場合でも、
前述したものと同じ効果が得られる。

【０１４９】これまでは、例えばブロックBLKP1におけ
るデータ線対(DR,DW)の各々が、ブロックBLKP1の片側に
配置された読み書き制御回路RWC1, RWC2, …, RWCmに接
続されるメモリセルアレイ構成を示した。しかし、メモ
リセルアレイ構成はこれに限定されるものではなく、種
々の構成が可能である。例えば図３３に示すように、ブ
ロックBLKPP1の両側に読み書き制御回路アレイRWCAS0,
RWCAT1を配し、読み書き制御回路アレイRWCAS0における
読み書き制御回路RWC1にデータ線対(DR03,DW03)および
(DR13,DW13)を、読み書き制御回路RWC2にデータ線対(DR
04,DW04)および(DR14,DW14)をそれぞれ接続し、読み書
き制御回路アレイRWCAT1における読み書き制御回路RWC1
にデータ線対(DR11,DW11)および(DR21,DW21)を、読み書
き制御回路RWC2にデータ線対(DR12,DW12)および(DR22,D
W22)をそれぞれ接続するというように接続してもよい。

【０１５０】これに応じて、ブロックBLKPP1はメモリセ
ルアレイMCA1, MCA2, …, MCAnの両端にダミーセル対ア
レイDMCPASとDMCAPTを有し、ダミーセル対アレイDMCPAS
におけるダミーセル対DMCP1に読み出しデータ線対(DR1
3,DR14)を、ダミーセル対アレイDMCPATにおけるダミー
セルDMCP1に読み出しデータ線対(DR11,DR12)をそれぞれ
接続する構成とする。

【０１５１】図３３では一例として、記憶情報1を保持
しているダミーセルDMC1を読み出しデータ線DR11, DR1
3, DR15, DR17に、記憶情報“０”を保持しているダミ
ーセルDMC2を読み出しデータ線DR12, DR14, DR16, DR18
にそれぞれ接続するように、ダミーセルDMC1とDMC2が交
互に配置される例を示した。しかし、ダミーセルの配置
はこれに限るものではなく、前述したように、例えばダ
ミーセルDMC1, DMC2, DMC3, DMC4を読み出しデータ線DR
12, DR13, DR16, DR17に接続するように、記憶情報
“１”を保持しているダミーセルDMC1を読み出しデータ
線DR12, DR13, DR16,DR17に、記憶情報“０”を保持し
ているダミーセルDMC2を読み出しデータ線DR11, DR14,
DR15, DR18にそれぞれ接続するように隣り合う読み出し
データ線対に同じ記憶データを保持しているダミーセル
を接続するような配置も可能である。この場合でも、前
述したものと同じ効果が得られる。

【０１５２】また図３３では、ダミーセル対アレイDMCP
AS, DMCPATの両端に読み出しデータ線接続スイッチアレ
イQSWAT, QSWASが配置され、読み出しデータ線接続スイ
ッチアレイQSWATにおけるNMOSトランジスタのソースお
よびドレインに読み出しデータ線対(DR11,DR12)が、読
み出しデータ線接続スイッチアレイQSWASにおけるNMOS
トランジスタのソースおよびドレインに読み出しデータ
線対(DR13,DR14)がそれぞれ接続された構成が示されて
いる。読み出しデータ線接続スイッチアレイQSWAは、そ
の配置が限定されないので図２９のように１本でもよい
が、図３３のような配置とすることでメモリセルアレイ
の対称性が保たれて、加工および設計が容易になる。こ
のように図３３のメモリセルアレイ構成では、読み書き
制御回路アレイRWCAS0, RWCAT1, RWCAS2の各々におい
て、４本の読み出しデータ線に２個の割合で読み書き制
御回路RWCが配置されるのでレイアウトが容易になり、
読み書き制御回路アレイRWCAのレイアウト面積増加を抑
制する効果がある。

【０１５３】本実施例で説明したダミーセル対を用いて
参照電圧を発生する方法は、実施例４の図１６や図１８
に示したメモリセルアレイ構成にも適用できる。すなわ
ち、記憶情報“１”を保持しているダミーセルDMCが接
続されていない読み出しデータ線DRに、記憶情報“０”
を保持しているダミーセルDMCが接続されるような配置
とし、これら二つのダミーセルを同時に駆動すれば同様
の効果が得られる。図３４は、その一例を示している。
ブロックBLKQSP1に注目した時、図１６におけるブロッ
クBLKQS1との相違点は、ダミーセルアレイDMCAS1とDMCA
S2との間にメモリセルアレイMCA1, MCA2, …, MCAnおよ
び読み出しデータ線接続スイッチアレイQSWAが配置され
ていることである。ダミーセルアレイDMCAS1を構成する
ダミーセルDMCの各々は、図１６に示したダミーセルア
レイDMCASの場合と同じように、２本の読み出しデータ
線DRに１個の割合で接続されるように配置されている。
そして、電源給電線に電源電圧VDDが接続されており、
記憶情報“１”を保持している。

【０１５４】一方、ダミーセルアレイDMCAS2を構成する
ダミーセルDMCの各々は、ダミーセルアレイDMCAS1を構
成するダミーセルDMCが接続されていない読み出しデー
タ線DRに接続されるように配置されている。読み書き制
御回路RWCAS0と読み出しデータ線接続スイッチアレイQS
WAとの間にダミーセルアレイDMCAS2が配置されているの
で、書き込みデータ線と分離された電源給電線に接地電
位VSSを接続できて、ダミーセルに記憶情報“０”を保
持することができる。このように配置されたダミーセル
の各々を、ダミーワード線DWL1で駆動することにより、
図２８に示したような参照電圧を発生することができ
る。また、これまでは図３に示したようなメモリセルを
用いて説明してきたが、図１９に示したようなメモリセ
ルを適用することも可能である。

【０１５５】＜実施例８＞本実施例では、実施例６の図
２６および図２７や実施例７の図２９および図３３で説
明したメモリセルアレイに用いる読み書き制御回路の別
の構成例と動作を説明する。本実施例の特徴は、メモリ
セルMCおよびダミーセルDMCの読み出しNMOSトランジス
タに流れる電流をカレントミラー回路で受けて、センス
アンプの入力端子における負荷容量を充電することによ
り、記憶情報に応じたデータ線電位の中間電位に参照電
圧を発生することにある。

【０１５６】図３５は、本実施例による読み書き制御回
路RWCCを示している。同図は一例として、図２９に示し
たメモリセルアレイ構成における読み書き制御回路に本
実施例の読み書き制御回路を適用する場合を仮定してお
り、ブロックBLKP1とBLKP2との間に、読み書き制御回路
アレイRWCCAが配置されているものとする。以下では、
データ線対(DR11,DW11)，(DR21,DW21)に接続された読み
書き制御回路RWCC1に注目して説明する。

【０１５７】読み書き制御回路RWCC1は、カレントミラ
ー回路CM1およびCM2と、センスアンプSAMと、NMOSトラ
ンジスタMNW1およびMNW2と、プリチャージ回路PCEQPお
よびPCEQNで構成される。同図では、図６に示したよう
なデータ線選択回路YSWが簡単のために省略されてい
る。読み書き制御回路RWCC1において、NMOSトランジス
タMNW1のソースがブロックBLKP1の書き込みデータ線DW1
1に、ドレインがデータ線DL11にそれぞれ接続される。
同様に、NMOSトランジスタMNW2のソースがブロックBLKP
2の書き込みデータ線DW21に、ドレインがデータ線DL21
に接続される。

【０１５８】以下では、データ線DL1tとDL2tを一組とし
てデータ線対(DL1t,DL1t)と表記する。ただし、ｔは１,
２, …, ｍである。NMOSトランジスタMNW1およびMNW2
のゲートに接続された書き込み制御信号WEが導通する
と、対応する書き込みデータ線対(DW1t,DW2t)がデータ
線対(DL1t,DL2t)にそれぞれ接続される。

【０１５９】カレントミラー回路CM1およびCM2は、PMOS
トランジスタMP81およびMP82からなるカレントミラー回
路である。読み出し制御信号REBが接地電位VSSに駆動さ
れると、PMOSトランジスタMP83およびMP84を介して電源
電圧VDDがPMOSトランジスタのソースに供給される。こ
こで、PMOSトランジスタMP81およびMP82のゲート寸法は
同じものとする。また、PMOSトランジスタMP83およびMP
84のゲート寸法も同じものとする。こうして活性化され
たカレントミラー回路は、例えばカレントミラー回路CM
1においてPMOSトランジスタMP81を介して読み出しデー
タ線DR11に流れる電流と同じ値の電流を、PMOSトランジ
スタMP82を介してデータ線DL11に流すので、メモリセル
の記憶情報に応じた電圧レベルにデータ線DL11が充電さ
れる。同図では、読み出し制御信号REBが電源電圧VDDに
駆動されてカレントミラー回路CMがオフ状態となった時
に、PMOSトランジスタMP81とMP82を介して読み出しデー
タ線DR11とデータ線DL11が短絡しないように、PMOSトラ
ンジスタMP83, MP84を用いてPMOSトランジスタMP81, MP
82のソースとVDD電源との接続をそれぞれ制御してい
る。

【０１６０】センスアンプSAMは、PMOSトランジスタMP9
1, MP92およびNMOSトランジスタMN91, MN92からなるフ
リップフロップ回路である。センスアンプ起動信号SDP
が接地電位VSSに駆動されると、PMOSトランジスタMP93
を介して電源電圧VDDがPMOSトランジスタMP91, MP92の
ソースに供給される。こうして活性化されたセンスアン
プSAMは、データ線対(DL1t,DL2t)に発生された微小電位
差を増幅するので、メモリセルの記憶情報を高速に分別
することができる。後述するが、本実施例ではデータ線
対(DL1t,DL2t)を接地電位VSSにプリチャージするので、
待機時におけるNMOSトランジスタMN91, MN92のゲート-
ソース間電圧が0Vとなる。したがって、NMOSトランジス
タMN91, MN92はオフ状態となるために、図６に示したセ
ンスアンプにおけるNMOSトランジスタMN63に相当するNM
OSトランジスタを省略できて、センスアンプSAMの面積
を低減できる。

【０１６１】プリチャージ回路PCEQNは、NMOSトランジ
スタMN101, MN102, MN103で構成される。プリチャージ
イネーブル信号PCが電源電圧VDDに駆動されると、トラ
ンジスタMN71, MN72を介してデータ線対(DL1t,DL2t)が
接地電位VSSに駆動される。また、トランジスタMN103に
よって、データ線対(DL1t,DL2t)を同じ電位になるよう
に制御することができる。

【０１６２】プリチャージ回路PCEQPは、PMOSトランジ
スタMP101, MP102, MP103で構成される。プリチャージ
イネーブル信号PCBが接地電位VSSに駆動されると、読み
出しデータ線対(DR1t,DR2t)がトランジスタMP71, MP72
を介して電源電圧VDDに駆動される。また、トランジス
タMP103によって、データ線対（DR1t,DR2t）を同じ電位
になるように制御することができる。

【０１６３】図３５に示していないが、センスアンプ起
動信号SDP、プリチャージイネーブル信号PC, PCB、読み
出し制御信号REB、書き込み制御信号WEは、アレイ制御
回路により制御される。アレイ制御回路は読み書き制御
回路列RWCCAを選択制御するためのアドレス入力信号端
子およびアドレスデコーダを備え、入力されたアドレス
信号がアドレスデコーダでデコードされてデコード信号
を発生する。このデコード信号により、選択するメモリ
セルが含まれるデータ線対(DR,DW)を指定するように、
センスアンプ信号SDP、プリチャージイネーブル信号PC,
PCB、読み出し制御信号REB、および書き込み制御信号W
Eがそれぞれ活性化される。

【０１６４】図３６は、本実施例のメモリセルアレイ構
成における読み出し動作を示している。同図では、デー
タ線対(DL1t,DL2t)と書き込みデータ線DWのプリチャー
ジ電位を接地電位VSSとしている。これは、PMOSトラン
ジスタ構成のカレントミラー回路CMを用いデータ線対(D
L1t,DL2t)を充電して読み出し信号を発生するためであ
る。また、読み出しデータ線DRのプリチャージ電位を電
源電圧VDDとしている。これは、メモリセルが活性化さ
れた直後から読み出しNMOSトランジスタの駆動能力に応
じた電流をカレントミラーで受け渡せるようにするため
である。その他の動作条件は実施例７と同じものとし、
ブロックBLKP2におけるメモリセルMCn1,MCn2は記憶情報
“１”，“０”をそれぞれ保持しているものとする。ま
た、記憶情報“１”を保持しているセルが選択された時
の読み出しNMOSトランジスタQRに流れる電流を、ソース
-ドレイン間電圧依存性が十分小さいと仮定してI(1)と
する。さらに、記憶情報“０”を保持しているセルが選
択された時の読み出しNMOSトランジスタQRに流れる電流
をI(0)とする。これらの仮定に基づき、読み書き制御回
路アレイRWCAにおける読み書き制御回路RWC1, RWC2に注
目して、参照電圧発生機構を説明する。

【０１６５】まず、昇圧電圧VDHとなっている制御信号R
WL2を接地電位VSSに駆動してNMOSトランジスタQSW1をオ
フ状態とし、(DR21,DR22)を遮断する。一方、制御信号R
WL1は昇圧電圧VDHに保持されるので、NMOSトランジスタ
QSW1が導通されて読み出しデータ線対(DR11,DR12)は短
絡された状態を保つ。したがって、データ線長が２対１
の読み出しデータ線が形成される。

【０１６６】次に、昇圧電位VDHとなっている書き込み
制御信号WEを接地電位VSSに駆動して書き込みデータ線
対(DW11,DW21)，(DW12,DW22)とデータ線対(DL11,DL2
1)，(DL12,DL22)とをそれぞれ遮断し、電源電圧VDDとな
っているプリチャージイネーブル信号PCを接地電位VSS
に駆動してプリチャージ回路PCEQNを停止する。ここ
で、プリチャージイネーブル信号PCBはPCと相補の関係
にあるので、接地電位VSSから電源電圧VDDに駆動して続
いて、プリチャージ回路PCEQPを停止する。

【０１６７】さらに、電源電圧VDDとなっている読み出
し制御信号REBを接地電位VSSに駆動して、カレントミラ
ー回路を活性化させる。ただし、この状態では読み出し
データ線DRが電源電圧VDDにプリチャージされているの
で、カレントミラー回路CMにおけるPMOSトランジスタMP
81は導通せず、カレントミラー回路CMに電流は流れな
い。

【０１６８】次に、待機電位-VBとなっているダミーワ
ード線DWL1およびワード線WL2nが読み出し電位VRに駆動
されると、ブロックBLKP1のダミーセル対DMCP1における
ダミーセルDMC1、DMC2とブロックBLKP2におけるメモリ
セルMCn1, MCn2がそれぞれ活性化される。ここで、記憶
情報“１”を保持しているメモリセルMCn1が接続された
読み出しデータ線DR21が放電されて電位が低下すると、
カレントミラー回路から読み出しNMOSトランジスタQRを
介して接地電位に電流が流れる。この電流は十分時間が
経つと読み出しNMOSトランジスタのオン抵抗に応じて一
定の値となるが、前述した仮定に基づきI(1)とする。デ
ータ線DL21は、読み書き制御回路RWCC1のカレントミラ
ー回路CM2を介して流れる電流によって充電されるの
で、その電位は、 VDL21(t)＝[I(1)×t]/CDL …… (11) と表すことができる。

【０１６９】同様に、記憶情報“０”を保持しているメ
モリセルMC2n2を読み出すことによりデータ線DL21が充
電され、その電位は、 VDL22(t)＝[I(0)×t]/CDL …… (12) と表すことができる。

【０１７０】一方、NMOSトランジスタQSW1で短絡された
読み出しデータ線DR11, DR12からダミーセル対DMCP1の
読み出しトランジスタQRを介して接地電位に流れる電流
は、 ISUM＝I(1)＋I(0) …… (13) と表すことができる。

【０１７１】この電流は、読み書き制御回路RWCC1, RWC
C2におけるカレントミラー回路CM1内のPMOSトランジス
タMP83にそれぞれ流れる電流の和である。ここでは同じ
カレントミラー回路を用いているので、PMOSトランジス
タMP84の各々にはISUMを二分した電流が流れ、データ線
DL11, DL12がそれぞれ充電される。よって、データ線DL
11, DL12の電位は、と表すことができる。

【０１７２】以上から、記憶情報“１”を読み出す時の
信号量は、式(11)と式(14)より、と表すことができる。

【０１７３】一方、記憶情報“０”を読み出す時の信号
量は、式(12)と式(14)より、と表すことができる。したがって、データ線対(DL11,DL
21)，(DL12,DL22)に正負の読み出し信号が得られる。

【０１７４】次に、読み出し信号の増幅動作と再書込み
動作を説明する。まず、式(15)と式(16)に示した微小な
読み出し信号が十分大きな値（例えば従来DRAMでは約0.
1V）となるタイミングで、接地電位VSSとなっている読
み出し制御信号REBを電源電圧VDDに駆動する。カレント
ミラー回路がオフ状態となり、電源電圧VDDの供給が停
止されてデータ線対への充電が止まるので、データ線対
は式(11)と式(12)に示した電位に保たれる。

【０１７５】この後、図３６では読み出し電位VRとなっ
ているダミーワード線DWL1とワード線WL2nを待機電位-V
Bに駆動して読み出しNMOSトランジスタQRをオフ状態に
している。したがって、読み出しデータ線DRの放電が停
止されて、消費電流を抑制することができる。

【０１７６】この後、電源電圧VDDとなっているセンス
アンプ起動信号SDPを接地電位VSSに駆動して、読み書き
制御回路アレイRWCCA内の読み書き制御回路RWCCにおけ
るセンスアンプSAMを活性化して、データ線対(DL11,DL2
1)，(DL12,DL22)に生じた読み出し信号を増幅する。

【０１７７】読み出し動作後、接地電位VSSとなってい
る書き込み制御信号WEを昇圧電位VDHに駆動してNMOSト
ランジスタMWN1, MNW2を導通させ、書き込みデータ線(D
W11,DW21)，(DW12,DW22)を記憶情報に応じた電位に駆動
する。さらに、待機電位-VBとなっているワード線WL2n
とダミーワード線DWL1を書き込み電位VWとして書き込み
トランジスタQWを導通させて、メモリセルに元の情報を
再び書き込む。

【０１７８】書き込み動作後、ダミーワード線DWL1およ
びワード線WL2nを待機電位-VBに駆動し、センスアンプ
起動信号SDPを電源電圧VDDに駆動してセンスアンプSAM
を待機状態とする。

【０１７９】最後に、接地電位VSSとなっているスイッ
チ制御線RWL2を昇圧電位VDHに駆動して読み出しデータ
線対DR21とDR22とを接続した後で、電源電圧VDDとなっ
ているプリチャージイネーブル信号PCBを接地電位VSS
に、接地電位VSSとなっているプリチャージイネーブル
信号PCを電源電圧VDDに駆動して、読み出しデータ線DR
を電源電圧VDDに、データ線対(DL1t,DL2t)と書き込みデ
ータ線DWを接地電位VSSにプリチャージして、一連の読
み出し動作を終了する。

【０１８０】以上の構成と動作から、本実施例の読み書
き制御回路では次の二つの効果が得られる。第一に、長
さを２倍にした読み出しデータ線をダミーセル対を用い
て駆動して、読み出しNMOSトランジスタの各々に流れる
微小電流を二つのカレントミラー回路で受けることによ
り、二値の記憶情報に応じた駆動電流の平均電流で２本
のデータ線DL（ここではデータ線DL11, DL12）をそれぞ
れ充電することができ、記憶情報に応じたデータ線電位
の中間電位に参照電圧を発生することができる。第二
に、カレントミラー回路を介してデータ線DLが駆動され
るので、センスアンプSAMの負荷容量が共にCDLとなり、
センスアンプSAMは確実に読み出し信号を増幅すること
ができる。また、一般に読み出しデータ線DRよりもデー
タ線DLの方が配線容量が小さいので、データ線DLの充電
と増幅時間を短縮できる。

【０１８１】これまでは、データ線対(DL1t,DL2t)を増
幅した後に、対応する書き込みデータ線対(DW1t,DW2t)
を接続して、それぞれをセンスアンプSAで駆動する動作
を例示した。しかし、NMOSトランジスタMNW1, MNW2をそ
れぞれ取り除き、データ線対(DL1t,DL2t)と対応する書
き込みデータ線(DW1t,DW2t)とを短絡しておいて、同時
に増幅、駆動してもよい。この場合、NMOSトランジスタ
MNW1, MNW2を導通させる時間を省くことができるので、
再書き込み動作に要する時間を短縮することができる。

【０１８２】以上では、図２９に示したメモリセルアレ
イを用いて本実施例を説明してきた。しかし、本実施を
様々な形態のメモリセルアレイに適用できる。例えば、
図２９の変形例である図３３に示したメモリセルアレイ
に本実施例を適用できることは、実施例７から説明でき
る。また、実施例６の図２６や図２７に示したメモリセ
ルアレイに本実施例を適用できることは、式(12)から式
(16)においてI(0)=0とすれば説明できる。さらに、ダミ
ーセルにおける読み出しNMOSトランジスタのゲート長を
メモリセルの２倍として、駆動電流差を用いて参照電圧
を発生させる実施例１の図１と図５に示したメモリセル
アレイや、実施例２の図１１に示したメモリセルアレイ
にも、本実施例による読み書き制御回路RWCCを適用でき
る。

【０１８３】＜実施例９＞本実施例では、さらに別のメ
モリセルアレイの構成例と動作を説明する。本実施例の
特徴は、読み出しデータ線に並列接続されたダミーセル
対を用い、さらにミラー比の異なるカレントミラー回路
を用いて、記憶情報に応じたデータ線電位の中間電位に
参照電圧を発生することにある。これら二つの構成につ
いて順に説明する。

【０１８４】まず、本実施例によるダミーセル対につい
て説明する。本実施例によるメモリセルアレイのブロッ
ク図は、図１で表すことができる。同図のDCは、実施例
１において二つのメモリセルを直列接続したダミーセル
であったが、本実施例ではダミーセル対である。この変
形例の一例として、ブロックBLK2におけるメモリセルと
ダミーセル対が図３７に示されている。ダミーセル対を
構成する記憶情報“１”，“０”を保持したダミーセル
の各々が、実施例７の図３０では異なる読み出しデータ
線に接続されていたのに対して、本実施例では同じ読み
出しデータ線に接続される。

【０１８５】次に、本実施例によるカレントミラー回路
について説明する。図３８は、本実施例によるカレント
ミラー回路CMAjを示している。本実施例では、このカレ
ントミラー回路CMAjを図３５に示した読み書き制御回路
RWCCに適用し、さらにこの読み書き制御回路RWCCを図１
に示したメモリセルアレイに適用するものとする。ここ
で、MP111, MP112, MP113は電流を受け渡すPMOSトラン
ジスタであり、これらのゲート幅は2:1:2の関係に設計
される。PMOSトランジスタMP111のゲートとドレインが
接続されており、これらはPMOSトランジスタMP112, MP1
13のゲートと、読み出しデータ線DRjt（j=1,2であり、
ブロックBLKの番号を示す。また、t＝1,2,…,mであり、
メモリセルアレイの列番号を示す。）にそれぞれ接続さ
れている。制御信号REFBj, SEBjは、PMOSトランジスタM
P115, MP116のゲートに接続され、電源電圧VDDの供給を
制御する。PMOSトランジスタMP115, MP116のドレイン
は、データ線DLjtにそれぞれ接続され、PMOSトランジス
タMP114, MP115, MP116のゲート幅も2:1:2の関係に設計
される。したがって、PMOSトランジスタMP111に電流が
流れると、電流制御部CRAには制御信号REFBj, SEBjの電
位とMP112, MP113のゲート寸法に応じた電流が流れて、
データ線DLjtが充電される。

【０１８６】図３８に示していないが、読み出し制御信
号REB、制御信号REFBj, SEBjは、アレイ制御回路により
制御される。アレイ制御回路はこれらを選択制御するた
めのアドレス入力信号端子およびアドレスデコーダを備
え、入力されたアドレス信号がアドレスデコーダでデコ
ードされてデコード信号を発生する。このデコード信号
により、選択するメモリセルが含まれるデータ線対(DR,
DW)を指定するように、読み出し制御信号REBと、制御信
号REFBj, SEBjがそれぞれ活性化される。

【０１８７】以上のように構成される本実施例のメモリ
セルアレイにおける読み出し動作を説明する。ここで
は、基本的に実施例７で用いた仮定を適用し、ブロック
BLK1の読み出しデータ線DR11に接続されたダミーセル対
を駆動して、ブロックBLK2の読み出しデータ線DR21に接
続されたメモリセルの記憶情報を読み出すものとする。

【０１８８】カレントミラー回路CMA1では、制御信号SE
LB1が電源電圧VDDに保持された状態で、電源電圧VDDと
なっている制御信号REFB1が読み出し制御信号REBと共に
接地電位VSSに駆動される。すると、PMOSトランジスタM
P111, MP112においてミラー比2:1のカレントミラー回路
が形成され、データ線DL1tは電流値(I(1)+I(0))/2で充
電される。

【０１８９】一方、カレントミラー回路CMA2では、制御
信号REFB2が電源電圧VDDに保持された状態で、電源電圧
VDDとなっている制御信号SELB2が読み出し制御信号REB
と共に接地電位VSSに駆動される。すると、PMOSトラン
ジスタMP111, MP113においてミラー比1:1のカレントミ
ラー回路が形成され、データ線DL2tはメモリセルの記憶
情報に応じた電流値I(1)またはI(0)で充電される。した
がって、式(15)と式16)に示したような読み出し信号が
発生される。

【０１９０】以上から、読み出しデータ線に並列接続さ
れたダミーセル対を用い、さらにミラー比の異なるカレ
ントミラー回路を用いることにより、記憶情報に応じた
データ線電位の中間電位に参照電圧を発生して、記憶情
報を正確に読み出すことができる。

【０１９１】ここまでは、記憶情報“０”を保持するメ
モリセルの読み出しNMOSトランジスタが導通するものと
して、ダミーセル対を用いた構成例を説明してきた。し
かし、読み出しNMOSトランジスタのしきい電圧ばらつき
が小さく、記憶情報“０”を保持するメモリセルの読み
出しNMOSトランジスタがオフ状態に保たれる場合にも、
本実施例によるカレントミラー回路を適用できる。この
場合、ダミーセルをメモリセルと同じ構成で記憶情報
“１”を保持したものとし、式(15)と式(16)において、
I(0)＝0とすれば、同様の効果が得られることが説明で
きる。この説明に従えば、メモリセルに図１９に示した
ような構造を適用することも可能である。

【０１９２】また、カレントミラー回路は図３８に限る
ものではなく、種々の構成が可能である。その一例とし
て、図３９にカレントミラー回路CMBjを示す。MP121, M
P122, MP123は電流を受け渡すPMOSトランジスタであ
り、これらのゲート幅は2:1:1の関係に設計される。PMO
SトランジスタMP121のゲートとドレインが接続されてお
り、これらはMP122, MP123のゲートと、読み出しデータ
線DRjtにそれぞれ接続されている。ここで、j=1,2であ
り、ブロックBLKの番号を示す。また、t=1,2,…,mであ
り、メモリセルアレイの列番号を示す。

【０１９３】読み書き制御信号REBは、PMOSトランジス
タMP124, MP125のゲート、制御信号SELBjはPMOSトラン
ジスタMP126のゲートにそれぞれ接続され、電源電圧VDD
の供給を制御する。PMOSトランジスタMP125, MP126のド
レインは、データ線DLjtにそれぞれ接続され、PMOSトラ
ンジスタMP124, MP125, MP126のゲート幅も2:1:1の関係
に設計される。したがって、PMOSトランジスタMP121に
電流が流れると、電流制御部CRBには読み出し制御信号R
EBおよび制御信号SELBjの電位で制御された電流経路の
数に応じた電流が流れて、データ線DLjtが充電される。
すなわち、制御信号SELBjが電源電圧VDDに保持された状
態で、電源電圧VDDとなっている制御信号REBが接地電位
VSSに駆動されると、PMOSトランジスタMP121, MP122に
おいてミラー比2:1のカレントミラー回路が形成され
る。

【０１９４】一方、電源電圧VDDとなっている制御信号S
ELBjが読み出し制御信号REBと共に接地電位VSSに駆動さ
れると、PMOSトランジスタMP121, MP122, MP123におい
てミラー比2:1:1のカレントミラー回路が形成される。
以上の構成では、図３８に示した構成と比べて、制御信
号REFBjが不要となり、さらにPMOSトランジスタMP123、
MP126の寸法が小さい分だけレイアウト面積を低減でき
る。

【０１９５】以上、本発明の好適な実施例について説明
したが、本発明は上記実施例に限定されるものではな
く、本発明の精神を逸脱しない範囲内において、種々の
設計変更をなし得ることは勿論である。例えば、実施例
では一交点メモリセルアレイ構成を例に説明してきた
が、二交点メモリセルアレイ構成とすることができる。
容量結合型２トランジスタセルに接続されるデータ線
は、読み出し動作用と書き込み動作用とが共通になって
いてもよい。また、説明してきたメモリセルの書き込み
トランジスタQWは図３に示すトンネル現象を利用したト
ランジスタに限らず、例えば通常のNMOSトランジスタに
代表されるように、伝導電荷が電子であるトランジスタ
全般であってもよい。

【０１９６】

【発明の効果】前述した実施例から明らかなように、本
発明によれば増幅作用を有するメモリセルで構成される
メモリセルアレイの各メモリセルに保持された記憶情報
を、読み出しデータ線対に正負の微小信号差を発生させ
て読み出すことができる半導体装置を得ることができ
る。すなわち、ゲインセルを用いた一交点メモリセルア
レイによるDRAMを実現できる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の実施例１における容
量結合型２トランジスタセルを用いたメモリセルアレイ
の構成例を示す図。

【図２】３個のトランジスタで構成されるメモリセルの
従来例を示す図。

【図３】本発明に係る半導体装置で用いる２個のトラン
ジスタと１個のキャパシタで構成されるメモリセルの例
を示す図。

【図４】本発明に係る半導体装置におけるメモリセルと
ダミーセルが駆動する読み出しデータ線電位の関係を示
す図。

【図５】図１に示したメモリセルアレイのメモリセルと
ダミーセルの構成例を示す回路図。

【図６】本発明に係る半導体装置の実施例１における読
み書き制御回路の構成例を示す図。

【図７】図１に示したメモリセルアレイのレイアウト例
の一部を示す図。

【図８】図７に示したA−A’線に沿った断面構造の概略
を示す図。

【図９】図７に示したB−B’線に沿った断面構造の概略
を示す図。

【図１０】本発明に係る半導体装置の実施例１における
読み出し及び再書き込みの動作タイミングを示す図。

【図１１】本発明に係る半導体装置の実施例２における
メモリセルアレイのメモリセルとダミーセルの構成例を
示す回路図。

【図１２】図１１に示したメモリセルアレイのレイアウ
ト例の一部を示す図。

【図１３】図１２に示したA−A’線に沿った断面構造の
概略を示す図。

【図１４】本発明に係る半導体装置の実施例３における
メモリセルアレイの構成例を示す図。

【図１５】本発明に係る半導体装置の実施例３における
メモリセルアレイの別の構成例を示す図。

【図１６】本発明に係る半導体装置の実施例４における
メモリセルアレイの構成例を示す図。

【図１７】本発明に係る半導体装置の実施例４における
読み出し及び再書き込みの動作タイミングを示す図。

【図１８】本発明に係る半導体装置の実施例４における
メモリセルアレイの別の構成例を示す図。

【図１９】本発明に係る半導体装置の実施例５で用いる
３トランジスタで構成されるメモリセルの例を示す図。

【図２０】本発明に係る半導体装置の実施例５で用いる
３トランジスタで構成されるメモリセルの例を示す図。

【図２１】本発明に係る半導体装置の実施例５で用いる
別のダミーセルの例を示す図。

【図２２】本発明に係る半導体装置の実施例５における
読み出しの動作タイミングを示す図。

【図２３】本発明に係る半導体装置の実施例５で用いる
また別のダミーセルの構成例を示す図。

【図２４】本発明に係る半導体装置の実施例５で用いる
更に別のダミーセルの構成例を示す図。

【図２５】本発明に係る半導体装置の実施例５で用いる
また更に別のダミーセルの構成例を示す図。

【図２６】本発明に係る半導体装置の実施例６における
メモリセルアレイの構成例を示す図。

【図２７】本発明に係る半導体装置の実施例６における
メモリセルアレイの別の構成例を示す図。

【図２８】本発明に係る半導体装置の実施例７における
メモリセルとダミーセルが駆動する読み出しデータ線電
位の関係を示す図。

【図２９】本発明に係る半導体装置の実施例７における
メモリセルアレイの構成例を示す図。

【図３０】本発明に係る半導体装置の実施例７における
メモリセルアレイのメモリセルとダミーセルの構成例を
示す回路図。

【図３１】本発明に係る半導体装置の実施例７における
メモリセルアレイのレイアウト例の一部を示す図。

【図３２】図３１に示したA−A’線に沿った断面構造の
概略を示す図。

【図３３】本発明に係る半導体装置の実施例７における
メモリセルアレイの別の構成例を示す図。

【図３４】本発明に係る半導体装置の実施例７における
メモリセルアレイのまた別の構成例を示す図。

【図３５】本発明に係る半導体装置の実施例８における
読み書き制御回路の構成例を示す図。

【図３６】本発明に係る半導体装置の実施例８における
読み出し及び再書き込みの動作タイミングを示す図。

【図３７】本発明に係る半導体装置の実施例９における
メモリセルアレイのメモリセルとダミーセルの構成例を
示す回路図。

【図３８】本発明に係る半導体装置の実施例９で用いる
カレントミラー回路の構成例を示す図。

【図３９】本発明に係る半導体装置の実施例９で用いる
カレントミラー回路の別の構成例を示す図。

【符号の説明】

WL, WL11, WL1n, WL21,WL2n…ワード線、DWL1, DWL2, D
WL11, DWL12, DWL21,DWL22…ダミーワード線、IOT1, IO
B1…共通データ線、DR, DR02, DR0m, DR11, DR12, DR1
m, DR21, DR22, DR2m, DR32, DR33, DR3m, DRjt…読み
出しデータ線、DW, DW02, DW03, DW0m, DW11, DW12, DW
1m, DW21, DW22, DW2m, DW32, DW33, DW3m…書き込みデ
ータ線、DLT, DLB, DL11, DL12, DL21, DL22, DLjt…デ
ータ線、VW…書き込み電位、VR, VRS…読み出し電位、-
VB, VLB…待機電位、VDD…電源電圧、VSS…接地電位、V
TR, VTW…しきい電圧、VREF(t)…参照電位、V0(t), V1
(t)…出力電位、VNB(H), VNB(L), VNR(H), VNR(L), VNB
S(H), VNBS(L)…記憶ノードの電位、MNR, MNW, QY1, QY
2, R, S, W, QR, QW, MN61〜MN63, MN71〜MN73, MN91,
MN92, MN101〜MN103, DQR1, DQR2, DQRL, QSW1, QSW2,
QS, DQS1, DQS2, DQSL…NMOSトランジスタ、MP61〜MP6
3, MP81〜MP84, MP91〜MP93, MP101〜MP103, MP111〜MP
116, MP121〜MP126…PMOSトランジスタ、N, N2(n-1)1,
N2n1, DN1, DN2, DN211, DN212, DNL, DNL21, DMC211,
DMC212…記憶ノード、Cc, DCc1, DCc2,DCcL…結合容
量、SA, SAM…センスアンプ、PCEQ…プリチャージ回
路、YSW…データ線選択回路、DSW1, DSW2…データ線制
御回路、φR, REB…読み出し制御信号、φW, WE…書き
込み制御信号、SDN, SDP…センスアンプ起動信号、EQ,
PC, PCB…プリチャージイネーブル信号、YS1…データ線
選択信号、REFBj, SELBj…制御信号、MCT, MC, MC11, M
Cn1, MC12, MCn2, MC1m, MCnm, MCS, MCSS1, MCSS2…メ
モリセル、DC1, DC2, DCm, DCL1, DCLS, DCLSL, DMC1,
DMC2…ダミーセル、DMCP1,DMCPP1…ダミーセル対、MCA
1, MCAn…メモリセルアレイ、DCA, DCLA, DCLS, DCLT…
ダミーセルアレイ、DMCAS, DMCAT, DMCPPA…ダミーセル
対アレイ、BLK1, BLK2, BLKST1, BLKST2, BLKSS1, BLKS
S2, BLKQS1, BLKQS2, BLKQQ1, BLKQQ2, BLKP1, BLKP2,
BLKR1, BLKR2, BLKPP1, BLKPP2, BLKQSP1, BLKQSP2…ブ
ロック、RWCA, RWCAS0, RWCAS1, RWCAT1, RWCAS01, RWC
AS11, RWCAS12, RWCCAS0, RWCCAT1, RWCCAS1…読み書き
制御回路アレイ、RWC1, RWCm, RWCC1, RWCC2…読み書き
制御回路、CM1, CM2, CMAj, CMBj…カレントミラー回
路、DRCNT…読み出しデータ線コンタクト、DWCNT, DWCN
TS…書き込みデータ線コンタクト、PSUB…P型シリコン
基板、MTL1, MTL2…金属配線層、PS1, PS2, PS3…ポリ
シリコン、SN1, SN2, SN3…トンネル膜、INS1, INS2, I
NS3, INS4, INS5, INS6…絶縁膜、DS1, DS2, DS3, DS4,
DS5…拡散層、SGI…シリコン酸化膜、CRA, CRB…電流
制御部。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5M024 AA04 AA44 AA55 AA62 BB02 BB35 CC02 CC03 CC18 CC54 CC57 CC63 CC74 CC90 FF07 LL11 LL20 PP03 PP05 PP07

Claims

【特許請求の範囲】

【請求項１】複数のデータ線と、前記データ線と交差する複数のワード線と、前記データ線と交差するダミーワード線と、前記複数のワード線とデータ線との交点に配置された複
数のメモリセルからなるメモリセルアレイと、前記ダミーワード線と前記データ線との交点に配置され
たダミーセルと、前記データ線に接続されるセンスアンプとを有し、前記メモリセルはリフレッシュ動作が必要であり、前記メモリセルアレイが、前記ダミーセルと前記センス
アンプとの間に配置されることを特徴とする半導体装
置。
【請求項２】前記データ線は読み出しデータ線と書き込
みデータ線からなり、前記ダミーセルは前記読み出しデ
ータ線ごとに設ける請求項１記載の半導体装置。
【請求項３】前記メモリセルは読み出しMOSトランジス
タと書き込みMOSトランジスタとを含み、前記ダミーセルはダミーの読み出しMOSトランジスタと
ダミーの書き込みMOSトランジスタとを含み、前記ダミーセルの読み出しMOSトランジスタのソース・
ドレイン経路の抵抗値が、前記メモリセルの読み出しMO
Sトランジスタのソース・ドレイン経路の抵抗値の実質
的に２倍である請求項１または請求項２に記載の半導体
装置。
【請求項４】前記メモリセルの書き込みMOSトランジス
タは、チャネル領域にトンネル電流を流し得る少なくと
も一層の絶縁膜を有する請求項３記載の半導体装置。
【請求項５】前記ダミーセルのソース・ドレイン経路の
電圧を、前記メモリセルに記憶された信号を読み出すた
めの参照電圧とする請求項３または請求項４に記載の半
導体装置。
【請求項６】第１及び第２のデータ線が交互に配置され
る複数のデータ線と、前記複数のデータ線と交差する複数のワード線と、前記第１のデータ線と交差する第１のダミーワード線
と、前記第２のデータ線と交差する第２のダミーワード線
と、前記複数のワード線と前記複数のデータ線との交点に配
置された複数のメモリセルからなるメモリセルアレイ
と、前記第１のダミーワード線と前記第１のデータ線との交
点に配置された第１のダミーセルと、前記第２のダミーワード線と前記第２のデータ線との交
点に配置された第２のダミーセルと、前記第１のデータ線に接続される第１のセンスアンプ
と、前記第２のデータ線に接続される第２のセンスアンプと
を有し、前記メモリセルはリフレッシュ動作が必要であり、前記メモリセルアレイが、前記ダミーセルと前記センス
アンプとの間に配置され、かつ、前記メモリセルアレイ
の一方の端に前記第１のダミーワード線が配置され、他
方の端に前記第２のダミーワード線が配置され、前記メモリセルアレイの他方の端に前記第１のセンスア
ンプが配置され、前記メモリセルアレイの一方の端に前
記第２のセンスアンプが配置されることを特徴とする半
導体装置。
【請求項７】前記メモリセルは読み出しMOSトランジス
タと書き込みMOSトランジスタとを含み、前記第１及び第２のデータ線はそれぞれ読み出しデータ
線と書き込みデータ線とからなり、前記第１及び第２のダミーセルはそれぞれの前記読み出
しデータ線ごとに設けられ、かつ、それぞれダミーの読
み出しMOSトランジスタとダミーの書き込みMOSトランジ
スタとを含み、前記第１及び第２のダミーセルの読み出しMOSトランジ
スタの各ソース・ドレイン経路の抵抗値が、前記メモリ
セルの読み出しMOSトランジスタのソース・ドレイン経
路の抵抗値の実質的に２倍である請求項６記載の半導体
装置。
【請求項８】前記メモリセルの書き込みMOSトランジス
タは、チャネル領域にトンネル電流を流し得る少なくと
も一層の絶縁膜を有する請求項７記載の半導体装置。
【請求項９】第１及び第２のデータ線が交互に配置され
る複数のデータ線と、隣り合う前記第１及び第２のデータ線間を接続する読み
出しデータ線接続スイッチと、前記第１のデータ線と交差して前記読み出しデータ接続
スイッチを制御するスイッチ制御線と、前記複数のデータ線と交差する複数のワード線と、前記第１のデータ線と交差するダミーワード線と、前記複数のワード線と前記複数のデータ線との交点に配
置された複数のメモリセルからなるメモリセルアレイ
と、前記ダミーワード線と前記第１のデータ線の交点に配置
されたダミーセルと、前記第１のデータ線に接続される第１のセンスアンプ
と、前記第２のデータ線に接続される第２のセンスアンプと
を有し、前記メモリセルはリフレッシュ動作が必要であり、前記メモリセルアレイが前記ダミーセルと前記第１のセ
ンスアンプとの間に配置され、かつ、前記メモリセルア
レイの一方の端に前記ダミーワード線と前記第２のセン
スアンプが配置され、他方の端に前記読み出しデータ接
続スイッチが配置されることを特徴とする半導体装置。
【請求項１０】前記メモリセルは読み出しMOSトランジ
スタと書き込みMOSトランジスタとを含み、前記第１及び第２のデータ線はそれぞれ読み出しデータ
線と書き込みデータ線とからなり、前記ダミーセルは前記第１の読み出しデータ線ごとに設
けられ、かつ、前記メモリセルと実質的に同じ大きさで
同じ構成のダミーの読み出しMOSトランジスタとダミー
の書き込みMOSトランジスタとを含む請求項９記載の半
導体装置。
【請求項１１】前記メモリセルの書き込みMOSトランジ
スタは、チャネル領域にトンネル電流を流し得る少なく
とも一層の絶縁膜を有する請求項１０記載の半導体装
置。
【請求項１２】複数のデータ線と、前記複数のデータ線の隣り合うデータ線間を接続する複
数の読み出しデータ線接続スイッチと、前記データ線と交差して前記読み出しデータ接続スイッ
チを制御するスイッチ制御線と、前記データ線と交差する複数のワード線と、前記データ線と交差するダミーワード線と、前記複数のワード線と前記複数のデータ線との交点に配
置された複数のメモリセルからなるメモリセルアレイ
と、前記ダミーワード線と前記複数のデータ線の交点に配置
されたダミーセルと、前記データ線に接続されるセンス
アンプとを有し、前記メモリセルはリフレッシュ動作が必要であり、前記メモリセルアレイが前記ダミーセルと前記センスア
ンプとの間に配置され、かつ、前記メモリセルアレイの
一方の端に前記ダミーワード線が配置され、他方の端に
前記読み出しデータ接続スイッチが配置されることを特
徴とする半導体装置。
【請求項１３】前記メモリセルは読み出しMOSトランジ
スタと書き込みMOSトランジスタとを含み、前記データ線はそれぞれ読み出しデータ線と書き込みデ
ータ線とからなり、前記ダミーセルは前記読み出しデータ線ごとに設けら
れ、かつ、前記メモリセルと実質的に同じ大きさで同じ
構成のダミーの読み出しMOSトランジスタとダミーの書
き込みMOSトランジスタとを含む請求項１２記載の半導
体装置。
【請求項１４】前記センスアンプと前記データ線との間
に、読み出し時に前記読み出し接続スイッチを介して接
続される前記ダミーセルと前記メモリセルとのそれぞれ
の読み出しMOSトランジスタに流れる電流を受けて前記
センスアンプの入力端を充電するカレントミラー回路を
設けた請求項１３記載の半導体装置。
【請求項１５】前記メモリセルの書き込みMOSトランジ
スタは、チャネル領域にトンネル電流を流し得る少なく
とも一層の絶縁膜を有する請求項１３または請求項１４
に記載の半導体装置。
【請求項１６】前記メモリセルは読み出しMOSトランジ
スタと書き込みMOSトランジスタとを含み、前記ダミーセルはダミーの読み出しMOSトランジスタと
ダミーの書き込みMOSトランジスタとを含み、前記センスアンプと前記データ線との間に、読み出し時
に前記ダミーセルと前記メモリセルとのそれぞれの読み
出しMOSトランジスタに流れる電流を受けて前記センス
アンプの入力端を充電する異なるミラー比のカレントミ
ラー回路を設けた請求項１または請求項２に記載の半導
体装置。
【請求項１７】前記メモリセルは、最小加工寸法をＦと
したとき、面積が４Ｆ²〜８Ｆ²の間の大きさである請求
項１、６、９または１２記載の半導体装置。
【請求項１８】前記メモリセルは、最小加工寸法をＦと
したとき、面積が４Ｆ²〜６Ｆ²の間の大きさである請求
項１、６、９または１２記載の半導体装置。