JP2002269975A

JP2002269975A - 半導体記憶装置

Info

Publication number: JP2002269975A
Application number: JP2001063747A
Authority: JP
Inventors: Yutaka Ito; 伊藤　　豊
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-03-07
Filing date: 2001-03-07
Publication date: 2002-09-20

Abstract

(57)【要約】【課題】高信頼で大記憶容量化と高速化を実現しつ
つ、使い勝手のよい半導体記憶装置を提供する。【解決手段】書き込み用トランジスタを介して情報電
圧がゲートに与えられたＭＯＳＦＥＴ及びそれと直列形
態に接続された読み出し用トランジスタを含むメモリセ
ルの複数を、書き込み用ワード線の複数と、読み出し用
ワード線の複数と、それと直交する方向に配置されたビ
ット線の複数との交点にそれぞれ設け、情報電圧に対応
して上記ＭＯＳＦＥＴがオフ状態のときに上記プリチャ
ージレベルに対応した第１レベルをビット線に読み出
し、上記メモリセルのＭＯＳＦＥＴがオン状態のときに
は読み出し用トランジスタとにより形成された電流経路
により上記第１レベルとは異なる第２レベルをビット線
に読み出し、かかる２通りの信号を第１のタイミングで
動作する第１の増幅回路と、上記第１のタイミングより
遅れた第２のタイミングで動作し、上記第１の増幅回路
の出力信号を増幅して上記第１の増幅回路の入力に帰還
させて上記読み出し信号の情報保持動作を行う第２の増
幅回路からなるセンス回路でセンスする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体記憶装置
に関し、高信頼で大記憶容量の半導体メモリ回路を備え
たものに利用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体メモリには大別してＲＡＭ（ラン
ダムアクセスメモリ）とＲＯＭ（リードオンメモリ）が
ある。なかでも計算機の主記憶として最も大量に使われ
るのはダイナミックＲＡＭ（ＤＲＡＭ）である。記憶を
蓄えるメモリセルは、一つの蓄積静電容量（キャパシ
タ）とそれに電荷を蓄え読み出すトランジスタから構成
される。このメモリはＲＡＭとして最小の構成要素で実
現されるため、大規模化に適している。従って相対的に
安価で大量に生産されてきた。

【０００３】しかし、ＤＲＡＭの問題点は動作が不安定
になり易いことである。最も大きな不安定要因はメモリ
セル自体に増幅作用がなく、したがってメモリセルから
の読み出し信号電圧が小さく、メモリセルの動作が各種
の雑音の影響を受け易いことである。さらにはメモリセ
ル内に存在するｐｎ接合（リーク）電流によってキャパ
シタに蓄えられた情報電荷は消失してしまう。そこで消
失する前にメモリセルを周期的にリフレッシュ（再生書
きこみ）動作をさせて記憶情報を保持させる。この周期
はリフレッシュ時間と称し、現状では１００ｍｓ程度で
あるが、記憶容量が増大するにつれてますま長くする必
要がある。すなわちリーク電流を抑える必要があるが、
これは素子の微細化とともにますます困難になってきて
いる。

【０００４】上記のようなリフレッシュ動作を省略する
ことを可能とするＰＬＥＤメモリが、特願平１０−２８
０６６３号により提案されている。ＰＬＥＤメモリ（ゲ
インセル）は、安定動作の点では３素子（１ＰＬＥＤ＋
２ＭＯＳ）構造からなる。その読み出しは、排他的論理
和回路を用い、信号無しのときにはセンスの対象となる
一対のビット線の同値によりロウレベルを出力し、信号
量があるときにはセンスの対象となる一対のビット線レ
ベルが異なりハイレベルを出力する。

【０００５】ＰＬＥＤトランジスタは、積層した例えば
５層のポリシリコンの両側に酸化膜を介してゲート電極
が配置されている縦型構造であり、両側のポリシリコン
で形成されたゲート電極が一体で形成され常に等電位で
ある。トランジスタのドレイン−とソース間に設けられ
たポリシリコンをきわめて低濃度リンがドープされたイ
ントリンシックポリシリコン（intrinsic poly Si ）で
トランジスタの基板（チャネル）を構成し、各イントリ
ンシックポリシリコン間には、例えば薄いシリコン窒化
膜から成るトンネル膜が形成されている。トンネル膜
は、トランジスタ形成時に、ドレインあるいはソース領
域の高濃度のリンが内部の低濃度層に拡散しないように
ストッパーの役割をも持つようにされる。ドレイン・ソ
ース間に電流を流すためには、これらの膜厚は余り厚く
ないトンネル膜である必要がある。中央部には、トンネ
ル膜を形成し、トランジスタのオフ電流を小さく抑える
ようにしている。すなわちオフ状態にあるトランジスタ
内のポリシリコンで発生した正孔あるいは電子が、電流
となってドレイン・ソース間を流れないようにするスト
ッパーの役割を持たせることによってリーク電流を理論
的にはゼロにすることができる。

【０００６】

【発明が解決しようとする課題】しかしながら、現在の
製造技術のもとでは、上記のようなＰＬＥＤトランジス
タを形成した場合、上記ドレイン・ソース間のイントリ
ンシックポリシリコンあるいはトンネル膜に生じる欠陥
によって、理論上のようにリーク電流を無視することが
できないことが考えられる。あるいは、後述するように
ＰＬＥＤトランジスタのしきい値電圧を小さく設定した
場合にはリーク電流が流れてしまう。本願発明者におい
ては、上記ＰＬＥＤトランジスタに生じる欠陥やリーク
電流を許容したメモリ回路を構成することを考えた。

【０００７】つまり、ＰＬＥＤトランジスタのリーク電
流によって容量に保持された情報電圧が失われるので、
リフレッシュ動作によって、メモリセルの情報電圧が失
われる前に、それを読み出して増幅してもとの情報電圧
に戻せばよい。しかしながら、上記のような排他的論理
和回路を用いた場合には、リライト等のようなダイナミ
ック型ＲＡＭ互換動作はできないので、上記のようなリ
フレッシュ動作を難しくする。また、ＤＲＡＭと同様な
ＣＭＯＳラッチ回路を用いたセンス方式を適用する場合
には、無信号データの信号をワード線活性化前に作りこ
む必要があり、センス動作が遅くなってしまう。

【０００８】この発明の目的は、高信頼で大記憶容量化
と高速化を実現した半導体記憶装置を提供することにあ
る。この発明の他の目的は、高信頼で大記憶容量化を実
現ししつつ、使い勝手のよい半導体記憶装置を提供する
ことにある。この発明の前記ならびにそのほかの目的と
新規な特徴は、本明細書の記述および添付図面から明ら
かになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。書き込み用トランジスタを介して情報
電圧がゲートに与えられたＭＯＳＦＥＴ及びそれと直列
形態に接続された読み出し用トランジスタを含むメモリ
セルの複数を、書き込み用ワード線の複数と、読み出し
用ワード線の複数と、それと直交する方向に配置された
ビット線の複数の交点のそれぞれに設け、上記情報電圧
に対応して上記ＭＯＳＦＥＴがオフ状態のときに上記プ
リチャージレベルに対応した第１レベルと、上記メモリ
セルのＭＯＳＦＥＴがオン状態のときには読み出し用ト
ランジスタとにより形成された電流経路により上記第１
レベルとは異なる第２レベルとをビット線に読み出し、
かかる信号を第１のタイミングで動作する第１の増幅回
路と、上記第１のタイミングより遅れた第２のタイミン
グで動作し、上記第１の増幅回路の出力信号を増幅して
上記第１の増幅回路の入力に帰還させて上記読み出し信
号の情報保持動作を行う第２の増幅回路からなるセンス
回路でセンスする。

【００１０】

【発明の実施の形態】図１には、この発明に係る半導体
記憶装置のメモリアレイとその周辺回路の一実施例の回
路図が示されている。この実施例のメモリセルの概略
は、次の通りである。メモリセルＭＣとして３素子（１
ＰＬＥＤ＋２ＭＯＳ）構造のＰＬＥＤセルを用いる。書
き込みワード線ＷＷＬ、読み出しワード線ＲＷＬと、ビ
ット線ＢＬ（ＢＬＢ）の交点にメモリセルが設けられ
る。この実施例では、特に制限されないが、相補のビッ
ト線ＢＬ０とＢＬ０Ｂとがセンスアンプの両側に延長す
るよう設けられ、公知のＤＲＡＭにおけるいわゆる１交
点方式又はオープンビット線方式と同様にされる。ＰＬ
ＥＤトランジスタは、後述するようにバリヤ絶縁膜の構
造を持つトランジスタであり、例えばＳＯＩ（Ｓilicon
on Ｉnsulator) で、完全空乏型ＭＯＳ（チャネル部が
導体）からなる。

【００１１】上記ビット線ＢＬ０と書き込みワード線Ｗ
ＷＬ０及び読み出しワード線ＥＷＬ０の交点に設けられ
たメモリセルは、上記のＰＬＥＤトランジスタＱ１０と
センスＭＯＳＦＥＴＱ２０及びスイッチＭＯＳＦＥＴＱ
３０からなる。ＰＬＥＤトランジスタＱ１０のゲート
は、それに対応した書き込みワード線ＷＷＬ０に接続さ
れ、ソース，ドレインの一方はビット線ＢＬ０に接続さ
れ、他方は蓄積ノードとされてＭＯＳＦＥＴＱ２０のゲ
ートに接続される。このセンスＭＯＳＦＥＴＱ２０のソ
ース，ドレインの一方は、電源電圧ＶＤＬに接続され、
ソース，ドレインの他方はスイッチＭＯＳＦＥＴＱ３０
に接続されている。

【００１２】スイッチＭＯＳＦＥＴＱ３０のゲートは読
み出しワード線ＲＷＬ０に接続され、ソース，ドレイン
の―方は、センスＭＯＳＦＥＴＱ２０に接続され、ソー
ス，ドレインの他方はビット線ＢＬ０に接続されされて
いる。他の例示的に示されたビット線ＢＬ１〜ＢＬｎ＋
１、及びワード線（ＷＷＬ１，ＲＷＬ１〜ＷＷＬ５，Ｒ
ＷＬ５のそれぞれの交点においても、前記同様にメモリ
セルが配置される。特に制限されないが、ビット線方向
に並べられるメモリセルは、スイッチＭＯＳＦＥＴＱ３
０又はセンスＭＯＳＦＥＴＱ２０が交互に互いに隣接す
るようにミラー反転した形態で配置される。

【００１３】例示的に示されたビット線ＢＬ０，ＢＬ０
Ｂ及びＢＬｎ，ＢＬｎＢには、回路の接地電位ＶＳＳの
ようなプリチャージ電圧を与えるＭＯＳＦＥＴが設けら
れる。センスアンプは、Ｐチャンネル型ＭＯＳＦＥＴＱ
１とＮチャンネル型ＭＯＳＦＥＴＱ２からなるＣＭＯＳ
インバータ回路と、同様にＰチャンネル型ＭＯＳＦＥＴ
Ｑ３とＮチャンネル型ＭＯＳＦＥＴＱ４からなるＣＭＯ
Ｓインバータ回路の入力と出力とが交差接続されてラッ
チ形態にされる。

【００１４】上記ＭＯＳＦＥＴＱ１のソースが接続され
る共通ソース線ＳＤＰ１には、第１タイミングに対応し
て動作電圧ＶＤＬが供給され、上記ＭＯＳＦＥＴＱ２の
ソースが接続される共通ソース線ＳＤＮ１には、第１タ
イミングに対応して動作電圧ＶＳＳが供給されて動作状
態にされる。上記ＭＯＳＦＥＴＱ３のソースは共通ソー
ス線ＳＤＰ２に接続されて、第２タイミングに対応して
動作電圧ＶＤＬが供給され、上記ＭＯＳＦＥＴＱ４のソ
ースには、第２タイミングに対応して動作電圧ＶＳＳが
供給されて動作状態にされる。

【００１５】上記第１のタイミングと第２のタイミング
は、一定の時間差を持って設定される。上記第１と第２
のタイミングは、センスアンプを中心にして両側に設け
られるビット線ＢＬ又はＢＬＢに対応していずれかが先
行するように設定される。例えば、ワード線ＲＷＬによ
り選択されたメモリセルがビット線ＢＬ側に設けられた
場合、かかるビット線ＢＬに入力が接続されたＣＭＯＳ
インバータ回路（Ｑ１とＱ２）に対応した共通ソース線
ＳＤＰ１，ＳＤＮ１に対応した第１タイミングに対して
一定時間遅れて第２タイミングが設定される。逆に、ワ
ード線ＲＷＬにより選択されたメモリセルがビット線Ｂ
ＬＢ側に設けられた場合、かかるビット線ＢＬＢに入力
が接続されたＣＭＯＳインバータ回路（Ｑ３とＱ４）に
対応した共通ソース線ＳＤＰ２，ＳＤＮ２に対応した第
２タイミングに対して一定時間遅れて第１タイミングが
設定される。

【００１６】図２には、図１のメモリセルの読み出し動
作、再書き込み動作及び反転書き込み動作の一例を説明
するためのタイミング図が示されている。半導体記憶装
置がスタンバイ（Standby)状態のとき、プリチャージ信
号ＰＲＥはハイレベルとされて、上記プリチャージＭＯ
ＳＦＥＴをオン状態にする。これにより、ビット線ＢＬ
０，ＢＬ０Ｂ等は共にロウレベルにプリチャージされ
る。

【００１７】半導体記憶装置に読み出し又は書き込み等
の動作が指示されると、プリチャージ信号ＰＲＥはロウ
レベルにされて、上記プリチャージＭＯＳＦＥＴがオフ
状態となり、ビット線ＢＬ０，ＢＬ０Ｂ等はフローティ
ング状態で上記ロウレベルを維持する。読み出し用ワー
ド線ＲＷＬが選択される。特に制限されないが、これと
同期して、選択された読み出し用ワード線ＲＷＬに対応
したビット線ＢＬ０等に入力端子が接続されたＣＭＯＳ
インバータ回路（Ｑ１，Ｑ２）を動作状態する第１タイ
ミングが選ばれて活性化信号ＳＡＰ１をハイレベルにす
る。

【００１８】上記ＣＭＯＳインバータ回路のＰチャンネ
ル型ＭＯＳＦＥＴＱ１のソースが接続される共通ソース
線ＳＰＤ１に電圧ＶＤＬを与えるＭＯＳＦＥＴが、Ｐチ
ャンネル型ＭＯＳＦＥＴなら、そのゲートには上記活性
化信号ＳＰＡ１の反転信号が供給される。上記共通ソー
ス線ＳＰＤ１に電圧ＶＤＬを与えるＭＯＳＦＥＴが、Ｎ
チャンネル型なら、そのゲートには上記活性化信号ＳＡ
Ｐ１のハイレベルは、上記ＶＤＬに対してかかる駆動Ｍ
ＯＳＦＥＴのしきい値電圧分だけ高くされた昇圧電圧Ｖ
ＰＰ等にされる。もしも、上記ＶＤＬが電源電圧ＶＣＣ
に対して降圧された電圧であり、ＶＣＣ−ＶＤＬが、上
記ＭＯＳＦＥＴのしきい値電圧と同じかそれよりも大き
いときには、上記活性化信号ＳＡＰ１のハイレベルはＶ
ＣＣを用いることができる。

【００１９】上記読み出し用ワード線ＲＷＬに対応して
活性化信号ＳＡＰ１が発生されると、上記ＣＭＯＳイン
バータ回路（Ｑ１とＱ２）が動作状態となり、ビット線
ＢＬのロウレベルを増幅するので、その出力信号、つま
りはビット線ＢＬＢ側を点線で示すように一時的にハイ
レベルに持ち上げる。もしも、選択されたメモリセルの
センスＭＯＳＦＥＴＱ２０がオン状態なら、読み出し用
ワード線ＲＷＬの選択によってＭＯＳＦＥＴＱ３０がオ
ン状態となり、ビット線ＢＬを動作電圧ＶＤＬに向かっ
てチャージアップするので、ＣＭＯＳインバータ回路
（Ｑ１，Ｑ２）の出力信号はロウレベルに戻る。つま
り、ビット線ＢＬＢは接地電位のようなロウレベルに戻
される。

【００２０】そして、遅れて設定された第２タイミング
では活性化信号ＳＡＰ２が発生されると、上記ＣＭＯＳ
インバータ回路（Ｑ３とＱ４）が動作状態となり、ＣＭ
ＯＳインバータ回路（Ｑ１とＱ２）の増幅信号を増幅し
て、その増幅信号をビット線ＢＬ側に帰還させるので、
ビット線ＢＬとＢＬＢとは動作電圧ＶＤＬのようなハイ
レベルと回路の接地電位ＶＳＳのようなロウレベルに増
幅される。これにより、センスＭＯＳＦＥＴＱ２０のゲ
ートに蓄積された情報電圧のハイレベルの読み出し（"
1"READ)が行われる。

【００２１】上記読み出し後に、上記センスＭＯＳＦＥ
ＴＱ２０のゲートにセンス増幅されたハイレベルを再書
き込みするなら、読み出し用ワード線ＲＷＬをロウレベ
ルの非選択状態に、書き込みワード線ＷＷＬをハイレベ
ルの選択レベルとする。これにより、ＰＬＥＤトランジ
スタＱ１０がオン状態となり、ビット線ＢＬの増幅され
たハイレベルを上記センスＭＯＳＦＥＴＱ２０のゲート
に再書き込（Re-WRITE) が行われる。この動作はメモリ
セルのリフレッシュ動作と同じである。もしも、上記読
み出し動作の後に反転書き込みを行うなら、公知のＤＲ
ＡＭと同様に図示しない入出力線から書き込み信号を供
給して、上記ラッチ回路を反転させる。つまり、書き込
み信号によりビット線ＢＬをロウレベルに、ビット線Ｂ
ＬＢをハイレベルにすればよい。

【００２２】上記読み出し用ワード線ＲＷＬに対応して
活性化信号ＳＡＰ１が発生したとき、選択されたメモリ
セルのセンスＭＯＳＦＥＴＱ２０がオフ状態なら、読み
出し用ワード線ＲＷＬの選択によってＭＯＳＦＥＴＱ３
０がオン状態となっても、ビット線ＢＬはロウレベルの
ままとなる。したがって、ビット線ＢＬは、上記活性化
信号ＳＡＰ１によって動作状態にされるＣＭＯＳインバ
ータ回路（Ｑ１，Ｑ２）により動作電圧ＶＤＬに向かっ
てチャージアップされるので、遅れて設定された第２タ
イミングでは活性化信号ＳＡＰ２が発生されて上記ＣＭ
ＯＳインバータ回路（Ｑ３とＱ４）が動作状態となる
と、ＣＭＯＳインバータ回路（Ｑ１とＱ２）のハイレベ
ルの増幅信号を増幅して、その反転信号であるロウレベ
ルをビット線ＢＬ側に帰還させるので、ビット線ＢＬと
ＢＬＢとは回路の接地電位ＶＳＳのようなロウレベルと
動作電圧ＶＤＬのようなハイレベルに増幅される。これ
により、センスＭＯＳＦＥＴＱ２０のゲートに蓄積され
た情報電圧のロウレベルの読み出し（"0"READ)が行われ
る。

【００２３】上記とは逆に、ビット線ＢＬＢ側の読み出
し用ワード線ＲＷＬが選択されると、これと同期して、
上記選択された読み出し用ワード線ＲＷＬに対応したビ
ット線ＢＬ０Ｂ等に入力端子が接続されたＣＭＯＳイン
バータ回路（Ｑ３，Ｑ４）を動作状態する第２タイミン
グが選ばれて活性化信号ＳＡＰ２をハイレベルにする。
これにより、ＣＭＯＳインバータ回路（Ｑ３とＱ４）が
動作状態となり、その増幅信号を遅れて設定された第１
タイミングでは活性化信号ＳＡＰ１が発生されて上記Ｃ
ＭＯＳインバータ回路（Ｑ１とＱ２）を動作状態とし
て、その反転信号をビット線ＢＬＢ側に帰還させるとい
う増幅動作を行う。

【００２４】この実施例では、上記のようにセンスアン
プでは２つのＣＭＯＳインバータ回路の動作タイミング
に時間差を持たせることにより、常に選択されたメモリ
セルが接続されたビット線ＢＬ（又はＢＬＢ）の信号を
ラッチする。したがって、読み出しワード線ＲＷＬとほ
ぼ同じタイミングでセンスアンプを活性化でき、ＤＲＡ
Ｍのように相補ビット線ＢＬとＢＬＢに、センスアンプ
の入力感度に対応した微小電圧差が得られるまで待つ必
要がなく高速動作となる。そして、メモリセルに記憶さ
れた情報電圧を増幅された信号がビット線に与えられる
ので、書き込み用ワード線を選択するだけで再書き込
み、つまりは記憶電圧のリフレッシュを実施することが
できる。

【００２５】図３には、この発明に係る半導体記憶装置
のメモリアレイとその周辺回路の他の一実施例の回路図
が示されている。この実施例のメモリセルの概略は、次
の通りである。メモリセルＭＣとして３素子（１ＰＬＥ
Ｄ＋２ＭＯＳ）構造のＰＬＥＤセルを用いる。この実施
例では、ワード線ＷＬ、書き込み用ビット線ＷＢＬと読
み出しビット線ＲＢＬとの交点にメモリセルが設けられ
る。この実施例では、特に制限されないが、センスアン
プがその両側に設けられるビット線に対して共通に用い
られるという、いわゆるシェアードセンスアンプ方式と
される。

【００２６】上記書き込みビット線ＷＢＬ０及び読み出
しビット線ＲＢＬ０とワード線ＷＬ０の交点に設けられ
たメモリセルは、上記のＰＬＥＤトランジスタＱ１０と
センスＭＯＳＦＥＴＱ２０及びスイッチＭＯＳＦＥＴＱ
３０からなる。ＰＬＥＤトランジスタＱ１０のゲートと
スイッチＭＯＳＦＥＴＱ３０のゲートは、それに対応し
たワード線ＷＬ０に接続され、ソース，ドレインの一方
は書き込みビット線ＷＢＬ０に接続され、他方は蓄積ノ
ードとされてＭＯＳＦＥＴＱ２０のゲートに接続され
る。このセンスＭＯＳＦＥＴＱ２０のソース，ドレイン
の一方は、回路の接地電位ＶＳＳに接続され、ソース，
ドレインの他方はスイッチＭＯＳＦＥＴＱ３０に接続さ
れている。

【００２７】スイッチＭＯＳＦＥＴＱ３０のゲートは、
上記のようにＰＬＥＤトランジスタＱ１０と同様にワー
ド線ＷＬ０に接続され、ソース，ドレインの―方は、セ
ンスＭＯＳＦＥＴＱ２０に接続され、ソース，ドレイン
の他方は読み出し用ビット線ＲＢＬ０に接続されされて
いる。他の例示的に示されたワード線ＷＬ１〜ＷＬ５及
びビット線（ＷＢＬ１，ＲＢＬ１〜ＷＢＬｎ＋１，ＲＢ
Ｌｎ＋１）のそれぞれの交点においても、前記同様にメ
モリセルが配置される。特に制限されないが、ビット線
方向に並べられるメモリセルは、スイッチＭＯＳＦＥＴ
Ｑ３０又はセンスＭＯＳＦＥＴＱ２０が交互に互いに隣
接するようにミラー反転した形態で配置される。

【００２８】センスアンプは、前記実施例と同様にＰチ
ャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型ＭＯＳＦ
ＥＴＱ２からなるＣＭＯＳインバータ回路と、同様にＰ
チャンネル型ＭＯＳＦＥＴＱ３とＮチャンネル型ＭＯＳ
ＦＥＴＱ４からなるＣＭＯＳインバータ回路の入力と出
力とが交差接続されてラッチ形態にされる。

【００２９】上記読み出し用ビット線ＲＢＬ側に入力端
子が接続されるＣＭＯＳインバータ回路のＭＯＳＦＥＴ
Ｑ１のソースが接続される共通ソース線ＳＤＰ１には、
第１タイミングに対応して動作電圧ＶＤＬが供給され、
上記ＭＯＳＦＥＴＱ２のソースが接続される共通ソース
線ＳＤＮ１には、第１タイミングに対応して動作電圧Ｖ
ＳＳが供給されて動作状態にされる。あるいは、上記読
み出し用ビット線ＲＢＬ側に入力端子が接続されるＣＭ
ＯＳインバータ回路のＭＯＳＦＥＴＱ１のソースが接続
される共通ソース線ＳＤＰ１にＶＤＬを定常的に供給
し、上記ＭＯＳＦＥＴＱ２のソースが接続される共通ソ
ース線ＳＤＮ１にＶＳＳを定常的に供給する構成であっ
てもよい。

【００３０】上記書き込み用ビット線ＷＢＬ側に入力端
子が接続されるＣＭＯＳインバータ回路のＭＯＳＦＥＴ
Ｑ２のソースが接続される共通ソース線ＳＤＰ２には、
第２タイミングに対応して動作電圧ＶＤＬが供給され、
上記ＭＯＳＦＥＴＱ４のソースが接続される共通ソース
線ＳＤＮ２には、第２タイミングに対応して動作電圧Ｖ
ＳＳが供給されて動作状態にされる。この第２のタイミ
ングは、前記図１の実施例とは異なり、ワード線ＷＬが
読み出し用の第１レベルにされて常に一定時間遅れて発
生させられる。

【００３１】上記センスアンプの一対の入出力ノード
は、シェアード選択ＭＯＳＦＥＴＱ５とＱ６を介して左
側に設けられる書き込み用ビット線ＷＢＬ及び読み出し
用ビット線ＲＢＬと接続され、シェアード選択ＭＯＳＦ
ＥＴＱ７ときＱ８を介して、図示しないが、右側に設け
られる書き込み用ビット線ＷＢＬと読み出し用ビット線
ＲＢＬと接続される。そして、上記一対の入出力ノード
のうち、書き込み用ビット線に対応したノードには、プ
リチャージ信号ＰＲＥによってオン状態にされてロウレ
ベルにプリチャージするＮチャンネル型ＭＯＳＦＥＴＱ
９が設けられ、読み出し用ビット線に対応したノードに
は、プリチャージ信号ＰＲＥＢによってオン状態にされ
てハイレベルにプリチャージするＰチャンネル型ＭＯＳ
ＦＥＴＱ１０が設けられる。

【００３２】図４には、図３のメモリセルの読み出し動
作、再書き込み動作及び反転書き込み動作の一例を説明
するためのタイミング図が示されている。半導体記憶装
置がスタンバイ（Standby)状態のとき、プリチャージ信
号ＰＲＥはハイレベルとされて、前記プリチャージＭＯ
ＳＦＥＴＱ９をオン状態にする。これにより、書き込み
用ビット線ＷＢＬ０等は、このとき選択信号ＳＨＲＲの
ハイレベルによりオン状態のシェアード選択ＭＯＳＦＥ
ＴＱ５等を介して共にロウレベルにプリチャージされ
る。反転のプリチャージ信号ＰＲＥＢはロウレベルとさ
れて、前記プリチャージＭＯＳＦＥＴＱ１０をオン状態
にする。

【００３３】これにより、読み出し用ビット線ＲＢＬ０
等は、このとき上記選択信号ＳＨＲＲのハイレベルによ
りオン状態のシェアード選択ＭＯＳＦＥＴＱ６等を介し
て共にハイレベルにプリチャージされる。なお、センス
アンプの左右いずれのワード線ＷＬが選択されるか不明
な場合、ＤＲＡＭと同様に選択信号ＳＨＲＲとＳＨＬＲ
を共にプリチャージ期間ハイレベルにし、左右いずれの
ワード線ＷＬが選択されてもよいようする。そして、ワ
ード線ＷＬの選択前に非選択側のビット線に対応した選
択信号、例えばＳＨＬＲをロウレベルにするものであっ
てもよい。

【００３４】半導体記憶装置に読み出し又は書き込み等
の動作が指示されると、プリチャージ信号ＰＲＥはロウ
レベルに、ＰＲＥＢはハイレベルされて、上記プリチャ
ージＭＯＳＦＥＴＱ９とＱ１０がオフ状態となり、書き
込み用ビット線ＢＬ０等はフローティング状態で上記ロ
ウレベルを維持し、読み出し用ビット線ＲＬ０等はフロ
ーティング状態で上記ハイレベルを維持する。ワード線
ＷＬは、スイッチＭＯＳＦＥＴＱ３０がオン状態で、Ｐ
ＬＥＤトランジスタがオフ状態となる第１選択レベルに
される。もしも、選択されたメモリセルのセンスＭＯＳ
ＦＥＴＱ２０がオン状態なら、上記ワード線ＷＬの選択
によってＭＯＳＦＥＴＱ３０がオン状態となり、読み出
し用ビット線ＲＢＬをロウレベル側にディスチャージさ
せる。ＣＭＯＳインバータ回路（Ｑ１，Ｑ２）は、前記
のように信号ＳＡＰ１等により定常的に動作状態、ある
いはワード線ＷＬの上記選択動作に対応して動作状態に
されるので、上記読み出し用ビット線ＲＢＬの変化に対
応した出力信号（ＷＢＬ）を形成する。

【００３５】そして、遅れて設定された第２タイミング
では活性化信号ＳＡＰ２が発生されると、上記ＣＭＯＳ
インバータ回路（Ｑ３とＱ４）が動作状態となり、ＣＭ
ＯＳインバータ回路（Ｑ１とＱ２）の増幅信号を増幅し
て、その増幅信号を読み出し用ビット線ＲＢＬ側に帰還
させるので、ビット線ＲＢＬとＷＬＢとは動作電圧ＶＤ
Ｌのようなハイレベルと回路の接地電位ＶＳＳのような
ロウレベルに増幅される。これにより、センスＭＯＳＦ
ＥＴＱ２０のゲートに蓄積された情報電圧のハイレベル
の読み出し（"1"READ)が行われる。

【００３６】上記読み出し後に、上記センスＭＯＳＦＥ
ＴＱ２０のゲートにセンス増幅されたハイレベルを再書
き込みするなら、ワード線ＷＬをＰＬＥＤトランジスタ
をオン状態させるような第２レベルの選択レベルとす
る。これにより、ＰＬＥＤトランジスタＱ１０がオン状
態となり、上記書き込み用ビット線ＷＢＬの増幅された
ハイレベルを上記センスＭＯＳＦＥＴＱ２０のゲートに
再書き込（Re-WRITE) が行われる。この動作はメモリセ
ルのリフレッシュ動作と同じである。もしも、上記読み
出し動作の後に反転書き込みを行うなら、公知のＤＲＡ
Ｍと同様に図示しない入出力線から書き込み信号を供給
して、上記ラッチ回路を反転させる。つまり、書き込み
信号によりビット線ＷＢＬをロウレベルにすれば、ロウ
レベルの書き込みが実施される。

【００３７】上記ワード線ＷＬにより選択されたメモリ
セルのセンスＭＯＳＦＥＴＱ２０がオフ状態なら、セン
スＭＯＳＦＥＴＱ２０がオフ状態であるので、読み出し
用ビット線ＲＢＬはハイレベルのままとなる。したがっ
て、インバータ回路（Ｑ１とＱ２）の出力信号はロウレ
ベルとなり、書き込み用ビット線ＷＢＬもロウレベルの
まま維持する。遅れて設定された第２タイミングでは活
性化信号ＳＡＰ２が発生されて上記ＣＭＯＳインバータ
回路（Ｑ３とＱ４）が動作状態となると、ＣＭＯＳイン
バータ回路（Ｑ１とＱ２）のロウレベルの増幅信号を増
幅して、その反転信号であるハイレベルの信号を読み出
し用ビット線ＲＢＬ側に帰還させるので、ビット線ＲＢ
ＬとＷＬＢのハイレベルとロウレベルはラッチされる。
これにより、センスＭＯＳＦＥＴＱ２０のゲートに蓄積
された情報電圧のロウレベルの読み出し（"0"READ)が行
われる。

【００３８】上記動作は、センスアンプの右側のワード
線ＷＬが選択された場合でも、読み出し用ビット線ＲＢ
Ｌに読み出し信号が伝えられ、それをＣＭＯＳインバー
タ回路（Ｑ１とＱ２）からなる増幅回路で反転増幅し
て、書き込み用ビット線ＷＢＬを駆動するので、前記動
作と全く同じ動作を行うものである。このときには、選
択信号ＳＨＬＲによって選択ＭＯＳＦＥＴＱ７とＱ８等
がオン状態にされて、センスアンプの増幅信号が右側の
ビット線ＲＢＬ，ＷＢＬに伝えられる。

【００３９】この実施例でも、前記同様にセンスアンプ
では２つのＣＭＯＳインバータ回路の動作タイミングに
時間差を持たせることにより、常に選択されたメモリセ
ルからの信号が伝えられる読み出し用ビット線ＲＢＬに
対応してラッチする。したがって、前記のようにＣＭＯ
Ｓインバータ回路（Ｑ１とＱ２）は、常に動作状態にす
ることができ、タイミング制御が簡単となる。また、Ｄ
ＲＡＭの相補ビット線のように寄生容量のアンバランス
が問題になることはない。つまり、読み出し用ビット線
と書き込み用ビット線の寄生容量にアンバランスが生じ
ても、この実施例のセンスアンプでは、読み出し用ビッ
ト線ＲＢＬの信号をＣＭＯＳバッファでドライブするだ
けなので問題ない。

【００４０】図５には、この発明に係るメモリセルの一
実施例の概略パターン図が示されている。図６には、図
５のＡ−Ａ’断面図が、図７にはＢ−Ｂ’断面図が示さ
れている。図６は、メモリセルのビット線ＢＬの延長方
向での断面であり、図７はワード線方向での断面図であ
る。

【００４１】図６及び図７の断面図のように、ＰＬＥＤ
トランジスタＱ１０は、積層した５層のポリシリコン
（ n+ poly Si - intrinsic poly Si - n+ poly Si）の
両側にト酸化膜を介してゲート電極が配置されている縦
型構造に大きな特徴がある。実際には両側のポリシリコ
ンで形成されたゲート電極は、一体で形成され常に等電
位である。ビット線ＢＬと記憶ノードに対応したポリシ
リコンは、ポリシリコンに１０²⁰ｃｍ^-3程度のリンがド
ープされており、トランジスタのドレインＤ（あるいは
ソースＳ）とソース（あるいはドレイン）を構成する。
その間に設けられたポリシリコンはきわめて低濃度（１
０¹⁵〜１０¹⁷ｃｍ^-3程度）にリンがドープされたイント
リンシックポリシリコン（intrinsic poly Si ）でトラ
ンジスタの基板（チャネル）を構成する。

【００４２】各イントリンシックポリシリコン間には、
例えば薄い（２〜３ｎｍ）シリコン窒化膜（Ｓｉ３Ｎ
４）から成るトンネル膜が形成されている。トンネル膜
は、トランジスタ形成時に、ドレインあるいはソース領
域の高濃度のリンが内部の低濃度層に拡散しないように
ストッパーの役割をも持つようにされる。ドレイン・ソ
ース間に電流を流すためには、これらの膜厚は余り厚く
ないトンネル膜である必要がある。中央部には、図示し
ないがトンネル膜を形成し、トランジスタのオフ電流を
小さく抑えるようにしてもよい。すなわちオフ状態にあ
るトランジスタ内のポリシリコンで発生した正孔あるい
は電子が、電流となってドレイン・ソース間を流れない
ようにするストッパーの役割を持たせることによって、
理論的にはリーク電流を実質的にゼロにすることができ
る。

【００４３】このＰＬＥＤトランジスタＱ１０のゲート
に十分高い正の電圧を印加すると、このトンネル膜のポ
テンシャル障壁は下がるのでドレイン・ソース間に十分
大きなオン電流が流れる。もちろんオフ電流の目標値に
よっては、この実施例のように中央トンネル膜を設けな
いようにしてもよい。また中央膜を複数から１層と仮定
したが必要に応じて多層から成るトンネル膜でもよい。
同図のＢＭＯＳの代表寸法は、ｌ＝０．４μｍ，ｄ＝
０．２μｍ，ｔｏｘ＝１０ｎｍ程度である。この種のト
ランジスタは、トンネル膜厚を適当に選ぶと、基板濃度
のきわめて低い通常の横形ＭＯＳトランジスタと類似の
電流・電圧特性を得ることができる。

【００４４】例えば、１０年間の不揮発特性を保証する
ためのドレイン・ソース間に流れる電流（ＩＤＳ）の許
容最大値（ｉ）を求めると次の通りとなる。記憶ノード
（Ｎ）の容量（Ｃ）を５ｆＦ、１０年間（Δｔ）で許容
される記憶ノード電圧の低下（ΔＶ）を０．１Ｖとする
と、ｉ＝Ｃ・ΔＶ／Δｔ＝１．６×１０^-24Ａとなる。
一方、通常の回路設計ではＰＬＥＤトランジスタのしき
い値電圧ＶＷＴはＩＤＳ＝１０^-8Ａ程度の電流を流すた
めのゲート・ソース電圧（ＶＧＳ）で定義される。１０
^-24Ａから１０^-8Ａの電流領域ではＩＤＳとＶＧＳの関
係はセミログで表すと直線になるから、ＩＤＳを１桁増
加させるＶＧＳの値を１００ｍＶとすると、ＶＴＷ０．
１（Ｖ／桁）×１６（桁）＝１．６Ｖとなる。このしき
い値電圧ＶＴＷの値はトランジスタ（ＱＷ）をほぼ１０
年間オフにするための最小値である。実際の設計ではし
きい値電圧ＶＴＷのばらつきや温度特性を考慮して、標
準的なしきい値電圧ＶＴＷは２Ｖに設定される。

【００４５】メモリセル１個のデータは保持時間が１日
程度でもよい場合には、許容電流の最大値は１０^-20Ａ
程度であるから、ＶＴＷ０．１（Ｖ／桁）×１２（桁）
＝１．２Ｖでよい。製造ばらつきを考慮すると、標準的
なしきい値電圧ＶＴＷを１．６Ｖに設定すればよい。し
たがって不揮発動作に比べて、要求されるワード電圧の
最大値（ＶＤＤ＋ＶＴＷ以上）はしきい値電圧ＶＴＷが
低くなった分だけ小さくなるので、メモリセル内の書き
込みトランジスタ（ＱＷ）やワード線を駆動する周辺回
路内のトランジスタに対する破壊耐圧への要求は緩和さ
れる。

【００４６】この場合には、ＤＲＡＭで周知のリフレッ
シュ動作を行えばメモリセルのデータは保持される。す
なわちワード線を駆動して前述の読み出し・再書き込み
をする動作を各ワード線に順序に周期的に行えばよい。
ただし、１日に１回程度ですむのでＤＲＡＭに比べては
るかにリフレッシュ動作の負担が軽くなり、実質的に不
揮発性メモリとして扱うこともできる。リーク電流が欠
陥等により前記理論値よりも大きくなった場合でも、前
記のようなセンスアンプを用いた場合には、そのリフレ
ッシュ動作が容易であり、その周期をメモリセルのデー
タ保持時間に設定すれば、ＤＲＡＭと同様に扱うことが
できる。この場合でも、必要なリフレッシュ周期はＤＲ
ＡＭに比べて大幅に長くできるから使い勝手がよい。そ
して、ワード線の選択毎にＤＲＡＭのようにリフレッシ
ュを必要としないから、消費電力も小さくできる。

【００４７】図７において、ソース，ドレイン拡散層ｎ
＋の間に、前記ＰＬＥＤトランジスタのソース，ドレイ
ンからなる記憶ノード（蓄積ノード）がゲート電極とす
るセンスＭＯＳＦＥＴＱ２０が形成され、それと直列に
接続される選択ＭＯＳＦＥＴＱ３０は、読み出しワード
線ＲＷＬを上記記憶ノードと並べて配置させることによ
り２つのＭＯＳＦＥＴＱ２０とＱ３０をチャネル電流方
向に並べて一体的に形成される。

【００４８】センスＭＯＳＦＥＴＱ２０と選択ＭＯＳＦ
ＥＴＱ３０の電流は、基板表面と平行に流れるのに対
し、ＰＬＥＤトランジスタＱ１０の電流はそれと垂直方
向に流れる。このために、３トランジスタ構成でありな
がら、小面積で表面の凹凸の少ないメモリセルを製造す
ることがてのる。したがってメモリチップは、比較的に
作り易くなり低価格になる。

【００４９】この実施例のメモリセルは、前述のように
ＰＬＥＤトランジスタＱ１０のしきい値電圧（ＶＴＷ）
さえ正しく設定すれば、データ保持時間も十分長く、ま
たアルファ線などの入射によるソフトエラーに対しても
著しく強くなる。すなわちメモリセルの蓄積ノードには
ｐｎ接合がないので、前記公知のメモリセルのように書
き込みトランジスタとしてＭＯＳＦＥＴを用いた場合の
ような接合リーク電流はない、またアルファ線が照射さ
れセル内部に電子・正孔対が発生しても、トンネル膜が
電子と正孔のそれぞれの流れに対してストッパーとなる
ためにセル内のポテンシャルを変化させることはない。
これにより、理論的には不揮発メモリとして動作させる
ことができるものである。

【００５０】上記の実施例から得られる作用効果は、下
記の通りである。（１）情報電圧をそのゲートに保持するＭＯＳＦＥＴ
と、上記情報電圧を上記ＭＯＳＦＥＴのゲートに与える
書き込み用トランジスタと、上記ＭＯＳＦＥＴと直列形
態に接続された読み出し用トランジスタとを含むメモリ
セルの複数と、上記書き込み用トランジスタをアドレス
信号に従ってスイッチ制御する書き込み用ワード線の複
数と、上記読み出し用トランジスタをアドレス信号に従
ってスイッチ制御する読み出し用ワード線の複数と、上
記書き込み用ワード線及び読み出し用ワード線と直交す
る方向に配置されたビット線の複数とでメモリアレイを
構成し、上記ビット線にプリチャージ回路によりプリチ
ャージ電圧を与え、上記情報電圧に対応して上記ＭＯＳ
ＦＥＴがオフ状態のときに上記プリチャージレベルに対
応した第１レベルと、上記メモリセルのＭＯＳＦＥＴが
オン状態のときには読み出し用トランジスタとにより形
成された電流経路により上記第１レベルとは異なる第２
レベルとをビット線に出力させ、かかるビット線に読み
出された信号を受けて第１のタイミングで動作する第１
の増幅回路と、上記第１のタイミングより遅れた第２の
タイミングで動作し、上記第１の増幅回路の出力信号を
増幅して上記第１の増幅回路の入力に帰還させて上記読
み出し信号の情報保持動作を行う第２の増幅回路とでセ
ンスすることにより、高速でしかもメモリセルの情報を
増幅した電圧をビット線に与えることができるから再書
き込みが容易で、使い勝手のよい半導体記憶装置を得る
ことができるという効果が得られる。

【００５１】（２）情報電圧をそのゲートに保持する
ＭＯＳＦＥＴと、上記情報電圧を上記ＭＯＳＦＥＴのゲ
ートに与える書き込み用トランジスタと、上記ＭＯＳＦ
ＥＴと直列形態に接続された読み出し用トランジスタと
を含むメモリセルの複数と、上記書き込み用トランジス
タと読み出し用トランジスタをアドレス信号に従ってス
イッチ制御するワード線の複数と、上記ワード線と直交
する方向に配置され、上記書き込み用トランジスタに対
応して設けられた書き込み用ビット線の複数と、上記ワ
ード線と直交する方向に配置され、上記読み出し用トラ
ンジスタに対応して設けられた読み出し用ビット線の複
数とでメモリアレイを構成し、上記書き込み用ビット線
及び読み出し用ビット線のそれぞれに所定のプリチャー
ジ電圧を与えるプリチャージ回路を設け、上記読み出し
用ビット線において情報電圧に対応して上記ＭＯＳＦＥ
Ｔがオフ状態のときに上記プリチャージレベルに対応し
た第１レベルとされ、上記メモリセルのＭＯＳＦＥＴが
オン状態のときには読み出し用トランジスタとにより形
成された電流経路により上記第１レベルとは異なる第２
レベルとし、その増幅信号を上記書き込み用ビット線に
伝える第１の増幅回路と、それより遅れたタイミングで
動作し、上記第１の増幅回路の出力信号を増幅して上記
第１の増幅回路の入力に帰還させて上記読み出し信号の
情報保持動作を行う第２の増幅回路でセンスすることに
より、高速でしかもメモリセルの情報を増幅した電圧を
ビット線に与えることができるから再書き込みが容易
で、使い勝手のよい半導体記憶装置を得ることができる
という効果が得られる。

【００５２】（３）上記に加えて、上記読み出し用ト
ランジスタをＭＯＳＦＥＴにより構成し、上記書き込み
用トランジスタをＰＬＥＤトランジスタを含むバリヤ絶
縁膜の構造とし、上記ＰＬＥＤトランジスタを含むバリ
ヤ絶縁膜の構造を持つ書き込みトランジスタを上記ＭＯ
ＳＦＥＴのゲート電極上において、かかるゲート電極の
面に向かう縦方向の電流経路を持つように形成すること
により、小面積で大記憶容量のメモリ回路を実現できる
という効果が得られる。

【００５３】（４）上記に加えて、上記ＭＯＳＦＥＴ
と読み出し用トランジスタを構成するＭＯＳＦＥＴのゲ
ート電極とを一対のソース、ドレイン拡散層の間に並ん
で設ける構成とすることにより、等価的には１つのＭＯ
ＳＦＥＴと１つのＰＬＥＤトランジスタで構成でき、小
面積で大記憶容量のメモリ回路を実現できるという効果
が得られる。

【００５４】（５）上記に加えて、第１増幅回路と第
２増幅回路とをＰチャンネル型ＭＯＳＦＥＴとＮチャン
ネル型ＭＯＳＦＥＴからなるＣＭＯＳインバータ回路と
し、上記第１のタイミングに対応して第１増幅回路を構
成するＰチャンネル型ＭＯＳＦＥＴのソースと、Ｎチャ
ンネル型ＭＯＳＦＥＴのソースのそれぞれに動作電圧が
与えられ、上記第２のタイミングに対応して第２増幅回
路を構成するＰチャンネル型ＭＯＳＦＥＴのソースと、
Ｎチャンネル型ＭＯＳＦＥＴのソースのそれぞれに動作
電圧が与えることにより、高速で安定的に動作するセン
スアンプを得ることができるという効果が得られる。

【００５５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、セン
スアンプは、クロックドインバータ回路を用いて構成す
るものであってもよい。図１の実施例では、読み出し信
号が得られるビット線に対応した一方のクロックドイン
バータ回路を先に動作させ、その後に遅れて他方のクロ
ックドインバータ回路を動作させればよい。図３の実施
例では、常に読み出し用ビット線ＲＢＬに読み出し信号
が得られるから、ＣＭＯＳインバータ回路を用い、帰還
用にクロックドインバータ回路を用いてＣＭＯＳインバ
ータ回路の増幅信号が得られた後に動作状態にすればよ
い。

【００５６】メモリセルのアドレス選択回路や入出力イ
ンターフェイス回路及び制御回路は、公知のダイナミッ
ク型ＲＡＭ、シンクロナスＤＲＡＭあるいはＤＤＲ構成
のシンクロナスＤＲＡＭ等のような汎用メモリ回路と同
等のものを用いることができる。この発明に用いられる
メモリセルは、ＰＬＥＤトランジスタを代表とするよう
なバリヤ絶縁膜の構造を持つトランジスタのようにｐｎ
接合のようなリーク電流経路を持たないスイッチ素子を
利用するものであればよい。この発明は、上記のような
バリア絶縁膜の構造を持つトランジスタを用い、リフレ
ッシュ動作を行うようにしたものに広く利用することが
できる。

【００５７】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。書き込み用トランジスタを介して情報
電圧がゲートに与えられたＭＯＳＦＥＴ及びそれと直列
形態に接続された読み出し用トランジスタを含むメモリ
セルの複数を、書き込み用ワード線の複数と、読み出し
用ワード線の複数と、それと直交する方向に配置された
ビット線の複数との交点にそれぞれ設け、情報電圧に対
応して上記ＭＯＳＦＥＴがオフ状態のときに上記プリチ
ャージレベルに対応した第１レベルをビット線に読み出
し、上記メモリセルのＭＯＳＦＥＴがオン状態のときに
は読み出し用トランジスタとにより形成された電流経路
により上記第１レベルとは異なる第２レベルをビット線
に読み出し、かかる２通りの信号を第１のタイミングで
動作する第１の増幅回路と、上記第１のタイミングより
遅れた第２のタイミングで動作し、上記第１の増幅回路
の出力信号を増幅して上記第１の増幅回路の入力に帰還
させて上記読み出し信号の情報保持動作を行う第２の増
幅回路からなるセンス回路でセンスすることにより、高
速でしかもメモリセルの情報を増幅した電圧をビット線
に与えることができるから再書き込みが容易で、使い勝
手のよい半導体記憶装置を得ることができる。

【００５８】情報電圧をそのゲートに保持するＭＯＳＦ
ＥＴと、上記ＭＯＳＦＥＴのゲートに情報電圧を与える
書き込み用トランジスタと、上記ＭＯＳＦＥＴと直列形
態に接続された読み出し用トランジスタとを含むメモリ
セルの複数が、アドレス信号に従ってスイッチ制御する
ワード線の複数と、上記ワード線と直交する方向に配置
され、上記書き込み用トランジスタに対応して設けられ
た書き込み用ビット線の複数と、上記読み出し用トラン
ジスタに対応して設けられた読み出し用ビット線の複数
との交点に設けられてメモリアレイが構成され、情報電
圧に対応して上記ＭＯＳＦＥＴがオフ状態のときに上記
プリチャージレベルに対応した第１レベルと、上記ＭＯ
ＳＦＥＴがオン状態のときには読み出し用トランジスタ
とにより形成された電流経路により上記第１レベルとは
異なる第２レベルを読み出し用ビット線に出力させ、そ
の信号を上記書き込み用ビット線に伝える第１の増幅回
路と、それより遅れたタイミングで動作し、上記第１の
増幅回路の出力信号を増幅して上記第１の増幅回路の入
力に帰還させて上記読み出し信号の情報保持動作を行う
第２の増幅回路でセンスすることにより、高速でしかも
メモリセルの情報を増幅した電圧をビット線に与えるこ
とができるから再書き込みが容易で、使い勝手のよい半
導体記憶装置を得ることができる。

【図面の簡単な説明】

【図１】この発明に係る半導体記憶装置のメモリアレイ
とその周辺回路の一実施例を示す回路図である。

【図２】図１のメモリセルの読み出し動作、再書き込み
動作及び反転書き込み動作の一例を説明するためのタイ
ミング図である。

【図３】この発明に係る半導体記憶装置のメモリアレイ
とその周辺回路の他の一実施例を示す回路図である。

【図４】図３のメモリセルの読み出し動作、再書き込み
動作及び反転書き込み動作の一例を説明するためのタイ
ミング図である。

【図５】この発明に係るメモリセルの一実施例を示す概
略パターン図である。

【図６】図５におけるＡ−Ａ’に対応した一実施例の断
面図である。

【図７】図５におけるＢ−Ｂ’に対応した一実施例の断
面図である。

【符号の説明】

ＷＷＬ…書き込みワード線、ＲＷＬ…読み出しワード
線、ＷＢＬ…書き込みビット線、ＲＢＬ…読み出しビッ
ト線、Ｑ１０…ＰＬＥＤトランジスタ、Ｑ２０…センス
ＭＯＳＦＥＴ、Ｑ３０…スイッチＭＯＳＦＥＴ、Ｑ１〜
Ｑ１０…ＭＯＳＦＥＴ。

Claims

【特許請求の範囲】

【請求項１】情報電圧をそのゲートに保持するＭＯＳ
ＦＥＴと、上記情報電圧を上記ＭＯＳＦＥＴのゲートに
与える書き込み用トランジスタと、上記ＭＯＳＦＥＴと
直列形態に接続された読み出し用トランジスタとを含む
メモリセルの複数と、上記書き込み用トランジスタをアドレス信号に従ってス
イッチ制御する書き込み用ワード線の複数と、上記読み出し用トランジスタをアドレス信号に従ってス
イッチ制御する読み出し用ワード線の複数と、上記書き込み用ワード線及び読み出し用ワード線と直交
する方向に配置されたビット線の複数と、上記ビット線にプリチャージ電圧を与えるプリチャージ
回路と、上記ビット線に読み出されたメモリセルの信号を受けて
第１のタイミングで動作する第１の増幅回路と、上記第
１のタイミングより遅れた第２のタイミングで動作し、
上記第１の増幅回路の出力信号を増幅して上記第１の増
幅回路の入力に帰還させて上記読み出し信号の情報保持
動作を行う第２の増幅回路とを備え、上記メモリセルから上記ビット線に読み出される信号
は、上記情報電圧に対応して上記ＭＯＳＦＥＴがオフ状
態のときに上記プリチャージレベルに対応した第１レベ
ルとされ、上記メモリセルのＭＯＳＦＥＴがオン状態の
ときには読み出し用トランジスタとにより形成された電
流経路により上記第１レベルとは異なる第２レベルにさ
れるものであることを特徴とする半導体記憶装置。
【請求項２】情報電圧をそのゲートに保持するＭＯＳ
ＦＥＴと、上記情報電圧を上記ＭＯＳＦＥＴのゲートに
与える書き込み用トランジスタと、上記ＭＯＳＦＥＴと
直列形態に接続された読み出し用トランジスタとを含む
メモリセルの複数と、上記上記書き込み用トランジスタと読み出し用トランジ
スタをアドレス信号に従ってスイッチ制御するワード線
の複数と、上記ワード線と直交する方向に配置され、上記書き込み
用トランジスタに対応して設けられた書き込み用ビット
線の複数と、上記ワード線と直交する方向に配置され、上記読み出し
用トランジスタに対応して設けられた読み出し用ビット
線の複数と、上記書き込み用ビット線及び読み出し用ビット線のそれ
ぞれに所定のプリチャージ電圧を与えるプリチャージ回
路と、上記読み出しビット線に読み出されたメモリセルの信号
を増幅して上記書き込み用ビット線に伝える第１の増幅
回路と、上記第１の増幅回路の増幅出力より遅れたタイ
ミングで動作し、上記第１の増幅回路の出力信号を増幅
して上記第１の増幅回路の入力に帰還させて上記読み出
し信号の情報保持動作を行う第２の増幅回路とを備え、上記メモリセルから上記読み出し用ビット線に読み出さ
れる信号は、上記情報電圧に対応して上記ＭＯＳＦＥＴ
がオフ状態のときに上記プリチャージレベルに対応した
第１レベルとされ、上記メモリセルのＭＯＳＦＥＴがオ
ン状態のときには読み出し用トランジスタとにより形成
された電流経路により上記第１レベルとは異なる第２レ
ベルにされるものであることを特徴とする半導体記憶装
置。
【請求項３】請求項１又は２において、上記読み出し用トランジスタは、ＭＯＳＦＥＴにより構
成され、上記書き込み用トランジスタは、ＰＬＥＤトランジスタ
を含むバリヤ絶縁膜の構造からなり、上記ＰＬＥＤトランジスタを含むバリヤ絶縁膜の構造を
持つ書き込みトランジスタは、上記ＭＯＳＦＥＴのゲー
ト電極上において、かかるゲート電極の面に向かう縦方
向の電流経路を持つように形成されてなることを特徴と
する半導体記憶装置。
【請求項４】請求項３において、上記ＭＯＳＦＥＴと読み出し用トランジスタを構成する
ＭＯＳＦＥＴのゲート電極は、一対のソース、ドレイン
拡散層の間に並んで設けられるものであることを特徴と
する半導体記憶装置。
【請求項５】請求項３又は４において、上記第１増幅回路と第２増幅回路は、Ｐチャンネル型Ｍ
ＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴからなるＣＭ
ＯＳインバータ回路であり、上記第１のタイミングに対応して第１増幅回路を構成す
るＰチャンネル型ＭＯＳＦＥＴのソースと、Ｎチャンネ
ル型ＭＯＳＦＥＴのソースのそれぞれに動作電圧が与え
られ、上記第２のタイミングに対応して第２増幅回路を構成す
るＰチャンネル型ＭＯＳＦＥＴのソースと、Ｎチャンネ
ル型ＭＯＳＦＥＴのソースのそれぞれに動作電圧が与え
られるものであることを特徴とする半導体記憶装置。