JP2001230329A

JP2001230329A - 半導体記憶装置

Info

Publication number: JP2001230329A
Application number: JP2000043593A
Authority: JP
Inventors: Tadashi Ikeda; 直史池田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2000-02-16
Filing date: 2000-02-16
Publication date: 2001-08-24

Abstract

(57)【要約】【課題】配線数を低減し、ゲインセルの面積を縮小す
る。【解決手段】メモリセルＭＣ内に、書き込みトランジス
タＴＷと読み出しトランジスタＴＲを有する。読み出し
トランジスタＴＲは、たとえば薄膜トランジスタからな
り、ゲートが読み出しワード線ＲＷＬに接続され、ソー
スおよびドレインの一方がビット線ＢＬに接続され、他
方が電源線ＶＤＤに接続されている。書き込みトランジ
スタＴＷは、ゲートが書き込みワード線ＷＷＬに接続さ
れ、ソースおよびドレインの一方がビット線ＢＬに接続
され、他方が読み出しトランジスタＴＲの能動層に容量
結合している。書き込みトランジスタＴＷを、ＳＯＩ型
トランジスタとしてもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるＤＲＡＭ
ゲインセルの一種であるメモリセルを有し、当該セル内
で保持された記憶データを、読み出しトランジスタによ
り増幅してビット線に読み出す半導体記憶装置に関す
る。

【０００２】

【従来の技術】現在主流の１トランジスタ−１キャパシ
タ型のＤＲＡＭセルは、キャパシタ蓄積電荷をビット線
に読み出すため、セル面積の縮小にともなってキャパシ
タ容量が低下すると、ＤＲＡＭセルの読み出し信号が小
さくなり、ついにはメモリセルに記憶されたデータを検
出することができなくなる。

【０００３】そこで、書き込み用と読み出し用に少なく
とも２つのトランジスタを有し、記憶データを読み出し
トランジスタで増幅してビット線に出力する、いわゆる
ゲインセルが再び注目を集めている。このゲインセルの
一種として、たとえば、文献“A New SOI DRAM Gain Ce
ll for Mbit DRAM's, H.Shichijo et al., Extended Ab
stracts of the 16th Conference on Solid State Devi
ce and Materials, A-7-3, 1984, pp.265-268 ”には、
２トランジスタ−１キャパシタ型のＤＲＡＭゲインセル
（以下、従来のメモリセルという）が記載されている。

【０００４】この従来のメモリセルについて、図１２に
回路図を、図１３（Ａ）にメモリセル２個分の平面図
を、図１３（Ｂ）に図１３（Ａ）のＡ−Ａ’線に沿った
断面図をそれぞれ示す。従来のメモリセル１００は、図
１２に示すように、書き込みトランジスタＴＷ、読み出
しトランジスタＴＲおよびキャパシタＣＡＰから構成さ
れる。書き込みトランジスタＴＷは、ゲートが書き込み
ワード線ＷＷＬに接続され、ソース，ドレインの一方が
書き込みビット線ＷＢＬに接続されている。読み出しト
ランジスタＴＲは、ゲートが書き込みトランジスタＴＷ
のソース，ドレインの他方に接続され、ソースが読み出
しビット線ＲＢＬに接続され、ドレインが電源線ＶＤＤ
に接続されている。キャパシタＣＡＰは、一方電極が読
み出しトランジスタＴＲと書き込みトランジスタＴＷの
接続中点に接続され、他方電極が読み出しワード線ＲＷ
Ｌに接続されている。このキャパシタＣＡＰの一方電
極、および、これに接続された読み出しトランジスタＴ
Ｒと書き込みトランジスタＴＷの接続中点が、当該メモ
リセル１００の記憶ノードＳＮをなす。

【０００５】このメモリセルの素子構造において、図１
３に示すように、半導体バルクに形成したトランジスタ
に対し、薄膜トランジスタおよびキャパシタを集積化さ
せている。半導体基板１０１の表面に所定の繰り返しパ
ターンにて形成した素子分離絶縁層１０２の周囲に、半
導体能動領域が形成されている。半導体能動領域のパタ
ーンは、ビット線方向（図の横方向）に長く互いに平行
な２本の配線部分を有する。これにより、電源線ＶＤＤ
および読み出しビット線ＲＢＬが形成されている。この
能動領域の２本の配線部分は、各セルごとに設けた短い
短絡部１０３で連結されている。この短絡部１０３をト
ランジスタの能動領域として、半導体バルク型のトラン
ジスタ（読み出しトランジスタＴＲ）が設けられてい
る。すなわち、読み出しトランジスタＴＲのゲート電極
となるポリシリコン層１０５が、短絡部１０３の能動領
域上にゲート絶縁膜１０４を介して交差し、かつ、素子
分離絶縁層１０２上に延びて配線されることで隣接する
２つのセル間で共通に設けられている。

【０００６】この第１の導電層であるポリシリコン層１
０５上に、図１３に示すように、所定の膜厚の絶縁膜１
０６，１０７を介してそれぞれ、第２、第３の導電層１
０８，１０９が形成されている。第２の導電層１０８
は、素子分離絶縁層１０２上でポリシリコン層１０５と
交差し、ワード線方向（図の縦方向）に配線されてい
る。この第２の導電層１０８とポリシリコン層１０５と
の交差部に薄膜トランジスタ（書き込みトランジスタＴ
Ｗ）が形成されている。第２の導電層１０８は、書き込
みトランジスタＴＷのゲート電極を兼ねる書き込みワー
ド線ＷＷＬを構成する。ポリシリコン層１０５は、この
第２の導電層１０８の直下のみｐ型不純物が導入され、
他はｎ型不純物が導入されている。

【０００７】第３の導電層１０９は、読み出しトランジ
スタＴＲ上を覆うほど広い幅を有し、ワード線方向（図
の縦方向）に配線されている。第３の導電層１０９は、
ポリシリコン層１０５に対し薄いキャパシタ誘電膜１０
７を介して容量結合している。第３の導電層１０９は、
キャパシタＣＡＰの上部電極を兼ねる読み出しワード線
ＲＷＬを構成する。

【０００８】このようなトランジスタＴＲ，ＴＷおよび
キャパシタＣＡＰ上は、比較的厚い層間絶縁膜１１０で
覆われている。層間絶縁膜１１０は、その表面が平坦化
され、その２セル間の境界部分中央付近には、コンタク
ト孔が開口されている。コンタクト孔内はタングステン
等の導電材料で埋め込まれ、これによりビットコンタク
トＢＣが形成されている。図１３（Ａ）では図示を省略
しているが、ビットコンタクトＢＣ上を通りビット線方
向に長い書き込みビット線ＷＢＬが、層間絶縁膜１１０
上に配線されている。

【０００９】このメモリセル１００では、記憶ノードＳ
Ｎの電荷蓄積量を変えることによって、読み出しトラン
ジスタＴＲのゲート電極のバイアス値を変化させる。た
とえば、記憶ノードＳＮの電荷蓄積量がゼロ、または、
読み出し時の所定バイアス条件下で読み出しトランジス
タＴＲがオンしない程度に少ない状態を記憶データの
“０”に対応させ、読み出しトランジスタＴＲがオンす
るほど電荷の蓄積がある状態を記憶データの“１”に対
応させる。

【００１０】書き込み時には、書き込みワード線ＷＷＬ
を活性化して書き込みトランジスタＴＷをオンさせて、
書き込みビット線ＷＢＬの設定電位に応じて、上記した
記憶ノードＳＮの電荷蓄積量を変更する。

【００１１】また、読み出し時には、記憶データ“１”
の場合、上記した記憶ノードＳＮの電荷蓄積量が相対的
に多いので読み出しトランジスタＴＲがオンして、電荷
が電源線ＶＤＤから読み出しビット線ＲＢＬに供給さ
れ、その電位が上昇する。一方、記憶データ“０”の場
合、記憶ノードＳＮの電荷蓄積量がゼロまたは相対的に
少ないので読み出しトランジスタＴＲはオフのままとな
り、ビット線ＲＢＬの電圧は初期状態（プリチャージ電
圧）を維持する。この記憶データに応じた読み出しビッ
ト線ＲＢＬの電位変化を、図示しないセンスアンプで検
出し、記憶データとして判別する。

【００１２】このように、キャパシタＣＡＰの電荷蓄積
量は、記憶データに応じて読み出しトランジスタＴＲの
オン／オフが制御できる程度でよい。つまり、このメモ
リセルでは、１トランジスタ−１キャパシタ型ＤＲＡＭ
セルのようにキャパシタの蓄積電荷で直接、大きな容量
のビット線を充放電する必要がないため、キャパシタの
電荷蓄積量が小さくて済む。この結果、この構造のメモ
リセルでは、とくにキャパシタ構造を工夫して単位面積
当たりの電荷蓄積量を向上させなくてもよく、また、高
い誘電率のキャパシタ誘電材料を開発する必要がない。
つまり、構造が複雑でないため作り易いうえ、プロセス
の煩雑化に伴う製造コストの上昇がないという利点があ
る。

【００１３】

【発明が解決しようとする課題】ところが、この２トラ
ンジスタ−１キャパシタ型のメモリセル１００では、書
き込み用と読み出し用の２本のワード線にくわえ、書き
込み用と読み出し用の２本のビット線が必要であり、配
線層が非常に多い。したがって、この配線層の多さがセ
ル面積の縮小化の制限要因となる可能性が高い。

【００１４】本発明の目的は、いわゆるゲインセルを有
し、ゲインセルに接続される配線数を低減してセル面積
の縮小が可能な半導体記憶装置を提供することにある。

【００１５】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、メモリセル内に、書き込みトランジスタと読み
出しトランジスタを有し、上記読み出しトランジスタ
は、ゲートが読み出しワード線に接続され、ソースおよ
びドレインの一方がビット線に接続され、他方が電源線
に接続され、上記書き込みトランジスタは、ゲートが書
き込みワード線に接続され、ソースおよびドレインの一
方がビット線に接続され、他方が上記読み出しトランジ
スタの能動層に容量結合している。好適に、上記書き込
みトランジスタおよび読み出しトランジスタは、チャネ
ルの導電型が同じであり、上記能動層と、ソースおよび
ドレインをなす他方の不純物領域とは、異なる導電型の
不純物が添加され、誘電膜を介して絶縁分離されてい
る。

【００１６】好適に、上記読み出しトランジスタが薄膜
トランジスタからなる。この場合の具体的構成として、
たとえば、上記薄膜トランジスタは、上記書き込みトラ
ンジスタのソースおよびドレインの他方をなす不純物領
域上に誘電膜を介して積層された第１導電型の半導体薄
膜と、当該半導体薄膜上に、ゲート絶縁膜を介して積層
された読み出しワード線とを有し、上記読み出しワード
線を挟んで両側の上記半導体薄膜部分に、第２導電型の
ソースおよびドレイン不純物領域が形成され、当該ソー
スおよびドレイン不純物領域の一方が、上記書き込みト
ランジスタのソースおよびドレインの一方をなす不純物
領域とともに上層のビット線に接続され、薄膜トランジ
スタのソースおよびドレイン不純物領域の他方が電源線
と一体に形成されている。

【００１７】また、書き込みトランジスタをＳＯＩ型ト
ランジスタとしてもよい。すなわち、上記書き込みトラ
ンジスタが、基板表面に絶縁層を介して形成された半導
体層に形成されている。

【００１８】本発明に係る他の半導体記憶装置は、メモ
リセル内に、書き込みトランジスタと読み出しトランジ
スタを有し、上記読み出しトランジスタは、ゲートが読
み出しワード線に接続され、ソースおよびドレインの一
方がビット線に接続され、他方が電源電圧の供給線に接
続され、上記書き込みトランジスタは、ゲートが書き込
みワード線に接続され、ソースおよびドレインの一方が
ビット線に接続され、他方が上記読み出しトランジスタ
の能動層に接続されている。好適に、上記書き込みトラ
ンジスタおよび読み出しトランジスタは、チャネルの導
電型が同じであり、上記能動層と、ソースおよびドレイ
ンの他方をなす不純物領域とは、異なる導電型の不純物
が添加されて互いに接触している。

【００１９】このような構成の半導体記憶装置ではビッ
ト線が単線化され、その分、セル面積が小さい。書き込
み時には、読み出しトランジスタをオフさせた状態で書
き込みトランジスタをオンさせ、ビット線の設定電位に
応じて、書き込みトランジスタのソースおよびドレイン
をなす他方の不純物領域と基板（または半導体層）との
接合容量に電荷を蓄積する。この他方の不純物領域は、
読み出しトランジスタの能動層に対し誘電膜を介して容
量結合（あるいは接触）しているため、バックバイアス
電極として機能する。このため、書き込みトランジスタ
の他の不純物領域における蓄積電荷量に応じて、読み出
しトランジスタのしきい値電圧が変化する。電荷保持時
には、書き込みトランジスタおよび読み出しトランジス
タは共にオフしている。読み出し時には、ビット線をプ
リチャージした後、読み出しワード線を活性化する。こ
のときの読み出しワード線電圧は、読み出しトランジス
タのしきい値電圧の変化幅の間に設定され、このため、
書き込みトランジスタの他の不純物領域における蓄積電
荷量に応じて読み出しトランジスタのオン／オフが決ま
る。読み出しトランジスタがオンする場合はビット線電
圧がプリチャージ電圧から変化し、読み出しトランジス
タがオフの場合はビット線電圧はプリチャージ電圧のま
まである。このビット線電圧変化を、たとえばセンスア
ンプで検出し、記憶データとして読み出す。

【００２０】

【発明の実施の形態】第１実施形態図１は、本発明の実施形態に係る半導体記憶装置のメモ
リセルアレイおよびその周辺回路の要部を示すブロック
図である。この半導体記憶装置１において、メモリセル
アレイ内にｍ個×ｎ個（ｍ，ｎ：任意の自然数）のメモ
リセルＭＣｉｊ（ｉ＝１〜ｍ，ｊ＝１〜ｎ、以下、単に
ＭＣと表記）がマトリックス状に配置されている。ま
た、各列に１つずつ、参照セルＲＣ、センスアンプＳ
Ａ、プリチャージ回路ＰＣＨおよび列選択回路が設けら
れている。各メモリセルＭＣがビット線ＢＬに接続され
ているのに対し、参照セルＲＣは、ビット線ＢＬと対を
なすビット補線ＢＬ＿に接続されている。センスアンプ
ＳＡ、プリチャージ回路ＰＣＨおよび列選択回路は、ビ
ット線ＢＬとビット補線ＢＬ＿の双方に接続されてい
る。

【００２１】図２にメモリセルの回路図を示す。このメ
モリセルＭＣは、読み出しトランジスタＴＲと書き込み
トランジスタＴＷを有する。読み出しトランジスタＴＲ
は、ゲートが読み出しワード線ＲＷＬに接続され、ソー
スがビット線ＢＬに接続され、ドレインが電源線ＶＤＤ
に接続されている。書き込みトランジスタＴＷは、ゲー
トが書き込みワード線ＷＷＬに接続され、ドレインがビ
ット線ＢＬに接続され、ソースが読み出しトランジスタ
ＴＲの能動層に誘電膜を介して容量結合している。この
書き込みトランジスタＴＷのソースをなす不純物領域
（ソース不純物領域）と基板との間のｐｎ接合容量に信
号電荷が蓄積され、記憶ノードＳＮとして機能する。書
き込みトランジスタＴＷのソースが読み出しトランジス
タＴＲの基板バイアス電極として機能し、蓄積電荷量に
応じて、読み出しトランジスタＴＲのしきい値電圧が制
御される。

【００２２】参照セルＲＣは、特に図示しないが、メモ
リセルＭＣとほぼ同様に構成され、参照読み出しワード
線ＲＲＷＬ、参照書き込みワード線ＲＷＷＬ、ビット補
線ＢＬ＿および電源線ＶＤＤに接続されている。センス
アンプＳＡは、たとえば、入力端子と出力端子が互いに
交差して接続された２つのＣＭＯＳインバータ（ラッチ
回路）から構成され、ビット線ＢＬ、ビット補線ＢＬ
＿、正側駆動電圧の供給線ＳＰＬおよび負側駆動電圧の
供給線ＳＮＬに接続されている。プリチャージ回路ＰＣ
Ｈは、たとえば、ビット線ＢＬとビット補線ＢＬ＿との
間に接続され制御信号ＥＱに応じてオンする等化トラン
ジスタと、これら等化される信号線を制御信号ＥＱに応
じて電源電圧Ｖ_DDの供給線に接続するプリチャージトラ
ンジスタとからなる。列選択回路は、ビット線ＢＬとデ
ータ入出力線Ｉ／Ｏとの間に接続されたトランジスタＱ
４と、ビット補線ＢＬ＿とデータ入出力補線Ｉ／Ｏ＿と
の間に接続されたトランジスタＱ５とからなる。両トラ
ンジスタＱ４，Ｑ５は、たとえばｎＭＯＳトランジスタ
からなり、ゲートが相互接続されて図示しない列デコー
ダに入力されている。

【００２３】つぎに、実施形態に係る単一ビット線タイ
プのメモリセルＭＣのパターンおよび断面の構造を、図
３を参照しながら説明する。ここで図３（Ａ）は、隣接
する２つのメモリセルの平面図、図３（Ｂ）は図３
（Ａ）におけるＡ−Ａ’線に沿った断面図である。

【００２４】図３に示すように、ｐ型半導体基板１の表
面に、たとえばトレンチ素子分離法により素子分離絶縁
層２が形成され、その周囲にｐ型の半導体能動領域３が
形成されている。この能動領域３のパターンは、２セル
間で共通に設けられ、かつ周囲を素子分離絶縁層２によ
り完全に囲まれた横長の孤立パターンにて形成されてい
る。能動領域３の表面に、書き込みトランジスタＴＷが
形成されている。具体的に、酸化シリコンからなる第１
ゲート絶縁膜４が、能動領域３の表面に成膜されてい
る。ポリシリコンを含む導電層５からなる書き込みワー
ド線ＷＷＬと、オフセット絶縁層６との積層パターン
が、能動領域３上に第１ゲート絶縁膜４を介在させた状
態で直交している。この積層パターンの幅方向両側の側
面に、サイドウォール絶縁層７が形成されている。サイ
ドウォール絶縁層７の下方の能動領域３に、ｎ型不純物
が比較的低濃度に導入されたＬＤＤ領域８ａが形成され
ている。ＬＤＤ領域８ａより外側の能動領域部分に、そ
れぞれｎ型不純物が比較的高濃度に導入されている。こ
れによって、２セル間で共通の第１ソース・ドレイン不
純物領域８ｂと、能動領域３の端部に位置する各セルご
との第２ソース・ドレイン不純物領域８ｃとが形成され
ている。

【００２５】このように形成された書き込みトランジス
タＴＷの表面を含む全面に、たとえば酸化シリコンから
なる誘電膜９が成膜されている。多結晶シリコンまたは
単結晶シリコンからなり、所定形状にパターンニングさ
れた半導体薄膜１０が、誘電膜９上に形成されている。
半導体薄膜１０は、ワード線方向（図の縦方向）に長く
２セルおきの間隔で設けられた平行ストライプ状の配線
部１０ａと、２つのメモリセルの能動領域３と平行に配
線部間をビット線方向（図の横方向）に連結する素子形
成部とを有する。半導体薄膜１０上を含む全面に、酸化
シリコンからなる第２ゲート絶縁膜１１が成膜されてい
る。この第２ゲート絶縁膜１１を介して、半導体薄膜１
０の素子形成部上にワード線方向に長い第３層目のポリ
シリコン層１２からなる読み出しワード線ＲＷＬが交差
している。読み出しワード線ＲＷＬは、書き込みトラン
ジスタＴＷの第２ソース・ドレイン不純物領域８ｃの上
方から書き込みワード線ＷＷＬの幅中央まで、幅が広く
形成されている。読み出しワード線ＲＷＬが交差する半
導体薄膜部分１０ｂは、読み出しトランジスタＴＲのチ
ャネルが形成される能動層でありｐ型不純物領域が導入
されている。その他の半導体薄膜部分には、ｎ型不純物
領域が比較的に高濃度に導入されている。これによっ
て、半導体薄膜１０の配線部１０ａが低抵抗化され、こ
の配線部１０ａが電源線ＶＤＤとして機能する。また、
半導体薄膜の素子形成部の中央に位置する部分に、２つ
のメモリセルＭＣ間で共通なソース・ドレイン不純物領
域１０ｃが形成されている。

【００２６】このようにして形成された読み出しトラン
ジスタＴＲ上を含む全面に、層間絶縁膜１３が厚く堆積
され、表面が平坦化されている。層間絶縁膜１３には、
書き込みトランジスタＴＷの第１ソース・ドレイン不純
物領域８ｂに達するコンタクトホール１３ａが開口さ
れ、その中にタングステンなどからなるプラグ１４が埋
め込まれている。コンタクトホール１３ａは、半導体薄
膜１０のソース・ドレイン不純物領域１０ｃの中央を貫
いて形成されているため、プラグによって、書き込みト
ランジスタＴＷの第１ソース・ドレイン不純物領域８ｂ
と、読み出しトランジスタＴＲのソース・ドレイン不純
物領域１０ｃとが相互接続されている。プラグ１４上に
接触して、たとえば金属配線層１５からなるビット線Ｂ
Ｌが横方向に配線されている。

【００２７】このような構造のメモリセルＭＣでは、図
１３の従来技術のメモリセル構造と比較すると、ビット
線が単線化されている分、セル面積が小さくなってい
る。

【００２８】図４（Ａ）〜図６（Ｂ）に、第１実施形態
に係る半導体記憶装置の製造途中の断面図を示す。

【００２９】この半導体記憶装置の製造においては、ま
ず、図４（Ａ）に示すように、用意したｐ型半導体基板
１に、たとえばトレンチ素子分離法を用いて素子分離絶
縁層２を形成する。素子分離絶縁層２に囲まれた能動領
域３の表面を１０ｎｍほど熱酸化して、第１ゲート絶縁
膜４を形成する。

【００３０】図４（Ｂ）の工程では、多結晶シリコンと
金属あるいは金属シリサイドとの積層膜をＣＶＤ法によ
り堆積する。このとき多結晶シリコンの膜厚を１００ｎ
ｍ、金属または金属シリサイドの膜厚を５０ｎｍとす
る。続いて、酸化シリコンの膜を１５０ｎｍほど堆積す
る。この積層膜をパターンニングして、書き込みワード
線ＷＷＬをなす導電層５、当該導電層上のオフセット絶
縁層６を形成する。

【００３１】図４（Ｃ）の工程では、導電層５とオフセ
ット絶縁層６の積層パターンをマスクとしてｎ型不純物
を比較的低い濃度でイオン注入し、ＬＤＤ領域８ａを能
動領域３の表面に形成する。

【００３２】図５（Ａ）の工程では、たとえば酸化シリ
コン系の絶縁膜を厚く堆積し、この絶縁膜を全面エッチ
ング（エッチバック）して、導電層５とオフセット絶縁
層６の積層パターンの側面に、サイドウォール絶縁層７
を形成する。

【００３３】図５（Ｂ）の工程では、このサイドウォー
ル絶縁層７が形成された積層パターンをマスクとしてｎ
型不純物を比較的高い濃度でイオン注入し、サイドウォ
ール絶縁層７より外側の能動領域にソース・ドレイン不
純物領域を形成する。このとき、２つのトランジスタ間
に第１ソース・ドレイン不純物領域８ｂが形成され、２
つのトランジスタの外側に、第２ソース・ドレイン不純
物領域８ｃが形成される。その後、図５（Ｃ）に示すよ
うに、ＣＶＤ法により全面に絶縁膜（誘電膜）９を１０
〜３０ｎｍほど成膜する。

【００３４】図６（Ａ）の工程では、多結晶シリコンを
５０〜１００ｎｍほどＣＶＤし、続いて、６００℃，１
０時間の熱処理を行って結晶粒を大粒径化した後、パタ
ーンニングする。

【００３５】図６（Ｂ）の工程では、ＴＦＴ型の読み出
しトランジスタＴＲのゲート絶縁膜１１となる酸化シリ
コン膜を、１０〜３０ｎｍほど全面にＣＶＤする。ま
た、読み出しトランジスタＴＲのゲート電極（読み出し
ワード線ＲＷＬ）となる多結晶シリコンの膜を１００〜
２００ｎｍほどＣＶＤにより堆積し、この多結晶シリコ
ンの膜をパターンニングして、読み出しワード線ＲＷＬ
となるポリシリコン層１２を形成する。さらに、このポ
リシリコン層１２をマスクとして半導体薄膜１０にｎ型
不純物を高濃度にイオン注入する。これにより、電源線
ＶＤＤと、２つのメモリセルＭＣに共通なソース・ドレ
イン不純物領域１０ｃとがポリシリコン層１２の両側に
形成される。また、ポリシリコン層１２の下方はイオン
注入から保護されるため、ｐ型が維持され読み出しトラ
ンジスタＴＲの能動層１０ｂとなる。

【００３６】その後は、図３（Ｂ）に示すように、全面
に層間絶縁膜１３を堆積して表面を平坦化し、層間絶縁
膜１３に、書き込みトランジスタＴＷの第１ソース・ド
レイン不純物領域８ｂに達するコンタクトホール１３ａ
を開口する。形成したコンタクトホール１３ａに、たと
えば薄い密着層を介してタングステンを埋め込みプラグ
１４を形成する。これにより、プラグ１４を介して、書
き込みトランジスタＴＷの第１ソース・ドレイン不純物
領域８ｂと読み出しトランジスタＴＲのソース・ドレイ
ン不純物領域１０ｃが接続される。ビット線ＢＬとし
て、たとえばアルミニウムからなる配線層１５をプラグ
１４上に接続させて形成する。

【００３７】つぎに、図３のメモリセルＭＣにおいて、
正常動作のためのトランジスタしきい値電圧の条件を提
示する。

【００３８】いま、書き込みトランジスタＴＷのしきい
値をＶthW 、読み出しトランジスタＴＲのしきい値をＶ
thR と表記する。また、書き込み時に所定の印加電圧を
加えたときの各共通線の電位は、書き込みワード線ＷＷ
Ｌの電位がＶWWL 、読み出しワード線の電位が０Ｖ、
“０”書き込み時のビット線ＢＬの電位がＶBL0 、
“１”書き込み時のビット線ＢＬの電位がＶBL1 （＞Ｖ
BL0 ）、電源線ＶＤＤの電位が基準電位Ｖ_SS（＝０Ｖ）
であるとする。

【００３９】書き込み時に、ビット線ＢＬに、書き込み
データの論理に応じてＶBL0 またはＶBL1 が設定され
る。読み出しワード線ＲＷＬの電位を０Ｖとした状態
で、書き込みトランジスタＴＷをオンさせる。“０”デ
ータ書き込みの場合、ビット線ＢＬ電位が低い電圧レベ
ルのＶBL0 に予め設定されていることから、書き込みト
ランジスタＴＷがオンすると、記憶ノードＳＮから電荷
が引き抜かれ、記憶ノードＳＮの電位はＶBL0 になる。
このため、読み出しトランジスタＴＲのしきい値電圧は
高いレベルの値ＶthR0をとる。

【００４０】一方、“１”データ書き込みの場合、ビッ
ト線ＢＬ電位が高い電圧レベルのＶBL1 に予め設定され
ていることから、書き込みトランジスタＴＷがオンする
と、記憶ノードＳＮに電荷が供給される。この場合の記
憶ノードＳＮの電位は、書き込みトランジスタＴＷにお
ける、いわゆる“ｎＭＯＳトランジスタのＶｔｈ落ち”
により、ＶBL1 と (ＶWWL-ＶthW)のうち何れか小さい方
の電位、即ち、ＭＩＮ (ＶBL1,ＶWWL-ＶthW)で表される
電位となる。このため、読み出しトランジスタＴＲのし
きい値電圧は低いレベルの値ＶthR1（＜ＶthR0）をと
る。

【００４１】このように、書き込み後の記憶ノードＳＮ
の電位はビット線ＢＬに設定された書き込みデータに応
じて変化し、記憶ノードＳＮの電位に容量結合している
読み出しトランジスタＴＲの能動層に対する基板バイア
ス電圧値が変化する。その結果、読み出しトランジスタ
ＴＲのしきい値電圧ＶthR は、高い電圧レベルＶthR0と
なるか、低い電圧レベルＶthR1となるかが決まる。

【００４２】書き込み後のデータ保持時において、書き
込みワード線ＷＷＬと読み出しワード線ＲＷＬをともに
０Ｖ、電源線ＶＤＤの電位を基準電位Ｖ_SSとし、ビット
線ＢＬの電位は任意の値に設定されているとする。この
とき、読み出しワード線ＲＷＬの電位が０Ｖで、読み出
しトランジスタＴＲが“１”書き込みか“０”書き込み
かにかかわらずオフしている必要がある。したがって、
次式を満たすことがデータ保持のための条件となる。

【００４３】

【数１】ＶthR1＜ＶthR0 …（１）

【００４４】一方、読み出し時の各共通線における電位
に関しては、書き込みワード線ＷＷＬの電位が０Ｖ、読
み出しワード線ＲＷＬの電位をＶRWL 、ビット線のプリ
チャージ電圧を電源電圧Ｖ_DD、電源線ＶＤＤの電位を基
準電位Ｖ_SSに設定する。すなわち、まず、ビット線ＢＬ
を電源電圧Ｖ_DDに予めプリチャージする。また、書き込
みトランジスタＴＷをオフしておくため、書き込みワー
ド線ＷＷＬの電位を０Ｖに設定する。その後、読み出し
ワード線ＲＷＬに読み出し電圧ＶRWL を印加すると、書
き込みデータに応じて読み出しトランジスタＴＲがオン
またはオフする。つまり、書き込みデータが“１”の場
合に読み出しトランジスタＴＲがオンし、書き込みデー
タが“０”の場合に読み出しトランジスタＴＲがオフ状
態を維持する。このためには、読み出しワード線ＲＷＬ
の電位ＶRWL が次式を満足することが、正常な読み出し
のための条件となる。

【００４５】

【数２】ＶthR1＜ＶRWL ＜ＶthR0 …（２）

【００４６】この条件が満たされれば、記憶データが
“１”の場合にビット線ＢＬから電荷が電源線ＶＤＤに
引き抜かれて、ビット線ＢＬの電位が基準電位Ｖ_SS近く
まで降下する一方で、記憶データが“０”の場合はトラ
ンジスタのオフリーク電流程度しか電流の流出はないの
で、ビット線ＢＬの電位は殆ど変化しない。このように
して、記憶ノードＳＮに保持されたデータをビット線Ｂ
Ｌの電位変化に変換して読み出すことができる。

【００４７】メモリセルＭＣにおける正常動作のための
トランジスタしきい値電圧の条件は、上記（１）式およ
び（２）式より、次式のようになる。

【００４８】

【数３】０＜ＶthR1＜ＶRWL ＜ＶthR0 …（３）

【００４９】ここで、ＶBL0 ＝０Ｖ、ＶBL1 ＝ＶWWL ＝
ＶRWL ＝Ｖ_DDとして、上記（３）式を満足するトランジ
スタしきい値ＶthR を設定できれば、当該メモリセルＭ
Ｃを電源電圧Ｖ_DDと基準電位Ｖ_SS（たとえば、接地電位
０Ｖ）以外を使用せずに動作させることが可能となる。
したがって、この場合は周辺回路において別の内部電源
電圧を発生させたり、高電圧用の特別なトランジスタを
形成する必要がない。

【００５０】最後に、図２に示す回路の動作を、図７お
よび図８のタイミングチャートを用いて説明する。図７
は読み出しおよびリフレッシュ時、図８は書き換え時
に、各信号線における電圧波形変化を示している。

【００５１】図７の読み出しの前に、プリチャージ回路
ＰＣＨによりビット線ＢＬが電源電圧Ｖ_DDに充電され
る。読み出しのとき、図７（Ａ）に示すように、まずロ
ーレベルで保持されていた読み出しワード線ＲＷＬにハ
イレベルの読み出し電圧（たとえば、電源電圧Ｖ_DD）が
印加される。これにより、読み出し対象のメモリセルを
含む同一ワード線に接続された全てのメモリセルにおい
て、記憶ノードＳＮの電圧、すなわち基板バイアス電圧
に応じて読み出しトランジスタＴＲがオンまたはオフす
る。たとえば、“１”データ保持の場合のみ、読み出し
トランジスタＴＲがオンして、ビット線ＢＬが放電さ
れ、その電位が電源電圧Ｖ_DDから低下する。“０”デー
タ保持の場合、読み出しトランジスタＴＲがオフのまま
でビット線ＢＬに電位変化はない。

【００５２】このビット線ＢＬ電位変化は、参照セルが
接続されたビット補線ＢＬ＿の電圧を基準としてセンス
アンプＳＡにより検出される。すなわち、正側駆動電圧
ＳＰＬが正の電圧、たとえば電源電圧Ｖ_DDになり、続い
て負側駆動電圧ＳＮＬがたとえば接地電位０Ｖに変化す
ると、中間のビット補線ＢＬ＿の電圧を基準としてビッ
ト線ＢＬの電位が電源電圧Ｖ_DDまたは基準電位Ｖ_SSに急
激に開いて信号増幅が行われる。センスアンプＳＡによ
り読み出されたデータは、列デコーダにより選択された
ものだけが、トランジスタＱ４のオンによってデータ入
出力線Ｉ／Ｏに送出され、外部に出力される。

【００５３】センスアンプＳＡはラッチ回路から構成さ
れているので、続いてリフレッシュ動作を行うことがで
きる。すなわち、トランジスタＱ４およびＱ５をオフさ
せた後、図７（Ａ），（Ｂ）に示すように、読み出しワ
ード線ＲＷＬをローレベルにし、続いて書き込みワード
線ＷＷＬをハイレベルにする。すると、センスアンプＳ
Ａで増幅されビット線ＢＬにラッチされている信号が、
そのまま書き込みデータとして、オン状態の書き込みト
ランジスタＴＷを介して記憶ノードＳＮに再書込みされ
る。なお、前記した読み出しは基本的に非破壊のデータ
読み出しである。すなわち、読み出し期間中に書き込み
トランジスタＴＷはオフしているので、電荷の消失は書
き込みトランジスタＴＷのオフリーク電流によるものが
主である。したがって、リフレッシュは読み出しのたび
に行う必要はなく、比較的に長い時間ごとに定期的に行
えば足りる。

【００５４】つぎに、書き換え動作を説明する。書き換
えのためには、書き込みワード線ＷＷＬをハイレベルに
して書き込みトランジスタＴＷをオンさせる必要がある
が、このとき選択セルと同一書き込みワード線ＷＷＬに
接続された全てのセル内で書き込みトランジスタＴＷが
オンしてしまう。したがって、これら選択セルと同一行
の非選択セルの記憶データを再現するには、新しいデー
タを選択セルに書き込む前に、まず同一行のセル全ての
データを読み出す必要がある。この読み出しは上述した
と同様に行い、ビット線ＢＬ１本につき１つずつ接続さ
れているセンスアンプＳＡに元データをラッチする。

【００５５】読み出し後、図８（Ａ）に示すように、読
み出しワード線ＲＷＬをハイレベルからローレベルに推
移させる。その後、図８（Ｃ）に示すように、選択セル
が接続された選択ビット線ＢＬのみ行デコーダで選択し
て、図示しない書き込み用のラッチ回路に保持されてい
た新データを、強制的に選択ビット線ＢＬに設定してセ
ンスアンプＳＡにラッチする。このとき、非選択ビット
線ＢＬに接続されたセンスアンプＳＡに、元データがラ
ッチされている。続いて、図８（Ｂ）に示すように、書
き込みワード線ＷＷＬをローレベルからハイレベルに設
定して、ラッチされていたデータを選択セルと同一行の
セル全てに対し一斉に書き込む。これにより、非選択セ
ルでは元データが再書き込みされ、選択セルは新データ
に書き換えられる。

【００５６】なお、本実施形態では、種々の変更が可能
である。上記説明では、読み出しトランジスタＴＲが接
続された電源線ＶＤＤの設定電圧を基準電位Ｖ_SSとして
いた。これは、ビット線ＢＬに読み出した後のデータを
ラッチして、そのまま論理反転させずにリフレッシュ時
のデータまたは書き換え時の非選択セルデータとして用
いることができるためである。したがって、ラッチデー
タを強制反転させる機能を有する場合、読み出しトラン
ジスタＴＲが接続された電源線ＶＤＤの電圧を電源電圧
Ｖ_DDとしてもよい。この場合、図１のプリチャージ回路
ＰＣＨに代えて、ビット線ＢＬおよびビット補線ＢＬ＿
をローレベルの電圧に設定するディスチャージ回路を設
ける。

【００５７】また、書き込みトランジスタＴＷおよび読
み出しトランジスタＴＲをともにｐチャネルＭＯＳトラ
ンジスタに変更してもよい。この場合、ラッチデータの
論理反転を不要とする観点から、読み出しトランジスタ
ＴＲが接続された電源線ＶＤＤの電圧を電源電圧Ｖ_DDと
する構成が望ましい。トランジスタをＰＭＯＳとしたこ
とにともない、信号レベルのハイレベルとローレベルを
全て反対に置き換えれば上述した動作説明をそのまま適
用できる。

【００５８】図３（Ｂ）の構造では、書き込みトランジ
スタＴＷの第２ソース・ドレイン不純物領域８ｃと読み
出しトランジスタＴＲの能動層１０ｂとの間に絶縁膜
４，９を介在させないで、両者を直接接触させる構造も
採用できる。電荷保持時には両者間のｐｎ接合が逆バイ
アスされることから、電荷保持が可能なうえ、接合容量
が大きいため電荷保持量が増大するという利点がある。

【００５９】さらに、書き込みトランジスタＴＷおよび
読み出しトランジスタＴＲの一方をｎチャネル型、他方
をｐチャネル型とすることもできる。

【００６０】本実施形態に係る半導体記憶装置では、そ
のメモリセルが２トランジスタ型であり、書き込みトラ
ンジスタＴＷの第２ソース・ドレイン不純物領域と基板
との間のｐｎ接合容量に電荷蓄積を行う。この書き込み
データに応じた電荷蓄積量の差を読み出しトランジスタ
ＴＲのしきい値電圧差に変換し、増幅して電源電圧Ｖ_DD
の振幅で読み出せる。このため、セル動作が安定してお
り、ノイズに強く、誤動作が少ない。また、キャパシタ
素子を必要とせず、ビット線ＢＬが１本であり、このビ
ット線ＢＬに書き込みトランジスタＴＷと読み出しトラ
ンジスタＴＲがともに接続されている。したがって、従
来の２トランジスタ−１キャパシタ型ＤＲＡＭゲインセ
ルよりセル面積を小さくできる。

【００６１】第２実施形態図９に、第２実施形態に係るメモリセルを２セル分、断
面図で示す。

【００６２】このメモリセルでは、書き込みトランジス
タＴＷがＳＯＩ型の基板分離構造を有する。すなわち、
基板２０に基板分離絶縁膜２１を介してｐ型の半導体層
２２が形成され、半導体層２２に書き込みトランジスタ
ＴＷが形成されている。半導体層２２のゲート電極より
外側部分にｎ型のＬＤＤ領域２３ａとソース・ドレイン
不純物領域２３ｂ，２３ｃが形成されている。トランジ
スタ間で共通な第１ソース・ドレイン不純物領域２３ｂ
は、プラグ１４により上層のビット線ＢＬに接続され、
半導体層２２両端の第２ソース・ドレイン不純物領域２
３ｃは、絶縁膜４，９を介して読み出しトランジスタＴ
Ｒの能動層１０ｂに容量結合している。他の構成、しき
い値電圧条件および動作は、第１実施形態と同様であ
る。

【００６３】図１０および図１１に、第２実施形態に係
る半導体記憶装置の製造途中の断面図を示す。図１０
（Ａ）の工程では、たとえば基板張り合わせ法またはＳ
ＩＭＯＸ(Separation by Implanted Oxygen)法により、
基板２０上に基板分離絶縁膜２１を介して半導体層２２
が形成されたＳＯＩ基板を作製する。このとき半導体層
２２は、基板分離絶縁膜２１内に孤立パターンとして形
成される。半導体層２２の表面を含む全面に、膜厚が１
０ｎｍほどの第１ゲート絶縁膜４を成膜する。

【００６４】その後、第１実施形態と同様に、書き込み
ワード線ＷＷＬとなる導電層５とオフセット絶縁層６の
積層パターンを形成し（図１０（Ｂ））、これをマスク
としたイオン注入によりＬＤＤ領域２３ａを半導体層２
２内に形成する（図１０（Ｃ））。また、積層パターン
の側面にサイドウォール絶縁層７を形成し（図１１
（Ａ）、その周囲の半導体層２２部分にソース・ドレイ
ン不純物領域２３ｂ，２３ｃを形成する（図１１
（Ｂ））。

【００６５】その後は、特に図示しないが、第１実施形
態と同様にして、読み出しトランジスタＴＲ，プラグ１
４およびビット線ＢＬ等を形成し、当該メモリセルＭＣ
を完成させる。

【００６６】このメモリセルＭＣでは、第１実施形態と
同様な効果に加え、書き込みトランジスタＴＷがＳＯＩ
型基板分離構造の半導体層２２に形成されることから、
書き込みトランジスタＴＷの動作速度が速くでき、また
低消費電力であるという利点がある。

【００６７】

【発明の効果】本発明に係る半導体記憶装置によれば、
２つのトランジスタによりメモリセルを構成でき、また
ビット線が１本であることから、その分、セル面積が小
さい。また、書き込みトランジスタのソース・ドレイン
不純物領域と基板（または半導体層）との間のｐｎ接合
容量に信号電荷を蓄積し、その蓄積量に応じて読み出し
トランジスタのしきい値電圧を制御し、読み出し時に、
この読み出しトランジスタのオン／オフによりビット線
電位を変化させることから、電荷蓄積量が少なくても、
確実に正常動作させることができる。以上より、セル面
積が小さくて低コストで、かつ動作信頼性が高い半導体
記憶装置が実現可能となる。

【図面の簡単な説明】

【図１】実施形態に係る半導体記憶装置のメモリセルア
レイおよびその周辺回路の要部を示すブロック図であ
る。

【図２】実施形態に係るメモリセルの回路図である。

【図３】第１実施形態に係るメモリセルの平面図を断面
図である。

【図４】第１実施形態に係るメモリセルの製造におい
て、ＬＤＤ領域形成後の断面図である。

【図５】図４に続く、誘電膜の成膜後の断面図である。

【図６】図５に続く、読み出しワード線形成後の断面図
である。

【図７】実施形態に係る半導体基板において、読み出し
およびリフレッシュ時の各信号線の電圧波形変化を示す
タイミングチャートである。

【図８】実施形態に係る半導体基板において、書き換え
時の各信号線の電圧波形変化を示すタイミングチャート
である。

【図９】第２実施形態に係るメモリセルの断面図であ
る。

【図１０】第２実施形態に係るメモリセルの製造におい
て、書き込みトランジスタのゲート積層パターン形成後
の断面図である。

【図１１】図１０に続く、書き込みトランジスタ形成後
の断面図である。

【図１２】従来の２トランジスタ−１キャパシタ型メモ
リセルの回路図である。

【図１３】図１２に示す従来のメモリセルの平面図およ
び断面図である。

【符号の説明】

１…半導体基板、２…素子分離絶縁層、３…書き込みト
ランジスタの能動領域、４……第１ゲート絶縁膜、５…
書き込みワード線となる導電層、６…オフセット絶縁
層、７…サイドウォール絶縁層、８ａ…ＬＤＤ領域、８
ｂ…第１ソース・ドレイン不純物領域、８ｃ…第２ソー
ス・ドレイン不純物領域、９…誘電膜、１０…半導体薄
膜、１０ａ…配線部（電源線）、１０ｂ…読み出しトラ
ンジスタの能動層、１０ｃ…ソース・ドレイン不純物領
域、１１…第２ゲート絶縁膜、１２…ポリシリコン層、
１３…層間絶縁膜、１３ａ…コンタクトホール、１４…
プラグ、１５…ビット線となる配線層、２０…基板、２
１…基板分離絶縁膜、２２…半導体層、２３ａ…ＬＤＤ
領域、２３ｂ…第１ソース・ドレイン不純物領域、２３
ｃ…第２ソース・ドレイン不純物領域、ＭＣ…メモリセ
ル、ＲＣ…参照セル、ＳＡ…センスアンプ、ＰＣＨ…プ
リチャージ回路、ＴＷ…書き込みトランジスタ、ＴＲ…
読み出しトランジスタ、ＷＷＬ…書き込みワード線、Ｒ
ＷＬ…読み出しワード線、ＢＬ…ビット線、ＢＬ＿…ビ
ット補線、ＶＤＤ…電源線、ＳＮ…記憶ノード。

Claims

【特許請求の範囲】

【請求項１】メモリセル内に、書き込みトランジスタと
読み出しトランジスタを有し、上記読み出しトランジスタは、ゲートが読み出しワード
線に接続され、ソースおよびドレインの一方がビット線
に接続され、他方が電源線に接続され、上記書き込みトランジスタは、ゲートが書き込みワード
線に接続され、ソースおよびドレインの一方がビット線
に接続され、他方が上記読み出しトランジスタの能動層
に容量結合している半導体記憶装置。
【請求項２】上記読み出しトランジスタは、薄膜トラン
ジスタからなる請求項１に記載の半導体記憶装置。
【請求項３】上記薄膜トランジスタは、上記書き込みト
ランジスタのソースおよびドレインの他方をなす不純物
領域上に誘電膜を介して積層された第１導電型の半導体
薄膜と、当該半導体薄膜上に、ゲート絶縁膜を介して積層された
読み出しワード線とを有し、上記読み出しワード線を挟んで両側の上記半導体薄膜部
分に、第２導電型のソースおよびドレイン不純物領域が
形成され、当該ソースおよびドレイン不純物領域の一方が、上記書
き込みトランジスタのソースおよびドレインの一方をな
す不純物領域とともに上層のビット線に接続され、薄膜トランジスタのソースおよびドレイン不純物領域の
他方が電源線と一体に形成されている請求項２記載の半
導体記憶装置。
【請求項４】上記書き込みトランジスタが、基板表面に
絶縁層を介して形成された半導体層に形成されている請
求項１に記載の半導体記憶装置。
【請求項５】上記書き込みトランジスタおよび読み出し
トランジスタは、チャネルの導電型が同じであり、上記能動層と、ソースおよびドレインをなす他方の不純
物領域とは、異なる導電型の不純物が添加され、誘電膜
を介して絶縁分離されている請求項１に記載の半導体記
憶装置。
【請求項６】メモリセル内に、書き込みトランジスタと
読み出しトランジスタを有し、上記読み出しトランジスタは、ゲートが読み出しワード
線に接続され、ソースおよびドレインの一方がビット線
に接続され、他方が電源電圧の供給線に接続され、上記書き込みトランジスタは、ゲートが書き込みワード
線に接続され、ソースおよびドレインの一方がビット線
に接続され、他方が上記読み出しトランジスタの能動層
に接続されている半導体記憶装置。
【請求項７】上記書き込みトランジスタおよび読み出し
トランジスタは、チャネルの導電型が同じであり、上記能動層と、ソースおよびドレインの他方をなす不純
物領域とは、異なる導電型の不純物が添加されて互いに
接触している請求項６に記載の半導体記憶装置。