KR20130109821A - 반도체 기억 소자 - Google Patents

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KR20130109821A
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Abstract

반도체 기억 소자들을 제공한다. 이 소자는 제1 소오스/드레인 단자를 제어하는 제1 쓰기 게이트 및 채널 영역을 제어하는 제2 쓰기 게이트를 포함하는 쓰기 트랜지스터, 및 쓰기 트랜지스터의 제1 소오스/드레인 단자에 연결된 기억 노드 게이트를 포함하는 읽기 트랜지스터를 포함할 수 있다. 제1 쓰기 게이트는 제1 일함수를 갖고, 제2 쓰기 게이트는 제1 일함수와 다른 제2 일함수를 갖고, 쓰기 트랜지스터의 제1 소오스/드레인 단자는 PN 정션을 갖지 않는다.

Description

반도체 기억 소자{SEMICONDUCTOR MEMORY DEVICES}
본 발명의 개념은 반도체 소자에 관한 것으로, 특히, 반도체 기억 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들 중에서 반도체 기억 소자들은 논리 데이터를 저장할 수 있다. 최근에 전자 기기의 고성능화에 따라 우수한 성능 및/또는 우수한 신뢰성을 갖는 반도체 기억 소자들이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위한 새로운 반도체 기억 소자에 대한 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 우수한 성능을 갖는 반도체 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 우수한 신뢰성을 갖는 반도체 기억 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고집적화에 최적화된 반도체 기억 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 양태에 따르면, 반도체 기억 소자는 제1 소오스/드레인 단자를 제어하는 제1 쓰기 게이트 및 채널 영역을 제어하는 제2 쓰기 게이트를 포함하는 쓰기 트랜지스터; 및 상기 쓰기 트랜지스터의 상기 제1 소오스/드레인 단자에 연결된 기억 노드 게이트를 포함하는 읽기 트랜지스터를 포함할 수 있다. 상기 제1 쓰기 게이트는 제1 일함수를 갖고, 상기 제2 쓰기 게이트는 상기 제1 일함수와 다른 제2 일함수를 갖고, 상기 쓰기 트랜지스터의 제1 소오스/드레인 단자는 PN 정션을 갖지 않을 수 있다.
일 실시예에 따르면, 상기 쓰기 트랜지스터의 제1 소오스/드레인 단자의 도핑 상태는 상기 쓰기 트랜지스터의 채널 영역의 도핑 상태와 동일할 수 있다. 상기 제1 및 제2 쓰기 게이트들의 상기 제1 및 제2 일함수들의 조작에 의하여, 전위 장벽이 상기 쓰기 트랜지스터의 채널 영역 내에 생성될 수 있으며, 전위 우물이 상기 제1 소오스/드레인 단자 내에 생성될 수 있다.
일 실시예에 따르면, 상기 제1 쓰기 게이트는 제1 워드 라인에 연결되고, 상기 제2 쓰기 게이트는 제2 워드 라인에 연결될 수 있다.
일 실시예에 따르면, 상기 제1 워드 라인은 상기 제2 워드 라인과 교차할 수 있다.
일 실시예에 따르면, 상기 제1 쓰기 게이트는 상기 읽기 트랜지스터의 제어 게이트의 기능을 더 수행할 수 있다.
일 실시예에 따르면, 상기 쓰기 트랜지스터는 제2 소오스/드레인 단자를 제어하는 제3 쓰기 게이트를 더 포함할 수 있다. 상기 제3 쓰기 게이트는 제3 일함수를 가질 수 있으며, 상기 제2 쓰기 게이트는 상기 제1 쓰기 게이트 및 상기 제3 쓰기 게이트 사이에 배치될 수 있다. 이 경우에, 상기 제3 일함수는 상기 제1 일함수와 동일할 수 있다. 이와는 달리, 상기 제3 일함수는 상기 제2 일함수와 동일할 수도 있다.
일 실시예에 따르면, 상기 제1 쓰기 게이트는 제1 워드 라인에 연결될 수 있으며, 상기 제3 쓰기 게이트는 제2 워드 라인에 연결될 수 있고, 상기 제2 쓰기 게이트는 상기 제1 및 제2 워드 라인들 중에 어느 하나에 연결될 수 있다.
일 실시예에 따르면, 상기 쓰기 트랜지스터의 제1 소오스/드레인 단자, 채널 영역, 및 제2 소오스/드레인 단자는 서로 동일한 도핑 상태를 가질 수 있다.
본 발명의 다른 양태에 따르면, 반도체 기억 소자는 바디부를 포함하는 제1 활성부; 상기 바디부의 제1 부분을 제어하고 제1 일함수를 갖는 제1 게이트 전극; 상기 바디부의 제2 부분을 제어하고 상기 제1 일함수와 다른 제2 일함수를 갖는 제2 게이트 전극; 및 상기 제1 활성부로부터 이격되고, 상기 바디부의 상기 제1 부분에 인접한 읽기-채널 영역을 포함하는 제2 활성부를 포함할 수 있다. 상기 바디부의 제1 및 제2 부분들은 동일한 도핑 상태를 가질 수 있다. 상기 제1 및 제2 게이트 전극들이 상기 바디부의 제1 부분 및 제2 부분의 에너지 밴드를 조작하여, 상기 바디부의 제1 부분에 전위 우물이 생성되고, 상기 바디부의 제2 부분에 전위 장벽이 생성될 수 있다.
일 실시예에 따르면, 상기 제1 게이트 전극은 쓰기 트랜지스터의 제1 쓰기 게이트 및 읽기 트랜지스터의 제어 게이트에 해당할 수 있으며, 상기 제2 게이트 전극은 상기 쓰기 트랜지스터의 제2 쓰기 게이트에 해당할 수 있다. 상기 바디부의 상기 제1 부분의 전위 우물은 기억 노드에 해당하고, 상기 기억 노드는 상기 쓰기 트랜지스터의 제1 소오스/드레인 단자 및 상기 읽기 트랜지스터의 기억 노드 게이트에 해당할 수 있다.
일 실시예에 따르면, 상기 바디부의 제1 및 제2 부분들은 진성 상태일 수 있다.
일 실시예에 따르면, 상기 바디부의 제1 및 제2 부분들은 제1 도전형의 도펀트로 낮은 농도로 도핑될 수 있다.
일 실시예에 따르면, 반도체 기억 소자는 상기 제2 게이트 전극 일측에 배치되고 제3 일함수를 갖는 제3 게이트 전극을 더 포함할 수 있다. 상기 제3 게이트 전극은 상기 바디부의 제3 부분을 제어할 수 있다. 상기 바디부의 제3 부분은 상기 바디부의 제1 및 제2 부분들과 동일한 도핑 상태를 가질 수 있다. 상기 제2 게이트 전극은 상기 제1 및 제3 게이트 전극들 사이에 배치될 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 활성부들은 기판 상에 옆으로 배열되고, 상기 제1 내지 제3 게이트 전극들은 상기 제1 활성부의 바디부 상부를 나란히 가로지를 수 있다. 이 경우에, 상기 반도체 기억 소자는 상기 제3 게이트 전극 일측의 상기 제1 활성부 내에 형성된 쓰기-도프트 영역; 상기 제2 활성부 내에 형성되고 서로 이격된 제1 읽기-도프트 영역 및 제2 읽기 도프트 영역을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제3 게이트 전극, 상기 제2 게이트 전극, 및 상기 제1 게이트 전극은 기판 상에 차례로 적층될 수 있으며, 상기 제1 활성부는 상기 제1 내지 제3 게이트 전극들을 연속적으로 관통할 수 있다. 이때, 상기 제1 활성부는 상기 제1 내지 제3 게이트 전극들과 절연될 수 있다. 상기 제2 활성부의 상기 읽기-채널 영역은 상기 제1 활성부의 상부면 상부에 배치될 수 있다.
일 실시예에 따르면, 상기 제2 활성부는 기판 내에 정의될 수 있다. 이 경우에, 상기 제1 게이트 전극, 제2 게이트 전극, 및 제3 게이트 전극은 상기 기판 상에 차례로 적층될 수 있으며, 상기 제1 활성부는 상기 제3 내지 제1 게이트 전극들을 연속적으로 관통할 수 있다. 상기 제1 활성부는 상기 제3 내지 제1 게이트 전극들 및 상기 제2 활성부의 읽기-채널 영역과 절연될 수 있다. 상기 제1 활성부는 상기 읽기-채널 영역 상에 배치될 수 있다.
본 발명의 또 다른 양태에 따르면, 반도체 기억 소자는 기판; 및 상기 기판 상에 차례로 적층된 복수의 단위 셀들을 포함할 수 있다. 이때, 상기 각 단위 셀은, 제1 소오스/드레인 단자를 제어하는 제1 쓰기 게이트 및 채널 영역을 제어하는 제2 쓰기 게이트를 포함하는 쓰기 트랜지스터; 및 상기 쓰기 트랜지스터의 상기 제1 소오스/드레인 단자에 연결된 기억 노드 게이트를 포함하는 읽기 트랜지스터를 포함할 수 있다. 상기 제1 쓰기 게이트는 제1 일함수를 가질 수 있으며, 상기 제2 쓰기 게이트는 상기 제1 일함수와 다른 제2 일함수를 가질 수 있다. 상기 쓰기 트랜지스터의 제1 소오스/드레인 단자는 PN 정션을 갖지 않을 수 있다. 상기 적층된 단위 셀들의 상기 읽기 트랜지스터들은 직렬로 연결될 수 있다.
본 발명의 또 다른 양태에 따르면, 반도체 기억 소자는 차례로 적층된 복수의 쓰기 트랜지스터들, 상기 각 쓰기 트랜지스터는 바디부를 포함하는 활성부 및 상기 바디부 상부를 나란히 가로지르는 제1 및 제2 게이트 전극들을 포함하고, 상기 바디부는 상기 제1 및 제2 게이트 전극들에 의해 각각 제어되는 제1 부분 및 제2 부분을 포함하고; 및 상기 적층된 복수의 쓰기 트랜지스터들의 상기 바디부들의 상기 제1 부분들 일측에 인접하되, 상기 제1 부분들과 절연된 수직형 활성부를 포함할 수 있다. 상기 바디부의 제1 및 제2 부분들은 동일한 도핑 상태를 가질 수 있다. 상기 제1 및 제2 게이트 전극들이 상기 바디부의 제1 부분 및 제2 부분의 에너지 밴드를 조작하여, 상기 바디부의 제1 부분에 전위 우물이 생성되고, 상기 바디부의 제2 부분에 전위 장벽이 생성될 수 있다.
본 발명의 또 다른 양태에 따르면, 반도체 기억 소자는 제1 게이트 및 제2 게이트를 포함하는 쓰기 트랜지스터; 상기 쓰기 게이트의 상기 제1 게이트에 전기적으로 연결된 제1 워드 라인; 상기 쓰기 게이트의 상기 제2 게이트에 전기적으로 연결되고, 상기 제1 워드 라인과 교차하는 제2 워드 라인; 및 상기 쓰기 트랜지스터의 제1 소오스/드레인 단자에 연결된 기억 노드 게이트를 포함하는 읽기 트랜지스터를 포함할 수 있다.
상술된 바와 같이, 상기 쓰기 트랜지스터의 제1 소오스/드레인 단자 및 채널 영역은 서로 동일한 도핑 상태를 갖고, 상기 제1 및 제2 쓰기 게이트들은 서로 다른 일함수를 갖는다. 이로써, 쓰기 트랜지스터의 제1 소오스/드레인 단자는 PN 정션을 갖지 않을 수 있다. 그 결과, PN 정션으로 야기되는 정션 누설(junction leakage) 및/또는 재결합(recombination) 등을 방지할 수 있다. 그 결과, 향상된 데이터 유지 특성을 갖는 반도체 기억 소자를 구현할 수 있다. 즉, 우수한 신뢰성을 갖는 반도체 기억 소자를 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 기억 소자를 나타내는 등가 회로도 이다.
도 2는 본 발명의 일 실시예에 따른 반도체 기억 소자의 일 변형예를 나타내는 등가 회로도 이다.
도 3은 본 발명의 일 실시예에 따른 반도체 기억 소자의 다른 변형예를 나타내는 등가 회로도 이다.
도 4는 본 발명의 일 실시예에 따른 반도체 기억 소자의 또 다른 변형예를 나타내는 등가 회로도 이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 기억 소자를 나타내는 등가 회로도 이다.
도 6a는 도 5의 반도체 기억 소자의 일 예를 나타내는 평면도이다.
도 6b는 도 6a의 활성부들 및 게이트 전극들을 나타내는 평면도이다.
도 6c는 도 6a의 I-I'을 따라 취해진 단면도이다.
도 6d는 도 6a의 II-II'을 따라 취해진 단면도이다.
도 6e는 도 6의 III-III'을 따라 취해진 단면도이다.
도 7a는 평행 상태에서의 도 6a 및 도 6b에 개시된 제1 활성부의 에너지 밴드 다이어그램이다.
도 7b는 제1 및 제2 워드 라인들에 턴-온(turn-on) 전압들을 인가한 상태에서의 도 6a 및 도 6b에 개시된 제1 활성부의 에너지 밴드 다이어그램이다.
도 7c는 제1 워드 라인에 턴-온 전압을 인가한 상태에서의 도 6a 및 도 6b에 개시된 제1 활성부의 에너지 밴드 다이어그램이다.
도 7d는 도 6a 내지 도 6e의 반도체 기억 소자의 변형예를 설명하기 위한 에너지 밴드 다이어그램이다.
도 8a는 도 5의 반도체 기억 소자의 다른 예를 나타내는 평면도이다.
도 8b는 도 8a의 IV-IV'을 따라 취해진 단면도이다.
도 9a는 도 5의 반도체 기억 소자의 또 다른 예를 나타내는 평면도이다.
도 9b는 도 9a의 V-V'을 따라 취해진 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 기억 소자의 일 변형예를 나타내는 등가 회로도 이다.
도 11a는 도 10의 반도체 기억 소자의 일 예를 나타내는 단면도이다.
도 11b는 제1 워드 라인이 턴-온되고 제2 워드 라인이 턴-오프된 상태에서 도 11a에 개시된 제1 활성부의 에너지 밴드 다이어그램이다.
도 12는 도 10의 반도체 기억 소자의 다른 예를 나타내는 단면도이다.
도 13은 도 10의 반도체 기억 소자의 또 다른 예를 나타내는 단면도이다.
도 14는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 다른 변형예를 나타내는 등가 회로도 이다.
도 15는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 또 다른 변형예를 나타내는 등가 회로도 이다.
도 16a 및 도 17a는 도 6a 내지 도 6e에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 6a의 I-I'을 따라 취해진 단면도들이다.
도 16b 및 도 17b는 도 6a 내지 도 6e에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 6a의 II-II'을 따라 취해진 단면도들이다.
도 18a 내지 도 18e는 도 8a 및 도 8b에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 8a의 IV-IV'을 따라 취해진 단면도들이다.
도 19a 내지 도 19c는 도 9a 및 도 9b에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 9a의 V-V'을 따라 취해진 단면도들이다.
도 20은 본 발명의 또 다른 실시예에 따른 반도체 기억 소자를 나타내는 등가 회로도 이다.
도 21a는 본 발명의 또 다른 실시예에 따른 반도체 기억 소자를 나타내는 평면도이다.
도 21b는 도 21a의 VI-VI'을 따라 취해진 단면도이다.
도 21c는 도 21a의 VII-VII'을 따라 취해진 단면도이다.
도 22a는 본 발명의 또 다른 실시예에 따른 반도체 기억 소자의 변형예를 나타내는 평면도이다.
도 22b는 도 22a의 VIII-VIII'을 따라 취해진 단면도이다.
도 22c는 도 22a의 IX-IX'을 따라 취해진 단면도이다.
도 23a 내지 도 26a는 도 21a 내지 도 21c에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 21a의 VI-VI'을 따라 단면도들이다.
도 23b 내지 도 26b는 도 21a 내지 도 21c에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 21a의 VII-VII'을 따라 단면도들이다.
도 27a 내지 도 29a는 도 22a 내지 도 22c에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 22a의 VIII-VIII'을 따라 취해진 단면도들이다.
도 27b 내지 도 29b는 도 22a 내지 도 22c에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 22a의 IX-IX'을 따라 취해진 단면도들이다.
도 30은 본 발명의 실시예들에 따른 반도체 기억 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도 이다.
도 31은 본 발명의 실시예들에 따른 반도체 기억 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도 이다.
도 32는 본 발명의 실시예들에 따른 반도체 기억 소자들을 포함하는 시스템 온 칩들의 일 예를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
[제1 실시예]
도 1은 본 발명의 일 실시예에 따른 반도체 기억 소자를 나타내는 등가 회로도 이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 기억 소자는 행들 및 열들을 따라 배열된 복수의 단위 셀들(UC)을 포함할 수 있다. 상기 각 단위 셀(UC)은 쓰기 트랜지스터(WTr, write transistor) 및 읽기 트랜지스터(RTr, read transistor)를 포함할 수 있다. 상기 쓰기 트랜지스터(WTr)는 제1 쓰기 게이트(WG1) 및 제2 쓰기 게이트(WG2)를 포함할 수 있다. 또한, 상기 쓰기 트랜지스터(WTr)는 제1 소오스/드레인 단자(first source/drain terminal) 및 제2 소오스/드레인 단자를 더 포함할 수 있다. 상기 읽기 트랜지스터(RTr)는 기억 노드 게이트(MN, memory node gate), 제1 소오스/드레인 단자, 및 제2 소오스/드레인 단자를 포함할 수 있다. 상기 읽기 트랜지스터(RTr)의 기억 노드 게이트(MNG)는 상기 쓰기 트랜지스터(WTr)의 제1 소오스/드레인 단자에 연결될 수 있다. 읽기 모드 및/또는 대기 모드 시에, 상기 기억 노드 게이트(MNG)는 플로팅 될 수 있다(floated). 상기 읽기 트랜지스터(RTr)은 제어 게이트(RCG)를 더 포함할 수 있다. 상기 기억 노드 게이트(MNG)는 상기 제어 게이트(RCG)와 상기 읽기 트랜지스터(RTr)의 채널 영역 사이에 배치될 수 있다. 상기 제어 게이트(RCG)는 상기 기억 노드 게이트(MNG)와 절연될 수 있다. 상기 제어 게이트(RCG)는 상기 기억 노드 게이트(MNG)에 커플링되어(coupled) 상기 읽기 트랜지스터(RTr)의 채널 영역을 제어할 수 있다.
상기 제1 쓰기 게이트(WG1)는 상기 쓰기 트랜지스터(WTr)의 제1 채널 영역을 제어할 수 있으며, 상기 제2 쓰기 게이트(WG2)는 상기 쓰기 트랜지스터(WTr)의 제2 채널 영역을 제어할 수 있다. 상기 제1 및 제2 채널 영역들은 서로 독립적으로 제어될 수 있다. 일 실시예에서, 도 1에 개시된 바와 같이, 상기 제1 채널 영역은 상기 제2 채널 영역과 직렬로 연결될 수 있다. 본 실시예에 따르면, 상기 제1 쓰기 게이트(WG1)는 일 방향으로 연장된 제1 워드 라인(WL1)에 연결되며, 상기 제2 쓰기 게이트(WG2)는 상기 제1 워드 라인(WL2)과 교차하는 제2 워드 라인(WL2)과 연결된다. 상기 제1 및 제2 워드 라인들(WL1, WL2)은 서로 독립적으로 제어될 수 있다. 상기 제1 및 제2 채널 영역들 모두가 턴-온된 경우에, 상기 쓰기 트랜지스터(WTr)가 턴-온될 수 있다.
상기 쓰기 트랜지스터(WTr)의 상기 제2 소오스/드레인 단자는 쓰기 비트 라인(WBL, write bit line)에 연결될 수 있다. 상기 쓰기 비트 라인(WBL)은 상기 제1 워드 라인(WL1)과 교차할 수 있다. 즉, 상기 쓰기 비트 라인(WBL)은 상기 제2 워드 라인(WL2)과 평행할 수 있다. 일 실시예에 따르면, 상기 쓰기 트랜지스터(WRr)의 제1 및 제2 소오스/드레인 단자들은 도펀트들로 도핑된 영역들에 해당할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상기 읽기 트랜지스터(RTr)의 제어 게이트(RCG)는 상기 제1 워드 라인(WL1)에 연결될 수 있다. 즉, 상기 읽기 트랜지스터(RTr)의 제어 게이트(RCG)는 상기 쓰기 트랜지스터(WTr)의 제1 쓰기 게이트(WG1)와 공통으로 상기 제1 워드 라인(WL1)에 연결될 수 있다. 이 경우에, 단위 셀(UC) 내에서, 하나의 게이트 전극이 상기 쓰기 트랜지스터(WTr)의 제1 쓰기 게이트(WG1) 및 상기 읽기 트랜지스터(RTr)의 제어 게이트(RCG)의 기능을 수행할 수 있다. 다시 말해서, 상기 제1 쓰기 게이트(WG1) 및 제어 게이트(RCG)가 상기 제1 워드 라인(WL1)에 공통으로 연결되는 경우에, 상기 제어 게이트(RCG)가 생략되고, 상기 제1 쓰기 게이트(WG1)가 상기 제어 게이트(RCG)의 기능을 수행할 수도 있다.
상기 읽기 트랜지스터(RTr)의 제1 소오스/드레인 단자는 읽기 비트 라인(RBL, read bit line)에 연결될 수 있다. 상기 읽기 비트 라인(RBL)은 상기 제1 워드 라인(WL1)과 교차할 수 있다. 즉, 상기 읽기 비트 라인(RBL)은 상기 제2 워드 라인(WL2) 및 상기 쓰기 비트 라인(WBL)과 평행할 수 있다. 상기 읽기 트랜지스터(RTr)의 제2 소오스/드레인 단자는 기준 전압(ex, 접지 전압)이 인가되는 공통 소오스 영역에 연결될 수 있다. 상기 읽기 트랜지스터(RTr)의 제1 및 제2 소오스/드레인 단자들은 도펀트들로 도핑된 영역들에 해당할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
복수의 상기 읽기 비트 라인들(RBL)이 하나의 센스 앰프(S/A, sense amplifier)를 공유할 수 있다. 상기 센스 앰프(S/A)는 전류-센스 앰프일 수 있다. 반도체 기억 소자의 동작 시에, 상기 센스 앰프(S/A)는 상기 복수의 읽기 비트 라인들(RBL) 중에서 선택된 읽기 비트 라인에 전기적으로 연결될 수 있다.
상술된 단위 셀의 프로그램 동작 방법을 설명한다. 제1 턴-온 전압(first turn-on voltage) 및 제2 턴-온 전압을 선택된 단위 셀에 연결된 선택된 제1 워드 라인(WL1) 및 선택된 제2 워드 라인(WL2)에 각각 공급한다. 이로 인하여, 상기 선택된 단위 셀의 쓰기 트랜지스터(WTr)가 턴-온 된다. 프로그램 전압(또는 프로그램 전류)를 상기 선택된 단위 셀에 연결된 상기 쓰기 비트 라인(WBL)에 공급하여, 상기 선택된 셀의 읽기 트랜지스터(RTr)의 기억 노드 게이트(MNG)에 논리 데이터를 저장할 수 있다. 이때, 비 선택된 제1 워드 라인들(WL1), 비 선택된 제2 워드 라인들(WL2), 비 선택된 쓰기 워드 라인들(WBL), 및 상기 읽기 비트 라인(RBL)은 기준 전압(ex, 접지 전압)이 인가되거나, 플로팅 될 수 있다.
비 선택된 단위 셀들 내 상기 쓰기 트랜지스터들(WTr)의 제1 채널 영역들 및/또는 제2 채널 영역들이 턴-오프(turn-off)됨으로써, 상기 비 선택된 단위 셀들의 상기 쓰기 트랜지스터들(WTr)은 턴-오프 된다. 즉, 상기 선택된 쓰기 워드 라인(WBL)에 연결된 비 선택된 단위 셀들의 쓰기 트랜지스터들(WTr)의 제1 채널 영역들이 턴-오프 됨으로써, 상기 선택된 쓰기 워드 라인(WBL)에 연결된 비 선택된 단위 셀들의 쓰기 트랜지스터들(WTr)이 턴-오프 된다. 따라서, 상기 선택된 쓰기 워드 라인(WBL)에 연결된 비 선택된 단위 셀들은 상기 선택된 쓰기 워드 라인(WBL)에 공급되는 프로그램 전압(또는 프로그램 전류)에 영향을 받지 않는다. 그 결과, 상기 반도체 기억 소자의 단위 셀들은 랜덤 억세스(random access)가 가능하다. 다시 말해서, 상기 선택된 비트 라인에 연결된 비 선택된 단위 셀들의 쓰기 트랜지스터들(WTr)이 턴-오프 됨으로써, 상기 선택된 비트 라인에 연결된 비 선택된 단위 셀들에 저장된 데이터의 손실을 방지할 수 있다. 따라서, 셀프-리플레쉬(self-reflesh)를 위한 주변회로(예컨대, 전압 센스 앰프 또는 전류 센스 앰프)가 요구되지 않을 수 있다. 그 결과, 주변회로 영역의 면적을 감소시켜 고-집적화된 반도체 기억 소자를 구현할 수 있다. 또한, 우수한 데이터 저장 특성을 갖는 반도체 기억 소자를 구현할 수 있다.
다음으로, 상술된 반도체 기억 소자의 읽기 동작을 설명한다. 센싱 전압(sensing voltage)을 선택된 단위 셀에 연결된 제1 워드 라인(WL1)에 인가할 수 있다. 상기 기억 노드 게이트(MNG)에 전하가 저장되지 않은 경우에, 상기 읽기 트랜지스터(RTr)는 제1 문턱 전압을 갖는다. 상기 기억 노드 게이트(MNG)에 전하가 저장된 경우에, 상기 읽기 트랜지스터(RTr)는 제2 문턱 전압을 갖는다. 상기 센싱 전압의 절대값은 상기 제1 문턱 전압의 절대값과 상기 제2 문턱 전압의 절대값 사이의 값일 수 있다. 이로써, 상기 읽기 동작 시에, 상기 선택된 단위 셀의 읽기 트랜지스터(RTr)은 상기 기억 노드 게이트(MNG)에 저장된 전하량에 따라 턴-온 되거나, 턴-오프 될 수 있다. 그 결과, 상기 선택된 단위 셀의 읽기 트랜지스터(RTr)에 저장된 논리 데이터를 판별할 수 있다.
상기 읽기 동작 시에, 상기 선택된 단위 셀에 연결된 제2 워드 라인(WL2)은 턴-오프 전압이 인가되거나 플로팅 될 수 있다. 이로써, 상기 선택된 단위 셀의 쓰기 트랜지스터(WTr)은 턴-오프 된다. 그 결과, 상기 선택된 단위 셀에 저장된 데이터의 손실을 방지할 수 있다. 상기 읽기 동작 시에, 다른 제2 워드 라인들(WL2)도 턴-오프 전압이 인가되거나 플로팅 될 수 있다. 또한, 비 선택된 제1 워드 라인들(WL1), 비 선택된 읽기 워드 라인(RBL), 및 상기 쓰기 워드 라인들(WBL)은 상기 기준 전압이 인가되거나 플로팅 될 수 있다.
상술된 반도체 기억 소자에 따르면, 프로그램 동작 및/또는 읽기 동작 시에, 상기 선택된 단위 셀이 랜덤 억세스 될 수 있다. 이로써, 단위 셀들에 저장된 데이터들의 손실을 방지하거나 최소화시킬 수 있다. 이로써, 우수한 성능 및/또는 우수한 신뢰성을 갖는 반도체 기억 소자를 구현할 수 있다. 이에 더하여, 특정 주변회로(ex, 전압 센스 앰프 및/또는 전류 센스 앰프 등)을 요구하지 않을 수 있기 때문에, 고 집적화된 반도체 기억 소자를 구현할 수 있다.
다음으로, 도면들을 참조하여 본 실시예에 따른 반도체 기억 소자의 여러 변형예들을 설명한다. 이하 설명에서 상술된 구성 요소들과 동일한 구성 요소들에 대한 설명은 생략하거나 간략히 설명한다.
도 2는 본 발명의 일 실시예에 따른 반도체 기억 소자의 일 변형예를 나타내는 등가 회로도 이다.
도 2를 참조하면, 본 변형예에 따른 반도체 기억 소자에서 읽기 트랜지스터(RTr)의 제어 게이트(RCG)는 제3 워드 라인(WL3)에 연결될 수 있다. 상기 제3 워드 라인(WL3)은 상기 제1 및 제2 워드 라인들(WL1, WL2)로부터 독립적으로 제어될 수 있다. 상기 제3 워드 라인(WL3)은 상기 읽기 워드 라인(RBL)과 교차한다. 일 실시예에 따르면, 상기 제3 워드 라인(WL3)은 상기 제1 워드 라인(WL1)과 평행할 수 있으며, 상기 제2 워드 라인(WL2)과 교차할 수 있다.
본 변형예에 따른 반도체 기억 소자의 프로그램 동작은 도 1을 참조하여 설명한 프로그램 동작과 실질적으로 동일할 수 있다. 본 변형예에 따른 반도체 기억 소자의 읽기 동작 시에, 센싱 게이트 전압 및 센싱 비트 라인 전압이 선택된 단위 셀에 연결된 제3 워드 라인(WL3) 및 읽기 비트 라인(RBL)에 각각 제공될 수 있다. 즉, 상기 읽기 동작 시에, 상기 선택된 단위 셀의 데이터는 상기 제3 워드 라인(WL3) 및 상기 읽기 워드 라인(RBL)을 이용하여 판독될 수 있다.
도 3은 본 발명의 일 실시예에 따른 반도체 기억 소자의 다른 변형예를 나타내는 등가 회로도 이다.
도 3을 참조하면, 본 변형예에 따른 반도체 기억 소자의 단위 셀(UC)은 쓰기 트랜지스터(WTr) 및 읽기 트랜지스터(RTr)을 포함한다. 이때, 상기 쓰기 트랜지스터(WTr)는 쓰기 채널 영역(WCR), 상기 쓰기 채널 영역(WCR)의 전면(front side)을 제어하는 전면 게이트(FG, front gate), 및 상기 쓰기 채널 영역(WCR)의 후면(back side)를 제어하는 후면 게이트(BG, back gate)를 포함할 수 있다. 상기 전면 게이트(FG)는 제1 워드 라인(WL1)에 연결될 수 있으며, 상기 후면 게이트(BG)는 상기 제1 워드 라인(WL1)과 교차하는 제2 워드 라인(WL2)에 연결될 수 있다. 상기 전면 게이트(FG) 및 후면 게이트(BG) 모두에 턴-온 전압이 인가되는 경우에, 상기 쓰기 채널 영역(WCR)이 턴-온 될 수 있다. 상기 전면 게이트(FG) 및 상기 후면 게이트(BG)은 서로 교차하는 상기 제1 워드 라인(WL1) 및 상기 제2 워드 라인(WL2)에 각각 연결됨으로써, 본 변형예에 따른 반도체 기억 소자의 단위 셀들(UC)은 랜덤 억세스 될 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 기억 소자의 또 다른 변형예를 나타내는 등가 회로도 이다.
도 4를 참조하면, 본 변형예에 따른 반도체 기억 소자의 단위 셀(UC)은 도 3에 개시된 쓰기 트랜지스터(WTr) 및 도 2에 개시된 읽기 트랜지스터(RTr)를 포함할 수 있다. 즉, 상기 쓰기 트랜지스터(WTr)의 전면 게이트(FG)는 상기 제1 워드 라인(WL1)에 연결될 수 있으며, 상기 쓰기 트랜지스터(WTr)의 후면 게이트(BG)는 상기 제2 워드 라인(WL2)에 연결될 수 있고, 상기 읽기 트랜지스터(RTr)의 제어 게이트(RCG)는 상기 제3 워드 라인(WL3)에 연결될 수 있다.
[제2 실시예]
도 5는 본 발명의 다른 실시예에 따른 반도체 기억 소자를 나타내는 등가 회로도 이다.
도 5를 참조하면, 본 실시예에 따른 반도체 기억 소자의 단위 셀(UC)은 쓰기 트랜지스터(WTr) 및 읽기 트랜지스터(RTr)를 포함한다. 상기 쓰기 트랜지스터(WTr)는 제1 쓰기 게이트(WG1), 제2 쓰기 게이트(WG2), 및 제3 쓰기 게이트(WG3)를 포함할 수 있다. 상기 제1 쓰기 게이트(WG1)는 상기 쓰기 트랜지스터(WTr)의 제1 소오스/드레인 단자를 제어하고, 상기 제2 쓰기 게이트(WG2)는 상기 쓰기 트랜지스터(WTr)의 채널 영역을 제어하며, 상기 제3 쓰기 게이트(WG3)는 상기 쓰기 트랜지스터(WTr)의 제2 소오스/드레인 단자를 제어할 수 있다. 일 실시예에 따르면, 상기 제1 쓰기 게이트(WG1)는 일 방향으로 연장된 제1 워드 라인(WL1)에 연결될 수 있으며, 상기 제2 및 제3 쓰기 게이트들(WG2, WG2)은 상기 제1 워드 라인(WL1)과 교차하는 제2 워드 라인(WL2)에 연결될 수 있다. 상기 제1 및 제2 워드 라인들(WL1, WL2)은 서로 독립적으로 제어될 수 있다.
상기 읽기 트랜지스터(RTr)는 상기 쓰기 트랜지스터(WTr)의 제1 소오스/드레인 단자에 연결된 기억 노드 게이트(MNG), 제1 소오스/드레인 단자, 및 제2 소오스/드레인 단자를 포함할 수 있다. 이에 더하여, 상기 읽기 트랜지스터(RTr)는 제어 게이트(RCG)를 더 포함할 수 있다. 상기 제어 게이트(RCG)는 상기 기억 노드 게이트(MNG)와 절연되며, 상기 기억 노드 게이트(MNG)는 상기 제어 게이트(RCG)와 상기 읽기 트랜지스터(RTr)의 채널 영역 사이에 배치될 수 있다. 상기 기억 노드 게이트(MNG)는 플로팅 될 수 있다. 상기 제어 게이트(RCG)는 상기 기억 노드 게이트(MNG)에 커플링 되어 상기 읽기 트랜지스터(RTr)의 채널 영역을 제어할 수 있다. 일 실시예에 따르면, 상기 제어 게이트(RCG)는 상기 제1 워드 라인(WL1)에 연결될 수 있다. 일 실시예에 따르면, 상기 제1 쓰기 게이트(WG1) 및 상기 제어 게이트(RCG)가 상기 워드 라인(WL1)에 연결되는 경우에, 상기 제어 게이트(RCG)가 생략되고 상기 제1 쓰기 게이트(WG1)가 상기 제어 게이트(RCG)의 기능을 수행할 수 있다. 즉, 읽기 동작 시에, 상기 제1 쓰기 게이트(WG1)가 상기 기억 노드 게이트(MNG)와 커플링되어 상기 읽기 트랜지스터(RTr)의 채널 영역을 제어할 수 있다.
상기 쓰기 트랜지스터(WTr)의 제2 소오스/드레인 단자는 쓰기 비트 라인(WBL)에 연결될 수 있으며, 상기 읽기 트랜지스터(RTr)의 제1 소오스/드레인 단자는 읽기 비트 라인(RBL)에 연결될 수 있다. 상기 쓰기 비트 라인(WBL)은 상기 제1 워드 라인(WL1)과 교차할 수 있다. 상기 읽기 비트 라인(RBL)도 상기 제1 워드 라인(WL1)과 교차할 수 있다. 상기 읽기 트랜지스터(RTr)의 제2 소오스/드레인 단자는, 기준 전압(ex, 접지 전압)이 제공되는 공통 소오스 영역에 연결될 수 있다. 일 실시예에서, 셀 어레이 내에서 복수의 상기 읽기 비트 라인들(RBL)이 하나의 센스 앰프(S/A)를 공유할 수 있다. 상기 센스 앰프(S/A)는 전류-센스 앰프일 수 있다.
일 실시예에 따르면, 상기 쓰기 트랜지스터(WTr) 및 읽기 트랜지스터(RTr)는 엔모스(NMOS) 트랜지스터들일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 쓰기 트랜지스터(WTr) 및 읽기 트랜지스터(RTr)는 피모스 트랜지스터들일 수도 있다. 이하, 설명의 편의를 위하여 본 발명의 실시예들은 상기 쓰기 및 읽기 트랜지스터들(WTr, RTr)을 예로 들어 설명한다.
상기 쓰기 트랜지스터(WTr)의 제1 소오스/드레인 단자, 채널 영역, 및 제2 소오스/드레인 단자는 반도체 물질로 형성된 바디부(body part) 내에 정의된다. 이때, 상기 쓰기 트랜지스터(WTr)의 제1 및 제2 소오스/드레인 단자들은 상기 쓰기 트랜지스터(WTr)의 채널 영역과 동일한 도핑 상태를 갖는다. 상기 제1 쓰기 게이트(WG1)는 상기 제1 소오스/드레인 단자의 에너지 밴드를 조작(engineering)할 수 있는 일 함수를 가지며, 상기 제2 쓰기 게이트(WG2)는 상기 채널 영역의 에너지 밴드를 조작할 수 있는 일 함수를 가지고, 상기 제3 쓰기 게이트(WG3)는 상기 제2 소오스/드레인 단자의 에너지 밴드를 조작할 수 있는 일 함수를 갖는다. 이하, 상기 단위 셀(UC)를 도 6a 내지 6e를 참조하여 좀 더 구체적으로 설명한다.
도 6a는 도 5의 반도체 기억 소자의 일 예를 나타내는 평면도이다. 도 6b는 도 6a의 활성부들 및 게이트 전극들을 나타내는 평면도이다. 도 6a의 활성부들 및 게이트 전극들을 좀 더 명확하게 보여주시기 위하여, 도 6b에서 도 6a의 라인들이 생략되었다. 도 6c는 도 6a의 I-I'을 따라 취해진 단면도이다. 도 6d는 도 6a의 II-II'을 따라 취해진 단면도이다. 도 6e는 도 6의 III-III'을 따라 취해진 단면도이다.
도 6a 내지 도 6e를 참조하면, 기판(103) 상에 제1 활성부(105a, active portion) 및 제2 활성부(105b)이 배치될 수 있다. 상기 제2 활성부(105b)는 상기 제1 활성부(105a)로부터 옆으로 이격될 수 있다. 일 실시예에 따르면, 상기 제1 및 제2 활성부들(105a, 105b) 사이의 간격은 도 5의 읽기 트랜지스터(RTr)의 기억 노드 게이트와 채널 영역 사이의 게이트 유전막의 두께에 해당할 수 있다. 상기 제1 및 제2 활성부들(105a, 105b)은 반도체 물질로 형성된다. 예컨대, 상기 제1 및 제2 활성부들(105a, 105b)은 실리콘으로 형성될 수 있다. 도 6a 및 도 6b에 개시된 바와 같이, 평면적 관점에서 상기 제1 활성부(105a)은 제1 방향으로 연장된 장방형일 수 있으며, 상기 제2 활성부(105b)는 상기 제1 방향과 다른 제2 방향으로 연장된 장방형일 수 있다. 상기 제1 방향 및 제2 방향은 각각 도 6a의 x축 방향 및 y축 방향에 해당할 수 있다.
상기 기판(103)은 차례로 적층된 반도체 기판(100) 및 매몰 산화막(102)을 포함할 수 있다. 상기 제1 및 제2 활성부들(105a, 105b)은 상기 매몰 산화막(102) 상에 배치될 수 있다. 즉, 상기 기판(103)은 SOI (Silicon-On-Insulator) 기판일 수 있다. 상기 SOI 기판에서 상기 매몰 산화막(102) 상의 실리콘층을 패터닝하여, 상기 제1 및 제2 활성부들(105a, 105b)이 형성될 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 다른 실시예에 따르면, 상기 기판(103)은 벌크 반도체 기판에 해당할 수 있으며, 상기 제1 및 제2 활성부들(105a, 105b)은 소자분리 패턴(미도시함)에 의해 정의된 상기 벌크 반도체 기판의 일부분들에 각각 해당할 수도 있다.
제1 게이트 전극(111), 제2 게이트 전극(112), 및 제3 게이트 전극(113)이 상기 제1 활성부(105a) 상부를 나란히 가로지를 수 있다. 상기 제2 게이트 전극(112)은 상기 제1 및 제3 게이트 전극들(111, 113) 사이에 배치될 수 있으며, 상기 제1 게이트 전극(111)은 상기 제2 활성부(105b)에 인접하다.
도 6c에 개시된 바와 같이, 상기 제1 내지 제3 게이트 전극들(111, 112, 113)은 상기 제1 활성부들(105a)로부터 절연된다. 제1 게이트 유전막(107a)이 상기 제2 게이트 전극(112)과 상기 제1 활성부(105a) 사이에 배치될 수 있다. 제2 게이트 유전막(109)이 상기 제1 및 제3 게이트 전극들(111, 113)의 각각과 상기 제1 활성부(105a) 사이에 배치될 수 있다. 상기 제1 게이트 전극(111)과 제1 활성부(105a) 사이의 제2 게이트 유전막(109)은 연장되어 상기 제1 게이트 전극(111)과 상기 제2 게이트 전극(112) 사이에 배치될 수 있다. 상기 제3 게이트 전극(113)과 제1 활성부(105a) 사이에 개재된 제2 게이트 유전막(109)은 연장되어 상기 제3 게이트 전극(113)과 상기 제2 게이트 전극(112) 사이에 배치될 수 있다. 상기 제1 게이트 유전막(107a)은 산화물, 질화물, 및/또는 고유전물(ex, 하프늄 산화물과 같은 절연성 금속 질화물)을 포함할 수 있다. 상기 제2 게이트 유전막(109)은 산화물, 질화물, 및/또는 고유전물(ex, 하프늄 산화물과 같은 절연성 금속 질화물)을 포함할 수 있다. 상기 제2 게이트 유전막(109)은 상기 제1 게이트 유전막(109)과 동일한 물질로 형성되거나, 다른 물질로 형성될 수 있다.
읽기-게이트 유전막(107r)이 상기 제1 활성부(105a) 및 상기 제2 활성부(105b) 사이에 개재될 수 있다. 상기 읽기-게이트 유전막(107r)은 도 5의 상기 기억 노드 게이트(MNG)와 상기 읽기 트랜지스터(RTr)의 채널 영역 사이에 배치된 게이트 유전막에 해당한다. 상기 읽기-게이트 유전막(107r)은 상기 제1 게이트 유전막(107a)과 동일한 물질로 형성될 수 있다. 상기 제1 및 제2 활성부들(105a, 105b)의 측벽 상에 잔여 유전막(107b)이 배치될 수 있다. 상기 잔여 유전막(107b)은 상기 제1 게이트 유전막(107a)과 동일한 물질로 형성될 수 있다.
도 6c에 개시된 바와 같이, 상기 제1 내지 제3 게이트 전극들(111, 112, 113) 아래에 위치한 상기 제1 활성부(105a)는 바디부(WB, body part)로 정의될 수 있다. 상기 바디부(WB)는 상기 제1 게이트 전극(111) 아래의 제1 부분, 상기 제2 게이트 전극(112) 아래의 제2 부분, 및 상기 제3 게이트 전극(113) 아래의 제3 부분을 포함한다. 상기 바디부(WB)의 제1, 제2, 및 제3 부분들은 도 5의 쓰기 트랜지스터(WTr)의 제1 소오스/드레인 단자, 채널 영역, 제2 소오스/드레인 단자에 각각 포함할 수 있다. 상기 바디부(WB)의 제1 및 제3 부분들의 도핑 상태는 상기 바디부(WB)의 제2 부분의 도핑 상태와 실질적으로 동일할 수 있다. 예컨대, 상기 바디부(WB)의 제1 내지 제3 부분들은 언도프트 상태일 수 있다. 즉, 상기 바디부(WB)의 제1 내지 제3 부분들은 진성 상태일 수 있다. 이와는 달리, 상기 바디부(WB)의 제1 내지 제3 부분들은 제1 도전형의 도펀트로 낮은 농도로(lightly) 도핑될 수 있다. 이때, 상기 바디부(WB)의 제1 내지 제3 부분들의 도펀트 농도들은 서로 실질적으로 동일할 수 있다. 예컨대, 상기 바디부(WB)의 제1 내지 제3 부분들은 약 1×1015㎤과 같거나 작은 제1 도전형의 도펀트 농도를 가질 수 있다.
상기 제1 게이트 전극(111)은 상기 바디부(WB)의 상기 제1 부분의 에너지 밴드를 조작(engineering)할 수 있는 제1 일함수(first work function)를 갖는 도전 물질로 형성된다. 상기 제2 게이트 전극(112)은 상기 바디부(WB)의 상기 제2 부분의 에너지 밴드를 조작할 수 있는 제2 일함수를 갖는 도전 물질로 형성된다. 상기 제2 일함수는 상기 제1 일함수와 다르다. 이때, 상기 제1 게이트 전극(111)의 상기 제1 일함수로 인하여 상기 바디부(WB)의 제1 부분의 에너지 밴드는 조작되어 전위 우물(potential well)이 생성되고, 상기 제2 게이트 전극(112)의 상기 제2 일함수로 인하여 상기 바디부(WB)의 상기 제2 부분의 에너지 밴드는 조작되어 전위 장벽(potential barrier)이 생성된다. 도 6c에 개시된 바와 같이, 상기 바디부(WB)의 상기 제1 부분의 전위 우물을 기억 노드(MN)로 정의한다. 상술된 바와 같이, 상기 기억 노드(MN)의 도핑 상태는 상기 바디부(WB)의 상기 제2 부분과 동일한 반면에, 상기 제1 및 제2 게이트 전극들(111, 112)의 제1 및 제2 일함수들의 조작에 의하여, 상기 전위 우물에 해당하는 상기 기억 노드(MN)가 생성된다.
예컨대, 상기 쓰기 및 읽기 트랜지스터들이 엔모스 트랜지스터들인 경우에, 상기 제1 일함수는 상기 제2 일함수 보다 작을 수 있다. 이 경우에, 상기 제1 게이트 전극(111)의 제1 일함수는 반도체의 전도대 가장자리(conduction band edge)의 에너지 레벨에 근접할 수 있으며, 상기 제2 게이트 전극(112)의 제2 일함수는 상기 반도체의 가전자대 가장자리(valance band edge)의 에너지 레벨에 근접할 수 있다. 상기 제1 게이트 전극(111)은 상기 제1 일함수를 갖는 도핑된 반도체(ex, N형 반도체), 금속, 및/또는 금속 질화물 등을 포함할 수 있다. 상기 제2 게이트 전극(112)은 상기 제2 일함수를 갖는 도핑된 반도체(ex, P형 반도체), 금속, 및/또는 금속 질화물을 포함할 수 있다.
상기 제3 게이트 전극(113)은 상기 바디부(WB)의 상기 제3 부분의 에너지 밴드를 조작하는 제3 일함수를 갖는 도전 물질로 형성된다. 일 실시예에 따르면, 상기 제3 일함수는 상기 제1 일함수와 동일할 수 있다. 이로써, 상기 바디부(WB)의 상기 제3 부분의 조작된 에너지 밴드는 상기 기억 노드(MN)의 에너지 밴드와 실질적으로 동일할 수 있다. 일 실시예에 따르면, 상기 제3 게이트 전극(113)은 상기 제1 게이트 전극(111)과 동일한 물질로 형성될 수 있다.
쓰기-도프트 영역(WD, write-doped region)이 상기 제3 게이트 전극(113) 일 측의 상기 제1 활성부(105a) 내에 배치될 수 있다. 상기 쓰기-도프트 영역(WD)은 제2 도전형의 도펀트로 도핑될 수 있다. 상기 쓰기-도프트 영역(WD)은 고농도로 도핑될 수 있다. 상기 쓰기-도프트 영역(WD)은 상기 바디부(WB)의 상기 제3 부분에 접할 수 있다. 즉, 상기 제3 게이트 전극(113)에 의해 제어되는 상기 바디부(WB)의 상기 제3 부분은 상기 쓰기-도프트 영역(WD) 및 상기 바디부(WB)의 상기 제2 부분 사이에 배치될 수 있다.
제1 읽기-도프트 영역(RD1) 및 제2 읽기-도프트 영역(RD2)이 상기 제2 활성부(105b) 내에 배치될 수 있다. 상기 제1 읽기-도프트 영역(RD1)은 상기 제2 읽기-도프트 영역(RD2)으로부터 이격 된다. 이로써, 읽기-채널 영역(RCH)이 상기 제1 및 제2 읽기-도프트 영역들(RD1, RD2) 사이에 정의된다. 상기 읽기-채널 영역(RCH)은 상기 제1 방향(즉, 상기 x축 방향)으로 상기 기억 노드(MN)와 중첩될 수 있다. 즉, 상기 읽기-게이트 유전막(107r)은 상기 기억 노드(MN)와 상기 읽기-채널 영역(RCH) 사이에 배치된다. 상기 읽기-채널 영역(RCH)은 상기 제1 도전형의 도펀트로 도핑되고, 상기 제1 및 제2 읽기-도프트 영역들(RD1, RD2)은 상기 제2 도전형의 도펀트로 도핑된다. 상기 제1 도전형의 도펀트 및 제2 도전형의 도펀트 중에서 어느 하나는 N형 도펀트이고, 다른 하나는 P형 도펀트일 수 있다. 일 실시예에 따르면, 상기 제1 도전형의 도펀트가 P형 도펀트일 수 있으며, 상기 제2 도전형의 도펀트가 N형 도펀트일 수 있다.
도 5 및 도 6a 내지 도 6e를 참조하면, 상기 제1 게이트 전극(111)은 상기 쓰기 트랜지스터(WTr)의 제1 쓰기 게이트(WG1)에 해당될 수 있다. 이에 더하여, 상기 제1 게이트 전극(111)은 상기 읽기 트랜지스터(RTr)의 제어 게이트(RCG)에 해당될 수도 있다. 즉, 상기 제1 쓰기 게이트(WG1) 및 상기 제어 게이트(RCG)는 상기 제1 게이트 전극(111)을 공유할 수 있다. 상기 제2 게이트 전극(112)은 상기 쓰기 트랜지스터(WTr)의 제2 쓰기 게이트(WG2)에 해당될 수 있다. 상기 제3 게이트 전극(113)은 상기 쓰기 트랜지스터(WTr)의 상기 제3 쓰기 게이트(WG3)에 해당될 수 있다.
상기 기억 노드(MN)는 상기 쓰기 트랜지스터(WTr)의 제1 소오스/드레인 단자에 해당될 수 있다. 또한, 상기 기억 노드(MN)는 상기 읽기 트랜지스터(WTr)의 기억 노드 게이트(MNG)에 해당될 수 있다. 즉, 상기 쓰기 트랜지스터(WTr)의 제1 소오스/드레인 단자 및 상기 기억 노드 게이트(MNG)는 상기 기억 노드(MN)를 공유할 수 있다. 상기 쓰기-도프트 영역(WD)에 접하는 상기 바디부(WB)의 상기 제3 부분은 상기 쓰기 트랜지스터(WTr)의 제2 소오스/드레인 단자에 해당할 수 있다.
상기 제1 읽기-도프트 영역(RD1)은 상기 읽기 트랜지스터(RTr)의 제1 소오스/드레인 단자에 해당할 수 있으며, 상기 제2 읽기-도프트 영역(RD2)는 상기 읽기 트랜지스터(RTr)의 제2 소오스/드레인 단자에 해당할 수 있다.
결과적으로, 상기 쓰기 트랜지스터(WTr)는 상기 제1 내지 제3 게이트 전극들(111, 112, 113) 및 상기 기억 노드(MN)를 포함하는 상기 바디부(WB)를 포함할 수 있으며, 상기 읽기 트랜지스터(RTr)는 상기 제1 게이트 전극(111), 기억 노드(MN), 제1 읽기-도프트 영역(RD1), 읽기-채널 영역(RCH), 및 제2 읽기-도프트 영역(RD2)을 포함할 수 있다.
상술된 바와 같이, 상기 바디부(WB)의 제1 내지 제3 부분들은 서로 동일한 도핑 상태를 갖고, 상기 제1 내지 제3 게이트 전극들(111, 112, 113)의 제1 내지 제3 일함수들에 의하여 상기 바디부(WB)의 제1 내지 제3 부분들의 에너지 밴드들이 조작된다. 이로써, 상기 쓰기 트랜지스터(WTr)의 제1 소오스/드레인 단자에 해당하는 상기 기억 노드(MN)가 생성된다. 즉, 상기 기억 노드(MN)의 도핑 상태는 상기 쓰기 트랜지스터(WTr)의 채널 영역에 해당하는 상기 바디부(WB)의 제2 부분과 동일하다. 이에 따라, 상기 기억 노드(MN)와 상기 바디부(WB)의 나머지 부분 사이에 PN 정션(PN junction)이 존재하지 않는다. 이에 따라, PN 정션으로 야기되는 정션 누설(junction leakage) 및/또는 재결합(recombination) 등을 방지할 수 있다. 만약, PN 정션이 존재하는 경우에, 저장된 전하들은 정션을 통하여 누설되거나, 정션 주변의 공핍 영역 내에서 재결합될 수 있다. 이로 인하여, 데이터가 손실될 수 있다. 하지만, 본 발명의 실시예들에 따르면, 상기 기억 노드(MN)에는 PN 정션이 존재하지 않는다. 이로써, 상술된 문제점을 해결할 수 있다. 그 결과, 향상된 데이터 유지 특성을 갖는 반도체 기억 소자를 구현할 수 있다. 즉, 우수한 신뢰성을 갖는 반도체 기억 소자를 구현할 수 있다.
계속해서, 도 6a 내지 도 6e를 참조하면, 제1 워드 라인(WL1)이 상기 제1 게이트 전극(111)에 전기적으로 연결될 수 있으며, 제2 워드 라인(WL2)이 상기 제2 및 제3 게이트 전극들(112, 113)에 전기적으로 접속될 수 있다. 도 6a에 개시된 바와 같이, 상기 제2 워드 라인(WL2)은 상기 제1 워드 라인(WL1)을 교차할 수 있다.
쓰기 비트 라인(WBL)이 상기 쓰기-도프트 영역(WD)에 전기적으로 접속될 수 있다. 이로써, 상기 쓰기 비트 라인(WBL)은 쓰기-도프트 영역(WD)을 통하여 상기 바디부(WB)의 상기 제3 부분과 전기적으로 접속될 수 있다. 상기 쓰기 비트 라인(WBL)은 상기 제1 워드 라인(WL1)과 교차할 수 있다. 읽기 비트 라인(RBL)이 상기 제1 읽기-도프트 영역(RD1)에 전기적으로 접속될 수 있다. 상기 읽기 비트 라인(RBL)은 상기 제1 워드 라인(WL1)과 교차할 수 있으며 상기 쓰기 비트 라인(WBL)과 평행할 수 있다. 소오스 배선(SI)이 상기 제2 읽기-도프트 영역(RD2)에 전기적으로 접속될 수 있다.
구체적으로, 제1 층간 절연막(115)이 상기 게이트 전극들(111, 112, 113) 및 활성부들(105a, 105b)을 포함하는 기판(103) 상에 배치될 수 있다. 상기 쓰기 비트 라인(WBL), 상기 제2 워드 라인(WL2), 및 상기 소오스 배선(SI)이 상기 제1 층간 절연막(115) 상에 배치될 수 있다. 제2 층간 절연막(120)이 상기 쓰기 비트 라인(WBL), 상기 제2 워드 라인(WL2), 상기 소오스 배선(SI), 및 상기 제1 층간 절연막(115) 상에 배치될 수 있다. 상기 제1 워드 라인(WL1)이 상기 제2 층간 절연막(120) 상에 배치될 수 있다. 제3 층간 절연막(125)이 상기 제1 워드 라인(WL1) 및 상기 제2 층간 절연막(120) 상에 배치될 수 있다. 상기 읽기 비트 라인(RBL)이 상기 제3 층간 절연막(125) 상에 배치될 수 있다.
제1 워드 라인-콘택 플러그(WC1)가 상기 제2 및 제1 층간 절연막들(120, 115)을 관통하여 상기 제1 게이트 전극(111)에 접속될 수 있다. 상기 제1 워드 라인(WL1)은 상기 제1 워드 라인-콘택 플러그(WC1)를 통하여 상기 제1 게이트 전극(111)에 전기적으로 접속될 수 있다. 제2 워드 라인-콘택 플러그(WC2)가 상기 제1 층간 절연막(115)을 관통하여 상기 제2 및 제3 게이트 전극들(112, 113)에 동시에 접속될 수 있다. 상기 제2 워드 라인(WL2)은 상기 제2 워드 라인-콘택 플러그(WC2)를 통하여 상기 제2 및 제3 게이트 전극들(112, 113)과 전기적으로 접속될 수 있다. 쓰기 비트 라인-콘택 플러그(WBLC)가 상기 제1 층간 절연막(115)을 관통하여 상기 쓰기-도프트 영역(WD)에 접속될 수 있다. 상기 쓰기 비트 라인(WBL)은 상기 쓰기 비트 라인-콘택 플러그(WBLC)를 통하여 상기 쓰기-도프트 영역(WD)에 전기적으로 접속될 수 있다. 소오스-콘택 플러그(SC)가 상기 제1 층간 절연막(115)을 관통하여 상기 제2 읽기-도프트 영역(RD2)에 접속될 수 있다. 상기 소오스 배선(SI)는 상기 소오스-콘택 플러그(SC)를 통하여 상기 제2 읽기-도프트 영역(RD2)에 전기적으로 접속될 수 있다. 읽기 비트 라인-콘택 플러그(RBLC)가 상기 제3, 제2, 및 제1 층간 절연막들(125, 120, 115)을 연속적으로 관통하여 상기 제1 읽기-도프트 영역(RD1)에 접속될 수 있다. 상기 읽기 비트 라인(RBL)은 상기 읽기 비트 라인-콘택 플러그(RBLC)을 통하여 상기 제1 읽기-도프트 영역(RD1)에 전기적으로 접속될 수 있다.
본 발명은 상술된 라인들(WL1, WL2, WBL, RBL) 및 소오스 배선(SI)의 배치 형태에 한정되지 않는다. 상기 라인들(WL1, WL2, WBL, RBL) 및 소오스 배선(SI)는 다양한 형태로 배치될 수 있다.
상술된 반도체 기억 소자의 제1 활성부(105a)의 에너지 밴드에 대하여 도면들을 참조하여 좀 더 구체적으로 설명한다.
도 7a는 평행 상태에서의 도 6a 및 도 6b에 개시된 제1 활성부의 에너지 밴드 다이어그램이다.
도 7a를 참조하면, 평형 상태에서 제1 내지 제3 게이트 전극들(111, 112, 113)은 턴-오프 상태들에 있다. 상기 바디부(WB)의 제1 부분, 제2 부분, 및 제3 부분이 상기 제1 게이트 전극(111, 112, 113) 아래에 각각 배치된다. 상기 제1 및 제2 일함수들을 각각 갖는 상기 제1 및 제2 게이트 전극들(111, 112)의 에너지 밴드 조작에 의하여, 상기 바디부(WB)의 제1 부분의 에너지 준위는 전위 우물을 이루고 상기 바디부(WB)의 제2 부분의 에너지 준위는 전위 장벽을 이룬다. 이로써, 상기 바디부(WB)의 제1 부분 내에 기억 노드(MN)가 생성된다. 상기 제1 및 제2 부분들의 에너지 준위들은 상기 바디부(WB)의 전도대 가장자리에 해당할 수 있다.
상술된 바와 같이, 상기 제3 게이트 전극(113)의 상기 제3 일함수가 상기 제1 일함수와 동일할 수 있다. 이로써, 도 7a에 도시된 바와 같이, 상기 바디부(WB)의 상기 제3 부분의 에너지 준위는 상기 바디부(WB)의 상기 제1 부분의 에너지 밴드와 실질적으로 동일한 레벨에 위치할 수 있다.
상기 쓰기-도프트 영역(WD)은 고농도의 도펀트로 도핑됨으로써, 상기 쓰기-도프트 영역(WD)의 에너지 준위는 상기 바디부(WB)의 상기 제3 부분의 에너지 준위 보다 낮을 수 있다.
도 7a에 개시된 상기 바디부(WB)의 제1 부분에서, 실선은 전하들(ex, 전자들)이 저장되지 않은 상태를 나타내고, 점선은 전하들이 저장된 상태를 나타낸다.
도 7b는 제1 및 제2 워드 라인들에 턴-온(turn-on) 전압들을 인가한 상태에서의 도 6a 및 도 6b에 개시된 제1 활성부의 에너지 밴드 다이어그램이다.
도 7b를 참조하면, 턴-온 전압들을 도 6a의 제1 및 제2 워드 라인들(WL1, WL2)에 각각 공급하는 경우에, 상기 바디부(WB)의 제1 내지 제3 부분들의 에너지 준위들은 평형 상태인 초기 상태(initial state)에서 아래로 하강할 수 있다. 이로써, 상기 쓰기 트랜지스터가 턴-온될 수 있다. 이때, 상기 바디부(WB)의 상기 제2 및 제3 부분들의 전위 장벽 및 전위 우물(즉, 상기 기억 노드를 위한 에너지 준위의 형태)가 유지될 수 있다. 상기 쓰기 트랜지스터가 턴-온 될 때, 상기 쓰기 비트 라인(WBL)에 프로그램 전압을 인가하여, 상기 기억 노드에 전하들을 공급할 수 있다. 이 후에, 상기 쓰기 트랜지스터를 턴-오프 시킴으로써, 상기 기억 노드에 전하들을 저장할 수 있다.
도 7c는 제1 워드 라인에 턴-온 전압을 인가한 상태에서의 도 6a 및 도 6b에 개시된 제1 활성부의 에너지 밴드 다이어그램이다.
도 7b를 참조하면, 제1 워드 라인에 턴-온 전압을 인가하고, 제2 워드-라인에 턴-오프 전압을 인가하는(또는 제2 워드 라인을 플로팅 시키는) 경우에, 상기 바디부(WB)의 제1 부분의 에너지 준위는 하강하는 반면에 상기 바디부(WB)의 제2 및 제3 부분들의 에너지 준위들은 초기 상태를 유지할 수 있다. 이로써, 상기 쓰기 트랜지스터는 턴-오프된 상태를 유지할 수 있다.
도 5 및 도 6a 내지 도 6e에 개시된 반도체 기억 소자의 프로그램 동작 및 읽기 동작은 도 1을 참조하여 설명한 반도체 기억 소자의 프로그램 동작 및 읽기 동작과 각각 동일할 수 있다.
도 및 도 6a 내지 도 6e에 개시된 반도체 기억 소자의 대기 모드 시에, 상기 제1 및 제2 워드 라인들(WL1, WL2)은 플로팅 될 수 있다. 이와는 달리, 상기 대기 모드 시에, 상기 제1 워드 라인(WL1)에 소정의 홀딩 전압(holding voltage)을 인가할 수도 있다. 이 경우에, 도 7c에 개시된 바와 같이, 상기 바디부(WB)의 상기 제1 부분의 에너지 준위가 초기 상태 보다 더 하강되어, 저장된 전하들을 더욱 안정적으로 유지시킬 수 있다.
한편, 상술된 바와 같이, 상기 제3 게이트 전극(113)의 상기 제3 일함수는 상기 제1 게이트 전극(111)의 상기 제1 일함수와 동일할 수 있다. 이와는 다르게, 상기 제3 게이트 전극(113)의 상기 제3 일함수는 상기 제2 게이트 전극(112)의 상기 제2 일함수와 실질적으로 동일할 수 있다. 이를 도 7d를 참조하여 좀더 구체적으로 설명한다.
도 7d는 도 6a 내지 도 6e의 반도체 기억 소자의 변형예를 설명하기 위한 에너지 밴드 다이어그램이다.
도 7d를 참조하면, 상기 제3 게이트 전극(113)의 상기 제3 일함수는 상기 제1 게이트 전극(111)과 실질적으로 동일할 수 있다. 이로써, 상기 제3 게이트 전극(113) 아래에 위치한 상기 바디부(WB)의 상기 제3 부분의 에너지 준위는 상기 제2 게이트 전극(112) 아래에 위치한 상기 바디부(WB)의 상기 제2 부분의 에너지 준위와 실질적으로 동일할 수 있다. 이로써, 상기 제1 워드 라인(WL1)에 턴-온 전압이 인가되고 상기 제2 워드 라인(WL2)에 턴-오프 전압(또는 플로팅)이 인가되는 경우에, 상기 쓰기 트랜지스터의 턴-오프 특성이 더욱 향상될 수 있다.
도 6a 내지 도 6e에 개시된 쓰기 트랜지스터는 평면 트랜지스터(planar transistor)이다. 이와는 달리, 상기 쓰기 트랜지스터는 수직형 트랜지스터일 수도 있다. 이를 도면들을 참조하여 설명한다.
도 8a는 도 5의 반도체 기억 소자의 다른 예를 나타내는 평면도이고, 도 8b는 도 8a의 IV-IV'을 따라 취해진 단면도이다.
도 8a 및 도 8b를 참조하면, 쓰기 비트 라인(WBLa)이 기판(200) 내에 배치될 수 있다. 상기 기판(200)은 반도체 기판(ex, 실리콘 기판)일 수 있다. 상기 쓰기 비트 라인(WBLa)은 도펀트로 도핑된 영역에 해당할 수 있다. 제1 워드 라인(WL1a)이 상기 기판(200) 상에 배치된다. 상기 제1 워드 라인(WL1a)은 일 방향으로 연장된다. 제2 워드 라인(WL2a)이 상기 제1 워드 라인(WL1a) 아래 및 상기 기판(200) 상에 배치된다. 상기 제2 워드 라인(WL2a)은 상기 제1 워드 라인(WL1a)을 가로지른다. 상기 제2 워드 라인(WL2a)은 상기 쓰기 비트 라인(WBLa) 상에 배치될 수 있다. 상기 쓰기 비트 라인(WBLa)은 상기 제1 워드 라인(WL1a)과 교차한다. 상기 쓰기 비트 라인(WBLa)은 상기 제2 워드 라인(WL2a)과 평행할 수 있다.
상기 제2 워드 라인(WL2a)은 차례로 적층된 하부 게이트 전극(205) 및 상부 게이트 전극(210)을 포함할 수 있다. 상기 상부 게이트 전극(210)은 상기 하부 게이트 전극(205)과 접촉될 수 있다. 상기 제1 워드 라인(WL1a)은 도 6a 내지 6e를 참조하여 설명한 상기 제1 일함수를 갖는 도전 물질로 형성되고, 상기 제2 워드 라인(WL2a)의 상부 게이트 전극(210)은 도 6a 내지 도 6e를 참조하여 설명한 상기 제2 일함수를 갖는 도전 물질로 형성된다. 상기 제2 워드 라인(WL2a)의 하부 게이트 전극(205)은 도 6a 내지 도 6e를 참조하여 설명한 상기 제3 일함수를 갖는 도전 물질로 형성될 수 있다. 이와는 달리, 상기 하부 게이트 전극(205)은 도 7d를 참조하여 설명한 상기 제3 일함수를 갖는 도전 물질을 포함할 수도 있다.
제1 절연막(203)이 상기 제2 워드 라인(WL2a)과 상기 기판(200) 사이에 개재될 수 있다. 상기 제1 절연막(203)은 연장되어 상기 제2 워드 라인 주변(WL2a) 주변의 기판(200)을 덮을 수 있다. 제2 절연막(215)이 상기 제1 워드 라인(WL1a)과 상기 제2 워드 라인(WL2a) 사이에 배치될 수 있다. 상기 제2 절연막(215)은 상기 제2 워드 라인(WL2a) 주변의 기판(200)을 덮을 수 있다. 제3 절연막(220)이 상기 제1 워드 라인(WL1a) 상에 배치될 수 있다. 상기 제3 절연막(220)은 상기 제1 워드 라인(WL1a)의 상부면 상에 배치될 수 있으며, 상기 제1 워드 라인(WL1a)에 정렬된 측벽을 가질 수 있다. 상기 제1 내지 제3 절연막들(203, 215, 220)은 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다.
수직형 활성부(235)가 상기 제1 워드 라인(WL1a) 및 제2 워드 라인(WL2a)의 교차 영역에서 상기 제1 워드 라인(WL1a), 제2 절연막(215), 제2 워드 라인(WL2a), 및 제1 절연막(203)을 연속적으로 관통하는 수직홀(225) 내에 배치된다. 즉, 상기 수직형 활성부(235)의 측벽은 상기 제1 및 제2 워드 라인들(WL1a, WL2a)에 의해 둘러싸인다. 상기 수직형 활성부(235)는 반도체 물질(ex, 실리콘)로 형성된다. 상기 수직형 활성부(235)는 진성 상태일 수 있다. 이와는 달리, 상기 수직형 활성부(235)는 제1 도전형의 도펀트들로 낮은 농도로 그리고 균일하게 도핑될 수 있다. 예컨대, 상기 수직형 활성부(235)가 약 1×1015㎤과 같거나 작은 제1 도전형의 도펀트 농도를 가질 수 있다.
상기 수직형 활성부(235)는 상기 쓰기 비트 라인(WBLa)에 접속될 수 있다. 상기 쓰기 비트 라인(WBLa)은 제2 도전형의 도펀트로 도핑될 수 있다. 제1 게이트 유전막(230)이 상기 수직형 활성부(235)와 상기 수직홀(225)의 내측벽 사이에 개재될 수 있다. 상기 제1 게이트 유전막(235)은 산화물, 질화물, 산화질화물, 및/또는 고유전물을 포함할 수 있다.
수평형 활성부(245)가 상기 수직형 활성부(235) 상에 배치될 수 있다. 일 실시예에 따르면, 상기 성부(245)는 상기 제1 워드 라인(WL1a)과 평행하게 연장된 장방형일 수 있다. 도 8a에 개시된 바와 같이, 상기 수직형 활성부(235)의 상부면은 상기 수평형 활성부(245)의 단축 보다 큰 폭을 가질 수 있다. 이로써, 상기 수직형 활성부(235)의 상부면은 상기 수평형 활성부(245)를 가로지를 수 있다. 상기 수평형 활성부(245)는 반도체 물질(ex, 실리콘)으로 형성된다. 일 실시예에 따르면, 상기 수평형 활성부(245)는 다결정 상태일 수 있다. 제1 읽기-도프트 영역(RD1a) 및 제2 읽기-도프트 영역(RD2a)이 상기 수평형 활성부(245) 내에 형성된다. 상기 제1 및 제2 읽기-도프트 영역들(RD1a, RD2a)은 서로 옆으로 이격 된다. 이로써, 읽기-채널 영역(RCHa)이 상기 제1 및 제2 읽기-도프트 영역들(RD1a, RD2a) 사이의 수평형 활성부(245) 내에 정의된다. 상기 읽기- 채널 영역(RCHa)는 상기 제1 도전형의 도펀트로 도핑될 수 있으며, 상기 제1 및 제2 읽기-도프트 영역들(RD1a, RD2a)은 상기 제2 도전형의 도펀트로 도핑될 수 있다. 상기 읽기-채널 영역(RCHa)는 상기 수직형 활성부(235) 상에 배치된다. 제2 게이트 유전막(240)이 상기 수평형 활성부(245)와 상기 수직형 활성부(235)의 상부면 사이에 배치된다. 상기 제2 게이트 유전막(240)은 산화물, 질화물, 산화질화물, 및/또는 고유전물을 포함할 수 있다.
제4 절연막(250)이 상기 수평형 활성부(245)를 포함하는 기판(200) 상에 배치될 수 있다. 상기 제4 절연막(250)은 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다. 읽기 비트 라인(RBLa)이 상기 제4 절연막(250) 상에 배치될 수 있다. 상기 읽기 비트 라인(RBLa)는 상기 제4 절연막(250)을 관통하는 읽기 비트 라인-콘택 플러그(RBLCa)을 통하여 상기 제1 읽기-도프트 영역(RD2a)에 전기적으로 접속될 수 있다. 상기 읽기 비트 라인(RBLa)은 상기 제1 워드 라인(WL1a)과 교차할 수 있다. 소오스 배선(SIa)이 상기 제4 절연막(250)이 배치될 수 있다. 상기 소오스 배선(SIa)은 상기 제4 절연막(250)을 관통하는 소오스-콘택 플러그(SCa)을 통하여 상기 제2 읽기-도프트 영역(RD1a)에 전기적으로 접속될 수 있다.
도 5, 도 8a 및 도 8b를 참조하면, 상기 제1 및 제2 워드 라인들(WL1a, WL2a)에 의해 둘러싸인 상기 수직형 활성부(235)은 수직형 바디부에 해당할 수 있다. 상기 수직형 바디부는, 상기 제1 워드 라인(WL1a)에 의해 둘러싸인 제1 부분, 상기 제2 워드 라인(WL2a)의 상부 게이트 전극(210)에 의해 둘러싸인 제2 부분, 및 상기 제2 워드 라인(WL2a)의 하부 게이트 전극(205)에 의해 둘러싸인 제3 부분을 포함한다. 상기 수직형 바디부의 제1, 제2 및 제3 부분들은 서로 동일한 도핑 상태를 갖는다. 상기 수직형 바디부의 상기 제1 부분을 둘러싸는 상기 제1 워드 라인(WL1a)의 일부분은 도 5의 제1 쓰기 게이트(WG1) 및 도 5의 읽기 트랜지스터(WTr)의 제어 게이트(RCG)에 해당한다. 상기 수직형 바디부의 상기 제2 부분을 둘러싸는 상기 상부 게이트 전극(210)의 일부분은 도 5의 제2 쓰기 게이트(WG2)에 해당한다. 상기 수직형 바디부를 둘러싸는 상기 하부 게이트 전극(205)의 일부분은 도 5의 제3 쓰기 게이트(WG3)에 해당한다. 다시 말해서, 상기 제1 워드 라인(WL1a)의 상기 일부분은 도 6a 내지 6e의 제1 게이트 전극(111)에 해당할 수 있으며, 상기 제2 워드 라인(WL1a)의 상기 상부 게이트 전극(210)의 상기 일부분은 도 6a 내지 6e의 제2 게이트 전극(112)에 해당할 수 있고, 상기 제2 워드 라인(WL1a)의 상기 하부 게이트 전극(205)의 상기 일부분은 도 6a 내지 6e의 제3 게이트 전극(113)에 해당할 수 있다.
상기 제1 내지 제3 일함수들을 갖는 상기 제1 및 제2 워드 라인들(WL1a, WL2a)은 상기 수직형 바디부의 상기 제1 내지 제3 부분들의 에너지 밴드들을 조작한다. 상기 제1 일함수를 갖는 상기 제1 워드 라인(WL1a)과 상기 제2 일함수를 갖는 상기 상부 게이트 전극(210)로 인하여, 전위 우물이 상기 수직형 바디부의 상기 제1 부분 내에 생성되고 전위 장벽이 상기 수직형 바디부의 상기 제2 부분 내에 생성된다. 이로써, 상기 수직형 바디부의 제1 부분 내에 기억 노드가 생성된다. 상기 기억 노드는 상기 쓰기 트랜지스터(WTr)의 제1 소오스/드레인 단자에 해당한다. 또한, 상기 기억 노드는 상기 읽기 트랜지스터(RTr)의 기억 노드 게이트(MNG)에 해당한다.
제1 실시예에서 상술된 바와 같이, 상기 제3 일함수는 상기 제1 일함수와 동일할 수 있다. 이 경우에, 평형 상태에서 상기 수직형 바디부의 상기 제3 부분의 조작된 에너지 준위는 상기 수직형 바디부의 상기 제1 부분의 조작된 에너진 준위와 실질적으로 동일할 수 있다. 이와는 달리, 상기 제3 일함수는 상기 제2 일함수와 동일할 수 있다. 이 경우에, 상기 수직형 바디부의 상기 제3 부분의 조작된 에너지 준위는 상기 수직형 바디부의 상기 제2 부분의 조작된 에너진 준위와 실질적으로 동일할 수 있다. 상기 수직형 바디부의 상기 제3 부분은 상기 쓰기 트랜지스터의 제2 소오스/드레인 단자에 해당한다.
상기 제1 읽기-도프트 영역(RD1a) 및 제2 읽기-도프트 영역(RD2a)은 상기 읽기 트랜지스터(RTr)의 제1 소오스/드레인 단자 및 제2 소오스/드레인 단자에 각각 해당한다.
상기 쓰기 트랜지스터(WTr)는 상기 제1 워드 라인(WL1a)의 일부분, 상기 상부 및 하부 게이트 전극들(210, 205)의 일부분들, 및 상기 수직형 활성부(235)를 포함할 수 있다. 상기 읽기 트랜지스터(RTr)는 상기 수직형 바디부의 상기 기억 노드, 상기 제1 읽기-도프트 영역(RD1a), 상기 제2 읽기-도프트 영역(RD2a), 및 상기 읽기-채널 영역(RCHa)를 포함할 수 있다.
상술된 반도체 기억 소자에 따르면, 상기 기억 노드에는 PN 정션이 존재하지 않는다. 이로써, 제1 실시예에서 설명된 PN 정션으로 야기되는 문제점들을 방지할 수 있다. 그 결과, 우수한 신뢰성을 갖는 반도체 기억 소자를 구현할 수 있다. 또한, 상기 수직형 활성부(235)가 상기 제1 및 제2 워드 라인들(WL1a, WL2a)의 교차 영역을 관통함으로써, 상기 쓰기 트랜지스터(WTr)가 수직형 트랜지스터로 구현된다. 또한, 상기 읽기 트랜지스터(RTr)를 위한 상기 수평형 활성부(245)가 상기 수직형 활성부(235) 상에 적층된다. 이로써, 상기 쓰기 및 읽기 트랜지스터들(WTr, RTr)를 포함하는 단위 셀의 평면적을 감소시킬 수 있다. 그 결과, 고집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
도 8a 및 도 8b를 참조하여 설명한 반도체 기억 소자에 따르면, 상기 읽기 트랜지스터가 상기 쓰기 트랜지스터 상에 배치될 수 있다. 이와는 달리, 상기 쓰기 트랜지스터가 상기 읽기 트랜지스터 상에 배치될 수도 있다. 이를 도면들을 참조하여 설명한다.
도 9a는 도 5의 반도체 기억 소자의 또 다른 예를 나타내는 평면도이고, 도 9b는 도 9a의 V-V'을 따라 취해진 단면도이다.
도 9a 및 도 9b를 참조하면, 기판(200) 내에 소자분리 패턴(202)이 배치되어 수평형 활성부(ACT)가 배치될 수 있다. 상기 수평형 활성부(ACT)는 상기 소자분리 패턴(202)에 의해 둘러싸인 상기 기판(200)의 일 부분일 수 있다. 도 9a에 개시된 바와 같이, 평면적 관점에서 상기 수평형 활성부(ACT)는 일 방향으로 나란히 연장된 한 쌍의 라인부들 및 상기 한 쌍의 라인부들 사이에 배치된 연결부를 포함할 수 있다. 상기 연결부는 상기 한 쌍의 라인부들과 연결된다. 즉, 상기 수평형 활성부(ACT)는 평면적 관점에서 H'자 형태일 수 있다. 상기 소오스 배선(SIb) 및 읽기 워드 라인(RBLb)이 한 쌍의 라인부들 내에 배치될 수 있다. 상기 소오스 배선(SIb) 및 읽기 워드 라인(RBLb)은 상기 일 방향으로 나란히 연장될 수 있다. 상기 소오스 배선(SIb) 및 읽기 워드 라인(RBLb)은 서로 옆으로 이격된다. 이로써, 읽기-채널 영역(RCHb)가 상기 소오스 배선(SIb) 및 읽기 워드 라인(RBLb) 사이의 상기 수평형 활성부(ACT) 내에 정의될 수 있다. 이때, 상기 읽기-채널 영역(RCHb)은 상기 수평형 활성부(ACT)의 상기 연결부 내에 정의될 수 있다. 상기 읽기-채널 영역(RCHb)는 제1 도전형의 도펀트로 도핑되고, 상기 소오스 배선(SIb) 및 상기 읽기 비트 라인(RBLb)는 제2 도전형의 도펀트로 도핑된다.
제1 워드 라인(WL1a')이 상기 기판(200) 상에 배치될 수 있으며, 제1 절연막(203)이 상기 제1 워드 라인(WL1a') 및 상기 기판(200) 사이에 배치될 수 있다. 상기 제1 워드 라인(WL1a)은 상기 소오스 배선(SIa) 및 상기 읽기 비트 라인(RBLb)을 가로지르고, 상기 읽기-채널 영역(RCHb)을 덮는다. 상기 제1 워드 라인(WL1a')은 도 8a 및 도 8b의 제1 워드 라인(WL1a)과 동일한 물질로 형성된다. 즉, 상기 제1 워드 라인(WL1a')은 상기 제1 일함수를 갖는다.
제2 절연막(215a)이 상기 제1 워드 라인(WL1a') 및 상기 기판(200) 상에 배치된다. 제2 워드 라인(WL2a')이 상기 제2 절연막(215a) 상에 배치될 수 있다. 상기 제2 워드 라인(WL2a')은 상기 제1 워드 라인(WL1a')을 가로지른다. 일 실시예에 따르면, 상기 제2 워드 라인(WL2a')은 상기 소오스 배선(SIb) 및 읽기 워드 라인(WBLb)과 평행할 수 있다. 상기 제1 및 제2 워드 라인들(WL1a', WL2a')의 교차 영역은 상기 읽기-채널 영역(RCHb) 상에 배치된다. 상기 제2 워드 라인(WL2a')은 차례로 적층된 하부 게이트 전극(210') 및 상부 게이트 전극(205')을 포함할 수 있다. 상기 하부 및 상부 게이트 전극들(210', 205')은 서로 접촉될 수 있다. 상기 제2 워드 라인(WL2a')의 상기 하부 게이트 전극(210')는 도 8a 및 도 8b의 상기 상부 게이트 전극(210)와 동일한 물질로 형성되고, 상기 제2 워드 라인(WL2a')의 상기 상부 게이트 전극(205')은 도 8a 및 도 8b의 상기 하부 게이트 전극(205)와 동일한 물질로 형성된다. 즉, 상기 하부 게이트 전극(210')은 상기 제2 일함수를 갖고, 상기 상부 게이트 전극(205')은 상기 제3 일함수를 갖는다.
제3 절연막(220a)이 상기 제2 워드 라인(WL2a') 및 제2 절연막(215a) 상에 배치될 수 있다. 수직홀(225)이 상기 제3 절연막(220a), 상기 제2 워드 라인(WL2a'), 상기 제2 절연막(215a), 및 상기 제1 워드 라인(WL1a'), 및 상기 제1 절연막(203)을 연속적으로 관통한다. 상기 수직홀(225)은 상기 읽기-채널 영역(RCHb) 상에 배치될 수 있다. 수직형 활성부(235)가 상기 수직홀(225) 내에 배치될 수 있다. 상기 수직형 활성부(235)는 상기 읽기-채널 영역(RCHb)을 가로지른다. 상기 수직형 활성부(235)의 상부면은 상기 제2 워드 라인(WL2a')의 상부면 보다 높을 수 있다. 게이트 유전막(230a)가 상기 수직형 활성부(235)와 상기 수직홀(225)의 측벽 사이에 배치될 수 있다. 또한, 상기 게이트 유전막(230a)은 연장되어 상기 수직형 활성부(235) 및 상기 읽기-채널 영역(RCHb) 사이에 배치될 수 있다.
상기 수직형 활성부(235)는 진성 상태일 수 있다. 이와는 달리, 상기 수직형 활성부(235)는 제1 도전형의 도펀트로 낮은 농도로 도핑될 수 있다. 예컨대, 상기 수직형 활성부(235)는 약 1×1015㎤과 같거나 작은 제1 도전형의 도펀트 농도를 가질 수 있다. 쓰기-도프트 영역(260)이 상기 수직형 활성부(235)의 윗부분 내에 형성될 수 있다. 상기 쓰기-도프트 영역(260)은 상기 제2 도전형의 도펀트로 도핑 된다. 상기 쓰기-도프트 영역(260)의 하부면은 상기 제2 워드 라인(WL2a')의 상부면과 실질적으로 동일한 높이에 위치하거나, 높게 위치할 수 있다.
제4 절연막(265)이 상기 수직형 활성부(235) 및 제3 절연막(220a) 상에 배치될 수 있다. 쓰기 비트 라인(WBLb)이 상기 제4 절연막(265) 상에 배치될 수 있다. 상기 쓰기 비트 라인(WBLb)은 상기 제1 워드 라인(WL1a')을 가로지를 수 있다. 상기 쓰기 비트 라인(WBLb)은 상기 제2 워드 라인(WL2a'), 소오스 배선(SIb), 및 읽기 워드 라인(RBLb)과 평행할 수 있다. 상기 쓰기 비트 라인(WBLb)은 상기 제4 절연막(265)을 관통하는 쓰기 비트 라인-콘택 플러그(WBLCb)을 통하여 상기 쓰기-도프트 영역(260)과 전기적으로 접속될 수 있다.
상기 수직형 활성부(235)는 상기 제1 및 제2 워드 라인들(WL1a', WL2a')에 의해 둘러싸인 수직형 바디부를 포함한다. 상기 수직형 바디부는 상기 읽기-도프트 영역(260) 아래에 위치한 상기 수직형 활성부(235)에 해당할 수 있다. 상기 수직형 바디부는 상기 제1 워드 라인(WL1a')에 의해 둘러싸인 제1 부분, 상기 제2 워드 라인(WL2a')의 하부 게이트 전극(210')에 의해 둘러싸인 제2 부분, 및 상기 제2 워드 라인(WL2a')의 상부 게이트 전극(205')에 의해 둘러싸인 제3 부분을 포함한다. 상기 수직형 바디부의 상기 제1 내지 제3 부분들은 차례로 적층 된다. 상술된 바와 같이, 상기 수직형 바디부의 상기 제1 및 제2 부분들의 에너지 밴드들이 상기 제1 워드 라인(WL1a')의 상기 제1 일함수 및 상기 하부 게이트 전극(210')의 상기 제2 일함수에 의해 조작되어, 기억 노드가 상기 수직형 바디부의 제1 부분 내에 생성된다. 상기 기억 노드는 상기 읽기-채널 영역(RCHb)에 인접하고, 상기 게이트 유전막(230a)이 상기 기억 노드와 상기 읽기-채널 영역(RCHb) 사이에 배치된다.
상기 수직형 바디부의 상기 제1 부분을 둘러싸는 상기 제1 워드 라인(WL1a')의 일부분은 도 5에 개시된 쓰기 트랜지스터(WTr)의 제1 쓰기 게이트(WG1) 및 읽기 트랜지스터(RTr)의 제어 게이트(RCG)에 해당한다. 상기 수직형 바디부의 상기 제2 부분을 둘러싸는 상기 하부 게이트 전극(210')의 일부분은 도 5의 제2 쓰기 게이트(WG2)에 해당한다. 상기 수직형 바디부의 상기 제3 부분을 둘러싸는 상기 상부 게이트 전극(205')의 일부분은 도 5의 제3 쓰기 게이트(WG3)에 해당한다.
한편, 도 5에 개시된 바와 같이, 상기 제1 쓰기 게이트(WG1)가 상기 제1 워드 라인(WL1)에 연결되고, 상기 제2 쓰기 게이트(WG2)가 상기 제2 워드 라인(WL2)에 연결될 때, 상기 제3 쓰기 게이트(WG3)는 생략될 수도 있다. 이 경우에, 상기 쓰기 트랜지스터(WTr)의 채널 영역의 제1 단은 상기 쓰기 트랜지스터(WTr)의 상기 제1 소오스/드레인 단자에 연결되고, 상기 쓰기 트랜지스터(WTr)의 채널 영역의 제2 단이 상기 쓰기 비트 라인(WBL)에 연결될 수 있다. 이 경우에, 상기 쓰기 트랜지스터(WTr)의 상기 제2 단은 도 6c에 개시된 상기 쓰기-도프트 영역(WD)을 경유하여 상기 쓰기 비트 라인(WBL)에 연결될 수 있다.
다음으로, 본 실시예에 따른 반도체 기억 소자의 변형예들을 도면들을 참조하여 설명한다.
도 10은 본 발명의 다른 실시예에 따른 반도체 기억 소자의 일 변형예를 나타내는 등가 회로도 이다.
도 10을 참조하면, 본 변형예에 따르면, 쓰기 트랜지스터(WTr)의 제1 및 제2 쓰기 게이트들(WG1, WG2)이 제1 워드 라인(WL1)에 연결될 수 있으며, 상기 쓰기 트랜지스터(WTr)의 제3 쓰기 게이트(WG3)가 제2 워드 라인(WL2)에 연결될 수 있다. 상기 쓰기 트랜지스터(WTr)의 상기 제1, 제2, 및 제3 쓰기 게이트들(WG1, WG2, WG3)은 각각 도 5 및 도 6a 내지 도 6e를 참조하여 설명한 상기 제1 일함수, 상기 제2 일함수, 및 상기 제3 일함수를 갖는다. 본 변형예에서, 선택된 단위 셀의 쓰기 트랜지스터(WTr)는 상기 선택된 단위 셀에 연결된 제1 및 제2 워드 라인들(WL1, WL2)에 턴-온 전압들이 공급될 때 턴-온될 수 있다. 본 변형예에 따른 반도체 기억 소자들을 도면들을 참조하여 좀 더 구체적으로 설명한다.
도 11a는 도 10의 반도체 기억 소자의 일 예를 나타내는 단면도이다.
도 11a를 참조하면, 제1 워드 라인-콘택 플러그(WC1a)의 하부면은 상기 제1 및 제2 게이트 전극들(111, 112)에 접속될 수 있다. 상기 제1 워드 라인(WL1)은 상기 제1 워드 라인-콘택 플러그(WC1a)를 통하여 상기 제1 및 제2 게이트 전극들(111, 112)에 전기적으로 접속될 수 있다. 제2 워드 라인-콘택 플러그(WC1a)는 상기 제3 게이트 전극(113)에 접속될 수 있다. 상기 제2 워드 라인(WL2)은 상기 제2 워드 라인-콘택 플러그(WC1a)를 통하여 상기 제3 게이트 전극(113)에 전기적으로 접속될 수 있다. 이외의 구성 요소들은 도 6a 내지 도 6e에서 대응되는 구성 요소들과 동일할 수 있다.
평형 상태에서 도 11a의 제1 활성부(105a)의 에너지 밴드 다이어그램은 도 7a 또는 도 7d의 에너지 밴드 다이어그램과 동일할 수 있다. 상기 제1 및 제2 워드 라인들(WL1, WL2)에 턴-온 전압들을 인가하는 경우에, 도 11a의 제1 활성부(105a)의 에너지 밴드 다이어그램은 도 7b의 에너지 밴드 다이어그램과 동일할 수 있다. 상기 제1 워드 라인(WL1)에 턴-온 전압이 인가되고 상기 제2 워드 라인(WL2)이 턴-오프된 상태일 때, 도 11a의 제1 활성부(105a)를 도 11b에 도시하였다.
도 11b는 제1 워드 라인이 턴-온되고 제2 워드 라인이 턴-오프된 상태에서 도 11a에 개시된 제1 활성부의 에너지 밴드 다이어그램이다.
도 11a 및 11b를 참조하면, 상기 제1 워드 라인(WL1)의 턴-온 전압에 의하여 상기 바디부(WB)의 제1 및 제2 부분들의 에너지 준위들은 하강한다. 이와는 달리, 상기 제2 워드 라인(WL2)이 턴-오프 됨으로써, 상기 제3 쓰기 게이트(113) 아래의 상기 바디부(WB)의 제3 부분의 에너지 준위의 적어도 일부는 초기 상태를 유지할 수 있다. 이로써, 상기 쓰기 트랜지스터는 턴-오프된 상태가 될 수 있다. 상기 제3 쓰기 게이트(113)의 상기 제3 일함수가 상기 제2 쓰기 게이트(112)의 상기 제2 일함수와 동일한 경우에, 도 11b에 개시된 상기 바디부(WB)의 상기 제3 부분의 에너지 준위는 도 7b에 개시된 상기 바디부(WB)의 제3 부분의 에너지 준위로 대체될 수 있다.
도 12는 도 10의 반도체 기억 소자의 다른 예를 나타내는 단면도이다.
도 12를 참조하면, 제1 워드 라인(WL1b)은 차례로 적층된 하부 게이트 전극(210a) 및 상부 게이트 전극(280)을 포함할 수 있다. 상기 상부 게이트 전극(280)은 상기 하부 게이트 전극(210a)과 접촉될 수 있다. 제2 워드 라인(WL2b)은 상기 제1 워드 라인(WL1b) 아래에 배치될 수 있다. 제2 절연막(215)이 상기 제1 워드 라인(WL1b)과 상기 제2 워드 라인(WL2b) 사이에 개재된다. 상기 제1 워드 라인(WL1b)의 상부 게이트 전극(280)은 도 8a 및 도 8b의 제1 워드 라인(WL1a)과 동일한 물질로 형성되고, 상기 제1 워드 라인(WL1b)의 하부 게이트 전극(210a)은 도 8a 및 도 8b의 제2 워드 라인(WL2a)의 상부 게이트 전극(210)과 동일한 물질로 형성된다. 상기 제2 워드 라인(WL2b)은 도 8a 및 도 8b의 상기 제2 워드 라인(WL2a)의 하부 게이트 전극(205)과 동일한 물질로 형성된다. 즉, 상기 상부 게이트 전극(280)은 상기 제1 일함수를 갖고, 상기 하부 게이트 전극(210a)이 상기 제2 일함수를 갖고, 상기 제2 워드 라인(WL2b)이 상기 제3 일함수를 갖는다.
수직형 활성부(235)가 제3 절연막(220), 제1 워드 라인(WL1b), 제2 절연막(215), 제2 워드 라인(WL2b), 및 제1 절연막(203)을 연속적으로 관통하는 수직홀(225) 내에 배치될 수 있다. 이외의 구성 요소들은 도 8a 내지 도 8b에 개시된 대응되는 구성 요소들과 동일할 수 있다.
도 13은 도 10의 반도체 기억 소자의 또 다른 예를 나타내는 단면도이다.
도 13을 참조하면, 제1 워드 라인(WL1b')은 차례로 적층된 하부 게이트 전극(280') 및 상부 게이트 전극(210a')을 포함할 수 있다. 상기 상부 게이트 전극(210a')은 상기 하부 게이트 전극(280')과 접촉될 수 있다. 제2 워드 라인(WL2b')이 상기 제1 워드 라인(WL1b')의 상부를 가로지른다. 제2 절연막(215a)이 상기 제1 및 제2 워드 라인들(WL1b', WL2b') 사이에 개재될 수 있다.
상기 제1 워드 라인(WL1b')의 하부 게이트 전극(280')은 도 9a 및 도 9b의 제1 워드 라인(WL1a')과 동일한 물질로 형성되고, 상기 제1 워드 라인(WL1b')의 상부 게이트 전극(210a')은 도 9a 및 도 9b의 제2 워드 라인(WL2a')의 하부 게이트 전극(210')과 동일한 물질로 형성되며, 상기 제2 워드 라인(WL2b')은 도 9a 및 도 9b의 제2 워드 라인(WL2a')의 상부 게이트 전극(205')과 동일한 물질로 형성된다. 즉, 상기 하부 게이트 전극(280')은 상기 제1 일함수를 갖고, 상기 상부 게이트 전극(210a')은 상기 제2 일함수를 갖고, 상기 제2 워드 라인(WL2b')은 상기 제3 일함수를 갖는다.
수직형 활성부(235)가 제3 절연막(220a), 제2 워드 라인(WL2b'), 제2 절연막(215a), 제1 워드 라인(WL1b'), 및 제1 절연막(203)을 연속적으로 관통하는 수직홀(225) 내에 배치될 수 있다. 이외의 다른 구성 요소들은 도 9a 및 도 9b의 대응되는 구성 요소들과 동일할 수 있다.
도 14는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 다른 변형예를 나타내는 등가 회로도 이다.
도 14를 참조하면, 읽기 트랜지스터(RTr)의 제어 게이트(RCG)는 제3 워드 라인(WL3)에 연결될 수 있다. 상기 제3 워드 라인(WL3)은 상기 제1 및 제2 워드 라인들(WL1, WL2)로부터 독립적으로 제어될 수 있다. 상기 제3 워드 라인(WL3)은 상기 제1 워드 라인(WL1)과 평행할 수 있다. 상기 제3 워드 라인(WL3)은 상기 제2 워드 라인(WL2)과 교차할 수 있다. 이 경우에, 읽기 동작 시에, 선택된 단위 셀은 상기 선택된 단위 셀에 연결된 상기 제3 워드 라인(WL3) 및 상기 읽기 비트 라인(RBL)을 이용하여 판독될 수 있다. 일 실시예에 따르면, 도 10의 기술적 특성이 도 14에 적용될 수도 있다.
도 15는 본 발명의 다른 실시예에 따른 반도체 기억 소자의 또 다른 변형예를 나타내는 등가 회로도 이다.
도 15를 참조하면, 상술된 바와 같이 본 실시예에 따르면, 상기 쓰기 트랜지스터(WTr)는 상기 제1 내지 제3 쓰기 게이트들(111, 112, 113) 및 PN정션을 갖지 않는 제1 소오스/드레인 단자(즉, 기억 노드)를 포함한다. 이 경우에, 상기 제1 쓰기 게이트(111)에 연결된 상기 제1 워드 라인(WL1)은 상기 제2 및 제3 쓰기 게이트들(112, 113)에 연결된 제2 워드 라인(WL2p)과 평행할 수 있다. 상기 제2 워드 라인(WL2p)은 상기 제1 워드 라인(WL1)으로부터 독립적으로 제어될 수 있다.
프로그램 동작 시에, 하나의 단위 셀(UC)의 선택 트랜지스터(WTr)는 상기 제1 및 제2 워드 라인들(WL1, WL2p)과 상기 워드 라인들(WL1, WL2p)과 교차하는 상기 쓰기 비트 라인(WBL)을 이용하여 선택될 수 있다. 읽기 동작 시에, 하나의 단위 셀(UC)은 상기 제1 워드 라인(WL1) 및 상기 읽기 비트 라인(RBL)을 이용하여 선택될 수 있다. 상기 읽기 동작 시에, 상기 제2 워드 라인(WL2p)이 선택되지 않음으로써 선택된 단위 셀의 쓰기 트랜지스터(WTr)는 턴-오프된다. 이로써, 단위 셀의 데이터 유지 능력이 향상될 수 있다.
본 실시예에서 상술된 기술적 특징들은 상충되지 않는 한에서 서로 조합될 수 있다.
도 16a 및 도 17a는 도 6a 내지 도 6e에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 6a의 I-I'을 따라 취해진 단면도들이다. 도 16b 및 도 17b는 도 6a 내지 도 6e에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 6a의 II-II'을 따라 취해진 단면도들이다.
도 16a 및 도 16b를 참조하면, 기판(103) 상에 제1 활성부(105a) 및 제2 활성부(105b)를 형성할 수 있다. 상기 기판(103)은 반도체 기판(100) 및 그 위의 매몰 산화막(102)을 포함하는 SOI 기판일 수 있다. 상기 제1 및 제2 활성부들(105a, 105b)은 상기 SOI 기판의 매몰 산화막(102) 상의 반도체층을 패터닝하여 형성될 수 있다. 이와는 달리, 벌크 기판에 소자분리 패턴(미도시함)을 형성하여, 상기 제1 및 제2 활성부들(105a, 105b)을 정의할 수도 있다.
상기 제1 활성부(105a)는 진성 상태일 수 있다. 이와는 달리, 상기 제1 활성부(105a)는 제1 도전형의 도펀트에 의해 낮은 농도로 도핑될 수 있다. 상기 제2 활성부(105b)는 상기 제1 도전형의 도펀트로 도핑될 수 있다.
제1 내지 제3 게이트 전극들(111, 112, 113)을 상기 제1 활성부(105a)를 가로지르도록 형성할 수 있다. 구체적으로, 제1 유전막을 상기 제1 및 제2 활성부들(105a, 105b)을 갖는 기판(103) 상에 형성할 수 있다. 상기 제1 유전막은 상기 제1 및 제2 활성부들(105a, 105b) 사이를 채울 수 있다. 제1 게이트 도전막을 상기 제1 유전막 상에 형성할 수 있다. 상기 제1 게이트 도전막 및 상기 제1 유전막을 연속적으로 패터닝하여, 차례로 적층된 제1 게이트 유전막(107a) 및 상기 제2 게이트 전극(112)을 형성할 수 있다. 상기 제1 게이트 도전막은 도 6a 내지 도 6e를 참조하여 설명한 상기 제2 일함수를 갖는 도전 물질로 형성될 수 있다. 이로써, 상기 제2 게이트 전극(112)은 상기 제2 일함수를 가질 수 있다. 상기 제1 및 제2 활성부들(105a, 105b) 사이의 상기 제1 유전막은 읽기-게이트 유전막(107r)에 해당할 수 있다. 상기 제1 게이트 도전막을 패터닝한 후에, 상기 제1 및 제2 활성부들(105a, 105b)의 측벽들 상에 잔여 유전막(107b)이 잔존될 수 있다. 상기 잔여 유전막(107b)은 상기 제1 유전막의 일 부분일 수 있다.
이어서, 상기 기판(103) 상에 제2 유전막을 콘포말하게 형성할 수 있으며, 상기 제2 유전막 상에 제2 게이트 도전막을 형성할 수 있다. 상기 제2 게이트 도전막에 에치백 공정을 수행하여 상기 제2 게이트 전극(112) 양 측벽들 상에 상기 제1 게이트 전극(111) 및 상기 제3 게이트 전극(113)을 각각 형성할 수 있다. 이어서, 상기 제2 유전막에 에치백 공정을 수행하여 상기 제2 게이트 전극(112)의 상부면을 노출시킬 수 있다. 이때, 제2 게이트 유전막(109)이 상기 제1 및 제3 게이트 전극들(111, 113)의 각각과 상기 제1 활성부(105a) 사이에 형성될 수 있다. 상기 제2 게이트 유전막(109)은 상기 제2 게이트 전극(112)과 상기 제1 및 제3 게이트 전극들(111, 113)의 각각 사이에도 배치될 수도 있다. 상기 제2 게이트 도전막은 도 6a 내지 도 6e를 참조하여 설명한 상기 제1 일함수를 갖는 도전 물질로 형성될 수 있다. 이로써, 상기 제1 게이트 전극(111)은 상기 제1 일함수를 가질 수 있다. 또한, 상기 제3 게이트 전극(113)의 일함수는 상기 제1 일함수와 동일할 수 있다.
이와는 달리, 상기 제1 내지 제3 게이트 전극들(111, 112, 113)을 형성한 후에, 상기 제1 내지 제3 게이트 전극들(111, 112, 113)에 선택적으로 P형 및/또는 N형 도펀트들을 주입하여, 상기 제1 내지 제3 게이트 전극들(111, 112, 113)의 일함수들을 조절할 수도 있다. 이 경우에, 도 7d를 참조하여 설명한 상기 제3 일함수를 갖는 상기 제3 게이트 전극(113)을 구현할 수 있다.
상기 제2 게이트 도전막의 에치백 공정을 수행한 후에, 도 6b에 개시된 제1 내지 제3 게이트 전극들(111, 112, 113)의 평면적 형태들을 위하여 패터닝 공정을 추가적으로 수행할 수 있다.
이어서, 상기 기판(103) 상에 이온 주입 마스크 패턴(IMK)을 형성할 수 있다. 상기 이온 주입 마스크 패턴(IMK)는 상기 제2 활성부(105b)를 가로지를 수 있다. 이에 더하여, 상기 이온 주입 마스크 패턴(IMK)은 상기 제1 활성부(105a) 상에 위치한 상기 제1 내지 제3 게이트 전극들(111, 112, 113)을 덮을 수 있다.
도 17a 및 도 17b를 참조하면, 상기 이온 주입 마스크 패턴(IMK)을 마스크로 사용하여 제2 도전형의 도펀트 이온들을 상기 제1 및 제2 활성부들(105a, 105b)에 주입할 수 있다. 이로써, 도 17a에 개시된 바와 같이, 상기 제3 게이트 전극(113) 일측의 상기 제1 활성부(105a) 내에 쓰기-도프트 영역(WD)이 형성될 수 있다. 또한, 도 17b에 개시된 바와 같이, 상기 이온 주입 마스크 패턴(IMK) 양 측의 상기 제2 활성부(105b) 내에 제1 읽기-도프트 영역(RD1) 및 제2 읽기-도프트 영역(RD2)이 형성될 수 있다. 상기 이온 주입 마스크 패턴(IMK) 아래의 상기 제2 활성부(105b) 내에 읽기-채널 영역(RCH)이 정의될 수 있다.
상기 도프트 영역들(WD, RD1, RD2)을 형성한 후에, 상기 이온 주입 마스크 패턴(IMK)을 제거할 수 있다. 이어서, 상기 기판(100) 전면 상에 제1 층간 절연막(115)을 형성할 수 있다. 상기 제1 층간 절연막(115)의 상부면은 평탄화될 수 있다. 이어서, 도 6a 내지 도 6e에 개시된 라인들(WBL, WL1, WL2, RBL), 소오스 배선(SI), 콘택 플러그들(WBLC, WC1, WC2, SC, RBLC), 및 층간 절연막들(120, 125)을 형성할 수 있다. 이로써, 도 6a 내지 도 6e에 개시된 반도체 기억 소자를 구현할 수 있다.
도 18a 내지 도 18e는 도 8a 및 도 8b에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 8a의 IV-IV'을 따라 취해진 단면도들이다.
도 18a를 참조하면, 제1 도전형의 도펀트로 도핑된 기판(200) 내에 제2 도전형의 도펀트 이온들을 주입하여, 상기 쓰기 비트 라인(WBLa)을 형성할 수 있다. 상기 기판(200) 상에 제1 절연막(203)을 형성할 수 있다. 도 8a 및 도 8b를 참조하여 설명한 상기 제2 워드 라인(WL2a)을 상기 제1 절연막(203) 상에 형성할 수 있다. 상기 제2 워드 라인(WL2a)은 상기 쓰기 비트 라인(WBLa) 상부에 배치될 수 있다. 제2 절연막(215)을 상기 제2 워드 라인(WL2a)을 갖는 기판(200) 상에 형성할 수 있다. 상기 제2 절연막(215)의 상부면은 평탄화될 수 있다.
도 18b를 참조하면, 상기 제1 워드 라인(WL1a)을 상기 제2 절연막(215) 상에 형성할 수 있다. 상기 제1 워드 라인(WL1a)은 상기 제2 워드 라인(WL2a)을 가로지를 수 있다. 제3 절연막(220)을 상기 제1 워드 라인(WL1a)을 갖는 기판(200) 상에 형성할 수 있다.
도 18c를 참조하면, 상기 제3 절연막(220), 제1 워드 라인(WL1a), 제2 절연막(215), 제2 워드 라인(WL2a), 및 제1 절연막(203)을 연속적으로 패터닝하여, 상기 쓰기 비트 라인(WBLa)을 노출시키는 수직홀(225)을 형성할 수 있다. 상기 수직홀(225)을 갖는 기판(200) 상에 제1 게이트 유전막(230)을 콘포말하게 형성할 수 있으며, 상기 제1 게이트 유전막(230)에 에치백 공정을 수행할 수 있다. 이로써, 상기 수직홀(225)의 바닥면 상의 상기 게이트 유전막(230)이 제거되어 상기 쓰기 비트 라인(WBLa)이 노출될 수 있다. 이때, 상기 수직홀(225)의 측벽 상에 위치한 상기 제1 게이트 유전막(230)은 잔존된다.
이어서, 상기 수직홀(225) 내에 수직형 활성부(235)를 형성할 수 있다. 상기 수직형 활성부(235)는 상기 노출된 쓰기 비트 라인(WBLa)을 시드로 사용하는 에피택시얼 공정으로 형성될 수 있다. 이와는 달리, 상기 수직홀(225)을 채우는 반도체막을 증착하고, 상기 증착된 반도체막을 평탄화시키어 상기 수직형 활성부(235)를 형성할 수도 있다. 상기 수직형 활성부(235)는 진성 상태이거나, 상기 제1 도전형의 도펀트에 의해 낮은 농도로 도핑될 수 있다.
이어서, 상기 기판(200) 상에 제2 게이트 유전막(240)을 형성할 수 있다. 상기 제2 게이트 유전막(240)은 상기 수직형 활성부(235)의 상부면을 덮는다. 상기 제2 게이트 유전막(240) 상에 수평형 활성부(245)를 형성할 수 있다. 상기 수평형 활성부(245)는 제1 도전형의 도펀트로 도핑될 수 있다.
도 18d를 참조하면, 상기 수평형 활성부(245)를 가로지르는 더미 패턴(DP)을 형성할 수 있다. 상기 더미 패턴(DP)는 상기 수직형 활성부(235) 상부에 배치될 수 있다. 상기 더미 패턴(DP)을 이온 주입 마스크로 사용하여 상기 수평형 활성부(245) 내에 상기 제2 도전형의 도펀트 이온들을 주입할 수 있다. 이로써, 상기 더미 패턴(DP) 양측의 상기 수평형 활성부(245) 내에 제1 읽기-도프트 영역(RD1a) 및 제2 읽기-도프트 영역(RD2a)이 각각 형성될 수 있다. 또한, 상기 더미 패턴(DP) 아래의 상기 수평형 활성부(245) 내에 읽기-채널 영역(RCHa)이 정의될 수 있다.
도 18e를 참조하면, 상기 더미 패턴(DP)을 제거할 수 있다. 이어서, 제4 절연막(250)을 기판(200) 전면 상에 형성할 수 있다. 이어서, 도 8a 및 도 8b에 개시된 콘택 플러그들(SCa, RBLa), 소오스 배선(SIa), 및 읽기 비트 라인(RBLa)을 형성할 수 있다. 이로써, 도 8a 및 도 8b에 개시된 반도체 기억 소자를 구현할 수 있다.
도 19a 내지 도 19c는 도 9a 및 도 9b에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 9a의 V-V'을 따라 취해진 단면도들이다.
도 19a를 참조하면, 기판(200)에 소자분리 패턴(202)을 형성하여, 도 9a 및 도 9b에 개시된 수평 활성부(ACT)를 정의한다. 상기 수평 활성부(ACT)는 제1 도전형의 도펀트로 도핑될 수 있다. 상기 수평 활성부(ACT)의 상기 연결부를 가로지르는 더미 패턴(DPa)을 형성할 수 있다. 상기 더미 패턴(DPa)을 이온 주입 마스크로 사용하여 제2 도전형의 도펀트 이온들을 주입하여, 상기 소오스 배선(SIb) 및 상기 읽기 비트 라인(RBLb)을 형성할 수 있다. 이때, 상기 더미 패턴(DPa) 아래의 상기 수평 활성부(ACT) 내에 읽기-채널 영역(RCHb)이 정의될 수 있다.
도 19b를 참조하면, 상기 더미 패턴(DPa)을 제거할 수 있다. 이어서, 상기 기판(200) 전면 상에 제1 절연막(203)을 형성할 수 있다. 상기 제1 워드 라인(WL1a')을 상기 제1 절연막(203) 상에 형성할 수 있다. 상기 제1 워드 라인(WL1a')은 상기 소오스 배선(SIb) 및 읽기 비트 라인(RBLb)을 가로지르고, 상기 읽기-채널 영역(RCHb) 상부(over)에 배치될 수 있다.
상기 제2 절연막(215a)을 상기 기판(200) 상에 형성할 수 있다. 상기 제2 워드 라인(WL2a')을 상기 제2 절연막(215a) 상에 형성할 수 있다. 상기 제2 워드 라인(WL2a')은 상기 제1 워드 라인(WL1a')을 가로지른다. 상기 제1 및 제2 워드 라인들(WL1a', WL2a')의 교차 영역은 상기 읽기-채널 영역(RCHb) 상부에 배치될 수 있다. 이어서, 상기 제3 절연막(220a)을 기판(200) 상에 형성할 수 있다.
도 19c를 참조하면, 상기 제3 절연막(220a), 제2 워드 라인(WL2a'), 제2 절연막(215a), 제1 워드 라인(WL1a'), 및 제1 절연막(203)을 연속적으로 패터닝하여, 상기 읽기-채널 영역(RCHb)을 노출시키는 수직홀(225)을 형성할 수 있다. 상기 수직홀(225)을 갖는 기판(200) 상에 게이트 유전막(230a)을 콘포말하게 형성할 수 있다. 상기 게이트 유전막(230a)은 상기 수직홀(225)의 내 측벽 및 바닥면 상에 실질적으로 균일한 두께로 형성될 수 있다. 상기 게이트 유전막(230a) 상에 반도체막을 형성하여 상기 수직홀(225)을 채울 수 있다. 상기 반도체막 및 상기 게이트 유전막(230a)을 평탄화시키어, 상기 수직홀(225) 내에 수직형 활성부(235)를 형성할 수 있다. 상기 제2 도전형의 도펀트들을 상기 수직형 활성부(235)의 윗부분 내에 제공하여, 쓰기-도프트 영역(260)을 형성할 수 있다.
이어서, 도 9a 및 도 9b에 개시된 제4 절연막(265), 콘택 플러그(WBLCb), 및 쓰기 비트 라인(WBLb)를 형성할 수 있다. 이로써, 도 9a 및 도 9b에 개시된 반도체 기억 소자를 구현할 수 있다.
한편, 도 11a, 도 12, 및 도 13에 개시된 반도체 기억 소자들은 도 16a, 도 16b, 도 17a, 및 도 17b를 참조하여 설명한 제조 방법, 도 18a 내지 도 18e를 참조하여 설명한 제조 방법, 및 도 19a 내지 도 19c를 참조하여 설명한 제조 방법들을 응용하여 제조될 수 있다.
[제3 실시예]
본 실시예에 따르면, 복수의 단위 셀들이 적층될 수 있다. 이로써, 보다 고집적화된 반도체 기억 소자들을 구현할 수 있다. 이를 도면들을 참조하여 설명한다.
도 20은 본 발명의 또 다른 실시예에 따른 반도체 기억 소자를 나타내는 등가 회로도 이다.
도 20을 참조하면, 본 실시예에 따른 반도체 기억 소자는 적층된 복수의 단위 셀들을 포함할 수 있다. 상기 각 단위 셀(UC)은 쓰기 트랜지스터(WTr) 및 읽기 트랜지스터(RTr)를 포함한다. 상기 쓰기 트랜지스터(WTr)는 평면형 트랜지스터(planar transistor)일 수 있다. 상기 쓰기 트랜지스터(WTr)는 제1 내지 제3 쓰기 게이트들(WG1, WG2, WG3)을 포함할 수 있다. 상기 쓰기 트랜지스터(WTr)의 상기 제1 내지 제3 쓰기 게이트들(WG1, WG2, WG3)은 각각 상기 쓰기 트랜지스터(WTr)의 제1 소오스/드레인 단자, 채널 영역, 및 제2 소오스/드레인 단자를 제어할 수 있다. 상기 제1 내지 제3 쓰기 게이트들(WG1, WG2, WG3)은 상기 제2 실시예에서 설명한 상기 제1 일함수, 상기 제2 일함수, 및 상기 제3 일함수를 각각 가질 수 있다. 상술된 제2 실시예에서와 같이, 상기 쓰기 트랜지스터(WTr)의 상기 제2 소오스/드레인 단자, 채널 영역, 및 제2 소오스/드레인 단자는 서로 동일한 도핑 상태(ex, 진성 상태 또는 제1 도전형의 도펀트에 의해 낮은 농도로 도핑된 상태)일 수 있다. 따라서, 상기 제1 쓰기 게이트(WG1)에 의해 제어되는 상기 제1 소오스/드레인 단자는 PN 정션을 가지지 않으며, 전위 우물에 해당하는 기억 노드가 상기 제1 쓰기 게이트(WG1)에 의해 제어되는 상기 제1 소오스/드레인 단자 내에 생성될 수 있다.
상기 읽기 트랜지스터(RTr)는 수직형 채널 영역(vertical channel region)을 포함하는 수직형 트랜지스터에 해당할 수 있다. 상기 읽기 트랜지스터(RTr)의 기억 노드 게이트(MNG)는 상기 쓰기 트랜지스터(RTr)의 상기 제1 소오스/드레인 단자에 연결될 수 있다. 상기 제1 쓰기 게이트(WG1)는 상기 읽기 트랜지스터(RTr)의 제어 게이트의 기능을 수행할 수 있다.
상기 제1 쓰기 게이트(WG1)는 일 수평 방향으로 연장된 제1 워드 라인(WL1)에 연결될 수 있다. 상기 제2 및 제2 쓰기 게이트들(WG2, WG3)은 상기 제1 워드 라인(WL1)과 평행한 제2 워드 라인(WL2)에 연결될 수 있다. 이때, 상기 제1 및 제2 워드 라인들(WL1, WL2)은 서로 독립적으로 제어될 수 있다. 상기 쓰기 트랜지스터(WTr)의 제2 소오스/드레인 단자는 쓰기 비트 라인(WBL)에 연결될 수 있다. 일 실시예에 따르면, 상기 쓰기 비트 라인(WBL)은 상기 제1 및 제2 워드 라인들(WL1, WL2)의 길이 방향들과 교차하는 방향으로 연장될 수 있다.
상기 적층된 단위 셀들(UC)의 읽기 트랜지스터들(RTr)은 직렬로 연결될 수 있다. 이때, 상기 적층된 단위 셀들(UC) 중에서 최하위 단위 셀의 읽기 트랜지스터(RTr)의 일 단자는 기준 전압(ex, 접지 전압)이 인가되는 공통 소오스 영역에 연결될 수 있다. 상기 적층된 단위 셀들(UC) 중에서 최상위 단위 셀의 읽기 트랜지스터의 일 단자는 읽기 비트 라인(RBL)에 연결될 수 있다. 상기 읽기 비트 라인(RBL)은 상기 제1 및 제2 워드 라인들(WL1, WL2)과 교차할 수 있다.
상기 적층된 단위 셀들(UC)에 각각 연결된 읽기 비트 라인들(WBL)은 서로 독립적으로 제어될 수 있다. 이와는 달리, 상기 적층된 단위 셀들(UC)은 상기 읽기 비트 라인(RBL)을 공유할 수 있다.
상기 적층된 단위 셀들(UC)을 셀 스택(cell stack)이라 정의한다. 도 20에 개시된 바와 같이, 한 쌍의 셀 스택들이 하나의 읽기 비트 라인(RBL)을 공유할 수 있다. 상기 한 쌍의 셀 스택들은 옆으로 배열될 수 있다. 상기 한 쌍의 셀 스택들은 상기 한 쌍의 셀 스택들 사이의 수직 가상선(vertical imaginary line)에 대하여 서로 대칭적인 구조를 가질 수 있다.
도 20에 개시된 반도체 기억 소자의 프로그램 동작 시에, 선택된 단위 셀에 연결된 제1 및 제2 워드 라인들(WL1, WL2)에 턴-온 전압들을 인가하고 상기 선택된 단위 셀에 연결된 쓰기 비트 라인(WBL)에 프로그램 전압(또는 프로그램 전류)을 인가할 수 있다. 이로써, 상기 선택된 단위 셀의 기억 노드 게이트(MNG)에 전하들을 저장할 수 있다.
읽기 동작 시에, 선택된 셀에 연결된 제1 워드 라인(WL1)에 센싱 전압을 인가할 수 있다. 전하들을 저장한 단위 셀의 읽기 트랜지스터(RTr)는 제1 문턱 전압을 가지고, 전하들이 저장되지 않은 단위 셀의 읽기 트랜지스터(RTr)는 제2 문턱 전압을 가진다. 상기 센싱 전압은 상기 제1 문턱 전압 및 상기 제2 문턱 전압 사이의 값을 가질 수 있다. 읽기 동작 시에, 상기 선택된 셀을 포함하는 셀 스택 내 비 선택된 단위 셀들의 제1 워드 라인들(WL1)에 패스 전압들을 인가할 수 있다. 상기 패스 전압은 전하들을 저장한 읽기 트랜지스터(RTr) 및 전하들을 저장하지 않은 읽기 트랜지스터(RTr)을 모두 턴-온 시킬 수 있다. 이로써, 상기 셀 스택 내 비 선택된 단위 셀들의 읽기 트랜지스터들(RTr)은 모두 턴-온 되어, 상기 선택된 단위 셀의 읽기 트랜지스터(RTr)가 상기 읽기 비트 라인(RBL)에 연결될 수 있다. 결과적으로, 상기 선택된 단위 셀의 논리 데이터가 상기 읽기 비트 라인(RBL)를 통하여 아웃풋(output)될 수 있다.
한편, 다른 실시예에 따르면, 상기 제1 및 제2 쓰기 게이트들(WG1, WG2)이 상기 제1 워드 라인(WL1)에 연결될 수 있으며, 상기 제3 쓰기 게이트(WG3)가 상기 제2 워드 라인(WL2)에 연결될 수도 있다.
도 21a는 본 발명의 또 다른 실시예에 따른 반도체 기억 소자를 나타내는 평면도이다. 도 21b는 도 21a의 VI-VI'을 따라 취해진 단면도이다. 도 21c는 도 21a의 VII-VII'을 따라 취해진 단면도이다.
도 21a 내지 도 21c를 참조하면, 기판(300) 내에 공통 소오스 영역(SR)이 배치될 수 있다. 상기 기판(300)은 반도체 기판(ex, 실리콘 기판)일 수 있다. 상기 기판(300)은 제1 도전형의 도펀트로 도핑될 수 있으며, 상기 제2 공통 소오스 영역(SR)은 제2 도전형의 도펀트로 도핑될 수 있다.
복수의 쓰기 트랜지스터들이 상기 기판(300) 상에 차례로 적층될 수 있다. 상기 각 쓰기 트랜지스터는 수평형 활성부(305a) 및 상기 수평형 활성부(305a)을 나란히 가로지르는 제1, 제2, 및 제3 게이트 전극들(311, 312, 313)을 포함할 수 있다. 상기 제1 내지 제3 게이트 전극들(311, 312, 312)은 게이트 유전막(307, 309)에 의해 상기 수평형 활성부(305a)과 절연될 수 있다. 제1 게이트 유전막(307)이 상기 제2 게이트 전극(312)과 상기 수평형 활성부(305a) 사이에 배치될 수 있으며, 제2 게이트 유전막(309)이 상기 수평형 활성부(305a)와 상기 제1 및 제3 게이트 전극들(311, 313)의 각각 사이에 배치될 수 있다. 상기 제2 게이트 유전막(309)은 연장되어, 상기 제1 및 제3 게이트 전극들(311, 313)의 각각과 상기 제2 게이트 전극(312) 사이에 배치될 수 있다.
상기 수평형 활성부(305a)는 반도체 물질로 형성된다. 상기 제1 내지 제3 게이트 전극들(311, 312, 313) 아래에 배치된 상기 수평형 활성부(305a)는 바디부(WB)에 해당한다. 상술된 제2 실시예와 같이, 상기 바디부(WB)는 상기 제1 내지 제3 게이트 전극들(311, 312, 313)에 의해 각각 제어되는 제1 내지 제3 부분들을 포함한다. 상기 바디부(WB)의 제1 내지 제3 부분들은 서로 동일한 도핑 상태(진성 상태, 또는 상기 제1 도전형의 도펀트에 의해 낮은 농도로 도핑된 상태)를 갖는다. 상기 제1 내지 제3 게이트 전극들(311, 312, 313)은 도 6a 내지 도 6e를 참조하여 설명한 상기 제1 내지 제3 게이트 전극들(111, 112, 113)과 동일한 물질로 형성될 수 있다. 즉, 상기 제1, 제2, 및 제3 게이트 전극들(311, 312, 313)은 각각 상기 제2 실시예에서 설명한 상기 제1 일함수, 상기 제2 일함수, 및 상기 제3 일함수를 갖는다. 이로써, 상기 제1 게이트 전극(311) 아래의 상기 바디부(WB)의 제1 부분 내에 상기 기억 노드가 생성된다.
쓰기-도프트 영역(WD)이 상기 제3 게이트 전극(313) 일측의 상기 수평형 활성부(305a) 내에 배치될 수 있다. 상기 쓰기-도프트 영역(WD)은 상기 제2 도전형의 도펀트로 도핑될 수 있다.
상기 적층된 쓰기 트랜지스터들의 수평형 활성부들(305a)은 상기 제1 게이트 전극들(312)에 인접한 제1 측벽들을 각각 갖는다. 상기 적층된 쓰기 트랜지스터들의 상기 제 측벽들은 서로 정렬될 수 있다. 상기 각 수평형 활성부(305a)의 상기 제1 측벽은 상기 바디부(WB)의 상기 제1 부분의 측벽에 해당할 수 있다. 상기 각 수평형 활성부(305a)는 상기 제1 측벽에 대항된 제2 측벽을 가질 수 있다. 상기 수평형 활성부(305a)의 상기 제2 측벽은 상기 쓰기-도프트 영역(WD)의 일 측벽에 해당할 수 있다.
수직형 활성부(330)가 상기 적층된 쓰기 트랜지스터들의 수평형 활성부들(305a)의 상기 제1 측벽들 옆에 배치될 수 있다. 읽기-게이트 유전막(325)이 상기 수직형 활성부(330) 및 상기 적층된 수평형 활성부들(305a)의 제1 측벽들 사이에 배치될 수 있다. 상기 수직형 활성부(330)는 상기 공통 소오스 영역(SR)과 접속될 수 있다. 상기 수직형 활성부(330)는 반도체 물질로 형성된다. 상기 수직형 활성부(330)는 진성 상태이거나, 상기 제1 도전형의 도펀트로 도핑될 수 있다.
공통 드레인 영역(335)이 상기 수직형 활성부(330)의 윗부분 내에 배치될 수 있다. 상기 공통 드레인 영역(335)은 상기 제2 도전형의 도펀트로 도핑될 수 있다. 상기 공통 드레인 영역(335)의 하부면은 상기 적층된 수평형 활성부들(105a) 중에서 최상위 수평형 활성부의 상부면과 실질적으로 동일한 높이에 위치하거나 높게 위치할 수 있다.
상기 적층된 쓰기 트랜지스터들은 쓰기 트랜지스터-스택이라 정의한다. 도 21a 및 도 21b에 개시된 바와 같이, 한 쌍의 상기 쓰기 트랜지스터-스택들이 상기 수직형 활성부(330) 양측에 배치될 수 있다. 상기 한 쌍의 쓰기 트랜지스터-스택들은 상기 수직형 활성부(330)을 기준으로 실질적으로 서로 대칭적인 구조를 가질 수 있다.
도 21b에 개시된 바와 같이, 상기 적층된 쓰기 트랜지스터들의 상기 쓰기-도프트 영역들(WD)은 계단식 구조를 이룰 수 있다. 이와 유사하게, 도 21a 및 도 21c에 개시된 바와 같이, 상기 적층된 쓰기 트랜지스터들의 제2 게이트 전극들(312)의 일 단들도 계단식 구조를 가질 수 있다. 또한, 상기 적층된 쓰기 트랜지스터들의 제2 게이트 전극들(312)의 타 단들도 계단식 구조를 가질 수 있다. 이와 마찬가지로, 상기 적층된 쓰기 트랜지스터들의 제1 게이트 전극들(311)의 일 단들도 계단식 구조를 가질 수 있으며, 상기 적층된 쓰기 트랜지스터들의 상기 제3 게이트 전극들(312)의 일 단들도 계단식 구조를 가질 수 있다.
버퍼 절연막(303)이 상기 적층된 쓰기 트랜지스터들 중에서 최하위 쓰기 트랜지스터의 수평형 활성부(305a)와 기판(300) 사이에 배치될 수 있다. 상기 적층된 쓰기 트랜지스터들은 이들 사이의 절연막들(315)에 의해서 서로 절연될 수 있다. 상기 버퍼 절연막(303) 및 절연막들(315)은 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다. 평탄화 절연막(340)이 상기 활성부들(305a)의 일단들 및 게이트 전극들(311, 312, 313)의 양단들을 덮을 수 있다. 제1 층간 절연막(345)이 상기 쓰기 트랜지스터들 및 수직형 활성부(330) 및 평탄화 절연막(340)을 덮을 수 있다.
도 21a 및 도 21b에 개시된 바와 같이, 읽기 비트 라인들(WBL)이 상기 제1 층간 절연막(345) 상에 배치될 수 있다. 상기 읽기 비트 라인들(WBL)은 읽기 비트 라인-콘택 플러그들(WBLC)을 통하여 계단식 구조를 이루는 상기 적층된 쓰기-도프트 영역들(WD)에 각각 전기적으로 접속될 수 있다.
도 21a 및 도 21c에 개시된 바와 같이, 제1 국소 배선들(LI1) 및 제2 국소 배선들(LI2)이 상기 제1 층간 절연막(345) 상에 배치될 수 있다. 상기 제1 국소 배선들(LI1)은 제1 국소 콘택 플러그들(LIC1)을 통하여 상기 적층된 쓰기 트랜지스터들의 제1 게이트 전극들(311)의 일 단들에 각각 전기적으로 접속될 수 있다. 상기 제2 국소 배선들(LI2)은 상기 적층된 쓰기 트랜지스터들의 제2 게이트 전극들(312)의 타 단들에 각각 전기적으로 접속될 수 있다. 또한, 상기 제2 국소 배선들(LI2)은 상기 적층된 쓰기 트랜지스터들의 제3 게이트 전극들(313)에 각각 전기적으로 접속될 수 있다. 상기 각 제2 국소 배선(LI2)은 제1 국소 콘택 플러그들(LIC2)을 통하여 상기 각 쓰기 트랜지스터의 제2 및 제3 게이트 전극들(312, 313)과 전기적으로 접속될 수 있다.
제2 층간 절연막(350)이 상기 쓰기 비트 라인들(WBL), 국소 배선들(LI1, LI2), 및 제1 층간 절연막(345) 상에 배치될 수 있다. 읽기 비트 라인(RBL)이 상기 제2 층간 절연막(350) 상에 배치될 수 있다. 상기 읽기 비트 라인(RBL)은 읽기 비트 라인-콘택 플러그(RBLC)을 통하여 상기 수직형 활성부(330)의 상단에 전기적으로 접속될 수 있다. 상기 읽기 비트 라인-콘택 플러그(RBLC)은 상기 공통 드레인 영역(335)에 연결될 수 있다.
상기 각 쓰기 트랜지스터에 인접한 상기 수직형 활성부(330)의 일 부분은 도 20의 읽기 트랜지스터(RTr)의 채널 영역 및 소오스/드레인 단자들에 해당할 수 있다. 이로써, 상기 각 쓰기 트랜지스터 및 이에 인접한 상기 수직형 활성부(330)는 하나의 단위 셀을 구성을 구성할 수 있다. 상기 각 쓰기 트랜지스터의 상기 바디부(WB)의 상기 제1 부분에 생성된 기억 노드는 상기 각 쓰기 트랜지스터의 상기 제1 소오스/드레인 단자 및 상기 읽기 트랜지스터(RTr)의 기억 노드 게이트(MNG)에 해당한다.
상술된 라인들(WBL, RBL) 및 국소 배선들(LI1, LI2)은 다양한 형태로 변형될 수 있다. 상술된 구성 요소들 중에서 설명되지 않은 구성 요소들은 상술된 제2 실시예에서 대응되는 구성 요소들과 각각 동일한 물질로 형성될 수 있다.
상술된 반도체 기억 소자에 따르면, 각 단위 셀은 상기 쓰기 트랜지스터 및 상기 읽기 트랜지스터를 포함하고, 복수의 상기 단위 셀들이 상기 기판(300) 상에 수직적으로 적층될 수 있다. 이로써, 고 집적화에 최적화된 반도체 기억 소자를 구현할 수 있다.
도 22a는 본 발명의 또 다른 실시예에 따른 반도체 기억 소자의 변형예를 나타내는 평면도이다. 도 22b는 도 22a의 VIII-VIII'을 따라 취해진 단면도이다. 도 22c는 도 22a의 IX-IX'을 따라 취해진 단면도이다.
도 22a, 도 22b, 및 도 22c를 참조하면, 반도체 기판(300)은 트렌치(375, trench)를 포함할 수 있다. 예컨대, 상기 반도체 기판(300) 상에 상기 트렌치(375)를 갖는 구조물(370)이 배치될 수 있다. 상기 구조물(370)은 절연 물질(ex, 산화물 등)일 수 있다. 이와는 달리, 상기 구조물(370)은 상기 반도체 기판(300)의 일부분일 수도 있다. 즉, 상기 트렌치(375)는 상기 반도체 기판(300)을 패터닝하여 형성될 수 있다.
상기 공통 소오스 영역(SR)은 상기 트렌치(375)의 바닥면 아래에 배치될 수 있다. 적층된 쓰기 트랜지스터들 및 수직형 활성부(330)는 상기 트렌치(375) 내에 배치될 수 있다. 상기 각 쓰기 트랜지스터는 수평형 활성부(105b) 및 상기 수평형 활성부(105b)를 나란히 가로지르는 제1 내지 제3 게이트 전극들(311', 312', 313')을 포함한다. 상기 수평형 활성부(105b)는 상기 제1 내지 제3 게이트 전극들(311', 312', 313') 아래의 바디부(WB)를 포함한다. 상기 제3 게이트 전극(313') 일 측의 수평형 활성부(105b) 내에 쓰기-도프트 영역(WD)이 배치된다.
상기 쓰기-도프트 영역(WD)이 형성된 상기 수평형 활성부(105b)의 일 부분은 상기 트렌치(375)의 바닥면 및 상기 트렌치(375)의 제1 내측벽을 따라 연장될 수 있다. 이로써, 상기 수평형 활성부(105b)는 상기 구조물(370)의 상부면과 실질적으로 공면을 이루는 랜딩 면(landing surface)을 가질 수 있다. 상기 랜딩 면은 상기 쓰기-도프트 영역(WD)으로 형성될 수 있다.
상기 적층된 쓰기 트랜지스터들의 상기 수평형 활성부들(105b)의 상기 연장부들은 상기 트렌치(375)의 상기 제1 내측벽 상에 차례로 적층될 수 있다. 절연막들(315)이 상기 수평형 활성부들(105b)의 연장부들 사이에 배치될 수 있다. 상기 적층된 수평형 활성부들(105b)의 연장부들의 랜딩 면들은 상기 구조물(370)의 상부면과 실질적으로 공면을 이룰 수 있다.
상기 트렌치(375)는 상기 제1 내측벽에 대향된 제2 내측벽을 갖는다. 도 22a 및 도 22b에 개시된 바와 같이, 한 쌍의 쓰기 트랜지스터-스택들이 상기 트렌치(375) 내에 배치될 수 있다. 제1 쓰기 트랜지스터-스택의 수평형 활성부들(105b)의 연장부들이 상기 트렌치(375)의 상기 제1 내측벽 상에 차례로 적층될 수 있으며, 제2 쓰기 트랜지스터-스택의 수평형 활성부들(105b)의 연장부들이 상기 트렌치(375)의 제2 내측벽 상에 차례로 적층될 수 있다.
상기 트렌치(375)는 상기 제1 및 제2 내측벽들에 수직한(perpendicular) 제3 내측벽 및 제4 내측벽을 가질 수 있다. 도 22a 및 도 22c에 개시된 바와 같이, 상기 적층된 쓰기 트랜지스터들의 제2 게이트 전극들(312')의 제1 단들은 상기 트렌치(375)의 바닥면 및 상기 제3 내측벽을 따라 연장되어, 상기 제3 내측벽 상에 적층될 수 있다. 이로써, 상기 적층된 제2 게이트 전극들(312')은 실질적으로 서로 공면을 이루는 제1 랜딩 면들을 가질 수 있다. 상기 적층된 제2 게이트 전극들(312')의 제1 랜딩 면들 사이에 상기 절연막들(315)이 배치될 수 있다. 상기 적층된 제2 게이트 전극들(312')의 제2 단들은 상기 트렌치(375)의 바닥면 및 제4 내측벽을 따라 연장되어, 상기 제4 내측벽들 상에 적층될 수 있다. 이로써, 상기 적층된 제2 게이트 전극들(312')은 실질적으로 서로 공면을 이루는 제2 랜딩 면들을 가질 수 있다. 상기 적층된 제2 게이트 전극들(312')의 제2 랜딩 면들 사이에도 상기 절연막들(315)이 배치될 수 있다. 이와 마찬가지로, 상기 적층된 쓰기 트랜지스터들의 제1 게이트 전극들(311')도 상기 제3 내측벽 상에 차례로 적층되고 서로 공면을 이루는 제1 랜딩 면들과 상기 제4 내측벽 상에 차례로 적층되고 서로 공면을 이루는 제2 랜딩 면들을 가질 수 있다. 또한, 상기 적층된 쓰기 트랜지스터들의 제3 게이트 전극들(313')도 상기 제3 내측벽 상에 차례로 적층되고 서로 공면을 이루는 제1 랜딩 면들과 상기 제4 내측벽 상에 차례로 적층되고 서로 공면을 이루는 제2 랜딩 면들을 가질 수 있다.
제1 층간 절연막(345)이 상기 기판(300) 상에 배치될 수 있으며, 쓰기 비트 라인들(WBL) 및 국소 배선들(LI1, LI2)이 상기 제1 층간 절연막(345) 상에 배치될 수 있다. 상기 쓰기 비트 라인들(WBL)은 쓰기 비트 라인-콘택 플러그들(WBLC')을 통하여 상기 적층된 수평형 활성부들(105b)의 랜딩 면들에 각각 접속될 수 있다. 이때, 상기 적층된 수평형 활성부들(105b)의 랜딩 면들은 실질적으로 공면을 이룰 수 있으며, 상기 쓰기 비트 라인-콘택 플러그들(WBLC')은 실질적으로 동일한 높이를 가질 수 있다. 이와 마찬가지로, 상기 제1 국소 배선들(LI1)은 제1 국소 콘택 플러그들(LIC1')을 통하여 상기 적층된 제1 게이트 전극들(311')의 제1 랜딩 면들에 각각 접속될 수 있다. 상기 제2 국소 배선들(LI2)은 제2 국소 콘택 플러그들(LIC2')을 통하여 상기 적층된 제2 게이트 전극들(312')의 제2 랜딩 면들과 상기 적층된 제3 게이트 전극들(313')의 제2 랜딩 면들과 각각 접속될 수 있다. 이때, 상기 게이트 전극들(311', 312', 313')의 랜딩 면들은 실질적으로 서로 공면을 이룸으로써, 상기 제1 및 제2 국소 콘택 플러그들(LIC1', LIC2')은 실질적으로 동일한 높이를 가질 수 있다.
도 23a 내지 도 26a는 도 21a 내지 도 21c에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 21a의 VI-VI'을 따라 단면도들이다. 도 23b 내지 도 26b는 도 21a 내지 도 21c에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 21a의 VII-VII'을 따라 단면도들이다.
도 23a 및 도 23b를 참조하면, 상기 기판(300) 내에 상기 공통 소오스 영역(SR)을 형성하고, 상기 버퍼 절연막(303)을 기판(300) 상에 형성할 수 있다. 상기 버퍼 절연막(303) 상에 일 방향으로 연장된 예비 수평형 활성부(305)를 형성할 수 있다. 상기 제1 게이트 유전막(307) 및 상기 제2 게이트 전극(312)을 상기 예비 수평형 활성부(305) 상에 차례로 형성될 수 있다. 상기 제2 게이트 전극(312)은 상기 예비 수평형 활성부(305)를 가로지른다. 한 쌍의 상기 제2 게이트 전극들(312)이 상기 예비 수평형 활성부(305) 상에 형성될 수 있다.
도 24a 및 도 24b를 참조하면, 상기 기판(300) 상에 제2 게이트 유전막(309)을 콘포말하게 형성하고, 게이트 도전막을 상기 제2 게이트 유전막(309) 상에 형성하고, 상기 게이트 도전막 및 상기 제2 게이트 유전막(309)을 전면 이방성 식각하여, 상기 각 제2 게이트 전극(312) 양 측벽 상에 상기 제1 게이트 전극(311) 및 상기 제2 게이트 전극(312)을 각각 형성할 수 있다. 상기 제1 및 제3 게이트 전극들(311, 312)도 상기 예비 수평형 활성부(305)를 나란히 가로지른다. 서로 인접한 상기 제1 내지 제3 게이트 전극들(311, 312, 313)을 게이트 그룹으로 정의한다. 즉, 한 쌍의 상기 게이트 그룹들이 상기 예비 수평형 활성부(305) 상에 형성될 수 있다. 상기 한 쌍의 게이트 그룹들은 상기 공통 소오스 영역(SR)을 기준으로 서로 대칭적일 수 있다.
이어서, 이온 주입 마스크 패턴(IMKa)을 형성할 수 있다. 상기 이온 주입 마스크 패턴(IMKa)는 상기 한 쌍의 게이트 그룹들 및 상기 한 쌍의 게이트 그룹들 사이의 예비 수평형 활성부(305)를 덮을 수 있다. 상기 이온 주입 마스크 패턴(IMKa)을 마스크로 사용하여 상기 제2 도전형의 도펀트들을 주입하여, 상기 예비 예비 활성부(305) 내에 상기 쓰기-도프트 영역들(WD)을 형성할 수 있다.
도 25a 및 도 25b를 참조하면, 상기 이온 주입 마스크 패턴(IMKa)을 제거할 수 있다. 이어서, 상기 기판(300) 상에 절연막(315)을 형성할 수 있다. 상기 예비 수평형 활성부(105), 상기 한 쌍의 게이트 그룹들, 게이트 유전막들(307, 309), 및 절연막(315)을 층-구조체(floor-structure)라 정의한다. 상기 도 23a, 도 23b, 도 24a, 및 도 24b를 참조하여 설명한 공정들 및 상기 절연막(315)의 형성 공정을 반복적으로 수행할 수 있다. 이로써, 차례로 적층된 복수의 상기 층-구조체들을 형성할 수 있다.
도 26a 및 도 26b를 참조하면, 상기 적층된 층-구조체들의 절연막들(315) 및 예비 수평형 활성부들(305)을 연속적으로 패터닝하여, 상기 공통 소오스 영역(SR)을 노출시키는 수직홀(320)을 형성할 수 있다. 상기 수직홀(320)의 형성에 의하여, 상기 예비 수평형 활성부들(105)은 바디부들(WB)을 포함하는 수평형 활성부들(105a)로 형성될 수 있다.
상기 수직홀(320)을 갖는 기판(300) 상에 읽기-게이트 유전막(325)을 콘포말하게 형성하고, 상기 읽기-게이트 유전막(325)을 전면 이방성 식각하여, 상기 공통 소오스 영역(SR)을 노출시킬 수 있다. 이어서, 상기 수직홀(320)을 채우는 수직형 활성부(330)를 형성할 수 있다. 상기 수직형 활성부(330)는 상기 공통 소오스 영역(SR)과 접촉될 수 있다. 상기 수직형 활성부(330)의 윗부분에 상기 제2 도전형의 도펀트를 주입하여 공통 드레인 영역(335)을 형성할 수 있다.
도 26a에 개시된 바와 같이, 상기 쓰기-도프트 영역들(WD)이 형성된 상기 적층된 수평형 활성부들(105a)의 일단들을 패터닝하여 계단식 구조로 형성할 수 있다. 도 26b에 개시된 바와 같이, 상기 적층된 게이트 전극들(311, 312, 313)을 양 단들을 패터닝하여, 계단식 구조로 형성할 수 있다. 이어서, 절연막을 기판(300) 상에 형성하고, 상기 절연막을 수직형 활성부(330)의 상부면이 노출될 때까지 평탄화시킬 수 있다. 이로써, 평탄화 절연막(340)이 형성될 수 있다.
이어서, 도 21a 내지 도 21c에 개시된 층간 절연막들(345, 350), 라인들(WBL, RBL), 국소 배선들(LI1, LI2), 및 콘택 플러그들(WBLC, LIC1, LIC2, RBLC)을 형성할 수 있다. 이로써, 도 21a 내지 도 21c에 개시된 반도체 기억 소자를 구현할 수 있다.
도 27a 내지 도 29a는 도 22a 내지 도 22c에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 22a의 VIII-VIII'을 따라 취해진 단면도들이다. 도 27b 내지 도 29b는 도 22a 내지 도 22c에 개시된 반도체 기억 소자의 제조 방법을 설명하기 위하여 도 22a의 IX-IX'을 따라 취해진 단면도들이다.
도 27a 및 도 27b를 참조하면, 트렌치(375)를 갖는 기판(300)을 준비할 수 있다. 상기 기판(300) 상에 절연 물질 등으로 형성된 구조물(370)을 형성한 후에, 상기 구조물(370)을 패터닝하여 상기 트렌치(375)를 형성할 수 있다. 이와는 달리, 상기 기판(300)을 패터닝하여 상기 트렌치(375)를 형성할 수도 있다. 이 경우에, 상기 구조물(370)은 상기 기판(300)의 일부분으로 형성될 수 있다.
상기 트렌치(375)의 바닥면 아래에 공통 소오스 영역(SR)을 형성하고, 상기 트렌치(375)를 갖는 기판(300) 상에 버퍼 절연막(303)을 형성할 수 있다. 이어서, 도 23a, 도 23b, 도 24a, 및 도 24b를 참조하여 설명한 것과 같이, 예비 수평형 활성부(305), 게이트 유전막들(307, 309), 게이트 전극들(311', 312', 313'), 및 쓰기-도프트 영역들(WD)을 형성할 수 있다. 이때, 도 27a에 개시된 바와 같이, 상기 예비 수평형 활성부(305)은 상기 트렌치(375)의 제1 및 제2 내측벽들을 및 이에 인접한 상기 구조물(370)의 상부면을 따라 연장될 수 있다. 이로써, 상기 예비 수평형 활성부(305)의 일부분들은 상기 트렌치(375)의 외부에 배치될 수 있다.
또한, 도 27b에 개시된 바와 같이, 상기 게이트 전극들(311', 312', 313')은 상기 트렌치(375)의 제3 및 제4 내측벽들 및 이에 인접한 상기 구조물(370)의 상부면을 따라 연장될 수 있다. 이에 따라, 상기 게이트 전극들(311', 312', 313')의 일부분들은 상기 트렌치(375)의 외부에 배치될 수 있다.
도 28a 및 도 28b를 참조하면, 이어서, 절연막(315)을 형성할 수 있다. 상기 예비 수평형 활성부(105), 상기 게이트 전극들(311', 312', 313'), 게이트 유전막들(307, 309), 및 절연막(315)을 층-구조체(floor-structure)라 정의한다. 상기 층-구조체의 형성 방법을 반복적으로 수행하여, 상기 트렌치(375)을 갖는 기판(300) 상에 복수의 층-구조체들을 형성할 수 있다.
상기 복수의 층 구조체들의 절연막들(315) 및 예비 수평형 활성부들(305)을 패터닝하여, 수직홀(320) 및 바디부들(WB)을 포함하는 수평형 활성부들(305b)을 형성할 수 있다. 상기 수직홀(320)의 내측벽 상에 읽기-게이트 유전막(325)을 형성하고, 상기 수직홀(320) 내에 수직형 활성부(330)를 형성할 수 있다. 상기 수직형 활성부(330)의 윗부분 내에 공통 드레인 영역(335)을 형성할 수 있다.
도 29a 및 도 29b를 참조하면, 상기 트렌치(375) 외부에 위치한 상기 수평형 활성부들(305b)의 일부분들 및 게이트 전극들(311', 312', 313')의 일부분들을 상기 구조물(370)이 노출 될때까지 평탄화시킨다. 이로써, 상기 수평형 활성부들(305b) 및 게이트 전극들(311', 312', 313')은 서로 공면을 이루를 랜딩 면들을 가질 수 있다.
이어서, 도 22a 내지 도 22c에 개시된 층간 절연막들(345, 350), 라인들(WBL, RBL), 국소 배선들(LI1, LI2), 및 콘택 플러그들(WBLC', RBLC, LIC1', LIC2')을 형성할 수 있다. 이로써, 도 22a 내지 도 22c에 개시된 반도체 기억 소자를 구현할 수 있다.
상술된 실시예들에서 개시된 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 30은 본 발명의 실시예들에 따른 반도체 기억 소자들을 포함하는 전자 시스템들의 일 예를 간략히 도시한 블록도 이다.
도 30을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 비휘발성 기억 소자들(ex, 플래쉬 기억 소자, 자기 기억 소자, 및/또는 상변화 기억 소자 등)를 포함할 수 있다. 이에 더하여, 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다. 일 실시예에 따르면, 상기 동작 기억 소자는 상술된 실시예들에 따른 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 31은 본 발명의 실시예들에 따른 반도체 기억 소자들을 포함하는 메모리 카드들의 일 예를 간략히 도시한 블록도 이다.
도 31을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 비휘발성 기억 소자들(ex, 플래쉬 기억 소자, 자기 기억 소자, 상변화 기억 소자, 디램 소자, 및/또는 에스램 소자 등)을 포함할 수 있다. 이에 더하여, 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
도 32는 본 발명의 실시예들에 따른 반도체 기억 소자들을 포함하는 시스템 온 칩들의 일 예를 나타내는 블록도이다.
도 32를 참조하면, 상술된 실시예에 따른 반도체 기억 셀들을 포함하는 소자는 하나의 시스템 온 칩(1300, system on chip)에 적용될 수 있다. 상기 시스템 온 칩(1300)은 로직 영역(1310) 및 제1 임베디드 메모리 영역(1320, first embedded memory region)을 포함할 수 있다. 상술된 제1 내지 제3 실시예들에 개시된 반도체 기억 셀들은 상기 제1 임베디드 메모리 영역(1320) 내에 배치될 수 있다. 일 실시예에서, 상기 시스템 온 칩(1300)은 제2 임베디드 메모리 영역(1330)을 더 포함할 수 있다. 상기 제2 임베디드 메모리 영역(1330) 내에는 고속의 에스램 셀들(static random access memory (SRAM) cells)이 배치될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.

Claims (20)

  1. 제1 소오스/드레인 단자를 제어하는 제1 쓰기 게이트 및 채널 영역을 제어하는 제2 쓰기 게이트를 포함하는 쓰기 트랜지스터; 및
    상기 쓰기 트랜지스터의 상기 제1 소오스/드레인 단자에 연결된 기억 노드 게이트를 포함하는 읽기 트랜지스터를 포함하되,
    상기 제1 쓰기 게이트는 제1 일함수를 갖고, 상기 제2 쓰기 게이트는 상기 제1 일함수와 다른 제2 일함수를 갖고, 상기 쓰기 트랜지스터의 제1 소오스/드레인 단자는 PN 정션을 갖지 않는 반도체 기억 소자.
  2. 청구항 1에 있어서,
    상기 쓰기 트랜지스터의 제1 소오스/드레인 단자의 도핑 상태는 상기 쓰기 트랜지스터의 채널 영역의 도핑 상태와 동일하고,
    상기 제1 및 제2 쓰기 게이트들의 상기 제1 및 제2 일함수들의 조작에 의하여, 전위 장벽이 상기 쓰기 트랜지스터의 채널 영역 내에 생성되고, 전위 우물이 상기 제1 소오스/드레인 단자 내에 생성되는 반도체 기억 소자.
  3. 청구항 1에 있어서,
    상기 제1 쓰기 게이트는 제1 워드 라인에 연결되고, 상기 제2 쓰기 게이트는 제2 워드 라인에 연결되는 반도체 기억 소자.
  4. 청구항 3에 있어서,
    상기 제1 워드 라인은 상기 제2 워드 라인과 교차하는 반도체 기억 소자.
  5. 청구항 1에 있어서,
    상기 제1 쓰기 게이트는 상기 읽기 트랜지스터의 제어 게이트의 기능을 더 수행하는 반도체 기억 소자.
  6. 청구항 1에 있어서,
    상기 쓰기 트랜지스터는 제2 소오스/드레인 단자를 제어하는 제3 쓰기 게이트를 더 포함하되,
    상기 제3 쓰기 게이트는 제3 일함수를 갖고,
    상기 제2 쓰기 게이트는 상기 제1 쓰기 게이트 및 상기 제3 쓰기 게이트 사이에 배치되는 반도체 기억 소자.
  7. 청구항 6에 있어서,
    상기 제1 쓰기 게이트는 제1 워드 라인에 연결되고,
    상기 제3 쓰기 게이트는 제2 워드 라인에 연결되고,
    상기 제2 쓰기 게이트는 상기 제1 및 제2 워드 라인들 중에 어느 하나에 연결된 반도체 기억 소자.
  8. 청구항 6에 있어서,
    상기 쓰기 트랜지스터의 제1 소오스/드레인 단자, 채널 영역, 및 제2 소오스/드레인 단자는 서로 동일한 도핑 상태를 갖는 반도체 기억 소자.
  9. 바디부를 포함하는 제1 활성부;
    상기 바디부의 제1 부분을 제어하고 제1 일함수를 갖는 제1 게이트 전극;
    상기 바디부의 제2 부분을 제어하고 상기 제1 일함수와 다른 제2 일함수를 갖는 제2 게이트 전극; 및
    상기 제1 활성부로부터 이격되고, 상기 바디부의 상기 제1 부분에 인접한 읽기-채널 영역을 포함하는 제2 활성부를 포함하되,
    상기 바디부의 제1 및 제2 부분들은 동일한 도핑 상태를 갖고,
    상기 제1 및 제2 게이트 전극들이 상기 바디부의 제1 부분 및 제2 부분의 에너지 밴드를 조작하여, 상기 바디부의 제1 부분에 전위 우물이 생성되고, 상기 바디부의 제2 부분에 전위 장벽이 생성되는 반도체 기억 소자.
  10. 청구항 9에 있어서,
    상기 제1 게이트 전극은 쓰기 트랜지스터의 제1 쓰기 게이트 및 읽기 트랜지스터의 제어 게이트에 해당하고,
    상기 제2 게이트 전극은 상기 쓰기 트랜지스터의 제2 쓰기 게이트에 해당하고,
    상기 바디부의 상기 제1 부분의 전위 우물은 기억 노드에 해당하고, 상기 기억 노드는 상기 쓰기 트랜지스터의 제1 소오스/드레인 단자 및 상기 읽기 트랜지스터의 기억 노드 게이트에 해당하는 반도체 기억 소자.
  11. 청구항 9에 있어서,
    상기 바디부의 제1 및 제2 부분들은 진성 상태인 반도체 기억 소자.
  12. 청구항 9에 있어서,
    상기 바디부의 제1 및 제2 부분들은 제1 도전형의 도펀트로 낮은 농도로 도핑된 반도체 기억 소자.
  13. 청구항 9에 있어서,
    상기 제2 게이트 전극 일측에 배치되고 제3 일함수를 갖는 제3 게이트 전극을 더 포함하되,
    상기 제3 게이트 전극은 상기 바디부의 제3 부분을 제어하고,
    상기 바디부의 제3 부분은 상기 바디부의 제1 및 제2 부분들과 동일한 도핑 상태를 갖고,
    상기 제2 게이트 전극은 상기 제1 및 제3 게이트 전극들 사이에 배치된 반도체 기억 소자.
  14. 청구항 13에 있어서,
    상기 제1 게이트 전극은 제1 워드 라인에 연결되고,
    상기 제3 게이트 전극은 상기 제1 워드 라인과 교차하는 제2 워드 라인에 연결되고,
    상기 제2 게이트 전극은 상기 제1 및 제2 워드 라인들 중에서 어느 하나에 연결된 반도체 기억 소자.
  15. 청구항 14에 있어서,
    상기 바디부의 상기 제3 부분에 전기적으로 접속된 쓰기 비트 라인; 및
    상기 읽기-채널 영역의 일 단에 전기적으로 접속된 읽기 비트 라인을 더 포함하되,
    상기 쓰기 비트 라인 및 읽기 비트 라인은 상기 제1 워드 라인과 교차하는 반도체 기억 소자.
  16. 기판; 및
    상기 기판 상에 차례로 적층된 복수의 단위 셀들을 포함하되,
    상기 각 단위 셀은,
    제1 소오스/드레인 단자를 제어하는 제1 쓰기 게이트 및 채널 영역을 제어하는 제2 쓰기 게이트를 포함하는 쓰기 트랜지스터; 및
    상기 쓰기 트랜지스터의 상기 제1 소오스/드레인 단자에 연결된 기억 노드 게이트를 포함하는 읽기 트랜지스터를 포함하되,
    상기 제1 쓰기 게이트는 제1 일함수를 갖고, 상기 제2 쓰기 게이트는 상기 제1 일함수와 다른 제2 일함수를 갖고, 상기 쓰기 트랜지스터의 제1 소오스/드레인 단자는 PN 정션을 갖지 않고,
    상기 적층된 단위 셀들의 상기 읽기 트랜지스터들은 직렬로 연결되는 반도체 기억 소자.
  17. 청구항 16에 있어서,
    상기 각 단위 셀은 상기 쓰기 트랜지스터의 제2 소오스/드레인 단자를 제어하는 제3 쓰기 게이트를 더 포함하고,
    상기 제3 쓰기 게이트의 일함수는 상기 제1 일함수 또는 상기 제2 일함수와 동일한 반도체 기억 소자.
  18. 청구항 16에 있어서,
    상기 직렬로 연결된 읽기 트랜지스터들 중에서 최상위 읽기 트랜지스터의 일 단자에 연결된 읽기 비트 라인을 더 포함하되,
    상기 직렬로 연결된 읽기 트랜지스터들은 상기 읽기 비트 라인을 공유하는 반도체 기억 소자.
  19. 차례로 적층된 복수의 쓰기 트랜지스터들, 상기 각 쓰기 트랜지스터는 바디부를 포함하는 활성부 및 상기 바디부 상부를 나란히 가로지르는 제1 및 제2 게이트 전극들을 포함하고, 상기 바디부는 상기 제1 및 제2 게이트 전극들에 의해 각각 제어되는 제1 부분 및 제2 부분을 포함하고; 및
    상기 적층된 복수의 쓰기 트랜지스터들의 상기 바디부들의 상기 제1 부분들 일측에 인접하되, 상기 제1 부분들과 절연된 수직형 활성부를 포함하되,
    상기 바디부의 제1 및 제2 부분들은 동일한 도핑 상태를 갖고,
    상기 제1 및 제2 게이트 전극들이 상기 바디부의 제1 부분 및 제2 부분의 에너지 밴드를 조작하여, 상기 바디부의 제1 부분에 전위 우물이 생성되고, 상기 바디부의 제2 부분에 전위 장벽이 생성되는 반도체 기억 소자.
  20. 제1 게이트 및 제2 게이트를 포함하는 쓰기 트랜지스터;
    상기 쓰기 게이트의 상기 제1 게이트에 전기적으로 연결된 제1 워드 라인;
    상기 쓰기 게이트의 상기 제2 게이트에 전기적으로 연결되고, 상기 제1 워드 라인과 교차하는 제2 워드 라인; 및
    상기 쓰기 트랜지스터의 제1 소오스/드레인 단자에 연결된 기억 노드 게이트를 포함하는 읽기 트랜지스터를 포함하는 반도체 기억 소자.
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