KR20230092830A - 수직 메모리 디바이스 및 그 형성 방법 - Google Patents
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Abstract
본 개시는 계단 구조물을 포함하는 메모리 구조물에 관한 것이다. 계단 구조물은 하부 선택 게이트, 하부 선택 게이트 위에 형성된 플레이트 라인 및 플레이트 라인 위에 형성된 워드 라인을 포함할 수 있다. 필러는 하부 선택 게이트, 플레이트 라인 및 워드 라인을 관통하여 연장될 수 있다. 메모리 구조물은 또한 필러 아래에 형성된 소스 구조물 및 필러 위에 형성된 드레인 캡을 포함할 수 있다. 메모리 구조물은 드레인 캡 위에 형성된 비트 라인을 더 포함할 수 있다.
Description
본 개시는 일반적으로 반도체 기술 분야에 관한 것으로, 보다 구체적으로 수직 메모리 디바이스를 형성하고 작동시키는 방법에 관한 것이다.
평면 메모리 셀은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 프로세스를 개선하여 더 작은 크기로 스케일링된다. 그러나, 메모리 셀의 피처 크기가 하한에 가까워짐에 따라, 평면 프로세스 및 제조 기법이 어려워지고 비용이 많이 든다. 수직 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다.
수직 메모리 구조물 및 이를 형성하는 방법의 실시예가 본 개시에서 설명된다.
몇몇 실시예에서, 메모리 구조물은 계단 구조물을 포함할 수 있다. 계단 구조물은 하부 선택 게이트, 하부 선택 게이트 위에 형성된 플레이트 라인 및 플레이트 라인 위에 형성된 워드 라인을 포함할 수 있다. 필러는 하부 선택 게이트, 플레이트 라인 및 워드 라인을 관통하여 연장될 수 있다. 메모리 구조물은 또한 필러 아래에 형성된 소스 구조물 및 필러 위에 형성된 드레인 캡을 포함할 수 있다. 메모리 구조물은 드레인 캡 위에 형성된 비트 라인을 더 포함할 수 있다.
몇몇 실시예에서, 메모리 구조물은 계단 구조물을 포함할 수 있다. 계단 구조물은 플레이트 라인과, 플레이트 라인 위에 형성된 바이어스 게이트와, 플레이트 라인 위에 형성된 워드 라인을 포함할 수 있다. 메모리 구조물은 또한 플레이트 라인, 바이어스 게이트 및 워드 라인을 관통하여 연장되는 필러를 포함할 수 있다. 메모리 구조물은 필러 아래에 형성된 소스 구조물 및 필러 위에 형성된 드레인 캡을 더 포함할 수 있다. 메모리 구조물은 드레인 캡 위에 형성된 비트 라인을 더 포함할 수 있다.
몇몇 실시예에서, 메모리 디바이스를 형성하는 방법은 계단 구조물을 형성하는 단계를 포함할 수 있다. 계단 구조물을 형성하는 단계는 하부 선택 게이트를 배치하는 단계 및 하부 선택 게이트 위에 플레이트 라인을 배치하는 단계를 포함할 수 있다. 방법은 또한 플레이트 라인 위에 워드 라인을 배치하는 단계 및 워드 라인, 플레이트 라인 및 하부 선택 게이트를 관통하는 개구부를 형성하는 단계를 포함할 수 있다. 방법은 개구부의 하부에 소스 구조물을 형성하는 단계 및 개구부 내에 및 소스 구조물 상에 반도체 물질을 배치하여 필러를 형성하는 단계를 더 포함할 수 있다. 방법은 필러 위에 드레인 캡을 형성하는 단계 및 드레인 캡 위에 비트 라인을 형성하는 단계를 더 포함할 수 있다.
여기에 포함되고 명세서의 일부를 구성하는 첨부 도면은 본 개시의 실시예를 예시하고, 또한 설명과 함께 본 개시의 원리를 설명하고 당업자가 본 개시를 구성하고 사용할 수 있게 하는 역할을 한다.
도 1a는 본 개시의 몇몇 실시예에 따른, 예시적인 수직 메모리 셀의 개략적인 단면도를 도시한다.
도 1b는 본 개시의 몇몇 실시예에 따른, 메모리 어레이의 개략적인 평면도를 도시한다.
도 2는 본 개시의 몇몇 실시예에 따른, 하부 선택 게이트(BSG)를 포함하는 예시적인 수직 메모리 셀의 개략적인 단면도를 도시한다.
도 3은 본 개시의 몇몇 실시예에 따라, 하부 선택 게이트를 갖는 메모리 구조물을 형성하는 흐름도를 도시한다.
도 4a 내지 도 4g는 본 개시의 몇몇 실시예에 따른, 다양한 프로세스 단계에서의 메모리 구조물의 단면도를 도시한다.
도 5a는 본 개시의 몇몇 실시예에 따라, 하부 선택 게이트를 갖는 메모리 구조물에 프로그래밍 스킴을 수행하는 흐름도를 도시한다.
도 5b는 본 개시의 몇몇 실시예에 따라, 하부 선택 게이트를 갖는 메모리 구조물에 프로그래밍 스킴을 수행하는 동작도를 도시한다.
도 6a는 본 개시의 몇몇 실시예에 따라, 하부 선택 게이트를 갖는 메모리 구조물에 소거 스킴을 수행하는 흐름도를 도시한다.
도 6b는 본 개시의 몇몇 실시예에 따라, 하부 선택 게이트를 갖는 메모리 구조물에 소거 스킴을 수행하는 동작도를 도시한다.
도 7은 본 개시의 몇몇 실시예에 따른, 바이어스 게이트를 포함하는 예시적인 수직 메모리 셀의 개략적인 단면도를 도시한다.
도 8은 본 개시의 몇몇 실시예에 따른, 바이어스 게이트를 포함하는 예시적인 메모리 구조물의 개략적인 단면도를 도시한다.
도 9a는 본 개시의 몇몇 실시예에 따라, 바이어스 게이트를 갖는 메모리 구조물에 프로그래밍 스킴을 수행하는 흐름도를 도시한다.
도 9b는 본 개시의 몇몇 실시예에 따라, 바이어스 게이트를 갖는 메모리 구조물에 프로그래밍 스킴을 수행하는 동작도를 도시한다.
도 10a는 본 개시의 몇몇 실시예에 따라, 바이어스 게이트를 갖는 메모리 구조물에 소거 스킴을 수행하는 흐름도를 도시한다.
도 10b는 본 개시의 몇몇 실시예에 따라, 바이어스 게이트를 갖는 메모리 구조물에 소거 스킴을 수행하는 동작도를 도시한다.
본 발명의 특징 및 이점은 동일한 참조 부호가 전체에 걸쳐 상응하는 요소를 식별하는 도면과 함께 읽을 때 아래에 설명된 상세한 설명으로부터 더욱 명백해질 것이다. 도면에서, 동일한 참조 번호는 일반적으로 동일하거나 기능적으로 유사하고/하거나 구조적으로 유사한 요소를 나타낸다. 요소가 처음 나타나는 도면은 해당 참조 번호의 맨 왼쪽 숫자(들)로 표시된다.
본 개시의 실시예는 첨부 도면을 참조하여 설명될 것이다.
도 1a는 본 개시의 몇몇 실시예에 따른, 예시적인 수직 메모리 셀의 개략적인 단면도를 도시한다.
도 1b는 본 개시의 몇몇 실시예에 따른, 메모리 어레이의 개략적인 평면도를 도시한다.
도 2는 본 개시의 몇몇 실시예에 따른, 하부 선택 게이트(BSG)를 포함하는 예시적인 수직 메모리 셀의 개략적인 단면도를 도시한다.
도 3은 본 개시의 몇몇 실시예에 따라, 하부 선택 게이트를 갖는 메모리 구조물을 형성하는 흐름도를 도시한다.
도 4a 내지 도 4g는 본 개시의 몇몇 실시예에 따른, 다양한 프로세스 단계에서의 메모리 구조물의 단면도를 도시한다.
도 5a는 본 개시의 몇몇 실시예에 따라, 하부 선택 게이트를 갖는 메모리 구조물에 프로그래밍 스킴을 수행하는 흐름도를 도시한다.
도 5b는 본 개시의 몇몇 실시예에 따라, 하부 선택 게이트를 갖는 메모리 구조물에 프로그래밍 스킴을 수행하는 동작도를 도시한다.
도 6a는 본 개시의 몇몇 실시예에 따라, 하부 선택 게이트를 갖는 메모리 구조물에 소거 스킴을 수행하는 흐름도를 도시한다.
도 6b는 본 개시의 몇몇 실시예에 따라, 하부 선택 게이트를 갖는 메모리 구조물에 소거 스킴을 수행하는 동작도를 도시한다.
도 7은 본 개시의 몇몇 실시예에 따른, 바이어스 게이트를 포함하는 예시적인 수직 메모리 셀의 개략적인 단면도를 도시한다.
도 8은 본 개시의 몇몇 실시예에 따른, 바이어스 게이트를 포함하는 예시적인 메모리 구조물의 개략적인 단면도를 도시한다.
도 9a는 본 개시의 몇몇 실시예에 따라, 바이어스 게이트를 갖는 메모리 구조물에 프로그래밍 스킴을 수행하는 흐름도를 도시한다.
도 9b는 본 개시의 몇몇 실시예에 따라, 바이어스 게이트를 갖는 메모리 구조물에 프로그래밍 스킴을 수행하는 동작도를 도시한다.
도 10a는 본 개시의 몇몇 실시예에 따라, 바이어스 게이트를 갖는 메모리 구조물에 소거 스킴을 수행하는 흐름도를 도시한다.
도 10b는 본 개시의 몇몇 실시예에 따라, 바이어스 게이트를 갖는 메모리 구조물에 소거 스킴을 수행하는 동작도를 도시한다.
본 발명의 특징 및 이점은 동일한 참조 부호가 전체에 걸쳐 상응하는 요소를 식별하는 도면과 함께 읽을 때 아래에 설명된 상세한 설명으로부터 더욱 명백해질 것이다. 도면에서, 동일한 참조 번호는 일반적으로 동일하거나 기능적으로 유사하고/하거나 구조적으로 유사한 요소를 나타낸다. 요소가 처음 나타나는 도면은 해당 참조 번호의 맨 왼쪽 숫자(들)로 표시된다.
본 개시의 실시예는 첨부 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되지만, 이것은 단지 예시를 위한 것임을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시가 다양한 다른 응용례에서도 이용될 수 있다는 것은 당업자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적인 실시예", "몇몇 실시예" 등의 언급은 설명된 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정한 특징, 구조, 또는 특성을 포함해야 하는 것은 아님을 나타낸다는 점에 유의한다. 게다가, 이러한 문구가 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 실시예와 관련되어 설명될 경우, 그러한 특징, 구조 또는 특성을 다른 실시예들과 관련하여 산출하는 것은 명시적으로 설명하는지 여부에 관계없이 당업자의 지식 수준 내일 것이다.
일반적으로, 용어는 적어도 부분적으로 문맥에서의 용도로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상"이라는 용어는, 적어도 부분적으로 문맥에 따라, 임의의 특징, 구조, 또는 특성을 단수형의 의미로 설명하는 데 사용될 수 있거나, 특징들, 구조들 또는 특성들의 조합을 복수형의 의미로 설명하는 데 사용될 수 있다. 유사하게, 단수형 용어도, 적어도 부분적으로 문맥에 따라, 단수형의 용법을 전달하거나 복수형의 용법을 전달하는 것으로 이해될 수 있다. 또한, "~에 기초한"이라는 용어는 반드시 배타적 요인 세트를 전달하려는 것은 아닌 것으로 이해될 수 있으며, 대신에 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가 요인의 존재를 허용할 수 있다.
본 개시에서 "상에", "위에" 및 "위로"의 의미는, "상에"가 무엇인가의 "바로 위"를 의미할 뿐만 아니라 그 사이에 중간 특징부 또는 층을 갖는 무엇인가의 "위"라는 의미도 포함하도록 가장 넓게 해석되어야 한다는 점을 충분히 이해해야 한다. 또한, "위에" 또는 "위로"는 무엇인가의 "위에" 또는 "위로"를 의미할 뿐만 아니라 그 사이에 중간 특징부 또는 층이 없는 무엇인가의 "위에" 또는 "위로"의 의미(즉, 무엇인가의 바로 위)도 포함할 수 있다.
또한, 본 명세서에서는 도면에 예시된 하나의 요소 또는 특징과 다른 요소(들) 또는 특징(들) 간의 관계를 설명하기 위하여 "밑에", "아래", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어가 본 명세서에서 용이한 설명을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 묘사된 방향에 더해, 사용 또는 프로세스 단계에서 디바이스의 상이한 방향들을 포함하도록 의도된다. 장치는 다르게 배향(90도 회전 또는 다른 방향으로 배향)될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 서술자는 그에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 "기판"이라는 용어는 후속 물질층들이 그 위에 추가되는 물질을 의미한다. 기판은 "상부" 표면 및 "하부" 표면을 포함한다. 기판의 상부 표면은 전형적으로 반도체 디바이스가 형성되는 곳이므로 달리 설명되지 않는 한 반도체 디바이스는 기판의 상부 측에 형성된다. 하부 표면은 상부 표면의 반대쪽에 있으므로 기판의 하부 측은 기판의 상부 측의 반대쪽에 있다. 기판 자체는 패터닝될 수 있다. 기판의 상부에 추가되는 물질은 패터닝될 수도 있고 또는 패터닝되지 않고 유지될 수도 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨, 비화물, 인듐 인화물 등과 같은 다양한 반도체 물질의 어레이를 포함할 수 있다. 이와 달리, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성 물질로 제조될 수도 있다.
본 명세서에서 사용되는 "층"이라는 용어는 두께가 있는 영역을 포함하는 물질 부분을 지칭한다. 층은 상부측 및 하부측을 가지며, 층의 하부측은 기판에 비교적 가깝고 상부측은 기판으로부터 비교적 떨어져 있다. 층은 하부 또는 상부 구조물 전체의 위로 연장될 수도 있고, 또는 하부 또는 상부 구조물의 범위보다 적은 범위를 가질 수도 있다. 또한, 층은 연속 구조물의 두께 미만의 두께를 갖는 균질 또는 비균질 연속 구조물의 영역일 수 있다. 예를 들어, 층은 연속 구조물의 상부 표면과 하부 표면 또는 그 사이의 임의의 수평면 쌍 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 경사면을 따라 연장될 수 있다. 기판은 층일 수 있으며, 그 안에 하나 이상의 층을 포함할 수 있고/있거나 그 상에, 그 위에, 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 복수의 층을 포함할 수 있다. 예를 들어, 상호연결층은 하나 이상의 전도성 및 콘택트 층(콘택트, 상호연결 라인 및/또는 수직 상호연결 액세스(VIA)가 형성됨)과 하나 이상의 유전체층을 포함할 수 있다.
본 개시에서, 설명의 편의를 위해, 수직 방향으로 실질적으로 동일한 높이의 요소를 지칭하는 데 "티어(tier)"가 사용된다. 예를 들어, 워드 라인 및 하부 게이트 유전체층은 "티어"로 지칭될 수 있고, 워드 라인 및 하부 절연층은 함께 "티어"로 지칭될 수 있으며, 실질적으로 동일한 높이의 워드 라인들은 "워드 라인들의 티어" 또는 유사한 것으로 지칭될 수 있는 등이다.
본 명세서에서 사용되는 "공칭상의(nominal)/공칭상으로(nominally)"라는 용어는 제품 또는 프로세스의 설계 단계 동안 설정되는 컴포넌트 또는 프로세스 단계에 대한 원하는 또는 목표하는 특성 또는 파라미터의 값과 함께, 원하는 값보다 높거나 낮은 값들의 범위를 지칭한다. 값들의 범위는 제조 프로세스에서의 약간의 편차 또는 공차에 기인할 수 있다. 본 명세서에서 사용되는 "약"이라는 용어는 대상 반도체 디바이스와 연관되는 특정 기술 노드에 기초하여 달라질 수 있는 주어진 수량의 값을 나타낸다. 특정 기술 노드에 기초하면, 용어 "약"은, 예를 들어, 해당 값의 10% 내지 30% 내에서 달라지는 주어진 수량의 값(예컨대, 해당 값의 ±10%, ±20%, 또는 ±30%)을 나타낼 수 있다.
본 개시에서, "수평/수평으로/횡방향/횡방향으로"라는 용어는 기판의 횡방향 표면과 공칭상으로 평행임을 의미하고, "수직" 또는 "수직으로"라는 용어는 기판의 측방향 표면과 공칭상으로 수직임을 의미한다.
동적 랜덤 액세스 메모리(DRAM)는 메모리 셀에 각 비트의 데이터를 저장할 수 있는 랜덤 액세스 반도체 메모리 유형이다. 소정 유형의 메모리 셀은 1T1C 메모리 구조물이라고도 하는 커패시터 및 어레이 트랜지스터를 포함한다. 커패시터는 각각 0과 1의 비트 값을 나타내는 충전 또는 방전 상태로 설정될 수 있다. DRAM 기술이 더 높은 디바이스 밀도와 더 높은 저장 용량을 향해 발전함에 따라, 커패시터의 수는 급격히 증가하는 반면 각 커패시터의 풋프린트는 감소하여 프로세스 시간이 길어지고 프로세스 흐름이 더 복잡해진다. 1T 메모리 구조물이라고도 하는 커패시터가 없는 단일 트랜지스터 메모리 구조물은 디바이스 밀도와 저장 용량을 개선하기 위해 개발되었다. 그러나, 커패시터가 없는 단일 트랜지스터 메모리 구조물은 워드 라인 필러 용량성 커플링과 같은 문제에 직면하며, 이는 디바이스 성능에 영향을 미친다.
본 개시에 따른 다양한 실시예는 데이터 보존을 개선하고 누설 전류를 감소시키며 동작 속도를 개선하는 커패시터가 없는 다중 게이트 수직 1T 메모리 구조를 위한 구조물 및 제조 방법을 제공한다. 커패시터가 없는 다중 게이트 수직 1T 메모리 구조물은 수직 필러형 플로팅 바디와 같은 필러 및 필러를 둘러싸는 복수의 게이트를 포함할 수 있다. 몇몇 실시예에서, 필러는 워드 라인 게이트, 플레이트 라인 게이트 및 하부 선택 게이트에 의해 둘러싸일 수 있다. 몇몇 실시예에서, 필러는 워드 라인 게이트, 바이어스 게이트 및 플레이트 라인 게이트에 의해 둘러싸일 수 있다. 워드 라인 게이트 및 플레이트 라인 게이트는 간략화를 위해 각각 워드 라인 및 플레이트 라인으로 지칭될 수 있다. 필러 위에 비트 라인이 형성될 수 있다. 메모리 셀은 워드 라인과 비트 라인 간의 교차점에 형성된다. 본 개시의 커패시터가 없는 다중 게이트 수직 1T 메모리 구조물은 그 중에서도 트랜지스터 캐리어 밀도 개선, 프로그램/소거 속도 개선을 포함하지만 이에 제한되지 않는 다양한 이점을 제공할 수 있다.
도 1a 및 도 1b는 본 개시의 몇몇 실시예에 따른, 메모리 구조물의 예시이다. 도 1a는 커패시터가 없는 듀얼 게이트 수직 1T 메모리 셀(100)의 단면도를 도시한다. 메모리 셀(100)은 기판(102) 상에 형성될 수 있고 소스 라인(104), 필러(106), 플레이트 라인 게이트(108), 워드 라인(110), 드레인 캡(112) 및 비트 라인(114)을 포함할 수 있다. 도 1b는 복수의 메모리 셀(100)을 포함하는 메모리 어레이(150)의 평면도이다. 추가 구조물이 포함될 수 있고 간략화를 위해 도 1a 및 도 1b에 도시되지는 않는다.
기판(102)은 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘 온 절연체(SOI), 게르마늄 온 절연체(GOI), 갈륨 비소(GaAs), 갈륨 질화물, 실리콘 탄화물, 유리, III-V 화합물, 기타 적합한 물질 및 이들의 임의의 조합을 포함할 수 있다. 몇몇 실시예에서, 기판(102)은 주변 디바이스 제조 전에 양면 연마될 수 있다. 이 예에서, 기판(102)은 고품질 반도체 디바이스를 위한 매끄러운 표면을 제공하기 위해 연마되고 처리된 상부측 및 하부측 상의 표면을 포함한다. 몇몇 실시예에서, 기판(102)은 실리콘, 실리콘 산화물, 실리콘 질화물, 또는 임의의 적합한 유전체 재료로 형성된 유전체층일 수 있다.
소스 라인(104)은 기판(102) 상에 형성될 수 있다. 몇몇 실시예에서, 소스 라인(104)은 적절한 도펀트로 도핑된 반도체층과 같은 전도성 구조물일 수 있다. 몇몇 실시예에서, 소스 라인(104)은 실리콘 물질로 형성되고 인, 비소, 안티몬, 비스무트, 리튬 및/또는 이들의 조합과 같은 n형 도펀트로 도핑될 수 있다. 몇몇 실시예에서, n형 도펀트의 도펀트 농도는 약 1×1018 atom/cm3 내지 약 1×1022 atom/cm3일 수 있다. 몇몇 실시예에서, n형 도펀트의 도펀트 농도는 약 1×1020 atom/cm3보다 클 수 있다.
필러(106)는 소스 라인(104) 상에 형성되어 이에 전기적으로 결합될 수 있다. 필러(106)는 기판(102)의 상부 표면과 관련하여 수직 방향(예를 들어, z 방향)으로 연장될 수 있다. 몇몇 실시예에서, 필러(106)는 직사각형 단면적을 갖는 원통형 바디를 갖는 구조물과 같은 필러 구조로 형성될 수 있다. 필러(106)는 적절한 도펀트로 도핑된 반도체 물질로 형성될 수 있다. 예를 들어, 필러(106)는 붕소, 알루미늄, 질소, 갈륨, 인듐 및/또는 이들의 조합과 같은 p형 도펀트로 도핑된 실리콘 물질일 수 있다. 몇몇 실시예에서, p형 도펀트의 도펀트 농도는 약 1×1010 atom/cm3 내지 약 1×1020 atom/cm3일 수 있다. 몇몇 실시예에서, 필러(106)는 진성 다결정 실리콘과 같은 진성 반도체 물질을 사용하여 형성될 수 있다.
플레이트 라인(108)은 필러(106)에 인접하여 형성된다. 몇몇 실시예에서, 플레이트 라인(108)은 필러(106)의 측벽 표면의 하부를 둘러싼다. 예를 들어, 플레이트 라인(108)의 측벽 표면은 필러(106)의 둘레 주위에 위치될 수 있다. 몇몇 실시예에서, 플레이트 라인(108)의 측벽 표면은 필러(106)의 측벽 표면과 동심일 수 있다. 몇몇 실시예에서, 유전체층(111)(도 1a에는 도시되지 않았지만 도 1b에는 도시됨)이 플레이트 라인(108)과 필러(106) 사이에 배치될 수 있다. 플레이트 라인(108)은 텅스텐, 코발트, 구리, 알루미늄, 폴리실리콘, 도핑된 실리콘, 실리사이드 및/또는 이들의 조합과 같은 적절한 전도성 물질을 사용하여 형성될 수 있다.
워드 라인(110)은 필러(106)에 인접하고 플레이트 라인(108) 위에 형성된다. 몇몇 실시예에서, 필러(106)는 필러 구조물로 형성될 수 있고 워드 라인(110)은 필러(106)의 측벽 표면의 상부를 둘러싼다. 몇몇 실시예에서, 유전체층(111)(도 1a에는 도시되지 않았지만 도 1b에는 도시됨)이 워드 라인(110)과 필러(106) 사이에 배치될 수 있다. 워드 라인(110)은 텅스텐, 코발트, 구리, 알루미늄, 폴리실리콘, 도핑된 실리콘, 실리사이드, 및/또는 이들의 조합과 같은 적합한 전도성 물질을 사용하여 형성될 수 있다.
몇몇 실시예에 따라, 드레인 캡(drain cap)(112)이 필러(106) 상에 형성될 수 있다. 몇몇 실시예에서, 드레인 캡(112)은 인, 비소, 안티몬, 비스무트, 리튬, 및/또는 이들의 조합과 같은 n형 도펀트와 같은 적절한 도펀트로 도핑된 반도체 물질로 형성될 수 있다. 몇몇 실시예에서, n형 도펀트의 도펀트 농도는 약 1×1018 atom/cm3 내지 약 1×1022 atom/cm3일 수 있다. 몇몇 실시예에서, n형 도펀트의 도펀트 농도는 약 1×1020 atom/cm3보다 클 수 있다. 몇몇 실시예에서, 드레인 캡(112)은 필러(106)의 상부를 n형 도펀트로 도핑함으로써 형성될 수 있다.
비트 라인(114)은 몇몇 실시예에 따라 드레인 캡(112) 위에 형성되고 이에 전기적으로 결합된다. 몇몇 실시예에서, 비트 라인(114)은 텅스텐, 코발트, 구리, 알루미늄, 폴리실리콘, 도핑된 실리콘, 실리사이드 및/또는 이들의 조합과 같은 적절한 전도성 물질을 사용하여 형성될 수 있다.
확대도(120)는 프로그래밍 스킴이 메모리 셀(100)에서 수행된 후 필러(106) 내의 전하 캐리어 농도 분포를 도시한다. 몇몇 실시예에서, 필러(106) 내의 대부분의 전하 캐리어는 전자 홀, 즉, 원자 내 전자의 부재이다. 프로그래밍 스킴이 메모리 셀(100)에서 수행된 후, 생성된 홀은 필러(106) 내에 불균일하게 분포된다. 홀의 더 높은 전하 캐리어 농도 구역(122)은 필러(106)의 상부 영역 및 워드 라인(110) 부근에 위치한다. 몇몇 실시예에서, 더 높은 전하 캐리어 농도 구역(122)의 전하 캐리어 농도는 약 3×1015 cm-3 내지 약 3×1018 cm-3일 수 있다. 몇몇 실시예에서, 전하 캐리어 농도는 필러(106)의 하부 영역을 향해 감소할 수 있으며, 이는 소스 라인(104)에 근접한 필러의 일부에 위치된 홀의 더 낮은 전하 캐리어 농도 구역(124)을 초래한다. 몇몇 실시예에서, 더 낮은 전하 캐리어 농도 구역(124)의 전하 캐리어 농도는 약 1×107 cm-3 내지 약 5×1012 cm-3일 수 있다. 몇몇 실시예에서, 더 낮은 전하 캐리어 농도 구역(124)은 필러(106)와 소스 라인(104) 사이에 누설 전류가 흐르게 할 수 있어서 메모리 셀 데이터 보존을 감소시키고, 이는 결국 메모리 셀(100)의 디바이스 성능을 감소시킨다.
도 1b는 본 개시의 몇몇 실시예에 따라, 커패시터가 없는 듀얼 게이트 수직 1T 메모리 셀로 형성된 메모리 어레이(150)의 평면도를 도시한다. 1T 메모리 셀의 예는 도 1a에 설명된 메모리 셀(100)일 수 있다. 도 1a의 요소에 대응하는 요소는 유사한 참조 번호로 지정된다. 메모리 어레이(150)는 간략화를 위해 도시되지 않은 추가적인 메모리 셀을 포함할 수 있다.
복수의 비트 라인과 워드 라인이 교차하여 메모리 어레이(150)를 형성한다. 도 1b에 도시된 바와 같이, 복수의 워드 라인(110)은 제1 횡 방향(예를 들어, x 방향)으로 연장될 수 있고 WL0, WL1 및 WL2로 지정될 수 있다. 유사하게, 복수의 비트 라인(112)은 제2 횡 방향(예를 들어, y 방향)으로 연장될 수 있고 BL0, BL1 및 BL2 등으로 지정될 수 있다. 메모리 셀은 워드 라인과 비트 라인의 교차점에 형성된다. 예를 들어, 메모리 셀(100)은 WL0과 BL0의 교차점 및 WL2와 BL0의 교차점에 형성될 수 있다.
도 2는 누설 전류를 감소시키고 데이터 보존을 향상시키기 위해 하부 선택 게이트(BSG)를 갖는 커패시터가 없는 수직 1T 메모리 셀(200)의 단면도를 도시한다. 도 1a의 요소에 대응하는 요소는 유사한 참조 번호로 지정된다.
도 2에 도시된 바와 같이, BSG(210)와 같은 하부 게이트는 플레이트 라인(108)과 소스 라인(104) 사이에 형성된다. 몇몇 실시예에서, 필러(106)는 필러 구조로 형성될 수 있고 BSG(210)는 필러(106)의 측벽 표면의 저부를 둘러싸도록 배치될 수 있다. 몇몇 실시예에서, 유전체층은 BSG(210)와 필러(106) 사이에 배치될 수 있다. BSG(210)는 텅스텐, 코발트, 구리, 알루미늄, 폴리실리콘, 도핑된 실리콘, 실리사이드, 및/또는 이들의 조합과 같은 적절한 전도성 물질을 사용하여 형성될 수 있다. BSG(210)에 공칭 전압 바이어스를 인가함으로써, 필러(106)의 하부에 더 높은 전하 캐리어 농도 구역이 형성될 수 있으며, 이는 결국 누설 전류를 감소시키고 메모리 셀(200)의 데이터 보존을 개선할 수 있다. 확대도(220)는 프로그래밍 스킴이 메모리 셀(200)에서 수행된 후 필러(106) 내의 전하 캐리어 농도 분포를 도시한다. 도 1a에 설명된 메모리 셀와 유사하게, 필러(106) 내의 대부분의 전하 캐리어는 전자 홀일 수 있다. 프로그래밍 스킴이 메모리 셀(200)에서 수행된 후, 생성된 홀은 필러(106) 내에 불균일하게 분포된다. 홀의 더 높은 전하 캐리어 농도 구역(122)은 필러(106)의 상부 영역 및 워드 라인(110) 부근에 위치한다. 홀의 더 높은 전하 캐리어 농도 구역(222)은 필러(106)의 하부 영역 및 BSG(220)에 근접하게 위치된다. 더 높은 전하 캐리어 농도 구역(222)은 누설 전류의 형성을 방지하는 포화 구역일 수 있다. 몇몇 실시예에서, 더 높은 전하 캐리어 농도 구역(222)의 전하 캐리어 농도는 약 3×1015 cm-3 내지 약 3×1018 cm-3일 수 있다.
도 3은 본 개시의 몇몇 실시예에 따라, 누설 전류를 줄이고 데이터 보존을 개선하기 위해 BSG를 갖는 커패시터가 없는 1T 메모리 셀을 형성하는 방법을 도시한다. 방법(300)의 동작은 상이한 순서로 수행되고/되거나 변경될 수 있으며, 방법(300)은 간략화를 위해 설명되지 않은 더 많은 동작을 포함할 수 있다. 도 4a 내지 도 4g는 BSG 구조물을 포함하는 예시적인 메모리 구조물(400)을 제조하는 단면도이다. 도 4a 내지 도 4g는 방법(300)의 설명을 용이하게 하기 위해 예시적인 단면도로서 제공된다. 여기에 제공되는 제조 프로세스는 예시적이며, 본 개시에 따른 대안 프로세스는 이들 도면에 도시되지 않고 수행될 수 있다. 추가 층 및/또는 구조물이 메모리 구조물(400)에 형성될 수 있으며 간략화를 위해 도 4a 내지 도 4g에는 도시되지 않는다.
동작 302에서, 본 개시의 몇몇 실시예에 따라 기판 상에 계단 구조물이 형성된다. 도 4a를 참조하면, 메모리 구조물(400)은 기판(102), 전도성 라인(401), 유전체층(402, 404, 406 및 408), BSG(210), 플레이트 라인(108), 워드 라인(110), 라이너층(410), 절연층(411 및 414) 및 에칭 중지층(412)을 포함할 수 있다. 적어도 BSG(210), 플레이트 라인(108) 및 워드 라인(110)은 서로에 대해 횡방향 오프셋을 두고 형성되어 계단 구조물을 형성할 수 있다. 도 1a 및 도 2의 요소에 대응하는 요소는 유사한 참조 번호로 지정된다.
기판(102)은 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘 온 절연체(SOI), 게르마늄 온 절연체(GOI), 갈륨 비소(GaAs), 갈륨 질화물, 실리콘 탄화물, 유리, III-V 화합물, 기타 적합한 재료 또는 이들의 임의의 조합을 포함할 수 있다. 몇몇 실시예에서, 기판(102)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체층일 수 있다.
전도성 라인(401)은 기판(102) 상에 형성될 수 있다. 몇몇 실시예에서, 전도성 라인(401)은 적합한 도펀트로 도핑된 금속 라인 또는 반도체층과 같은 전도성 구조물일 수 있다. 예를 들어, 전도성 라인(401)은 텅스텐, 코발트, 구리, 알루미늄, 임의의 적합한 금속 및/또는 이들의 조합으로 형성될 수 있다. 전도성 라인(401)은 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 플라즈마 강화 ALD(PEALD) 및/또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 박막 증착 프로세스를 사용하여 배치될 수 있다.
계단형 구조물(403)은 적어도 BSG(210), 플레이트 라인(108) 및 워드 라인(110)을 포함할 수 있다. 전술한 층 각각은 다른 층에 대해 횡방향 오프셋을 두고 형성될 수 있어서, 횡방향 오프셋은 층의 각 티어에 전기적 연결을 허용하는 계단 형상을 형성한다. 몇몇 실시예에서, 계단 구조물(403)은 BSG(210), 플레이트 라인(108) 및 워드 라인(110) 상에 각각 형성되는 유전체층(404, 406 및 408)도 포함할 수 있다.
BSG(210), 플레이트 라인(108) 및 워드 라인(110)의 두께는 계단 구조물(403)을 관통하여 연장되는 후속 형성된 필러의 전하 캐리어 농도에 영향을 미칠 수 있다. 몇몇 실시예에서, BSG(210)의 두께 T1은 약 15nm와 약 80nm 사이일 수 있다. 몇몇 실시예에서, 플레이트 라인(108)의 두께 T2는 약 60nm와 약 300nm 사이일 수 있다. 몇몇 실시예에서, 워드 라인(110)의 두께 T3은 약 15nm와 약 80nm 사이일 수 있다. 몇몇 실시예에서, 두께 T2에 대한 두께 T1의 비율은 약 1:4일 수 있다. 몇몇 실시예에서, 두께 T3에 대한 두께 T2의 비율은 약 4:1일 수 있다.
BSG(210), 플레이트 라인(108) 및 워드 라인(110)은 하나 이상의 전도성 물질을 사용하여 형성될 수 있다. 예를 들어, 전도성 물질은 텅스텐, 코발트, 구리, 알루미늄, 폴리실리콘, 도핑된 실리콘, 실리사이드 및/또는 이들의 조합을 포함할 수 있다. 라이너층(410), 절연층(411 및 414), 에칭 중지층(412) 및 유전체층(402, 404, 406 및 408)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물, 임의의 적합한 유전체 물질 및/또는 이들의 조합과 같은 하나 이상의 유전체 물질을 사용하여 형성될 수 있다.
라이너층(410), 절연층(411 및 414), 에칭 중지층(412), 유전체층(402, 404, 406 및 408) 및 BSG(210), 플레이트 라인(108), 워드 라인(110) 및 유전체층(402, 404, 406 및 408)과 같은 계단 구조물(403)의 층들은 적절한 증착 방법을 사용하여 배치될 수 있다. 예를 들어, 증착 방법은 CVD, PVD, PECVD, ALD, 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링, 스핀 코팅 및/또는 이들의 임의의 조합을 포함할 수 있다.
동작 304에서, 본 개시의 몇몇 실시예에 따라 계단 구조물을 관통하는 개구부가 형성될 수 있다. 도 4b를 참조하면, 전도성 라인(401)이 노출될 때까지 절연층(414), 에칭 중지층(412) 및 계단 구조물(403)의 일부를 에칭함으로써 개구부(420)가 형성될 수 있다. 몇몇 실시예에서, 개구부(420)는 실질적으로 직사각형 단면적을 갖는 원통형 홀일 수 있다. 에칭될 절연층(414)의 상부 표면의 일부를 노출하는 데 포토리소그래피 프로세스가 사용될 수 있다. 전도성 라인(401)이 노출될 때까지 절연층(414), 에칭 중지층(412) 및 계단 구조물(430)의 일부를 순차적으로 제거하는 데 건식 플라즈마 에칭 프로세스 또는 습식 화학적 에칭 프로세스가 사용될 수 있다. 에칭 프로세스는 각각 노출되는 유형의 물질을 제거하도록 구성된 복수의 에칭 프로세스를 포함할 수 있다. 구체적으로, 절연층(414), 에칭 중지층(412), 유전체층(402, 404, 406 및 408) 및 BSG(201), 플레이트 라인(108) 및 원드 라인(110)을 형성하는 전도성 물질의 물질 조성에 기초하여 각각의 에칭 프로세스에서 사용되는 에칭액을 선택할 수 있다. 예를 들어, 에칭 프로세스는 SiO2, SiN 및 텅스텐과 같은 전도성 물질을 제거하기 위한 적절한 에칭액을 포함할 수 있다. 에칭 프로세스는 전도성 라인(401)의 상부 표면이 노출될 때까지 계속될 수 있다. 몇몇 실시예에서, 개구부(420)는 전도성 라인(401)이 개구부(420) 내에서 노출된다는 것을 보장하기 위해 전도성 라인(401)으로 연장된다. 포토레지스트와 같은 마스킹층은 개구부(420)가 형성된 후에 제거될 수 있다.
동작 306에서, 본 개시의 몇몇 실시예에 따라, 게이트 유전체층이 개구부에 형성될 수 있다. 도 4c를 참조하면, 게이트 유전체층(421)이 개구부(420) 내에 형성되고 BSG(210), 플레이트 라인(108) 및 워드 라인(110)을 포함하는 게이트 구조물과 접촉할 수 있다. 몇몇 실시예에서, 에칭백(ethch-back) 프로세스는 게이트 유전체층의 형성 전에 수행될 수 있다. 예를 들어, BSG(201), 플레이트 라인(108) 및 워드 라인(110)은 횡방향으로 에칭백될 수 있고 게이트 유전체층은 에칭백된 게이트 상에 배치될 수 있다. 몇몇 실시예에서, 게이트 유전체층(421)은 개구부(420)의 모든 노출된 표면 상에 게이트 유전체 물질을 균일하게 배치한 후 이방성 에칭 프로세스가 이어져서 형성되어 배치된 게이트 유전체 물질이 계속 게이트 구조물과 접촉하고 인접한 유전체층 사이에 형성되게 할 수 있다. 예를 들어, 게이트 유전체층(421)은 BSG(210)와 접촉하고 유전체층(402 및 404) 사이에 형성된다. 유사하게, 게이트 유전체층(421)은 플레이트 라인(108) 및 유전체층(404 및 406)과 접촉한다. 또한, 게이트 유전체층(421)은 워드 라인(110) 및 유전체층(406 및 408)과 접촉한다. 몇몇 실시예에서, 게이트 유전체층(421)의 수직 측벽은 유전체층(404, 406 및 408)의 수직 측벽과 동일 평면에 있다.
동작 308에서, 본 개시의 몇몇 실시예에 따라, 메모리 셀의 소스 라인이 개구부에 형성될 수 있다. 도 4d를 참조하면, 소스 라인(430)은 개구부(420)의 하부에 형성되고 전도성 라인(401) 및 유전체층(402)과 접촉한다. 몇몇 실시예에서, 소스 라인(430)은 실리콘 물질로 형성되고 인, 비소, 안티몬, 비스무트, 리튬, 및/또는 이들의 조합과 같은 n형 도펀트로 도핑될 수 있다. 몇몇 실시예에서, 소스 라인(430)은 단결정 실리콘일 수 있고 전도성 라인(401)을 시드층으로 사용하는 에피택셜 성장 프로세스를 사용하여 형성될 수 있다. 몇몇 실시예에서, 소스 라인(430)은 도 1a, 도 1b 및 도 2에서 설명된 소스 라인(104)과 유사할 수 있다.
동작 308에서, 본 개시의 몇몇 실시예에 따라, 반도체 물질이 개구부를 채우도록 배치된다. 도 4e를 참조하면, 반도체 물질(440)은 개구부(420)에 형성되고 소스 라인(430) 및 게이트 유전체층(421)과 접촉할 수 있다. 몇몇 실시예에서, 반도체 물질(440)은 개구부(420) 전체를 관통하여 연장되고 평탄화 프로세스가 수행되어 반도체 물질(440)의 상부 표면이 절연층(414)의 상부 표면과 동일 평면이 된다. 몇몇 실시예에서, 반도체 물질(440)은 폴리실리콘 물질 또는 단결정 실리콘 물질과 같은 실리콘 물질을 사용하여 형성될 수 있다. 몇몇 실시예에서, 반도체 물질(440)은 진성 물질이거나 하나 이상의 p형 도펀트와 같은 적절한 도펀트로 도핑될 수 있다. 예를 들어, 반도체 물질(440)은 붕소, 알루미늄, 질소, 갈륨, 인듐 및/또는 이들의 조합과 같은 p형 도펀트로 도핑될 수 있다.
동작 310에서, 본 개시의 몇몇 실시예에 따라, 메모리 셀의 드레인 캡 및 플로팅 바디가 형성될 수 있다. 도 4f를 참조하면, 드레인 캡(460)은 도 4e에 도시된 반도체 물질(440)의 상부를 도핑함으로써 형성될 수 있다. 도핑된 상부와 소스 라인(430) 사이의 반도체 물질(440)의 나머지 부분은 필러(450)를 형성할 수 있다. 몇몇 실시예에서, 반도체 물질(440)의 상부를 도핑하기 위해 이온 주입 프로세스에 사용되는 도펀트는 반도체 물질(440)의 형성에 사용된 반대 유형의 도펀트일 수 있다. 예를 들어, 도 4e에 설명된 반도체 물질(440)은 p형 도펀트로 도핑될 수 있고 드레인 캡(460)은 n형 도펀트로 도핑될 수 있다. 몇몇 실시예에서, 필러(450)는 수직 방향(예를 들어, z 방향)으로 연장되는 필러 구조물이고 이의 측벽은 BSG(210), 플레이트 라인(108) 및 워드 라인(110)에 의해 둘러싸여 있다. 몇몇 실시예에서, 도 4f에 도시된 바와 같이, 필러(450)의 상부 표면은 워드 라인(110)의 상부 표면보다 높은 수평면에 있고, 필러(450)의 하부 표면은 BSG(210)의 상부 표면보다 낮은 수평면에 있다.
동작 312에서, 본 개시의 몇몇 실시예에 따라, 메모리 셀의 비트 라인 및 상호연결 구조물이 형성될 수 있다. 도 4g를 참조하면, 비아(462)는 에칭 중지층(412) 및 절연층(411 및 414)을 관통하여 연장될 수 있다. 몇몇 실시예에서, 비아(462)는 또한 라이너층(410)을 관통하여 연장될 수 있다. 비아(462)는 게이트 구조물에 전압 바이어스를 제공하고/하거나 전기 신호를 전송하기 위해 각각 전도성 라인(401), BSG(210), 플레이트 라인(108) 및 워드 라인(110)과 접촉하고 이에 전기적으로 결합될 수 있다. 몇몇 실시예에서, 에칭 중지층(416) 및 절연층(418)과 같은 추가 층이 절연층(414) 상에 배치될 수 있다. 에칭 중지층(416) 및 절연층(418)의 구성은 각각 에칭 중지층(412) 및 절연층(414)과 유사할 수 있으며, 간략화를 위해 여기에서 자세히 설명하지 않는다. 비트 라인(472)은 절연층(418)에 형성될 수 있고 비아(462)를 통해 드레인 캡(460)에 전기적으로 결합될 수 있다. 유사하게, 워드 라인 콘택트(474)는 절연층(418)에 형성되고 비아(462)를 통해 워드 라인(110)에 전기적으로 결합될 수 있다. 몇몇 실시예에서, 플레이트 라인 콘택트(476)는 절연층(418)에 형성될 수 있고 비아(462)를 통해 플레이트 라인(108)에 전기적으로 결합될 수 있다. 몇몇 실시예에서, BSG 콘택트(478)는 절연층(418)에 형성되고 비아(462)를 통해 BSG(210)에 전기적으로 결합될 수 있다. 몇몇 실시예에서, 소스 라인 콘택트(480)는 절연층(418)에 형성될 수 있고 비아(462) 및 전도성 라인(401)을 통해 소스 라인(430)에 전기적으로 결합될 수 있다.
도 5a는 본 개시의 몇몇 실시예에 따라, 누설 전류를 줄이고 데이터 보존을 개선하기 위해 BSG를 갖는 커패시터가 없는 1T 메모리 셀에서 프로그래밍 스킴을 동작시키는 방법(500)을 도시한다. 방법(500)의 동작은 상이한 순서로 수행될 수 있고/있거나 변경될 수 있고, 방법(500)은 간략화를 위해 설명되지 않은 더 많은 동작을 포함할 수 있다. 도 5b는 몇몇 실시예에 따라, BSG와 통합된, 커패시터가 없는 1T 메모리 셀을 프로그래밍하는 동작도이다. 도 5b는 방법(500)의 설명을 용이하게 하기 위해 예시적인 시간에 따른 전압 동작도로서 제공된다. 여기에 제공된 동작은 예시적이며, 이들 도면에 도시되지 않은 본 개시에 따른 대안 동작이 수행될 수 있다. 추가 동작은 방법(500)에서 수행될 수 있으며 간략화를 위해 도 5a 및 도 5b에는 도시되어 있지 않다.
도 5b는 도 4g에 설명된 메모리 구조물(400)과 같은 커패시터가 없는 1T 메모리 셀에서의 프로그래밍 스킴에 대한 동작도를 도시한다. 도 2를 참조하여 논의한 바와 같이, 필러의 하부에 근접하여 BSG를 통합하면 데이터 보존을 개선하고 누설 전류를 줄일 수 있다.
동작 502에서, 몇몇 실시예에 따라, 메모리 셀의 BSG 및 플레이트 라인에 양의(positive) 전압 바이어스가 인가될 수 있다. 몇몇 실시예에서, 플레이트 라인에 인가되는 양의 전압 바이어스는 약 0.5V와 약 0.9V 사이일 수 있다. 예로서 도 4g의 메모리 구조물(400)을 사용하면, 약 0.8V의 양의 전압 바이어스가 플레이트 라인 콘택트(476) 및 비아(462)를 통해 플레이트 라인(108)에 인가될 수 있다. 몇몇 실시예에서, BSG에 인가되는 양의 전압 바이어스는 약 0.9V와 약 1.1V 사이일 수 있다. 예로서 도 4g의 메모리 구조물(400)을 사용하면, 약 1V의 양의 전압 바이어스가 BSG 콘택트(478) 및 비아(462)를 통해 BSG(210)에 인가될 수 있다. 본 명세서에 설명된 양의 전압 바이어스는 플레이트 라인(108) 및 BSG(210)에 인가된 전압 바이어스의 예이다. 몇몇 실시예에서, 약 0.5V와 약 2.0V 사이의 양의 전압 바이어스와 같은 임의의 적절한 양의 바이어스가 사용될 수 있다. 몇몇 실시예에서, BSG 및 플레이트 라인은 프로그래밍 스킴 동안 양의 전압 바이어스 하에 남아 있을 수 있다. 몇몇 실시예에서, 소스 라인은 프로그래밍 스킴 동안 접지 전압에 연결된다. 몇몇 실시예에서, 프로그래밍 스팀이 완료된 후에 접지 전압이 BSG(210)에 연결될 수 있다. 몇몇 실시예에서, 플레이트 라인(108)은 프로그래밍 스킴이 완료된 후에 양의 전압 바이어스 하에 남아 있을 수 있다.
동작 504에서, 몇몇 실시예에 따라, 메모리 셀의 워드 라인에 양의 전압 바이어스가 인가된다. 몇몇 실시예에서, 제1 시점 T1에 워드 라인에 양의 전압 바이어스가 인가된다. 몇몇 실시예에서, 워드 라인에 인가되는 양의 전압 바이어스는 약 1.3V와 약 1.7V 사이일 수 있다. 예로서 도 4g의 메모리 구조물(400)을 사용하면, 약 1.5V의 양의 전압 바이어스가 워드 라인 콘택트(474) 및 비아(462)를 통해 워드 라인(110)에 인가될 수 있다. 몇몇 실시예에서, 워드 라인은 제2 시점 T2에 인가된 양의 전압 바이어스에 도달한다.
동작 506에서, 몇몇 실시예에 따라, 메모리 셀의 비트 라인에 양의 전압 바이어스가 인가된다. 몇몇 실시예에서, 제2 시점 T2 이후에 발생한 제3 시점 T3에 양의 전압 바이어스가 비트 라인에 인가된다. 몇몇 실시예에서, 비트 라인에 인가되는 양의 전압 바이어스는 약 0.6V와 약 1V 사이일 수 있다. 예로서 도 4g의 메모리 구조물(400)을 사용하면, 약 0.7V의 양의 전압 바이어스가 비트 라인(472)에 인가될 수 있다. 몇몇 실시예에서, 비트 라인은 제4 시점 T4에서 인가된 양의 전압 바이어스에 도달한다.
동작 508에서, 몇몇 실시예에 따라, 메모리 셀의 워드 라인에 접지 전압이 인가된다. 몇몇 실시예에서, 제4 시점 T4 이후에 발생한 제5 시점 T5에 워드 라인에 접지 전압이 인가된다. 예로서 도 4g의 메모리 구조물(400)을 사용하면, 접지 전압이 워드 라인 콘택트(474) 및 비아(462)를 통해 워드 라인(110)에 인가될 수 있다. 몇몇 실시예에서, 워드 라인은 제6 시점 T6에 접지 전위에 도달한다.
동작 510에서, 몇몇 실시예에 따라, 메모리 셀의 비트 라인에 접지 전압이 인가된다. 몇몇 실시예에서, 제6 시점 T6 이후에 발생한 제7 시점 T7에 비트 라인에 접지 전압이 인가된다. 예로서 도 4g의 메모리 구조물(400)을 사용하면, 접지 전압이 비트 라인(472)에 인가될 수 있다.
도 6a는 본 개시의 몇몇 실시예에 따라, 누설 전류를 감소시키고 데이터 보존을 개선하기 위해 BSG를 갖는 커패시터가 없는 1T 메모리 셀에서 소거 스킴을 동작시키는 방법(600)을 도시한다. 방법(600)의 동작은 상이한 순서로 수행되고/되거나 변경될 수 있으며, 방법(600)은 간략화를 위해 설명되지 않은 더 많은 동작을 포함할 수 있다. 도 6b는 몇몇 실시예에 따라 BSG와 통합된, 커패시터가 없는 1T 메모리 셀을 소거하는 동작도이다. 도 6b는 방법(600)의 설명을 용이하게 하기 위해 예시적인 시간에 따른 전압 동작도로서 제공된다. 여기에 제공된 동작은 예시적이며, 이들 도면에 도시되지 않은 본 개시에 따른 대안 동작이 수행될 수 있다. 추가 동작은 방법(600)에서 수행될 수 있으며 간략화를 위해 도 6a 및 도 6b에는 도시되어 있지 않다.
도 6b는 도 4g에 설명된 메모리 구조물(400)과 같은 커패시터가 없는 1T 메모리 셀에서의 소거 방식에 대한 동작도를 도시한다. 도 2를 참조하여 논의한 바와 같이, 필러의 하부에 근접하여 BSG를 통합하면 데이터 보존을 개선하고 누설 전류를 줄일 수 있다.
동작 602에서, 몇몇 실시예에 따라, 메모리 셀의 BSG 및 플레이트 라인에 양의 전압 바이어스가 인가된다. 일부 실시예에서, 플레이트 라인에 인가되는 양의 전압 바이어스는 약 0.5V와 약 0.9V 사이일 수 있다. 예로서 도 4g의 메모리 구조(400)를 사용하면, 약 0.8V의 양의 전압 바이어스가 플레이트 라인 콘택트(476) 및 비아(462)를 통해 플레이트 라인(108)에 인가될 수 있다. 몇몇 실시예에서, BSG에 인가되는 양의 전압 바이어스는 약 0.9V와 약 1.1V 사이일 수 있다. 예로서 도 4g의 메모리 구조물(400)을 사용하면, 약 1V의 양의 전압 바이어스가 BSG 콘택트(478) 및 비아(462)를 통해 BSG(210)에 인가될 수 있다.
동작 604에서, 몇몇 실시예에 따라, BSG에 인가되는 양의 전압 바이어스는 감소되고 플레이트 라인에 인가되는 양의 전압 바이어스는 증가된다. 몇몇 실시예에서, BSG 및 플레이트 라인에 대한 전압 바이어스의 감소 및 증가는 실질적으로 동시에 수행된다. 예를 들어, 전압 바이어스의 변화는 모두 실질적으로 제1 시점 T11에 발생할 수 있다. 몇몇 실시예에서, BSG 및 플레이트 라인은 제2 시점 T12에 그들 각각의 감소하고 증가한 전압 바이어스에 도달한다. 몇몇 실시예에서, BSG에 대한 양의 전압 바이어스는 약 0.7V 및 약 0.9V로 감소될 수 있다. 예로서 도 4g의 메모리 구조물(400)를 사용하면, 약 0.8V의 양의 전압 바이어스가 BSG 콘택트(478) 및 비아(462)를 통해 BSG(210)에 인가될 수 있다. 몇몇 실시예에서, 플레이트 라인에 대한 양의 전압 바이어스는 약 0.9V 및 약 1.1V로 증가될 수 있다. 예로서 도 4g의 메모리 구조물(400)을 사용하면, 약 1.0V의 양의 전압 바이어스가 플레이트 라인 콘택트(476) 및 비아(462)를 통해 플레이트 라인(108)에 인가될 수 있다. 몇몇 실시예에서, BSG 및 플레이트 라인은 제2 시점 T12에 실질적으로 동시에 조정된 양의 전압 바이어스에 도달할 수 있다.
동작 606에서, 몇몇 실시예에 따라, 음의 전압 바이어스가 메모리 셀의 소스 라인에 인가된다. 몇몇 실시예에서, 음의 전압 바이어스는 제2 시점 T12 이후에 발생한 제3 시점 T13에 소스 라인에 인가된다. 몇몇 실시예에서, 소스 라인에 인가되는 음의 전압 바이어스는 약 -1.8V와 약 -2.2V 사이일 수 있다. 예로서 도 4g의 메모리 구조물(400)을 사용하면, 약 -2.0V의 음의 전압 바이어스가 소스 라인 콘택트(480), 비아(462) 및 전도성 라인(401)을 통해 소스 라인(430)에 인가된다. 몇몇 실시예에서, 소스 라인은 제4 시점 T14에 인가된 음의 전압 바이어스에 도달한다.
동작 608에서, 몇몇 실시예에 따라, BSG에 인가되는 양의 전압 바이어스는 증가되고 플레이트 라인에 인가되는 양의 전압 바이어스는 감소된다. 몇몇 실시예에서, BSG 및 플레이트 라인에 대한 전압 바이어스의 증가 및 감소는 실질적으로 동시에 수행된다. 예를 들어, 전압 바이어스의 변화는 모두 실질적으로 제5 시점 T15에 발생할 수 있다. 몇몇 실시예에서, BSG 및 플레이트 라인은 제6 시점 T16에 그들 각각의 증가하고 감소하는 전압 바이어스에 도달한다. 몇몇 실시예에서, BSG에 대한 양의 전압 바이어스는 약 0.9V 및 약 1.1V로 증가될 수 있다. 예로서 도 4g의 메모리 구조물(400)을 사용하면, 약 1.0V의 양의 전압 바이어스가 BSG 콘택트(478) 및 비아(462)를 통해 BSG(210)에 인가될 수 있다. 몇몇 실시예에서, 플레이트 라인에 대한 양의 전압 바이어스는 약 0.5V 및 약 0.9V로 감소될 수 있다. 예로서 도 4g의 메모리 구조물(400)을 사용하면, 약 0.8V의 양의 전압 바이어스는 플레이트 라인 콘택트(476) 및 비아(462)를 통해 플레이트 라인(108)에 인가될 수 있다.
동작 610에서, 몇몇 실시예에 따라, 메모리 셀의 소스 라인에 접지 전압이 인가된다. 몇몇 실시예에서, 제6 시점 T16 이후에 발생한 제7 시점 T17에 소스 라인에 접지 전압이 인가된다. 예로서 도 4g의 메모리 구조물(400)을 사용하면, 접지 전압은 소스 라인 콘택트(480), 비아(462) 및 전도성 라인(401)을 통해 소스 라인(430)에 인가될 수 있다.
도 7은 메모리 셀의 프로그래밍 속도를 개선하고 필러에 선택적으로 전자 홀을 추가하는 능력을 제공하기 위한 바이어스 게이트를 갖는 커패시터가 없는 수직 1T 메모리 셀(700)의 단면도를 도시한다. 도 2의 요소에 대응하는 도 7의 요소는 유사한 참조 번호로 지정된다.
도 7에 도시된 바와 같이, 메모리 셀(700)은 플레이트 라인(108)과 워드 라인(110) 사이에 형성된 바이어스 게이트(710)와 같은 바이어스 게이트를 포함한다. 몇몇 실시예에서, 필러(106)는 필러 구조로 형성될 수 있고 바이어스 게이트(710)는 필러(106)의 측벽 표면의 일부를 둘러싸도록 배치될 수 있다. 몇몇 실시예에서, 바이어스 게이트(710)는 필러(106)의 상부에 근접하게 배치될 수 있다. 몇몇 실시예에서, 바이어스 게이트(710)는 필러(106)의 상반부에 근접하게 배치될 수 있다. 몇몇 실시예에서, 유전체층은 바이어스 게이트(710)와 필러(106) 사이에 배치될 수 있다. 바이어스 게이트(710)는 텅스텐, 코발트, 구리, 알루미늄, 폴리실리콘, 도핑된 실리콘, 실리사이드, 및/또는 이들의 조합과 같은 적절한 전도성 물질을 사용하여 형성될 수 있다. 바이어스 게이트(710)에 공칭 전압 바이어스를 인가함으로써, 충돌 이온화를 통해 더 높은 전하 캐리어 농도 구역이 형성될 수 있으며, 이는 결국 프로그래밍 스킴 동안 프로그래밍 속도를 증가시킨다. 또한, 바이어스 게이트(710)는 게이트 유도 드레인 누출 또는 임팩트 이온화를 통해 추가 전자 홀을 생성할 수 있는 상부 선택 게이트로도 사용될 수 있다. 확대도(720)는 프로그래밍 스킴이 메모리 셀(700)에서 수행된 후 필러(106) 내의 전하 캐리어 농도 분포를 도시한다. 도 1a 및 도 2에 설명된 메모리 셀과 유사하게, 필러(106) 내의 대부분의 전하 캐리어는 전자 홀일 수 있고 더 높은 전하 캐리어 농도 구역(122)이 필러(106)의 상부에 형성될 수 있다. 바이어스 게이트(710)에 전압 바이어스를 인가함으로써 더 높은 전하 캐리어 농도 구역(122) 아래에 추가의 더 높은 전하 캐리어 농도 구역(724)이 형성될 수 있기 때문에 메모리 셀(700)은 적어도 메모리 셀(200)과 다를 수 있으며, 이는 결국 프로그래밍 속도를 향상시킨다. 프로그래밍 스킴이 메모리 셀(700)에서 수행된 후, 생성된 홀은 필러(106) 내에 불균일하게 분포된다. 홀의 더 높은 전하 캐리어 농도 구역(122)은 필러(106)의 상부 영역에 그리고 워드 라인(110) 부근에 위치한다. 홀의 다른 더 높은 전하 캐리어 농도 구역(724)은 또한 필러(106)의 상부 영역에 그리고 바이어스 게이트(710)에 근접하게 위치할 수 있다. 몇몇 실시예에서, 더 높은 전하 캐리어 농도 구역(724)의 전하 캐리어 농도는 약 3×1015 cm-3 내지 약 3×1018 cm-3 사이일 수 있다.
도 8은 도 7에 기술된 메모리 셀(700)과 같은 커패시터가 없는 1T 메모리 셀을 포함하는 메모리 구조물(800)을 도시한다. 도 4a 내지 도 4g의 요소에 대응하는 도 8의 요소는 유사한 참조 번호로 지정된다. 메모리 구조물(800)은 도 3에 설명된 방법(300)과 유사한 방법을 사용하여 형성될 수 있다. 예컨대, 메모리 구조물(800)의 다양한 제조 단계는 도 4a 내지 도 4g에 관하여 설명된 것과 유사할 수 있으며 간략화를 위해 여기에서는 설명하지 않는다.
계단 구조물(803)은 적어도 플레이트 라인(108), 바이어스 게이트(710) 및 워드 라인(110)을 포함할 수 있다. 전술한 층 각각은 다른 층에 대해 횡방향 오프셋을 두고 형성될 수 있어서, 횡방향 오프셋은 층의 각 티어에 전기적 연결을 허용하는 계단 형상을 형성한다. 몇몇 실시예에서, 계단 구조물(803)은 플레이트 라인(108), 바이어스 게이트(710) 및 워드 라인(110) 상에 각각 형성되는 유전체층(404, 406 및 408)도 포함할 수 있다. 바이어스 게이트(710)에 전기적으로 결합하기 위한 상호연결 구조물은 바이어스 게이트 콘택트(876) 및 비아(462)를 포함할 수 있다. 바이어스 게이트 콘택트(876)의 물질 조성 및 형성 프로세스는 도 4g에 설명된 BSG 콘택트(478)의 것과 유사할 수 있으며, 간략화를 위해 여기서는 자세히 설명하지 않는다.
바이어스 게이트(710)는 텅스텐, 코발트, 구리, 알루미늄, 폴리실리콘, 도핑된 실리콘, 실리사이드 및/또는 이들의 조합과 같은 전도성 물질을 사용하여 형성될 수 있다. 몇몇 실시예에서, 바이어스 게이트(710)는 CVD, PVD, PECVD, ALD, HDP-CVD, 스퍼터링 및/또는 이들의 임의의 조합을 사용하여 배치될 수 있다.
바이어스 게이트(710), 플레이트 라인(108) 및 워드 라인(110)의 두께는 계단 구조물(403)을 관통하여 연장되는 후속하여 형성된 필러의 전하 캐리어 농도에 영향을 줄 수 있다. 몇몇 실시예에서, 플레이트 라인(108)의 두께 T4는 약 60nm와 약 300nm 사이일 수 있다. 몇몇 실시예에서, 바이어스 게이트(710)의 두께 T5는 약 15nm와 약 80nm 사이일 수 있다. 몇몇 실시예에서, 워드 라인(110)의 두께 T6은 약 15nm와 약 80nm 사이일 수 있다. 몇몇 실시예에서, 두께 T5에 대한 두께 T4의 비율은 약 4:1일 수 있다. 몇몇 실시예에서, 두께 T6에 대한 두께 T4의 비율은 약 4:1일 수 있다.
도 9a는 본 개시의 몇몇 실시예에 따라, 프로그래밍 속도와 같은 동작 속도를 개선하기 위해 바이어스 게이트를 갖는 커패시터가 없는 1T 메모리 셀에서 프로그래밍 스킴을 동작시키는 방법(900)을 도시한다. 방법(900)의 동작은 상이한 순서로 수행될 수 있고/있거나 변경될 수 있고, 방법(900)은 간략화를 위해 설명되지 않은 더 많은 동작을 포함할 수 있다. 도 9b는 몇몇 실시예에 따라, 바이어스 게이트와 통합된, 커패시터가 없는 1T 메모리 셀을 프로그래밍하는 동작도이다. 도 9b는 방법(900)의 설명을 용이하게 하기 위해 예시적인 시간에 따른 전압 동작도로서 제공된다. 여기에 제공된 동작은 예시적이며, 이들 도면에 도시되지 않은 본 개시에 따른 대안 동작이 수행될 수 있다. 추가 동작이 방법(900)에서 수행될 수 있으며 간략화를 위해 도 9a 및 도 9b에는 도시되지 않는다.
도 9b는 도 8에 설명된 메모리 구조물(800)과 같은 커패시터가 없는 1T 메모리 셀에서의 프로그래밍 스킴에 대한 동작도를 도시한다. 도 7 및 도 8에 관하여 논의한 바와 같이, 필러의 상부 부근에 바이어스 게이트를 통합하면 동작 속도를 향상시킬 수 있다.
동작 902에서, 몇몇 실시예에 따라, 메모리 셀의 바이어스 게이트 및 플레이트 라인에 양의 전압 바이어스가 인가될 수 있다. 몇몇 실시예에서, 플레이트 라인에 인가되는 양의 전압 바이어스는 약 0.5V와 약 0.9V 사이일 수 있다. 예로서 도 8의 메모리 구조물(800)을 사용하면, 약 0.8V의 양의 전압 바이어스가 플레이트 라인 콘택트(476) 및 비아(462)를 통해 플레이트 라인(108)에 인가될 수 있다. 몇몇 실시예에서, 바이어스 게이트에 인가되는 양의 전압 바이어스는 약 0.9V와 약 1.1V 사이일 수 있다. 예로서 도 8의 메모리 구조물(800)을 사용하면, 약 1V의 양의 전압 바이어스가 바이어스 게이트 콘택트(876) 및 비아(462)를 통해 바이어스 게이트(710)에 인가될 수 있다. 몇몇 실시예에서, 바이어스 게이트 및 플레이트 라인은 프로그래밍 스킴 동안 양의 전압 바이어스 하에 남아있을 수 있다. 몇몇 실시예에서, 소스 라인은 프로그래밍 스킴 동안 접지 전압에 연결된다. 본 명세서에 기술된 양의 전압 바이어스는 플레이트 라인(108) 및 바이어스 게이트(710)에 인가된 전압 바이어스의 예이다. 몇몇 실시예에서, 약 0.5V와 약 2.0V 사이의 양의 전압 바이어스와 같은 임의의 적합한 양의 바이어스가 사용될 수 있다. 몇몇 실시예에서, 소스 라인은 프로그래밍 스킴 동안 접지 전압에 연결된다. 몇몇 실시예에서, 프로그래밍 스킴이 완료된 후에 접지 전압이 BSG(210)에 연결될 수 있다. 몇몇 실시예에서, 플레이트 라인(108)은 프로그래밍 스킴이 완료된 후에 양의 전압 바이어스 하에 남아있다.
동작 904에서, 몇몇 실시예에 따라, 양의 전압 바이어스가 메모리 셀의 워드 라인에 인가된다. 몇몇 실시예에서, 제1 시점 T91에 워드 라인에 양의 전압 바이어스가 인가된다. 몇몇 실시예에서, 워드 라인에 인가되는 양의 전압 바이어스는 약 1.3V와 약 1.7V 사이일 수 있다. 예로서 도 8의 메모리 구조물(800)을 사용하면, 약 1.5V의 양의 전압 바이어스가 워드 라인 콘택트(474) 및 비아(462)를 통해 워드 라인(110)에 인가될 수 있다. 몇몇 실시예에서, 워드 라인은 제2 시점 T92에 인가된 양의 전압 바이어스에 도달한다.
동작 906에서, 몇몇 실시예에 따라, 메모리 셀의 비트 라인에 양의 전압 바이어스가 인가된다. 몇몇 실시예에서, 제2 시점 T92 이후에 발생한 제3 시점 T93에 비트 라인에 양의 전압 바이어스가 인가된다. 몇몇 실시예에서, 비트 라인에 인가되는 양의 전압 바이어스는 약 0.6V와 약 1V 사이일 수 있다. 예로서 도 8의 메모리 구조물(800)을 사용하면, 약 0.7V의 양의 전압 바이어스가 비트 라인(472)에 인가될 수 있다. 몇몇 실시예에서, 비트 라인은 제4 시점 T94에 인가된 양의 전압 바이어스에 도달한다.
동작 908에서, 몇몇 실시예에 따라, 메모리 셀의 워드 라인에 접지 전압이 인가된다. 몇몇 실시예에서, 제4 시점 T94 이후에 발생한 제5 시점 T95에 워드 라인에 접지 전압이 인가된다. 예로서 도 8의 메모리 구조물(800)을 사용하면, 접지 전압이 워드 라인 콘택트(474) 및 비아(462)를 통해 워드 라인(110)에 인가될 수 있다. 몇몇 실시예에서, 워드 라인은 제6 시점 T96에 접지 전위에 도달한다.
동작 910에서, 몇몇 실시예에 따라, 메모리 셀의 비트 라인에 접지 전압이 인가된다. 몇몇 실시예에서, 제6 시점 T96 이후에 발생한 제7 시점 T97에 비트 라인에 접지 전압이 인가된다. 예로서 도 8의 메모리 구조물(800)을 사용하면, 접지 전압이 비트 라인(472)에 인가될 수 있다.
도 10a는 본 개시의 몇몇 실시예에 따라, 동작 속도를 개선하기 위해 바이어스 게이트를 갖는 커패시터가 없는 1T 메모리 셀에서 소거 스킴을 동작시키는 방법(1000)을 도시한다. 방법(1000)의 동작은 상이한 순서로 수행되고/되거나 변경될 수 있으며, 방법(1000)은 간략화를 위해 설명되지 않은 더 많은 동작을 포함할 수 있다. 도 10b는 몇몇 실시예에 따라, 바이어스 게이트와 통합된, 커패시터가 없는 1T 메모리 셀을 소거하는 동작도이다. 도 10b는 방법(1000)의 설명을 용이하게 하기 위해 예시적인 시간에 따른 전압 동작도로서 제공된다. 여기에 제공된 동작은 예시적이며, 이들 도면에 도시되지 않은 본 개시에 따른 대안 동작이 수행될 수 있다. 추가 동작은 방법(1000)에서 수행될 수 있으며 간략화를 위해 도 10a 및 도 10b에는 도시되지 않는다.
도 10b는 도 8에 설명된 메모리 구조물(800)과 같은 커패시터가 없는 1T 메모리 셀에서의 소거 스킴에 대한 동작도를 도시한다. 도 7 및 도 8에 관하여 논의한 바와 같이, 필러의 상부 부근에 바이어스 게이트를 통합하면 동작 속도를 향상시킬 수 있다.
동작 1002에서, 몇몇 실시예에 따라, 메모리 셀의 바이어스 게이트 및 플레이트 라인에 양의 전압 바이어스가 인가된다. 몇몇 실시예에서, 플레이트 라인에 인가되는 양의 전압 바이어스는 약 0.5V와 약 0.9V 사이일 수 있다. 예로서 도 8의 메모리 구조물(800)을 사용하면, 약 0.8V의 양의 전압 바이어스가 플레이트 라인 콘택트(476) 및 비아(462)를 통해 플레이트 라인(108)에 인가될 수 있다. 몇몇 실시예에서, 바이어스 게이트에 인가되는 양의 전압 바이어스는 약 0.9V와 약 1.1V 사이일 수 있다. 예로서 도 8의 메모리 구조물(800)을 사용하면, 약 1V의 양의 전압 바이어스가 바이어스 콘택트(876) 및 비아(462)를 통해 바이어스 게이트(710)에 인가될 수 있다.
동작 1004에서, 몇몇 실시예에 따라, 바이어스 게이트에 인가되는 양의 전압 바이어스는 감소되고 플레이트 라인에 인가되는 양의 전압 바이어스는 증가된다. 몇몇 실시예에서, 바이어스 게이트 및 플레이트 라인에 대한 전압 바이어스의 감소 및 증가는 실질적으로 동시에 수행된다. 예를 들어, 전압 바이어스의 변화는 모두 실질적으로 제1 시점 T101에 발생할 수 있다. 몇몇 실시예에서, 바이어스 게이트 및 플레이트 라인은 제2 시점 T102에 그들 각각의 감소되고 증가되는 전압 바이어스에 도달한다. 몇몇 실시예에서, 바이어스 게이트에 대한 양의 전압 바이어스는 약 0.7V 및 약 0.9V로 감소될 수 있다. 예로서 도 8의 메모리 구조물(800)을 사용하면, 약 0.8V의 양의 전압 바이어스가 바이어스 게이트 콘택트(876) 및 비아(462)를 통해 바이어스 게이트(710)에 인가될 수 있다. 몇몇 실시예에서, 플레이트 라인에 대한 양의 전압 바이어스는 약 0.9V 및 약 1.1V로 증가될 수 있다. 예로서 도 8의 메모리 구조물(800)을 사용하면, 약 1.0V의 양의 전압 바이어스가 플레이트 라인 콘택트(476) 및 비아(462)를 통해 플레이트 라인(108)에 인가될 수 있다. 몇몇 실시예에서, 바이어스 게이트 및 플레이트 라인은 제2 시점 T102에 실질적으로 동시에 조정된 양의 전압 바이어스에 도달할 수 있다.
동작 1006에서, 몇몇 실시예에 따라, 음의 전압 바이어스가 메모리 셀의 소스 라인에 인가된다. 몇몇 실시예에서, 음의 전압 바이어스는 제2 시점 T102 이후에 발생한 제3 시점 T103에 소스 라인에 인가된다. 몇몇 실시예에서, 소스 라인에 인가된 음의 전압 바이어스는 약 -1.8V와 약 -2.2V 사이일 수 있다. 예로서 도 8의 메모리 구조물(800)을 사용하면, 약 -2.0V의 음의 전압 바이어스가 소스 라인 콘택트(480), 비아(462) 및 전도성 라인(401)을 통해 소스 라인(430)에 인가될 수 있다. 몇몇 실시예에서, 소스 라인은 제4 시점 T104에 인가된 음의 전압 바이어스에 도달한다.
동작 1008에서, 몇몇 실시예에 따라, 바이어스 게이트에 인가되는 양의 전압 바이어스는 증가되고 플레이트 라인에 인가되는 양의 전압 바이어스는 감소된다. 몇몇 실시예에서, 바이어스 게이트 및 플레이트 라인에 대한 전압 바이어스의 증가 및 감소는 실질적으로 동시에 수행된다. 예를 들어, 전압 바이어스의 변화는 모두 실질적으로 제5 시점 T105에 발생할 수 있다. 몇몇 실시예에서, 바이어스 게이트 및 플레이트 라인은 제6 시점 T106에 그들 각각의 증가되고 감소되는 전압 바이어스에 도달한다. 몇몇 실시예에서, 바이어스 게이트에 대한 양의 전압 바이어스는 약 0.9V 및 약 1.1V로 증가될 수 있다. 예로서 도 8의 메모리 구조물(800)을 사용하면, 약 1.0V의 양의 전압 바이어스가 바이어스 게이트 콘택트(876) 및 비아(462)를 통해 바이어스 게이트(710)에 인가될 수 있다. 몇몇 실시예에서, 플레이트 라인에 대한 양의 전압 바이어스는 약 0.5V 및 약 0.9V로 감소될 수 있다. 예로서 도 8의 메모리 구조물(800)을 사용하면, 약 0.8V의 양의 전압 바이어스가 플레이트 라인 콘택트(476) 및 비아(462)를 통해 플레이트 라인(108)에 인가될 수 있다.
동작 1010에서, 몇몇 실시예에 따라, 메모리 셀의 소스 라인에 접지 전압이 인가된다. 몇몇 실시예에서, 접지 전압은 제6 시점 T106 이후에 발생한 제7 시점 T107에 소스 라인에 인가된다. 예로서 도 8의 메모리 구조물(800)을 사용하면, 접지 전압은 소스 라인 콘택트(480), 비아(462) 및 전도성 라인(401)을 통해 소스 라인(430)에 인가될 수 있다.
본 개시에 따른 다양한 실시예는 데이터 보존을 개선하고 누설 전류를 감소시키는 커패시터가 없는 다중 게이트 수직 1T 메모리 구조를 위한 구조물 및 제조 방법을 제공한다. 커패시터가 없는 다중 게이트 수직 1T 메모리 구조물은 수직 필러형 플로팅 바디와 같은 필러 및 필러를 둘러싸는 복수의 게이트를 포함할 수 있다. 몇몇 실시예에서, 필러는 상부 선택 게이트, 플레이트 라인 게이트 및 하부 선택 게이트에 의해 둘러싸일 수 있다. 몇몇 실시예에서, 필러는 워드 라인 게이트, 바이어스 게이트 및 플레이트 라인 게이트에 의해 둘러싸일 수 있다. 필러 위에 비트 라인이 형성될 수 있다. 메모리 셀은 워드 라인과 비트 라인 간의 교차점에 형성된다. 본 개시의 커패시터가 없는 다중 게이트 수직 1T 메모리 구조물은 그 중에서도 트랜지스터 캐리어 밀도 개선, 프로그램/소거 속도 개선을 포함하지만 이에 제한되지 않는 다양한 이점을 제공할 수 있다.
특정 실시예들에 대한 전술한 설명은, 다른 사람들이 본 기술분야의 지식을 적용함으로써, 본 개시의 일반적인 개념으로부터 벗어나지 않고, 과도한 실험 없이 다양한 응용례를 위해 이러한 특정 실시예들을 쉽게 수정 및/또는 적응할 수 있는 본 개시의 일반적인 특성을 충분히 보여줄 것이다. 따라서, 이러한 적응 및 수정은 본 명세서에서 제시되는 교시 및 지침에 기초하여, 개시된 실시예들의 균등물의 의미 및 범위 내에 두고자 한다. 본 명세서에서의 용어 또는 전문어는 설명을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 전문어 또는 용어는 교시 및 지침의 관점에서 당업자에 의해 해석되어야 한다는 점을 이해해야 한다.
본 개시의 실시예들은 명시된 기능들 및 그 관계들의 구현을 예시하는 기능적 구축 블록들을 참고하여 위에서 설명되었다. 이러한 기능적 구축 블록들의 경계는 설명의 편의상 본 명세서에서는 임의로 정의되었다. 명시된 기능들과 그 관계들이 적절히 수행되는 한 대안적인 경계들이 정의될 수 있다.
발명의 내용 단락 및 요약서 단락은 발명자(들)에 의해 고려된 바와 같이 본 개시의 전부가 아닌 하나 이상의 예시적인 실시예를 제시할 수 있으며, 따라서, 본 개시 및 첨부된 청구항들을 어떤 식으로든 제한하려는 것은 아니다.
본 개시의 범위 및 범주는 전술한 예시적인 실시예들 중 어느 것에 의해서도 제한되지 않아야 하고, 하기의 청구항들 및 그 균등물에 따라서만 정의되어야 한다.
Claims (20)
- 메모리 구조물로서,
계단 구조물 - 상기 계단 구조물은,
하부 선택 게이트와,
상기 하부 선택 게이트 위에 형성되는 플레이트 라인과,
상기 플레이트 라인 위에 형성된 워드 라인을 포함함 - 과,
상기 하부 선택 게이트, 상기 플레이트 라인 및 상기 워드 라인을 관통하여 연장되는 필러(pillar)와,
상기 필러 아래에 형성된 소스 구조물과,
상기 필러 위에 형성된 드레인 캡과,
상기 드레인 캡 위에 형성된 비트 라인을 포함하는,
메모리 구조물.
- 제1항에 있어서,
상기 필러는 수직 방향으로 연장되는,
메모리 구조물.
- 제2항에 있어서,
상기 하부 선택 게이트, 상기 플레이트 라인 및 상기 워드 라인 각각은 플로팅 게이트의 측벽을 둘러싸는,
메모리 구조물.
- 제2항에 있어서,
상기 하부 선택 게이트는 필러 구조물의 하부를 둘러싸는,
메모리 구조물.
- 제1항에 있어서,
상기 하부 선택 게이트의 측벽 및 상기 필러의 측벽과 접촉하는 게이트 유전체층을 더 포함하는,
메모리 구조물.
- 제1항에 있어서,
상기 드레인 캡 및 상기 소스 구조물은 n형 도펀트로 도핑된 실리콘 물질을 포함하는,
메모리 구조물.
- 제1항에 있어서,
상기 필러는 p형 도펀트로 도핑된 실리콘 물질을 포함하는,
메모리 구조물.
- 제1항에 있어서,
상기 하부 선택 게이트는 텅스텐 또는 코발트를 포함하는,
메모리 구조물.
- 제1항에 있어서,
상기 플레이트 라인은 상기 하부 선택 게이트에 대해 측방향 오프셋을 두고 형성되는,
메모리 구조물.
- 제1항에 있어서,
상기 하부 선택 게이트에 전기적으로 결합되는 하부 선택 게이트 콘택트를 더 포함하는,
메모리 구조물.
- 메모리 구조물로서,
계단 구조물 - 상기 계단 구조물은,
플레이트 라인과,
상기 플레이트 라인 위에 형성된 바이어스 게이트와,
상기 플레이트 라인 위에 형성된 워드 라인을 포함함 - 과,
상기 플레이트 라인, 상기 바이어스 게이트 및 상기 워드 라인을 관통하여 연장되는 필러와,
상기 필러 아래에 형성된 소스 구조물과,
상기 필러 위에 형성된 드레인 캡과,
상기 드레인 캡 위에 형성된 비트 라인을 포함하는,
메모리 구조물.
- 제11항에 있어서,
플로팅 게이트는 수직 방향으로 연장되고 필러 구조물을 포함하는,
메모리 구조물.
- 제12항에 있어서,
상기 플레이트 라인, 상기 바이어스 게이트 및 상기 워드 라인 각각은 상기 플로팅 게이트의 측벽을 둘러싸는,
메모리 구조물.
- 제12항에 있어서,
상기 바이어스 게이트는 상기 필러 구조물의 상부를 둘러싸는,
메모리 구조물.
- 제11항에 있어서,
상기 바이어스 게이트의 측벽 및 상기 필러의 측벽과 접촉하여 형성된 게이트 유전체층을 더 포함하는,
메모리 구조물.
- 메모리 디바이스를 형성하는 방법으로서,
계단 구조물을 형성하는 단계 - 상기 형성하는 단계는,
하부 선택 게이트를 배치하는 단계와,
상기 하부 선택 게이트 위에 플레이트 라인을 배치하는 단계와,
상기 플레이트 라인 위에 워드 라인을 배치하는 단계를 포함함 - 와,
상기 워드 라인, 상기 플레이트 라인 및 상기 하부 선택 게이트를 관통하는 개구부를 형성하는 단계와,
상기 개구부의 하부에 소스 구조물을 형성하는 단계와,
상기 개구부 내에 및 상기 소스 구조물 상에 반도체 물질을 배치하여 필러를 형성하는 단계와,
상기 필러 위에 드레인 캡을 형성하는 단계와,
상기 드레인 캡 위에 비트 라인을 형성하는 단계를 포함하는,
메모리 디바이스를 형성하는 방법.
- 제16항에 있어서,
상기 반도체 물질을 p형 도펀트로 도핑하는 단계를 더 포함하는,
메모리 디바이스를 형성하는 방법.
- 제16항에 있어서,
상기 하부 선택 게이트를 배치하는 단계는 텅스텐 또는 코발트를 포함하는 전도성층을 배치하는 단계를 포함하는,
메모리 디바이스를 형성하는 방법.
- 제16항에 있어서,
상기 개구부를 통해 상기 하부 선택 게이트를 측방향으로 에칭백(etching back)하는 단계를 더 포함하는,
메모리 디바이스를 형성하는 방법.
- 제19항에 있어서,
상기 에칭백된 하부 선택 게이트의 측벽 상에 게이트 유전체층을 배치하는 단계를 더 포함하는,
메모리 디바이스를 형성하는 방법.
Applications Claiming Priority (1)
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