CN110137138A - 存储器结构及其形成方法、存储器结构的电路 - Google Patents

Abstract

一种存储器结构及其形成方法、存储器结构的电路。其中的形成方法包括：提供衬底，衬底包括沿第一方向排列的源掺杂区和阱区；形成若干相互分立的器件柱，每个源掺杂区上的若干器件柱沿第二方向排列，第二方向垂直于第一方向，相邻源掺杂区上的若干器件柱沿第一方向排列，每个器件柱包括位于衬底上的第一部和位于第一部上的第二部，每个器件柱包括相对的第一侧壁和第二侧壁，第一侧壁和第二侧壁均平行于第二方向且若干第一侧壁朝向相同；对第一侧壁进行掺杂，在第一部内形成阈值电压调节区；之后在相邻器件柱之间形成栅极结构，栅极结构沿第一方向横跨源掺杂区和阱区。所形成的存储器结构占用的面积减小、集成度提高。

Description

存储器结构及其形成方法、存储器结构的电路

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种

背景技术

随着半导体技术的不断发展，具备存储功能的半导体器件具有愈发重要的地位。

现有的各种半导体存储器件通常包括：静态随机存储器(Static Random AccessMemory，SRAM)、闪存(Flash Memory)以及动态随机存储器(Dynamic Random AccessMemory，DRAM)等。其中，动态随机存储器是一种常用作为系统内存的存储器，具有广泛的应用场合。

然而，现有的动态随机存储器所占用的面积较大，不利于半导体技术的微小化和集成化的发展需求。

发明内容

本发明解决的问题是提供一种存储器结构及其形成方法，以及所述存储器结构对应的电路，所述存储器结构具有较小的空间占用面积以及较高的集成度。

为解决上述问题，本发明提供一种存储器结构的形成方法，包括：提供衬底，所述衬底包括沿第一方向排列的若干相互平行的源掺杂区，相邻源掺杂区之间具有阱区，且相邻源掺杂区和阱区之间具有第一绝缘层；在每个源掺杂区上形成若干相互分立的器件柱，在每个阱区上形成阱区层，在每个源掺杂区上，若干器件柱沿第二方向排列，所述第二方向垂直于第一方向，在相邻源掺杂区上，若干器件柱沿第一方向排列，每个器件柱包括位于衬底上的第一部和位于第一部上的第二部，所述阱区层与第一部的侧壁相接触，每个所述器件柱包括相对的第一侧壁和第二侧壁，所述第一侧壁和第二侧壁均平行于所述第二方向，且若干所述第一侧壁朝向相同；对若干所述第一侧壁进行掺杂，在第一部内形成阈值电压调节区；在形成所述阈值电压调节区之后，在相邻器件柱之间形成栅极结构，所述栅极结构沿第一方向横跨源掺杂区和阱区，所述栅极结构顶部表面高于或齐平与所述第一部顶部表面、且低于所述第二部顶部表面；在形成栅极结构之后，在所述第二部内形成漏掺杂区；在各个漏掺杂区顶部表面分别形成电容结构。

可选的，所述源掺杂区的掺杂类型为N⁺型；所述漏掺杂区的掺杂类型为N⁺型；所述阱区的掺杂类型为P⁺型；所述阱区层内具有阱掺杂离子，所述阱区层的掺杂类型为P⁺型。

可选的，所述源掺杂区和阱区的形成方法包括：提供初始基底，所述初始基底包括基底、位于基底表面的第一半导体层、以及位于所述第一半导体层表面的第二半导体层，所述初始基底包括沿第一方向排列的若干相互平行的第一区域，相邻第一区域之间具有第二区域；刻蚀第二区域的第二半导体层和第一半导体层，直至暴露出基底为止，在基底上形成平行于第二方向的器件层以及位于相邻器件层之间的第一沟槽，所述第一区域的第一半导体层形成所述源掺杂区；在所述器件层的侧壁和顶部表面形成第一绝缘膜；在形成所述第一绝缘膜之后，在所述第一沟槽内形成第三半导体层，所述第三半导体层的表面高于或齐平于所述源掺杂区顶部表面，低于或齐平于所述源掺杂区顶部表面的第三半导体层形成所述阱区。

可选的，所述第一半导体层内掺杂有N型离子；所述第二半导体层内掺杂有P型离子。

可选的，所述器件柱和所述阱区层的形成方法包括：在形成所述第三半导体层之后，去除高于第三半导体层表面的第一绝缘膜，形成位于第一半导体层侧壁的初始第一绝缘层；在所述初始第一绝缘层上和第三半导体层上形成第一牺牲层，所述第一牺牲层的顶部表面低于所述第二半导体层的顶部表面，所述第一牺牲层暴露出所述第二半导体层的顶部表面和部分侧壁表面；在形成所述第一牺牲层之后，在所述第二半导体层暴露出的侧壁和顶部表面形成第二牺牲层；在形成所述第二牺牲层之后，去除所述第一牺牲层并暴露出所述第二半导体层的侧壁；在暴露出所述第二半导体层的侧壁之后，以所述第二牺牲层为掩膜，在所述第三半导体层表面、初始第一绝缘层顶部表面和第二半导体层侧壁表面形成第四半导体层；在形成所述第四半导体层之后，去除所述第二牺牲层；在去除所述第二牺牲层之后，形成沿第二方向平行排列的若干第二绝缘层，所述若干第二绝缘层横跨所述第二半导体层和所述第四半导体层，所述第二绝缘层位于所述第二半导体层部分侧壁和部分顶部表面、以及第四半导体层表面；以所述第二绝缘层为掩膜，刻蚀所述第二半导体层、第四半导体层和初始第一绝缘层，直至暴露出第一半导体层表面为止，使所述第四半导体层形成阱区层，使初始第一绝缘层形成所述第一绝缘层，使所述第二半导体层形成所述器件柱，所述器件柱低于或齐平于所述第四半导体层顶部表面的部分为第一部，所述器件柱高于第四半导体层表面的部分为第二部。

可选的，当所述第三半导体层的表面高于所述第一半导体层顶部表面时，所述初始第一绝缘层还位于部分第二半导体层表面，所述阱区层还包括高于第一半导体层顶部表面的部分第三半导体层。

可选的，所述第一牺牲层的材料与第一绝缘层不同；所述第一牺牲层的材料与所述第二牺牲层的材料不同。

可选的，在垂直于所述衬底表面方向上，位于所述第一部内的所述阈值电压调节区的尺寸大于最小沟道长度。

可选的，对所述第一侧壁进行掺杂的工艺为离子注入工艺。

可选的，所述离子注入工艺的参数包括：注入离子包括P型离子，注入方向与衬底表面的第一夹角为10°～45°，注入剂量为1E12原子/平方厘米～1E15原子/平方厘米，注入深度为0.5纳米～3纳米。

可选的，所述第一侧壁表面的栅极结构用于形成第一晶体管，所述第二侧壁表面的栅极结构用于形成第二晶体管，所述第一晶体管的阈值电压小于第二晶体管的阈值电压。

可选的，所述栅极结构包括：位于器件柱侧壁和阱区层侧壁的栅介质层、以及位于栅介质层表面的栅极层。

可选的，所述栅介质层还位于所述源掺杂区表面和阱区表面。

可选的，所述栅介质层的材料包括氧化硅；所述栅极层的材料包括多晶硅。

可选的，所述电容结构包括：分别位于各个漏掺杂区顶部表面的第一电极层；分别位于各个所述第一电极层侧壁和顶部表面的第一介电层；位于所述第一介电层侧壁和顶部表面的第二电极层。

可选的，位于电容结构顶部表面的电互连结构；所述电互连结构包括位于所述第二电极层表面的若干相互分立的第二介电层，各个所述第二介电层分别位于各个器件柱上；位于所述第二介电层顶部表面的第三电极层。

可选的，在形成所述电容结构之前，还包括：在所述栅极结构顶部表面形成第三绝缘层，所述第三绝缘层还位于所述第二部的侧壁。

可选的，在形成所述第三绝缘层之后，对所述第二部顶部进行离子注入，形成所述漏掺杂区。

可选的，所述漏掺杂区的形成方法包括：在形成所述栅极结构之后，对暴露出的第二部侧壁进行离子注入。

相应的，本发明还提供一种采用上述方法所形成的存储器结构，包括：衬底，所述衬底包括沿第一方向排列的若干相互平行的源掺杂区，相邻源掺杂区之间具有阱区，且相邻源掺杂区和阱区之间具有第一绝缘层；位于每个源掺杂区上的若干相互分立的器件柱，以及位于每个阱区上的阱区层，在每个源掺杂区上，若干器件柱沿第二方向排列，所述第二方向垂直于第一方向，在相邻源掺杂区上，若干器件柱沿第一方向排列，每个器件柱包括位于衬底上的第一部和位于第一部上的第二部，所述阱区层与第一部的侧壁相接触，每个所述器件柱包括相对的第一侧壁和第二侧壁，所述第一侧壁和第二侧壁均平行于所述第二方向，且若干所述第一侧壁朝向相同；位于第一部的第一侧壁内的阈值电压调节区；位于相邻器件柱之间的栅极结构，所述栅极结构沿第一方向横跨源掺杂区和阱区，所述栅极结构顶部表面高于或齐平与所述第一部顶部表面、且低于所述第二部顶部表面；位于所述第二部内的漏掺杂区；分别位于各个漏掺杂区顶部表面的电容结构。

相应的，本发明还提供一种上述存储器结构的电路，包括：若干字线；若干位线；若干呈阵列设置的晶体管组，每个晶体管组均包括第一晶体管和第二晶体管，所述第一晶体管的阈值电压小于第二晶体管的阈值电压，每个晶体管组还包括第一节点和第二节点，所述第一晶体管的源极与第二晶体管的源极连接至第一节点，所述第一晶体管的漏极与第二晶体管的漏极连接至第二节点；位于同一行的晶体管组中，每个晶体管组中的第一晶体管的栅极与相邻晶体管组中的第二晶体管的栅极连接；同一列的晶体管组中，若干第一晶体管的栅极连接至同一字线；同一行的晶体管组中，若干第一节点连接至同一位线；若干电容，各个晶体管组的第二节点分别与电容的第一电极连接，每个电容的第二电极接地。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案的形成方法中，在每个源掺杂区上形成若干相互分立的器件柱，而所述器件柱底部为源掺杂区，器件柱的顶部内形成漏掺杂区，即所述器件柱用于形成垂直于衬底表面方向的沟道，使得以所述器件柱形成的晶体管占用的面积缩小。而且，所述器件层的第一侧壁和第二侧壁分别用于形成不同的晶体管，即每个器件柱能够形成两个晶体管，能够进一步提高器件集成度。此外，通过对器件柱的第一侧壁内进行掺杂以形成阈值电压调节区，能够使位于第一侧壁的晶体管与位于第二侧壁的晶体管的阈值电压不同，从而能够通过不同的电压控制同一器件柱两测的不同晶体管开启。综上，能够在实现存储器功能的前提下，使所形成的存储器结构占用的面积缩小，提高器件的集成度。

本发明技术方案的结构中，每个源掺杂区上具有若干相互分立的器件柱，而所述器件柱底部为源掺杂区，器件柱的顶部内具有漏掺杂区，即所述器件柱内能够产生垂直于衬底表面方向的沟道，使得以所述器件柱形成的晶体管占用的面积缩小。而且，所述器件层的第一侧壁和第二侧壁分别用于构成不同的晶体管，即每个器件柱能够构成两个晶体管，能够进一步提高了器件集成度。此外，通过对器件柱的第一侧壁内具有阈值电压调节区，能够使位于第一侧壁的晶体管与位于第二侧壁的晶体管的阈值电压不同，从而能够通过不同的电压控制同一器件柱两测的不同晶体管开启。综上，能够在实现存储器功能的前提下，使所形成的存储器结构占用的面积缩小，提高器件的集成度。

附图说明

图1至图23是本发明实施例的存储器结构的形成过程的结构示意图；

图24本发明实施例的存储器结构对应的电路。

具体实施方式

如背景技术所述，现有的动态随机存储器所占用的空间面积较大。具体的，所述动态随机存储器结构中通常采用平面晶体管，而每个动态随机存储器的存储单元均由若干晶体管构成，从而导致存储器结构的整体占用面积较大。

为了解决上述问题，本发明提供一种存储器结构及其形成方法。其中，所述器件柱用于形成垂直于衬底表面方向的沟道，所述器件层的第一侧壁和第二侧壁分别用于形成不同的晶体管，即每个器件柱能够形成两个晶体管，以此缩小存储器结构占用的面积。通过对器件柱的第一侧壁内进行掺杂以形成阈值电压调节区，能够使位于第一侧壁的晶体管与位于第二侧壁的晶体管的阈值电压不同，从而能够通过不同的电压控制同一器件柱两测的不同晶体管开启。综上，能够在实现存储器功能的前提下，使所形成的存储器结构占用的面积缩小，提高器件的集成度。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

需要说明的是，在本发明的实施例中，所述“表面”用于表述结构之间的相互位置关系，并不限定结构之间必须相互接触。

图1至图23是本发明实施例的存储器结构的形成过程的结构示意图。

请参考图1至图5，提供衬底，所述衬底包括沿第一方向排列的若干相互平行的源掺杂区，相邻源掺杂区之间具有阱区，且相邻源掺杂区和阱区之间具有第一绝缘层。

请参考图1，提供初始基底，所述初始基底包括基底100、位于基底100表面的第一半导体层101、以及位于所述第一半导体层101表面的第二半导体层102，所述初始基底100包括沿第一方向X排列的若干相互平行的第一区域103，相邻第一区域103之间具有第二区域104。

所述初始基底的形成方法包括：提供初始基底100；在所述初始基底100表面形成第一半导体层101；在所述第一半导体层101表面形成第二半导体层102。

所述初始基底100位平面基底；所述初始基底100为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等，所述初始基底100的选择不受限制，能够选取适于工艺需求或易于集成的材料。

所述第一半导体层101的材料包括硅、锗、碳化硅或硅锗，所述第一半导体层101的形成工艺为选择性外延沉积工艺；所述第二半导体层102的材料包括硅、锗、碳化硅或硅锗，所述第一半导体层101的形成工艺为选择性外延沉积工艺。所述第一半导体层101或第二半导体层202的材料不受限制，能够根据具体的工艺或器件性能需求进行选择。所述第一半导体层101的厚度为7纳米～1微米；所述第二半导体层102的厚度为7纳米～1微米。

在本实施例中，所述第一半导体层101的材料为硅，所述第二半导体层102的材料为硅。

在本实施例中，所述初始基底100内具有轻掺杂的P型离子，所述初始基底100内的P型离子的掺杂浓度为1E15原子/立方厘米～1E17原子/立方厘米；所述第一半导体层101内具有重掺杂的N型离子，所述第一半导体层101内的N型离子的掺杂浓度为1E16原子/立方厘米～1E20原子/立方厘米；所述第二半导体层102内具有轻掺杂的P型离子，所述第二半导体层102内的P型离子的掺杂浓度为1E16原子/立方厘米～1E20原子/立方厘米。在所述第一半导体层101内掺杂N型离子的工艺为原位掺杂工艺；在所述第二半导体层102内掺杂P型离子的工艺为原位掺杂工艺。

所述第一半导体层101用于形成后续的源掺杂区，因此，所述第一半导体层101内的N型离子的掺杂浓度较高。所述第二半导体层102用于形成后续的漏掺杂区、以及位于漏掺杂区和源掺杂区之间的沟道区，因此所述第二半导体层102的导电类型与第一半导体层101相反，且第二半导体层102内的P型离子的掺杂浓度较小。

请参考图2和图3，图3是图2沿AA’方向的剖面结构示意图，刻蚀第二区域104的第二半导体层102和第一半导体层101(如图1所示)，直至暴露出基底100为止，在基底100上形成平行于第二方向Y的器件层以及位于相邻器件层(未标示)之间的第一沟槽105，所述第一区域103的第一半导体层101形成所述源掺杂区106。

需要说明的是，所述第二方向Y垂直于第一方向X。

在本实施例中，所述第二方向Y为位线方向，所述源掺杂区106用于形成位线。

刻蚀第二区域104的第二半导体层102和第一半导体层101的方法包括：在所述第二半导体层102表面形成第一掩膜层，所述第一掩膜层暴露出第二区域104的第二半导体层102；以所述第一掩膜层为掩膜，刻蚀所述第二半导体层102和第一半导体层101直至暴露出所述基底100，形成所述第一沟槽105和器件层。

所述第一掩膜层的材料包括氧化硅、氮化硅、氮氧化硅和无定形碳中的一种或多种组合；所述第一掩膜层还能够包括图形化的光刻胶。刻蚀所述第二半导体层102和第一半导体层101的工艺为各向异性的干法刻蚀工艺。

在本实施例中，所述第一沟槽105底部低于所述基底100的表面。在其他实施例中，所述第一沟槽底部还能够与所述基底100表面齐平。

在本实施例中，所述第一半导体层101内具有重掺杂的N型离子，则由所述第一半导体层101刻蚀形成的源掺杂区106内也具有重掺杂的N型离子，且所述N型离子的掺杂浓度为1E16原子/立方厘米～1E20原子/立方厘米。

请参考图4，在所述器件层的侧壁和顶部表面形成第一绝缘膜107。

需要说明的是，图4与图3的剖面方向一致。

所述第一绝缘膜107后续用于形成第一绝缘层，所述第一绝缘层用于在所述源掺杂区106和后续形成的阱区之间进行电隔离。

所述第一绝缘膜107的材料包括：氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数小于3.9)、超低K介质材料(介电常数小于2.5)和高K介质材料(介电常数大于3.9)中的一种或多种组合。在本实施例中，所述第一绝缘膜107的材料为氧化硅。

所述第一绝缘膜107的形成工艺包括物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺。在本实施例中，由于所述第一绝缘膜107的材料为氧化硅，则所述第一绝缘膜还能够采用热氧化工艺或湿法氧化工艺形成。

所述第一绝缘膜107的厚度为7纳米～40纳米。

请参考图5，在形成所述第一绝缘膜107之后，在所述第一沟槽105(如图4所示)内形成第三半导体层108，所述第三半导体层108的表面高于或齐平于所述源掺杂区106表面，低于或齐平于所述源掺杂区106表面的第三半导体层108形成所述阱区。

所述第三半导体层108的形成方法包括：在所述第一沟槽105内和器件层顶部上形成初始第三半导体层；平坦化所述初始第三半导体层；在平坦化之后，回刻蚀所述初始第三半导体层，形成所述第三半导体层108。

所述第三半导体层108的材料包括硅、锗、碳化硅或硅锗。在本实施例中，所述第三半导体层108的材料为多晶硅；所述初始第三半导体层的形成工艺为化学气相沉积工艺。在其它实施例中，所述第三半导体层的材料还能够为单晶硅，所述初始第三半导体层的形成工艺为外延沉积工艺；而且，在所述外延沉积工艺之前，需要去除所述第一沟槽底部的第一绝缘膜，并暴露出所述基底表面。

在本实施例中，所述第三半导体层108内具有重掺杂的P型离子，所述第三半导体层108内的P型离子的掺杂浓度为1E16原子/立方厘米～1E20原子/立方厘米。因此，由所述第三半导体层108形成的阱区的掺杂类型为重掺杂的P型离子。在所述第三半导体层108内掺杂P型离子的工艺包括原位掺杂工艺。

在本实施例中，所述衬底包括所述基底100、所述源掺杂区106和所述阱区。所述第三半导体层108的表面高于所述第一半导体层101的顶部表面，则高于第一半导体层101的部分第三半导体层108后续用于形成阱区层的一部分。

请参考图6至图12，在每个源掺杂区上形成若干相互分立的器件柱，在每个阱区上形成阱区层，在每个源掺杂区上，若干器件柱沿第二方向排列，所述第二方向垂直于第一方向，在相邻源掺杂区上，若干器件柱沿第一方向排列，每个器件柱包括位于衬底上的第一部和位于第一部上的第二部，所述阱区层与第一部的侧壁相接触，每个所述器件柱包括相对的第一侧壁和第二侧壁，所述第一侧壁和第二侧壁均平行于所述第二方向，且若干所述第一侧壁朝向相同。

请参考图6，在形成所述第三半导体层108之后，去除高于第三半导体层108表面的第一绝缘膜107(如图5所示)，形成位于第一半导体层101侧壁的初始第一绝缘层109。

在本实施例中，所述第三半导体层108的表面高于所述第一半导体层101顶部表面时，所述初始第一绝缘层109还位于部分第二半导体层102表面。

去除所述第一绝缘膜107的工艺包括各向同性的干法刻蚀工艺或湿法刻蚀工艺，从而能够去除位于器件层侧壁表面的第一绝缘膜。

请参考图7，在所述初始第一绝缘层109上和第三半导体层108上形成第一牺牲层110，所述第一牺牲层110的顶部表面低于所述第二半导体层102的顶部表面，所述第一牺牲层110暴露出所述第二半导体层102的顶部表面和部分侧壁表面。

所述第一牺牲层110的形成方法包括：在所述器件层暴露出的侧壁和顶部表面、以及所述第三半导体层108表面形成第一牺牲膜，所述第一牺牲膜填充满所述第一沟槽105；在平坦化所述第一牺牲膜之后，回刻蚀所述第一牺牲膜，直至暴露出所述第二部的部分侧壁和顶部表面，形成所述第一牺牲层110。

所述第一牺牲膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。平坦化所述第一牺牲膜的工艺为化学机械抛光工艺。回刻蚀所述第一牺牲膜的工艺为各向异性的干法刻蚀工艺或湿法刻蚀工艺。

所述第一牺牲层110的材料与第一绝缘层109不同；所述第一牺牲层110的材料包括：氧化硅、氮化硅、氮氧化硅、无定形碳、低K介质材料、超低K介质材料和高K介质材料中的一种或多种组合。在本实施例中，所述第一牺牲层110的材料为氮化硅。

请参考图8，在形成所述第一牺牲层110之后，在所述第二半导体层102暴露出的侧壁和顶部表面形成第二牺牲层111。

所述第二牺牲层111暴露出部分第一牺牲层110的顶部表面，以便后续以第二牺牲层110为掩膜去除所述第一牺牲层110。

所述第二牺牲层111与第一牺牲层110的材料不同；所述第二牺牲层111的材料包括：氧化硅、氮化硅、氮氧化硅、无定形碳、低K介质材料、超低K介质材料和高K介质材料中的一种或多种组合。在本实施例中，所述第二牺牲层111的材料为氧化硅。

在一实施例中，所述第二牺牲层111采用热氧化工艺或湿法氧化工艺形成。在另一实施例中，所述第二牺牲层111的形成方法包括：在所述第一牺牲层表面、以及第二半导体层102暴露出的侧壁和顶部表面沉积形成第二牺牲膜；去除第一牺牲层110表面的部分第二牺牲膜，形成所述第二牺牲层111。

请参考图9，在形成所述第二牺牲层111之后，去除所述第一牺牲层110并暴露出所述第二半导体层102的侧壁；在暴露出所述第二半导体层102的侧壁之后，以所述第二牺牲层111为掩膜，在所述第三半导体层108表面、初始第一绝缘层109顶部表面和第二半导体层102侧壁表面形成第四半导体层112。

去除所述第一牺牲层110的工艺包括湿法刻蚀工艺或各向同性的干法刻蚀工艺。

在暴露出所述第二半导体层102的侧壁之后，能够使后续形成的第四半导体层112与暴露出的第二半导体层102的侧壁相接触。

所述第四半导体层112的形成方法包括：在所述第三半导体层108表面以及所述第二半导体层暴露出的侧壁表面形成初始第四半导体层，且所述初始第四半导体层填充满所述第一沟槽105；平坦化所述初始第四半导体层之后，回刻蚀所述初始第三半导体层，直至低于或齐平于所述第二牺牲层111底部表面，形成所述第四半导体层111。

所述第四半导体层112的材料包括硅、锗、碳化硅或硅锗。在本实施例中，所述第四半导体层112的材料为多晶硅；所述初始第四半导体层的形成工艺为化学气相沉积工艺。在其它实施例中，所述第三半导体层的材料还能够为单晶硅，所述初始第三半导体层的形成工艺为外延沉积工艺。

在本实施例中，所述第四半导体层112内具有重掺杂的P型离子，所述第四半导体层112内的P型离子的掺杂浓度为1E16原子/立方厘米～1E20原子/立方厘米。在所述第四半导体层112内掺杂P型离子的工艺包括原位掺杂工艺。

请参考图10和图11，图11是图10沿BB’方向的剖面结构示意图，图10是图11沿CC’方向的剖面结构示意图，在形成所述第四半导体层112之后，去除所述第二牺牲层111(如图9所示)；在去除所述第二牺牲层111之后，形成沿第二方向Y平行排列的若干第二绝缘层113，所述若干第二绝缘层113横跨所述第二半导体层102和所述第四半导体层112，所述第二绝缘层113位于所述第二半导体层102部分侧壁和部分顶部表面、以及第四半导体层112表面。

去除所述第二牺牲层111的工艺包括湿法刻蚀工艺或各向同性的干法刻蚀工艺。

所述第二绝缘层113作为后续刻蚀形成器件柱的掩膜。

所述第二绝缘层113的材料包括：氧化硅、氮化硅、氮氧化硅、无定形碳、低K介质材料、超低K介质材料和高K介质材料中的一种或多种。在本实施例中，所述第二绝缘层113的材料为氮化硅。

所述第二绝缘层113的形成方法包括：在所述第四半导体层表面以及第二半导体层暴露出的侧壁和顶部表面形成第二绝缘膜，所述第二绝缘膜表面高于所述第二半导体层顶部表面；平坦化所述第二绝缘膜；在平坦化所述第二绝缘膜之后，在所述第二绝缘膜表面形成若干相互分立的第二掩膜层，若干第二掩膜层平行于第二方向且沿第一方向排列；以所述第二掩膜层为掩膜，刻蚀所述第二绝缘膜，直至暴露出所述第四半导体层表面为止，形成所述第二绝缘层。

所述第二掩膜层包括图形化的光刻胶。形成所述第二绝缘膜的工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。平坦化所述第二绝缘膜的工艺为化学机械抛光工艺。刻蚀所述第二绝缘膜的工艺为各向异性的干法刻蚀工艺。

请参考图12，以所述第二绝缘层113为掩膜，刻蚀所述第二半导体层102(如图10和图11所示)、第四半导体层112(如图10和图11所示)和初始第一绝缘层109(如图10和图11所示)，直至暴露出第一半导体层101表面为止，使所述第四半导体层112形成阱区层，使初始第一绝缘层109形成所述第一绝缘层114，使所述第二半导体层102形成所述器件柱115，所述器件柱115低于或齐平于所述第四半导体层112顶部表面的部分为第一部115a，所述器件柱高于第四半导体层表面的部分为第二部115b。

刻蚀所述第二半导体层102、第四半导体层112和初始第一绝缘层109的工艺为各向异性的干法刻蚀工艺。

所形成的相邻器件柱115之间的距离为7纳米～550纳米。相邻器件柱115之间的距离决定了后续形成阈值调节区的工艺的参数，也决定了后续形成的栅极结构的尺寸。

在本实施例中，所述第三半导体层108表面还高于所述第一半导体层101表面，因此，在所述刻蚀所述第四半导体层之后，还继续以所述第二绝缘层为掩膜刻蚀所述第四半导体层底部的第三半导体层108，直至暴露出所述第一半导体层表面为止，暴露出所述阱区表面。

在本实施例中，所述第三半导体层108的表面高于所述第一半导体101顶部表面，在刻蚀形成所述器件柱115之后，所述阱区层还包括高于第一半导体层101顶部表面的部分第三半导体层108。所述阱区层内具有阱掺杂离子，所述阱掺杂离子为重掺杂的P型离子，所述阱区层内的掺杂浓度为1E16原子/立方厘米～1E20原子/立方厘米。

在本实施例中，由于所述第四半导体层112与部分第二半导体层102的侧壁相接触，而低于第四半导体层112顶部表面的器件柱115形成第一部115a，因此，由所述第四半导体层112形成的阱区层与所述第一部115a的侧壁相接触。

在本实施例中，在每个源掺杂区106上，所形成若干器件柱115相互分立，且所述若干器件柱115沿第二方向Y排列；在相邻源掺杂区106上，若干器件柱115沿第一方向X排列。

每个所述器件柱115中，包括位于衬底上的第一部115a和位于第一部115a上的第二部115b。其中，所述第一部115a为器件柱115低于或齐平于所述第四半导体层112顶部表面的部分，所述第一部115a用于形成后续晶体管的沟道区；所述第二部115b为器件柱115为高于第四半导体层表面的部分，所述第二部115b后续用于形成漏掺杂区。

每个所述器件柱115包括相对的第一侧壁116和第二侧壁117，所述第一侧壁116和第二侧壁117均平行于所述第二方向Y，且若干所述第一侧壁116朝向相同。

在本实施例中，后续分别在所述第一侧壁116和第二侧壁117表面形成栅极结构，且所述第一侧壁116表面形成的栅极结构与第二侧壁117表面形成的栅极结构分别用于形成不同的晶体管，因此，所述器件柱115的两侧能够用于形成不同的晶体管，从而有利于提高存储器结构的集成度，缩小存储器结构占用的面积。

请参考图13和图14，图14是图13沿DD’方向的剖面结构示意图，对若干所述第一侧壁116进行掺杂，在第一部115a内形成阈值电压调节区118。

在本实施例中，后续在第一侧壁116表面形成的栅极结构用于形成第一晶体管，后续在所述第二侧壁117表面形成的栅极结构用于形成第二晶体管，且所述第一晶体管的阈值电压大于第二晶体管的阈值电压。而且，由于所述源掺杂区106内的掺杂离子为N型离子，因此所述第一晶体管和第二晶体管均为NMOS。则所述阈值电压调节区118用于提高NMOS晶体管的阈值电压。

垂直于所述衬底表面方向上，位于所述第一部115a内的所述阈值电压调节区118的尺寸大于最小沟道长度。由于后续再所述器件柱115内产生的沟道区的沟道长度方向垂直于所述衬底表面方向，则当所述阈值电压调节区118沿垂直于所述衬底表面方向的尺寸大于最小沟道长度时，能够保证所述阈值电压调节区118能够对沟道区域具备完全的控制和调节，从而保证后续形成的栅极结构在沟道长度方向上对于沟道区内的电场控制均衡。

而所述最小沟道长度与后续形成的栅极结构中的栅介质层的厚度有关。具体的，当所述栅介质层越大，则最小沟道长度越长。

在本实施例中，所述阈值电压调节区118沿垂直于所述衬底表面方向的尺寸为7纳米～300纳米。

对所述第一侧壁116进行掺杂的工艺为离子注入工艺。所述离子注入工艺的参数包括：注入离子包括P型离子，注入方向与衬底表面的第一夹角为10°～45°，注入剂量为1E12原子/平方厘米～1E15原子/平方厘米，注入深度为0.5纳米～3纳米。

所述第一夹角决定了所形成的阈值电压调节区118沿垂直于所述衬底表面方向的尺寸。而所述第一夹角需结合所述器件柱115之间的间距、所述器件柱115的高度以及所需形成的所述阈值电压调节区118沿垂直于所述衬底表面方向的尺寸进行调控；其中，所述器件柱115的高度由所述第二半导体层102(如图10和图11所示)的厚度决定。

请参考图15，在形成所述阈值电压调节区118之后，在相邻器件柱115之间形成栅极结构119，所述栅极结构119沿第一方向横跨源掺杂区106和阱区，所述栅极结构119顶部表面高于或齐平与所述第一部115a顶部表面、且低于所述第二部115b顶部表面。

需要说明的是图15与图14的剖面方向一致。

所述栅极结构119还用于作为存储结构的字线。

在本实施例中，所述第一侧壁116表面的栅极结构119用于形成第一晶体管，所述第二侧壁117表面的栅极结构119用于形成第二晶体管，所述第一晶体管的阈值电压小于第二晶体管的阈值电压。

每一个栅极结构119与两侧相接触的两个器件柱分别构成第一晶体管和第二晶体管，则通过各个栅极结构119施加不同的电压，能够分别用于控制该栅极结构119两侧的一晶体管开启或者第二晶体管开启。由此，通过对所述栅极结构进行工作电压的调控，能够使存储结构实现更多的操作方式，而无需增大所形成的存储结构占用的面积。

所述栅极结构119包括：位于器件柱115侧壁和阱区层侧壁的栅介质层、以及位于栅介质层表面的栅极层。在本实施例中，所述栅介质层还位于暴露出的源掺杂区106表面和阱区表面。在本实施例中，所述栅介质层的材料包括氧化硅；所述栅介质层的厚度为20纳米～600纳米；所述栅极层的材料包括多晶硅。

所述栅极结构的形成方法包括：在所述器件柱115的侧壁表面、阱区层的侧壁表面、所述源掺杂区106暴露出的表面以及阱区暴露出的表面形成栅介质膜；在所述栅介质膜表面形成栅极膜，所述栅极膜的表面高于或齐平于所述器件柱顶部表面；回刻蚀所述栅极膜，形成所述栅极层，使栅极层顶部表面高于或齐平与所述第一部115a顶部表面、且低于所述第二部115b顶部表面；在回刻蚀所述栅极层之后，去除暴露出的栅介质膜，形成所述栅介质层。

在一实施例中，在形成所述栅极膜之后，回刻蚀所述栅极膜之前，还能够对所述栅极膜进行平坦化。形成所述栅介质膜的工艺包括化学气相沉积工艺或原子层沉积工艺；形成所述栅极膜的工艺包括化学气相沉积工艺或原子层沉积工艺；回刻蚀所述栅极膜的工艺为各向异性的干法刻蚀工艺。

在本实施例中，在形成栅极结构119之后，进行第一漏掺杂工艺，在所述第二部115b内形成漏掺杂区120；所述漏掺杂区120内具有重掺杂的N型离子；所述漏掺杂区120内的N型离子的掺杂浓度为1E16原子/立方厘米～1E20原子/立方厘米，所述漏掺杂区120的掺杂深度为20纳米～100纳米。所述漏掺杂区120的形成方法包括：在形成所述栅极结构119之后，对暴露出的第二部115b侧壁进行离子注入。在其他实施例中，还能够在后续形成第三绝缘层后形成所述漏掺杂区120。

请参考图16，在形成漏掺杂区120之后，在所述栅极结构119顶部表面形成第三绝缘层121，所述第三绝缘层121还位于所述第二部115b的侧壁。

所述第三绝缘层用于承载后续形成电容结构。

所述第三绝缘层121的形成方法包括：在所述栅极结构119表面、器件柱115的侧壁表面以及第二绝缘层表面113形成第三绝缘膜，位于栅极结构119表面的部分第三绝缘膜的表面高于或齐平于所述器件柱115的顶部表面；平坦化所述第三绝缘膜，形成所述第三绝缘层。

在本实施例中，平坦化所述第三绝缘膜后，还继续平坦化所述第二绝缘层113，直至暴露出所述器件柱115的顶部表面。在其它实施例中，还能够不平坦化所述第二绝缘层。

所述第三绝缘层121的材料包括：氧化硅、氮化硅、氮氧化硅、低K介质材料、超低K介质材料和高K介质材料中的一种或多种组合。本实施例中，所述第三绝缘层121的材料为氮化硅。

第三绝缘膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

在本实施离子中，在形成所述第三绝缘层121之后，还进行第二漏掺杂工艺，对所述暴露出的第二部115b顶部进行离子注入，形成所述漏掺杂区120。在一实施例中，能够仅进行所述第一漏掺杂工艺。在另一实施例中，能够仅进行所述第二漏掺杂工艺。

请参考图17至图22，在各个漏掺杂区120顶部表面分别形成电容结构。所述电容结构包括：分别位于各个漏掺杂区顶部表面的第一电极层；分别位于各个所述第一电极层侧壁和顶部表面的第一介电层；位于所述第一介电层侧壁和顶部表面的第二电极层。

请参考图17和18，图18是图17沿EE’方向的剖面结构示意图，图18是图19沿FF’方向的剖面结构示意图，在各个漏掺杂区120顶部表面形成第一电极层122。

所述第一电极层121作为所形成的电容结构的电极之一。

本实施例中，所述第一电极层121的材料为多晶硅。在其他实施例中，所述第一电极层121的材料还能够为金属和金属化合物中的一种或多种组合。

所述第一电极层121的形成方法包括：在所述第三绝缘层121表面和所述漏掺杂区120顶部表面形成第一电极膜；在所述第一电极膜表面形成若干相互分立的第三掩膜层，所述各个第三掩膜层分别位于一个器件柱115上；以所述第三掩膜层为掩膜，刻蚀所述第一电极膜，直至暴露出所述第三绝缘层121表面为止，形成所述第一电极层122。

所述第一电极膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述第三掩膜层包括图形化的光刻胶。刻蚀所述第一电极膜的工艺为各向异性的干法刻蚀工艺。

请参考图19和20，图20是图19沿EE’方向的剖面结构示意图，图19是图20沿FF’方向的剖面结构示意图，分别在各个所述第一电极层122侧壁和顶部表面形成第一介电层123。

所述第一介电层123作为所形成的电容结构的介电层。

所述第一介电层123的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料、超低K介质材料和高K介质材料中的一种或多种组合。

所述第一介电层123的形成方法包括：在所述第三绝缘层121表面和所述第一电极层122表面形成第一介电膜；在所述第一介电膜表面形成若干相互分立的第四掩膜层，所述各个第三掩膜层分别位于一个第一电极层122上；以所述第四掩膜层为掩膜，刻蚀所述第一介电膜，直至暴露出所述第三绝缘层121表面为止，形成所述第一介电层123。

所述第一介电膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述第四掩膜层包括图形化的光刻胶。刻蚀所述第一介电膜的工艺为各向异性的干法刻蚀工艺。

请参考图21，在所述第一介电层123侧壁和顶部表面形成第二电极层124。

需要说明的是，图21与图19的剖面方向一致。

所述第二电极层124作为所形成的电容结构的电极之一。

本实施例中，所述第二电极层124的材料为多晶硅。在其他实施例中，所述第二电极层124的材料还能够为金属和金属化合物中的一种或多种组合。

所述第二电极层124的形成方法包括：在所述第三绝缘层121表面和所述第一介电层123表面形成第二电极膜，所述第二电极膜的表面高于所述第一介电层123顶部表面；平坦化所述第二电极膜，形成所述第二电极层124。

所述第二电极膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。平坦化所述第二电极膜的工艺为化学机械抛光工艺。

请参考图22和图23，图23是图22沿EE’方向的剖面结构示意图，图22是图23沿FF’方向的剖面结构示意图，在所述电容结构顶部表面形成电互连结构。

所述电互连结构包括位于所述第二电极层124表面的若干相互分立的第二介电层125，各个所述第二介电层125分别位于各个器件柱115上；位于所述第二介电层125顶部表面的第三电极层126。

所述第二介电层125的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料、超低K介质材料和高K介质材料中的一种或多种组合。

本实施例中，所述第三电极层126的材料为多晶硅。在其他实施例中，所述第三电极层126的材料还能够为金属和金属化合物中的一种或多种组合。

相应的，本发明实施例还提供一种采用上述方法所形成的存储器结构，请继续参考图22和图23，包括：

衬底，所述衬底包括沿第一方向X排列的若干相互平行的源掺杂区106，相邻源掺杂区106之间具有阱区，且相邻源掺杂区106和阱区之间具有第一绝缘层114；

位于每个源掺杂区106上的若干相互分立的器件柱115，以及位于每个阱区上的阱区层，在每个源掺杂区106上，若干器件柱115沿第二方向Y排列，所述第二方向Y垂直于第一方向X，在相邻源掺杂区106上，若干器件柱沿第一方向X排列，每个器件柱115包括位于衬底上的第一部115a和位于第一部115a上的第二部115b，所述阱区层与第一部115a的侧壁相接触，每个所述器件柱115包括相对的第一侧壁116和第二侧壁117，所述第一侧壁116和第二侧壁117均平行于所述第二方向Y，且若干所述第一侧壁116朝向相同；

位于第一部115a的第一侧壁116内的阈值电压调节区118；

位于相邻器件柱115之间的栅极结构119，所述栅极结构119沿第一方向X横跨源掺杂区106和阱区，所述栅极结构119顶部表面高于或齐平与所述第一部115a顶部表面、且低于所述第二部115b顶部表面；

位于所述第二部115b内的漏掺杂区120；

分别位于各个漏掺杂区120顶部表面的电容结构。

所述电容结构包括：分别位于各个漏掺杂区顶部表面的第一电极层121；分别位于各个所述第一电极层121侧壁和顶部表面的第一介电层122；位于所述第一介电层122侧壁和顶部表面的第二电极层123。

在本实施例中，所述电容结构顶部表面还具有电互连结构；所述电互连结构包括位于所述第二电极层123表面的若干相互分立的第二介电层123，各个所述第二介电层124分别位于各个器件柱115上；位于所述第二介电层124顶部表面的第三电极层125。

相应的，本发明实施例还提供一种上述存储器结构对应的电路，请参考图24，包括：

若干字线WL；

若干位线BL；

若干呈阵列设置的晶体管组T，每个晶体管组均包括第一晶体管T1和第二晶体管T2，所述第一晶体管T1的阈值电压小于第二晶体管T2的阈值电压，每个晶体管组202还包括第一节点A1和第二节点A2，所述第一晶体管T1的源极与第二晶体管T2的源极连接至第一节点A1，所述第一晶体管T1的漏极与第二晶体管T2的漏极连接至第二节点A2；

位于同一行的晶体管组T中，每个晶体管组T中的第一晶体管T1的栅极与相邻晶体管组T中的第二晶体管T2的栅极连接；

同一列的晶体管组T中，若干第一晶体管T1的栅极连接至同一字线WL；

同一行的晶体管组T中，若干第一节点A1连接至同一位线BL；

若干电容C，各个晶体管组T的第二节点A2分别与电容C的第一电极连接，每个电容的第二电极接地。

以下对上述存储器结构的电路进行详细说明。

在本实施例中，由于每根字线WL分别与相邻两列晶体管组中的第一晶体管T1和第二晶体管T2连接，则通过对该字线WL分别提供不同的电压，能够控制该字线所连接的第一晶体管T1和第二晶体管T2工作状态。

具体的，当对一根字线WL施加第一电压V1，且所述第一电压V1大于第一晶体管T1的阈值电压、小于第二晶体管T2的阈值电压时，则与所述字线WL连接的同一列第一晶体管T1被选中。进而，通过各个位线BL的不同电压，控制所选中的第一晶体管T1进行对应的操作。在一实施例中，所述第一电压大于0.4伏且小于1.5伏。

当所述存储器结构工作时，当对一根字线WL施加第二电压V2，且所述第二电压V2大于第二晶体管T2的阈值电压时，则与该字线WL连接的同一列第一晶体管T1被选中，而且与该字线WL连接的同一列第二晶体管T2也被选中。进而，通过各个位线BL的不同电压，控制所选中的第一晶体管T1和第二晶体管T2进行对应的操作。在一实施例中，所述第二电压大于1.5伏。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (21)

1.一种存储器结构的形成方法，其特征在于，包括：

提供衬底，所述衬底包括沿第一方向排列的若干相互平行的源掺杂区，相邻源掺杂区之间具有阱区，且相邻源掺杂区和阱区之间具有第一绝缘层；

在每个源掺杂区上形成若干相互分立的器件柱，在每个阱区上形成阱区层，在每个源掺杂区上，若干器件柱沿第二方向排列，所述第二方向垂直于第一方向，在相邻源掺杂区上，若干器件柱沿第一方向排列，每个器件柱包括位于衬底上的第一部和位于第一部上的第二部，所述阱区层与第一部的侧壁相接触，每个所述器件柱包括相对的第一侧壁和第二侧壁，所述第一侧壁和第二侧壁均平行于所述第二方向，且若干所述第一侧壁朝向相同；

对若干所述第一侧壁进行掺杂，在第一部内形成阈值电压调节区；

在形成所述阈值电压调节区之后，在相邻器件柱之间形成栅极结构，所述栅极结构沿第一方向横跨源掺杂区和阱区，所述栅极结构顶部表面高于或齐平与所述第一部顶部表面、且低于所述第二部顶部表面；

在形成栅极结构之后，在所述第二部内形成漏掺杂区；

在各个漏掺杂区顶部表面分别形成电容结构。

2.如权利要求1所述的存储器结构的形成方法，其特征在于，所述源掺杂区的掺杂类型为N⁺型；所述漏掺杂区的掺杂类型为N⁺型；所述阱区的掺杂类型为P⁺型；所述阱区层内具有阱掺杂离子，所述阱区层的掺杂类型为P⁺型。

3.如权利要求1所述的存储器结构的形成方法，其特征在于，所述源掺杂区和阱区的形成方法包括：提供初始基底，所述初始基底包括基底、位于基底表面的第一半导体层、以及位于所述第一半导体层表面的第二半导体层，所述初始基底包括沿第一方向排列的若干相互平行的第一区域，相邻第一区域之间具有第二区域；刻蚀第二区域的第二半导体层和第一半导体层，直至暴露出基底为止，在基底上形成平行于第二方向的器件层以及位于相邻器件层之间的第一沟槽，所述第一区域的第一半导体层形成所述源掺杂区；在所述器件层的侧壁和顶部表面形成第一绝缘膜；在形成所述第一绝缘膜之后，在所述第一沟槽内形成第三半导体层，所述第三半导体层的表面高于或齐平于所述源掺杂区顶部表面，低于或齐平于所述源掺杂区顶部表面的第三半导体层形成所述阱区。

4.如权利要求3所述的存储器结构的形成方法，其特征在于，所述第一半导体层内掺杂有N型离子；所述第二半导体层内掺杂有P型离子。

5.如权利要求3所述的存储器结构的形成方法，其特征在于，所述器件柱和所述阱区层的形成方法包括：在形成所述第三半导体层之后，去除高于第三半导体层表面的第一绝缘膜，形成位于第一半导体层侧壁的初始第一绝缘层；在所述初始第一绝缘层上和第三半导体层上形成第一牺牲层，所述第一牺牲层的顶部表面低于所述第二半导体层的顶部表面，所述第一牺牲层暴露出所述第二半导体层的顶部表面和部分侧壁表面；在形成所述第一牺牲层之后，在所述第二半导体层暴露出的侧壁和顶部表面形成第二牺牲层；在形成所述第二牺牲层之后，去除所述第一牺牲层并暴露出所述第二半导体层的侧壁；在暴露出所述第二半导体层的侧壁之后，以所述第二牺牲层为掩膜，在所述第三半导体层表面、初始第一绝缘层顶部表面和第二半导体层侧壁表面形成第四半导体层；在形成所述第四半导体层之后，去除所述第二牺牲层；在去除所述第二牺牲层之后，形成沿第二方向平行排列的若干第二绝缘层，所述若干第二绝缘层横跨所述第二半导体层和所述第四半导体层，所述第二绝缘层位于所述第二半导体层部分侧壁和部分顶部表面、以及第四半导体层表面；以所述第二绝缘层为掩膜，刻蚀所述第二半导体层、第四半导体层和初始第一绝缘层，直至暴露出第一半导体层表面为止，使所述第四半导体层形成阱区层，使初始第一绝缘层形成所述第一绝缘层，使所述第二半导体层形成所述器件柱，所述器件柱低于或齐平于所述第四半导体层顶部表面的部分为第一部，所述器件柱高于第四半导体层表面的部分为第二部。

6.如权利要求5所述的存储器结构的形成方法，其特征在于，当所述第三半导体层的表面高于所述第一半导体层顶部表面时，所述初始第一绝缘层还位于部分第二半导体层表面，所述阱区层还包括高于第一半导体层顶部表面的部分第三半导体层。

7.如权利要求5所述的存储器结构的形成方法，其特征在于，所述第一牺牲层的材料与第一绝缘层不同；所述第一牺牲层的材料与所述第二牺牲层的材料不同。

8.如权利要求1所述的存储器结构的形成方法，其特征在于，在垂直于所述衬底表面方向上，位于所述第一部内的所述阈值电压调节区的尺寸大于最小沟道长度。

9.如权利要求1所述的存储器结构的形成方法，其特征在于，对所述第一侧壁进行掺杂的工艺为离子注入工艺。

10.如权利要求9所述的存储器结构的形成方法，其特征在于，所述离子注入工艺的参数包括：注入离子包括P型离子，注入方向与衬底表面的第一夹角为10°～45°，注入剂量为1E12原子/平方厘米～1E15原子/平方厘米，注入深度为0.5纳米～3纳米。

11.如权利要求1所述的存储器结构的形成方法，其特征在于，所述第一侧壁表面的栅极结构用于形成第一晶体管，所述第二侧壁表面的栅极结构用于形成第二晶体管，所述第一晶体管的阈值电压小于第二晶体管的阈值电压。

12.如权利要求1所述的存储器结构的形成方法，其特征在于，所述栅极结构包括：位于器件柱侧壁和阱区层侧壁的栅介质层、以及位于栅介质层表面的栅极层。

13.如权利要求12所述的存储器结构的形成方法，其特征在于，所述栅介质层还位于所述源掺杂区表面和阱区表面。

14.如权利要求12所述的存储器结构的形成方法，其特征在于，所述栅介质层的材料包括氧化硅；所述栅极层的材料包括多晶硅。

15.如权利要求1所述的存储器结构的形成方法，其特征在于，所述电容结构包括：分别位于各个漏掺杂区顶部表面的第一电极层；分别位于各个所述第一电极层侧壁和顶部表面的第一介电层；位于所述第一介电层侧壁和顶部表面的第二电极层。

16.如权利要求15所述的存储器结构的形成方法，其特征在于，位于电容结构顶部表面的电互连结构；所述电互连结构包括位于所述第二电极层表面的若干相互分立的第二介电层，各个所述第二介电层分别位于各个器件柱上；位于所述第二介电层顶部表面的第三电极层。

17.如权利要求1所述的存储器结构的形成方法，其特征在于，在形成所述电容结构之前，还包括：在所述栅极结构顶部表面形成第三绝缘层，所述第三绝缘层还位于所述第二部的侧壁。

18.如权利要求17所述的存储器结构的形成方法，其特征在于，在形成所述第三绝缘层之后，对所述第二部顶部进行离子注入，形成所述漏掺杂区。

19.如权利要求1或18所述的存储器结构的形成方法，其特征在于，所述漏掺杂区的形成方法包括：在形成所述栅极结构之后，对暴露出的第二部侧壁进行离子注入。

20.一种采用如权利要求1至19任一项方法所形成的存储器结构，其特征在于，包括：

衬底，所述衬底包括沿第一方向排列的若干相互平行的源掺杂区，相邻源掺杂区之间具有阱区，且相邻源掺杂区和阱区之间具有第一绝缘层；

位于每个源掺杂区上的若干相互分立的器件柱，以及位于每个阱区上的阱区层，在每个源掺杂区上，若干器件柱沿第二方向排列，所述第二方向垂直于第一方向，在相邻源掺杂区上，若干器件柱沿第一方向排列，每个器件柱包括位于衬底上的第一部和位于第一部上的第二部，所述阱区层与第一部的侧壁相接触，每个所述器件柱包括相对的第一侧壁和第二侧壁，所述第一侧壁和第二侧壁均平行于所述第二方向，且若干所述第一侧壁朝向相同；

位于第一部的第一侧壁内的阈值电压调节区；

位于相邻器件柱之间的栅极结构，所述栅极结构沿第一方向横跨源掺杂区和阱区，所述栅极结构顶部表面高于或齐平与所述第一部顶部表面、且低于所述第二部顶部表面；

位于所述第二部内的漏掺杂区；

分别位于各个漏掺杂区顶部表面的电容结构。

21.一种如权利要求20所述的存储器结构的电路，其特征在于，包括：

若干字线；

若干位线；

若干呈阵列设置的晶体管组，每个晶体管组均包括第一晶体管和第二晶体管，所述第一晶体管的阈值电压小于第二晶体管的阈值电压，每个晶体管组还包括第一节点和第二节点，所述第一晶体管的源极与第二晶体管的源极连接至第一节点，所述第一晶体管的漏极与第二晶体管的漏极连接至第二节点；

位于同一行的晶体管组中，每个晶体管组中的第一晶体管的栅极与相邻晶体管组中的第二晶体管的栅极连接；

同一列的晶体管组中，若干第一晶体管的栅极连接至同一字线；

同一行的晶体管组中，若干第一节点连接至同一位线；

若干电容，各个晶体管组的第二节点分别与电容的第一电极连接，每个电容的第二电极接地。