KR100226780B1 - 디램 셀 제조방법 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 고집적 반도체 소자에 적합한 대용량 커패시터 및 고집적도 메모리에 적합하도록 한 디램 셀 제조방법에 관한 것으로 반도체 기판에 상부전극으로 사용하는 매몰층을 형성하는 공정과, 상기 기판상에 복수개의 필드 산화막을 형성하는는 공정과, 상기 기판 전면에 비정질 실리콘층을 형성하고, 열처리 하여 비정질 실리콘층을 결정화 시키는 공정과, 상기 비정질 실리콘층상의 상기 필드 산화막 사이에 두개의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 측면에 절연층 측벽을 형성하는 공정과, 상기 절연층 측벽을 마스크로 하여 불순물 이온주입을 통해 소오스/드레인 영역을 형성하는 공정과, 포토리소그래피 공정을 이용하여 상기 필드 산화막이 노출되도록 상기 비정질 실리콘을 식각하는 공정과, 상기 필드 산화막을 습식식각을 통해 제거하여 홀을 형성하는 공정과, 상기 홀 내부에 유전체막과 하부전극을 형성하고 홀 내부를 제 1 절연층으로 매립하여 커패시터를 형성하는 공정과, 폴리 실리콘층을 이용하여 상기 커패시터의 하부전극과 소오스 영역을 연결하는 공정과, 상기 게이트 전극을 포함한 전면에 평탄화용 제 2 절연층을 형성하는 공정과, 상기 드레인 영역 상측의 제 2 절연층을 식각하여 비트라인 콘택홀을 형성하는 공정과, 상기 비트라인 콘택상을 포함한 평탄화용 절연층상에 비트라인을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 특히 고집적 반도체 소자에 적합한 대용량 커패시터 및 고집적도 메모리에 적합하도록 한 디램 셀 제조방법에 관한 것이다.
일반적으로 디램은 MOS 기술을 이용하여 만들어지며 대용량, 저전력 그리고 보통 정도의 동작속도를 갖는 메모리 소자이다.
플립플롭에 정보가 저장되어 있는 SRAM과는 달리 디램은 작은 MOS 용량에 1과 0으로 충전되며, 일정시간이 지난후에 기억내용이 방전되므로 메모리 셀을 재충전 하여야 한다.
이것을 디램의 리프레쉬 동작이라고 하고, 각각의 메모리 셀은 적어도 2에서 10nS 간격으로 리프레쉬 되어야 하며, 그렇지 않으면 데이타는 소실된다.
또한, 디램이 고집적화 되면서 커패시터의 크기는 감소하는 반면, 셀당 필요로 하는 축전용량은 거의 변하지 않고 있다.
이하, 첨부된 도면을 참조하여 종래의 디램 셀 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래의 스택형 커패시터의 디램 셀 제조방법을 나타낸 공정 단면도이고, 도 2a 내지 도 2e는 종래의 트랜치형 커패시터의 디램 셀 제조방법을 나타낸 공정 단면도이다.
먼저, 종래의 스택형 커패시터의 디램 셀 제조방법은 도 1a에 도시한 바와같이 반도체 기판(1)에 p형 웰(2)을 형성하고, 상기 기판(1)상의 선택영역에 필드 산화막(3)을 형성하여 활성영역을 정의한 후, 활성영역상에 게이트 전극(4)을 형성한다.
이때, 상기 게이트 전극(4) 하부에 게이트 절연막을 형성하고, 상기 게이트 절연막은 산화막을 사용한다.
그리고 상기 게이트 전극(4)을 마스크로 하여 저농도 불순물 이온주입을 통해 기판(1)에 LDD 영역을 형성하고, 상기 게이트 전극(4) 측면에 제 1 절연층 측벽(5)을 형성한 후, 상기 제 1 절연층 측벽(5)을 마스크로 이용하여 고농도 불순물 이온주입을 통해 상기 기판(1)에 소오스/드레인 영역을 형성한다.
이어서, 도 1b에 도시한 바와같이 게이트 전극(4)을 포함한 전면에 평탄화용 제 2 절연층(6)을 형성한 후, 상기 소오스 영역 상측의 상기 제 2 절연층(6)을 선택적으로 제거하여 비트라인 콘택홀(7)을 형성한다.
이어, 도 1c에 도시한 바와같이 비트라인 콘택홀(7)을 포함한 상기 제 2 절연층(6)상에 제 3 절연층을 증착하고 에치백 공정을 이용하여 상기 비트라인 콘택홀(7) 측면에 제 3 절연층 측벽(8)을 형성한다. 그리고 상기 비트라인 콘택홀(7)을 포함한 상기 제 2 절연층(6)상에 제 1 폴리 실리콘층을 증착하고 패터닝하여 비트라인(9)을 형성한다. 이때, 상기 제 3 절연층 측벽(8)을 산화막을 사용한다.
이어서, 상기 비트라인(9)를 포함한 상기 제 2 절연층(6)상에 제 4 절연층(10)을 형성하고 평탄화 한후, 상기 제 4 절연층(10)상에 제 5 절연층(11)을 형성한다.
이어, 도 1d에 도시한 바와같이 포토리소그래피(Photolithgraphy) 공정을 이용하여 상기 드레인 영역상의 기판(1) 표면이 노출되도록 제 2, 제 4, 제 5 절연층(6)(10)(11)을 일정폭으로 제거하여 콘택홀(12)을 형성한다.
그리고 상기 콘택홀(12)을 포함한 제 5 절연층(11)상에 제 6 절연층을 증착한 후, 에치백 공정을 이용하여 상기 콘택홀(12) 측면에 제 6 절연층 측벽(13)을 형성한다.
이어서, 도 1e에 도시한 바와같이 콘택홀(12)을 포함한 제 5 절연층(11)상에 제 2 폴리 실리콘층(14)을 형성하고 평탄화 한후, 상기 제 2 폴리 실리콘층(14)상에 제 7 절연층(15)을 형성한다. 그리고 포토리소그래피 공정을 이용하여 드레인 영역 상측의 상기 제 2 폴리 실리콘층(14) 및 제 7 절연층(15)을 일정폭으로 패터닝한다.
이어, 상기 제 5 절연층(11)을 포함한 제 7 절연층(15)상에 제 3 폴리 실리콘층(16)을 형성하고, 에치백 공정을 이용하여 상기 제 2 폴리 실리콘층(14) 및 제 7 절연층(15) 측면에 제 3 폴리 실리콘층 측벽(16a)을 형성한다.
이어서, 도 1f에 도시한 바와같이 식각공정을 통해 상기 제 7 절연층(15)을 제거한 후, 실린더 모양의 커패시터 하부전극을 형성한다. 그리고 상기 제 2 폴리 실리콘층(14)과 제 3 폴리 실리콘층 측벽(16a) 및 제 5 절연층(11)상에 유전물질을 증착하여 유전체막(17)을 형성하고, 상기 유전체막(17)상에 제 4 폴리 실리콘층(18)을 증착한 후, 패터닝 하여 커패시터의 상부전극을 형성하므로 스택형 커패시터를 갖는 디램 셀을 완성한다.
한편, 종래의 트랜치형 커패시터의 디램 셀 제조방법은 도 2a에 도시한 바와같이 반도체 기판(20)에 p형 웰(21)을 형성하고, 상기 기판(20)상의 선택영역에 필드 산화막(22)을 형성하여 활성영역을 정의한 후, 활성영역상에 게이트 전극(23)을 형성한다. 이때, 상기 게이트 전극(23) 하부에 게이트 절연막을 형성하고, 상기 게이트 절연막은 산화막을 사용한다.
그리고 상기 게이트 전극(23)을 마스크로 하여 저농도 불순물 이온주입을 통해 기판(20)에 LDD 영역을 형성하고, 상기 게이트 전극(23) 측면에 제 1 절연층 측벽(24)을 형성한 후, 상기 제 1 절연층 측벽(24)을 마스크로 이용하여 고농도 불순물 이온주입을 통해 상기 기판(20)에 소오스/드레인 영역을 형성한다.
이어서, 도 2b에 도시한 바와같이 드레인 영역측의 상기 기판(20)을 일정 폭을 갖도록 트랜치(25)을 형성한 후, 상기 트랜치(25) 둘레에 제 2 절연층(26)을 형성한다.
이어, 도 2c에 도시한 바와같이 트랜치(25)를 포함한 전면에 제 1 폴리 실리콘층(27)을 증착하고 패터닝 통해 드레인 영역과 연결되도록 하여 커패시터의 하부전극을 형성한다. 그리고 상기 제 1 폴리 실리콘층(27)상에 유전물질을 증착하여 유전체막(28)을 형성하고, 상기 유전체막(28)상에 제 2 폴리 실리콘층(29)을 증착하고 패터닝 하여 커패시터의 상부전극을 형성한다.
이어서, 도 2d에 도시한 바와같이 제 2 폴리 실리콘층(29) 및 게이트 전극(23)상에 제 3 절연층(30)을 형성하여 평탄화 한후, 상기 소오스 영역 상측의 기판(20) 표면이 노출되도록 상기 제 3 절연층(30)을 식각하여 비트라인 콘택홀(31)을 형성한다.
이어, 도 2e에 도시한 바와같이 비트라인 콘택홀(31)을 포함한 제 3 절연층(30)상에 제 4 절연층을 증착하고 에치백 공정을 이용하여 상기 비트라인 콘택홀(31) 측면에 제 4 절연층 측벽(32)을 형성한다. 그리고 상기 비트라인 콘택홀(31)을 포함한 제 3 절연층(30)상에 제 3 폴리 실리콘층을 형성하고 일정간격을 갖도록 패터닝하여 비트라인(33)을 형성하므로 트랜치형 커패시터를 갖는 디램 셀을 완성한다.
그러나 상기와 같은 종래의 디램 셀 제조방법에 있어서는 다음과 같은 문제점이 있었다.
첫째, 스택형 커패시터를 갖는 디램 셀에 있어서는 제한된 면적에서 용량의 확보를 위해 커패시터를 높이를 증가 시켜야 하므로 3차원 구조의 복잡한 커패시터을 제조하기 위해서는 많은 마스크와 포토 공정 및 식각공정이 필요하며, 커패시터의 높이가 증가함에 따라 셀 이외의 주변부와 단차가 심하였다.
둘째, 트랜치형 커패시터를 갖는 디램 셀에 있어서는 기판에 수μm의 깊이로 트랜치를 파야 하므로 기존의 장비로는 식각공정이 불가능하고, 식각공정에 의해 셀간의 용량의 절대값의 편차가 크다.
본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로 기판에 깊은 트랜치 형성을 위한 식각공정을 사용하지 않고, 용량이 큰 커패시터와 소자의 단채널 효과를 억제하는 고집적 메모리 구현에 적당하도록 한 디램 셀 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f는 종래의 스택형 커패시터의 디램 셀 제조방법을 나타낸 공정 단면도
도 2a 내지 도 2e는 종래의 트랜치형 커패시터의 디램 셀 제조방법을 나타낸 공정 단면도
도 3a 내지 도 3h는 본 발명의 디램 셀 제조방법을 나타낸 공정 단면도
*도면의 주요부분에 대한 부호의 설명*
40 : 반도체 기판41 : 매몰층
42 : 제 1 절연층43 : 제 2 절연층
44 : 필드 산화막45 : 비정질 실리콘층
45a : 결정 비정질 실리콘층46 : 제 3 절연층
47 : 제 1 전도층47a : 게이트 전극
48 : 제 4 절연층49 : 제 5 절연층 측벽
50 : 포토레지스트 패턴51 : 비아 홀
52 : 유전체막53 : 제 2 전도층
54 : 제 6 절연층55 : 제 3 전도층
56 : 제 7 절연층57: 비트라인 콘택홀
58 : 제 8 절연층 측벽59 : 비트라인
상기와 같은 목적을 달성하기 위한 본 발명의 디램 셀 제조방법은 반도체 기판에 상부전극으로 사용하는 매몰층을 형성하는 공정과, 상기 기판상에 복수개의 필드 산화막을 형성하는는 공정과, 상기 기판 전면에 비정질 실리콘층을 형성하고, 열처리 하여 비정질 실리콘층을 결정화 시키는 공정과, 상기 비정질 실리콘층상의 상기 필드 산화막 사이에 두개의 게이트 전극을 형성하는 공정과, 상기 게이트 전극 측면에 절연층 측벽을 형성하는 공정과, 상기 절연층 측벽을 마스크로 하여 불순물 이온주입을 통해 소오스/드레인 영역을 형성하는 공정과, 포토리소그래피 공정을 이용하여 상기 필드 산화막이 노출되도록 상기 비정질 실리콘을 식각하는 공정과, 상기 필드 산화막을 습식식각을 통해 제거하여 홀을 형성하는 공정과, 상기 홀 내부에 유전체막과 하부전극을 형성하고 홀 내부를 제 1 절연층으로 매립하여 커패시터를 형성하는 공정과, 폴리 실리콘층을 이용하여 상기 커패시터의 하부전극과 소오스 영역을 연결하는 공정과, 상기 게이트 전극을 포함한 전면에 평탄화용 제 2 절연층을 형성하는 공정과, 상기 드레인 영역 상측의 제 2 절연층을 식각하여 비트라인 콘택홀을 형성하는 공정과, 상기 비트라인 콘택상을 포함한 평탄화용 절연층상에 비트라인을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 디램 셀 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.
도 3a 내지 도 3h는 본 발명의 디램 셀 제조방법을 나타낸 공정 단면도이다.
도 3a에 도시한 바와같이 반도체 기판(40)에 이온주입을 통해 커패시터의 상부전극으로 사용하기 위한 N형 매몰층(41)을 형성한다. 이때, 상기 반도체 기판(40)은 P형 실리콘 기판을 사용한다.
여기서, 상기 매몰층(41)은 P형 기판(40)과 PN 접합을 형성하므로 기판(40)과 상부전극 및 후 공정에서 형성될 하부전극과 상부전극을 전기적으로 분리 시킨다.
그리고 LPCVD 장비를 이용하여 상기 기판(40)상에 제 1, 제 2 절연층(42)(43)을 차례로 형성하고, 포토리소그래피 공정을 이용하여 필드 산화막을 정의한 후, 상기 제 1, 제 2 절연층(42)(43)을 패터닝한다.
이때, 상기 제 1 절연층(42)은 산화막을 사용하고, 상기 제 2 절연층(43)은 질화막을 사용한다.
이어서, 도 3b에 도시한 바와같이 열공정을 통해 복수개의 필드 산화막(44)을 형성한 후, 상기 제 1, 제 2 절연층(42)(43)을 제거한다. 그리고 상기 필드 산화막(44)을 포함한 기판(40) 전면에 LPCVD 방법을 이용하여 비정질 실리콘층(45)을 증착한다.
이어, 도 3c에 도시한 바와같이 열처리 공정을 통해 상기 비정질 실리콘층(45)이 상기 기판(40)의 실리콘을 결정핵으로 한 에피택셜(Epitaxial) 성장법에 의해 결정 비정질 실리콘층(45a)을 형성한다. 이때, 상기 비정질 실리콘층(45)은 상기 필드 산화막(44)의 양측에서 에피택셜 성장이 이루어지므로 필드 산화막(44) 중간부분에서 그레인-바운더리(Grain-Boundary)가 형성된다.
그리고 상기 결정 비정질 실리콘층(45a)상에 제 3 절연층(46)을 형성한다. 이때, 상기 제 3 절연층(46)은 게이트 산화막으로 사용한다.
이어서, 도 3d에 도시한 바와같이 제 3 절연층(46)상에 제 1 전도층(47)과 제 4 절연층(48)을 차례로 형성하고, 포토리소그래피 공정을 이용하여 상기 제 1 전도층(47) 및 제 4 절연층(48)을 패터닝하여 복수개의 게이트 전극(47a)을 형성한다. 이때, 상기 게이트 전극(47a)은 상기 필드 산화막(44) 사이에 두개의 게이트 전극(47a)을 형성하며, 상기 게이트 전극(47a)은 워드라인으로 이용한다.
그리고 상기 제 4 절연층(48)을 포함한 제 3 절연층(46)상에 제 5 절연층을 증착하고 건식식각하여 상기 제 4 절연층(48) 및 게이트 전극(47a) 측면에 제 5 절연층 측벽(49)을 형성한다.
이어서, 도 3e에 도시한 바와같이 게이트 전극(47a)을 포함한 제 3 절연층(46)상에 포토레지스트를 증착하고, 노광 및 현상공정을 이용하여 포토레지스트 패턴(50)을 형성한 후, 상기 포토레지스트 패턴(50)을 마스크로 이용하여 상기 필드 산화막(44) 표면이 노출되도록 상기 제 3 절연층(46) 및 결정 비정질 실리콘층(45a)을 식각한다.
그리고 상기 포토레지스트 패턴(50)를 마스크로 이용하여 습식식각을 통해 상기 필드 산화막(44)을 제거하여 비아 홀(51)을 형성한다.
이어, 도 3f에 도시한 바와같이 포토레지스트 패턴(50)을 제거한 후, 상기 비아 홀(51)을 포함한 전면에 유전물질을 증착하여 유전체막(52)을 형성하고, 상기 유전체막(52)상에 하부전극으로 이용되는 제 2 전도층(53)을 형성한다.
그리고 상기 제 2 전도층(53)상에 제 6 절연층(54)을 형성한 후, 상기 유전체막(52)와 제 2 전도층(53)을 상기 비아 홀(51) 둘레에만 남도록 식각하고, 상기 제 6 절연층(54)은 비아 홀(51)에 매립되도록 한다.
이때, 상기 제 3 절연층(46)은 게이트 전극(47a) 및 제 5 절연층 측벽(49) 하부에만 남도록 제거한다.
이어서, 도 3g에 도시한 바와같이 게이트 전극(47a) 및 제 5 절연층 측벽(49)을 마스크로 이용하여 불순물 이온주입을 통해 소오스/드레인 영역을 형성한 후, 상기 게이트 전극(47a)을 포함한 전면에 제 3 전도층(55)을 형성한다.
이때, 상기 소오스 영역과 커패시터의 하부전극으로 이용되는 제 2 전도층(53)은 상기 제 3 전도층(55)에 의해 연결되며, 상기 제 3 전도층(55)은 도핑된 폴리 실리콘층을 이용한다.
그리고 상기 제 3 전도층(55)상에 제 7 절연층(56)을 형성하여 평탄화 한후, 상기 포토리소그래피 공정을 이용하여 상기 드레인 영역이 노출되도록 상기 제 7 절연층(56)을 식각하여 비트라인 콘택홀(57)을 형성한다.
이어, 도 3h에 도시한 바와같이 비트라인 콘택홀(57)을 포함한 제 7 절연층(56)상에 제 8 절연층을 증착하고 에치백 공정을 이용하여 상기 비트라인 콘택홀(57) 측면에 제 8 절연층 측벽(58)을 형성한다.
그리고 상기 비트라인 콘택홀(57)을 포함한 전면에 제 4 전도층을 형성하여 비트라인(59)을 형성한다.
이상에서 설명한 바와같이 본 발명의 디램 셀 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 커패시터의 상부전극을 기판내에 형성하여 상부전극의 결함에 의한 용량의 누설전류를 감소 시킬 수 있다. 또한 필드 산화막을 식각하여 형성한 비아 홀 내부에 하부전극를 형성하므로 셀부와 주변부의 단차를 대폭 감소 시킬 수 있어 포토 공정의 마진을 향상 시킬 수 있다.
둘째, 적층형 커패시터를 형성하기 위한 마스크와 포토 공정 및 식각공정을 단축 시킬수 있어 공정기간의 단축 및 평탄화 공정에 유리하며, 공정 단축에 따라 제작 비용을 절감 시킬 수 있다.
섯째, 트랜지스터의 채널 길이를 보다 크게 확보하므로 소자의 크기를 감소 시킬 수 있고, 크기 감소에 따라 숏 채널 효과를 억제 시킬 수 있다.
Claims (6)
- 반도체 기판에 상부전극으로 사용하는 매몰층을 형성하는 공정과;상기 기판상에 복수개의 필드 산화막을 형성하는는 공정과;상기 기판 전면에 비정질 실리콘층을 형성하고, 열처리 하여 비정질 실리콘층을 결정화 시키는 공정과;상기 비정질 실리콘층상의 상기 필드 산화막 사이에 두개의 게이트 전극을 형성하는 공정과;상기 게이트 전극 측면에 절연층 측벽을 형성하는 공정과;상기 절연층 측벽을 마스크로 하여 불순물 이온주입을 통해 소오스/드레인 영역을 형성하는 공정과;포토리소그래피 공정을 이용하여 상기 필드 산화막이 노출되도록 상기 비정질 실리콘을 식각하는 공정과;상기 필드 산화막을 습식식각을 이용하여 제거하여 홀을 형성하는 공정과;상기 홀 내부에 유전체막과 하부전극을 형성하고 홀 내부를 제 1 절연층으로 매립하여 커패시터를 형성하는 공정과;폴리 실리콘층을 이용하여 상기 커패시터의 하부전극과 소오스 영역을 연결하는 공정과;상기 게이트 전극을 포함한 전면에 평탄화용 절연층을 형성하는 공정과;상기 드레인 영역 상측의 평탄화용 절연층을 식각하여 비트라인 콘택홀을 형성하는 공정과;상기 비트라인 콘택상을 포함한 평탄화용 절연층상에 비트라인을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 디램 셀 제조방법.
- 제 1 항에 있어서,상기 반도체 기판은 P형 실리콘 기판을 사용하는 것을 특징으로 하는 디램 셀 제조방법.
- 제 1 항에 있어서,상기 매몰층은 N형임을 특징으로 하는 디램 셀 제조방법.
- 제 1 항에 있어서,상기 비정질 실리콘층은 상기 기판을 결정핵으로 한 에피택셜 성장법에 의해 결정화됨을 특징으로 하는 디램 셀 제조방법.
- 제 4 항에 있어서,상기 에피택셜 성장법에 의해 필드 산화막의 중간 부분에 그레인 바운더리가 형성됨을 특징으로 하는 디램 셀 제조방법.
- 제 1 항에 있어서,상기 게이트 전극은 워드라인으로 이용함을 특징으로 하는 디램 셀 제조방법.
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|---|---|---|---|
| KR1019970006260A KR100226780B1 (ko) | 1997-02-27 | 1997-02-27 | 디램 셀 제조방법 |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019970006260A KR100226780B1 (ko) | 1997-02-27 | 1997-02-27 | 디램 셀 제조방법 |
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1997
- 1997-02-27 KR KR1019970006260A patent/KR100226780B1/ko not_active IP Right Cessation
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