KR100855273B1 - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 69
- 239000012535 impurity Substances 0.000 claims abstract description 56
- 238000000034 method Methods 0.000 claims abstract description 48
- 230000008569 process Effects 0.000 claims abstract description 31
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 229920005591 polysilicon Polymers 0.000 claims abstract description 26
- 238000000151 deposition Methods 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims description 30
- 229910021472 group 8 element Inorganic materials 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000011065 in-situ storage Methods 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 abstract description 6
- 230000005012 migration Effects 0.000 abstract 1
- 238000013508 migration Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 72
- 238000002425 crystallisation Methods 0.000 description 5
- 230000008025 crystallization Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- -1 preferably Inorganic materials 0.000 description 1
- 230000008719 thickening Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
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Abstract
본 발명은 게이트 물질 중의 하나인 폴리실리콘막을 형성하는 것을 포함하는 반도체 소자의 제조방법에 있어서, 상기 폴리실리콘막의 형성은, 반도체기판 상에 비정질 실리콘막을 증착하는 단계와, 상기 비정질 실리콘막에 대해 8족 원소를 사용하여 고농도 불순물 이온주입을 수행하는 단계 및 상기 이온주입된 비정질 실리콘막에 대해 열 공정을 수행하는 단계로 수행하는 것을 특징으로 한다.
Description
도 1은 종래의 문제점을 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
210: 반도체기판 220: 게이트 절연막
230: 비정질 실리콘막 231: 결정화된 폴리실리콘막
240: 게이트 금속막 250: 게이트 하드마스크막
260: 게이트
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 게이트 물질인 폴리실리콘막 내의 씸(seam) 이동을 억제할 수 있는 반도체 소자의 제조방법을 개시한다.
최근, 개발되고 있는 반도체 소자의 디자인 룰(design rule)이 감소됨에 따라 그에 대응해서 채널 길이도 감소되고 있는 실정이다. 그 결과, 특정한 소자에서 요구하는 문턱전압(Vt) 타겟을 구현함에 있어서 공정 및 소자적으로 기존의 평면 트랜지스터 구조로는 그 한계에 부딪히고 있다.
그 결과, 특정한 소자에서 요구하는 리프레쉬(refresh)의 특성을 향상시키기 위해서 3차원 구조의 게이트(Gate)를 갖는 트랜지스터, 즉, 반도체기판을 식각(recess)해서 유(Ｕ) 타입 또는 벌브(bulb) 타입의 홈을 형성한 후, 상기 형 홈 상에 게이트(이하, 리세스 게이트)가 형성되는 구조의 트랜지스터에 대한 연구가 활발히 진행되고 있다.
상기와 같은 리세스 게이트는, 식각된 기판 부분을 채널로 사용함으로서, 채널 길이를 확보할 수 있기 때문에 전형적인 평면 게이트에 비해 유효 채널 길이(effective channel length)를 증가시킬 수 있으므로 기판의 도핑 농도를 줄일 수 있어 소자의 리프레쉬 특성을 향상시키는 장점을 가지고 있다.
일반적으로, 게이트 전극 물질로는 비정질 폴리실리콘막을 사용하고 되는데, 그 이유는, 큰 결정화를 갖는 폴리실리콘막은 식각 공정시 식각이 제대로 이루어지지 않게 되어, 잔류성 결함(residue defect), 또는, 스텝 커버리지(step coverage)의 문제, 그리고, 증착 장비의 파티클(particle) 발생율 증가의 문제점을 안고 있기 때문이다.
한편, 종래의 리세스 게이트는, 그 구조 특성상, 비정질 폴리실리콘막 증착시, 상기 홈 내에 폴리실리콘막이 완전히 증착되지 않아 상기 홈 내에 씸(seam)이 발생하게 되는데, 이러한 씸은, 도 1에 도시된 바와 같이, 후속의 열 공정 진행시 비정질 폴리실리콘막의 결정화가 이루어지면서 실리콘 원자의 이동으로 인해 채널 영역을 이동시키게 된다.
특히, P형 비정질 폴리실리콘막을 증착하는 경우, P형 비정질 폴리실리콘막 내의 불순물 도핑 농도에 따라 씸의 이동률(moving rate)이 달라지게 되는데, 후속의 추가적인 이온주입을 가능케 하기 위해 P형 폴리실리콘막의 불순물 도핑 농도를 낮게 가져가는 경우, 후속의 열 공정 진행시 씸의 이동률은 더욱 증가하게 된다.
이처럼, 열 공정에 의하여 채널 영역으로 이동하는 씸은 게이트 절연막이 두꺼워지는 현상을 발생시키게 되고, 이는, 소자의 신뢰성 및 동작에 치명적인 영향을 주게 된다.
본 발명은 열 공정에 의한 폴리실리콘막 내의 씸 이동을 억제하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 폴리실리콘막을 형성하는 것을 포함하는 반도체 소자의 제조방법에 있어서, 상기 폴리실리콘막의 형성은, 반도체기판 상에 비정질 실리콘막을 증착하는 단계; 상기 비정질 실리콘막에 대해 8족 원소를 사용하여 고농도 불순물 이온주입을 수행하는 단계; 및 상기 이온주입된 비정질 실리콘막에 대해 열 공정을 수행하는 단계;로 수행하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 반도체기판은 게이트 형성 영역을 갖는 홈이 구비된 것을 포함한다.
상기 비정질 실리콘막은 비도핑된 비정질 실리콘막, 또는, N형 불순물이 도핑된 비정질 실리콘막인 것을 포함한다.
삭제
상기 8족 원소는 He 또는 Ar 인 것을 포함한다.
상기 반도체기판 상에 비정질 실리콘막을 증착하는 단계와, 상기 비정질 실리콘막에 대해 8족 원소를 사용하여 고농도 불순물 이온주입을 수행하는 단계는 인-시튜로 수행하는 것을 포함한다.
상기 비정질 실리콘막에 대해 고농도 불순물 이온주입을 수행하는 단계 후, 상기 이온주입된 비정질 실리콘막에 대해 열 공정을 수행하는 단계 전에 상기 이온주입된 비정질 실리콘막에 대해 추가적인 불순물 이온주입을 수행하는 단계;를 더 포함한다.
상기 추가적인 불순물 이온주입은 N형 또는 P형 불순물을 사용하여 수행하는 것을 포함한다.
또한, 본 발명은, 게이트 형성 영역을 갖는 홈이 구비된 반도체기판 상에 게이트 절연막을 형성하는 단계; 상기 홈이 매립되도록 게이트 절연막 상에 비정질 실리콘막을 증착하는 단계; 상기 비정질 실리콘막에 대해 고농도 불순물 이온주입을 수행하는 단계; 상기 이온주입된 비정질 실리콘막에 대해 추가적인 불순물 이온주입을 수행하는 단계; 및 상기 추가적인 불순물 이온주입이 비정질 실리콘막을 포함한 기판 결과물에 대해 열 공정을 수행하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 비정질 실리콘막은 비도핑된 비정질 실리콘막 또는 N형 불순물이 도핑된 비정질 실리콘막인 것을 포함한다.
상기 고농도 불순물 이온주입은 8족 원소를 사용하여 수행하는 것을 포함한다.
상기 8족 원소는 He 또는 Ar 인 것을 포함한다.
상기 추가적인 불순물 이온주입은 N형 또는 P형 불순물을 사용하여 수행하는 것을 포함한다.
상기 홈이 매립되도록 게이트 절연막 상에 비정질 실리콘막을 증착하는 단계와, 상기 비정질 실리콘막에 대해 고농도 불순물 이온주입을 수행하는 단계는 인-시튜로 수행하는 것을 포함한다.
상기 추가적인 불순물이 이온주입된 비정질 실리콘막을 포함한 기판 결과물에 대해 열 공정을 수행하는 단계 후, 상기 열 공정이 진행된 기판 결과물 상에 게이트 금속막 및 게이트 하드마스크막을 형성하는 단계;를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 홈이 구비된 반도체기판 상에 게이트용 폴리실리콘막을 형성하되, 증착된 비정질 실리콘막에 대해 고농도 불순물, 바람직하게는, 8족 원소인 He 또는 Ar 가스를 사용하여 이온주입을 수행한 후, 결정화시켜 형성한다.
이와 같이, 비정질 실리콘막 내에 고농도 불순물을 주입하게 되면, 상기의 고농도 불순물들이 비정질 실리콘막 내에 쌓이게 되면서, 이로 인해, 후속의 열 공정시 홈의 구조 특징상 폴리실리콘막 내에 발생된 씸의 이동을 억제할 수 있다.
그러므로, 본 발명은 비정질 실리콘막 내에 8족의 원소인 He 또는 Ar의 불순물을 이온주입함에 따라, 이로 인해, 열 공정에 따른 폴리실리콘막의 결정화에 의한 씸의 이동을 억제할 수 있어 소자의 동작시 누설전류의 유발 및 소자 페일(fail)을 방지할 수 있게 된다.
자세하게, 도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a을 참조하면, 반도체기판(210)을 식각하여 게이트 형성 영역을 갖는 홈(H)을 형성한 후, 상기 홈을 포함한 반도체기판(210) 상에 게이트 절연막(220)을 형성한다.
그런다음, 상기 게이트 절연막(220)이 형성된 홈(H)이 매립되도록 상기 게이트 절연막(220) 상에 비정질 실리콘막(230)을 증착한다.
여기서, 상기 비정질 실리콘막(230)은 비도핑된 비정질 실리콘막, 또는, N형 불순물이 도핑된 비정질 실리콘막으로 증착한다.
이때, 상기 비정질 실리콘막(230) 증착시, 홈의 구조 특징상 비정질 실리콘막 내에 씸(seam)이 발생하게 된다.
도 2b를 참조하면, 상기 비정질 실리콘막(230)에 대해 고농도 불순물 이온주입을 수행한다.
이때, 상기 고농도 불순물 이온주입은 8족 원소를 사용하되, 바람직하게는, He 또는 Ar를 사용해서 인-시튜(in-situ)로 수행하여 비정질 실리콘막의 전기적인 특성을 변화시키지 않도록 한다.
도 2c를 참조하면, 상기 고농도 불순물 이온주입으로 인해 He 또는 Ar 가스가 비정질 실리콘막 내에 쌓인 상태에서, 추가적인 불순물 이온주입을 수행한다.
이때, 상기 추가적인 불순물 이온주입은 N형 또는 P형 불순물을 사용하여 수행한다.
도 2d를 참조하면, 상기 추가적인 불순물 이온주입이 비정질 실리콘막(230)을 포함한 기판 결과물에 대해 불순물의 활성화를 위한 열 공정을 수행하여 상기 비정질 실리콘막을 결정화시킨다.
이때, 상기 열 공정 진행시, 상기 결정화가 이루어진 폴리실리콘막(231) 내에는 He 또는 Ar 불순물이 이온주입되었으므로, 이로 인해, 상기 폴리실리콘막(231) 내의 씸은 이동하지 않게 된다.
구체적으로는, 불순물의 활성화를 위한 열 공정 진행시, 홈의 구조 특징상 비정질 실리콘막 내에 발생된 씸은 채널영역으로 이동하는 특성을 갖고 있는데, 본 발명에서는 비정질 실리콘막 내에 He 또는 Ar 불순물을 이온주입시켜, 이러한 불순물을 통해 열 공정에 의한 씸의 이동을 방지할 수 있게 된다.
도 2e를 참조하면, 상기 열 공정이 진행된 기판 결과물 상에 게이트 금속 막(240)과 게이트 하드마스크막(250)을 차례로 형성한 후, 상기 게이트 하드마스크막(250)과 게이트 금속막(240) 및 결정화된 폴리실리콘막(231), 그리고, 상기 게이트 절연막(220)을 식각하여 상기 홈(H)을 포함한 게이트 형성 영역 상에 리세스 게이트(260)를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명의 실시예에 따른 반도체 소자를 제조한다.
이상, 본 발명의 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통사의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은, 홈이 구비된 반도체기판 상에 게이트용 폴리실리콘막을 형성하되, 비정질 실리콘막에 대해 고농도 불순물, 바람직하게는, 8족 원소인 He 또는 Ar 가스를 사용하여 이온주입을 수행하여 불순물들이 비정질 실리콘막 내에 쌓이게 함으로써, 이를 통해, 열 공정시 폴리실리콘막 내에 발생된 씸의 이동을 억제할 수 있다.
Claims (15)
- 폴리실리콘막을 형성하는 것을 포함하는 반도체 소자의 제조방법에 있어서,상기 폴리실리콘막의 형성은,반도체기판 상에 비정질 실리콘막을 증착하는 단계;상기 비정질 실리콘막에 대해 8족 원소를 사용하여 고농도 불순물 이온주입을 수행하는 단계; 및상기 이온주입된 비정질 실리콘막에 대해 열 공정을 수행하는 단계;로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 반도체기판은 게이트 형성 영역을 갖는 홈이 구비된 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 비정질 실리콘막은 비도핑된 비정질 실리콘막, 또는, N형 불순물이 도핑된 비정질 실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 8족 원소는 He 또는 Ar 인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 반도체기판 상에 비정질 실리콘막을 증착하는 단계와, 상기 비정질 실리콘막에 대해 8족 원소를 사용하여 고농도 불순물 이온주입을 수행하는 단계는 인-시튜로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 비정질 실리콘막에 대해 고농도 불순물 이온주입을 수행하는 단계 후, 상기 이온주입된 비정질 실리콘막에 대해 열 공정을 수행하는 단계 전에 상기 이온주입된 비정질 실리콘막에 대해 추가적인 불순물 이온주입을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 추가적인 불순물 이온주입은 N형 또는 P형 불순물을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 게이트 형성 영역을 갖는 홈이 구비된 반도체기판 상에 게이트 절연막을 형성하는 단계;상기 홈이 매립되도록 게이트 절연막 상에 비정질 실리콘막을 증착하는 단계;상기 비정질 실리콘막에 대해 고농도 불순물 이온주입을 수행하는 단계;상기 이온주입된 비정질 실리콘막에 대해 추가적인 불순물 이온주입을 수행하는 단계; 및상기 추가적인 불순물 이온주입이 비정질 실리콘막을 포함한 기판 결과물에 대해 열 공정을 수행하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 비정질 실리콘막은 비도핑된 비정질 실리콘막 또는 N형 불순물이 도핑된 비정질 실리콘막인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 고농도 불순물 이온주입은 8족 원소를 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 11 항에 있어서,상기 8족 원소는 He 또는 Ar 인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 추가적인 불순물 이온주입은 N형 또는 P형 불순물을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 홈이 매립되도록 게이트 절연막 상에 비정질 실리콘막을 증착하는 단계와, 상기 비정질 실리콘막에 대해 고농도 불순물 이온주입을 수행하는 단계는 인-시튜로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서,상기 추가적인 불순물이 이온주입된 비정질 실리콘막을 포함한 기판 결과물에 대해 열 공정을 수행하는 단계 후, 상기 열 공정이 진행된 기판 결과물 상에 게이트 금속막 및 게이트 하드마스크막을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070030512A KR100855273B1 (ko) | 2007-03-28 | 2007-03-28 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070030512A KR100855273B1 (ko) | 2007-03-28 | 2007-03-28 | 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100855273B1 true KR100855273B1 (ko) | 2008-09-01 |
Family
ID=40022083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070030512A KR100855273B1 (ko) | 2007-03-28 | 2007-03-28 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100855273B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7883965B2 (en) | 2006-07-31 | 2011-02-08 | Hynix Semiconductor Inc. | Semiconductor device and method for fabricating the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980069280A (ko) * | 1997-02-27 | 1998-10-26 | 문정환 | 디램 셀 제조방법 |
| KR20050065172A (ko) * | 2003-12-24 | 2005-06-29 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
-
2007
- 2007-03-28 KR KR1020070030512A patent/KR100855273B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980069280A (ko) * | 1997-02-27 | 1998-10-26 | 문정환 | 디램 셀 제조방법 |
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| US8933509B2 (en) | 2006-07-31 | 2015-01-13 | SK Hynix Inc. | Semiconductor device and method for fabricating the same |
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