TWI639195B - 用於電晶體裝置之應力記憶技術 - Google Patents

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翠琴 許
濤 王
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Abstract

本發明揭露用於應力記憶技術之方法和以此方法製備之電晶體裝置。在一個說明性實施例中，本公開內容涉及製造具有基板和設置在基板上方之閘極結構的NMOS電晶體裝置的方法，該基板具有至少部分在閘極結構下方的通道區，該製造包括：執行氮離子植入製程，藉由植入氮離子到基板，從而在該基板形成應力區，該應力區域由通道區分隔開，其中，該應力區具有應力區深度；在NMOS電晶體裝置之上形成覆蓋材料層；以及在覆蓋材料層就位後，進行應力成形退火製程，從而在應力區形成疊差。在另一個實施例中，非晶化離子植入在氮離子植入之前、之後或一起執行。

Description

用於電晶體裝置之應力記憶技術
本公開大致上係涉及半導體裝置，以及涉及在製造電晶體裝置時可以採用的各種應力記憶技術。
在製造先進積體電路(如CPU、儲存設備、特殊用途積體電路(application specific integrated circuits,ASIC))時，需要根據指定的電路佈局，在給定的晶片區域中形成大量的電路元件，其中場效電晶體(NMOS和PMOS電晶體)是在製造這種積體電路裝置中使用的電路元件的重要類型。場效電晶體(不論是NMOS電晶體或PMOS電晶體)典型地包括在半導體基板上形成並由通道區分隔開的摻雜源極和汲極區。閘極絕緣層位於通道區之上且導電性閘電極位於該閘極絕緣層的上方。藉由施加適當的電壓到閘電極，通道區變成導通並允許電流從源極區流向汲極區。
裝置設計者不斷地受到壓力，以增加電晶體及使用這樣的電晶體的積體電路產品的操作速度和電性效能。鑑於目前電晶體裝置的閘極長度(源極區和汲極區之間的距離)可以是大約20-50奈米，並考慮到在將來預計會 進一步縮小，故裝置設計者已採用多種技術以努力改善裝置性能，例如，使用高-k介電質、使用金屬閘電極結構、在閘電極結構中納入功函數金屬等。裝置設計師們用於提高裝置性能的另一種技術是在裝置的通道區誘發期望的應力，即，在NMOS裝置的通道區誘發拉伸應力(改善載流(charge carrying)電子的遷移率)以及在PMOS裝置的通道區誘發壓縮應力(改善的載流電洞的遷移率)。各種應力記憶技術是本領域技術人員已知的。
在CMOS應用中形成具有所需拉伸應力的NMOS電晶體的一個典型現有技術製程流程如下。在形成閘極結構後，在P型裝置被遮罩的情況下，對N型裝置形成N型延伸和環形植入，接著在N型裝置被遮罩的情況下，對P型裝置形成延伸和環形植入，在P型裝置上形成間隔物，在P型裝置的源極/汲極區中蝕刻出空腔並在該P型裝置的空腔中形成磊晶半導體材料。接下來，對N型裝置進行所謂的應力記憶技術(Stress Memorization Technique,SMT)製程模組。在N型裝置形成間隔物以及使用諸如鍺之材料進行非晶化植入(amorphization implant)製程來將源極/汲極區非晶化(例如，使用鍺在約55keV，3 e14ion/cm2的劑量)。之後，SMT模組包括在基板上形成二氧化矽層(例如，約4奈米厚)，形成覆蓋材料層(例如，具有所需內在應力的氮化矽厚層(例如，約40nm厚))，以及在氮氣環境中以750℃加熱該裝置約10分鐘。之後，氮化矽層和二氧化矽層藉由執行一或多個蝕刻製程移除。然後，經由在裝 置的源極/汲極區中沉積磊晶半導體材料而在N型裝置上形成凸起源極/汲極區。之後，經由執行離子植入製程形成源極/汲極植入區。稍後執行加熱製程以修復基板被破壞的晶格結構，這種破壞是由於非晶化植入製程及在此製程流程時對基板所執行的其他離子植入製程所造成的。
現有技術的應力記憶技術具有一個缺點，當擴散長度(Length of Diffusion，LOD，所討論的閘極結構的邊緣和主動區的邊緣之間的距離)不大的時候，不會形成疊差(stacking fault)。因此，疊差往往無法形成於相鄰的主動區的自由表面，即，主動區和隔離材料之間的界面。第1A圖是積體電路產品10的TEM照片，其包括由例示性隔離區16在半導體基板中定義的主動區11上面形成的複數個NMOS電晶體，該電晶體包括閘極結構12和凸起源極/汲極區13。理想情況下，經由執行應力記憶技術，疊差14(有時在業界被稱為刃差排，edge dislocation)將在裝置的的凸起源極/汲極區13下方的主動區11中形成。理想中，對於[100]基板而言，針對具有非常小的閘極長度和非常緊湊的閘間距(節距)的目前現有裝置，疊差14將具有倒「V」形狀的構造，如在虛線區域15所描繪的。針對不同於基板[100]的其它基板上所形成的裝置，疊差14可具有倒「V」之外的形狀，即當基板具有不同的結晶方向時，倒「V」形狀的疊差結構14之向下的「腿」的角度可以是不同的。在一些應用中，差排甚至可能不會彼此交叉，即，疊差可以不相互交叉，所以不會形成倒「V」形狀的疊差「頂點」。 因此，上述所謂疊差14具有一個倒「V」形狀構造只是一個速記參考。然而，相對於相鄰於隔離區16(即，當LOD小時)之邊緣而形成的電晶體，此種疊差14不會在裝置的源極/汲極區中形成，如虛線區域17中表現出沒有這種疊差14的情況。缺乏疊差14表示該特定電晶體裝置沒有從執行SMT模組相關聯的製程接收到任何顯著益處，即，此種NMOS裝置在源極/汲極區不具有所需的疊差14。因此，缺乏或者至少沒有完全形成疊差14的電晶體，其效能將不如存在有疊差14的電晶體裝置，如第1A圖中虛線區域15所描繪者。這也可能導致整個晶片的裝置效能變化。部分已經嘗試使用富氫的氮化矽作為應力誘發材料層和/或用於SMT非晶化的氟植入，以改善所需的疊差14的形成。高接面漏電是現有典型SMT製程的另一個問題。
本公開係針對各種應力記憶技術，以減少或消除上文所指出的一或多個問題。第1B圖示出根據本文所公開的方法製備的改進的裝置的TEM照片。如可以在第1B圖中看出者，積體電路產品10具有完全形成的疊差14。本公開的應力記憶技術會導致相較於現有技術的裝置在接面漏電和跨晶圓驅動電流的變化上有顯著的減少。
以下提出對本公開的簡要概述，以提供本公開的一些態樣的基本理解。此概述不是詳盡的簡介。其唯一的目的是提出一些簡化形式的概念做為稍後實施方式的前言。
一般而言，本公開涉及在製造電晶體裝置時可以採用的各種應力記憶技術。因此，在一個實施例中，本公開內容涉及一種方法，其包括：製造NMOS電晶體裝置，其包括基板和設置在基板上方的閘極結構，該基板包括至少部分在閘極結構下方的通道區，該製造包括：執行氮離子植入製程，藉由植入氮離子到基板，從而在該基板形成應力區，該應力區由該通道區分隔開，其中，該應力區具有應力區域深度；在NMOS電晶體裝置之上形成覆蓋材料層；以及在覆蓋材料層就位後，進行應力成形退火製程，從而在應力區形成疊差。
在另一個實施例中，本公開內容涉及一種方法，包括：製造NMOS電晶體裝置，其包括基板和設置在基板上方的閘極結構，該基板包括至少部分在閘極結構下方的通道區，該製造包括：執行非晶化離子植入製程，藉由植入非晶化離子材料到基板，從而在該基板形成應力區，該應力區由該通道區分隔開，其中，該應力區具有應力區深度；執行氮離子植入製程，藉由植入氮離子到該應力區域；在NMOS電晶體裝置之上形成覆蓋材料層；以及在覆蓋材料層就位後，進行應力成形退火製程， 從而在應力區形成疊差。
在又一個實施例中，本公開內容涉及NMOS電晶體裝置，包括：基板；閘極結構，設置在該基板上方；通道區，至少部分在閘極結構下方；其中，該基板包括含氮的應力區，其中，該應力區由通道區分隔開，其中，該應力區包括至少一個疊差；以及其中，該應力區具有應力區深度；以及源極和汲極區，包含源極和汲極摻雜劑材料；其中，該源極和汲極區位於該應力區，其中，該源極和汲極區被該通道區隔開；其中，源極和汲極區具源極和汲極區深度；以及其中，該應力區深度大於源極和汲極區深度。
10‧‧‧積體電路產品
11‧‧‧主動區
12‧‧‧閘極結構
13‧‧‧凸起源極/汲極區
14‧‧‧疊差、疊差結構
15‧‧‧虛線區域
16‧‧‧隔離區
17‧‧‧虛線區域
200‧‧‧NMOS電晶體、電晶體、NMOS電晶體裝置、裝置
201‧‧‧半導體基板、基板
202‧‧‧溝槽隔離結構
203‧‧‧閘極結構
204‧‧‧閘電極
205‧‧‧閘極絕緣層
206‧‧‧閘極蓋層
207‧‧‧延伸離子植入製程
208‧‧‧延伸植入區、摻雜延伸植入區
209‧‧‧側壁間隔物、間隔物
210‧‧‧氮離子植入製程
211‧‧‧應力區
212‧‧‧襯裡層
213‧‧‧覆蓋材料層
214‧‧‧應力成形退火製程
215‧‧‧疊差
216‧‧‧非晶化離子植入製程
217‧‧‧源極和汲極離子植入製程
218‧‧‧源極和汲極區
219‧‧‧額外的半導體材料
220‧‧‧凸起的源極和汲極區
221‧‧‧源極和汲極空腔
222‧‧‧源極和汲極區
223‧‧‧源極和汲極離子植入製程
230‧‧‧通道區
240‧‧‧應力區深度
250‧‧‧源極和汲極區深度
260‧‧‧源極和汲極離子植入製程
本公開可以經由結合附圖並參考以下描述來瞭解，其中相同的元件符號標識類似的元件：第1A圖示出現有技術裝置的TEM照片，其中疊差已形成在所示某些電晶體裝置的源極/汲極區中；第1B圖示出根據本文所公開的方法製備的改進的裝置的TEM照片；第2A及2B圖以理想化截面圖描繪形成延伸植入區的各個態樣；第3A至3D圖和第4A至4E圖以理想化截面圖描繪在製造電晶體裝置時可能採用之本文所公開的應 力記憶技術的各種說明性實施例；第5圖、第6A及6B圖和第7A至7C圖以理想化截面圖描繪源極/汲極區之形成方法的各種說明性實施例。
儘管本文所公開的主題容許各種修改和替代形式，但其具體實施例已經經由實施例在附圖的方式示出並在本文中詳細說明。然而，應當理解，具體實施例的描述本文不旨在限制本公開內容所公開的特定形式，相反地，其意圖是包含本公開的精神和範圍內的所有修改、等同物和替代物，如所附申請專利範圍限定者。
某些術語係在全文中用來指稱特定元件。但是，不同的實體可以用不同的名稱來指稱一個元件。本文不打算區分名稱不同但功能相同的元件。術語「包括」和「包含」在本文中用於在開放式的，因此，意味著「包括，但不限於」。
單數形式「一」，「一個」，和「該」包括複數對象，除非上下文另有明確說明。
近似的語言，如本文整個說明書和申請專利範圍中使用的，可以用於修飾任何定量表示，而其所涉及的改變並不會導致基本功能的改變。因此，諸如「約」，由一或多個術語修飾的值並不限於所規定的精確值。在一些情況下，近似的語言可對應於儀器的精確度用來測量數值。
本主題現在將參照附圖進行說明。各種結構、系統和裝置在附圖中示意性地描繪僅為解釋的目的。附圖被納入用以描述和解釋本發明的說明性例子。詞語和本文所用的慣用語應被理解和解釋為與具有這些單詞和慣用語的業內人士理解一致的含義。術語或慣用語沒有特殊的定義，當一個定義和一般的含義不同時，是那些在行業中普通人所能理解的，意在暗示本文前後使用一致的術語或慣用語。該術語或慣用語旨在具有特殊含義的範圍內，這樣的特殊定義將被明確地以定義方式在說明書中直接且明確地提供該術語或慣用語的特殊定義。
本公開內容涉及在製造電晶體裝置時可以採用的各種應力記憶技術。顯而易見的，本方法適用於各種裝置，包括(但不限於)邏輯裝置、記憶體裝置等，並且可以採用本文公開的方法，以形成N型或P型半導體裝置。此外，各種摻雜區域，例如，源極/汲極區、環形植入區、阱區(well region)等，都沒有在附圖中示出。當然，這裡所公開的發明不應該被視為限制於這裡示出和描述的說明性例子。本文公開的各種元件和裝置結構可以採用各種不同的材料形成，以及經由執行各種已知技術來形成，例如，化學氣相沉積(CVD)製程、原子層沉積(ALD)製程、熱生長製程、旋塗技術等，這些不同層的材料厚度變化也可以取決於具體的應用。參照附圖，本文所公開的裝置和方法的各種示例性實施例將更加詳細地描述。
第2A至7C圖描繪在製造電晶體裝置時， 可以採用本文所公開的應力記憶技術的各種說明性實施例。第2A圖是在早期製造階段的說明性NMOS電晶體200的簡化視圖。在半導體基板201的主動區中及之上形成電晶體200，該主動區是由在基板201內形成的說明性溝槽(trench)隔離結構202所定義。該基板201可具有各種組構，如所描繪的本體(bulk)矽組構。基板201還可以是絕緣體上矽(silicon-on-insulator，SOI)組構，其包括本體矽層、埋入絕緣層和主動層，其中，在該主動層中及之上形成半導體裝置。因此，術語基板或半導體基板應被理解為涵蓋所有半導體結構。基板201也可以由矽以外的材料構成。
在第2A圖中所描繪的製造點來看，該電晶體200包括示意性描繪的閘極結構203，其通常包括說明性閘極絕緣層205和說明性閘電極204。閘極絕緣層205可以包括各種不同的材料，例如，二氧化矽和所謂的高-k(K大於10)絕緣材料等。類似地，閘電極204也可以是諸如多晶矽或非晶質矽的材料製成，或者它可以包括可充當閘電極204的一或多個金屬層。本領域的技術人員在完整的讀完本申請之後將了解到，在附圖中所描繪的電晶體200的閘極結構203(即，閘極絕緣層205和閘電極204)是為了在本質上的代表。即，閘極結構203可以包括多種不同的材料，它可具有各種組構，並且其閘極結構203可以使用任一所謂的「閘極優先」(gate-first)或「置換閘極」(replacement-gate)處理技術製造。為了便於說明，說明性電晶體200將被描述為具有多晶矽閘電極204，但是，本發明不應該被 視為限定於這樣的示例性實施例。
繼續參考第2A圖，還示出閘極蓋層206(例如，氮化矽)和所謂的延伸植入區208。經由光阻遮罩(未示出)進行離子植入製程，也就是說，經由對NMOS電晶體200植入N型摻雜物，在基板201中形成該延伸植入區208。雖然在圖中未示出，但在第2A圖中所描繪的製造點，所謂的環形植入區(未示出)是典型地經由執行有角度的離子植入製程(在NMOS電晶體用P型摻雜劑)在基板201中形成。在第2A圖中所描繪的電晶體200的各種結構和區域可經由執行公知的製程來形成。例如，閘極結構203可以藉由沉積不同層的材料，然後執行一或多個蝕刻製程以定義閘極結構203以及閘極蓋層206的基本層堆疊來形成。
因此，參考第2A和2B圖，本公開的方法可以包括：執行延伸離子植入製程207，藉由植入延伸摻雜劑材料到基板201從而在基板201中形成摻雜延伸植入區208，該摻雜延伸植入區208由通道區230分隔開；以及執行延伸摻雜劑活化退火製程以活化該延伸摻雜劑材料。該延伸摻雜劑材料可選自包括鍺、碳、砷、磷、以及它們的任何混合物所組成的群組。接著，側壁間隔物209可相鄰於閘極結構203形成。該側壁間隔物209可經由沉積間隔物材料層(例如，氮化矽)來形成，然後對該間隔物材料層進行非等向性蝕刻製程來形成如第2B圖中描繪的間隔物209。該間隔物209的基部厚度或寬度可以根據特定的應用而變化。
參照第3A-3D圖，在一個實施例中，本公開內容涉及一種方法，包括：製造NMOS電晶體裝置200，其包括基板201和設置在基板上方的閘極結構203，該基板包括至少部分在閘極結構203下方的通道區230，該製造包括：執行氮離子植入製程210，藉由植入氮離子到基板201，因此形成在該基板201的應力區211，該應力區211由該通道區230分隔開，其中，該應力區211具有應力區深度240(從基板201的表面測得)，如在第3A圖中所描繪的；在NMOS電晶體裝置200之上形成覆蓋材料層213，如在第3B圖中所描繪的；以及在覆蓋材料層213就位後，進行應力成形退火製程214，從而在應力區211形成疊差215，如第3C圖中描繪的。
所得NMOS電晶體裝置係如第3D圖中所描繪。氮離子植入製程的植入能量和植入劑量可以取決於應用和所選擇的製程流程而變化。例如，執行該氮離子植入製程210，其植入能量可以落在約10keV到約30keV的使用範圍內，而氮離子的劑量可落入約1e14ions/cm2到約1e16ions/cm2的範圍內。該氮離子植入製程210形成且非晶化應力區211。因此，氮離子植入製程210的深度將和應力區深度240是一樣的。該應力區深度240可根據特定的應用而變化。例如，從基板201的表面進行測量，該應力區深 度240可為約30奈米至約50奈米。
現有技術描述了利用氮離子(除了其它類型的離子以外)做為源極和汲極區的摻雜劑，例如，在美國專利號8,835,270所公開的。然而，本文第一次揭露使用氮離子植入製程來改善應力記憶技術。本發明之氮離子植入方法並不產生源極和汲極區，而是植入比源極和汲極區的深度更深的深度。因此，在本發明之方法中，植入氮離子的最終目標是在應力區域產生疊差。有利的是，相較於現有技術的裝置，本發明之方法令所得電晶體裝置的性能改善，例如更一致地形成疊差並且使接面漏電和跨晶圓驅動電流變化顯著降低。
在進行該氮離子植入製程210之前，該方法可以進一步包括執行如上面第2A和2B圖中描述的延伸離子植入製程207。
在另一個實施例中，參考第4A至4E圖所示，所公開的方法包括：製造NMOS電晶體裝置200，其包括基板201和設置在基板201上方的閘極結構203，該基板201包括至少部分在閘極結構203下方的通道區230，該製造包括：執行非晶化離子植入製程216，藉由植入非晶化離子材料到基板201，因此形成在該基板201的應力區211，該應力區211由該通道區230分隔開，其中，該應力區211具有應力區深度240，如在第4A圖中描繪的； 執行氮離子植入製程210，藉由植入氮離子到該應力區211，如在第4B圖中描繪的；在NMOS電晶體裝置200之上形成覆蓋材料層213，如在第4C圖中描述；以及在覆蓋材料層213就位後，進行應力成形退火製程214，從而在應力區211形成疊差215，如在第4D圖描繪的。
所得NMOS電晶體裝置在第4E圖中描繪。該非晶化離子材料可選自包括鍺、矽、以及它們的任何混合物所組成的群組。該非晶化離子植入製程216的植入能量和植入劑量可以取決於應用和所選擇的製程流程而變化。執行該非晶化離子植入製程216，其植入能量可以落在約10keV到約100keV的使用範圍內，而植入劑量可落在約1e14ions/cm2到約1e16ions/cm2的範圍內。在本實施例中，該非晶化離子植入製程216形成並非晶化該應力區211。因此，該非晶化離子植入製程216的深度將和應力區深度240是一樣的。如以上所討論的，該應力區深度240可根據特定的應用而變化。例如，從基板201的表面進行測量，該應力區深度240可為約30奈米至約50奈米。
如上所討論的，該氮離子植入製程210的植入能量和植入劑量可以取決於應用和所選擇的製程流程而變化。執行該非晶化離子植入製程216，其植入能量可以落在約10keV到約30keV的使用範圍內，而氮離子的劑量可落入約1e14ions/cm2到約1e16ions/cm2的範圍內。氮離 子植入製程210的深度與非晶化離子植入製程216的深度可以是相同的。
執行非晶化離子植入製程216之前，該方法可以進一步包括執行如上面第2A和2B圖中描述的延伸離子植入製程207。
在另一個實施例中，非晶化離子植入製程是在氮離子植入製程之後執行。另外，在另一個實施例中，非晶化離子植入製程和氮離子植入製程是同時進行的。
應力區係經由執行非晶化離子植入製程、或是氮離子植入製程、或是非晶化離子植入製程和氮離子植入製程這兩個製程同時執行時形成。因此，如果在氮離子植入製程前執行非晶化離子植入製程，則應力區係由非晶化離子植入製程形成。如果在非晶化離子植入製程前執行氮離子植入製程，則應力區係由氮離子植入製程形成。如果同時進行非晶化離子植入製程和氮離子植入製程，則應力區係由非晶化離子植入製程及氮離子植入製程兩者形成。
在任何所述實施例中，閘極結構203可以包括高-k閘極絕緣層和閘電極，其中該閘電極包括至少一個金屬層。在另一個實施例中，閘極結構可以包括二氧化矽閘極絕緣層和閘電極，其中閘電極包括多晶矽層。
在任何所述實施例的NMOS電晶體裝置200之上形成覆蓋材料層213時，一個薄的(約2-4奈米)襯裡層212可經由執行CVD或ALD製程被一致地(conformably)沉 積在該裝置200上。襯裡層212可以由二氧化矽構成。而後，覆蓋材料層213可在電晶體200之上形成。覆蓋材料層213可以包括諸如氮化矽的材料，它可具有約為20-80奈米的厚度。覆蓋材料層213可形成具有或不具有任何內應力。
因此，在任何所述實施例中，覆蓋材料層213可以包括氮化矽。在另一個實施例中，覆蓋材料層213可以包括沉積在氧化矽層上方的氮化矽層。
在任何所述實施例中，應力成形退火製程214可在惰性環境(例如，N2)中以約600℃至約800℃的溫度範圍內進行。該應力成形退火製程214的持續時間可以是大約10分鐘。在另一個實施例中，應力成形退火製程214可以在約950℃至約1050℃的溫度範圍內，在惰性環境中進行快速熱尖峰退火製程(rapid thermal spike anneal process)。
如在第3C圖和第4D圖所示，應力成形退火製程214導致形成示意性描繪的疊差215。如第1B圖所示，按照本文所公開的方法製備的改進裝置之TEM照片可以看出完全形成的疊差14。這樣完全形成的疊差14無法使用傳統的製造程序在類似尺寸的裝置上產生，如在第1A圖中可以看出者。
第1B圖是執行本文公開的方法製造的裝置的TEM，其中氮離子植入製程210在非晶化離子植入製程216之後執行，如所述，與現有的處理技術相反，該裝置 顯示出完整形狀的疊差14。在不試圖限制本文所公開的發明之情況下，一般相信將氮離子引入基板會降低用於此種疊差14的形成能量。因此，對於小LOD尺寸之裝置，疊差14仍可形成相鄰於主動區的自由表面，即，主動區和隔離材料之間的界面。當然，對於具有較長LOD的裝置，即位於遠離主動區的邊緣者，仍將形成所需的疊差14。因此，使用本文描述的方法，如第1B圖中的裝置顯示出比第1A圖中所示的現有技術裝置更佳的相對電性效能。更具體而言，所公開的應力記憶技術導致相較於現有技術裝置中的接面漏電流減少高達六倍。所公開的應力記憶技術還導致跨晶圓驅動電流的變動相較於現有技術的裝置顯著減少。
第3D和4E圖描繪經由執行一或多個蝕刻製程而依序將該覆蓋材料層213和該襯裡層212從裝置200移除之後的裝置200。
任何所述實施例可進一步包括下列步驟：移除該覆蓋材料層213；和形成源極和汲極區，如第5圖中的源極和汲極區218，其中，源極和汲極區被通道區230分隔開，其中該源極和汲極區具有源極和汲極區深度250，而其中，應力區深度240大於源極和汲極區深度250。形成源極和汲極區的步驟可經由本領域中已知的任何製程來進行。源極和汲極區深度250可根據應用而變化。例如從基板的表面測得，源極和汲極區深度250可以是大約20至30奈米。
參照第5圖，源極和汲極區經由執行源極和汲極離子植入製程217而形成，藉由將源極和汲極摻雜材料植入應力區211，從而形成源極和汲極區218；並進行源極和汲極的活化退火製程以活化源極和汲極摻雜材料。源極和汲極摻雜材料可以選自包括鍺、碳、砷、磷、以及它們的任何混合物所組成的群組。
執行源極和汲極活化退火製程來修復基板201的晶體結構中的任何損壞，並活化植入的摻雜材料。這種源極和汲極活化退火製程修復因源極和汲極離子植入製程帶來的源極和汲極區非晶化，即，它們恢復到基板的原始結晶結構。
參照第6A圖和第6B圖，源極和汲極區可以由磊晶沉積製程形成，例如，在應力區211上磊晶生長額外的半導體材料219，如在第6A圖中所描繪。該額外的半導體材料219將構成最終凸起的源極和汲極區220的上部。該額外的半導體材料219可包括各種不同的材料，例如，矽、矽碳、矽磷、矽碳磷及其他合適的材料。然後，該方法將涉及：執行源極和汲極離子植入製程260，經由將源極和汲極摻雜材料植入到額外的半導體材料219及應力區211，從而形成凸起的源極和汲極區220，如在第6B圖中所描繪；並進行源極和汲極活化退火製程以活化源極和汲極摻雜材料。源極和汲極摻雜材料可以選自包括鍺、碳、砷、磷、以及它們的任何混合物所組成的群組。
或者，參照第7A至7C圖，源極和汲極區 可經由在基板201形成源極和汲極空腔221而形成，其中該源極和汲極空腔221由通道區230隔開，如在第7A圖中所示；在源極和汲極空腔221內磊晶生長源極和汲極區222，如在第7B圖中所示；執行源極和汲極離子植入製程223，經由植入源極和汲極摻雜材料到源極和汲極區222，如在第7C圖中所示；並進行源極和汲極活化退火製程以活化源極和汲極摻雜材料。在這個製程中，源極和汲極摻雜材料可以選自包括鍺、碳、砷、磷、以及它們的任何混合物所組成的群組。
在另一個實施例中，源極和汲極區可經由在基板中形成源極和汲極區空腔(類似於在第7A圖中所示的源極和汲極空腔221)而形成，其中該源極和汲極空腔由通道區分隔開；並且，利用原位(in situ)摻雜的半導體材料，在該源極和汲極空腔內磊晶生長源極和汲極區。在本實施例中，該原位摻雜的半導體材料可以用磷摻雜。
源極和汲極區的形成也可以採用其它的已知方法，並且都在本文所描述的方法的範圍之內。
關於所有所述的實施例，在形成源極和汲極區之後，可以執行額外的處理操作以將裝置併入到積體電路，例如，形成源極/汲極接觸點，形成閘極接觸點，及在裝置200之上形成各種金屬化層。
所描述的方法導致了電晶體裝置的改善。因此，在一個實施例中，本公開內容係涉及NMOS電晶體裝置，其包括： 基板；閘極結構，設置在該基板上方；通道區，至少部分在該閘極結構下方；其中，該基板包括含氮的應力區，其中，該應力區由該通道區分隔開，其中，該應力區包括至少一個疊差；以及其中，該應力區具有應力區深度；以及源極和汲極區，包含源極和汲極摻雜材料；其中，該源極和汲極區位於該應力區，其中，該源極和汲極區被該通道區隔開；其中，該源極和汲極區具有源極和汲極區深度；以及其中，該應力區深度大於該源極和汲極區深度。
例如，參考第5圖，該NMOS電晶體裝置200可以包括：基板201；閘極結構203，設置在該基板201上方；通道區230，至少部分在該閘極結構203下方；其中，該基板201包括含氮的應力區域211，其中，該應力區由通道區230分隔開，其中，該應力區211包括至少一個疊差215；以及其中該應力區211具有應力區深度240；以及源極和汲極區218，包含源極和汲極摻雜材料；其中，該源極和汲極區218位於該應力區211，其中，該源極和汲極區218被該通道區230隔開；其中，該源極和汲極區218具有源極和汲極區深度250；以及其中，該應力區深度240大於該源極和汲極區深度250。
在一個實施例中，NMOS電晶體裝置的應力區還包括鍺。
上面公開的特定實施例僅是說明性的，因為本發明可以被本領域中且得到本文教導的益處的技術人員顯而易見的修改且以不同但等效的方式實施。例如，上述的製程步驟可以以不同的順序來執行。此外，除了以下申請專利範圍中所描述的以外，於本文所示的構造或設計的細節沒有任何限制意圖。因此，顯然，上面公開的特定實施例可改變或修改並且所有這些變化都在本發明的範圍和精神內。因此，本文所尋求的保護在下面的申請專利範圍中闡述。

Claims (18)

  1. 一種製造半導體裝置之方法，該方法包括：製造NMOS電晶體裝置，該NMOS電晶體裝置包括基板和設置在該基板上方的閘極結構，該基板包括至少部分在該閘極結構下方的通道區，該製造包含：進行氮離子植入製程，經由植入氮離子到該基板，從而在該基板形成應力區，該應力區由該通道區分隔開，其中，該應力區具有應力區深度；在該NMOS電晶體裝置之上形成覆蓋材料層；以及在該覆蓋材料層就位後，進行應力成形退火製程，從而在該應力區形成疊差。
  2. 如申請專利範圍第1項所述之方法，還包括：在執行該氮離子植入製程之前，執行延伸離子植入製程，藉由將延伸摻雜劑材料植入到該基板，從而在該基板中形成摻雜延伸植入區，該摻雜延伸植入區由該通道區分隔開；以及執行延伸摻雜劑活化退火製程以活化該延伸摻雜劑材料。
  3. 如申請專利範圍第1項所述之方法，還包括：移除該覆蓋材料層；以及形成源極和汲極區，其中，該源極和汲極區由該通道區分隔開，其中，該源極和汲極區具有源極和汲極區深度，以及其中，該應力區深度大於該源極和汲 極區深度。
  4. 如申請專利範圍第3項所述之方法，其中，形成該源極和汲極區包括：執行源極和汲極離子植入製程，藉由將源極和汲極摻雜劑材料植入該應力區內，從而形成該源極和汲極區；以及執行源極和汲極活化退火製程以活化該源極和汲極摻雜劑材料。
  5. 如申請專利範圍第3項所述之方法，其中，形成該源極和汲極區包括：在該應力區中磊晶生長額外的半導體材料；執行源極和汲極離子植入製程，藉由將源極和汲極摻雜劑材料植入到該額外的半導體材料內及該應力區內；以及執行源極和汲極活化退火製程以活化該源極和汲極摻雜劑材料。
  6. 如申請專利範圍第3項所述之方法，其中，形成該源極和汲極區包括：在該基板中形成源極和汲極空腔，其中，該源極和汲極空腔由該通道區分隔開；在該源極和汲極空腔內磊晶生長該源極和汲極區；執行源極和汲極離子植入製程，藉由將源極和汲極摻雜劑材料植入到該源極和汲極區內；以及 執行源極和汲極活化退火製程以活化該源極和汲極摻雜劑材料。
  7. 如申請專利範圍第3項所述之方法，其中，形成該源極和汲極區包括：在該基板中形成源極和汲極空腔，其中，該源極和汲極空腔由該通道區分隔開；以及利用原位摻雜的半導體材料，在該源極和汲極空腔內磊晶生長該源極和汲極區。
  8. 一種製造半導體裝置之方法，該方法包括：製造NMOS電晶體裝置，該NMOS電晶體裝置包括基板和設置在該基板上方的閘極結構，該基板包括至少部分在該閘極結構下方的通道區，該製造包含：執行非晶化離子植入製程，藉由將非晶化離子材料植入到該基板，從而在該基板形成應力區，該應力區由該通道區分隔開，其中，該應力區具有應力區深度；執行氮離子植入製程，藉由將氮離子植入到該應力區內；在該NMOS電晶體裝置之上形成覆蓋材料層；以及在該覆蓋材料層就位後，進行應力成形退火製程，從而在該應力區形成疊差。
  9. 如申請專利範圍第8項所述之方法，還包括：在執行該非晶化離子植入製程之前，執行延伸離 子植入製程將延伸摻雜劑材料植入到該基板內，從而在該基板中形成摻雜延伸植入區，該摻雜延伸植入區由該通道區分隔開；以及執行延伸摻雜劑活化退火製程以活化該延伸摻雜劑材料。
  10. 如申請專利範圍第8項所述之方法，還包括：移除該覆蓋材料層；以及形成源極和汲極區，其中，該源極和汲極區域由通道區分隔開，其中，該源極和汲極區具有源極和汲極區深度，以及其中，該應力區深度大於該源極和汲極區深度。
  11. 如申請專利範圍第10項所述之方法，其中，形成該源極和汲極區包括：執行源極和汲極離子植入製程，藉由將源極和汲極摻雜劑材料植入該應力區內，從而形成該源極和汲極區；以及執行源極和汲極活化退火製程以活化該源極和汲極摻雜劑材料。
  12. 如申請專利範圍第10項所述之方法，其中，形成該源極和汲極區包括：在該應力區中磊晶生長額外的半導體材料；執行源極和汲極離子植入製程，藉由將源極和汲極摻雜劑材料植入到該額外的半導體材料內及該應力區內；以及 執行源極和汲極活化退火製程以活化該源極和汲極摻雜劑材料。
  13. 如申請專利範圍第10項所述之方法，其中，形成該源極和汲極區包括：在該基板中形成源極和汲極空腔，其中，該源極和汲極空腔由該通道區分隔開；在該源極和汲極空腔內磊晶生長該源極和汲極區；執行源極和汲極離子植入製程，藉由將源極和汲極摻雜劑材料植入到該源極和汲極區內；以及執行源極和汲極活化退火製程以活化該源極和汲極摻雜劑材料。
  14. 如申請專利範圍第10項所述之方法，其中，形成該源極和汲極區包括：在該基板中形成源極和汲極空腔，其中，該源極和汲極空腔由該通道區分隔開；利用原位摻雜的半導體材料，在該源極和汲極空腔內磊晶生長該源極和汲極區。
  15. 一種NMOS電晶體裝置，包括：基板；閘極結構，設置在該基板上方；通道區，至少部分在該閘極結構下方；摻雜延伸植入區位於該基板內；其中，該摻雜延伸植入區由該通道區分隔開； 其中，該基板包括含氮的應力區，其中，該應力區由該通道區分隔開，其中，該應力區包括至少一個疊差及該至少一個疊差嵌入於該應力區；以及其中，該應力區具有應力區深度；以及源極和汲極區，包含源極和汲極摻雜劑材料；其中，該源極和汲極區位於該應力區，其中，該源極和汲極區被該通道區分隔開；其中，該源極和汲極區具有源極和汲極區深度；以及其中，該應力區深度大於該源極和汲極區深度。
  16. 如申請專利範圍第15項所述之NMOS電晶體裝置，其中，該閘極結構包括高-k閘極絕緣層和由至少一個金屬層構成的閘電極。
  17. 如申請專利範圍第15項所述之NMOS電晶體裝置，其中，該閘極結構包括二氧化矽閘極絕緣層和由多晶矽層構成的閘電極。
  18. 如申請專利範圍第15項所述之NMOS電晶體裝置，其中，該應力區還包括鍺。
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