CN102105965A - 设有嵌入硅/锗材料而具有提升的硼拘限性的晶体管 - Google Patents

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Abstract

本发明为一种设有嵌入硅/锗材料而具有提升的硼拘限性的晶体管。通过将扩散阻碍物种(256A)并入在包括硅/锗合金(255)的P沟道晶体管的PN接面的附近，可减少关于PN接面的非均匀性的扩散，因此促进装置稳定性的提升与整体晶体管性能的增加。能以碳、氮等形式提供扩散阻碍物种(256A)。

Description

设有嵌入硅/锗材料而具有提升的硼拘限性的晶体管
技术领域
一般而言，本发明系关于积体电路的制造，尤其系关于通过使用嵌入硅/锗(Si/Ge)形成具有应变沟道区域的晶体管以提升在晶体管之沟道区域中的电荷载子迁移率(charge carrier mobility)。
背景技术
复杂积体电路的制造需要大量晶体管元件的供应，这些晶体管元件代表用于设计电路之主要的电路元件。例如，数亿个晶体管可设置在目前可利用的复杂积体电路中。一般而言，目前实行有复数种工艺技术，其中，对于复杂电路(例如微处理器、储存晶片等)而言，由于CMOS技术之操作速度及/或电力消耗及/或成本效益的优越特性，因此CMOS技术是目前最有前景的方法。在CMOS电路中，互补晶体管(亦即，P沟道晶体管与N沟道晶体管)系用于形成电路元件(例如反相器(inverter)与其他逻辑闸)以设计高度复杂电路组件(例如CPU、储存晶片等)。在使用CMOS技术制造复杂积体电路的期间，数百万个晶体管(亦即，N沟道晶体管与P沟道晶体管)形成在包含结晶(crystalline)半导体层之衬底上。MOS晶体管，或一般的场效应晶体管，无论是N沟道晶体管或P沟道晶体管，都包括所谓的PN接面，该PN接面通过高度掺杂之漏极与源极区域与设置在该漏极区域与该源极区域之间的反向(inversely)或微弱(weakly)掺杂沟道区域之间的介面而形成。沟道区域的导电性(conductivity)(亦即，导电沟道的驱动电流能力)通过形成在沟道区域附近并通过薄绝缘层而分隔的栅极电极而控制。在由于施加适当的控制电压至栅极电极而形成导电沟道之后，沟道区域的导电性系取决于掺杂物浓度、电荷载子迁移率、以及对于在晶体管宽度方向中沟道区域之既定延伸(given extension)而言的在源极与漏极区域之间的距离(也称为沟道长度)。因此，沟道长度的减少，以及与其关联的沟道电阻率(resistivity)的减少，是用于实现积体电路之操作速度的增加的主要设计标准。
然而，晶体管尺寸的持续缩小涉及了与其关联之必须解决的复数个问题，以便不会过度地抵销通过稳定减少MOS晶体管之沟道长度而获得的优势。例如，在漏极与源极区域中需要高度精密的掺杂物轮廓(dopant profile)(在垂直方向与横向方向)以提供低的片电阻率(sheet resistivity)与接触电阻率并结合想要的沟道可控制性(controllability)。此外，栅极介电材料也可经调适而适应于减少的沟道长度以维持所需的沟道可控制性。然而，一些用于维持高沟道可控制性的机构(mechanism)也可能对晶体管的沟道区域中之电荷载子迁移率具有负面影响，因而部分抵销通过减少沟道长度所得到的优势。
由于关键尺寸(亦即，晶体管的栅极长度)的持续减小需要调适且可能需要高度复杂工艺技术的新发展，而且也可能由于迁移率的下降而造成较不明显的性能增益(performance gain)，所以已有人建议通过增加对于既定沟道长度的沟道区域中的电荷载子迁移率而提升晶体管元件之沟道导电性，因此能够达到可与需要极度缩放比例(scaled)之关键尺寸的技术标准的发展匹敌的性能改善(performanceimprovement)，同时避免或至少延迟与装置缩放比例关联的许多工艺调适(adaptation)。
一种用于增加电荷载子迁移率的有效机构是在沟道区域中的晶格结构(lattice structure)的修改，例如，通过在沟道区域附近产生拉伸或压缩应力以制造在沟道区域中的相应应变，其分别造成电子与电洞之修改的迁移率。例如，对于主动硅材料之标准晶体(crystallographic)组态(亦即，具有对准<110>方向之沟道长度的(100)表面方位)而言，在沟道区域中产生拉伸应变会增加电子的迁移率，其接着可直接转变成在导电性的相应增加。另一方面，在沟道区域中的压缩应变可增加电洞的迁移率，因此提供用于提升P型晶体管性能的可能性。将应力或应变工程引入积体电路制造是相当有前景的方法，因为应变硅可视为“新”类型的半导体材料，其可制造快速强大的半导体装置而不需要昂贵的半导体材料，同时仍可使用许多广为接受的制造技术。
因此，已有人建议引入，例如，紧邻着沟道区域的硅/锗层材料以诱发(induce)可造成相应应变的压缩应力。可通过引入紧邻着沟道区域的应力产生材料而相当地提升P沟道晶体管的晶体管性能。为此目的，应变硅/锗材料(strained silicon/germanium material)可形成在晶体管的漏极与源极区域中，其中，受压缩应变的漏极与源极区域在邻近的硅沟道区域中产生单轴的应变。当形成Si/Ge材料时，PMOS晶体管的漏极与源极区域系选择性地凹陷以形成空腔(cavity)，而NMOS晶体管系被遮罩，接着通过外延生长(epitaxial growth)将硅/锗材料选择性地形成在PMOS晶体管中。
虽然此技术有鉴于P沟道晶体管与整体CMOS装置的性能增益而具有显著的优势，然而，已证明在包含大量晶体管元件的先进半导体装置中，可观察到装置性能的增加之变化性，其可能关联于上述用于在P沟道晶体管的漏极与源极区域中并入应变硅锗合金的技术，此将参考图1a与图1b而详细描述。
图1a概要说明包括先进P沟道晶体管150之习知半导体装置100的剖面图，如上所解释，基于应变硅/锗合金可增加P沟道晶体管的性能。半导体装置100包括衬底101(例如，硅衬底)，可在该衬底上形成埋藏绝缘层(buried insulating layer)102。此外，结晶硅层103形成在埋藏绝缘层102上，因而代表绝缘体上覆硅(silicon-on-insulator；SOI)组构。由于，例如，相较于块状组构(bulkconfiguration)(亦即，硅层103的厚度可显著大于晶体管150进入层103之垂直延伸的一种组构)，可减少晶体管150的寄生接面电容，所以有鉴于整体晶体管性能，SOI组构可为有利的。晶体管150可形成在“主动”区域(一般如103A所指示)中与之上，该主动区域代表半导体层103的一部分，其可通过各自的隔离结构(未图示)(例如，浅沟槽隔离等)而界定边界(bordered)。晶体管150包括栅极电极结构151，其可被理解为包含导电电极材料151A(代表实际的栅极电极)的结构，该导电电极材料可形成在结构151的栅极绝缘层151B上，藉此将栅极电极材料151A与位在主动区域103A内的沟道区域152电性隔离。此外，栅极电极结构151可包括侧壁间隔件结构151C，其取决于整体装置需求而可包含一个或多个间隔件元件，并可能结合蚀刻终止衬垫(etchstop liner)。此外，晶体管150可包括漏极与源极区域153，其可通过适当掺杂物物种(例如硼)而界定，其可结合沟道区域152与位在漏极与源极区域153之间的主动区域103A的任何其他部分而界定PN接面153P，这可显著地影响晶体管150的整体行为。例如，漏极与源极区域153与栅极电极151A重叠的程度可决定有效之沟道长度且也可因此决定在栅极电极151A与各漏极与源极区域153之间的电容耦合。同样地，PN接面153P的有效长度可最终决定晶体管150的寄生接面电容，其也可影响晶体管150的最终完成性能。为了适当地调整整体晶体管特性，常常可将具有增加的反掺杂程度(counter doping level)的区域154设置于主动区域103A内之邻近漏极与源极区域153的特定位置，其亦可称为晕环区域(halo region)。例如，通过适当地产生反掺杂区域154并结合在漏极与源极区域153中提供想要的浓度轮廓，击穿行为(punch through behavior)、临界电压等的调整可基于在主动区域103A中的复杂掺杂物轮廓而实现。此外，如上所讨论，晶体管150可包括在漏极与源极区域153中的硅/锗合金155，其中，硅/锗合金可具有大于在主动区域103A中之周围硅材料之晶格常数的固有晶格常数(natural lattice constant)。因此，在基于相较于材料155之固有晶格常数具有减少之晶格常数的模板材料(template material)而形成硅/锗合金之后，可产生应变状态并也可在沟道区域152中诱发相应的应变。如上所解释，对于半导体层103的材料的标准晶体方位(crystallographic orientation)而言，可产生单轴的压缩应变元件(亦即，沿着图1a中水平方向的应变元件)并可造成增加的电洞迁移率，因此也提升了晶体管150的整体性能。
如图1a所示的半导体装置100可基于下列习知工艺策略而形成。主动区域103A可基于隔离结构而界定，其可通过使用已知的光微影(photolithography)、蚀刻、沉积、与平坦化技术而形成。之后，例如，通过植入工艺(implantation process)而可在相应的主动区域103A中建立基本的掺杂层。接着，没有间隔件结构151C的栅极电极结构151可通过使用复杂之微影(lithography)与图案化方案而形成以获得栅极电极151A与栅极绝缘层151B。应了解，对于栅极电极结构151的图案化工艺也可包含适当盖层(未图示)的图案化，其可在进一步处理期间被使用为遮罩，用于形成硅/锗材料155。接着，适当的侧壁间隔件可形成在栅极电极结构151的侧壁上，以便在进一步处理期间，结合盖层而包覆(encapsulate)栅极电极151A与栅极绝缘层151B。同时，适当之遮罩层可形成在其他可不需要应变硅/锗材料155的晶体管区之上。在适当地遮罩栅极电极151A与其他装置区之后，可执行蚀刻工艺以获得邻近栅极电极151A之主动区域103A内的空腔。相应空腔的大小与形状可基于相应蚀刻工艺的工艺参数而调整，也就是说，实质上各向同性蚀刻行为(isotropic etch behavior)可造成侧壁间隔件结构的相应之底蚀刻(under-etching)，而实质上各向异性(anisotropic)蚀刻工艺可造成更精确地界定空腔的边界，不过仍可观察到相应之角落某些程度变圆(rounding)。在此方面，应了解，相应已知的各向同性或各向异性蚀刻工艺可理解为空间各向同性或各向异性工艺，然而，关于在半导体层103之材料内的不同晶体方位的蚀刻率可实质相同。因此，对于任何晶体方位而言，使用具有实质相同蚀刻率的蚀刻技术可在调整相应空腔的大小与形状方面提供高度弹性，不论是使用“空间”各向同性或各向异性蚀刻方法。在图1a所示的范例中，可假设基于具有某些程度角落变圆的实质上空间各向异性蚀刻工艺而可获得相应的空腔。接着，一般使用选择性外延生长工艺以沉积硅/锗材料，其中，可选择锗的部分使得可获得想要程度的晶格不匹配(lattice mismatch)与应变。此外，取决于整体工艺策略，在选择性外延生长工艺之前或之后，可引入掺杂物物种以形成漏极与源极区域153的浅部分。常常，在漏极与源极区域中的各自浅植入区域可称为延伸(extension)。此外，在选择性外延生长工艺期间，可引入所需用于形成漏极与源极区域的深区(deep area)的掺杂物物种，因此将材料155成长为重掺杂之半导体合金。在其他的情况中，漏极与源极区域153可基于植入顺序而完成，其中，间隔件结构151C可作为用于调整漏极与源极区域153的横向轮廓的植入遮罩。典型上，可能必须执行一个或多个退火循环以调整对于漏极与源极区域153的最终想要的掺杂物轮廓与/或激活(activate)可能已通过离子植入并入的掺杂物，并也修补植入所诱发的损害(damage)。
在相应的退火工艺期间，典型上，可发生显著程度的掺杂物扩散，其可取决于基本半导体材料的特性与掺杂物原子的大小。例如，硼是非常小的原子且因此可在升高的温度展示明显的扩散活动。然而，由于硅/锗合金的存在与先前的制造步骤，相应的扩散可能会以高度的非均匀方式来进展。也就是，在空腔内外延生长材料155之后，不同的晶体方位可能会呈现在空腔的暴露表面部分，尤其是在变圆的角落部分处，因此产生复数个再成长材料155的堆叠缺陷。此外，由于在层103的模板材料与新的成长材料155之间之介面处的晶格不匹配，将发生或多或少明显程度的变形。此外，一般而言，即使在应变状态中的再成长，材料155的晶格常数增加也可造成硼材料的扩散活动增加。基于这些原因，由于取决于可由缺陷密度、局部(local)应变条件等所决定的局部扩散率，硼物种可能会以空间高度非均匀方式“穿入(penetrate)”漏极与源极区域153之间的区域，故咸信可能会产生高度非均匀之PN接面。
图1b概要说明在PN接面153P附近之材料155的角落部分155A的放大视图。如前所讨论，由于复数个不连续(discontinuity)153D(例如，堆叠缺陷等)，硼物种的扩散活动可能造成“硼导管(boron pipe)”，其可因此造成PN接面153P的整体长度的显著增加并结合非均匀之掺杂物梯度。因此，由于漏极与源极区域153的变化性(例如可影响寄生接面电容)，也可观察到在晶体管性能中的相应变化性可能在整体制造工艺期间不与整体装置容限(margin)相容。因此，就通过材料155提供的本身高度有效之应变诱发机构而言，可能必须以较不明显的方法来使用以获得增加之工艺裕度(margin)，而在其他习知的解决方案中，可基于蚀刻技术而执行空腔蚀刻工艺，其提供相对于基底材料103的不同晶体轴(crystallographi caxis)的高度各向异性蚀刻行为。例如，“晶体各向异性”蚀刻技术为众所皆知者，其中，例如，相较于其他方向(例如<110>或<100>方位)，在<111>方向的移除率显著较低。因此，应用个别的晶体各向异性蚀刻技术可造成似∑形的空腔(sigma-likecavity)，其可通过相应之<111>表面界定边界。然而，前面的方法可能无法完全开发出由材料155提供的应变诱发机构的可能性，而后面的方法可能需要特定设计的蚀刻工艺，从而降低在调整相应空腔与应变诱发材料155的大小与形状上的弹性。
本发明系关于可避免或至少减少一个或多个如上所述的问题的影响的各种方法与装置。
发明内容
以下提出本发明之简化概述，以提供本发明之某些态样之基本理解。此概述并非本发明之广泛概观，且此概述不试图去识别本发明之重要或关键的元件，也非描述本发明之范围。此概述的唯一目的系以简化之形式提出一些概念，作为以下讨论之更详细描述之序言。
一般而言，本发明关于可通过减少漏极与源极区域之PN接面的非均匀性而改善晶体管性能的方法与半导体装置，其中，该漏极与源极区域可包括应变诱发半导体合金(strain-inducing semiconductor  alloy)，诸如硅/锗等。为此目的，掺杂物物种(例如硼)的扩散特性可基于在PN接面附近的不连续(discontinuities)之减少程度而控制，其中，该不连续可能已在先前之制造工艺期间产生，该先前之制造工艺包含空间地各向同性或各向异性蚀刻工艺并结合用于提供应变诱发半导体合金之外延生长技术。在此揭露的一些例示态样中，可通过并入适当扩散阻碍物种(diffusion hindering species)(例如氮、碳等)而减少掺杂物物种之非均匀扩散的程度，该扩散阻碍物种可沿着PN接面的一定距离而放置，尤其是在例如包含应变半导体合金之空腔的角落等的关键位置处，因此明显减少可能在习知装置中所遭遇之基于空间各向同性或各向异性的蚀刻技术而形成的局部高度非均匀扩散行为。结果，可减少各自的硼导管效应，因此，促进提升均匀之晶体管行为(例如关于PN接面所导致的寄生电容)。在此揭露的其他例示态样中，除了上述方法之外或取代上述方法，可设置具有适当晶体组构的半导体基底材料，其可在再成长应变诱发半导体合金时减少晶格缺陷(例如堆叠错误等)的数量。例如，“垂直”与“水平”成长方向可代表相应于均等结晶轴的晶体方位，因此在诸如相应之空腔的角落的关键位置减少晶格不匹配与堆叠错误的数量。结果，可使用已知且弹性的空间各向同性或各向异性蚀刻技术，从而维持适当地决定用于容纳应变诱发半导体合金之空腔的尺寸之高度弹性，同时可完成所得到的PN接面的均匀性提升。此外，可结合两种方法(亦即提供可作用为扩散阻碍物种的浅植入物种与适当选择的半导体基底材料的晶体组构)，从而甚至提升整体装置之均匀性。结果，性能变化性的减少可促进相应之工艺技术的进一步的缩放比例性，而在同一时间对于给定的产品品质而言，可增加产量。
在此揭露的一个例示方法包括在主动半导体区域中形成场效应晶体管的漏极与源极区域，其中，该漏极与源极区域包括应变诱发半导体合金。该方法额外包括将扩散阻碍物种置于该主动半导体区域内的空间性受限制区(spatially restricted area)处，该空间性受限制区相应于由该漏极与源极区域所形成的PN接面的至少一部分。最后，该方法包括退火该漏极与源极区域以激活在该漏极与源极区域中的掺杂物。
在此揭露的进一步例示方法包括在结晶半导体区域(crystallinesemiconductor region)中形成空腔，该空腔邻近形成于该结晶半导体区域的一部分之上的栅极电极结构。该结晶半导体区域包括立方晶格结构，而该空腔界定相应于第一晶体方向的长度方向，该第一晶体方向实质上等于由该结晶半导体区域的表面方位所界定的第二晶体方向。该方法进一步包括在该空腔中形成应变诱发半导体合金，以及在邻近该栅极电极结构之该半导体区域中形成漏极与源极区域。
在此揭露的一个例示半导体装置包括晶体管，其形成在衬底之上。该晶体管包括漏极与源极区域，基于硼作为掺杂物物种而形成在主动区域中，其中，该漏极与源极区域与该晶体管之沟道区域形成PN接面，其中，该漏极与源极区域包含应变诱发半导体合金。此外，该晶体管包括非掺杂扩散阻碍物种，其至少沿着该PN接面的一部分而放置。
附图说明
通过参考以上描述并结合附图可了解本揭露内容，其中，相同的元件符号代表相同的元件，其中：
图1a概要说明根据习知策略之包含先进晶体管元件的半导体装置的剖面图，该先进晶体管元件具有形成在漏极与源极区中之硅/锗合金，其中，可发生显著的非均匀硼扩散；
图1b概要说明关于在图1a的习知晶体管装置的非均匀硼扩散的关键区的放大视图；
图2a至图2e概要说明根据例示实施例，用于基于弹性蚀刻工艺与应变诱发半导体合金而形成提升均匀性的PN接面之在各种制造阶段期间的半导体装置的剖面图；
图2f概要说明图2e之装置之PN接面之关键部分的放大视图；
图3a至图3b分别概要说明根据例示实施例之包含半导体基底材料之晶体管之上视图与剖面图，其中，在水平与垂直方向的晶体平面可为均等以在再成长应变诱导半导体合金之后减少晶格缺陷；
图3c至图3d分别概要说明根据进一步的例示实施例之上视图与剖面图，其中，可使用不同类型的晶体平面；
图3e至图3f概要说明根据进一步的例示实施例之在各种制造阶段的剖面图，其系基于参考图3a至图3d所讨论的原理而形成应变诱发半导体合金，以便减少掺杂物物种(例如硼)的扩散非均匀性；以及
图4概要说明根据进一步的例示实施例之设有提升均匀性而具有应变诱发半导体合金与PN接面的晶体管。
在此揭露的发明主题可容许作各种之修改和替代形式，而在此之特定实施例系由图式中之范例显示及在此详细描述。然而，应暸解到在此特定实施例之描述并不欲用来限制本发明为所揭露之特定形式，反之，本发明将涵盖所有落于由所附申请专利范围所界定之本发明之精神和范围内之修改、等效和替代内容。
具体实施方式
以下将描述本发明的各种例示实施例。为清楚说明，本说明书并未描述实际实作的所有特征。当然，应了解，在任何此种实际实施例的开发中，必须做出许多特定实作的决定以达到开发者的特定目标，诸如符合与系统相关和与商业相关的限制条件，而这些限制条件会随着不同实作而有所变化。此外，应了解此种开发努力可能是复杂且耗时的，然而，对从本发明揭露内容中获益的本领域的技术人员而言，不过是一种例行工作。
现在将参照附图来描述本发明。在图式中概要描述各种结构、系统与装置仅为了解释之目的，而不以本领域的技术人员习知的技术细节模糊本发明。此外，包含的附图用以描述与解释本发明的例示范例。在此使用的文字与用语应被理解且解释成具有与相关领域的技术人员所了解的文字与用语一致的意义。在此前后一致使用的术语和用语并非暗示该术语或用语的特别的定义，也就是与本领域的技术人员了解的普通且惯用的意义所不同的定义。如果一个术语或用语具有特别的意义时，也就是不同于技术人员所了解的意义时，本说明书将会以明确的方式来清楚地说明此种特别的定义，并直接且明确地提供该术语或用语的特别的定义。
一般而言，本发明提供下述之技术与半导体装置，亦即，在漏极与源极区域中包括有应变诱发半导体合金(strain-inducingsemiconductor alloy)的晶体管中之PN接面的均匀性之提升可通过减少掺杂物种(例如硼)的外扩散(out-diffusion)程度而实现的，同时在用于形成应变诱发半导体合金的选择性外延生长工艺之前，不会过度降低形成适当空腔的弹性。为此目的，在一些例示实施例中，至少PN接面的关键部分可“嵌入”入扩散阻碍“环境”(diffusion hindering“environment”)，其可造成掺杂物物种的扩散性减小。例如，适当的扩散阻碍物种(diffusion hindering species)(例如，氮、碳、氟等)可适当地位在至少PN接面的关键部分附近以减少任何“导管(piping)”效应，其中，该效应可在习知使用硼掺杂物物种的精密P沟道晶体管中观察到。因此，可实现晶体管特性的变化性之减小，同时一般而言可获得提升性能之倾向，这是因为典型上，在任何热处理期间(其典型上可造成掺杂物扩散)由于扩散阻碍物种的“导正(straighten)”效应至少可减少寄生接面电容之故。由于，典型上，扩散阻碍物种可以“非掺杂”物种的形式提供，所以可避免在PN接面处之电子特性之显著影响(除了形状与掺杂物梯度的提升均匀性之外)，因此也促成提升晶体管特性之整体均匀性。
在其他例示实施例中，除了上述技术之外或取代上述技术，可减少晶格缺陷的产生，同时仍然维持形成用于容纳应变诱发半导体合金之空腔的高度弹性，其中，在选择性外延生长工艺期间的情况(condition)可通过在空腔中设置更精确界定的模板平面而改善，该空腔例如可基于空间各向异性蚀刻工艺而形成。也就是，在此情况中，空腔的实质垂直与实质水平表面可代表相等的晶体平面，使得应变诱发半导体合金的相应之垂直与水平成长甚至在关键装置区(例如空腔的角落)亦可发生程度减小的晶格不匹配，其中，在空腔的角落典型可存在有复数个不同的晶体轴。此外，通过在选择性磊晶工艺期间结合提升之成长情况与通过使用扩散阻碍物种，甚至可实现PN接面的进一步提升之整体均匀性。因此，当相较于可能时常使用以在选择性成长应变诱发半导体合金之后减少晶格缺陷的数量之习知晶体各向异性蚀刻技术时，相较于习知技术，可减少晶体管性能之变化或可维持关于使用已知蚀刻技术的提高之弹性。
图2a概要说明包括衬底201的半导体装置200的剖面图，在衬底上可形成半导体层203。衬底201可代表任何适当载体材料，用于形成半导体层203在其上。如图所示的实施例中，埋藏绝缘层202(例如氧化层、氮化硅层等)可位于衬底201与半导体层203之间，因此界定了SOI组构。应了解，揭露于此的原理是高度有利于在本文中的SOI晶体管，其中，由于PN接面可向下延伸至埋藏绝缘层202，所以一般可获得减少PN接面电容的优势。然而，关于块状晶体管组构，相应之晶体管PN接面的均匀性提升也是有利的。因此，在其他例示实施例中，如果对于半导体装置200的整体性能视为适当，则半导体装置200可为基于块状组构者或可在其他装置区包括块状组构。在所示的实施例中，半导体层203的一部分可代表主动区域，其也可称为主动区域203A。应了解，主动区域203A可取决于整体装置组构而容纳复数个相同导电性类型的晶体管元件或可包含单一晶体管。例如，在密集装填(packed)的装置区域中(例如，静态RAM区)，复数个相同导电性类型的晶体管元件可设置在单一主动区域内，其中，至少一些晶体管元件可容纳应变诱发半导体合金。在所示的实施例中，主动区域203A可组构成形成在P沟道晶体管中与之上。在其他情况中，当N类型掺杂物物种的相应扩散活动可视为不适当时，则可考虑到N沟道晶体管。此外，晶体管250可设置在早期制造阶段中，其中，栅极电极251A可形成在沟道区域252之上并具有中间栅极绝缘层251B。应了解，在此制造阶段中，栅极电极251A可包括任何适当的材料，例如多晶硅等，其中，取决于整体工艺与装置需要，整体栅极电极251A的一部分或全部可通过提升导电性之材料而取代。同样地，栅极绝缘层251B可包括各种材料，例如，基于二氧化硅的材料、氮化硅等，其中，可结合此种“习知”介电质或代替这些材料，而使用高k介电材料，例如氧化铪、氧化锆等。一般而言，高k介电材料被理解为具有10.0或更大的介电常数的材料。栅极电极251A可通过盖层204和侧壁间隔件205包覆，其可由氮化硅或任何其他在蚀刻工艺207期间可作为遮罩的适当材料来构成，以便设置邻近栅极电极251A(亦即，侧壁间隔件205)的凹部(recess)或空腔206。
如图2a所示的半导体装置200可基于下列工艺而形成。在例如通过设置适当隔离结构(未图示)而形成主动区域203A之后(其可能涉及已建立完善的制造技术)，例如，可基于先前参考装置100所描述的工艺技术，而形成栅极电极251A与栅极绝缘层251B。在此制造顺序期间，例如，通过在相应之栅极电极材料上形成各自的氮化硅层，而亦可图案化盖层204。接着，侧壁间隔件205可通过下述方式而形成：沉积适当材料(例如，氮化硅材料)，且各向异性蚀刻在主动区域203A之上的该材料，同时在不希望形成间隔件元件的其他装置区中覆盖氮化硅材料。接着，蚀刻工艺207可基于适当选择的蚀刻参数而执行以调整空腔206想要的大小与形状。工艺207可代表：移除率可实质上独立于层203之材料的任何晶体方位的蚀刻工艺。也就是，蚀刻工艺207的工艺参数可相关于各向同性或各向异性的空间程度而选择，而半导体材料203的晶体方位可不会显著地影响移除率。也就是，可使用已知之基于电浆的蚀刻技术，其中，各向异性或各向同性的空间程度可通过选择参数(例如，偏压电力、压力、温度等)而调整，并结合可在蚀刻工艺期间多少可保护各自侧壁部分的特定有机聚合物物种，藉此允许蚀刻锋(etch front)的实质垂直之前进。在此方面，应了解，任何位置的陈述(例如，水平、垂直等)均视为相对于参考平面(例如，在埋藏绝缘层202与半导体层203之间的介面202S)而言者。因此，水平方向视为实质上平行于介面202S的方向，而垂直方向被理解为实质上垂直介面202S的方向。
因此，在所示的实施例中，由于间隔件结构205的显著底蚀刻对于装置200可视为不适当，所以蚀刻工艺207可代表实质上各向异性蚀刻工艺。在其他实施例中，当想要具有较圆之形状的空腔206时，至少在蚀刻工艺的某些阶段期间，可通过在工艺207中使用适当参数而调整更多之各向同性行为。
在一些例示实施例中，在形成间隔件结构205之前，取决于制造策略，可执行一个或多个植入工艺以引入掺杂物物种与/或扩散阻碍物种。例如，在一个例示实施例中，依据晶体管250的特性的需求，用于形成漏极与源极延伸区域253E的掺杂物物种可例如以硼或氟化硼离子的形式引入。在一个例示实施例中，当“嵌入”漏极与源极延伸区域253E对于提升晶体管250的PN接面的整体均匀性可视为有利时，可在个别的离子植入步骤中额外引入扩散阻碍物种256A。例如，即使在沟道区域252附近之晶格缺陷的发生可能较不明显，但有鉴于在后续装置200的热处理期间可更精确控制最终获得的沟道长度以及因此获得的重叠电容(overlap capacitance)，则限制例如硼的扩散活动仍然是有利的。因此，例如，以氮碳、氟等的形式并入扩散阻碍物种256A可因此造成最终获得晶体管特性的均匀性提升。为此目的，可执行特别设计之植入步骤以便将物种256A置于PN接面253P附近，使得在掺杂物物种的后续扩散活动期间，额外的扩散阻碍物种256A可提供下述环境：相较于通过扩散阻碍物种256A界定或描述之区，平均扩散路径长度可为较少。在本文中，应了解，通过扩散阻碍物种256A界定之区可视为：在该区中的扩散阻碍物种的浓度相较于最大浓度下降两个量级(two orders of magnitude)的区。也就是，“扩散阻碍区”的任何外侧区可定义为包含具有浓度小于最大浓度两个量级的扩散阻碍物种。
通过选择适当的工艺参数(例如，植入能量与剂量)，能以适当浓度定位扩散阻碍物种256A，其可容易地基于已知模拟程式、经验、测试等而决定。例如，取决于在延伸区域253E中硼物种的浓度，能以大约每立方公分1016至1019原子或更高的浓度并入碳或氮。此可通过植入剂量大约每平方公分1014至1016离子并使用自数keV至数十keV的植入能量而完成。
在其他例示实施例中，取决于整体工艺策略，可在此制造阶段并入扩散阻碍物种256A而不形成延伸区域253E，其可在后续的工艺阶段形成。
图2b概要说明根据进一步例示实施例的半导体装置200，其中，在通过应变诱发半导体合金填充空腔206之前，可通过离子植入工艺208引入扩散阻碍物种256。在所示的实施例中，如上所解释，取决于整体策略，也可并入扩散阻碍物种256A而可形成或不形成延伸区域253E。在植入工艺208期间，适当之植入物种(例如氮、碳、氟等)可基于特别选择的植入参数而引入，其中，如图示，亦可使用某倾斜角度(tilt angle)以使由物种256所界定的区具有想要的形状。在此制造阶段引入扩散阻碍物种对于下述工艺策略可为有利的，在该工艺策略中，深漏极与源极区的掺杂物物种可基于在后续阶段执行的选择性外延生长工艺而并入以便填入空腔206。在此情况中，区域256可在植入工艺208期间以有效方式形成，同时避免将形成在空腔206中的应变诱发半导体合金的过度晶格损害，同时，也由于适度低的植入剂量，可避免空腔206之暴露表面部分的显著损害。在其他情况中，若对于后续之选择性外延生长工艺，相应的损害被视为不适当时，可执行适当的退火工艺(可能为在选择外延生长工艺之前的先决条件步骤)以减少由植入工艺208产生的晶格损害。关于选择工艺208的适当植入参数，应用如参考图2a所先前解释的相同标准。
图2c概要说明根据其他例示实施例在进一步前进之制造阶段中的半导体装置200。如图所示，应变诱发半导体合金255可形成在空腔206中，其可通过使用已知之选择性外延生长技术而实现，在该外延生长技术中，以下述方式调整沉积参数：可在暴露结晶表面部分处获得想要的半导体合金(例如硅/锗、硅/碳等)的显著成长，同时实质上避免在其他表面区(例如间隔件205的介电材料与盖层204(图2a))上的任何半导体合金的沉积。此外，在所示的实施例中，在早期制造阶段中若未形成区域253E，则在植入工艺209期间可形成延伸区域253E。也就是，在移除间隔件元件205与盖层204(图2a)以及(如果需要的话)形成相应之偏移间隔件(未图示)之后，可在植入工艺209期间并入掺杂物物种(例如，硼、二氟化硼等)，其中，在一些例示实施例中，如果需要的话，可施加额外的植入步骤以并入扩散阻碍物种以形成区域256A。此外，可通过提供反掺杂区域254(其也可称为晕环区域)而调整特定晶体管特性，如前述参考装置100的解释。为此目的，若晶体管250代表P沟道晶体管，可执行倾斜植入工艺209A以引入N型掺杂物物种。
图2d概要说明在进一步前进之制造阶段的半导体装置200。如图所示，栅极电极结构251包含栅极电极251A、栅极绝缘层251B、与可依据整体装置需求而设置之间隔件结构251C。也就是，间隔件结构251C可具有装置200的进一步处理如所需的适当宽度。例如，在所示的实施例中，间隔件结构251C可(结合栅极电极251A)使用为植入遮罩，用于形成深漏极与源极区253D，该深漏极与源极区(结合延伸区域253E)可界定晶体管250的漏极与源极区域253。应了解，若需要用于漏极与源极区域253的更复杂横向掺杂物轮廓，间隔件结构251C可包含数个个别的间隔件元件。在其他情况中，当漏极与源极区域253系将基于用于形成应变诱发半导体合金255的外延生长工艺期间所并入之掺杂物物种而形成时，间隔件结构251C可代表将在后续制造阶段执行硅化工艺中所用的遮罩。因此，在一些例示实施例中，用于界定深漏极与源极区253D的掺杂物物种可至少部分嵌入在扩散阻碍物种256中，因此在后续退火工艺期间提供掺杂物物种更均匀的扩散行为。在其他例示实施例中，如前所解释，除了任何可使用于形成深漏极与源极区253D的植入工艺之外，还可执行进一步的植入工艺210以便将扩散阻碍物种256至少放置在关于晶格缺陷的主动区域203A的关键部分处。也就是，取决于整体工艺策略，在先前的制造顺序期间，可并入或不并入扩散阻碍物种256A，然而，当在早期制造阶段中不执行各自的植入时(例如如图2b所示)，在工艺210期间可引入物种256。结果，在工艺210期间，可例如基于已知的模拟程式而选择关于剂量、能量与倾斜角度的适当工艺参数，以便适当地放置扩散阻碍物种256。尤其是，可选择植入参数(例如在工艺210期间的倾斜角度)使得扩散阻碍物种256可设置在角落部分255A处，而如前所解释，其中，在先前制造顺序期间可能会在该角落部分处产生提升的缺陷密度。
图2e概要说明在退火工艺211期间的半导体装置200，在该期间由植入诱发之损害可被治愈(cure)至某程度，而由于相应之掺杂物物种(例如硼)的热诱发性扩散，也可调整漏极与源极区域253的最终想要的轮廓。此外，若业已基于植入工艺而形成漏极与源极区域253(至少深漏极与源极区253D)，则在退火工艺211期间，也可再结晶相应的晶格损害。如前所解释，可能发生轻与小的原子(例如硼)的显著扩散，其中，根据在形成应变诱发半导体合金255期间所获得的各自之晶格缺陷与晶格不匹配，扩散性可能会局部地变化。由于在植入或沉积之后的漏极与源极区域253嵌入在扩散阻碍物种256内，故可能发生扩散活动的限制，藉此也减少非均匀性的增加，特别是在关键的装置区中，例如角落255A。
图2f概要说明如图2e所示的关键区255A的放大图式。如图所示，例如，为堆叠错误(stack fault)等形式的普通高程度的晶格缺陷253F可能存在于角落部分255A，这会习知地造成掺杂物物种(例如，硼)的高度非均匀扩散行为，因而产生可能造成高度的接面电容变化性的“掺杂物导管(dopant pipe)”，如前所解释。根据扩散阻碍物种256，不连续面253F对于扩散活动的影响可显著减低，藉此形成具有较不明显之掺杂物导管的PN接面253P，使得PN接面253P可实质上拘限在由扩散阻碍物种256形成之区内。由于PN接面253P相较于习知装置(参见图1b)的“平滑化(smoothing)”，所得到的接面电容可较少且也可展现减少的公差(tolerance)，因此造成整体装置特性的改善同时也减少在复杂半导体装置中的晶体管变化性。例如，由于掺杂物物种(例如，硼)的扩散行为的均匀性增加，在密集装填之静态RAM区中，可提升记忆体区的操作稳定性。同样地，如前所解释，通过在沟道区域252提供扩散阻碍物种256A，亦能以提升之均匀性而调整相应的重叠电容，其也可造成整体装置性能与操作稳定性。应了解，扩散阻碍物种256A、256可沿着PN接面253P的整体长度设置，如图2e所示的范例，而在其他实施例中，物种256可设置在关键区处，例如角落部分255A。
参考图3a至图3f，现在将详细描述进一步的例示实施例，其中，通过适当选择基底半导体材料的晶体组构而可减少晶格缺陷的产生。
图3a概要说明包括晶体管350的半导体装置300的上视图，其可形成在半导体层303(例如硅层等)上，其可具有立方晶格结构。众所周知，在习知技术中，基本硅层可以(100)表面方位设置，其中，晶体管长度方向(亦即在图3a中的水平方向)系沿着<110>方向方位。在此方面，应了解晶体方位一般系由所谓的米勒指数(Miller indices)来表达，其通过在平面中给予三个非在同一直线的原子的座标来描述结晶平面的位置与方位。此可通过米勒指数而方便地表达，其决定步骤如下：
三个基本轴的截距(intercept)系依据所考虑的半导体结晶的晶格常数而决定；以及
取这些数字的倒数(reciprocal)并减少至具有相同比例的最小的三个整数，其中，各自的结果以圆括号写下，以便指出特定的结晶平面。为方便起见，在此对称均等的平面也都以相同的米勒指数表示。例如，(100)、(010)、(001)平面等系实际上均等且可一般表示为(100)平面。
同样地，晶体方向也可基于米勒指数而表达，而该米勒指数代表具有相同比例的最小整数组为在想要方向的各自向量的分量。例如，在具有立方晶格结构的结晶(例如硅结晶)中，通过米勒指数的某个组所分类的晶格方向系垂直于通过相同组之米勒指数所代表的平面。
因此，对于硅层(例如图1a的硅层103)的标准的晶体方位而言，各自的表面是(100)表面而晶体管长度方向与晶体管宽度方向是对准<110>方向。因此，对于必须在包含垂直与水平表面部分的空腔中成长的晶体材料而言，成长方向可代表不同的晶体方位(亦即<100>与<110>方向)，其可导致在选择性外延生长工艺期间的堆叠错误增加。然而，根据参考图3a至图3f所描述的实施例，半导体层303可具有关于其晶体方位的适当组构，使得可在所示的制造阶段中包含栅极电极351A、栅极绝缘层(未图示)与侧壁间隔件结构305的晶体管350对准半导体层303的晶体方向，以便当在凹部306中成长半导体合金时，呈现实质上相同(亦即均等)之结晶成长方向。例如，半导体层303可代表具有(100)表面方位的硅基结晶层，其中，长度方向沿着<100>方向对准。也就是，相对于习知的设计，长度方向系旋转45度，其可例如通过相对于习知组构相应地旋转硅晶圆而实现，其中，典型上各自的凹口(notch)可指出<110>方向。
图3b概要说明如图3a所示的装置300的剖面图，其中，空腔306系概要地显示为斜线区(hatched area)，其界定水平与垂直成长方向，该等方向通过相同的米勒指数(亦即对于水平与垂直成长工艺的各自模板表面为(100)表面)而特定，因此减少在习知技术中会在成长应变诱发半导体合金(例如硅/锗合金)后产生的个别堆叠错误。
图3c概要说明根据进一步例示实施例的半导体装置300，其中，可将半导体层303设置成展现(110)表面方位，使得对于立方晶格结构(例如硅)而言，如在图3c中的相应箭头所指示，<100>方向与<110>方向可以90度之角度偏移而呈现。
图3d概要说明图3c的装置的剖面图，其中，(100)平面设置在图3d的绘图平面中，而在空腔306内的各自成长方向系基于各自的<110>方向。因此，如前所解释，在选择性成长应变诱发半导体合金(例如硅/锗等)之后，可产生减少数量之堆叠错误，因此，如上所讨论，提供关于光掺杂物物种(例如硼)的扩散行为的优势。
图3e概要说明在用以在凹部306填入应变诱发半导体合金的相应外延生长工艺312期间的半导体装置300。在工艺312期间，栅极电极351A与栅极绝缘层351B可通过盖层304与侧壁间隔件305而包覆。由于半导体层303的特定晶体组构，实质上均等的结晶平面(如米勒指数(hkl)所指示)可遭遇实质上垂直表面306V与实质上水平表面306H。因此，可在成长工艺312期间产生减少程度之晶格不连续。
图3f概要说明具有应变诱发半导体合金355的半导体装置300，当晶体管350可代表P沟道晶体管时，应变诱发半导体合金可代表硅/锗材料。此外，在所示的实施例中，可在后续退火工艺期间额外地设置扩散阻碍物种356(例如以氮、碳、氟等形式)，以进一步减少扩散非均匀性。在一个例示实施例中，扩散阻碍材料356可在空间上被限制在关键部分355A，其中，在先前成长工艺312期间，可能在该关键部分355A处本身产生增加的晶格缺陷数量。然而，由于匹配之成长方向<hkl>(参见图3e)，可减少相应的晶格缺陷353D的数量与大小，因此需要扩散阻碍物种356的减少浓度与/或局部延伸。例如，在基于适当植入参数(例如，关于剂量、能量与倾斜角度)的外延生长工艺312之前，为了使物种356具有适度低之浓度与在想要的位置，可引入扩散阻碍物种356。在其他情况中，在植入顺序期间，可通过离子植入而并入扩散阻碍物种356，其中，也可形成反掺杂区域(未图示)，也如先前参考装置100与200所亦解释者。在其他例示实施例中，可并入扩散阻碍物种356以便实质上沿着仍将形成的PN接面的整体长度延伸，同样如图2e所示。
因此，所得到的PN接面的均匀性提升可通过减少缺陷353D的数量而实现，其中，在进一步的例示实施例中，可至少以减少的浓度在关键装置区处额外地设置扩散阻碍物种356，即使有鉴于整体装置特性而进一步减少扩散阻碍物种的任何效应，仍可提升整体晶体管均匀性。
参考图4，现将描述进一步的例示实施例，其中，在选择性外延生长工艺期间，可至少部分并入扩散阻碍物种。
图4概要说明包含衬底401、半导体层403与(视需要之)埋藏绝缘层402的半导体装置400的剖面图。此外，晶体管450可形成在半导体层403的一部分中与之上并可包括栅极电极结构451、漏极与源极区域453，其中可设置应变诱发半导体材料455。例如，晶体管450可代表包括硅/锗合金做为半导体合金455的P沟道晶体管。此外，漏极与源极区域可形成在半导体层403中，因此界定PN接面453P，其可具有位在应变诱发材料455内的部分453N。此外，扩散阻碍物种456可设置在材料455与半导体层403的材料之间的介面处。例如，扩散阻碍材料可以碳、氮等形式被并入。因此，在执行退火工艺后，扩散阻碍材料456可适当地在关键角落部分455A处减少漏极与源极区域453的掺杂物物种的整体扩散活动，因此促成PN接面453P的各自部分453N的均匀性提升。
如图4所示的半导体装置400可基于如前所述的相似工艺技术而形成，其中，然而，在相应之外延生长工艺期间，可例如以氮等形式并入扩散阻碍物种456，其可通过添加各自之前驱物(precursor)成分至沉积环境(ambient)而实现。之后，可不继续供应扩散阻碍物种至沉积环境，而可基于用于获得材料455的已知工艺参数而继续成长工艺。之后，可通过形成漏极与源极区域453与执行退火顺序而继续进一步处理以获得最终想要的掺杂物轮廓，其中，如前所亦讨论者，物种456可提供提升的整体均匀性。
因此，本发明系关于在各自退火工艺期间通过提供适当条件可提升晶体管特性(例如P沟道晶体管的行为)的技术与半导体装置，以减少在PN接面(尤其是在关键部分)之与扩散相关的非均匀性，其中，由于应变诱发半导体合金先前的形成，其可展现增加的缺陷密度。为此目的，扩散阻碍物种可适当地位在PN接面处以便对掺杂物物种(例如硼)提供邻域(neighborhood)，其可造成较不明显的扩散活动。在其他情况中，在关键装置部分的缺陷密度可通过在各自空腔中适当选择垂直与水平成长方向而减少，其可通过引入扩散阻碍物种而受到辅助，而该扩散阻碍物种能以减少之浓度而设置，因此也减少扩散阻碍物种对整体晶体管特性的任何影响。由于在此揭露的原理，用于形成邻近栅极电极结构的空腔的工艺顺序可基于晶体各向同性蚀刻技术(例如以空间非等向或等向的基于电浆的蚀刻工艺)而实现，因此提升调整应变诱发半导体合金的大小与形状的弹性。
前述所揭露的特定实施例仅用于例示说明，对于已由本说明书中获益的本领域之技术人员而言，可用不同但等效的方式来修改和实施本发明是显而易见的。例如，上述所提出的工艺步骤可以用不同的顺序来执行。另外，除了以下申请专利范围中的描述之外，并不对在此显示的架构或设计的细节作限制。因此，很明显地，上述揭露的特定实施例可改变或修改，并且所有此等变化都被认为是在本发明的范围和精神之内。因此，本发明寻求的权利保护范围系提出在以下之申请专利范围中。

Claims (16)

1.一种方法，包括下列步骤：
在主动半导体区域(203A)中形成场效应晶体管(250)的漏极与源极区域(253)，该漏极与源极区域(253)包括应变诱发半导体合金(255)；
将扩散阻碍物种(256A)置于该主动半导体区域(203A)内的空间性受限制区处，该空间性受限制区相应于由该漏极与源极区域(253)所形成的PN接面的至少一区段；以及
退火该漏极与源极区域(253)以激活在该漏极与源极区域(253)中的掺杂物。
2.如权利要求1所述的方法，其中，该扩散阻碍物种(256A)包括碳与氮的其中至少之一。
3.如权利要求1所述的方法，其中，该扩散阻碍物种(256A)通过执行植入工艺而置于该局部限制区中。
4.如权利要求3所述的方法，其中，该植入工艺是在形成该漏极与源极区域(253)的至少深漏极与源极区之前执行。
5.如权利要求1所述的方法，其中，将该空间性受限制区形成为实质上沿着该PN接面的整个长度延伸。
6.如权利要求1所述的方法，进一步包括通过在该漏极与源极区域(253)中形成空腔(206)并通过执行选择性外延生长工艺以将该半导体合金(255)填入至该空腔(206)，而形成该应变诱发半导体合金(255)。
7.如权利要求6所述的方法，其中，形成该空腔包括执行一蚀刻工艺，该蚀刻工艺相对于该主动半导体区域的材料的晶体轴具有实质上各向同性蚀刻行为。
8.一种方法，包括下列步骤：
在结晶半导体区域(303)中形成空腔(306)，该空腔邻近形成于该结晶半导体区域的一部分之上的栅极电极结构(351A)，该结晶半导体区域包括立方晶格结构，该空腔(306)界定相应于第一晶体方向的长度方向，该第一晶体方向实质上等于由该结晶半导体区域的表面方位所界定的第二晶体方向；
在该空腔(306)中形成应变诱发半导体合金(355)；以及
在该半导体区域(303)中形成邻近该栅极电极结构(351A)的漏极与源极区域。
9.如权利要求8所述的方法，其中，形成该空腔(303)包括执行一蚀刻工艺，该蚀刻工艺相对于该半导体区域的材料的晶体方位具有实质上各向同性蚀刻行为。
10.如权利要求8所述的方法，进一步包括将扩散阻碍物种(356)至少置于通过该漏极与源极区域与该半导体区域的中间部分所形成的PN接面的一区段的附近。
11.如权利要求10所述的方法，其中，该扩散阻碍物种(356)通过执行植入工艺而放置。
12.如权利要求11所述的方法，其中，该植入工艺是独立于用以引入掺杂物物种以形成该漏极与源极区域而执行的一个或多个进一步的植入工艺之外。
13.如权利要求12所述的方法，其中，该扩散阻碍物种(356)包括碳、氮与氟的其中至少之一。
14.一种半导体装置，包括：
晶体管(250)，形成在衬底之上，该晶体管包括：
漏极与源极区域(253)，基于硼作为掺杂物物种而形成在主动区域中，该漏极与源极区域(253)与该晶体管(250)的沟道区域形成PN接面，该漏极与源极区域(253)包含应变诱发半导体合金(253)，以及
非掺杂扩散阻碍物种(256A)，至少沿着该PN接面的一部分而放置。
15.如权利要求14所述的半导体装置，其中，该非掺杂扩散阻碍物种包括碳与氮的其中至少之一。
16.如权利要求14所述的半导体装置，其中，在该沟道区域中的该扩散阻碍物种的浓度是少于该扩散阻碍物种的最大浓度至少两个量级。
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