CN102263032B - 具有嵌埋应变诱发材料的晶体管 - Google Patents

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Abstract

本发明提出一种具有嵌埋应变诱发材料的晶体管，当在半导体装置的主动区域中形成开口、以并入应力诱发半导体材料时，通过使用布植制程，可达成较好的均匀性，以选择性地修改该主动区域的曝露部分的蚀刻行为。在此方法中，该开口的基本组构可调整成具有高度弹性，而同时又可减少对于图案负载效应的相依性。因此，晶体管特性的变化性可显著地降低。

Description

具有嵌埋应变诱发材料的晶体管
技术领域
本发明大致是关于集成电路的制作，且尤是关于通过使用嵌埋的硅/锗而具有应变沟道的晶体管，以增强该晶体管的该沟道区域的电荷载子移动率。
背景技术
复杂集成电路的制作需要提供为数甚多的晶体管组件，这些晶体管组件代表复杂电路的主要电路组件。举例来说，数以百万计的晶体管可设置在目前现有的复杂集成电路中。一般而言，目前所实施的有多个制程技术，其中，就复杂的电路系统(例如，微处理器、储存芯片、及类似者)而言，CMOS科技是目前最大有可为的方法，其原因在于具有较好的操作速度及/或电能消耗及/或成本效益特性。在CMOS电路中，互补式晶体管(也就是，p-沟道晶体管及和n-沟道晶体管)是用来形成电路组件(例如，反相器及其它逻辑栅)，以设计出高度复杂的电路组件(例如，CPU、储存芯片、及类似者)。在使用CMOS技术制作复杂集成电路的期间，晶体管(也就是n-沟道晶体管和p-沟道晶体管)是形成在包含结晶(crystalline)半导体层的基板上。MOS晶体管或一般的场效应晶体管(不管是n-沟道晶体管或是p-沟道晶体管)皆包含所谓的pn-结(pn-junction)，该pn-结是由高度掺杂的漏极和源极与設置在該漏极區域和該源極區域之間的反向或轻度掺杂的沟道区域的接口所形成。该沟道区域的导电性(也就是，该导电沟道的驱动电流能力)是由栅极电极所控制，其中，该栅极电极是形成在该沟道区域的附近，该沟道区域与该栅极电极被薄绝缘层所分离。由于对该栅极电极施加适当的控制电极而形成导电沟道时，该沟道区域的导电性与该掺杂浓度、该电荷载子的移动率、及该源极和漏极区域之间的距离(就该沟道区域中朝晶体管宽度方向的给定延伸而言)有关，其中，该距离也称为沟道长度。因此，该沟道长度的减少(以及与该沟道长度有关的沟道电阻性的减少)，为增加该集成电路的操作速度的主要设计标准。
然而，该晶体管尺寸的持续缩小会涉及多个与晶体管尺寸相关的问题，而这些问题必需解决，以免过度抵销通过稳定地减少MOS晶体管的沟道长度所获得的优点。举例来说，无论是在垂直方向上、还是在侧向方向上，该漏极和源极需要有高度复杂的掺杂分布(dopantprofile)，以提供低的片电阻及接触电阻以及希望的沟道控制性。此外，该栅极介电材料也可适应该减少的沟道长度，以维持所需要的沟道控制性。然而，用以维持高度沟道控制性的一些机制也可对该晶体管的沟道区域中的电荷载子移动率造成负面影响，从而部分地抵销通过该沟道长度的减少而获得的优点。
由于持续减少关键尺寸(也就是，该晶体管的栅极长度)的大小需要适应及可能新发展高度复杂制程技术，并且也可能因为移动率劣化而贡献较不明显的性能，因此，经提出可通过增加该沟道区域中一段给定的沟道长度中的电荷载子移动率，来增强该晶体管组件的沟道导电性，从而使性能有所改进，该改进的性能相当于极度缩小关键尺寸所需的技术标准的发展，但又能避免或至少延缓许多与装置缩小有关的制程适应。
用来增加该电荷载子移动率的一种有效机制为例如通过在该沟道区域的附近中创造拉伸(tensile)或压缩应力(compressive stress)以在该沟道区域中产生对应的应变(strain)(该应变的产生会分别造成电子及空穴的移动率的修改)，以修改该沟道区域中的晶格(lattice)结构。举例来说，针对该主动硅材料的标准晶体(晶体)组构(也就是，(100)表面方位，而沟道长度是对准<110>方向)而言，在该沟道区域中创造拉伸应变，会增加电子的移动率，电子的移动率的增加可接着直接转化成导电性的对应增加。另一方面，该沟道区域中的压缩应变可增加空穴的移动率，从而提供用以增强p-型晶体管的性能的可能性(potential)。将应力或应变工程引进至集成电路的制作中，是非常大有可为的方法，其原因在于，经应变的硅可视为“新”类型的半导体材料，这种半导体材料可制作更快、效力更大的半导体装置，而不需昂贵的半导体材料，但仍需使用许多行之有年的制造技术。
因此，已经提出将例如硅/锗材料引进至紧邻该沟道区域，以诱发可造成对应的应变的压缩应力。当形成该Si/Ge材料时，该PMOS晶体管的漏极和源极区域选择性地凹入，以形成开口，但该NMOS晶体管则予以遮蔽(mask)，并且接下来该硅/锗材料是通过外延成长(epitaxialgrowth)而选择性地形成在该PMOS晶体管的开口中。
虽然该技术就p-沟道晶体管及该整个CMOS装置的性能增益而言具有显著的优点，然而，在包含为数甚多的晶体管组件的先进半导体装置中，结果是可观察到装置性能所增加的可变性，其可能与上述用来将经应变的硅-锗合金并入至p-沟道晶体管的漏极和源极区域中的技术有关。
应变诱发硅/锗材料出现在p-沟道晶体管的漏极和源极区域中可大幅地改变该晶体管的电流驱动能力，并且因此，在并入该硅/锗材料或材料成分的任何变化的期间，就算是小的变化，也可能因此显著地影响该p-沟道晶体管的性能。该嵌埋的硅/锗材料的应变诱发效应与该嵌埋的应变诱发半导体材料的数量、相对于该沟道区域的距离有关，并且也与该应变诱发半导体材料的大小与形状有关。举例来说，将增加少部分的锗并入，会造成该生成的应变的增加，其原因在于该主动区域的硅/锗材料和硅材料之间的对应晶格失配(mismatch)可能有所增加。然而，该半导体合金中锗的最大浓度可能与所使用的制程策略有关，这是因为进一步增加该锗浓度可能造成过度的锗聚集(agglomeration)，该过度的锗聚集可能接着造成晶格缺陷、或类似者的增加。此外，该漏极和源极区域中该应变诱发材料的数量及其形状可能与该漏极和源极地区中所形成的开口的大小和形状有关，其中，距离该沟道区域的有效距离也可实质上依据该对应的开口的大小和尺寸来加以决定。因此，对于提供该应变诱发硅/锗材料的给定沉积配方(也就是，该半导体材料中给定的锗浓度)而言，该开口的大小和形状，在调整该晶体管的整体性能上，扮演着重要的角色，其中，根据该开口的大小和尺寸可显著地决定p-沟道晶体管所生成的性能增益，特别是全面染料均匀性(across dye uniformity)和全面基板均匀性。
用来在p-沟道晶体管中形成嵌埋的硅/锗材料的一般传统制程流程包含接下来的制程步骤。在形成该主动的半导体区域(该半导体区域是用来于其中和其上形成晶体管，通常是通过形成适当的隔离区域来形成该晶体管，该隔离区域是侧向地划定该主动区域)后，依据任何适当的制程策略来形成该栅极电极结构。也就是，提供适当的材料(例如，介电材料、电极材料、及类似者)并与一个或多个适当的介电盖件(cap)材料相结合，该介电盖件材料在形成该嵌埋的应变诱发硅/锗材料时，除了可用来实际图案化该栅极层堆栈外，尚可在后续的制造阶段中，用作蚀刻和沉积掩模。在复杂的应用中，场效应晶体管的栅极电极结构可具有不大于50nm的栅极长度，从而提供基本的复杂晶体管性能(例如，就切换速度及驱动电流能力而言)。然而，该减少的关键尺寸也可使得该生成的晶体管性能明显与制程变化有关，尤其是当实作非常有效的性能增强机制(例如，将该应变诱发硅/锗材料嵌埋在p-沟道晶体管中)而产生该晶体管时。举例来说，该硅/锗材料相对于该沟道区域在侧向距离的变化可超过比例地影响该最终获得的性能，尤其是在考虑基本上极度地缩小的晶体管时。举例来说，在该栅极电极结构上形成任何用以保存敏感性材料(例如，该栅极介电材料、该电极材料、及类似者)的完整性的侧壁间隔件，可显著地影响该侧向距离，其中，几乎将要减少该生成的间隔件宽度可能不会与其它的装置要求(例如，该栅极材料的整合性)匹配。因此，尤其是对于减少的栅极长度而言，该间隔件宽度的微小变化仍可能显著地造成通过该嵌埋的硅/锗材料而获得的生成性能增益的整体变化。依据该介电盖件材料和该侧壁间隔件结构，开口可接着蚀刻进入该漏极和源极地区，其中，该大小和形状可实质上由该对应的蚀刻策略的蚀刻参数来加以决定。应了解到，任何其它的晶体管(例如，n-沟道晶体管，其不需要并入的硅/锗材料)是由适当的掩模层所覆盖。众所周知的是，等向的电浆辅助制程中的蚀刻率可与特定装置地区的局部邻近区(localneighborhood)有关。在电浆辅助异向性蚀刻制程(其可在溴化氢及类似者的基础上，通过蚀刻硅材料来加以实施)中，可使用适当的有机添加物，以调整异向性主要物(anisotropic major)以及所考量的蚀刻制程的适当选择的电浆条件。然而，反应成分、有机添加物及甚至该电浆条件的出现，是依据局部条件(例如，电路组件的“密度”、及类似者)而轻微地变化。也就是，该半导体装置的局部组构可影响例如一个地区(在该地区中，可出现多个将被蚀刻的曝露表面地区)中的局部蚀刻条件，但在其它的装置地区，可出现具有显著减少的“密度”的对应表面地区，从而在这些地区中贡献不同的蚀刻行为。举例来说，在晶体管的含硅漏极和源极区域形成开口时，可出现紧密包装的装置地区(也就是，装置内地区(in devi cearea)，其中，可出现具有紧密间隔的栅极电极的晶体管，其中所发生的蚀刻行为是不同于较不紧密包装的装置地区)。对应的效应也已知为“专利负载”(patent loading)，其可因此造成该生成的开口的尺寸及/或形状上的差异，这些差异接着可因此对晶体管性能作出非常明显的变化，如以上所讨论的。
在一些传统的方法中，该生成的开口的尺寸和形状上的变化，可通过额外地实施湿化学蚀刻制程来加以补偿(至少达一定程度)，该湿化学蚀刻制程具有高晶体异向性，以致于可精确地控制该开口的侧向偏移及其大小和形状。举例来说，可通过使用众所周知的蚀刻试剂(例如，四甲基氢氧化铵(tetra methyl and ammonium hydroxide，TMAH)、氢氧化钾、及类似者)来完成结晶异向性蚀刻制程(crystallographically anisotropic etch process)，其中，对于将图案化的硅材料的不同的晶体方位而言，该湿化学蚀刻化学作用具有本质的“异向性”蚀刻行为。因此，此蚀刻率中的本质差异，在含硅材料的标准晶体组构的开口的侧向方向中，提供一组限制的蚀刻行为，从而在该生成的开口的大小和形状上，获得较好的制程均匀性。一般而言，是使用具有标准晶体方位的硅材料，也就是，其晶体管长度方向是沿着<110>方向的(100)表面方位、或任何实体上的等效方向，其中，相较于其它的晶体轴(例如，该<110>、<100>轴或任何对应的等效方向)，在沿着<110>方向上，可观察到显著地减少的蚀刻率。应了解到，在此应用中，对应的晶体方位被理解为是代表实体上的等效方位，也就是，<100>方位被理解为是代表任何实体上的等效方位，例如，<010>、<001>、<-100>、及类似者，这些对于结晶平面也成立。
因此，在施加最终结晶异向性蚀刻步骤时，良好定义的侧壁表面可例如依据结晶几何而形成在该开口中，其中，该(111)平面可作为“蚀刻停止”层。
虽然此传统方法可提供较好的蚀刻条件，并且因此该生成的开口得以具有较好的形状，然而，这会使得整个半导体晶粒区域的开口深度中皆可观察到显著的变化，其中，包含紧密地间隔的栅极电极结构的装置地区中会出现减少的开口深度，但较不紧密包装的晶体管的装置地区中却可发现增加的深度。
鉴于以上所描述的情况，本发明是关于用来依据并入的应变诱发半导体材料而形成具有增强性能的晶体管的制造技术，但又避免或至少减少以上所指出的一个或多个问题的效应。
发明内容
一般而言，本发明提供数种制造策略，用来于形成对应开口时，以与图案负载效应(pattern loading effect)具有显著减少的相依性(dependence)，将半导体材料并入至设置在晶体管的漏极和源极地区中的开口中。为了这个目的，可依据具有显著减少或完全没有图案负载效应的制程策略(例如，离子布植制程)来适当地修改将被图案化的半导体区域的材料，从而在包含该半导体的材料中形成“模板”(template)。接着可依据等向性蚀刻制程(例如，湿化学蚀刻制程)、等向性电浆辅助蚀刻制程，来蚀刻该修改的半导体材料，其中，该修改的材料提供该蚀刻制程较好的均匀性及控制性。在一些例示实施例中，该材料修改导致显著的结晶损害，并且因此造成该材料的非晶化，其可因此造成显著不同的蚀刻率或对任何其它材料处理制程(例如，氧化制程)的不同反应，以致于对应的开口的大小和形状可具有较好的均匀性。或者，通过实施结晶异向性蚀刻制程(例如，用来获得连接至考量的晶体管的沟道区域中良好定义的侧壁表面区域)，可获得较好的形状。
本文所揭露的一个例示方法包含在晶体管的初始结晶主动区域中形成非结晶部分，该非结晶部分是侧向相邻于该晶体管的栅极电极结构；实施第一蚀刻制程，以将该非结晶部分的材料以实质上与方向无关的方式移除，并提供开口；实施第二蚀刻制程，以调整该开口的尺寸及形状，该第二蚀刻制程具有结晶异向性移除率；以及通过选择性外延成长制程，以至少在该开口中形成应变诱发半导体。此外，该方法包含通过实施选择性外延成长制程，以至少在该开口中形成应变诱发半导体。
本文所揭露的另一个例示方法是关于形成晶体管，该方法包含实施离子布植制程，以将布植物种并入至半导体区域中，该半导体区域是侧向相邻于栅极电极结构。该方法进一步包含通过实施蚀刻制程及通过使用该布植物种来控制该蚀刻制程，以在侧向相邻于该栅极电极结构的该半导体区域中形成开口。此外，该方法包含在该开口中形成应变诱发半导体合金、以及在相邻于该栅极电极结构的该半导体区域中形成漏极及源极区域。
本文所再揭露的另一个例示方法是关于形成半导体装置，该方法包含修改晶体管的一部分的主动区域，以对等向性蚀刻配方具有与增加的移除率。该方法进一步包含实施蚀刻制程，并施加该蚀刻配方，以在该主动区域中形成开口。此外，在该开口中形成至少一个倾斜侧壁表面，并且，在该开口中形成应变诱发半导体合金。
附图说明
本发明的各种实施例是定义在附加的权利要求中，并且在阅读接下了的详细描述及参照随附的图式后，本发明的各种实施例将变得更明显，其中：
图1a和1b示意地例示依据例示实施例的半导体装置在制程期间的剖面视图，该制程(例如，离子布植制程)具有减少的图案负载相依性，以修改邻接于栅极电极结构的主动区域的半导体材料的表面部分，从而有效地决定将在该主动区域中形成的开口的大小和形状；
图1c示意地例示依据例示实施例的布植物种的掺杂浓度分布，该布植物种是并入至该主动区域中，用来定义开口的大小和形状；
图1d至1g示意地例示该半导体装置依据例示实施例在完成晶体管的不同制造阶段期间的剖面视图，该晶体管并入有依据具有较好形状和大小的开口而形成的应变诱发半导体；以及
图1h和1i示意地例示该半导体装置依据另外的例示实施例的剖面视图，其中，可依据布植制程及一个或多个额外制程(例如，热处理、氧化制程、及类似者)，来修改选择的材料，以适当地定义将形成的开口的大小和形状。
具体实施方式
虽然本发明的描述是参照接下来的详细描述及图式中所例示的实施例，但应了解的是，接下来的详细描述及图式并非意图将本发明限制在所揭露的特别例示实施例，反而，该描述的例示实施例仅是示范本发明的不同态样，本发明的范围是由附加的权利要求所加以定义。
一般而言，本发明提供一些用来在晶体管的主动区域中提供开口的技术，该技术通过施加对图案负载效应较不敏感的制程，以决定开口的大小和形状，并因此生成嵌埋的半导体材料(例如，具有硅/锗、硅/碳、及类似者的型式的应变诱发半导体材料)。应了解到，在本文中，应变诱发半导体混合物(例如，硅/锗材料)也可指半导体合金，并且可代表实质结晶的半导体材料，该半导体材料的自然晶格常数不同于硅材料。应了解到，在本文中，应变诱发半导体混合物(例如，硅/锗材料)也可指半导体合金，并可代表实质上结晶半导体材料，其所具有的自然晶格常数与硅材料不同。
在一些例示实施例中，定义开口的形状和大小的较好均匀性可依据离子布植制程来加以完成，在该离子布植制程中，可并入适当的布植物种，以修改该主动区域的曝露部分的材料特性(例如，蚀刻率、氧化率、及类似者)。举例来说，众所周知，相较于没有包含布植物种的材料，当半导体材料中并入适当的布植物种时，该多个有效的蚀刻化学品(例如，TMAH及类似者)可在半导体材料(例如，硅材料)中具有显著不同的蚀刻率。举例来说，当使用TMAH来蚀刻二氧化硅、氮化硅及类似者中的硅时，并入氙会造成整体蚀刻率的减少，尤其在重新建立初始晶体组构之后。此外，相较于结晶半导体材料，实质非结晶材料中的TMAH可具有不同的蚀刻率(也就是显著较高的蚀刻率)，以致于故意创造的严重结晶损害可造成移除率，并可因此有效地控制后续的蚀刻制程。类似地，其它的蚀刻化学作用可以不同的方式响应结晶结构的修改，例如通过对实质非结晶材料提供增加的蚀刻率，从而也可于后续蚀刻制程中对于将形成的开口予以调整成希望的大小和形状。
在其它案例中，可有效地修改该硅材料的氧化率，例如，通过非结晶化一部分该主动区域来增加该氧化率，以致于在形成氧化物时，可达到较好的均匀性，即使该氧化制程本身可对图案密度差异展现特定的相依性亦然。
因此，通过在该布植制程期间适当地改变该布植分布的形状，可对将形成的开口定义成希望的大小和形状，其中，在一些例示实施例中，可在依据结晶异向性蚀刻制程而实施的其它蚀刻制程上，“微调”该大小和形状。举例来说，在一些例示实施例中，可通过使用湿化学蚀刻化学作用，来完成依据修改的半导体材料而提供该开口的整个蚀刻序列，而不需任何电浆辅助蚀刻制程。以这种方式，可完成非常有效的整体制程流程。
参照随附的图式，另外的例示实施例将以更详细的方式加以描述。
图1a示意地例示半导体装置100的剖面视图。半导体装置100包含基板101，在基板101上，可设置半导体层102，半导体层102可为含硅的半导体材料，这是因为大部分的复杂集成电路是、并且在可预见的将来也将是在硅材料的基础上产生的。然而，应了解到，本文所揭露的原则也可适用于其它半导体材料(例如，硅/锗材料、及类似者)，其中，依据嵌埋的半导体材料而实作对应的应变诱发机制、或于任何的半导体材料将被新嵌埋至半导体装置的主动区域中时实作对应的应变诱发机制。当考量到大量组构(bulk configuration)时，该半导体装置材料102可代表该基板101的一部分结晶基板材料。在其它案例(未图示)中，可在半导体层102之下设置埋置的绝缘材料。如所例示的，在所显示的制造阶段中，该装置100可包含隔离结构102c，该隔离结构102c可在该层102中侧向地划定多个主动区域或半导体区域，其中，为了方便起见，图1a中例示单一主动区域102a。应了解到，半导体层这个术语在本文中是用于该层102，并了解到是指一种材料层，其可在一开始以半导体材料的形式设置，然而，其在先进的制造阶段中可包含其它非半导体材料(例如，该隔离结构102c)。就一个或多个晶体管(例如，晶体管150)可形成在半导体区域102a之中或之上的这个意义来说，该半导体区域或主动区域102a可被理解为一种主动区域。也就是，该半导体区域102a可具有或接收任何适当的基本掺杂浓度，以调整该基本晶体管特性，而pn-结也必需在后续的制造阶段中形成在该主动区域102a中，以完成该晶体管150。在所显示的该制造阶段中，栅极电极结构160可形成在主动区域102a上，并可具有任何针对装置要求及该装置100的另外处理的适当组构。举例来说，可提供栅极介电材料162(例如，含氧化硅的材料、高-k介电材料、或其任何组合)，而适当的电极材料163(例如，硅材料、及类似者)可具有适当的栅极长度，也就是图1a中的水平延伸，其在复杂的应用中为不大于50nm。此外，侧壁间隔件结构161(包含例如，衬垫161a及间隔件组件161b)可设置在侧壁上，以保存该材料162、163的完整性。此外，可提供介电盖件材料或材料164，其在另外的处理期间，作为蚀刻及沉积掩模。该间隔件结构161可以氮化硅材料、二氧化硅材料、及类似者的形式设置。类似地，该介电盖件层164可以任何适当的介电材料的形成设置。
该装置100可包含修改的区域152，其是设置在该晶体管150的源极侧151s，但在所显示的范例中，修改的区域153也可设置在漏极侧151b的主动区域102a中。在一些例示实施例中，相较于其余的主动区域102a，该修改的区域152、153可具有显着增加数量的晶格缺陷。也就是，该区域152、153中晶格缺陷的平均浓度大于其余的主动区域102a至少5个等级的数量，该其余的主动区域102a也可称为处在非结晶状态。举例来说，除了晶格缺陷的数量增加，该区域152、153也在其中并入有数量增加的特定布植物种(例如，氙、锗、及类似者)，其可用来产生希望的非结晶状态的区域152、153。区域152、153的大小和形状可因此由布植特定“边界”来加以“定义”，该边界由于布植制程的本质，而可具有特定程度的变化性。在此应用中，当适当选择的单位体积中晶格缺陷的平均浓度小于晶格缺陷的最大浓度达2个等级的量时，一部分该主动区域102a可视为是在该区域152、153之外。也就是，如果区域152、153中某区域是决定具有最大浓度的晶格缺陷，则每当发现平均浓度是低于该最大浓度至少2个等级的量时，该主动区域102a的任何区域均可视为是在区域152、153之外。
显示于图1a中的该半导体装置100可依据接下来的制程技术来加以形成。该隔离结构102c可依据任何适当的制造策略(例如，依据复杂的光刻(lithography)技术提供适当的硬掩模、以及图案化该半导体层102以形成沟漕，该沟漕随后可以任何适当的介电材料而加以填充)，而设置在该半导体层102中。在移除任何多余的材料及任何硬掩模材料后，可通过对该栅极电极结构160提供适当的材料及通过使用复杂的光刻技术及图案化技术，来继续另外的处理。以这种方式，该栅极介电材料162、该电极材料163及该盖件材料164可具有希望的栅极长度，并且，随后可通过良好控制的沉积和蚀刻技术以获得敏感材料162、163的希望限制，并且也对用来将半导体材料并入至该区域102a中的另外处理提供希望的侧向补偿，以形成该间隔件结构161。为了这个目的，可施加广为接受的低压CVD(化学气相沉积)、多层沉积技术、及类似者。应了解到，其它晶体管与栅极电极结构可被掩模层(例如，用来形成该间隔件结构161、及类似者的材料层)覆盖。之后，可依据离子轰击或布植制程103而形成修改的区域152、153，其中，可使用适当的布植物种(例如，氙、锗、硅、及类似者)，以提供希望的材料修改。举例来说，如先前所讨论的，在提供显著数量的晶格缺陷中看得到该修改，从而将该区域102a的实质结晶材料在局部转换成非结晶部分，从而就多个广为接受的蚀刻策略而言，相较于该主动区域102a的其余部分，赋予该区域152、153显著不同蚀刻率。为了这个目的，可针对给定的布植物种，选择离子-布植制程103的制程参数，以适当地定义该平均穿透深度及布植物种在该主动区域102a内的特定深度的浓度最大值。举例来说，重离子(例如，氙、锗、及类似者)可针对适度低的植入产生剂量数值(例如，每平方公分1014至1015)，产生明显的晶格损害。可依据仿真、实验、及类似者，来建立适当的制程参数，以例如调整区域152、153的深度。
在其它例示实施例中，可实施该布植制程103，以适当地将希望的布植物种的浓度最大值置于希望的深度，从而提供对接续的蚀刻制程有较好的控制。举例来说，多个蚀刻化学作用可能对于特定的布植物种(例如n-型掺杂物种、氙、及类似者型式的掺杂物)是敏感的，从而于重新建立实质的结晶状态时，使蚀刻率显著地减少。
图1b示意地例示布植制程或序列的制程期间的半导体装置100，该制程是为了调整该主动区域102a内的修改部分的大小和形状，以具有较好的弹性。如所例示的，除了图1a所显示的布植制程103外也可施加布植制程103a、或以布植制程103a来取代布植制程103，在布植制程103a中，进入的离子光束可倾斜于表面法线，从而在该源极侧151s处朝侧向方向提供增加的穿透深度，如修改区域152a所指示的。也就是，该区域152a可延伸至该间隔件结构161下方，其中，可依据该倾斜布植步骤103a的布植能量及倾斜角，来决定对应的重叠程度。另一方面，该栅极电极结构160可于该制程103a期间，在该源极侧151d处，有效地阻挡该布植物种的并入，从而形成所显示的区域153a。此外，可额外实施布植制程103b、或以布植制程103b取代布植制程103a(也如上述参照图1a的布植制程103所描述的)，布植制程103b具有实质为零的倾斜角，从而形成该修改的区域152b、153b，其中，相较于该区域153b及153a的组合，该区域152a、152b的组合具有增加的重叠。当认为应变诱发半导体合金的非对称组构是具有优点时，这种增加的重叠是有优点的。类似地，可施加倾斜的布植制程103c，从而形成该修改的区域153c，该修改的区域153c与该栅极电极结构160具有希望的重叠。但另一方面，该对应的区域152c可显著地偏离于该栅极电极结构160。因此，通过一方面结合该布植制程103a、103b、或另一方面结合布植制程103b、103c，该生成的结合后的修改部分可获得非对称的组构。在其它案例中，当结合至少该倾斜的布植步骤103a、103c时，可获得程度增加的重叠，其中，当在该布植制程103a、103c期间除了该倾斜角的符号外、皆使用相同的制程参数时，该生成的组构可能是对称的，但在其它案例中，通过使用不同的布植参数，可完成非对称的组构。应了解到，通过使用不同的倾斜角及/或不同的布植能量，也可完成不同深度的修改区域，至少在该栅极电极结构的附近。举例来说，当实施该布植制程103a时，如果需要的话，减少的倾斜角及/或增加的布植能量可导致较深的区域152a，但制程103b及/或103c的布植参数的对应适应可导致减少深度的区域153b及/或153c。因此，通过施加适当的布植序列及对应的制程参数，可获得该修改区域152、153的大小和形状、或该修改区域152a、...、152c、153a、...、153c的任何组合。
图1c示意地例示浓度及/或蚀刻率与该主动区域102a的深度的相依性。如所例示的，该垂直轴可代表该主动区域102a的深度，而该水平轴可代表给定蚀刻配方的浓度及蚀刻率。实线可代表布植物种(例如，氙、锗、及类似者)的浓度，可并入该布植物种，以致于该浓度最大值可位于该主动区域102a内的特定深度，其中，然而，该生成的晶格缺陷的浓度可具有稍微不同的级数(progression)，并可由虚线来代表，其对应相关的蚀刻率，并可与晶格缺陷的浓度相关。在图1c的定性例示中，很明显地，可依据先前所实施的布植制程而获得该蚀刻率的希望修改，其中，可通过选择适当的布植参数来完成局部的修改。举例来说，如所例示的，在特定的深度处，该蚀刻率可能显著地下降，并且因此可在对应的蚀刻制程期间提供显著地增强均匀性的可能性，从而也减少该蚀刻制程的任何图案负载效应。
应了解到，该修改部分152、153(参照图1a)的水平“边界”也可出现浓度及/或蚀刻率的类似相关性。
图1d示意地例示另一个先进制造阶段的半导体装置100。如所例示的，可实施蚀刻制程104，以移除一部分该主动区域102a，从而提供侧向相邻于该栅极电极结构160的开口102s、102d，其中，可依据先前所实施的布植序列来调整特定程度的“重叠”。在一些例示实施例中，可依据湿化学蚀刻配方(例如，使用TMAH、氢氧化钾、及类似者)来实施蚀刻制程104，其中，在此案例中，对应的蚀刻化学作用在该修改的区域152、153内可具有实质等向的蚀刻行为(参照图1a)，这是因为该结晶结构在这些地区被实质破坏。此外，由于该非结晶状态，该蚀刻率可实质高于该主动区域102a的结晶部分，以致于可有效地移除该非结晶材料，其中，该对应的蚀刻率在晶格效应的浓度下降时，可显著地下降，从而提供自我控制的蚀刻行为。举例来说，如图1c所显示的，在该蚀刻率的浓度的后缘(trailing edge)，蚀刻活动可发生显著的下降，并且可因此提供该蚀刻制程104较好的均匀性，即便可能因图案密度的差异而发生局部地变化蚀刻条件亦然。也就是，相较于传统策略，该蚀刻制程在显著减少的蚀刻率的阶段中的任何“非均匀”进展，几乎不会对该整体的制程均匀性作出贡献，在该传统策略中，该整个制程可依据非修改的材料及基本上实质相同的蚀刻率来加以实施，以致于对应的局部变化的蚀刻条件可显著地对生成的开口的大小和形状中的非均匀性作出贡献。
如先前参照图1b所讨论的，在该蚀刻制程104期间，也可完成不同深度的开口102s、102d，但却又能提供高程度的均匀性。类似地，在该蚀刻制程104期间，可因先前所提供的修改部分(参照图1a及1b)，而获得希望程度的重叠或等容线(isometric)组构。因此，可完成例如开口102s、102b的深度的高程度的均匀性。
应了解到，可依据结晶异向性湿化学蚀刻来实施蚀刻制程104，但在其它案例中，可使用等向性电浆辅助蚀刻配方。由于先前的修改，在移除修改的材料部分的期间，至少能获得实质上与方向无关的蚀刻行为。
图1e示意地例示依据另一个例示实施例的半导体装置100，其中，可依据结晶异向性蚀刻配方(例如，依据TMAH、及类似者)来实施额外的蚀刻制程105，以提供该开口102s、102d较好的整体组构及均匀性。在所显示的实施例中，该主动区域102a可使用实质标准的晶体方位，其中，<100>方位可垂直于该主动区域102a的水平表面地区，例如，该开口102s、102d的底部。在此组构中，可形成例如实质代表相关于<111>方位的结晶几何的倾斜侧壁表面102w，从而针对连接至沟道区域156提供较好的均匀性。在一些例示实施例中，可依据湿化学蚀刻配方(例如，使用相同的试剂、可能以不同制程参数，例如，浓度、温度、及类似者)而如个别的蚀刻步骤般，实施该蚀刻制程104、105，以个别适当地调整该对应的蚀刻条件。因此，在图1d的制程104期间，在整个基板101上，该开口102s、102d的基本形状及大小均可调整成高程度的均匀性，而在该蚀刻制程105期间，可依据装置及制程需求来微调该大小和形状。应了解到，当蚀刻进入该主动区域102a的结晶部分时，制程105期间的不同制程条件在制程105期间可提供相较于制程104增加的蚀刻率，在该制程104期间，该材料102a的结晶部分中的低蚀刻率可被视为有利于提供该蚀刻制程104的较好控制，并因此能提供该开口102s、102d的基本大小和组构的较好控制。
图1f示意地例示另一先进的制造阶段的半导体装置100，其中，可施加选择性的外延成长制程106，以在先前所提供的开口中形成半导体材料154(例如，应变诱发半导体材料)，该开口的大小和形状具有较好的均匀性。为了这个目的，可施加任何适合及广为接受的沉积配方，其中，该间隔件结构161及该介电盖件层164可作为沉积掩模。
图1g示意地例示另一先进的制造阶段中的半导体装置100。如所例示的，该晶体管150可分别包含漏极及源极区域155d、155s，其可至少部分地形成在该先前形成的半导体材料154中。此外，适当的侧壁间隔件结构165可提供给该栅极电极结构160，其可用来适当地调整该漏极及源极区域155d、155s的垂直及侧向掺杂分布。
图1g中所显示的该晶体管150可依据任何适当的制程策略来加以形成。也就是，在形成该半导体材料154后(例如，其形式为硅/锗、硅/碳、及类似者)，可依据广为接受的制程策略来移除该间隔件结构161或其一部分及该盖件层164(参照图1f)并且形成该漏极及源极区域155d、155s，可能与该间隔件结构165结合，之后，可依据退火制程来调整该漏极和源极区域155d、155s的最终掺杂分布。因此，该沟道区域156中可达成适当的应变条件，以在该整个装置100上均具有高程度的均匀性，其中，该材料154在例如深度、等容线、与该栅极电极结构160的重叠、及类似者方面，可具有任何适当的组构。因此，在调整该晶体管150的性能方面，可获得高程度的弹性，但与此同时，相较于传统策略，又可达到较好的均匀性。
图1h示意地例示用来修改一部分该主动区域102a的布植制程103a期间的半导体装置100，该部分可实质对应于将形成的开口102s、102d。举例来说，可在希望的深度并入及设置氙物种，并且，该氙物种可与该栅极电极结构160有适当的重叠，也如先前所讨论的。在这个方法中，该主动区域102a内可提供具有适度小的浓度分散的最大浓度，从而精确地定义将形成的开口102s、102d的大小和形状。
图1i示意地例示进行进一步处理107的半导体装置100，该处理107例如为热处理的形式，以对任何布植诱发的损害予以再结晶化，从而形成包含该先前并入的布植物种(例如，氙)的层107a，同时也可形成具有实质结晶组构的部分107b，显著地减少数量的布植物种可设置在该部分107b中，例如可见于图1c中。因此，该层107a可于施加特定化学品(例如，TMAH)时，作为有效的蚀刻控制或蚀刻停止材料，从而让个别的开口可获得由该材料107a所定义的大小和形状，即便对应的蚀刻化学作用可基本上具有结晶异向性蚀刻行为亦然。
在其它的例示实施例中，该处理107可包含例如依据湿化学氧化制程、电浆诱发氧化制程、及类似者的氧化制程，其中，该材料的实质非晶化部分的增加氧化率也可造成氧化部分，该氧化部分的大小和形状可由该先前的布植制程实质地定义。因此，可依据蚀制程持续进行该进一步的处理，其中，在结晶异向性蚀刻制程后，较佳地选择性移除该主动区域102a的非氧化地区的氧化部分，也如以上所讨论的。因此，也在此案例中，可依据具有减少的图案负载相依性的制程，来有效地调整该大小和形状，其中，非常有效的后续制程序列可造成开口具有较好的均匀性，同时也对这些开口的大小和形状提供高程度的调整。
因此，本发明提供数种制造技术，其中，当半导体材料(例如，应变诱发半导体材料)被并入至晶体管的漏极和源极地区时，该晶体管组件可具有较好的均匀性。为了这个目的，可由离子布植制程来定义该开口的基本大小和形状，该离子布植制程可对该材料特性(就蚀刻率而言)作适当的修改，从而在后续实际形成该开口的期间，提供较好的蚀刻控制性及均匀性。举例来说，可依据湿化学蚀刻化学作用来获得希望的大小和形状，即便这些化学作用基本上具有结晶异向性蚀刻行为亦然。
在看过此描述后，本发明的进一步修改及变化对于本领域的熟习技术者而言是明显的。因此，此描述将解读仅是例示的，其目的是在教示本领域的熟习技术者实现本发明的一般方式。应了解到，本文所显示及描述的形式是当作目前的较佳实施例。

Claims (9)

1.一种形成晶体管的方法，包括：
在晶体管的一开始是结晶的主动区域中形成非结晶部分，该非结晶部分是侧向相邻于该晶体管的栅极电极结构，其中，该非结晶部分通过实施离子布植制程形成；
实施第一蚀刻制程，其中对该非结晶部分的材料的蚀刻率大于该主动区域中的结晶部分，从而将该非结晶部分的材料以与方向无关的方式移除，以提供与该非结晶部分相应的开口；
实施第二蚀刻制程，以调整该开口的尺寸及形状，该第二蚀刻制程具有结晶异向性移除率；以及
通过选择性外延成长制程，以至少在该开口中形成应变诱发半导体。
2.如权利要求1所述的方法，其中，该第一蚀刻制程为湿化学蚀刻制程。
3.如权利要求1所述的方法，其中，通过使用等向性电浆蚀刻制程，以实施该第一蚀刻制程。
4.如权利要求1所述的方法，其中，该第一及第二蚀刻制程是湿化学蚀刻制程。
5.如权利要求1所述的方法，其中，实施该离子布植制程包含使用非零的倾斜角。
6.如权利要求1所述的方法，其中，实施该第一蚀刻制程，以完全地移除该非结晶部分。
7.如权利要求1所述的方法，另包含在实施该第一蚀刻制程前，修改该非结晶部分的材料成分及结晶结构的至少一者。
8.如权利要求7所述的方法，其中，该非结晶部分的材料成分经修改后，该修改部分的蚀刻率在实施该第一蚀刻制程时，较该主动区域的未修改部分大。
9.如权利要求7所述的方法，其中，通过实施退火制程，以修改该结晶结构。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010029532B4 (de) * 2010-05-31 2012-01-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistor mit eingebettetem verformungsinduzierenden Material, das in diamantförmigen Aussparungen auf der Grundlage einer Voramorphisierung hergestellt ist
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
FR3000600B1 (fr) * 2012-12-28 2018-04-20 Commissariat Energie Atomique Procede microelectronique de gravure d'une couche
US8951877B2 (en) * 2013-03-13 2015-02-10 Globalfoundries Inc. Transistor with embedded strain-inducing material formed in cavities based on an amorphization process and a heat treatment
US9054217B2 (en) 2013-09-17 2015-06-09 Samsung Electronics Co., Ltd. Method for fabricating semiconductor device having an embedded source/drain
US9299784B2 (en) * 2013-10-06 2016-03-29 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with non-linear surface
US9812577B2 (en) 2014-09-05 2017-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and fabricating method thereof
US10163912B2 (en) * 2016-01-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain proximity
US10141426B2 (en) * 2016-02-08 2018-11-27 International Business Macahines Corporation Vertical transistor device
CN109273524B (zh) * 2017-07-17 2021-10-15 中芯国际集成电路制造(上海)有限公司 隧穿场效应晶体管及其形成方法
US11107696B1 (en) * 2019-10-29 2021-08-31 Xilinx, Inc. Implantation for etch stop liner

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101233605A (zh) * 2005-07-27 2008-07-30 先进微装置公司 用于制造受应力的mos器件的方法
CN101253619A (zh) * 2005-08-31 2008-08-27 先进微装置公司 用于形成nmos与pmos晶体管中的凹陷的受应变的漏极/源极区的技术

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6541343B1 (en) * 1999-12-30 2003-04-01 Intel Corporation Methods of making field effect transistor structure with partially isolated source/drain junctions
JP4780818B2 (ja) * 2000-03-03 2011-09-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US6403434B1 (en) * 2001-02-09 2002-06-11 Advanced Micro Devices, Inc. Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric
WO2005059979A1 (en) * 2003-12-16 2005-06-30 Koninklijke Philips Electronics N.V. Method for forming a strained si-channel in a mosfet structure
US7045407B2 (en) * 2003-12-30 2006-05-16 Intel Corporation Amorphous etch stop for the anisotropic etching of substrates
JP4837902B2 (ja) * 2004-06-24 2011-12-14 富士通セミコンダクター株式会社 半導体装置
US7494858B2 (en) * 2005-06-30 2009-02-24 Intel Corporation Transistor with improved tip profile and method of manufacture thereof
US7528072B2 (en) * 2006-04-20 2009-05-05 Texas Instruments Incorporated Crystallographic preferential etch to define a recessed-region for epitaxial growth
US7413961B2 (en) * 2006-05-17 2008-08-19 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a transistor structure
US7825400B2 (en) * 2006-06-09 2010-11-02 Intel Corporation Strain-inducing semiconductor regions
US7554110B2 (en) * 2006-09-15 2009-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with partial stressor channel
US20080237634A1 (en) * 2007-03-30 2008-10-02 International Business Machines Corporation Crystallographic recess etch for embedded semiconductor region
US7964910B2 (en) * 2007-10-17 2011-06-21 International Business Machines Corporation Planar field effect transistor structure having an angled crystallographic etch-defined source/drain recess and a method of forming the transistor structure
US7851313B1 (en) * 2007-11-09 2010-12-14 Xilinx, Inc. Semiconductor device and process for improved etch control of strained silicon alloy trenches
US7767534B2 (en) * 2008-09-29 2010-08-03 Advanced Micro Devices, Inc. Methods for fabricating MOS devices having highly stressed channels
DE102008049733B3 (de) * 2008-09-30 2010-06-17 Advanced Micro Devices, Inc., Sunnyvale Transistor mit eingebettetem Si/Ge-Material mit geringerem Abstand zum Kanalgebiet und Verfahren zur Herstellung des Transistors
KR101668097B1 (ko) * 2010-03-12 2016-10-24 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법
US8198194B2 (en) * 2010-03-23 2012-06-12 Samsung Electronics Co., Ltd. Methods of forming p-channel field effect transistors having SiGe source/drain regions
DE102010029532B4 (de) * 2010-05-31 2012-01-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Transistor mit eingebettetem verformungsinduzierenden Material, das in diamantförmigen Aussparungen auf der Grundlage einer Voramorphisierung hergestellt ist
KR101797964B1 (ko) * 2010-10-01 2017-11-15 삼성전자주식회사 반도체 장치의 제조 방법 및 그 방법으로 제조된 반도체 장치
KR20120042301A (ko) * 2010-10-25 2012-05-03 삼성전자주식회사 반도체 장치의 제조방법
US8569139B2 (en) * 2010-10-27 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing strained source/drain structures
US20120119302A1 (en) * 2010-11-11 2012-05-17 International Business Machines Corporation Trench Silicide Contact With Low Interface Resistance
US8431460B2 (en) * 2011-05-27 2013-04-30 United Microelectronics Corp. Method for fabricating semiconductor device
US8482079B2 (en) * 2011-06-15 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US8946064B2 (en) * 2011-06-16 2015-02-03 International Business Machines Corporation Transistor with buried silicon germanium for improved proximity control and optimized recess shape
US8999794B2 (en) * 2011-07-14 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned source and drain structures and method of manufacturing same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101233605A (zh) * 2005-07-27 2008-07-30 先进微装置公司 用于制造受应力的mos器件的方法
CN101253619A (zh) * 2005-08-31 2008-08-27 先进微装置公司 用于形成nmos与pmos晶体管中的凹陷的受应变的漏极/源极区的技术

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