JP2009506574A - Ｎｍｏｓトランジスタおよびｐｍｏｓトランジスタに凹んだ歪みのあるドレイン／ソース領域を形成する技術 - Google Patents

Ｎｍｏｓトランジスタおよびｐｍｏｓトランジスタに凹んだ歪みのあるドレイン／ソース領域を形成する技術 Download PDF

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Abstract

ＰＭＯＳトランジスタ（１１０、２１０）に歪み半導体層（１１７、２１７）を形成することで、対応の圧縮歪みチャネル領域（１１１Ａ）が得られる一方で、他方では、ＮＭＯＳトランジスタ（１２０、２２０）の対応の歪みが緩和され得る。ＮＭＯＳトランジスタ（１２０、２２０）中のシリコン／ゲルマニウムのバンドギャップが低減することで生じる接触抵抗の低下により、全体的なパフォーマンスゲインが実現される。ここでは、特に、一部空乏型ＳＯＩデバイスでは、ＰＭＯＳトランジスタ（１１０、２１０）とＮＭＯＳトランジスタ（１２０、２２０）のシリコン／ゲルマニウム層（１１７、１２７、２１７、２２７）によって生成される漏れ電流の増加に起因して、有害なフローティングボディ効果もまた低減される。

Description

概して、本発明は、集積回路の形成に関し、より詳細には、ＭＯＳトランジスタのチャネル領域の電荷キャリア移動度を向上するために、例えば、シリコン／ゲルマニウムを使用して、トランジスタ型の異なるソース／ドレイン領域を形成する技術に関する。
集積回路を製造するには、特定の回路レイアウトに応じて所与のチップエリア上に多数の回路素子を形成する必要がある。一般に、複数のプロセス技術が現在実施されており、マイクロプロセッサ、記憶チップなどの複合回路の場合、動作速度および／あるいは電力消費量および／あるいは費用効率の点で優れた特性を備えるこいう理由から、ＣＭＯＳ技術が現在最も有望なアプローチとされる。ＣＭＯＳ技術を用いた複合集積回路の製造において、数百万ものトランジスタ、すなわち、ｎチャネルトランジスタとｐチャネルトランジスタが、結晶半導体層を含む基板に形成される。ＭＯＳトランジスタは、ｎチャネルトランジスタであるかｐチャネルトランジスタであるかに拘わらず、いわゆるｐｎ接合を備え、このｐｎ接合は、逆ドープされたチャネル領域がドレイン領域とソース領域との間に配置された高濃度ドープドレインおよびソース領域の境界に形成される。
チャネル領域の伝導性、すなわち、伝導性チャネルの駆動電流の容量は、チャネル領域の上方に形成され、薄い絶縁層によってチャネル領域から分離されたゲート電極によって制御される。
チャネル領域の伝導性は、伝導性領域が形成されると、適切な制御電圧をゲート電極に印加することにより、ドーパントの濃度、多数の電荷キャリアの移動度、およびトランジスタの幅方向におけるチャネル領域の所与の拡張に対して、チャネル長さとも呼ばれるソースおよびドレイン領域間の距離に左右され。したがって、制御電圧をゲート電極に印加すると、絶縁層の下方に伝導性チャネルを迅速に作り出す能力との組み合わせにより、チャネル領域の全体の伝導性によって、ＭＯＳトランジスタの特性が実質的に決定される。従って、チャネル長さを縮小し、これによりチャネルの抵抗率が下がることで、チャネル長さが集積回路の動作速度を上げるための主要なデザイン基準となる。
しかしながら、トランジスタの寸法を縮小すると、それに関連した複数の問題が生じてしまい、ＭＯＳトランジスタのチャネル長さを着実に短くすることによって得られた利点をあまり損なわないようにこれらの問題に取り組む必要がある。これに関する主要な課題の１つとして、新たなデバイス世代に対して、トランジスタのゲート電極などの極限寸法の回路素子を確実に再現して生成することができる、強化されたフォトリソグラフィおよびエッチストラテジーを構築することが挙げられる。さらに、所望のチャネル制御性と組み合わせてシート抵抗と接触抵抗とを低くするために、ドレイン領域およびソース領域において、横方向に加えて垂直方向にも非常に高度なドーパントプロファイルが要求される。加えて、ゲート絶縁層に対して垂直のＰＮ接合の位置はさらに、漏れ電流制御の点でクリティカルなデザイン基準を表す。よって、チャネル長を縮小するには、ゲート絶縁層およびチャネル領域によって形成されるインターフェースに対してドレインおよびソース領域の深さも低くしなければならず、これにより洗練されたインプラント技術が要求される。別のアプローチによれば、隆起したドレインおよびソース領域と呼ばれるエピタキシャル成長した領域が、ゲート電極に対して特定のオフセットを備えて形成され、この隆起したドレインおよびソース領域の導電性が増加される一方で、ゲート絶縁層に対して浅いＰＮ接合が維持される。
極限寸法のサイズ、すなわち、トランジスタのゲート長、が縮小し続けていることから、上述のプロセスステップに関して非常に複雑なプロセス技術を適用し、場合によっては新たに構築する必要があるので、所与のチャネル長に対するチャネル領域の電荷キャリア移動度を増加することでトランジスタ素子のチャネルの導電性を強化することも提案されている。これにより、デバイスのスケーリングに関連付けられる多くの上記プロセスを適用しないで、あるいは少なくとも適用を延期しつつ、将来の技術ノードに対する進歩と互換性のあるパフォーマンスの向上を達成する可能性が与えられる。電荷キャリア移動度を増加する１つの実効的メカニズムとしては、例えば、チャネル領域に対応の歪みを生成するために引張応力あるいは圧縮応力を生成することで、チャネル領域の格子構造を変化(modify)させることが挙げられ、この結果、電子および正孔に対する移動度がそれぞれ変化する。
例えば、チャネル領域に引張歪みを生成することで電子の移動度が増加する。ここでは、引張歪みの大きさおよび方向に応じて、移動度を５０％あるいはそれ以上増加させることができ、これに対応して導電性度が増加し得る。他方では、チャネル領域の圧縮歪みにより正孔移動度が増加し、これにより、Ｐ型トランジスタのパフォーマンスを強化する可能性が与えられる。集積回路の製造に応力や歪み技術を導入することは、将来のデバイス世代にとって非常に有望なアプローチである。その理由は、例えば、歪みのあるシリコンは、”新たな”種類のシリコン材料として考えられ、これにより、高額な半導体材料および製造技術を必要とせずに、高速でパワフルな半導体デバイスの製造が可能になり得るからである。
この結果、引張応力あるいは圧縮応力を生成してこれを対応の歪みとするように、例えばシリコン／ゲルマニウム層あるいはシリコン／カーボン層をチャネル領域に、あるいはその下に導入することが提案されている。チャネル領域に、あるいはその下に応力生成層を導入することで、トランジスタのパフォーマンスを非常に向上することができるが、従来の、および、十分に承認されたＭＯＳ技術に対応の応力層を形成するには、著しい努力をしなければならない。例えば、チャネル領域に、あるいはその下の適所にゲルマニウムやカーボンを含む応力層を形成するためには、さらなるエピタキシャル成長技術を構築し、プロセスフローに導入しなければならない。よって、プロセスは非常に複雑になり、そのために製造コストが増すとともに製造歩留まりが減少する可能性がある。
従って、他のアプローチでは、チャネル領域に所望の応力を生成するために、層、スペーサ素子などをオーバーレイすることで生成される外部応力が用いられる。しかし、特定の外部応力を加えることでチャネル領域に歪みを生成するプロセスは、外部応力のチャネル領域の歪みへの変換が非常に非効率的なものとなっている。その理由は、チャネル領域はＳＯＩ（silicon-on-insulator)デバイス中の埋め込み絶縁層に、あるいは、バルクデバイス中の残りのバルクシリコンに強く結合されているからである。
したがって、チャネル領域内に付加的な応力層を必要とする上述のアプローチには著しい利点を与えているが、得られる歪みが中程度に低いことで、後のアプローチをあまり魅力的でないものにしている。
別のアプローチにおいては、ＰＭＯＳトランジスタの正孔移動度は、トランジスタのソースおよびドレイン領域に歪みシリコン／ゲルマニウム層を形成することで強化することができる。ここでは、圧縮歪みのあるドレインおよびソース領域は、隣接するシリコンチャネル領域に一軸性の歪みを生成する。このために、ＰＭＯＳトランジスタのドレインおよびソース領域には選択的にリセスが設けられる一方、ＮＭＯＳトランジスタはマスキングされ、その後、シリコン／ゲルマニウム層がエピタキシャル成長によりＰＭＯＳトランジスタに選択的に形成される。適切なデザインが用いられ、ＰＭＯＳトランジスタのパフォーマンスゲインのバランスが保たれていれば、この技術はＰＭＯＳトランジスタならびに全体のＣＭＯＳデバイスのパフォーマンスゲインの点で著しい利点を与えるが、ＰＭＯＳドレイン領域およびソース領域にリセスを儲けるとともにシリコン／ゲルマニウム領域を成長させ、一方でＮＭＯＳトランジスタをマスキングするには複雑なプロセス技術が求められ、これによりプロセスがさらに不均一になるおそれがある。
上述の状況を鑑みて、ＰＭＯＳトランジスタの電荷キャリア移動度を実効的に増加する一方で、上述した問題点の１つ以上を回避するか少なくとも減らすことができる改善された技術が求められている。
以下、本発明のいくつかの態様を基本的に理解するために、本発明の概要を説明する。この概要は、本発明の全体像を詳細に説明するものではない。本発明の主要な、または重要な要素を特定しようとするものでも、本発明の範囲を説明しようとするものでもない。ここでの目的は、本発明のいくつかのコンセプトを簡単な形で提供して、後続のより詳細な説明に対する前置きとすることである。
概して、本発明はＰＭＯＳトランジスタおよびＮＭＯＳトランジスタなどの、型の異なるトランジスタの形成を可能とする技術に関するものである。ここでは、少なくともＰＭＯＳトランジスタは歪みのあるドレインおよびソース領域を備えており、これにより、対応のチャネル領域の電荷キャリア移動度を実効的に増加する一方で、トランジスタ素子の形成において、フレキシビリティとプロセスの均一性とを向上することができる。このために、この２つの型のトランジスタ素子に対して、ゲート電極に隣接してリセスを形成するエッチプロセスと、後続のエピタキシャル成長プロセスとを共通して実行することができる。これにより、プロセスの均一性が著しく向上する。一方で、接合部の漏れの増加、変更されたバンドギャップなどの効果を利用することで、トランジスタのパフォーマンスを同時に向上することができるように、２つのトランジスタのうちの一方、たとえばＮＭＯＳトランジスタの歪みが変更される。
本発明の例示的実施形態では、トランジスタはＳＯＩデバイスの形式で供給されてもよい。ここでは、フローティングボディ効果などの有害効果は、特に一部空乏型のＳＯＩデバイスにおいて、非常に低減される。本発明の一例示的実施形態によれば、第１のタイプの第１トランジスタのゲート電極に隣接して第１リセスを形成するステップと、第１のタイプとは異なる第２のタイプの第２トランジスタのゲート電極に隣接して第２リセスを形成するステップと、を含む方法が提供される。本発明の一例示的実施形態によれば、方法は、第１のタイプの第１トランジスタのゲート電極に隣接して第１リセスを形成するステップと、第１のタイプとは異なる第２のタイプの第２トランジスタのゲート電極に隣接して第２リセスを形成するステップと、を含む。この方法はさらに、第１および第２のリセスに歪みのある半導体層を選択的に形成するステップと、半導体層中の歪みを減らすことができるように、第２のリセスにおいて歪みのある半導体層を選択的に変質させるステップと、を含む。方法はさらに、第１および第２のリセスに歪みのある半導体層を選択的に形成するステップと、半導体層中の歪みを減らすことができるように、第２のリセスにおいて歪みのある半導体層を選択的に変質させるステップと、を含む。
本発明の別の例示的実施形態によれば、第１のタイプの、半導体の第１のボディ部上方に形成された、第１トランジスタのゲート電極に隣接して第１のリセスを形成するステップを含む方法が提供される。さらに、第２リセスは、第１のタイプとは異なる第２のタイプの、半導体の第２ボディ部上方に形成される第２トランジスタの第２ゲート電極に隣接して形成される。さらに、該方法は、一般に第１リセスに第１半導体層を、第２リセスに第２半導体を形成するステップを含む。ここでは、少なくとも第１半導体層は歪みのある半導体層である。
本発明のさらに別の実施形態によれば、半導体デバイスは、半導体の第１ボディ部とその上に形成された第１導電型の第１トランジスタを含む。ここでは、第１トランジスタは、特定の半導体材料からなる歪み層を、その拡張領域とソースおよびドレイン領域とに含む。さらに、半導体デバイスは、半導体の第２ボディ部とその上に形成された第２導電型の第２トランジスタを含む。ここでは、第２トランジスタは特定の半導体材料からなる実質的に緩和された層を、その拡張領域とソースおよびドレイン領域とに含む。
本発明は添付の図面とともに以下の記載を参照することで理解することができる、図面において、同じ参照符号は同様の要素を示す。本発明は、様々な改良を行い、また、他の形態で実施することができるが、ここに説明されている特定の実施例は、例示として示さたものであり、以下にその詳細を記載する。しかし当然のことながら、ここに示した特定の実施例は、本発明を開示されている特定の形態に限定するものではなく、むしろ本発明は添付の請求項によって規定されている発明の範疇に属する全ての改良、等価物、及び変形例をカバーするものである。
本発明の実施例を以下に記載する。簡素化のため、現実の実施品におけるすべての特徴を本明細書に記載することはしていない。当然のことながら、そのような現実の実施品の開発においては、開発者における特定の目標を達成するため、システム的制限やビジネス的制限との摺り合せなど、多くの特定の実施の決定がなされる。それらは各実施形態によって様々に変化するものである。更に、そのような開発努力は複雑で時間を消費するものであるのは当然のことであるが、それでもなお、この開示の恩恵を有する当業者にとっては通常作業の範疇に入るものである。
以下、本発明を添付の図面を参照しながら記載する。図面には、様々な構造、システム、デバイスが単なる説明目的で、また、当業者にとっては周知の詳細で本発明を不明瞭にしないように概略的に示されている。しかしながら、添付の図面は本発明の実施例を説明・解説する目的で添付されているものである。本明細書で使用される用語や言い回しは関連技術において当業者たちによって理解される単語や言い回しと一貫した意味を持つものと理解、解釈される。本明細書において用語あるいは言い回しを一貫して使用していても、これらの用語や言い回しのいかなる特定の定義、すなわち、当業者により理解される通常の意味及び慣習的な意味からは異なる定義を意味するものではない。用語や言い回しを、特定の意味を有する範囲において用いる場合、つまり当業者により理解されているのとは異なる意味で用いる場合、本明細書においては、直接かつ明確にそのような言葉や言い回しの特定の定義を行う。
概して、本発明は、ＮＭＯＳトランジスタやＰＭＯＳトランジスタなどの、導電型の異なるトランジスタ素子の製造技術を検討する。ＰＭＯＳトランジスタの正孔の電荷キャリア移動度は、ＰＭＯＳトランジスタのドレインおよびソース領域と拡張領域に圧縮歪みをかけた半導体層を供給することで向上させることができる。同時に、本発明は、ドレインとソース領域および拡張領域にリセスを形成するエッチングプロセスに加えて後続の選択的エピタキシャル成長プロセスを両型のトランジスタに同時に実行することができ、これにより、これらのプロセスのローディング効果を“スムーズにする”点において 非常に実効的でフレキシブルな製造プロセスを提供する。加えて、歪み半導体層の形成においてＰＭＯＳトランジスタに生成され得るＮＭＯＳトランジスタの歪みはいずれも、電子移動度への有害効果を減らすことができるように適切に変更され、この結果、ＣＭＯＳ回路の全体のパフォーマンスに貢献することになる。
ＮＭＯＳトランジスタ内の歪みを変化させることで、ドレインとソース領域および拡張領域内の半導体材料が実質的に緩和され、これにより、実質的に歪みのない領域が形成される。さらに、実質的に緩和された半導体層によりバンドギャップもまた変更され、これにより、ＮＭＯＳトランジスタの拡張領域だけではなくドレインおよびソース領域の抵抗率も変更される。この結果、ＮＭＯＳトランジスタでは、電流駆動容量についてのパフォーマンスゲインが得られる。これにより、ＰＭＯＳおよびＮＭＯＳトランジスタの電流駆動容量が非対称であることを考慮した回路設計を実質的に維持することが可能となる。何故なら、正孔移動度が向上することでＰＭＯＳトランジスタのパフォーマンスがさらによくなり、この結果、ＮＭＯＳトランジスタのソースおよびドレインの接触抵抗が低下することで、起動容量がこれに対応して、あるいは実質的に対応して増加するからである。したがって、全体のパフォーマンスは、上述の非対称性を考慮した現在の既存の設計に対しても実質的に向上され得る。
さらに、本発明は、一部空乏型のＳＯＩ（silicon-on-insulator)デバイスと組み合わせて有利に適用することができる。その理由は、漏れ電流の増加は、それ自体が有害な効果であると考えられ、また、ドープされたシリコンよりも、変更されたバンドギャップの存在に関連付けられるが、この漏れ電流が増加することで、一部空乏型のＳＯＩトランジスタの主要な問題と考えられるフローティングボディ効果を実質的に減らすことができるように、電荷キャリアのディスチャージおよびチャージ能力が向上される。この結果、ヒステリシス挙動、つまり、一部空乏型のＳＯＩトランジスタの信号の、履歴に依存した伝搬遅延が実質的に改善され、これにより、デザインに更なるフレキシビリティが与えられる。その理由は、従来の一部空乏型ＳＯＩデバイスでは、通常、一部空乏型のＳＯＩデバイスの相当量のヒステレシスが引き起こす最悪の場合の遅延変動を考慮するように、余分なマージンを追加する必要があるからである。
しかし、本発明は、ＳＯＩデバイスと組み合わせて、具体的には、一部空乏型のトランジスタ素子と組み合わせると非常に有利であるが、本発明はさらに、バルクシリコン基板や任意の他の適切なキャリアに形成されたトランジスタなどの他のトランジスタアーキテクチャと組み合わせて有利に適用することができることが分かる。従って、本発明は、詳細な説明および添付の請求項に明確に記載されていない限り、ＳＯＩデバイスに制限されるものではない。
図１ａ〜１ｇと２ａ〜２ｃを参照して、以下に本発明のさらなる例示的実施形態をより詳細に説明する。図１ａに、第１トランジスタ１１０および第２トランジスタ１２０を備えた半導体デバイス１００の断面図を例示する。この第１トランジスタ１１０および第２トランジスタ１２０は、それぞれ導電型が異なってもよい。したがって、例えば、第１トランジスタ１１０はＰＭＯＳトランジスタであってもよく、第２トランジスタ１２０はＮＭＯＳトランジスタであってもよく、これらが基板１０１上方に形成されてもよい。上述したように、基板１０１は、第１トランジスタ素子１１０および第２トランジスタ素子１２０の形成を可能とする、実質的に結晶性の半導体層が形成された任意の適切な基板であってもよい。
例示的実施形態では、基板１０１は、絶縁層１０２が形成され、これに続いて、第１トランジスタ素子１１０に対応する第１アクティブ領域あるいは半導体１１１のボディ部と、第２トランジスタ素子１２０に対応する第２アクティブ領域あるい半導体１２１のボディ部とが画定された結晶性の半導体層が形成された適切なキャリア材料であってもよい。二酸化シリコン、窒化シリコン、あるいは任意の他の適切な絶縁材料から構成されてもよい、絶縁層１０２を含む基板１０１は、任意のＳＯＩタイプの基板であってもよいことが分かる。この用語は、トランジスタ素子の形成に適した結晶性の半導体層が上方に形成された少なくとも絶縁部分を有する任意の基板に対する一般的な用語として考慮されるものである。
アクティブ領域１１１および１２１の厚みは、トランジスタ１１０、１２０に対する特定の設計ルールに適応した厚みであってもよい。１つの例示的実施形態においては、このアクティブ領域１１１、１２１は、一部空乏型のトランジスタ素子を形成できるように設計されており、一方で他の実施形態では、厚みは完全空乏型デバイスの形成に適するものであってもよい。さらに、アクティブ領域１１１、１２１は分離され、これにより、対応の分離構造１０３によって相互から電気的に絶縁される。このような分離構造は、シャロートレンチアイソレーション（ＳＴＩ）または任意の他の適切な絶縁構造の形式で設けられてもよい。この分離構造１０３は、二酸化シリコン、窒化シリコンなどの任意の適切な材料から形成されてもよい。
図１ａに図示している製造段階においては、第１トランジスタ１１０および第２トランジスタ１２０は、各々の電極１１２と１２２とをそれぞれ備えている。これらの電極はそれぞれ、対応するゲート絶縁層１１３および１２３によって、各々のアクティブ領域１１１、１２１からそれぞれ分離されている。さらに、ゲート電極１１２上には、キャッピング層１１４が形成されており、同様に、ゲート電極１２２上にはキャッピング層１２４が形成されている。このようなキャッピング層は、窒化シリコン、酸窒化シリコンなどの適切な材料から構成されてもよい。さらに、アクティブ領域１１１、１２１とゲート電極１１２、１２２上には、非常にコンフォーマル(conformal)な方法でスペーサ１０４が形成される。スペーサ層１０４の厚みはデバイス要件によって選択されてもよく、例えば、約５０〜３００Åの範囲であってもよい。あるいは、ゲート電極１１２、１２２に隣接して形成されるリセスのオフセットに所望される任意の他の適切な値であってもよい。
図１ａに図示している半導体１００を形成する一般的なプロセスは以下のプロセスを含み得る。ＳＯＩアーキテクチャが考慮される場合に絶縁層１０２を含む基板１０１は、ドープされた結晶シリコン層や前ドープされた結晶シリコン層などの適切な半導体層を受け入れてもよく、シリコン層は、ウェハ接合技術あるいはＳＯＩ基板を形成するための任意の他の十分に確立された技術によって形成されてもよい。その後、標準的なリソグラフィ技術および異方性エッチ技術などの十分に確立されたレシピによって分離構造１０３が形成されてもよい。その後、分離構造１０３がトレンチアイソレーション形式で設けられる場合には、適切な蒸着および研磨技術が行われる。しかし、アクティブ領域１１１および１２１を画定するために他の技術を用いてもよい。次に、酸化および／あるいは蒸着によって適切な誘電層が形成され、その後、ポリシリコンや前ドープされたポリシリコンなどのゲート電極材料が蒸着される。この蒸着は、十分に確立された低圧化学気相蒸着（ＬＰＣＶＤ）技術によって実現されてもよい。
その後、ゲート電極材料の上部にキャッピング層が形成されてもよい。このキャッピング層は、続いて実行されるリソグラフィに対して、ＡＲコーティング（ＡＲＣ）層としての役割も果たすことができる。さらに、このキャッピング層は、後続のゲート電極材料のパターニングにおいて、ハードマスクとして付加的または代替的な役割を果たすことができる。さらに別の実施形態においては、キャッピング層は、先のフォトリソグラフィおよびエッチプロセスにおいて、いずれの更なる機能を有さずに最終的にそれぞれのキャッピング層１１４、１２４を形成するように、ゲート電極材料に沿ってパターニングされるように設計されてもよい。
ゲート電極１１２、１２２とゲート絶縁層１１３、１２３をパターニング後、スペーサ層１０４は、例えば、十分に確立されたプラズマエンハンスト化学気相蒸着（ＰＥＣＶＤ）技術によって所要の厚みで蒸着されてもよい。この厚みは、アクティブ領域１１１および１２１の一方に所望の歪みを得るために、アクティブ領域１１１、１２１に適切な半導体材料を形成するように、アクティブ領域１１１、１２１内に形成されるリセスに対して実質的に所望のオフセットを決定するものである。スペーサ層１０４を蒸着後、半導体デバイス１００は選択的異方性エッチングプロセス１０２にさらされ、これによりデバイス１００の水平部分からスペーサ層が除去される。対応する適切な異方性エッチレシピは従来技術において十分に確立されたものであり、また、一般的に、注入に使用可能なサイドウォールスペーサの形成によって、トランジスタ素子の適切な横方向のドーパントプロファイルの形成に使用される。
図１ｂに、異方性エッチプロセス１０２が終了し、これにより、ゲート電極１１２および１２２のサイドウォールにスペーサ素子１１５、１２５をそれぞれ残した状態の半導体デバイス１００を示す。上述のように、スペーサ１１５、１２５に対応する幅１１５ａ、１２５ａは実質的に等しく、また、これらの幅は実質的に層１０４の厚みによって決定されるものであり、従って、スペース層１０４を形成する対応の蒸着レシピによって決定される。この結果、ゲート電極１１２、１２２は、誘電材料によってカプセル化した状態となる。このようにすることで、埋め込まれた歪み半導体層をトランジスタ１１０に形成する後続のエッチおよびエピタキシャル成長プロセスにおいて、ゲート電極１１２、１２２を実質的に保護することができる。
図１ｃに、１０６として示す異方性エッチプロセスにおける半導体デバイス１００を概略的に示す。このプロセスにおいては、対応するリセス１１６と１２６とがゲート電極１１２と１２２にそれぞれ隣接して形成される。異方性エッチプロセス１０６は、アクティブ領域１１１および１２１のシリコンなどの材料とスペーサ１１５、１２５、キャッピング層１１４、１２４および分離構造１０３の材料との間に高度な選択性を示すことができるように設計してもよい。例えば、シリコン、二酸化シリコン、および窒化シリコン間に適度な選択性を有する、高選択性の異方性エッチプロセスは従来技術において十分に確立されている。よって、分離構造がトレンチアイソレーション形式で設けられる場合に、分離構造１０３の形成においても使用することのできるエッチ技術と同様のエッチ技術を使用してもよい。しかしながら、エッチプロセス１０６は、その他のプロセスパラメータが固定されている与えられたエッチケミストリに対し、エッチ時間によって、終点検出を行うことなく制御可能であり、プロセスの不均一性が、基板１０１にわたってのリセス１１６，１２６のエッチ深さにおける差の直接的な原因となる。この点でエッチングプロセスはクリティカルなものとなっている。
よって、プロセスが不均一であれば、基板１０１にわたってのリセス１１６、１２６のエッチの深さも異なる結果になり得る。さらに、エッチプロセス１０６は、パターン密度とパターン構造にある一定の依存度を示し、これにより、多くの場合で１つのトランジスタ素子が対応するエッチマスクによってカバーされる従来技術においては、制御のしやすさが低下するおそれがある。したがって、１つのトランジスタ型をカバーし、もう一方のトランジスタ型を露出する従来技術において頻繁に発生するエッチマスクを避けることで、パターンの均一性と、従って、エッチの均一性とを向上することができ、これにより、結果として生じるリセス１１６、１２６の均一性を向上することができる。
次に、デバイス１００は、次のエピタキシャル成長プロセスに備える。このプロセスにおいては、トランジスタ１１０、１２０の少なくとも一方の、ゲート電極１１２などのそれぞれのゲート電極の下方に歪み領域を形成するように、適切な半導体化合物が蒸着されてもよい。したがって、リセス１１６、１２６内の露出したシリコン面上の汚染物質を除去するように、適切で十分に確立された洗浄プロセスを実行することができる。その後、十分に確立されたレシピによって、適切な蒸着環境が与えられる。一実施形態では、この蒸着環境は、シリコン／ゲルマニウム材料の蒸着を開始するように設計されてもよい。さらに、選択的エピタキシャル成長プロセスは、適切なドーパント材料が半導体化合物に沿って同時に蒸着される場合に、様々なローディング効果に悩まされ、局所的に成長速度が変更され、さらに、ドーパントの混入が局所的に変更されるおそれがある。エッチプロセス１０６と同様、従来のストラテジーでは供給されることの多いエピタキシャル成長マスクがないことで、選択的エピタキシャル成長プロセスの均一性が実質的に向上する。したがって、エピタキシャル成長において、プロセスの均一性をさらに向上することができる。
図１ｄに、選択的エピタキシャル成長プロセスが終了し、これにより、対応のエピタキシャル成長した半導体層１１７、１２７がリセス１１６および１２６内にそれぞれ蒸着された状態の半導体デバイス１００を概略的に示す。一実施形態では、半導体層１１７、１２７は、シリコン／ゲルマニウムなどの、圧縮された歪みのある半導体材料を表す。例えば、シリコン／ゲルマニウム材料中に約１０〜２０原子百分率のゲルマニウムを供給してもよい。これにより、層１１７、１２７中に圧縮応力を受けた格子が形成される。さらに、これにより、各々のチャネル領域中に対応の一軸の圧縮歪みが生じる。このような歪みは１１１ａおよび１２１ａとして示しており、これらは各々のゲート電極１１２および１２２の下方に位置する。シリコン／ゲルマニウムを供給することは、ＰＭＯＳトランジスタ中に圧縮歪みを与えるという点で非常に有利であることが分かる。一方で、バンドギャップの変更により接触抵抗が低下し、さらに、対応する圧縮歪みが少なくとも部分的に緩和されている場合に、それぞれのＰＮ接合のダイオードの漏れが、最終的にＮＭＯＳトランジスタのパフォーマンスに反映されることになる。これについては以下に記載する。しかし、他の実施形態では、実質的な引張歪みを所望する場合に、シリコン／炭素などの他の半導体化合物が蒸着されてもよい。
図１ｅに、スペーサ１１５、１２５および対応のキャッピング層１１４、１２４が除去される、更なる製造段階における半導体デバイス１００を概略的に示す。このために、スペーサ１１５、１２５およびキャッピング層１１４、１２４が実質的に窒化シリコンから構成されている場合に、十分に確立された高選択性のエッチプロセスを、例えば、熱いリン酸によって実行してもよい。ある実施形態では、適切なオフセットスペーサ（図１ｅには図示せず）を形成し、続いてドレインおよびソース拡張領域を形成することで、更なる処理を継続してもよい。このために、対応の注入マスク（図示せず）を形成し、例えば、トランジスタ１２０をカバーされ、トランジスタ１１０を露出してもよい。その後、注入マスクを除去し、更なる注入マスクを形成して、トランジスタ１１０をカバーし、トランジスタ１２０を露出してもよい。
図１ｆに、トランジスタ１１０をカバーする対応の注入マスク１０８を備えた半導体デバイス１００を概略的に示す。しかし、別の例示的実施形態によれば、オフセットスペーサはこの製造段階では供給されなくてもよく、そのために、第１トランジスタ１１０にはまだ拡張領域が形成されていないことが分かる。これを図１ｆに例示する。しかし、対応のオフセットスペーサがすでに形成され、対応の拡張領域がトランジスタ１１０に形成されているかどうかに関わらず、イオン注入プロセスを実行して、トランジスタ１２０中に形成された半導体層１２７中の歪みを変更してもよい。１つの例示的実施形態においては、注入プロセス１０７は、キセノン、炭素およびフッ素の１つを含むイオン種に基づいた注入ステップを含んでもよく、注入エネルギーおよび投与量などの対応の注入パラメータは、半導体層１２７のかなりの部分において結晶構造を実効的に変化させるために選択され得る。このために、半導体層１２７内に所望の緩和効果を生成するように、適切な注入エネルギー値と投与値とが決定するために、十分に確立されたシミュレーション技術を用いてもよい。例えば、、約１０〜５０ｎｍの範囲の半導体層１２７の厚みに対しては、約２０〜２００ｋＶの範囲の注入エネルギーが上述したイオン種に適している。ある実施形態では、イオン注入プロセス１０７は、複数の結晶欠陥を生じさせて最終的に実質的に緩和させるように設計することができる。したがって、シリコン／ゲルマニウムから構成されてもよい半導体層１２７は、実質的に緩和された結晶であってもよく、これにより、チャネル領域１２１ａ内の圧縮歪みを実質的に低下することができる。また、そうでない場合は、電子移動度に有害効果を与えるおそれがある。
更なる例示的実施形態では、図１ｆに示しているように、オフセットスペーサがまだ形成されていない場合に、注入プロセス１０７は、半導体層１２７の少なくともかなりの部分と、さらにアクティブ領域１２１の露出領域とを実質的にアモルファス化するように設計される。例えば、１０１５〜１０１６ｉｏｎ／ｃｍ２の範囲でキセノンなどの重イオン種を多量に投与すれば、露出部分が実質的にアモルファス化され、この結果、チャネル領域１２１ａ内の圧縮歪みを実質的に完全に除去することができる。１つの例示的実施形態では、オフセットスペーサ（図示せず）がすでにゲート電極１２２のサイドウォールに形成されている場合、アモルファス化注入プロセスとして設計された注入プロセス１０７を実行後に、拡張領域を形成する対応の注入プロセスを、前アモルファス化結晶構造に起因してチャネル効果が実質的に低減された状態で、非常に効率的に行うことができる。別の実施形態では、図１ｆに示すデバイス、つまり、第１トランジスタ１１０のスペーサ形成および／あるいは拡張部注入プロセスが行われていないデバイスは、第１および第２トランジスタ１１０、１２０を完成するために、更なるトランジスタ形成プロセスにさらされてもよい。
図１ｇに、さらに進んだ製造段階における半導体デバイス１００を概略的に示す。よって、第１トランジスタ１１０は、ドレインおよびソース領域１１９と、対応する拡張部領域１１９ｅを備えており、これらは少なくとも一部が歪み半導体層１１７内に形成される。これにより、チャネル領域１１１ａ内には一軸の圧縮歪み１３０が形成される。さらに、例えば第１スペーサ１１８ａおよび第２スペーサ１１８ｂを備えたスペーサ構造１１８がゲート電極１１２の側壁に形成される。同様に、トランジスタ１２０は、ドレインおよびソース領域１２９と、対応する拡張部領域１２９ｅを備えており、これらは実質的に緩和した半導体層１２７内に実質的に形成される。よって、トランジスタ１１０中の歪み１３０などの圧縮歪みは、実質的にチャネル領域１２１ａ中で除去される。その一方、シリコン／ゲルマニウムから構成される場合に、緩和半導体層１２７のバンドギャップ構造が変更することで抵抗率が低下し、さらに、ＰＮ接合は漏れ電流を増加させる。これにより、トランジスタ１２０および１１０における有害なフローティングボディ効果を減らすことができるように、動作において電荷キャリアのディスチャージとチャージとが促進される。
図１ｇに示す半導体デバイス１００を形成する一般的なプロセスフローは、以下のプロセスを含み得る。緩和あるいはアモルファス化注入プロセス１０７を実行後、マスク１０８は除去され、上述のように、スペーサがすでに形成されていなければ、スペーサ１１８ａおよび１２８ａが形成されてもよい。このために、エッチストップ層と適切な材料の蒸着を含む十分に確立されたスペーサ形成技術を実行し、その後、適切な異方性エッチプロセスを実行してもよい。その後、拡張領域１１９ｅと１２９ｅとを形成するために、適切に設計された注入プロセスを実行してもよく、ここでは、対応の注入マスクを形成して、Ｐ型ドーパントをトランジスタ１１０に導入し、Ｎ型ドーパントをトランジスタ１２０に導入することができる。その後、十分に確立された技術によって、スペーサ素子１１８ｂや１２８ｂなどの１以上のスペーサを形成してもよく、その後、深いドレインおよびソースが注入される。ここでは、一方に高濃度にＰドープされたドレインとソース領域１１９を形成し、他方に高濃度にＮドープされたドレインとソース領域１２９を形成するために、対応のマスキング方式を再度採用してもよい。その後、対応のドーパントを活性化し、ドレインおよびソース領域と対応の拡張領域とを再結晶化するように、対応のアニールプロセスを実行してもよい。ある実施形態においては、アモルファス化注入プロセスとして設計されている場合に、注入プロセス１０７の実行後、ドレインおよびソース領域１２９と対応の拡張部１２９ｅとを形成する更なるプロセスを実行する前に、実質的に緩和された半導体層として半導体層１２７を再成長させるように、対応のアニールサイクルを実施してもよいことが分かる。
別の実施形態においては、層１２７の実質的にアモルファス化した構造を維持し、実質的にアモルファス化した結晶ベースで拡張部１２９ｅとドレインおよびソース領域１２９とを形成するようにそれぞれの注入プロセスを実行し、この結果、チャネル効果の低減によりドーパントプロファイルが強化する一方、これと同時にドーパントを活性化する後続のアニールサイクルにおいて、再結晶効果を向上させることができるようにすることが有利である。
この結果、半導体デバイス１００は、圧縮歪み１３０がチャネル領域１１１ａに形成されたＰＭＯＳトランジスタの形式で第１トランジスタ１１０を備えてもよい。これにより、実質的に正孔移動度が向上する。一方では、アクティブ領域１１１に漏れ電流を増加させ得るＰＮ接合が付加的に生成される。この結果、デバイス１００の動作において、ボディ電圧を低減する実効的なメカニズムが提供される。同様に、トランジスタ１２０は、実質的に歪みが緩和されたチャネル領域１２１ａを備えてもよい。しかし、一方では、ドレインおよびソース領域と拡張領域１２９、１２９ｅにおいてシリコン／ゲルマニウムのバンドギャップの低減により、抵抗率が実質的に低下する。この結果、トランジスタ１２０の電流駆動容量がさらに強化される。さらに、トランジスタ１１０、１２０の漏れ電流の増加により、有害なボディ電圧、すなわち、フローティングボディ効果を低減する実効的なメカニズムが提供される。このようにして、デバイス１００のパフォーマンスは、特に、一部空乏型のＳＯＩデバイス形式で設けられているときに、実質的に向上させることができる。図２ａ〜２ｃを参照して、以下に本発明の更なる例示的実施形態をより詳細に記載する。図２ｃに、半導体デバイス２００を概略的に示す。これは、図１ａに示したデバイスに類似したものであってもよい。すなわち、半導体デバイス２００は、基板２０１、基板２０１上に形成された絶縁層２０２、この絶縁層２０２上方に第１アクティブ領域あるいは半導体２１１のボディ部および第２アクティブ領域あるいは半導体２２１のボディ部を備えてもよい。基板２０１、絶縁層２０２、および各々のアクティブ領域２１１と２２１の特徴に関しては、コンポーネント１０１、１０２、１１１および１２１に関してすでに説明した基準と同じ基準が採用される。さらに、第１アクティブ領域２１１とその上に形成される第１トランジスタ２１０は、この製造段階においては、それぞれのキャッピング層２１４にカバーされ、ゲート絶縁層２１３によってアクティブ領域２１１から分離されたゲート電極２１２を備え得る。同様に、第２トランジスタ２２０は、キャッピング層２２４が形成され、それぞれのゲート絶縁層２２３によってアクティブ領域２２１から分離されたゲート電極２２２を備え得る。図２ａに示す半導体デバイス２００は、スペーサ１０４を形成する点を除いて、図１ａに示す半導体デバイス１００に関して説明したプロセスと実質的に同じプロセスによって形成されてもよい。さらに、半導体デバイス２００は、注入プロセス２０７にさらされてもよい。ここでは、第１トランジスタ２１０を対応のイオンボンバードメントから実質的に保護し、一方でトランジスタ２２０が注入プロセス２０７にさらされるように、対応の注入マスク２０８を形成してもよい。注入プロセス２０７は、キセノン、炭素、フッ素などのイオン種に基づいて行うことができ、また、アクティブ領域２２１内で実質的にアモルファス化を完了するプロセスパラメータを用いて行うことができる。アクティブ領域２２１の、対応の実質的にアモルファス化された部分を２２１ａとして示す。ここでは、実質的にアモルファス化された部分２２１ａの垂直方向の拡張部は、注入エネルギーを適切に選択するか変化させることで調整してもよい。対応のエネルギーパラメータは、十分に確立されたシミュレーション計算によって簡単に得ることが出来る。よって、注入プロセス２０７は、垂直方向の距離２２１ｂとして示す元々の結晶アクティブ領域２２１の少なくとも一部を維持するように制御することができる。ここでは、イオン注入プロセスの特定の性質により、アモルファス化領域と結晶領域間の境界は、はっきりした領域ではなく、実際には連続転移を示し得ることが分かる。次に、注入マスク２０８を除去し、続いて、層１０４（図１ａ）などのスペーサ層を共形に蒸着してその後パターニングを行い、対応のスペーサ素子を形成してもよい。
図２ｂに、上述のプロセスが終了し、これにより、スペーサ２１５と２２５とをそれぞれ設けて、それぞれのゲート電極２１２および２２２を実質的にカプセル化した状態の半導体デバイス２００を概略的に示す。次に、それぞれのゲート電極２１２および２２２に隣接して、リセス２１６および２２６を形成するように、２０６として示す異方性エッチプロセスを実行してもよい。これにより、アクティブ領域２２１の露出部分は実質的にアモルファス化されていることから、第１トランジスタ２１０と第２トランジスタ２２０のエッチ速度は違ってもよい。この結果、第１トランジスタ２１０のように実質的に結晶性の材料に関してはエッチ速度が向上される。この結果、リセス２２６の深さはリセス２１６よりも深くてもよい。その後、エピタキシャル選択的成長プロセスの前に前洗浄プロセスを実行してもよく、その後、シリコン／ゲルマニウムなどの適切な半導体化合物を蒸着して、第１トランジスタ２１０のリセス２１６に歪み層を形成してもよい。第２トランジスタ２２０に蒸着される半導体化合物は、実質的にアモルファス化された半導体材料とできるので、適切な結晶テンプレートはない。したがって、半導体化合物は実質的にアモルファス化又は多結晶化により蒸着される。
別の例示的実施形態では、先行のアモルファス化注入プロセス２０７は、前アモルファス化した部分２２１ａのエッチ速度の増加により、リセス２１６よりも非常に薄い実質的な結晶部分を残すように、後続の異方性エッチプロセス２０６において実質的なアモルファス化部分２２１ａを実質的に完全に除去するように実行してもよい。よって、選択的エピタキシャル成長プロセスにおいては、リセス２２６底部の実質的な結晶材料上に材料を蒸着してもよい。ここでは、リセス２１６に対して、実質的に緩和された半導体層を形成してもよい。その理由は、リセス２２６の残りの厚みをこれに対応して変形することができ、この残りの部分に引張歪みを生成し、一方では、エピタキシャル成長した結晶が実質的に緩和するからである。
図２ｃに、エピタキシャル成長プロセス終了後の半導体デバイス２００を概略的に示す。ここでは、歪みのある半導体層２１７はゲート電極２１２の隣に形成され、一方で、リセス２２６の形成後に、実質的にアモルファス化された部分が残っている場合は、実質的にアモルファス化された半導体層２２７はゲート電極２２２の隣に形成される。上述した別の例示的実施形態では、半導体層２２７の少なくとも一部は、アモルファス化された部分がチャネル領域２２１の隣にある状態で、実質的に緩和された半導体結晶から構成されてもよい。凹部２１６および２２６の深さが異なることから、これに対応して、層２１７および２２７の高さも異なることが分かる。その後、半導体層２２７を実効的に再結晶化するために、あるいは、さらに結晶化するためにアニールプロセスを実行してもよい。ここでは、半導体層２２７は実質的に緩和されるか、層２２７が先行の選択的エピタキシャル成長プロセスにおいて実質的に緩和された層としてすでに生成されている場合は、実質的に緩和された層として維持されてもよい。この場合、層２２７下方のリセスの残りの結晶材料は、引張歪みを示すように形成されてもよいので、ある程度の引張歪みがチャネル領域２２１に形成されてもよく、これにより、チャネル領域中の電子移動度が強化される。
その後、図１ｆから１ｇに関して記載しているように、更なる製造プロセスを継続することもできる。すなわち、ソースおよびドレイン領域と対応の拡張領域とがトランジスタ２１０と２２０とに形成されてもよい。半導体層２２７が実質的なアモルファス化層として蒸着される一実施形態では、先に説明したアニールプロセスは実行されず、このアニールプロセスは、それぞれのソースおよびドレイン領域と拡張領域とがトランジスタ２１０および２２０に形成されるまで実行が延期され得る。よって、一般のアニールプロセスでは、再結晶化がなされる。このことは、ゲルマニウム原子が高温でより拡散し易いことから、限られた熱収支に対して利点がある。これにより、チャネルの導電性に加えて、ゲート絶縁層２１３および２２３の特徴が犠牲にされる可能性がある。
従って、図２ａ〜２ｃに関して説明した実施形態とともに、図１ａ〜１ｇに関してすでに説明したプロセスに対して、どのようなプロセスの複雑性を追加することなく、プロセスおよび設計上のフレキシビリティを向上することができる。例えば、選択的エピタキシャル成長プロセスの前、およびエッチプロセス２０６の前に、緩和あるいはアモルファス化注入プロセス２０７を実行することで、対応のエッチマスクを回避することで実現される、改善されたエッチの均一性に実質的に影響を及ぼさずに、エッチ速度を部分的に調整することができる。例えば、同様に図２ａに示すデバイスから開始し、後続のエッチプロセス２０６においてエッチ速度を増すことができるように、アクティブ領域２１１を特定の深さにまでアモルファス化することができるように、注入マスク２０８をトランジスタ２２０上に形成してもよい。したがって、短縮したエッチ時間で、リセス２１６に対して実質的に同じ深さを得ることができ、他方では、対応のリセス２２６の厚みは実質的に薄くなる。この結果、後続の選択的エピタキシャル成長プロセスでは、対応の半導体層２２７は、高さが増した状態で形成される。これにより、続いて実行される緩和アモルファス化注入プロセスの制約が実質的に緩和される。その理由は、それぞれのチャネル領域２２１には歪みは実質的にほとんど生成されず、これによりさらに実効的に緩和され、一方で、注入によるダメージの生成は低減され得るからである。さらに、エッチ速度をある程度にまで局所的に変えることで、最終的に得られる、それぞれの半導体層２１７および２２７の高差が調整される。これにより、トランジスタ素子２１０および２２０の完成後に一般的に形成される金属シリサイドの高さも調整される可能性が与えられる。さらに、ある実施形態では、選択的エピタキシャル成長プロセスは、Ｐ型ドーパントなどの、特定量のドーパントが導入されるように実行してもよい。ここでは、実質的に独立した方法で、エッチ速度と、よって、対応のリセス２１６、２２６の深さとが選択的に制御され得ることで、これに対応して、十分に画定されたＰＮ接合が設けられる。例えば、適度に浅いリセス２２６が形成されてもよい。ここでは、適度に高濃度のＰ型ドーピングは、アクティブ領域２２１にさらに深く形成される対応のＰＮ接合に過剰な影響を及ぼさない。一方で、リセス２１６において適度に高濃度のＰ型ドーピングは、明白なＰＮ接合が少なくとも部分的に得られるように位置決めされてもよい。
この結果、ＰＭＯＳトランジスタの正孔移動度を向上することでＰＭＯＳおよびＮＭＯＳトランジスタのパフォーマンスが向上する一方で、さらに、ＮＭＯＳトランジスタにおいて接触抵抗が低下する。特定の実施形態では、一部空乏型のトランジスタデバイスが提供され、漏れ電流の増加により、デバイスの動作においてボディ電圧を低減する実効的なメカニズムが提供され、これにより、一部空乏型ＳＯＩデバイスのヒステレシス挙動を実質的に改善することができる。
本発明による利益を享受し得る当業者であれば、本発明に関して等価の範囲内で種々の変形及び実施が可能であることは明らかであることから、上述の個々の実施形態は、例示的なものに過ぎない。例えば、上述した方法における各ステップは、その実行順序を変えることもできる。更に上述した構成あるいは設計の詳細は、なんら本発明を限定することを意図するものではなく、請求の範囲の記載にのみ限定されるものである。従って、上述した特定の実施形態は、変形及び修正が可能であることは明らかであり、このようなバリエーションは、本発明の趣旨及び範囲内のものである。従って、本発明の保護は、請求の範囲によってのみ限定されるものである。
本発明の例示的実施形態による様々な製造段階における、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む半導体デバイスの概略的断面図であり、ＰＭＯＳトランジスタは、ソースおよびドレイン領域と、拡張領域とに、圧縮された歪み半導体層を含むように形成され、ＮＭＯＳトランジスタは、ドレイン／ソース領域と拡張領域とに実質的に緩和された半導体層を含む。 本発明の例示的実施形態による様々な製造段階における、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む半導体デバイスの概略的断面図であり、ＰＭＯＳトランジスタは、ソースおよびドレイン領域と、拡張領域とに、圧縮された歪み半導体層を含むように形成され、ＮＭＯＳトランジスタは、ドレイン／ソース領域と拡張領域とに実質的に緩和された半導体層を含む。 本発明の例示的実施形態による様々な製造段階における、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む半導体デバイスの概略的断面図であり、ＰＭＯＳトランジスタは、ソースおよびドレイン領域と、拡張領域とに、圧縮された歪み半導体層を含むように形成され、ＮＭＯＳトランジスタは、ドレイン／ソース領域と拡張領域とに実質的に緩和された半導体層を含む。 本発明の例示的実施形態による様々な製造段階における、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む半導体デバイスの概略的断面図であり、ＰＭＯＳトランジスタは、ソースおよびドレイン領域と、拡張領域とに、圧縮された歪み半導体層を含むように形成され、ＮＭＯＳトランジスタは、ドレイン／ソース領域と拡張領域とに実質的に緩和された半導体層を含む。 本発明の例示的実施形態による様々な製造段階における、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む半導体デバイスの概略的断面図であり、ＰＭＯＳトランジスタは、ソースおよびドレイン領域と、拡張領域とに、圧縮された歪み半導体層を含むように形成され、ＮＭＯＳトランジスタは、ドレイン／ソース領域と拡張領域とに実質的に緩和された半導体層を含む。 本発明の例示的実施形態による様々な製造段階における、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む半導体デバイスの概略的断面図であり、ＰＭＯＳトランジスタは、ソースおよびドレイン領域と、拡張領域とに、圧縮された歪み半導体層を含むように形成され、ＮＭＯＳトランジスタは、ドレイン／ソース領域と拡張領域とに実質的に緩和された半導体層を含む。 本発明の例示的実施形態による様々な製造段階における、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを含む半導体デバイスの概略的断面図であり、ＰＭＯＳトランジスタは、ソースおよびドレイン領域と、拡張領域とに、圧縮された歪み半導体層を含むように形成され、ＮＭＯＳトランジスタは、ドレイン／ソース領域と拡張領域とに実質的に緩和された半導体層を含む。 本発明のさらなる例示的実施形態による、第２トランジスタが実質的に歪みのない半導体層を受け入れる一方で、歪み半導体層が形成された第１トランジスタの形成における概略的断面図である。 本発明のさらなる例示的実施形態による、第２トランジスタが実質的に歪みのない半導体層を受け入れる一方で、歪み半導体層が形成された第１トランジスタの形成における概略的断面図である。 本発明のさらなる例示的実施形態による、第２トランジスタが実質的に歪みのない半導体層を受け入れる一方で、歪み半導体層が形成された第１トランジスタの形成における概略的断面図である。

Claims (13)

  1. 第１のタイプの第１トランジスタ（１１０、１２０）のゲート電極（１１２、２１２）に隣接して第１リセス（１１６、２１６）を形成するステップと、
    前記第１のタイプとは異なる第２のタイプの第２トランジスタ（１２０、２２０）のゲート電極（１２２、２２２）に隣接して第２リセス（１２６、２２６）を形成するステップと、
    前記第１および第２リセス（１１６、２１６、１２６、２２６）に歪み半導体層（１１７、２１７、１２７、２２７）を選択的に形成するステップと、
    歪みを低減するように、前記第２リセス（１２６、２２６）の前記歪み半導体層（１２７、２２７）を選択的に変質させるステップと、を含む方法。
  2. 前記歪み半導体層（１２７）を変質させるステップは、イオン注入（１０７）によって前記第２リセス（１２６）の前記歪みを緩和させるステップを含む、請求項１記載の方法。
  3. 前記歪み半導体層（２２７）を変質させるステップは、前記第２リセス（２２６）内の前記半導体層（２２７）をアモルファス化するステップ（２０７）と、前記アモルファス化した半導体層（２２７）を実質的に再結晶化するアニールプロセスを実行するステップと、を含む、請求項１記載の方法。
  4. 絶縁層（１０２、２０２）上に形成される半導体の結晶ボディ（１１１、１２１、２１１、２２１）の上方に、前記第１トランジスタ（１１０、２１０）の前記ゲート電極（１１２、２１２）と前記第２トランジスタ（１２０、２２０）の第２ゲート電極（１２２、２２２）とを形成するステップをさらに含む、請求項１記載の方法。
  5. 前記第１および第２リセス（１１６、１２６）を充填する前記半導体層（１１７、１２７）の少なくとも一部に、前記第１および第２トランジスタ（１１０、１２０）のドレインおよびソース領域（１１９、１２９）と拡張領域（１１９Ｅ、１２９Ｅ）とを形成するステップをさらに含む、請求項１記載の方法。
  6. 前記歪み半導体層（２２７）を形成する前に、前記第２ゲート電極（２２２）に隣接して、半導体（２２１Ａ）のボディ部の一部を実質的にアモルファス化するステップをさらに含む、請求項１記載の方法。
  7. 前記第２リセス（２２６）は、前記アモルファス化した部分（２２１Ａ）に形成される、請求項６記載の方法。
  8. 前記部分は、前記第１および第２リセス（２１６、２２６）を形成後にアモルファス化される、請求項６記載の方法。
  9. 前記部分（２２１Ａ）と前記第２半導体層（２２７）とを実質的に再結晶化するように、アニールプロセスを実行するステップをさらに含む、請求項６記載の方法。
  10. 前記第１および第２リセス（１１６、１２６、２１６、２２６）を形成する前に、エッチストップ層（１１４、１１５、１２４、１２５、２１４、２１５、２２４、２２５）で前記第１および第２トランジスタのゲート電極（１１２、２１２、１２２、２２２）をカプセル化するステップをさらに含む、請求項１記載の方法。
  11. 特定の半導体材料の歪み層（１１７、２１７）を含む第１導電型の第１トランジスタ（１１０、２１０）をその拡張領域（１１９Ｅ）とソースおよびドレイン領域（１１９）とに含み、
    前記特定の半導体材料の実質的に緩和された層（１２７、２２７）を含む第２導電型の第２トランジスタ（１２０、２２０）をその拡張領域（１２９E)とソースおよびドレイン領域（１２９）に含む、半導体デバイス（１００、２００）。
  12. 第１および第２トランジスタ（１１０、２１０、１２０、２２０）が形成された埋め込み絶縁層（１０２、２０２）をさらに含む、請求項１１記載の半導体デバイス（１００、２００）。
  13. 前記第１および第２トランジスタ（１１０，２１０、１２０、２２０）は一部空乏型トランジスタを表す、請求項１２記載の半導体デバイス。
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