KR101552938B1 - 스트레스 생성층을 갖는 반도체 소자의 제조방법 - Google Patents

스트레스 생성층을 갖는 반도체 소자의 제조방법 Download PDF

Info

Publication number
KR101552938B1
KR101552938B1 KR1020090008047A KR20090008047A KR101552938B1 KR 101552938 B1 KR101552938 B1 KR 101552938B1 KR 1020090008047 A KR1020090008047 A KR 1020090008047A KR 20090008047 A KR20090008047 A KR 20090008047A KR 101552938 B1 KR101552938 B1 KR 101552938B1
Authority
KR
South Korea
Prior art keywords
region
impurity region
semiconductor substrate
forming
stress
Prior art date
Application number
KR1020090008047A
Other languages
English (en)
Other versions
KR20100088905A (ko
Inventor
김진범
김욱제
이덕형
이관흠
이선길
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090008047A priority Critical patent/KR101552938B1/ko
Priority to US12/693,080 priority patent/US8409947B2/en
Publication of KR20100088905A publication Critical patent/KR20100088905A/ko
Application granted granted Critical
Publication of KR101552938B1 publication Critical patent/KR101552938B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location

Abstract

공정을 단순화한 스트레스 생성층을 갖는 반도체 소자의 제조방법을 개시한다. 반도체 기판의 제1영역의 제1게이트 양측 상기 반도체 기판에 제1도전형의 제1불순물 영역을 형성하고, 제2영역의 상기 제2게이트 양측 상기 반도체 기판에 제2도전형의 제2불순물 영역을 형성한다. 상기 제1 및 제2게이트들의 양측벽들에 제1 및 제2스페이서들을 형성한다. 상기 제1 및 제2불순물 영역들과 접하도록 상기 반도체 기판의 일부분들에 제1 및 제2반도체층들을 형성한다. 상기 제2반도체층을 제거한다. 절연막의 제1 및 제2콘택홀들내에 제1 및 제2배리어막들을 형성한다.

Description

스트레스 생성층을 갖는 반도체 소자의 제조방법{Method of fabricating semiconductor device having stress creating layer}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 구체적으로는 공정을 단순화한, 스트레스 생성층을 갖는 반도체 소자의 제조방법에 관한 것이다.
트랜지스터의 채널 영역에서의 캐리어 이동도를 증가시켜 트랜지스터의 채널 전도성을 향상시키기 위한 방법으로, 채널 영역에서 해당 스트레인을 생성하여 인장(tensile) 또는 압축(compressive) 스트레스를 생성한다. PMOS 트랜지스터의 채널 영역에서는 압축 스트레스를 생성하여 홀의 이동도를 증가시키고 NMOS 트랜지스터의 채널 영역에서는 신장 스트레스를 생성하여 전자의 이동도를 증가시켰다.
CMOS 트랜지스터에서 PMOS 트랜지스터의 리세스된 소오스 및 드레인 영역들에 스트레스 생성층을 형성하기 위해서는, NMOS 트랜지스터 영역을 마스킹하기 위한 블록킹층을 형성하여야 한다. 상기 블록킹층을 형성하기 위한 포토공정이 요구된다. 스트레스 생성층 형성후 블록킹층을 제거할 때 블럭킹층의 잔류물이 존재하 여 소자의 특성이 저하된다. 또한, NMOS 트랜지스터에 인장 스트레스 생성층을 형성할 때 식각 편차에 의해 누설 특성의 열화가 발생하게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 공정을 단순화한 스트레스 생성층을 갖는 반도체 소자의 제조방법을 제공하는 것이다.
본 발명의 일 견지에 따르면, 스트레스 생성층을 갖는 반도체 소자의 제조방법을 제공한다. 먼저, 반도체 기판의 제1 및 제2영역들상에 제1 및 제2게이트들을 형성한다. 상기 제1영역의 상기 제1게이트 양측 상기 반도체 기판에 제1도전형의 제1불순물 영역을 형성하고, 상기 제2영역의 상기 제2게이트 양측 상기 반도체 기판에 제2도전형의 제2불순물 영역을 형성한다. 상기 제1 및 제2게이트들의 양측벽들에 제1 및 제2스페이서들을 형성한다. 상기 제1 및 제2불순물 영역들과 접하도록 상기 반도체 기판의 일부분들에 제1 및 제2반도체층들을 형성한다. 상기 제1 및 제2게이트들과 상기 제1 및 제2반도체층들이 배열된 상기 반도체 기판상에 절연막을 형성한다. 상기 절연막을 식각하여 상기 제2반도체층을 노출시키는 제2콘택홀을 형성한다. 상기 제2콘택홀을 통해 노출된 상기 제2반도체층을 제거한다. 상기 절연막을 식각하여 상기 제1반도체층을 노출시키는 제1콘택홀을 형성한다. 상기 제1 및 제2콘택홀들내에 제1 및 제2배리어막들을 형성한다.
상기 제1 및 제2반도체층들을 형성하는 것은 상기 제1 및 제2불순물 영역들 및 그 하부의 상기 반도체 기판의 일부분들을 식각하여 상기 제1 및 제2리세스 영역들을 형성하고; 및 상기 제1 및 제2리세스 영역들내에 제1 및 제2반도체층들을 형성하는 것을 포함할 수 있다.
상기 제1 및 2리세스 영역들내에 상기 제1 및 제2반도체층들을 형성하기 전 또는 후에, 상기 제1영역의 상기 제1게이트 양측 상기 반도체 기판에 상기 제1불순물 영역보다 높은 도핑 농도를 갖는 제1도전형의 제3불순물 영역을 형성하고, 상기 제2영역의 상기 제2게이트 양측 상기 반도체 기판에 상기 제2불순물 영역보다 높은 도핑 농도를 갖는 제2도전형의 제4불순물 영역을 더 형성할 수 있다. 상기 제3불순물 영역은 상기 제1불순물 영역과 접하고 상기 제1반도체층의 저면 및 측면을 둘러싸도록 형성되고, 상기 제4불순물 영역은 상기 제2불순물 영역과 접하고 상기 제2반도체층의 저면 및 측면을 둘러싸도록 형성될 수 있다.
상기 제1 및 2리세스 영역들을 형성하기 전 또는 후에, 상기 제1영역의 상기 제1게이트 양측 상기 반도체 기판에 상기 제1불순물 영역보다 높은 도핑 농도를 갖는 제1도전형의 제3불순물 영역을 더 형성하고, 상기 제2영역의 상기 제2게이트 양측 상기 반도체 기판에 상기 제2불순물 영역보다 높은 도핑 농도를 갖는 제2도전형의 제4불순물 영역을 더 형성할 수 있다. 상기 제3불순물 영역은 상기 제1리세스 영역의 식각 깊이보다 큰 접합 깊이를 갖고 상기 제1불순물 영역과 접하도록 형성되고, 상기 제4불순물 영역은 상기 제2리세스 영역의 식각 깊이보다 큰 접합 깊이를 갖고 상기 제2불순물 영역과 접하도록 형성될 수 있다.
상기 제1 및 제2리세스 영역들은 형성하는 것은 상기 제1 및 제2불순물 영역들의 접합 깊이보다 큰 식각 깊이들을 갖도록 상기 반도체 기판의 일부분들을 식각하는 것을 포함할 수 있다. 상기 반도체 기판의 식각 깊이는 상기 반도체 기판의 표면으로부터 200 내지 1000Å 일 수 있다
상기 제1 및 제2반도체층들을 형성하는 것은 상기 제1 및 제2리세스 영역들내에 선택적 에피택셜 성장공정을 통해 SiGe층들을 상기 반도체 기판의 표면으로부터 0 내지 500Å 만큼 돌출되도록 형성하는 것을 포함할 수 있다. 상기 SiGe층들은 Ge 이 5 내지 40 원자 퍼센트 포함될 수 있다.
상기 제1 및 제2반도체층들을 제거하는 것은 CH3COOH, HF 및 HNO3 를 포함하는 그룹으로부터 선택되는 적어도 하나의 케미칼을 이용하여 식각하는 것을 포함할 수 있다.
또한, 본 발명의 다른 견지에 따르면, 스트레스 생성층을 갖는 반도체 소자의 제조방법을 제공한다. 먼저, 반도체 기판의 제1 및 제2영역들상에 제1 및 제2게이트들을 형성한다. 상기 제1영역의 상기 제1게이트 양측 상기 반도체 기판에 제1도전형의 제1저농도 불순물 영역을 형성하고, 상기 제2영역의 상기 제2게이트 양측 상기 반도체 기판에 제2도전형의 제2저농도 불순물 영역을 형성한다. 상기 제1 및 제2게이트들의 양측벽들에 제1 및 제2스페이서들을 형성한다. 상기 제1 및 제2저농도 불순물 영역들 및 그 하부의 반도체 기판의일부분들을 상기 반도체 기판 표면으로부터 일정 두께만큼 식각하여 제1 및 제2리세스 영역들을 형성한다. 상기 제1 및 제2리세스 영역들내에 제1스트레스 생성층들을 형성한다. 상기 제1 및 제2게이트들과 상기 제1 및 제2스트레스 생성층들이 배열된 상기 반도체 기판상에 절연막을 형성한다. 상기 절연막을 식각하여 상기 제2영역에 배열된 제1스트레스 생성층을 노출시키는 제2콘택홀을 형성한다. 상기 제2콘택홀을 통해 노출된 상기 제2영역에 배열된 제1스트레스 생성층을 제거하여 상기 반도체 기판의 상기 제2리세스 영역을 노출시켜 준다. 상기 절연막을 식각하여 상기 제1영역에 남아있는 상기 제1스트레스 생성층을 노출시키는 제1콘택홀을 형성한다. 상기 제1 및 제2콘택홀내에 제2스트레스 생성층들을 형성한다. 상기 제1콘택홀내에서 상기 제2스트레스 생성층은 상기 남아있는 제1스트레스 생성층상에 배열되고, 제2콘택홀내에서 상기 제2스트레스 생성층은 상기 제2리세스 영역내의 상기 반도체 기판에 배열된다.
상기 제1영역의 상기 제1게이트 양측 상기 반도체 기판에 상기 제1저농도 불순물 영역과 접하는 제1도전형의 제1고농도 불순물 영역을 더 형성하고, 상기 제2영역의 상기 제2게이트 양측 상기 반도체 기판에 상기 제2저농도 불순물 영역과 접하는 제2도전형의 제2고농도 불순물 영역을 더 형성할 수 있다. 상기 제1 및 제2고농도 불순물 영역중 적어도 하나는 상기 제1 및 제2리세스 영역들을 형성하기 전 또는 후에 형성하거나 또는 상기 제1 스트레스 생성층들을 형성하기 전 또는 후에 형성할 수 있다. 상기 제1고농도 불순물 영역은 상기 남아있는 상기 제1스트레스 생성층을 둘러싸도록 상기 제1리세스 영역에 형성되고, 상기 제2고농도 불순물 영역은 상기 제2스트레스 생성층 하부의 상기 제2리세스 영역에 형성될 수 있다.
본 발명의 반도체 소자의 제조방법은 스트레스 생성층으로 PMOS 및 NMOS 트랜지스터들의 리세스된 소오스 및 드레인 영역들 모두에 실리콘 게르마늄층을 모두 형성한 다음, NMOS 트랜지스터 영역에서 실리콘 게르마늄층을 제거하여 공정을 단순화할 수 있다. 또한, 인장 스트레스 생성용 배리어 메탈막을 상기 실리콘 게리마늄층이 제거된 상기 NMOS 트랜지스터의 상기 리세스된 소오스 및 드레인 영역들에 형성하게 되어, 콘택 식각 편차에 의한 누설 특성의 열화를 방지할 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1 내지 도 10은 본 발명의 실시예에 따른 스트레스 생성층을 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 기판(100)은 PMOS 트랜지스터가 형성될 제1영역(101)과 NMOS 트랜지스터가 형성될 제2영역(105)을 구비한다. 상기 제1영역(101)의 액티브 영역과 상기 제2영역(105)의 액티브 영역을 한정하는 소자 분리막(110)을 형성한다. 상기 소자 분리막(110)은 트렌치형 소자 분리막(STI)을 포함할 수 있다. 상기 반도체 기판(100)의 제1영역(101)에는 N형 웰(미도시)이 배열되고, 상기 제2영역(105)에는 P형 웰(미도시)이 배열될 수 있다. 상기 제1영역(101)의 액티브 영역과 상기 제2영역(105)의 액티브 영역상에 PMOS 트랜지스터의 제1게이트(121) 및 NMOS 트랜지스터의 제2게이트(125)를 형성한다.
상기 제1 및 제2게이트들(121, 125) 각각은 상기 제1 및 제2영역(101, 105) 상에 형성된 게이트 절연막(122), 상기 게이트 절연막(122)상에 배열된 게이트 전극물질(123) 및 캡핑층(124)을 구비한다. 상기 게이트 전극물질(123)은 폴리 실리콘막 또는 폴리 실리콘막과 메탈층 또는 메탈 실리사이드층의 적층막을 포함할 수 있다.
도 2를 참조하면, 상기 제2영역(105)의 상기 반도체 기판(100)과 상기 제2게이트(125)상에 감광막(미도시)을 형성한다. 상기 감광막을 마스크로 하여 상기 제1영역(101)의 상기 반도체 기판(100)으로 P형의 저농도 불순물들(132)을 이온 주입하여, 상기 제1게이트(121) 양측의 상기 제1영역(101)에 제1저농도 불순물 영역(131)을 형성한다. 상기 감광막을 제거한다.
이어서, 상기 제1영역(101)의 상기 반도체 기판(100)과 상기 제1게이트(121)상에 감광막(미도시)을 형성한다. 상기 감광막을 마스크로 하여 상기 제2영역(105)의 상기 반도체 기판(100)으로 N형의 저농도 불순물들(136)을 이온 주입하여, 상기 제2게이트(125) 양측의 상기 제2영역(105)에 제2저농도 불순물 영역(135)을 형성한다. 상기 제2감광막을 제거한다. 상기 제2영역(105)에 상기 제2저농도 불순물 영역(135)을 형성한 다음 상기 제1영역(101)에 상기 제1저농도 불순물 영역(131)을 형성할 수 있다.
도 3을 참조하면, 상기 제1 및 제2게이트들(121, 125)을 포함하는 상기 반도체 기판(100)상에 스페이서 물질을 증착한다. 상기 스페이서 물질을 에치백하여 상기 제1게이트(121)의 측벽에 제1스페이서(141)를 형성하고, 상기 제2게이트(125)의 측벽에 제2스페이서(145)를 형성한다. 상기 제1 및 제2스페이서들(141, 145)은 질화막을 포함할 수 있다.
상기 제1영역(101)의 상기 반도체 기판(100)이 노출되도록 상기 제2영역(105)의 상기 반도체 기판(100)상에 감광막(미도시)을 형성한다. 상기 감광막을 마스크로 하여 상기 제1영역(101)의 상기 노출된 반도체 기판(100)으로 P형의 고농도 불순물들(152)을 이온주입하여, 상기 제1게이트(121) 양측의 상기 제1영역(101)에 제1고농도 불순물 영역(151)을 형성한다. 따라서, PMOS 트랜지스터의 LDD(lightly doped drain) 구조를 갖는 소오스 및 드레인 영역들을 형성한다. 상기 감광막을 제거한다.
이어서, 상기 제2영역(105)의 상기 반도체 기판(100)이 노출되도록 상기 제1영역(101)의 상기 반도체 기판(100)상에 감광막(미도시)을 형성한다. 상기 감광막을 마스크로 하여 상기 제2영역(105)의 상기 노출된 반도체 기판(100)으로 N형의 고농도 불순물들(156)을 이온주입하여, 상기 제2게이트(125) 양측 제2영역(105)에 제2고농도 불순물 영역(155)을 형성한다. 따라서, NMOS 트랜지스터의 LDD 구조를 갖는 소오스 및 드레인 영역들을 형성한다. 상기 감광막을 제거한다. 상기 제2영역(105)에 상기 제2고농도 불순물 영역(155)을 형성한 다음 상기 제1영역(101)에 상기 제1고농도 불순물 영역(151)을 형성할 수 있다.
도 4를 참조하면, 상기 제1 및 제2영역들의 상기 반도체 기판(100)을 그의 표면으로부터 일정 식각 깊이로 이방성 식각하여 제1 및 제2리세스 영역들(161, 165)을 형성한다. 상기 제1리세스 영역(161)은 상기 제1고농도 불순물 영역(151)에 배열되고, 상기 제2리세스 영역(165)은 상기 제2고농도 불순물 영역(155)에 배열될 수 있다.
상기 제1리세스 영역(161)은 상기 제1고농도 불순물 영역(151)의 접합 깊이보다 작고 상기 제1저농도 불순물 영역(131)의 접합 깊이보다는 큰 식각 깊이를 가질 수 있다. 상기 제2리세스 영역(165)은 상기 제2고농도 불순물 영역(155)의 접합 깊이들보다 작고 상기 제2저농도 불순물 영역(135)의 접합 깊이들보다는 큰 식각 깊이를 가질 수 있다. 상기 제1 및 제2리세스 영역들(161, 165)은 200-1000Å의 식각 깊이를 가질 수 있다.
도 5를 참조하면, 상기 제1 및 제2리세스 영역들(161, 165)내에 제1 및 제3스트레스 생성층들(171, 175)을 형성한다. 상기 제1스트레스 생성층(171)은 저면과 측면이 상기 제1고농도 불순물 영역(151)에 둘려싸여지도록 형성되고, 상기 제2스트레스 생성층(175)은 저면과 측면이 상기 제2고농도 불순물 영역(155)에 둘러싸여지도록 형성될 수 있다.
상기 제1 및 제2스트레스 생성층들(171, 175)은 선택적 에피택셜 성장공정을 통해 형성된 SiGe 층을 포함할 수 있다. 상기 제1 및 제2스트레스 생성층들(171, 175)은 게르마늄이 5 내지 40 원자 퍼센트(atomic percent) 함유된 SiGe층들을 포함할 수 있다. 상기 제1 및 제2스트레스 생성층들(171, 175)은 상기 반도체 기판(100)의 상기 표면으로부터 일정 높이만큼 돌출되도록 형성될 수 있다. 상기 제1 및 제2스트레스 생성층들(171, 175)은 상기 표면으로부터 0-500Å의 돌출 높이를 가질 수 있다.
도 6을 참조하면, 상기 반도체 기판(100)상에 절연막(180)을 형성한다. 상기 절연막(180)은 층간 절연막을 포함할 수 있다. 상기 절연막(180)상에 감광막(미도시)을 형성하여 상기 제2스트레스 생성층(175)에 대응하는 일부분을 노출시켜 준다. 상기 감광막을 이용하여 상기 절연막(180)의 상기 노출된 일부분을 식각하여 제2콘택홀(185)을 형성한다. 상기 제2콘택홀(185)은 상기 제2스트레스 생성층(175)이 노출되도록 형성될 수 있다. 상기 감광막을 제거한다.
다른 실시예로서, 상기 제1 및 제2고농도 불순물 영역들(151, 155)중 하나는 상기 제1 및 제2리세스 영역들(161, 165)를 형성하기 전 또는 상기 제1 및 제2스트레스 생성층들(171, 175)를 형성한 다음 형성할 수도 있다.
도 7을 참조하면, 상기 노출된 제2스트레스 생성층(175)을 제거한다. 상기 제2콘택홀(185)을 통해 상기 제2고농도 불순물 영역(155)이 노출된다. 상기 제1스트레스 생성층(175)은 CH3COOH, HF 및 HNO3 중 하나 또는 이들의 조합을 포함하는 케미칼을 이용하여 제거할 수 있다. 상기 제2스트레스 생성층(175)의 제거에 따라 상기 제2고전압 불순물 영역(155)에 상기 제2리세스 영역(165a)이 배열될 수 있다.
도 8을 참조하면, 상기 절연막(180)상에 감광막(미도시)을 상기 제1스트레스 공급층(171)에 대응하는 일부분이 노출되도록 형성한다. 상기 감광막을 이용하여 상기 절연막(180)의 상기 노출된 일부분을 식각하여 제1콘택홀(181)을 형성한다. 상기 제1콘택홀(181)은 상기 제1스트레스 공급층(171)이 노출되도록 형성될 수 있다. 상기 감광막을 제거한다.
도 9를 참조하면, 상기 제1 및 제2콘택홀(181, 185) 및 상기 절연막(180)상 에 배리어막(190)을 형성한다. 상기 배리어막(190)은 제1콘택홀(181)내에서 상기 제1스트레스 생성층(171)상에 배열될 수 있다. 상기 배리어막(190)은 상기 제2콘택홀(185)내에서 상기 제2리세스 영역(165a)에 배열되어 상기 제2고농도 불순물 영역(155)과 콘택될 수 있다. 따라서, PMOS 트랜지스터의 채널 영역에서 제1스트레스 생성층(171)에 의해 압축 스트레스가 생성되고, 상기 NMOS 트랜지스터의 채널 영역에서 상기 배리어막(190)에 의해 신장 스트레스가 생성될 수 있다. 상기 배리어막(190)은 TiN 또는 TaN 등을 포함할 수 있다.
도 10을 참조하면, 상기 배리어막(190)상에 도전막을 상기 제1 및 제2콘택홀들(181, 185)이 매립되도록 형성한다. 상기 도전막은 텅스텐막을 포함할 수 있다. 상기 도전막 및 상기 배리어막(190)을 식각하여 상기 제1콘택홀(181)내에 제1콘택 플러그(191)를 형성하고, 상기 제2콘택홀(185)내에 제2콘택 플러그(195)를 형성한다. 상기 제1 및 제2콘택 플러그들(191, 195)은 배리어막(196)과 도전막(197)을 포함할 수 있다.
도 11 및 도 12는 본 발명의 다른 실시예에 다른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 11을 참조하면, 도 1 및 도 2에서와 같이, 반도체 기판(100)의 제1 및 제2영역들(101, 105)의 액티브 영역들을 한정하는 소자 분리막(110)을 형성한다. 이어서, 상기 제1 및 제2영역들(101, 105)의 상기 액티브 영역들상에 제1 및 제2게이트들(121, 125)을 형성하고, 상기 제1 및 제2게이트들(121, 125)의 양측 상기 제1 및 제1영역들(101, 105)에 제1 및 제2저농도 소오스 및 드레인 영역들(131, 155)를 형성한다. 상기 제1 및 제2게이트들(121, 125) 양측벽에 제1 및 제2스페이서들(141, 145)을 형성한다.
도 12를 참조하면, 상기 제1 및 제2게이트들(121, 125) 양측의 상기반도체 기판(100)을 식각하여 제1 및 제2리세스 영역들(161b, 165b)를 형성한다. 상기 제1리세스 영역(161b)은 상기 제1저농도 불순물 영역(131)의 측면이 노출되도록 형성될 수 있다. 상기 제1리세스 영역(161b)은 상기 제1저농도 불순물 영역들(131)의 접합 깊이보다 큰 식각 깊이를 가질 수 있다. 상기 제2리세스 영역(165b)은 상기 제2저농도 불순물 영역(135)의 측면이 노출되도록 형성될 수 있다. 상기 제2리세스 영역(165b)은 상기 제2저농도 불순물 영역들(135)의 접합 깊이보다 큰 식각 깊이를 가질 수 있다.
도 13을 참조하면, 상기 제2영역(105)의 상기 반도체 기판(100)과 상기 제2게이트(125)상에 상기 제1리세스 영역(161b)이 노출되도록 감광막(미도시)을 형성한다. 감광막을 마스크로 하여 상기 제1리세스 영역(161b)에 의해 노출된 상기 반도체 기판(100)으로 P형의 고농도 불순물들(152)을 이온주입하여 제1고농도 불순물 영역(151)을 형성한다. 따라서, PMOS 트랜지스터의 LDD 구조의 소오스 및 드레인 영역들을 형성한다. 상기 감광막을 제거한다.
이어서, 상기 제1영역(101)의 상기 반도체 기판(100)과 상기 제1게이트(121)상에 감광막(미도시)을 형성한다. 상기 감광막을 마스크로 하여 상기 제2트렌치(165b)에 의해 노출되는 상기 반도체 기판(100)으로 N형의 고농도 불순물들(156)을 이온주입하여 제2고농도 불순물 영역(155)을 형성한다. 따라서, NMOS 트랜지스 터의 LDD 구조의 소오스 및 드레인 영역을 형성한다. 상기 감광막을 제거한다.
상기 제1고농도 불순물 영역(151)은 상기 제1리세스 영역(161b)의 저부에 배열되어 상기 제1저농도 불순물 영역(131)과 접하고, 상기 제2고농도 불순물 영역(155)은 상기 제2리세스 영역(165b)의 저부에 배열되어 상기 제2저농도 불순물 영역(135)과 접하도록 형성될 수 있다. 상기 제1고농도 불순물 영역(151)은 상기 제1리세스 영역(161b)의 식각 깊이보다 큰 접합 깊이를 갖도록 형성되고, 상기 제2고농도 불순물 영역(155)은 상기 제2리세스 영역(165b)의 식각 깊이보다 큰 접합 깊이를 갖도록 형성될 수 있다.
도 5와 같이 상기 제1 및 제2리세스 영역들(161b, 165b)에 제1 및 제2스트레스 생성층들(171, 175)을 형성한다. 이후의 공정은 도 6 내지 도 10와 동일하게 진행될 수 있다.
다른 실시예에로서, 상기 제1 및 제2고농도 불순물 영역들(151, 155)중 하나는 상기 제1 및 제2리세스 영역들(161b, 165b)을 형성하기 전 또는 상기 제1 및 제2스트레스 생성층들(171, 175)을 형성한 후에 형성할 수도 있다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 14를 참조하면, 도 11 및 도 12에서와 같이, 반도체 기판(100)의 제1 및 제2영역들(101, 105)의 액티브 영역들을 한정하는 소자 분리막(110)을 형성한다. 상기 제1 및 제2영역들(101, 105)의 상기 반도체 기판(100)상에 제1 및 제2게이트들(121, 125)을 형성하고, 상기 제1 및 제2게이트들(121, 125)의 양측 상기 제1 및 제1영역들(101, 105)에 제1 및 제2저농도 소오스 및 드레인 영역들(131, 155)를 형성한다. 상기 제1 및 제2게이트들(121, 125) 양측에 제1 및 제2스페이서들(141, 145)을 형성한다.
이어서, 상기 제1 및 제2스페이서들(141, 145)의 형성에 따라 노출된 상기 제1 및 제2저농도 불순물 영역들(131, 135) 및 그 하부의 반도체 기판(100)을 식각하여 제1 및 제2리세스 영역들(161b, 165b)를 형성한다. 상기 제1 및 제2리세스 영역들(161b, 165b)내에 제1 및 제2스트레스 생성층들(171, 175)을 형성한다. 상기 제1 및 제2스트레스 공급층(171, 175)는 선택적 에피택셜 성장공정을 통해 형성되는 SiGe를 포함할 수 있다.
도 15를 참조하면, 상기 제2영역(105)의 상기 반도체 기판(100)과 상기 제2게이트(125)상에 상기 제1스트레스 생성층(171)이 노출되도록 감광막(미도시)을 형성한다. 상기 감광막을 마스크로 하여 상기 제1리세스 영역(161b)에 의해 노출된 상기 반도체 기판(100)으로 P형의 고농도 불순물들(152)을 이온주입하여 제1고농도 불순물 영역(151)을 형성한다. 상기 제1고농도 불순물 영역(151)은 상기 제1스트레스 생성층(171)의 저면에 형성되고, 상기 제1리세스 영역(161b)의 식각 깊이보다 큰 접합 깊이를 가질 수 있다. 따라서, PMOS 트랜지스터의 LDD 구조를 갖는 소오스 및 드레인 영역들을 형성한다. 상기 감광막을 제거한다.
이어서, 상기 제1영역(101)의 상기 반도체 기판(100)과 상기 제1게이트(121)상에 상기 제2스트레스 생성층(175)이 노출되도록 감광막(미도시)을 형성한다. 상기 감광막을 마스크로 하여 상기 제2트렌치(165a)에 의해 노출되는 상기 반도체 기 판(100)으로 N형의 고농도 불순물들(156)을 이온주입하여 제2고농도 불순물 영역(155)을 형성한다. 상기 제2고농도 불순물 영역(155)은 상기 제2스트레스 생성층(175)의 저면에 형성되고, 상기 제2리세스 영역(165b)의 식각 깊이보다 큰 접합 깊이를 가질 수 있다. 따라서, NMOS 트랜지스터의 LDD 구조를 갖는 소오스 및 드레인 영역들을 형성한다. 상기 감광막을 제거한다.
이후의 공정은 도 6 내지 도 10와 동일하게 진행될 수 있다.
상기 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
도 1 내지 도 10은 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 11 내지 도 13는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 14 내지 도 15는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.

Claims (10)

  1. 반도체 기판의 제1 및 제2영역들상에 제1 및 제2게이트들을 형성하며;
    상기 제1영역의 상기 제1게이트 양측 상기 반도체 기판에 제1도전형의 제1불순물 영역을 형성하고, 상기 제2영역의 상기 제2게이트 양측 상기 반도체 기판에 제2도전형의 제2불순물 영역을 형성하며,
    상기 제1 및 제2게이트들의 양측벽들에 제1 및 제2스페이서들을 형성하고;
    상기 제1불순물 영역 위에서 상기 제1불순물 영역에 접하는 제1반도체층과, 상기 제2불순물 영역 위에서 상기 제2불순물 영역에 접하는 제2반도체층을 형성하며;
    상기 제1 및 제2게이트들과 상기 제1 및 제2반도체층들이 형성된 상기 반도체 기판상에 절연막을 형성하고;
    상기 절연막을 식각하여 상기 제2영역에 형성된 상기 제2반도체층을 노출시키는 제2콘택홀을 형성하며;
    상기 제2콘택홀을 통해 노출된 상기 제2반도체층을 완전히 제거하고;
    상기 절연막을 식각하여 상기 제1영역에 형성된 상기 제1반도체층을 노출시키는 제1콘택홀을 형성하며; 및
    상기 제1 및 제2콘택홀들내에 제1 및 제2배리어막들을 형성하는 것을 포함하는 스트레스 생성층을 갖는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 제1 및 제2반도체층들을 형성하는 것은
    상기 제1 및 제2불순물 영역들 및 그 하부의 상기 반도체 기판의 일부분들을 식각하여 상기 제1 및 제2리세스 영역들을 형성하고; 및
    상기 제1 및 제2리세스 영역들내에 제1 및 제2반도체층들을 형성하는 것을 포함하는 것을 특징으로 하는 스트레스 생성층을 갖는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 제1 및 2리세스 영역들내에 상기 제1 및 제2반도체층들을 형성하기 전 또는 후에,
    상기 제1영역의 상기 제1게이트 양측 상기 반도체 기판에 상기 제1불순물 영역보다 높은 도핑 농도를 갖는 제1도전형의 제3불순물 영역을 형성하고, 상기 제2영역의 상기 제2게이트 양측 상기 반도체 기판에 상기 제2불순물 영역보다 높은 도핑 농도를 갖는 제2도전형의 제4불순물 영역을 형성하는 것을 더 포함하되,
    상기 제3불순물 영역은 상기 제1불순물 영역과 접하고 상기 제1반도체층의 저면 및 측면을 둘러싸도록 형성되고, 상기 제4불순물 영역은 상기 제2불순물 영역과 접하고 상기 제2반도체층의 저면 및 측면을 둘러싸도록 형성되는 것을 특징으로 하는 스트레스 생성층을 갖는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서, 상기 제1 및 2리세스 영역들을 형성하기 전 또는 후에,
    상기 제1영역의 상기 제1게이트 양측 상기 반도체 기판에 상기 제1불순물 영역보다 높은 도핑 농도를 갖는 제1도전형의 제3불순물 영역을 형성하고, 상기 제2영역의 상기 제2게이트 양측 상기 반도체 기판에 상기 제2불순물 영역보다 높은 도 핑 농도를 갖는 제2도전형의 제4불순물 영역을 형성하는 것을 더 포함하되,
    상기 제3불순물 영역은 상기 제1리세스 영역의 식각 깊이보다 큰 접합 깊이를 갖고 상기 제1불순물 영역과 접하도록 형성되고, 상기 제4불순물 영역은 상기 제2리세스 영역의 식각 깊이보다 큰 접합 깊이를 갖고 상기 제2불순물 영역과 접하도록 형성되는 것을 특징으로 하는 스트레스 생성층을 갖는 반도체 소자의 제조방법.
  5. 제 2 항에 있어서, 상기 제1 및 제2리세스 영역들은 형성하는 것은
    상기 제1 및 제2불순물 영역들의 접합 깊이보다 큰 식각 깊이들을 갖도록 상기 반도체 기판의 일부분들을 식각하는 것을 포함하되,
    상기 반도체 기판의 식각 깊이는 상기 반도체 기판의 표면으로부터 200 내지 1000Å 인 것을 특징으로 하는 스트레스 생성층을 갖는 반도체 소자의 제조방법.
  6. 제 2 항에 있어서, 상기 제1 및 제2반도체층들을 형성하는 것은 상기 제1 및 제2리세스 영역들내에 선택적 에피택셜 성장공정을 통해 SiGe층들을 상기 반도체 기판의 표면으로부터 0 내지 500Å 만큼 돌출되도록 형성하는 것을 포함하는 것을 특징으로 하는 스트레스 생성층을 갖는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서, 상기 SiGe층들은 Ge 이 5 내지 40 원자 퍼센트 포함되는 것을 특징으로 하는 스트레스 생성층을 갖는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서, 상기 제1 및 제2반도체층들을 제거하는 것은 CH3COOH, HF 및 HNO3 를 포함하는 그룹으로부터 선택되는 적어도 하나의 케미칼을 이용하여 식각하는 것을 포함하는 것을 특징으로 하는 스트레스 생성층을 갖는 반도체 소자의 제조방법.
  9. 반도체 기판의 제1 및 제2영역들상에 제1 및 제2게이트들을 형성하며;
    상기 제1영역의 상기 제1게이트 양측 상기 반도체 기판에 제1도전형의 제1저농도 불순물 영역을 형성하고, 상기 제2영역의 상기 제2게이트 양측 상기 반도체 기판에 제2도전형의 제2저농도 불순물 영역을 형성하며,
    상기 제1 및 제2게이트들의 양측벽들에 제1 및 제2스페이서들을 형성하고;
    상기 제1 및 제2저농도 불순물 영역들 및 그 하부의 반도체 기판의일부분들을 상기 반도체 기판 표면으로부터 일정 두께만큼 식각하여 제1 및 제2리세스 영역들을 형성하고;
    상기 제1 및 제2리세스 영역들내에 제1스트레스 생성층들을 형성하며;
    상기 제1 및 제2게이트들과 상기 제1스트레스 생성층이 배열된 상기 반도체 기판상에 절연막을 형성하고;
    상기 절연막을 식각하여 상기 제2영역에 배열된 제1스트레스 생성층을 노출시키는 제2콘택홀을 형성하며;
    상기 제2콘택홀을 통해 노출된 상기 제2영역에 배열된 제1스트레스 생성층을 제거하여 상기 반도체 기판의 상기 제2리세스 영역을 노출시키고;
    상기 절연막을 식각하여 상기 제1영역에 남아있는 상기 제1스트레스 생성층을 노출시키는 제1콘택홀을 형성하며; 및
    상기 제1 및 제2콘택홀들내에 제2스트레스 생성층들을 형성하되, 상기 제1콘택홀내에서 상기 제2스트레스 생성층은 상기 남아있는 제1스트레스 생성층상에 배열되고, 상기 제2콘택홀내에서 상기 제2스트레스 생성층은 상기 제2리세스 영역내의 상기 반도체 기판에 배열되는, 스트레스 생성층을 갖는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 제1영역의 상기 제1게이트 양측 상기 반도체 기판에 상기 제1저농도 불순물 영역과 접하는 제1도전형의 제1고농도 불순물 영역을 형성하고, 상기 제2영역의 상기 제2게이트 양측 상기 반도체 기판에 상기 제2저농도 불순물 영역과 접하는 제2도전형의 제2고농도 불순물 영역을 형성하는 것을 더 포함하되,
    상기 제1 및 제2고농도 불순물 영역중 적어도 하나는 상기 제1 및 제2리세스 영역들을 형성하기 전 또는 후에 형성하거나 또는 상기 제1스트레스 생성층들을 형성하기 전 또는 후에 형성하고,
    상기 제1고농도 불순물 영역은 상기 남아있는 상기 제1스트레스 생성층을 둘러싸도록 상기 제1리세스 영역에 형성되고, 상기 제2고농도 불순물 영역은 상기 제2스트레스 생성층 하부의 상기 제2리세스 영역에 형성되는 것을 특징으로 하는 스트 레스 생성층을 갖는 반도체 소자의 제조방법.
KR1020090008047A 2009-02-02 2009-02-02 스트레스 생성층을 갖는 반도체 소자의 제조방법 KR101552938B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090008047A KR101552938B1 (ko) 2009-02-02 2009-02-02 스트레스 생성층을 갖는 반도체 소자의 제조방법
US12/693,080 US8409947B2 (en) 2009-02-02 2010-01-25 Method of manufacturing semiconductor device having stress creating layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090008047A KR101552938B1 (ko) 2009-02-02 2009-02-02 스트레스 생성층을 갖는 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR20100088905A KR20100088905A (ko) 2010-08-11
KR101552938B1 true KR101552938B1 (ko) 2015-09-14

Family

ID=42398042

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090008047A KR101552938B1 (ko) 2009-02-02 2009-02-02 스트레스 생성층을 갖는 반도체 소자의 제조방법

Country Status (2)

Country Link
US (1) US8409947B2 (ko)
KR (1) KR101552938B1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7445978B2 (en) * 2005-05-04 2008-11-04 Chartered Semiconductor Manufacturing, Ltd Method to remove spacer after salicidation to enhance contact etch stop liner stress on MOS
US7935593B2 (en) * 2009-02-05 2011-05-03 Samsung Electronics Co., Ltd. Stress optimization in dual embedded epitaxially grown semiconductor processing
KR101776926B1 (ko) 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
DE102010063292B4 (de) * 2010-12-16 2016-08-04 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung gering diffundierter Drain- und Sourcegebiete in CMOS-Transistoren für Anwendungen mit hoher Leistungsfähigkeit und geringer Leistung
US8901537B2 (en) 2010-12-21 2014-12-02 Intel Corporation Transistors with high concentration of boron doped germanium
US9484432B2 (en) 2010-12-21 2016-11-01 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
CN102956490B (zh) * 2011-08-23 2015-11-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其制作方法
US9117843B2 (en) 2011-09-14 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Device with engineered epitaxial region and methods of making same
KR101986538B1 (ko) 2012-09-21 2019-06-07 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9287138B2 (en) 2012-09-27 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET low resistivity contact formation method
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
CN103779278A (zh) * 2012-10-22 2014-05-07 中芯国际集成电路制造(上海)有限公司 Cmos管的形成方法
KR101684010B1 (ko) * 2013-11-29 2016-12-07 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스의 콘택 구조물
US9190516B2 (en) * 2014-02-21 2015-11-17 Globalfoundries Inc. Method for a uniform compressive strain layer and device thereof
KR102230198B1 (ko) * 2014-09-23 2021-03-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9455195B2 (en) 2014-12-05 2016-09-27 International Business Machines Corporation Method of forming performance optimized gate structures by silicidizing lowered source and drain regions
US9484255B1 (en) * 2015-11-03 2016-11-01 International Business Machines Corporation Hybrid source and drain contact formation using metal liner and metal insulator semiconductor contacts

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060220113A1 (en) * 2005-03-29 2006-10-05 Fujitsu Limited P-channel MOS transistor, semiconductor integrated circuit device and fabrication process thereof
US20080157208A1 (en) * 2006-12-29 2008-07-03 Fischer Kevin J Stressed barrier plug slot contact structure for transistor performance enhancement

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4780818B2 (ja) * 2000-03-03 2011-09-28 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100506055B1 (ko) * 2001-12-31 2005-08-05 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그의 제조 방법
JP4984665B2 (ja) * 2005-06-22 2012-07-25 富士通セミコンダクター株式会社 半導体装置およびその製造方法
DE102005041225B3 (de) 2005-08-31 2007-04-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung vertiefter verformter Drain/Source-Gebiete in NMOS- und PMOS-Transistoren
JP4534164B2 (ja) 2006-07-25 2010-09-01 エルピーダメモリ株式会社 半導体装置の製造方法
US7719062B2 (en) 2006-12-29 2010-05-18 Intel Corporation Tuned tensile stress low resistivity slot contact structure for n-type transistor performance enhancement

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060220113A1 (en) * 2005-03-29 2006-10-05 Fujitsu Limited P-channel MOS transistor, semiconductor integrated circuit device and fabrication process thereof
US20080157208A1 (en) * 2006-12-29 2008-07-03 Fischer Kevin J Stressed barrier plug slot contact structure for transistor performance enhancement

Also Published As

Publication number Publication date
KR20100088905A (ko) 2010-08-11
US20100197092A1 (en) 2010-08-05
US8409947B2 (en) 2013-04-02

Similar Documents

Publication Publication Date Title
KR101552938B1 (ko) 스트레스 생성층을 갖는 반도체 소자의 제조방법
JP5107680B2 (ja) 半導体装置
US8283226B2 (en) Method for manufacturing semiconductor device
US8679910B2 (en) Methods of fabricating devices including source/drain region with abrupt junction profile
JP5630185B2 (ja) 半導体装置及びその製造方法
JP5605134B2 (ja) 半導体装置及びその製造方法
JP5728444B2 (ja) 半導体装置およびその製造方法
US8222706B2 (en) Semiconductor device
JP2004241755A (ja) 半導体装置
JP2006332337A (ja) 半導体装置及びその製造方法
CN101295733A (zh) 半导体元件
JP2006148077A (ja) 延伸スペーサを利用した半導体デバイスおよびその形成方法
JPWO2007034553A1 (ja) 半導体装置およびその製造方法
US20080090360A1 (en) Methods for fabricating multiple finger transistors
US20100197089A1 (en) Methods of fabricating semiconductor devices with metal-semiconductor compound source/drain contact regions
US20090085075A1 (en) Method of fabricating mos transistor and mos transistor fabricated thereby
JP2012079744A (ja) 半導体装置の製造方法
JP2008263114A (ja) 半導体装置の製造方法および半導体装置
JP2007059812A (ja) 半導体装置およびその製造方法
KR20090064659A (ko) 반도체 소자 및 이의 제조방법
JP4495073B2 (ja) 半導体素子の製造方法
US20240071818A1 (en) Semiconductor device and method of fabricating the same
JP5854104B2 (ja) 半導体装置
KR100968422B1 (ko) 반도체 소자의 제조방법
KR20060077921A (ko) 반도체 소자 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190830

Year of fee payment: 5