KR101776926B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법 및 이에 따라 제조된 반도체 소자를 제공한다. 반도체 소자의 제조 방법은 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극을 형성하고, 게이트 전극 양측의 반도체 기판에서, 상면 및 상면에서 연장되며 상면에 대해 경사진 측면들을 갖는 에피택셜층을 형성하고, 에피택셜층의 상면과 측면들을 캡핑하는(capping) 실리콘층을 형성하고, 실리콘층과 금속 물질을 반응시켜 실리사이드층을 형성하는 것을 포함한다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 동작 특성이 향상된 PMOS 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 복수개의 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다. 특히, 고성능(high performance)의 모스 트랜지스터를 구현하기 위해 전자 또는 정공의 이동도(mobility)를 증가시키는 방법이 개발되고 있다. 또한, 반도체 소자의 고집적화에 따라 모스 트랜지스터의 게이트, 소스 및 드레인의 면저항(sheet resistance) 및 콘택 저항의 증가를 해결하기 위해 비저항이 낮은 실리사이드막을 형성하는 공정이 개발되고 있다.
본원 발명이 해결하려는 과제는 고성능 PMOS 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
본원 발명이 해결하려는 다른 과제는 고성능 PMOS 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 게이트 절연막을 개재하여 게이트 전극을 형성하고, 게이트 전극 양측의 반도체 기판에서, 상면 및 상면에서 연장되며 상면에 대해 경사진 측면들을 갖는 에피택셜층을 형성하고, 에피택셜층의 상면과 측면들을 캡핑하는(capping) 실리콘층을 형성하고, 실리콘층과 금속 물질을 반응시켜 실리사이드층을 형성하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 소자 분리막에 의해 활성 영역이 정의된 반도체 기판, 게이트 절연막을 개재하여 활성 영역 상에 적층된 게이트 전극, 게이트 전극 양측의 반도체 기판에서, 상면 및 상면에 대해 경사진 측면들을 갖는 실리콘 게르마늄 에피택셜층 및 실리콘 게르마늄 에피택셜층의 상면 및 측면들을 캡핑하는 실리사이드층을 포함하되, 실리사이드층은 NixSi1-x (0<X<1)의 조성을 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따른 반도체 소자의 제조 방법에 따르면, 상면에 대해 경사진 측면을 갖는 SiGe 에피택셜층 상에 선택적 에피택셜 성장 공정을 이용하여 Si 에피택셜층을 형성할 때, 결정면 및 결정 방향에 따라 성장 속도가 다른 실리콘의 물질적 특성의 영향 없이, SiGe 에피택셜층의 경사면 및 상면에 Si 에피택셜층을 형성할 수 있다.
이에 따라, SiGe 에피택셜층 상에 실리사이드막을 형성할 때 금속 물질이 SiGe 에피택셜층과 반응하는 것을 방지할 수 있다. 또한, 금속 물질이 소자 분리막과 SiGe 에피택셜층 경계로 침투하여 반도체 기판과 반응하는 것을 방지할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다.
도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 평면도이다.
도 3 내지 도 10은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들로서, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 11 및 도 12는 본 발명의 실시예들에 따른 실리콘 에피택셜층의 형성 방법을 설명하기 위한 그래프들이다.
도 13a 내지 도 13d는 본 발명의 실시예들에 따른 실리콘 에피택셜층의 형성 방법을 개략적으로 나타내는 단면도들이다.
도 14 내지 도 16은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 나타내는 단면도들로서, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 17 내지 도 20은 본 발명의 제 3 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 21은 본 발명의 제 4 실시예에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다.
도 22 내지 도 27은 본 발명의 제 4 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 28은 본 발명의 제 5 실시예에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다.
도 29는 제 5 실시예에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자의 단면도이다.
도 30은 본 발명의 제 6 실시예에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다.
도 31 내지 도 34는 본 발명의 제 6 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 35는 제 6 실시예의 변형례를 나타낸다.
도 36은 본 발명의 실시예들에 따른 CMOS 트랜지스터를 포함하는 인버터의 회로도이다.
도 37은 본 발명의 실시예들에 따른 CMOS 트랜지스터를 포함하는 SRAM 장치의 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에 대한 보다 명확한 이해를 위해서 먼저 결정학(crystallographic)에 대하여 간단히 설명한다. 결정학에 있어서, 격자의 결정면(plane) 또는 방향(direction)을 언급하는 것은 매우 유용하다. 면 또는 방향을 기술하는 표시법(notation)은 격자에서의 면의 위치 또는 벡터의 방향을 표시할 때 세 개의 정수 세트를 사용한다. 결정 격자에서의 어떤 면을 기술하는 세 개의 정수는 다음과 같은 방식으로 결정된다:
먼저, 어떤 면이 세 결정 축과 만나는 교점(intersection)을 찾고, 이들 교점들을 기본 벡터의 정수배로 나타낸다. 이때, 면은 그 방위(orientation)를 유지한 채로 움직여 각 결정축과의 교점이 생길 때까지 움직여 질 수 있다. 이들 교점들의 역수를 취한 후 동일한 관계를 유지한 채로 가장 작은 정수비를 갖는 세 개의 정수 세트 h, k, l 로 만든다. 이들 세 개의 정수 세트 h, k, l 을 (hkl)와 같이 () 안에 나열한다. 이 같은 세 개의 정수 세트 h, k, l을 밀러 지수(Miller index)라고 하며, 이들 세 개의 정수 세트는 격자에서 서로 평행한 면들을 정의한다. 결정학적 관점에서 격자에서 많은 면들은 서로 등가(equivalent)이다.
즉, 주어진 밀러 지수를 갖는 어떤 면은 단지 단위 셀(unit cell)의 위치 및 기원(orientation)을 선택하는 방식에 의해서 격자 내에서 이동을 할 수 있다. 그리고, 결정축에 대한 상대적인 대칭성이 동일한 면들을 결정학적인 관점에서 등가(equivalent)라고 부른다. 즉, 주어진 밀러 지수를 갖는 어떤 면은 단지 단위 셀의 위치 및 기원(유래)을 선택하는 방식에 의해서 격자 내에서 이동을 할 수 있다. 그와 같은 결정학적으로 등가적인 면들을 () 대신 {}로 표시한다. 따라서, 결정면{100}은 세 개의 등가 면 (100), (010), (001)을 포함한다.
한편, 격자 내에서 방향은 그 방향에서의 벡터의 성분과 동일한 관계를 가지는 세 개의 정수 세트로 표시된다. 세 개의 벡터 성분은 기본 벡터의 곱으로 표시되며, 그들 사이의 관계를 유지한 채로 최소 정수비로 전환되어 []를 사용하여 표시된다. 면과 마찬가지로 격자에서 많은 방향들은 결정학적으로 서로 등가이며 < >를 사용하여 표시된다. 예컨대, 방향 <110>은 세 개의 결정학적으로 등가 방향 [100], [010], [001]을 포함한다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 따른 반도체 소자 및 그 제조 방법에 대해 상세히 설명한다.
본 발명의 실시예들에 따르면 반도체 기판 상에 PMOS 트랜지스터가 형성될 수 있다. PMOS 트랜지스터는 게이트 절연막을 개재하여 반도체 기판 상에 형성된 게이트 전극과, 게이트 전극 양측의 반도체 기판 내에 형성된 소오스/드레인 전극들로 구성된다. 이러한 PMOS 트랜지스터에 소정의 바이어스 전압을 인가함에 따라, 게이트 전극 아래의 반도체 기판에 채널 영역이 형성될 수 있으며, 채널 영역을 통해 다수 캐리어(major carrier)인 정공(hole)이 이동한다. 채널영역에서 정공의 이동도(mobility)가 향상됨에 따라 PMOS 트랜지스터의 동작 특성이 향상될 수 있다.
캐리어의 이동도를 향상시키는 방법으로는 채널 영역에 물리적인 스트레스를 가하여 채널 영역의 에너지 밴드 구조를 변경시키는 방법이 있다. 다수 캐리어가 정공인 PMOS 트랜지스터의 경우, 채널 영역에 압축 스트레스(compressive stress)를 가하여 정공의 이동도를 향상시킬 수 있다. 또한, 캐리어의 이동도는 반도체 기판의 결정 방향에 영향을 받는다. 예를 들어, PMOS 트랜지스터에서 다수 캐리어인 정공은 실리콘 격자의 <110> 방향에서 이동도가 우수하므로, PMOS 트랜지스터의 경우 채널 영역이 <110> 방향과 평행하게 형성될 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다. 도 2는 본 발명의 제 1 실시예에 따른 반도체 소자의 평면도이다. 도 3 내지 도 10은 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들로서, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면이다.
도 1, 도 2 및 도 3을 참조하면, 소자 분리막(20)에 의해 활성 영역이 정의된 반도체 기판(10)이 제공된다(S10).
일 실시예에서 반도체 기판(10)은 단결정 실리콘 기판일 수 있으며, 이와 달리 반도체 기판(10)은 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다. 그리고, 일 실시예에서, 반도체 기판(10)은 (100) 면을 갖는 실리콘 기판일 수 있다.
활성 영역을 정의하는 소자 분리막(20)은 반도체 기판(10)에 트렌치를 형성하고 트렌치 내에 절연 물질을 매립하여 형성될 수 있다. 이 때, 트렌치는 필드 영역의 반도체 기판(10)을 노출시키는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 이용하여 이방성 식각함으로써 형성될 수 있다. 이 때, 트렌치는 이방성 식각 공정에 의해 상부 폭보다 하부 폭이 작게 형성될 수 있다. 트렌치 내에는 갭 필(gap fill) 특성이 우수한 절연막이 채워질 수 있다. 예를 들어, 절연막은 BPSG(boron-phosphor silicate glass)막, HDP(High Density Plasma) 산화막, USG(Undoped Silicate Glass) 또는 TOSZ(Tonen SilaZene) 물질로 형성될 수 있다.
또한, 반도체 기판(10)은 MOS 트랜지스터들을 형성하기 위해 불순물이 도핑된(doped) 웰 영역을 포함할 수 있다. 일 실시예에 따르면, 반도체 기판(10)은 PMOS 트랜지스터들을 형성하기 위한 n형 웰을 포함할 수 있다.
이어서, 활성 영역 상에 게이트 절연막(111)을 개재하여 게이트 전극(121)이 형성된다(S20).
구체적으로, 게이트 전극(121)을 형성하는 것은, 게이트 절연막(111) 상에 게이트 도전막 및 캡핑막을 적층하고 패터닝하여 형성될 수 있다. 즉, 게이트 전극(121)은 게이트 도전 패턴(121) 및 게이트 도전 패턴(121) 상의 캡핑 패턴(123)으로 구성될 수 있다.
게이트 절연막(111)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 이 때, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST(barium strontium titanate)막 및 PZT(zirconate titanate)막을 포함할 수 있다.
게이트 전극(121)은 게이트 절연막(111) 상에 형성되며, 활성 영역을 가로지를 수 있다. 구체적으로, 게이트 전극(121)의 실리콘 기판의 <110> 방향으로 연장될 수 있으며, <100> 방향으로도 연장될 수 있다.
일 실시예에 따르면, 게이트 전극(121)은 불순물이 도우프된 폴리실리콘(poly-Si)막으로 형성될 수 있다. 폴리실리콘막에는 N형 또는 P형의 불순물이 도우프될 수 있으며, 일 실시예에서는 PMOS 트랜지스터가 형성되므로, 게이트 전극(121)은 p형 불순물이 도우프된 폴리실리콘막으로 형성될 수 있다.
다른 실시예에 따르면, 게이트 전극(121)은 불순물이 도우핑된 폴리실리콘에 비하여 비저항이 낮고, 일함수가 높은 도전 물질로 형성될 수도 있다. 예를 들어, 일함수가 높은 도전 물질은 텅스텐 또는 몰리브덴 등의 금속막과, 티타늄질화막, 탄탈늄질화막, 텅스텐질화막 및 티타늄알루미늄질화막등의 도전성 금속질화막 중에서 선택된 적어도 어느 하나로 형성될 수 있다.
다음으로, 게이트 전극(121) 양측의 활성 영역에 불순물 영역들을 형성한다(S30). 일 실시예에서 불순물 영역은 저농도 불순물 영역(141)과 고농도 불순물 영역(143)으로 구성될 수 있다.
구체적으로, 게이트 전극(121) 양측의 반도체 기판(10) 내에 저농도 불순물 영역(141)들을 형성한다. 구체적으로, 저농도 불순물 영역(141)들은 게이트 전극(121)을 이온주입 마스크로 이용하여 p형 불순물, 예를 들어, 보론(B)을 이온주입하여 형성될 수 있다. 저농도 불순물 영역(141)은 불순물 확산에 의해 게이트 전극(121)의 하부로 연장될 수 있다.
또한, P형 저농도 불순물 영역들(141)을 형성한 후에, 할로 이온 주입 공정을 수행하여 채널 불순물 영역(미도시)을 형성할 수 있다. 여기서, 채널 불순물 영역은 소오스/드레인 영역의 도전형과 반대되는 n형의 불순물(예를 들어, 비소(As)을 이온 주입하여 형성될 수 있다. n형의 채널 불순물 영역은 게이트 전극(121) 아래의 활성 영역의 농도를 증가시켜, 펀치 쓰루우(punch through) 현상을 방지할 수 있다.
도 1, 도 2 및 도 4를 참조하면, 게이트 전극(121)의 양측벽에 스페이서(130)를 형성한다.
일 실시예에서, 게이트 전극(121)의 양측에는 복수 개의 스페이서(130)들이 배치될 수 있다. 복수 개의 스페이서(130)들은 식각 선택성을 갖는 절연 물질들이 번갈아 적층된 구조를 가질 수 있다.
상세하게, 스페이서(130)는 게이트 전극(121)이 형성된 반도체 기판(10)의 전면에 절연막을 증착한 후, 에치백(etch back) 공정과 같은 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 보다 상세히 설명하면, 게이트 전극(121)이 형성된 반도체 기판(10)의 전면에 실리콘 산화막 및 실리콘 질화막을 순서대로 컨포말하게 형성한다. 여기서, 실리콘 산화막은 화학기상증착(CVD) 방법을 사용하여 형성되거나, 게이트 전극(121) 및 반도체 기판(10)을 열산화시켜 형성될 수 있다. 이러한 실리콘 산화막은 게이트 전극(121)을 패터닝할 때, 측벽에 발생된 식각 손상을 큐어링(curing)하며, 반도체 기판(10)과 실리콘질화막 사이의 버퍼막 역할을 한다.
이후, 순서대로 형성된 실리콘 산화막 및 실리콘 질화막을 에치 백하면, 게이트 전극(121) 양측벽에 L자 형태의 하부 스페이서(131)와 상부 스페이서(133)로 이루어진 이중 스페이서(130)가 형성될 수 있다. 이중 스페이서(130)를 구비함으로써, 반도체 소자의 고집적화에 따라 소오스/드레인 영역 간의 거리인 채널 길이가 감소되는 단채널 효과(short channel effect)를 해소할 수 있다.
스페이서(130)를 형성한 후, 게이트 전극(121) 양측의 반도체 기판(10) 내에 고농도 불순물 영역(143)을 형성한다.
고농도 불순물 영역(143)은 게이트 전극(121) 및 스페이서(130)를 이온 주입 마스크로 이용하여 P형 불순물, 예를 들어 붕소(B)를 주입하여 형성될 수 있다. 여기서, 고농도 불순물 영역(143)은 후속 공정에서 형성될 리세스 영역(105)의 깊이보다 깊게 이온 주입될 수 있다. P형 불순물이 도핑된 고농도 불순물 영역(143)은 스페이서(130) 아래로 확산될 수도 있다.
도 1, 도 2 및 도 5를 참조하면, 게이트 전극(121) 양측에 스페이서(130)를 형성한 후, 게이트 전극(121) 양측의 반도체 기판(10)을 선택적으로 식각하여 리세스 영역(105)을 형성한다(S40).
리세스 영역(105)은 게이트 전극(121), 스페이서(130) 및 소자 분리막(20)을 식각 마스크로 이용하여 이방성 및/또는 등방성 식각하여 형성될 수 있다.
일 실시예에 따르면, 리세스 영역(105)은 반도체 기판(10)의 표면과 평행한 바닥면과 반도체 기판(10)의 표면에 대해 경사를 갖는 제 1 및 제 2 측면들에 의해 정의될 수 있다. 또한, 리세스 영역(105)이 게이트 전극(121)과 소자 분리막(20) 사이의 반도체 기판(10)에 형성될 때, 리세스 영역(105)은 소자 분리막(20)의 측벽을 노출시킬 수 있다.
반도체 기판(10)이 (100) 면을 가질 경우, 리세스 영역(105)의 바닥면은 (100)면을 가질 수 있으며, 제 1 및 제 2 측면들은 게이트 전극(121)과 인접할 수 있으며, (111) 면 (110) 면 및 (311) 면을 가질 수 있다. 또한, 게이트 전극(121)과 인접한 제 1 측면 및 제 2 측면은 180도 이하의 각도를 가질 수 있다. 즉, 리세스 영역(105)은 제 1 및 제 2 측면들에 의해 정의된 모서리를 가질 수 있다. 다시 말해, 리세스 영역(105)은 제 1 및 제 2 측면들에 의해 게이트 전극(121) 하부로 연장된 구조를 가질 수 있다.
또한, 리세스 영역(105)은 저농도 및 고농도 불순물 영역들(141, 143)을 노출시키되, N-웰 또는 반도체 기판(10)을 노출시키지 않는다. 예를 들어, 리세스 영역(105)은 반도체 기판(10)의 표면으로부터 약 300~1000Å의 깊이로 형성될 수 있다.
일 실시예에 따르면, 리세스 영역(105)을 형성하는 것은 게이트 전극(121), 스페이서(130) 및 소자 분리막(20)을 식각 마스크로 이용하여 반도체 기판(10)에 트렌치를 형성하는 것과, 트렌치가 형성된 반도체 기판(10)을 등방성 식각하는 것을 포함한다.
상세히 설명하면, 게이트 전극(121), 스페이서(130) 및 소자 분리막(20)을 식각 마스크로 이용하여 등방성 또는 이방성 건식 식각 공정을 수행하여 트렌치를 형성할 수 있다. 이때, 식각 가스로서 HCl, Cl2 및 H2를 이용하여 건식 식각 공정이 수행될 수 있다. 이방성 식각 공정에 의해 형성된 트렌치는 리세스 영역(105)의 깊이보다 얕게 형성될 수 있다.
이어서, 트렌치가 형성된 기판으로 식각액을 공급하여 이방성 식각함으로써, 리세스 영역(105)의 바닥면 및 측면들을 정의한다. 보다 상세하게, 이방성 식각 공정시 유기 알칼리 에천트(수산화테트라메틸암모늄: TMAH) 또는 수산화암모늄(NH4OH)이 식각액으로 이용될 수 있다. 이방성 식각 공정을 진행함에 따라, 트렌치가 확장되어 리세스 영역(105)이 형성될 수 있다. 즉, 이방성 식각 공정은 수직 방향뿐만 아니라 수평 방향으로 반도체 기판(10)을 식각한다. 이에 따라, 리세스 영역(105) 형성시 스페이서(130) 하부의 반도체 기판(10)이 식각될 수 있다.
한편, 실리콘으로 이루어진 반도체 기판(10)을 습식 식각할 때, 실리콘의 결정면 및 결정 방향에 따라 식각 속도가 다르게 나타난다. 구체적으로, 실리콘의 결정면(plane)에 따라 식각 속도가 다르게 나타난다. 예를 들어, 수산화암모늄(NH4OH)을 이용하여 실리콘 기판을 등방성 식각할 때, 실리콘 기판은 (111) 면에서 식각 속도가 가장 느리고, (100) 면에서 식각 속도가 가장 빠른 특성을 갖는다. 이에 따라, 수산화암모늄(NH4OH)을 이용하여 등방성 식각 공정을 진행하는 경우, 식각 속도가 가장 느린 (111) 면이 리세스 영역(105)의 측면을 정의할 수 있다. 그리고, 리세스 영역(105)은 스페이서(130) 하부에서 (111) 면을 갖는 두 개의 측면들에 의해 뾰족한 쐐기 형상을 가질 수 있다.
이와 같이, 이방성 및 등방성 식각 공정에 의해 형성된 리세스 영역(105)의 표면에는 결함들이 존재할 수 있다. 이에 따라, 리세스 영역(105)을 형성한 후 O3 및 HF를 이용하여 클리닝 공정을 수행하여 리세스 영역(105)의 표면 결함들을 제거할 수 있다.
다른 실시예에 따르면, 리세스 영역(105)은 이방성 건식 식각 공정을 수행하여 형성될 수 있다. 이방성 식각 공정에 의해 리세스 영역(105)은 바닥면과 측면을 가질 수 있다. 여기서 리세스 영역(105)의 저면은 반도체 기판(10)의 표면과 평행할 수 있으며, 측면은 저면에 대해 약 90도 이상의 각도를 가질 수 있다. 보다 상세하게, 반도체 기판(10)이 (100) 면을 가질 경우 리세스 영역(105)의 저면은 (100)면을 가질 수 있으며, 제 1 및 제 2 측면들은 (111) 면 (110) 면 및 (311) 면을 가질 수 있다. 다른 실시예에서, 리세스 영역(105)은 CVE(Chemical Vapor Etching) 방법을 이용하여 형성될 수 있다. 이때, 식각 가스로서 HCl 및 H2를 이용하여 수행될 수 있다.
한편, 리세스 영역(105)을 형성한 후에, 도 4를 참조하여 설명된 고농도 불순물 영역(143)이 형성될 수 있다. 고농도 불순물 영역(143)은 리세스 영역(105)의 둘레에 형성되어 리세스 영역(105)에 성장되는 에피택셜층이 반도체 기판(10)과 직접 접촉되는 것을 방지할 수 있다.
도 1, 도 2 및 도 6을 참조하면, 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여, 리세스 영역(105) 내에 SiGe 에피택셜층(150)을 형성한다(S50).
SiGe 에피택셜층(150)은 선택적 에피택셜 성장 공정에 의해, 리세스 영역(105)에 노출된 반도체 기판(10)에서만 선택적으로 성장될 수 있다. 선택적 에피택셜 성장 공정시 반도체 기판(10)은 씨드 결정 역할을 하기 때문에, 리세스 영역(105)에 형성되는 에피택셜층은 반도체 기판(10)과 동일한 결정 구조를 가질 수 있다.
일 실시예에 따르면, PMOS 트랜지스터의 성능을 향상시키기 위해, 에피택셜층 내에 반도체 기판(10)의 실리콘보다 격자 상수가 큰 게르마늄이 도핑될 수 있다. 즉, 일 실시예에서, 에피택셜층은 반도체 기판(10)의 실리콘과 동일한 결정구조를 갖되, 반도체 기판(10) 보다 격자 상수가 큰 반도체 물질로 형성될 수 있다. 예를 들어, 실리콘 게르마늄(Si1 - xGex, x는 0.1~0.9)으로 형성될 수 있으며, 실리콘 게르마늄의 격자상수는 Si의 격자상수보다 크고, Ge의 격자상수보다 작을 수 있다. 구체적으로, Ge의 격자상수는 Si의 격자상수 보다 크므로, 실리콘 격자 내에서 Si 원자가 Ge 원자로 치환되면 실리콘 격자가 팽창한다. 이에 따라, SiGe로 이루어진 에피택셜층(150)은 PMOS 트랜지스터의 채널 영역에 압축 스트레스를 발생시킨다. 나아가, Ge의 농도가 증가할수록 에피택셜층이 팽창하므로 게이트 전극(121)에 가해지는 압축 스트레스가 증가될 수 있다.
일 실시예에 따르면, SiGe 에피택셜층(150)을 형성하기 위한 선택적 에피택셜 성장 공정으로는, 고상 에피택시(SPE: Solid Phase Epitaxy), 기상 에피택시(VPE: Vapor Phase Epitaxy) 및 액상 에피택시(LPE: Liquid Phase Epitaxy) 방법이 이용될 수 있다. 일 실시예에 따르면, 기상 에피택셜 방법이 이용될 수 있으며, 예를 들어, 화학기상증착법(Chemical Vapor Deposition; CVD), 감압화학기상증착법(Reduced Pressure Chemical Vapor Deposition; RPCVD) 또는 고진공화학기상증착법(Ultra High Vacuum Chemical Vapor Deposition)이 이용될 수 있다.
또한, 일 실시예에서, SiGe 에피택셜층(150)의 선택적 성장 공정은 실리콘 소스 가스, 게르마늄 소스 가스 및 선택적 식각 가스를 동시에 공급하여 수행될 수 있다. 여기서, 실리콘 소스 가스로는 모노클로실레인(SiH3Cl), DCS(DiChloroSilane), TCS(TriChloroSilane), HCS(HexaChloroSilane), SiH4, Si2H6 또는 이들의 조합이 사용될 수 있다. 게르마늄 소스 가스로는 GeH4, Ge2H4, GeH3Cl, Ge2H2Cl2, Ge3HCl3 또는 이들의 조합이 사용될 수 있다. 선택적 식각 가스는 HCl, Cl2 또는 이들의 조합이 사용될 수 있다. 또한, 선택적 에피택셜 공정 동안 소스 가스가 반도체 기판(10)의 표면에 균일하게 공급될 수 있도록, 캐리어 가스가 소스 가스들과 함께 공급될 수 있다. 캐리어 가스는 수소 가스, 헬륨 가스, 질소가스 및 아르곤 가스 중 적어도 어느 하나일 수 있다. 또한, SiGe 에피택셜층(150)의 성장 공정은 약 550℃ 이상의 온도 및 수 mTorr 이상의 압력에서 진행될 수 있다.
이와 같이, 선택적 식각 가스와 실리콘 소스 가스를 동시에 공급하여 선택적 에피택셜 성정 공정을 수행함에 따라, 산화막 또는 질화막으로 이루어진 소자 분리막(20)에서는 SiGe 에피택셜층(150)이 형성되지 않고 실리콘(Si)이 노출된 영역에서만 SiGe 에피택셜층(150)이 선택적으로 성장될 수 있다. 선택적 에피택셜 성장 공정에 의해 SiGe 에피택셜층(150)은 스페이서(130) 하부의 쐐기 형상의 리세스 영역(105)을 채울 수 있으며, 소자 분리막(20)과 인접한 부분에서는 경사면(150s, faceted edge)을 형성할 수 있다. SiGe 에피택셜층(150)은 스페이서(130) 하부에서 뾰족한 쐐기 형상을 가지므로, 채널 영역에 가해지는 스트레스를 증가시킬 수 있다.
상세하게, SiGe 에피택셜층(150)의 성장은 반도체 기판(10)을 씨드로 이용하여 리세스 영역(105)의 바닥면으로부터 성장될 수 있다. 이 때, SiGe 에피택셜층(150)은 수직 방향으로뿐만 아니라 수평 방향으로 성장될 수 있다. 여기서, SiGe 에피택셜층(150)은 결정 방향에 따라 성장 속도(growth rate)가 다르기 때문에 SiGe 에피택셜층(150)은 주로 수평 방향으로 성장되며, 수직 방향으로의 성장은 제한될 수 있다. 구체적으로, SiGe 에피택셜층(150)은 (110), (111) 방향으로의 성장은 거의 이루어지지 않고, (100)방향으로 성장이 이루어진다. 또한, SiGe 에피택셜층(150)의 성장 속도는 실리콘 소스 가스와 게르마늄 소스 가스의 비율(proportion)에 따라 변화할 수 있다.
또한, 일 실시예에서, SiGe 에피택셜층(150)은 반도체 기판(10)의 표면 위로 융기(elevated)될 수 있다. SiGe 에피택셜층(150)의 두께가 증가될수록 채널 영역에 가해지는 압축 스트레스가 증가될 수 있다. 예를 들어, SiGe 에피택셜층의 상면(150t)은 게이트 절연막(111)보다 위에 위치될 수 있다. 일 실시예에서, 반도체 기판(10)의 표면으로부터 SiGe 에피택셜층의 상면(150t)의 높이는 약 10nm 내지 40nm일 수 있다.
또한, 일 실시예에 따르면, SiGe 에피택셜층(150)은 하부에서보다 상부에서 Ge의 농도가 클 수 있다. 즉, SiGe 에피택셜층(150)은 저농도의 하부 에피택셜층과 고농도의 상부 에피택셜층을 포함할 수 있다. 상세하게, 하부 에피택셜층은 고농도의 상부 에피택셜층과 실리콘으로 이루어진 반도체 기판(10) 간의 격자 미스매치(lattice mismatch) 차이를 최소화할 수 있다. 하부 에피택셜층은 약 20 내지 50nm의 두께를 가질 수 있으며, 하부 에피택셜층에서 Ge의 농도는 약 10 내지 30%일 수 있다. 또한, 하부 에피택셜층의 Ge 농도는 하부에서 상부로 점차 증가하는 기울기(gradient)를 가질 수 있다. 상부 에피택셜층에서 Ge의 농도는 약 20 내지 50%일 수 있으며, 약 40 내지 60nm의 두께를 가질 수 있다. 실질적으로 채널영역에 압축 스트레스를 제공하는 상부 에피택셜층에서 Ge의 농도가 크기 때문에, PMOS 트랜지스터의 채널 영역에 인가되는 압축 스트레스를 증가시킬 수 있다.
일 실시예에 따르면, SiGe 에피택셜층(150)을 형성하는 동안 p형 불순물, 예를 들어, 보론(B)이 인-시츄로 도핑될 수 있다. 이와 달리, p형 불순물은 선택적 에피택셜 성장 후에 이온 주입될 수 있다. 이와 같이, p형 불순물이 도핑된 에피택셜층은 저농도 및 고농도 불순물 영역들(141, 143)과 함께 p형 MOS 트랜지스터의 소오스/드레인 영역을 구성한다.
일 실시예에서, SiGe 에피택셜층(150)은 저농도 및 고농도 불순물 영역들(141, 143)과 접촉될 수 있다. 이러한 구성의 결과, 밴드갭(band gap)이 작은 p형 SiGe 에피택셜층(150)이 n형 웰과 직접 접촉하지 않으므로, 반도체 기판(10)과 SiGe 에피택셜층(150)의 계면에서 누설 전류가 발생하는 것을 억제할 수 있다.
이와 같이 형성된 SiGe 에피택셜층(150)은 게이트 전극(121) 방향으로(즉, 횡방향으로(laterally) 연장된 구조를 가질 수 있다. 예를 들어, SiGe 에피택셜층(150)은 스페이서(130) 하부에서 쐐기 형성을 가질 수 있다. 상세히 설명하면, SiGe 에피택셜층(150)은 바닥면(bottom surface), 상면(150t, top surface) 및 복수의 경사면들(150s)을 가질 수 있다. 여기서, SiGe 에피택셜층(150)의 바닥면과 상면(150t)은 반도체 기판(10)의 표면과 평행할 수 있다. 즉, 반도체 기판(10)의 상면(150t)이 (100)면을 가질 경우 SiGe 에피택셜층(150)의 바닥면과 상면(150t)은 (100)면을 가질 수 있다. SiGe 에피택셜층의 경사면(150s)들은 바닥면 또는 상면(150t)에 대해 소정의 각도를 가질 수 있다. 예를 들어, 반도체 기판(10)이 (100) 면을 가질 경우 경사면(150s)들은 (111)면, (110)면 및 (311)면을 가질 수 있다.
또한, 일 실시예에 따르면, SiGe 에피택셜층(150)은 반도체 기판(10)의 표면 위로 융기된 상부 영역을 가질 수 있다. 여기서, 상부 영역은 반도체 기판(10)의 표면과 평행한 상면(150t)과, 상면(150t)에 대해 경사진 측면(150s)들에 의해 정의될 수 있다. 앞에서 상술한 것처럼, SiGe 에피택셜층(150)의 성장 속도가 SiGe 격자에서의 결정면(plane) 또는 방향(direction))에 따라 다르기 때문에, SiGe 에피택셜층(150)은 상부 영역에 경사진 측면(150s)을 가질 수 있다.
한편, 도면에는 SiGe 에피택셜층의 경사면(105s)이 반도체 기판(10)의 표면 위로 융기된 것을 도시하였으나, SiGe 에피택셜층의 경사면(105s)의 일부분은 반도체 기판(10)의 표면 아래에 위치할 수도 있다. 이러한 경우, SiGe 에피택셜층의 경사면(105s)과 소자 분리막(20) 사이에 홈이 형성될 수도 있다.
도 1, 도 2 및 도 6을 참조하면, 선택적 에피택셜 성장 공정을 수행하여, SiGe 에피택셜층(150) 상에 Si 에피택셜층(160)을 형성한다(S60).
Si 에피택셜층(160)은 SiGe 에피택셜층의 상면(150t)과 경사면(150s)을 덮을 수 있다. 이 때, Si 에피택셜층(160)은 SiGe 에피택셜층의 경사면(150s)에서보다 SiGe 에피택셜층의 상면(150t)에서 두껍게 형성될 수 있다. 또한, Si 에피택셜층(160)은 소자 분리막(20)과 인접할수록 두께가 감소될 수 있다. 예를 들어, SiGe 에피택셜층의 상면(150t)에서 Si 에피택셜층(160)의 두께는 약 10 내지 30nm일 수 있다. 이러한, Si 에피택셜층(160)은 반도체 기판(10)의 표면 위로 융기된 SiGe 에피택셜층(150)의 상부 영역을 완전히 캡핑(capping)할 수 있다. 이에 따라, 실리사이드막(171) 형성시 금속막이 SiGe 에피택셜층(150)과 접촉하는 것을 방지할 수 있다. 또한, 금속막이 소자 분리막(20)과 SiGe 에피택셜층(150) 계면으로 침투하여 반도체 기판(10)과 반응하는 것을 방지할 수 있다.
Si 에피택셜층(160)은 선택적 에피택셜 성장 공정에서 SiGe 에피택셜층(150)을 씨드로 이용하여 형성되므로, SiGe 에피택셜층(150) 상에서만 선택적으로 성장될 수 있다. 즉, Si 에피택셜층(160)은 SiGe 에피택셜층의 상면(150t) 및 경사면(150s)으로부터 성장될 수 있다. 일 실시예에 따르면, Si 에피택셜층(160)은 SiGe 에피택셜층(150)을 성장시킨 후 인-시츄로 형성될 수 있다.
선택적 에피택셜 성장 공정으로는 고상 에피택셜(SPE: Solid Phase Epitaxy), 기상 에피택셜(VPE: Vapor Phase Epitaxy) 및 액상(LPE: Liquid Phase Epitaxy) 방법이 이용될 수 있다. 일 실시예에 따르면, 기상 에피택셜 방법이 이용될 수 있으며, 화학기상증착법(Chemical Vapor Deposition; CVD), 감압화학기상증착법(Reduced PressureChemical Vapor Deposition; RPCVD) 또는 고진공화학기상증착법(Ultra High Vacuum Chemical Vapor Deposition)이 이용될 수 있다.
이와 같이, 선택적 에피택셜 성장 공정을 이용하여 Si 에피택셜층(160)을 형성할 때, Si 에피택셜층(160)은 결정면 및 결정 방향에 따라 성장 속도 및 식각 속도가 다를 수 있다. 예를 들어, Si 에피택셜층(160)은 횡방향으로의 성장 속도보다 상부 방향으로의 성장 속도가 빠를 수 있다. 구체적으로, Si 에피택셜층(160)의 성장 속도는 (100)면에서 가장 빠르고 (111)면에서 가장 느린 반면, Si 에피택셜층(160)의 식각 속도는 (100)면에서 가장 느리고, (110)면에서 가장 빠르다. 이에 따라, 실리콘 소오스 가스와 식각 가스를 동시에 공급하면서 Si 에피택셜층(160)을 형성하는 경우, (100)면을 갖는 SiGe 에피택셜층의 상면(150t)에서 수직방향으로 주로 성장되고, (111)면을 갖는 SiGe 에피택셜층의 경사면(150s)에서의 성장이 억제될 수 있다. 이에 따라, Si 에피택셜층(160')은 도면에 도시된 것처럼, SiGe 에피택셜층150)의 경사면(150s)을 노출시키면서, SiGe 에피택셜층(150)의 상면에 Si 에피택셜층(160')이 선택적으로 형성될 수 있다.
한편, 본 발명의 실시예에 따르면, 실리콘 격자에서의 결정면 및 결정 방향에 관계 없이 SiGe 에피택셜층의 상면(150t)과 경사면(150s)을 덮는 Si 에피택셜층(160)을 형성할 수 있다. 즉, Si 에피택셜층(160)은 소자 분리막(20)과 인접한 SiGe 에피택셜층의 경사면(150s)을 덮을 수 있다. 본 발명의 실시예에 따른 Si 에피택셜층(160)의 형성 방법에 대해서 도 11, 도 12 및 도 13a 내지 도 13d를 참조하여 보다 상세히 설명하기로 한다.
다음으로, 도 1, 도 2, 도 7 및 도 8을 참조하면, Si 에피택셜층(160)을 형성한 후에 게이트 전극(121) 및 Si 에피택셜층(160)들 상에 실리사이드막(171, 173)을 형성한다(S70).
일 실시예에서, 실리사이드막들(171, 173)은 코발트 실리사이드막, 티타늄 실리사이드막, 니켈 실리사이드막 또는 텅스텐 실리사이드막 중의 하나로 형성될 수 있다. 그리고, 실리사이드막(171)은 실리콘 원소 및 금속 원소로 이루어질 수 있으며, 실리사이드막(171)에서 실리콘 원소 및 금속 원소가 차지하는 비율(proportion)이 90% 이상일 수 있다. 구체적으로, 실시예들에서, 실리사이드막(171)은 코발트 및 티타늄보다 낮은 온도에서 실리콘과 반응하여 형성되고, 코발트 및 티타늄 실리사이드들보다 비저항이 낮은 니켈 실리사이드막일 수 있다. 실시예들에서, 니켈 실리사이드막(171)은 Si 에피택셜층(160)과 니켈막이 반응하여 형성되므로, SiGe 에피택셜층(150)상에 형성된 실리사이드막(171)에서 실리콘 원소 및 니켈 원소가 차지하는 비율이 90% 이상일 수 있다. 또한, 본 발명의 실시예들에서, 실리사이드막(171)은 NixSi1-x(0<X<1)의 조성을 가질 수 있다. 예를 들어, 실리사이드막(171)은 NiSi, NiSi2, Ni3Si2, Ni2Si, Ni31Si12 중에서 선택된 어느 하나일 수 있다.
구체적으로, 실리사이드막(171)을 형성하는 공정은, Si를 포함하는 막 상에 금속막을 형성하는 것과, 금속 물질과 실리콘을 반응시키는 열처리 공정을 수행하는 것과, 실리콘과 반응하지 않은 금속 물질을 제거하는 것을 포함한다. 또한, 일 실시예에 따르면, 실리사이드 공정을 수행하기 전에 게이트 전극(121) 상의 캡핑 패턴(123)을 제거하는 공정이 수행될 수도 있다.
보다 상세하게 설명하면, 도 7에 도시된 것처럼, 게이트 전극(121) 및 SiGe 및 Si 에피택셜층들(150, 160)이 형성된 반도체 기판(10) 상에 금속막(170)을 컨포말하게 형성한다. 금속막(170)은 게이트 전극(121)의 상면 및 Si 에피택셜층(160)의 표면을 덮을 수 있다. 여기서, 금속막(170)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속(refractory metal) 물질로 형성될 수 있다. 일 실시예에 따르면, 금속막(170)은 니켈막일 수 있으며, 니켈막은 순수 니켈 또는 니켈 합금일 수 있다. 그리고, 니켈 합금은 탄탈륨(Ta), 지르코늄(Zr), 타이타늄(Ti), 하프니움(Hf), 텅스텐(W), 코발트(Co), 백금(Pt), 몰리브데늄(Mo), 팔라디움(Pd), 바나디움(V) 및 니오비움(Nb)으로 이루어진 그룹에서 선택된 적어도 어느 하나를 함유할 수 있다.
금속막(170)을 형성한 후에는 열처리 공정을 수행하여, Si 에피택셜층(160) 및 게이트 전극(121)의 실리콘과 금속 물질을 반응시킨다. 일 실시예에서, 열처리 공정은 약 250 내지 800℃의 온도에서 수행될 수 있다. 또한, 열처리 공정시 고속 열처리(RTP, rapid thermal process) 장치 또는 로(furnace)가 이용될 수 있다.
열처리 공정을 수행함에 따라, Si 에피택셜층(160) 및 게이트 전극(121)의 실리콘이 소모되면서 그 자리에 실리사이드막(171)이 형성될 수 있다. 즉, Si 에피택셜층(160)의 일부 또는 전체가 금속 물질과 반응하여 실리사이드막(171)으로 변환될 수 있다. 이에 따라, 도 8에 도시된 것처럼, SiGe 에피택셜층(150)과 게이트 전극(121) 상에 실리사이드막(171)이 형성될 수 있다.
한편, Si 에피택셜층(160)이 SiGe 에피택셜층의 상면(150t)에만 국소적으로 형성된 경우, 실리사이드 공정을 수행할 때 금속막은 SiGe 에피택셜층의 경사면(150s)을 덮을 수 있다. 여기서, 금속막이 니켈로 이루어진 경우, 실리콘과 니켈의 반응속도가 실리콘 게르마늄과 니켈의 반응속도보다 빠르기 때문에, 열처리 공정시 니켈이 SiGe 에피택셜층(150)과 소자 분리막(20)의 경계의 실리콘 기판(10)과 반응할 수 있다. 이에 따라, SiGe 에피택셜층(150)과 인접한 반도체 기판(10)으로 니켈 실리사이드막(171)이 침식(encroachment)될 수 있다. 니켈 실리사이드막(171)의 침식은 접합 누설 전류(junction leakage current)를 발생시키며, PMOS 트랜지스터의 항복 전압(breakdown voltage) 특성을 열화시킬 수 있다.
이와 달리, 본 발명의 실시예들에서는 Si 에피택셜층(160)이 SiGe 에피택셜층의 상면(150t) 및 경사면(150s)을 덮고 있으므로, 도 7에 도시된 것처럼, 금속막(170), 즉, 니켈막은 SiGe 에피택셜층(150) 및 반도체 기판(10)과 이격될 수 있다. 이에 따라, 열처리 공정시 니켈 실리사이드막(171)이 반도체 기판(10)으로 침식되는 것을 억제할 수 있다. 또한, 실리사이드막(171)을 형성할 때, 금속막이 SiGe 에피택셜층(150)과 반응하여 게르마늄 원소를 포함하는 실리사이드막이 형성됨으로 인해 소오스/드레인 영역에서의 콘택 저항이 증가하는 것을 억제할 수 있다.
또한, Si 에피택셜층(160)의 전체가 금속막(170)과 반응하는 경우, 실리사이드막(171)은 SiGe 에피택셜층의 상면(150t) 및 경사면(150s)과 직접 접촉될 수 있다. 이와 달리, Si 에피택셜층(160)의 일부분이 금속막(170)과 반응하는 경우, 도 10에 도시된 것처럼, 실리사이드막(171)과 SiGe 에피택셜층(150) 사이에 Si 에피택셜층(162)이 잔류할 수 있다.
열처리 공정 후에는, 습식 식각 공정을 수행하여 실리사이드화되지 않은 미반응 금속막을 제거한다. 습식 식각 공정시 사용되는 식각액으로는 황산(H2SO4)과 과산화수소(H2O2)의 혼합 용액이 사용될 수 있다.
도 1, 도 2 및 도 9를 참조하면, 실리사이드막(171)들을 형성한 후, 실리사이드막(171)과 연결되는 콘택 플러그(190)들이 형성될 수 있다.
상세히 설명하면, 반도체 기판(10) 전면에 층간 절연막(185)(ILD; Inter-Layer Dielectric)을 형성한다. 구체적으로, 층간 절연막(185)은 O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합을 사용할 수 있다. 또한, 층간 절연막(185)은 CVD(Chemical Vapor Deposition) 방법 및 스핀 코팅 방법 등을 이용하여 형성될 수 있다. 층간 절연막(185)을 형성한 후에는 평탄화 공정이 수행될 수 있다. 한편, 층간 절연막(185)을 형성하기 전에, 반도체 기판(10) 상에 형성된 구조물들의 표면을 따라 컨포말하게 식각 정지막(180)이 형성될 수 있다. 예를 들어, 식각 정지막(180)은 실리콘 질화막 또는 실리콘 산질화막이 사용될 수 있다.
층간 절연막(185)을 형성한 후에는 실리사이드막(171)을 노출시키는 콘택 홀들이 형성될 수 있다. 콘택 홀들을 형성하는 것은 층간 절연막(185) 상에 마스크 패턴을 형성하는 것과, 마스크 패턴을 이용하여 층간 절연막(185)을 이방성 식각하는 것을 포함한다.
이후, 콘택 홀 내에 도전 물질을 매립하여 콘택 플러그(190)들을 형성한다. 콘택 플러그(190)들은 비저항이 낮은 금속 물질로 형성될 수 있다. 예를 들어, 콘택 플러그(190)는 코발트, 티타늄, 니켈, 텅스텐 또는 몰리브덴등의 금속막과, 티타늄질화막, 탄탈늄질화막, 텅스텐질화막 및 티타늄알루미늄질화막등의 도전성 금속질화막 중에서 선택된 적어도 어느 하나로 형성될 수 있다. 금속 물질로 이루어진 콘택 플러그(190)를 형성하기 전에, 금속 물질의 확산을 방지하기 위한 금속 배리어막이 형성될 수 있다. 금속 배리어막은 텅스텐질화막(WN), 탄탈늄질화막(TiN) 또는 티타늄질화막(TaN) 등의 도전성 금속 질화막으로 이루어질 수 있다.
일 실시예에서, 콘택 플러그(190)들이 게이트 실리사이드막(173)과 실리사이드막(171)들 각각에 연결되는 것을 도시하였으나, 콘택 플러그(190)들의 연결은 선택적으로 달라질 수 있다.
도 11 및 도 12는 본 발명의 실시예들에 따른 실리콘 에피택셜층의 형성 방법을 설명하기 위한 그래프들이다. 도 13a 내지 도 13d는 본 발명의 실시예들에 따른 실리콘 에피택셜층의 형성 방법을 개략적으로 나타내는 단면도들이다.
도 11을 참조하면, Si 에피택셜층(160)을 형성하는 것은 실리콘 소스 가스를 공급하는 단계(S1)와 선택적 식각 가스(S2)를 공급하는 단계를 번갈아서 적어도 2회이상 반복하는 것을 포함한다. 이 때, 실리콘 소스 가스로는 모노클로실레인(SiH3Cl), DCS(DiChloroSilane), TCS(TriChloroSilane), HCS(HexaChloroSilane), SiH4, Si2H6 또는 이들의 조합이 사용될 수 있다. 그리고, 선택적 식각 가스로는 HCl, Cl2 또는 이들의 조합이 사용될 수 있다. 또한, 반도체 기판(10)의 표면에 균일하게 실리콘 소스 가스가 공급될 수 있도록 실리콘 소스 가스는 캐리어 가스가 함께 공급될 수 있다. 예를 들어, 캐리어 가스는 수소 가스, 헬륨 가스, 질소 가스 및 아르곤 가스 중 적어도 어느 하나의 가스일 수 있다. 또한, Si 에피택셜층(160)의 성장 공정은 약 550 내지 700℃의 온도 및 수 mTorr 이하의 압력에서 진행될 수 있다.
보다 상세히 설명하면, 도 11 및 도 13a에 도시된 것처럼, SiGe 에피택셜층(150) 및 소자 분리막(20)이 형성된 반도체 기판(10)으로 실리콘 소스 가스를 공급한다(S1). 일 실시예에서는 클로라이드를 포함하지 않는 실레인(예를 들어, SiH4, Si2H6)이 이용될 수 있다. 실레인은 약 650℃에서 분해되어 실리콘 원자들을 생성한다. 이 때, 하이드로젠 클로라이드(HCl)와 같은 부산물이 생성되지 않으므로, 에피택셜층은 식각되지 않는다.
실리콘 소스 가스가 분해되어 생성된 실리콘 원자들은 SiGe 에피택셜층(150) 및 소자 분리막(20) 표면의 댕글링 본드들과 결합(bonding)한다. 이에 따라, SiGe 에피택셜층(150) 및 소자 분리막(20) 표면에 실리콘층(31, 32)이 형성될 수 있다. 여기서, SiGe 에피택셜층(150)과 Si 원소 간의 결합력이 절연막과 Si 원소 간의 결합력보다 강하다. 따라서, 실리콘 소스 가스가 공급되면, 소자 분리막(20) 상에서보다 SiGe 에피택셜층(150) 상에서 실리콘층(31)이 두껍게 형성될 수 있다. 또한, 실리콘 소스 가스가 공급될 때, 소자 분리막(20) 표면에는 실리콘 원소가 균일하게 결합되지 않고 일부분에만 결합될 수도 있다.
한편, 앞에서 설명한 것처럼, Si 에피택셜층(160)은 결정면 및 결정 방향에 따라 성장 속도가 다르기 때문에, SiGe 에피택셜층의 상면(150t)에 성장되는 실리콘층(31)의 두께와 SiGe 에피택셜층의 경사면(150s)에 성장되는 실리콘층(31)의 두께가 다를 수 있다. 즉, 실리콘층(31)은 반도체 기판(10)의 표면과 평행한 SiGe 에피택셜층의 상면(150t)에서보다 SiGe 에피택셜층의 경사면(150s) 상에서 얇을 수 있다.
또한, Si 에피택셜층(160)은 SiGe 에피택셜층(150)의 상면을 덮는 수평 영역과 SiGe 에피택셜층(150)의 측면을 덮는 측벽 영역을 포함한다. 여기서, Si 에피택셜층(160)의 수평 영역의 상면은 반도체 기판(10) 표면의 결정면과 동일한 제 1 결정 면을 가지며, Si 에피택셜층(160)의 측벽 영역의 측면은 제 1 결정 면과 다른 제 2 결정 면을 가질 수 있다. 여기서, 제 1 결정면은 (100)일 수 있으며, 제 2 결정면은 (111), (110) 및 (311) 중에서 적어도 어느 하나일 수 있다.
이어서, 도 11 및 도 13b를 참조하면, 실리콘 소스 가스의 공급을 중단하고, 선택적 식각 가스를 공급한다(S2). 선택적 식각 가스는 실리콘 원자들과 반응하는 할로겐 원소를 포함할 수 있다. 예를 들어, 선택적 식각 가스는 HCl, Cl2 또는 이들의 조합이 사용될 수 있다
보다 상세히 설명하면, 실리콘층(31, 32)이 형성된 반도체 기판(10)으로 선택적 식각 가스가 공급되면, 염소 원자들이 실리콘 원소들과 결합하여 소자 분리막(20) 및 SiGe 에피택셜층(150)에 결합된 실리콘 원자들을 이탈시킬 수 있다. 이 때, 소자 분리막(20)과 실리콘 원자들 간의 결합력이 약하기 때문에, 식각 가스에 의해 소자 분리막(20) 상의 Si 원소가 SiGe 에피택셜층(150) 상의 Si 원소보다 빠르게 제거될 수 있다. 따라서, 식각 가스 공급 단계에서, 소자 분리막(20) 상의 Si 원소가 선택적으로 제거되고, SiGe 에피택셜층(150) 상에는 실리콘 에피택셜층(33)이 형성될 수 있다.
한편, 선택적 식각 가스를 공급할 때, 식각 시간이 길어지면 SiGe 에피택셜층(150) 상에서도 실리콘층(33)이 완전히 제거될 수 있다. 이에 따라, 식각 가스의 유량은 실리콘 소스 가스의 유량보다 적을 수 있다. 또한, 식각 가스의 공급 시간이 실리콘 소스 가스의 공급 시간보다 짧을 수 있다.
이후, 도 11 및 도 13c에 도시된 것처럼, 실리콘 소스 가스를 다시 공급하면, 실리콘 원자들은 먼저 형성된 실리콘층(33)과 소자 분리막(20)의 표면에 결합될 수 있다. 이에 따라, SiGe 에피택셜층(150) 상에서만 실리콘층(33, 35)의 두께가 증가될 수 있다. 또한, 도 11 및 도 13d에 도시된 것처럼, 선택적 식각 가스를 공급하면 소자 분리막(20) 상에서 선택적으로 실리콘 원자들이 제거될 수 있다.
이 후, 실리콘 소스 가스 공급 단계와 선택적 식각 가스 공급 단계를 반복하면, SiGe 에피택셜층(150) 상에는 소정 두께의 실리콘층이 계속 잔류하고 소자 분리막(20) 상에서만 실리콘층(32)이 제거될 수 있다. 이에 따라, SiGe 에피택셜층(150) 상에만 실리콘층(33, 37)이 선택적으로 성장될 수 있다.
한편, 도 12에 도시된 실시예에 따르면, Si 에피택셜층(160)을 형성하는 것은 실리콘 소스 가스를 공급하는 단계(S1), 제 1 퍼지 단계(P1), 선택적 식각 가스를 공급하는 단계(S1) 및 제 2 퍼지 단계(P2)를 순차적으로 수행하되, 적어도 2회이상 반복하는 것을 포함한다.
실리콘 소스 가스를 공급한 후에는, 실리콘 소스 가스가 분해되어 반도체 기판(10)의 표면에 결합되지 않고 잔류하는 실리콘 원소들이 남을 수 있다. 이에 따라, 제 1 퍼지 단계(P1)에서는 퍼지 가스를 공급하여 반도체 기판(10) 상에 결합되지 않은 실리콘 원소들을 제거한다. 퍼지 가스로는 수소가스, 헬륨 가스, 질소 가스 또는 아르곤 가스가 사용될 수 있으며, 캐리어 가스와 다른 가스일 수 있다.
또한, 선택적 식각 가스를 공급한 후에는, 실리콘 원자와 염소 원자들이 반응하여 부산물들(예를 들어, SiCl4, SiCl3)이 생성될 수 있다. 이에 따라, 제 2 퍼지 단계(P2)에서는 퍼지 가스를 공급하여 반응 부산물들을 제거한다. 여기서, 퍼지 가스로는 수소가스, 헬륨 가스, 질소 가스 또는 아르곤 가스가 사용될 수 있으며, 캐리어 가스와 다른 가스일 수 있다.
이와 같이, Si 에피택셜층을 선택적으로 성장시키는 것은 복수의 반도체 기판(10)들이 장착되는 배치형(batch type) 고진공 화학기상증착 장비 내에서 진행될 수 있다.
도 14 내지 도 16은 본 발명의 제 2 실시예에 따른 반도체 소자의 제조방법을 나타내는 단면도들로서, 도 1의 Ⅰ-Ⅰ'선 및 Ⅱ-Ⅱ'선을 따라 자른 단면이다. 도 14 내지 도 16에 도시된 제 1 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
제 2 실시예에 따르면, 실리사이드 공정을 수행하기 전에 소자 분리막(20) 상에서 Si 에피택셜층(160)의 일측을 덮는 절연 스페이서(165)가 형성될 수 있다.
상세히 설명하면, 도 14에 도시된 바와 같이, Si 에피택셜층(160)을 형성한 후에 반도체 기판(10)에 형성된 구조물들을 컨포말하게 덮는 절연막이 형성될 수 있다. 예를 들어, 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 이들의 조합으로 형성될 수 있다.
이어서, 에치백(etch back) 공정과 같은 전면 이방성 식각 공정을 이용하여, Si 에피택셜층(160)이 노출될 때까지 절연막을 식각한다. SiGe 에피택셜층(150)이 반도체 기판(10)의 표면 위로 융기되어 있으므로, SiGe 에피택셜층의 경사면(150s)을 덮는 Si 에피택셜층(160)의 일측에 절연 스페이서(165)가 형성될 수 있다. 이와 같이 절연 스페이서(165)를 형성할 때, 게이트 스페이서(130)의 일측에도 절연 스페이서(165)가 형성될 수도 있다.
이후, 도 15를 참조하면, 반도체 기판(10) 전면에 금속막(170)을 컨포말하게 형성한다. 여기서, 금속막(170)은 소자 분리막(20), 절연 스페이서(165), Si 에피택셜층(160) 및 게이트 전극(121)을 덮는다. 또한, Si 에피택셜층(160)의 일측은 절연 스페이서(165)에 의해 덮여 있으므로, 반도체 기판(10)의 표면과 평행한 Si 에피택셜층(160)의 상면(160t)만 금속막(170)과 접촉될 수 있다. 여기서, 금속막(170)은 코발트, 티타늄, 니켈, 텅스텐과 같은 고융점 금속으로 형성될 수 있다.
이어서, 도 7을 참조하여 설명한 것처럼, 열처리 공정을 수행하여, 금속막(170)을 Si 에피택셜층(160)과 반응시켜, 도 16에 도시된 것처럼, SiGe 에피택셜층(150) 상에 실리사이드막(171)을 형성한다. 이 때, SiGe 에피택셜층의 경사면(150s)과 금속막(170) 사이에 Si 에피택셜층(160) 및 절연 스페이서(165)가 개재되어 있으므로, 금속 물질이 반도체 기판(10) 및 SiGe 에피택셜층(150)과 반응하는 것을 방지할 수 있다. 즉, 니켈 실리사이드막(171)이 반도체 기판(10)으로 침식되는 것을 방지할 수 있다.
한편, 이 실시예에서, 실리사이드 공정을 수행할 때 금속막(170)은 Si 에피택셜층의 상면(160t)과 국소적으로 접촉되므로, SiGe 에피택셜층의 경사면(150s)을 덮고 있는 Si 에피택셜층(160)은 금속막(170)과 반응하지 않고 잔류할 수도 있다. 즉, 실리사이드막(171)은 SiGe 에피택셜층의 상면(150t)에 국소적으로 형성될 수도 있다.
도 17 내지 도 20은 본 발명의 제 3 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 도 1 내지 도 10에 도시된 제 1 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
제 3 실시예에 따르면, 실리사이드 공정은 콘택 홀들이 정의된 층간 절연막(185)을 형성한 후에 진행될 수도 있다.
구체적으로, 도 17을 참조하면, Si 에피택셜층(160)을 형성한 후에, 반도체 기판(10) 전면에 식각 정지막(180) 및 층간 절연막(185)을 순서대로 적층한다. 이 때, 식각 정지막(180)은 도 9를 참조하여 설명한 것처럼, 반도체 기판(10) 상에 형성된 구조물들의 표면을 따라 컨포말하게 형성될 수 있다. 또한, 층간 절연막(185)은 단차 도포성이 우수한 절연물질을 증착하여 형성될 수 있다. 이후, 층간 절연막(185)을 패터닝하여 Si 에피택셜층(160)을 노출시키는 콘택 홀들을 형성한다. 이 때, 게이트 전극(121)을 노출시키는 콘택 홀이 함께 형성될 수도 있다.
이어서, 도 18을 참조하면, 콘택 홀들이 형성된 층간 절연막(185) 상에 금속막(170)을 컨포말하게 형성하고, 열처리 공정을 수행하여 실리사이드막들(171, 173)을 형성한다.
열처리 공정을 수행함에 따라, 금속막(170)은 Si 에피택셜층(160)과 반응하여 실리콘 원소와 금속 원소로 이루어진 실리사이드막(171)을 형성할 수 있다. 열처리 공정을 수행할 때, SiGe 에피택셜층(150)은 Si 에피택셜층(160) 및 식각 정지막(180)에 의해 커버될 수 있다. 즉, 실리사이드막(171)을 형성하기 위한 열처리 공정 동안 금속막(170)은 SiGe 에피택셜층(150)과 이격될 수 있다. 따라서, 실리사이드막(171)을 형성할 때, 금속 원소가 반도체 기판(10)으로 침투하는 것을 방지할 수 있다.
이 실시예에서처럼, 층간 절연막(185)에 콘택 홀들을 형성한 후에 실리사이드막(171)을 형성하는 경우, 콘택 홀에 노출된 Si 에피택셜층(160)의 일부분만 금속막(170)과 반응하여 실리사이드막(175)이 형성될 수도 있다. 즉, SiGe 에피택셜층의 상면(150t)에 국소적으로 실리사이드막(175)이 형성되며, SiGe 에피택셜층의 경사면(150s) 상에는 Si 에피택셜층(164)이 잔류할 수도 있다.
이후, 층간 절연막(185) 상에서 Si 에피택셜층(160)과 반응하지 않은 금속막(170)을 제거하고, 도 19에 도시된 것처럼, 콘택 홀 내에 도전 물질을 매립하여 실리사이드막과 접촉하는 콘택 플러그들(190)을 형성한다.
한편, 도 20에 도시된 실시예에 따르면, 층간 절연막(185)에 콘택 홀들을 형성할 때, 콘택 홀들은 SiGe 에피택셜층의 경사면(150s) 상부를 노출시킬 수 있다. 이 때, Si 에피택셜층(160)이 SiGe 에피택셜층의 상면(150t)에 선택적으로 형성된 경우, SiGe 에피택셜층의 경사면(150s)이 콘택 홀에 의해 노출될 수 있다. 이러한 경우, 실리사이드 공정을 수행할 때 금속막(170)이 SiGe 에피택셜층(150)과 직접 반응할 수 있으며, 금속막(170)은 SiGe 에피택셜층(150)과 소자 분리막(20)의 경계로 침투하여 금속막(170)이 반도체 기판(10)과 반응할 수도 있다.
반면, 이 실시예에 따르면, 도 20에 도시된 것처럼, 층간 절연막(185)에 콘택 홀들을 형성할 때, 콘택 홀들은 SiGe 에피택셜층의 경사면(150s)을 덮는 Si 에피택셜층(150)을 노출시킬 수 있다. 즉, 콘택 홀들이 SiGe 에피택셜층의 경사면(150s) 상부에 형성되더라도 SiGe 에피택셜층의 경사면(150s)은 Si 에피택셜층(150)에 의해 커버되므로, 금속막(170)이 SiGe 에피택셜층(150)과 반응하거나, 반도체 기판(10)과 반응하는 것을 방지할 수 있다.
도 21은 본 발명의 제 4 실시예에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다. 도 22 내지 도 27은 본 발명의 제 4 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
제 4 실시예에 따른 반도체 소자의 제조 방법에 따르면, 반도체 기판(10) 상에 NMOS 및 PMOS 트랜지스터들이 형성될 수 있다. PMOS 트랜지스터는 앞에서 설명한 것처럼, 채널영역에서 정공의 이동도를 향상시킴에 따라, 동작 특성이 향상될 수 있다. 그리고, NMOS 트랜지스터는 앞에서 설명한 것처럼, 채널영역에서 전자의 이동도를 향상시킴에 따라, 동작 특성이 향상될 수 있다. 전자의 이동도를 향상시키기 위해, NMOS 트랜지스터의 채널 영역에는 인장 스트레스(tensile stress)가 가해질 수 있으며, NMOS 트랜지스터의 채널 영역이 <110> 방향과 평행하게 형성될 수 있다.
구체적으로, 도 21 및 도 22를 참조하면, PMOS 트랜지스터들이 형성되는 제 1 영역(100)과 NMOS 트랜지스터들이 형성되는 제 2 영역(200)을 포함하는 반도체 기판(10)이 제공된다(S110).
반도체 기판(10)은 제 1 실시예에서 설명한 것처럼, (100)면을 갖는 실리콘 기판일 수 있으며, 제 1 및 제 2 영역들(100, 200)에는 각각 소자 분리막(20)에 의해 제 1 및 제 2 활성 영역이 정의될 수 있다. 그리고, 반도체 기판(10)은 CMOS 트랜지스터들을 형성하기 위해 n형 또는 p형 불순물이 도핑된(doped) 웰들(101, 201)을 포함할 수 있다. 예를 들어, 제 1 활성 영역은 PMOS 트랜지스터들을 형성하기 위한 N형 웰(101)을 포함할 수 있으며, 제 2 활성 영역은 NMOS 트랜지스터들을 형성하기 위한 P형 웰(201)을 포함할 수 있다.
다음으로, 제 1 및 제 2 영역들(100, 200) 상에 각각 제 1 및 제 2 게이트 전극들(121, 221)을 형성한다(S120).
구체적으로, 제 1 및 제 2 영역들(100, 200) 상에 게이트 절연막, 게이트 도전막 및 캡핑막을 순차적으로 적층한 후 패터닝하여 제 1 영역(100)에 제 1 게이트 전극들(121)을 형성하고 제 2 영역(200)에 제 2 게이트 전극들(221)을 형성한다.
제 1 영역(100) 상에는 제 1 게이트 절연막(111), 제 1 게이트 전극(121) 및 제 1 캡핑 패턴(123)이 순서대로 적층된 제 1 게이트 구조체가 형성될 수 있으며, 제 2 영역(200) 상에는 제 2 게이트 절연막(211), 제 2 게이트 전극(221) 및 제 2 캡핑 패턴(223)이 순서대로 적층된 제 2 게이트 구조체가 형성될 수 있다. 여기서, 제 1 및 제 2 게이트 절연막(111, 211)들은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 이들의 조합으로 형성될 수 있다. 제 1 및 제 2 게이트 전극들(121, 221)은 n형 또는 p형 불순물이 도우프된 폴리실리콘(poly-Si)막으로 형성될 수 있다. 이와 달리, 제 1 및 제 2 게이트 전극들(121, 221)은 금속 물질을 포함할 수 있다.
이어서, 제 1 및 제 2 게이트 전극들(121, 221)의 양 측벽에 제 1 스페이서(130a, 230a)가 형성될 수 있다.
상세히 설명하면, 제 1 및 제 2 게이트 전극들(121, 221)을 포함하는 반도체 기판(10) 전면에 절연막을 증착한 후, 에치백(etch back)과 같은 전면 이방성 식각 공정을 이용하여, 제 1 및 제 2 게이트 전극들(121, 221)의 양 측벽에 제 1 스페이서(130a, 230a)를 형성한다. 제 1 스페이서(130a, 230a)는, 산화막 및 질화막을 순서대로 형성하고, 산화막 및 질화막은 에치백하여 형성할 수도 있다. 이러한 경우, 제 1 스페이서(130a, 230a)는 L자 형태의 하부 스페이서와 상부 스페이서로 구성될 수 있다. 여기서, 산화막은 제 1 및 제 2 게이트 전극들(121, 221)을 패터닝할 때 발생될 수 있는 제 1 및 제 2 게이트 전극들(121, 221)의 측벽 상의 손상(damage)를 제거할 수 있으며, 제 1 및 제 2 게이트 전극들(121, 221)과 질화막 사이의 버퍼 역할을 할 수 있다.
다음으로, 제 1 및 제 2 게이트 전극들(121, 221)의 양측에 N형 또는 P형의 불순물 영역들을 형성한다(S130). 일 실시예들에서, N형 또는 P형의 불순물 영역들은 저농도 및 고농도 불순물 영역들을 포함한다.
상세히 설명하면, 제 1 영역(100)을 마스크로 차단하고, 제 2 게이트 전극(221) 양측의 반도체 기판(10)에 N형 불순물(예를 들어, As)을 이온주입하여, N형 저농도 불순물 영역(241)을 형성한다. N형 저농도 불순물 영역(241)을 형성한 후에, 제 2 게이트 전극(221) 아래에 펀치 스루우 현상을 방지하기 위한 P형의 채널 불순물 영역이 형성될 수 있다.
이어서, 제 2 영역(200)을 마스크로 차단하고, 제 1 게이트 전극(121) 양측의 반도체 기판(10)에 P형 불순물(예를 들어, B)을 이온주입하여, P형 저농도 불순물 영역(141)을 형성한다. P형 저농도 불순물 영역(141)을 형성한 후에, 제 1 게이트 전극(121) 아래에 펀치 스루우 현상을 방지하기 위한 N형의 채널 불순물 영역이 형성될 수 있다.
이어서, 도 23을 참조하면, 제 1 및 제 2 게이트 전극들(121, 221) 양측에 제 2 스페이서(130b, 230b)를 형성한다.
상세히 설명하면, 제 1 및 제 2 게이트 전극들(121, 221)과 제 1 스페이서(130a, 230a)가 형성된 반도체 기판(10) 전면에 절연막을 증착한 후, 에치백(etch back)과 같은 전면 이방성 식각 공정을 수행함으로써 제 1 스페이서(130a, 230a)의 측벽에 제 2 스페이서(130b, 230b)가 형성될 수 있다. 여기서, 제 2 스페이서(130b, 230b)는, 제 1 스페이서(130a, 230a)처럼, 산화막 및 질화막을 순서대로 형성하고, 산화막 및 질화막은 에치백하여 형성할 수도 있다. 이에 따라, 제 2 스페이서(130b, 230b) 또한, L자형태의 하부 스페이서와, 상부 스페이서로 구성될 수 있다. 제 2 스페이서(130b, 230b)를 형성함에 따라, 후속해서 형성될 고농도 불순물 영역들(143, 243) 간의 거리를 증가시킬 수 있다. 즉, 소오스/드레인 영역 간의 거리인 채널 길이가 감소되는 단채널 효과(short channel effect)를 해소할 수 있다.
이어서, N형 및 P형 고농도 불순물 영역들(143, 243)을 형성한다.
고농도 불순물 영역들(143, 243)을 형성하는 것은, 저농도 불순물 영역들(141, 241)을 형성한 것처럼, 제 1 영역(100)과 제 2 영역(200)을 번갈아서 진행된다. 즉, 제 1 영역(100)을 마스크로 차단하고, 제 2 게이트 전극(221) 양측의 반도체 기판(10)에 N형 불순물(예를 들어, As)을 이온주입하여, N형 고농도 불순물 영역(243)을 형성한다 이어서, 제 2 영역(200)을 마스크로 차단하고, 제 1 게이트 전극(121) 양측의 반도체 기판(10)에 P형 불순물(예를 들어, B)을 이온주입하여, P형 고농도 불순물 영역(143)을 형성한다.
한편, N형 및 P형 고농도 불순물 영역들(143, 243)을 형성할 때, 불순물들의 이온주입 깊이는 후속해서 형성될 리세스 영역(105)의 깊이보다 깊을 수 있다. 여기서, P형 고농도 불순물 영역(143)은 앞에서 상술한 것처럼, 이방성 및/또는 등방성 식각 공정을 이용하여 반도체 기판(10)에 리세스 영역(105)을 형성할 때, 리세스 영역(105)이 N형 웰(101)을 노출시켜 리세스 영역(105)의 표면에 형성된 결함들을 통해 누설 전류가 발생하는 것을 방지할 수 있다.
도 21 및 도 24를 참조하면, 제 1 게이트 전극(121) 양측의 반도체 기판(10)에 소정 깊이의 리세스 영역(105)을 형성한다(S140).
리세스 영역(105)을 형성하는 것은 제 2 영역(200)을 마스크로 덮은 후, 도 5를 참조하여 설명한 것처럼, 제 1 게이트 전극(121), 제 1 및 제 2 스페이서(130b, 230b)들 및 소자 분리막(20)을 식각 마스크로 이용하여 이방성 및/또는 등방성 식각하여 형성될 수 있다.
이 실시예에서, 리세스 영역(105)은 소자 분리막(20)과 제 1 게이트 전극(121) 사이와 제 1 게이트 전극들(121) 사이에 형성될 수 있다. 또한, 리세스 영역(105)은 도 5를 참조하여 설명한 것처럼, 반도체 기판(10)의 표면과 평행한 상면과, 제 1 게이트 전극들(121)에 인접한 제 1 및 제 2 측면들에 의해 정의될 수 있다. 리세스 영역(105)이 게이트 전극과 소자 분리막(20) 사이의 반도체 기판(10)에 형성될 경우, 리세스 영역(105)은 소자 분리막(20)의 측벽을 노출시킬 수 있다. 구체적으로, 이방성 및 등방성 식각 공정에 의해 형성된 리세스 영역(105)의 저면은 (100)면을 가질 수 있으며, 제 1 및 제 2 측면들은 제 1 게이트 전극(121)과 인접할 수 있으며, (111) 면 (110) 면 및 (311) 면을 가질 수 있다. 또한, 제 1 게이트 전극(121)과 인접한 제 1 측면 및 제 2 측면은 180도 이하의 각도를 가질 수 있다. 즉, 리세스 영역(105)은 제 1 및 제 2 측면들에 의해 정의된 가장자리(edge)를 가질 수 있다. 다시 말해, 또한, 리세스 영역(105)은 제 1 및 제 2 스페이서들(130a, 130b) 하부에서 (111)면을 갖는 두 개의 측면들에 의해 뾰족한 쐐기 형상을 가질 수 있다.
도 21 및 도 25를 참조하면, 리세스 영역(105)에 SiGe 에피택셜층(150)을 성장시킨다(S150).
SiGe 에피택셜층(150)은 도 6을 참조하여 설명한 것처럼, 선택적 에피택셜 성장 공정을 수행하여 형성될 수 있다. 즉, 실리콘 소스 가스, 게르마늄 소스 가스 및 선택적 식각 가스를 동시에 공급하여 수행될 수 있다. 또한, SiGe 에피택셜층(150)을 성장시키는 동안 p형 불순물(예를 들어, 보론(B))이 도핑될 수 있다. 또한, 게르마늄 소스 가스의 유량은 SiGe 에피택셜층(150)을 형성하는 동안 달라질 수 있다. 즉, SiGe 에피택셜층(150)은 하부에서보다 상부에서 Ge의 농도가 클 수 있다. 또한, SiGe 에피택셜층(150)은 결정면 및 결정 방향에 따른 성장 속도 차이에 의해 스페이서 하부의 쐐기 형상의 리세스 영역(105)을 채울 수 있으며, 소자 분리막(20)과 인접한 부분에서는 경사면(150s)(faceted edge)을 형성할 수 있다.
또한, SiGe 에피택셜층(150)은 반도체 기판(10)의 표면 위로 융기(elevated)될 수 있다. 즉, SiGe 에피택셜층(150)은 반도체 기판(10)의 표면 위로 융기된 상부 영역을 가질 수 있다. 여기서, 상부 영역은 반도체 기판(10)의 표면과 평행한 상면(150t)과, 상면(150t)에 대해 경사면(150s)들에 의해 정의될 수 있다. 앞에서 상술한 것처럼, SiGe 에피택셜층(150)의 성장 속도가 결정면 및 결정 방향에 따라 다르기 때문에, SiGe 에피택셜층(150)은 상부 영역에 경사면(150s)을 가질 수 있다.
이 실시예에서, 제 1 게이트 전극들(121) 사이에 형성되는 SiGe 에피택셜층(150)은 제 1 및 제 2 스페이서들(130a, 130b)에 의해 성장이 제한될 수 있다. 즉, 제 1 게이트 전극들(121) 사이의 SiGe 에피택셜층(150)은 제 2 스페이서(130b)에 직접 접촉될 수 있다. 즉, 반도체 기판(10) 표면 위로 융기된 SiGe 에피택셜층의 경사면(150s)이 제 2 스페이서(130b)와 직접 접촉될 수 있다.
이어서, 선택적 에피택셜 성장 공정을 수행하여, SiGe 에피택셜층(150) 상에 Si 에피택셜층(160)을 형성한다(S160).
Si 에피택셜층(160)은 도 6을 참조하여 설명한 것처럼, 반도체 기판(10)의 표면에 평행한 상면(150t)과, 상면(150t)에 대해 경사면(150s)들을 갖는 SiGe 에피택셜층(150) 상에 형성될 수 있다. 이와 같은 Si 에피택셜층(160)은, 도 12 내지 도 17을 참조하여 설명한 것처럼, 실리콘 소스 가스를 공급하는 단계와 선택적 식각 가스를 공급하는 단계를 번갈아서 적어도 2회이상 반복 수행하여 형성될 수 있다.
도 21 및 도 26을 참조하면, 제 1 및 제 2 영역들(100, 200)에 실리사이드막들(171, 173, 271, 273)을 형성한다(S170).
구체적으로, 제 1 및 제 2 영역들(100, 200)에 실리사이드막들(171, 173, 271, 273)을 동시에 형성하기 위해, 제 2 영역(200)을 덮는 마스크를 제거하는 공정이 수행될 수 있다. 또한, 폴리실리콘으로 이루어진 제 1 및 제 2 게이트 전극들(121, 221) 상의 캡핑 패턴들(123, 121)을 제거하는 공정이 수행될 수 있다.
이어서, 제 1 및 제 2 영역들(100, 200) 전면에 금속막을 컨포말하게 형성하고, 열처리 공정을 수행한다. 이 때, 금속막으로는 니켈막이 이용될 수 있다. 그리고, 열처리 공정을 수행함에 따라, 금속막이 제 1 영역(100)의 Si 에피택셜층(160)들과, 제 1 및 제 2 게이트 전극들(121, 221), 그리고 제 2 영역(200)의 불순물 영역들(243)과 반응한다. 이에 따라, 제 1 영역(100)의 SiGe 에피택셜층(150)과 제 2 영역(200)의 불순물 영역들(243) 상에 실리사이드막들(171, 173, 271, 273)이 형성될 수 있으며, 제 1 및 제 2 게이트 전극들(121, 221) 상에 게이트 실리사이드막들(173, 273)이 형성될 수 있다. 또한, 열처리 공정 후에는 실리콘과 반응하지 않은 미반응 금속막을 제거하는 공정이 수행된다.
도 21 및 도 27을 참조하면, 실리사이드막들(171, 173, 271, 273)과 연결되는 콘택 플러그들(190, 290)이 형성될 수 있다.
구체적으로, 실리사이드막들(171, 173, 271, 273)을 형성한 후, 도 9를 참조하여 설명한 것처럼, 반도체 기판(10) 전면에 식각 정지막(180) 및 층간 절연막(185)이 순차적으로 형성될 수 있다. 한편, 다른 실시예에 따르면, 층간 절연막(185)을 형성하기 전에 NMOS 트랜지스터를 포함하는 반도체 기판(10) 상에 스트레스막이 형성될 수도 있으며, 스트레스막은 NMOS 트랜지스터의 채널 영역에 인장 스트레스를 인가할 수 있다.
식각 정지막(180) 및 층간 절연막(185)을 패터닝하여 실리사이드막(171, 173, 271, 273)을 노출시키는 콘택 홀들(186)이 형성될 수 있다. 여기서, 콘택 홀은 SiGe 에피택셜층의 상면(150t)에 형성된 실리사이드막(171)의 일부분을 노출시킬 수 있다. 이후, 콘택 홀 내에 도전 물질을 매립하여 콘택 플러그들(190, 290)을 형성한다. 이 실시예에서, 콘택 플러그들(190, 290)이 게이트 실리사이드막(173, 273)과 실리사이드막들(171, 271) 각각에 연결되는 것을 도시하였으나, 콘택 플러그들(190, 290)의 연결은 선택적으로 달라질 수 있다.
또한, 다른 실시예에서, SiGe 에피택셜층(150) 상에 형성된 실리사이드막(171)을 노출시키는 콘택 홀을 형성할 때, 도 20에 도시된 것처럼, 콘택 홀은 SiGe 에피택셜층의 경사면(150s) 상부에 형성될 수 있다. 이와 같이 콘택 홀이 SiGe 에피택셜층의 경사면(150s) 상부에 형성될 때, SiGe 에피택셜층의 경사면(150s)이 실리사이드막(171)에 의해 덮여 있으므로, 콘택 홀 내에 채워지는 콘택 플러그가 SiGe 에피택셜층(150)과 직접 접촉하여 콘택 저항이 증가되는 것을 방지할 수 있다.
한편, 다른 실시예에 따르면, 도 17 내지 도 19를 참조하여 설명한 것처럼, 실리사이드 공정은 콘택 홀이 정의된 층간 절연막(185)을 형성한 후에 진행될 수도 있다. 즉, 이 실시예에서, 층간 절연막(185)에는 제 1 영역(100)의 Si 에피택셜층(160) 또는 제 2 영역(200)의 불순물 영역을 노출시키는 콘택 홀들(186)이 형성될 수 있다. 그리고 나서, 콘택 홀에 노출된 Si 에피택셜층(160)과 n형 고농도 불순물 영역(243)을 금속 물질과 반응시켜 실리사이드막들(171, 173, 271, 273)을 형성할 수 있다. 이러한 경우, 콘택 홀에 노출된 Si 에피택셜층(160)의 일부분만 금속막과 반응하여 실리사이드막이 국소적으로 형성될 수 있다. 즉, SiGe 에피택셜층의 상면(150t)과, n형 고농도 불순물 영역(143) 상에 국소적으로 실리사이드막(271, 273)이 형성되며, SiGe 에피택셜층의 경사면(150s) 상에는 Si 에피택셜층(164)이 잔류할 수 있다.
도 28은 본 발명의 제 5 실시예에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다. 도 29는 제 5 실시예에 따른 반도체 소자의 제조 방법에 의해 제조된 반도체 소자의 단면도이다. 도 28 및 도 29에서, 도 1 내지 도 10과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 28에 도시된 제 5 실시예에 따른 제조 방법은, NMOS 트랜지스터의 N형 소오스/드레인 영역에 SiC 에피택셜층을 형성하는 것을 제외하고, 제1 실시예와 동일하므로 SiC 에피택셜층을 형성하는 단계만을 설명한다.
상세하게, 도 28 및 도 29를 참조하면, 제 1 영역(100)에 SiGe 에피택셜층(150)을 형성하기 전에 제 2 영역(200)의 제 2 게이트 전극(221) 양측에 SiC 에피택셜층(250)이 형성될 수 있다(S65).
NMOS 트랜지스터가 형성되는 제 2 영역(200)의 반도체 기판(10)에 SiC 에피택셜층(250)이 형성되면, 탄소의 격자상수가 실리콘의 격자 상수보다 작기 때문에 실리콘 격자가 수축될 수 있다. 그리고, 제 2 게이트 전극(221) 양측에서 실리콘 격자의 수축은 제 2 게이트 전극(221) 하부의 채널 영역에 인장 스트레스를 발생시킬 수 있다. 이에 따라 제 2 게이트 전극(221) 하부에서 전자의 이동도가 향상될 수 있다.
이와 같이, 제 2 게이트 전극(221) 양측에 SiC 에피택셜층(250)을 형성하는 것은, 제 2 게이트 전극(221) 양측의 반도체 기판(10)에 트렌치를 형성하는 것과, 선택적 에피택셜 성장 공정을 수행하여 트렌치 내에 SiC 에피택셜층(250)을 성장시키는 것을 포함한다.
트렌치는 제 2 게이트 전극(221) 및 스페이서를 식각 마스크로 이용하여, 이방성 식각함으로써 형성될 수 있다.
SiC 에피택셜층(250)을 형성하기 위핸 선택적 에피택셜 성장 공정은 실리콘 소스 가스, 탄소 소스 가스 및 선택적 식각 가스를 동시에 공급하여 수행될 수 있다. 여기서, 실리콘 소스 가스로는 DCS(DiChloroSilane), TCS(TriChloroSilane), HCS(HexaChloroSilane), SiH4, Si2H6 또는 이들의 조합을 사용할 수 있고, 탄소 소스 가스는 SiH3CH3, CH4, C2H4 또는 이들의 조합을 사용할 수 있다. 또한, 선택적 식각 가스는 HCl, Cl2 또는 이들의 조합을 사용할 수 있다.
도 30은 본 발명의 제 6 실시예에 따른 반도체 소자의 제조 방법을 나타내는 순서도이다. 도 31 내지 도 34는 본 발명의 제 6 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 도 31 내지 도 34에서 도 1 내지 도 10과 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 31 내지 도 34에 도시된 제 6 실시예에 따른 제조 방법은, 소오스/드레인 전극들에 실리사이드막들(171, 271)을 형성한 후에 금속 게이트 전극(187, 287)을 형성하는 것을 제외하고, 제1 실시예와 동일하므로, 제 1 실시예와의 차이점에 대해서만 설명한다.
도 30 및 도 31을 참조하면, 제 1 및 제 2 영역들(100, 200) 전면에 금속막을 컨포말하게 형성하고, 열처리 공정을 수행한다. 이 때, 금속막은 Si 에피택셜층(160)과, n형 불순물 영역들과 반응할 수 있다. 그리고, 제 1 및 제 2 게이트 전극들(121, 221) 상부에는 제 1 및 제 2 캡핑 패턴들(123, 223)이 형성되어 있으므로 실리사이드막은 형성되지 않는다. 이에 따라, PMOS 트랜지스터 및 NMOS 트랜지스터의 소오스/드레인 영역들 상에 실리사이드막들이 형성될 수 있다.
이후, 도 9를 참조하여 설명한 것처럼, 식각 정지막(180) 및 층간 절연막(185)을 순차적으로 형성한다. 이 실시예에서, 제 1 및 제 2 게이트 전극들(121, 221)을 덮는 층간 절연막(185)을 증착한 후, 평탄화 공정을 수행하여 제 1 및 제 2 게이트 전극들(121, 221) 상의 제 1 및 제 2 캡핑 패턴들(123, 223)을 노출시킬 수 있다.
이어서, 도 32를 참조하면, 제 1 및 제 2 캡핑 패턴들(123, 223)과 제 1 및 제 2 게이트 전극들(121, 221)을 선택적으로 제거하여, 제 1 및 제 2 영역들(100, 200)의 제 1 및 제 2 게이트 절연막들(111, 211)을 노출시키는 개구부들(186)을 형성한다. 제 1 및 제 2 게이트 전극들(121, 221)은 제 1 스페이서(130a, 230a) 및 제 1 및 제 2 게이트 절연막들(123, 223)에 대한 식각 선택성을 갖는 식각액을 이용한 습식 식각 공정을 수행하여 제거될 수 있다.
다음으로, 도 33을 참조하면, 개구부(186) 내에 금속 게이트 전극들(187, 287)을 형성한다. 금속 게이트 전극(187, 287)을 형성하는 것은, 단차 도포성이 우수한 증착 방법을 이용하여 층간 절연막(185) 상에 개구부(186)를 채우는 금속막을 형성하고, 층간 절연막(185)이 노출될 때까지 금속막을 평탄화하는 것을 포함할 수 있다. 여기서, 금속 게이트 전극들(187, 287)은 알루미늄, 텅스텐 또는 몰리브덴등의 금속막과, 티타늄질화막, 탄탈늄질화막, 텅스텐질화막 및 티타늄알루미늄질화막등의 도전성 금속질화막 중에서 선택된 적어도 어느 하나로 형성될 수 있다. 또한, 금속막을 형성하기 전에 개구부의 내벽에 금속 물질의 확산을 방지하기 위한 금속 배리어막이 형성될 수 있다. 예를 들어, 금속 배리어막은 텅스텐질화막(WN), 탄탈늄질화막(TiN) 또는 티타늄질화막(TaN) 등의 도전성 금속 질화막으로 이루어질 수 있다.
이어서, 도 34에 도시된 바와 같이, 실리사이드막(171, 173, 271, 273)과 연결되는 콘택 플러그들(190, 290)이 형성될 수 있다.
한편, 실리사이드 공정은 콘택 홀들을 형성한 후에 진행될 수 있다. 이에 따라, 도 35에 도시된 것처럼, 콘택홀에 노출된 Si 에피택셜층(160)의 일부분만 금속막과 반응하여 실리사이드막(175, 275)이 형성될 수 있다. 즉, SiGe 에피택셜층의 상면(150t)과, n형 고농도 불순물 영역(143) 상에 국소적으로 실리사이드막(275)이 형성되며, SiGe 에피택셜층의 경사면(150s) 상에는 Si 에피택셜층(164)이 잔류할 수 있다.
본 발명의 실시예들에 따른 PMOS 트랜지스터는 로직 회로에 이용될 수 있다. 예를 들어, PMOS 트랜지스터는 CMOS 인버터 또는 SRAM 장치를 구성할 수 있다.
도 36은 본 발명의 실시예들에 따른 CMOS 트랜지스터를 포함하는 인버터의 회로도이다.
상세하게, CMOS 인버터는 PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N3)로 구성된다. PMOS 및 NMOS 트랜지스터들은 구동전압(Vdd)과 접지전압(GND) 사이에 직렬 연결되며, PMOS 및 NMOS 트랜지스터의 게이트들에는 입력 신호가 공통으로 입력된다. 그리고, PMOS 및 NMOS 트랜지스터의 드레인들에서 출력 신호가 공통으로 출력된다. 또한, PMOS 트랜지스터의 소오스에는 구동전압이 인가되며, NMOS 트랜지스터의 소오스에는 접지전압이 인가된다. 이러한 CMOS 인버터는 입력 신호(IN)를 인버팅하여 출력 신호(OUT)로 출력한다. 다시 말해, 인버터의 입력 신호로 로직 레벨 '1'이 입력될 때, 출력신호로서 로직 레벨 '0'이 출력되며, 인버터의 입력 신호로 로직 레벨 '0'이 입력될 때, 출력신호로서 로직 레벨 '1'이 출력된다.
도 37은 본 발명의 실시예들에 따른 CMOS 트랜지스터를 포함하는 SRAM 장치의 회로도이다.
SRAM 소자에서 하나의 셀은 제 1 및 제 2 액세스 트랜지스터(Q1, Q2), 제 1 및 제 2 구동 트랜지스터(Q3, Q4) 및 제 1 및 제 2 부하 트랜지스터(Q5, Q6)로 구성된다. 이 때, 제 1 및 제 2 구동(풀-업) 트랜지스터(Q3, Q4)의 소스는 접지 라인(VSS)에 연결되며, 제 1 및 제 2 부하(드라이버) 트랜지스터(Q5, Q6)의 소스는 전원 라인(VDD)에 연결된다.
그리고, NMOS 트랜지스터로 이루어진 제 1 구동 트랜지스터(Q3)와 PMOS 트랜지스터로 이루어진 제 1 부하 트랜지스터(Q5)가 제 1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 구동 트랜지스터(Q4)와 PMOS 트랜지스터로 이루어진 제 2 부하 트랜지스터(Q6)가 제 2 인버터(inverter)를 구성한다.
제 1 및 제 2 인버터의 출력단은 제 1 액세스 트랜지스터(Q1)과 제 2 액세스 트랜지스터(Q2)의 소스와 연결된다. 또한 제 1 및 제 2 인버터는 하나의 래치(latch) 회로를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다. 그리고, 제 1 및 제 2 액세스 트랜지스터(Q1, Q2)의 드레인은 각각 제 1 및 제 2 비트 라인(BL, /BL)이 연결된다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (30)

  1. 소자분리막에 의해 활성 영역이 정의된 반도체 기판을 제공하고,
    상기 활성 영역 상에 게이트 절연막을 개재하여 게이트 전극을 형성하고,
    상기 게이트 전극 양측의 상기 활성 영역 내에, 제 1 및 제 2 에피택셜 영역들을 형성하되, 상기 제 1 및 제 2 에피택셜 영역들 각각은 상기 활성 영역의 상부면에 대해 평행한 상면과 상기 상면으로부터 아래로 경사진 경사면을 갖고,
    상기 반도체 기판이 배치된 공정 챔버로 실리콘 소스 가스 및 식각 가스를 번갈아 공급하는 선택 에피택셜 성장 공정을 반복적으로 수행함으로써, 상기 제 1 및 제 2 에피택셜 영역들의 상기 상면들 및 경사면들을 덮는 실리콘층을 형성하고,
    상기 실리콘층과 금속 물질을 반응시켜 실리사이드층을 형성하되, 상기 실리콘층의 일 부분은 잔류하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 실리사이드층은 상기 제 1 및 제 2 에피택셜 영역들의 상기 상면들 상에 형성되고,
    상기 실리콘층의 상기 일 부분은 상기 제 1 및 제 2 에피택셜 영역들의 상기 경사면들 상에 잔류하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 실리콘층을 형성하는 것은,
    상기 실리콘 소스 가스 공급 단계, 제 1 퍼지 단계, 상기 식각 가스 공급 단계, 및 제 2 퍼지 단계를 순서대로 그리고 반복적으로 수행하여, 상기 제 1 및 제 2 에피택셜 영역들의 상기 상면 및 상기 경사면 상에 선택적으로 성장시키는 것을 포함하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 실리콘층은 상기 제 1 및 제 2 에피택셜 영역들의 상기 상면을 덮는 수평 영역과 상기 제 1 및 제 2 에피택셜 영역들의 경사면을 덮는 측벽 영역을 포함하되, 상기 측벽 영역은 상기 수평 영역보다 얇은 반도체 소자의 제조 방법.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 실리콘층은 상기 제 1 및 제 2 에피택셜 영역들의 상기 상면을 덮는 수평 영역과 상기 제 1 및 제 2 에피택셜 영역들의 상기 경사면을 덮는 측벽 영역을 포함하되,
    상기 실리콘층의 상기 수평 영역의 상면은 상기 반도체 기판 표면의 결정면과 동일한 제 1 결정 면을 가지며, 상기 실리콘층의 상기 측벽 영역의 경사면은 상기 제 1 결정 면과 다른 제 2 결정 면을 갖는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 제 1 결정면은 (100)이고, 상기 제 2 결정면은 (111), (110) 및 (311) 중에서 적어도 어느 하나인 반도체 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 실리콘층은 상기제 1 및 제 2 에피택셜 영역들의 상기 상면을 덮는 수평 영역과 상기 제 1 및 제 2 에피택셜 영역들의 상기 경사면을 덮는 측벽 영역을 포함하되,
    상기 실리사이드층을 형성하기 전에, 상기 소자 분리막 상에 상기 실리콘층의 상기 측벽 영역을 덮는 절연 스페이서를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 에피택셜 영역들은 상기 반도체 기판의 표면 위로 융기된 상부 영역을 포함하되, 상기 상부 영역은 상기 상면 및 상기 경사면을 갖는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 실리사이드층은 실리콘 원소 및 금속 원소로 이루어지는 반도체 소자의 제조 방법.
  11. 제 1 항에 있어서,
    상기 실리사이드층은 NixSi1-x (0<X<1)의 조성을 갖는 반도체 소자의 제조 방법.
  12. 삭제
  13. 제 1 항에 있어서,
    상기 실리사이드층을 형성하는 것은,
    상기 실리콘층을 컨포말하게 덮는 니켈막을 형성하고,
    열처리 공정을 수행하여 상기 니켈막과 상기 실리콘층을 반응시키고,
    상기 실리콘층과 미반응된 상기 니켈막을 제거하여 니켈 실리사이드막을 형성하는 것을 포함하되,
    상기 제 1 및 제 2 에피택셜 영역들과 상기 니켈막 사이에 상기 실리콘층이 개재되어, 상기 니켈막이 상기 제 1 및 제 2 에피택셜 영역들로부터 이격되는 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서,
    상기 니켈 실리사이드막을 형성하는 것은 상기 실리사이드층과 상기 제 1 및 제 2 에피택셜 영역들 사이에 실리콘층의 일부분을 잔류시키는 것을 포함하는 반도체 소자의 제조 방법.
  15. 삭제
  16. 삭제
  17. 제 1 항에 있어서,
    상기 제 1 및 제 2 에피택셜 영역들을 형성하는 것은,
    상기 게이트 전극 양측의 상기 반도체 기판을 식각하여 리세스 영역들을 형성하고,
    상기 리세스 영역들 내에 실리콘 게르마늄 에피택셜층을 선택적으로 성장시키는 것을 포함하며, 상기 제 1 및 제 2 에피택셜 영역들은 상기 반도체 기판의 상부면으로부터 돌출되는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 리세스 영역은 상기 반도체 기판의 상면에 대해 서로 다른 각도를 갖는 제 1 및 제 2 경사면들에 의해 정의된 가장자리를 갖는 반도체 소자의 제조 방법.
  19. 제 17 항에 있어서,
    상기 제 1 및 제 2 에피택셜 영역들을 형성하는 것은,
    실리콘 소스 가스, 게르마늄 소스 가스 및 식각 가스를 동시에 공급하여 선택적 에피택셜 성장 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  20. 제 1 항에 있어서,
    상기 실리사이드층을 형성한 후에,
    상기 게이트 전극을 노출시키는 층간 절연막을 형성하고,
    상기 게이트 전극을 제거하여 게이트 절연막을 노출시키는 개구부를 형성하고,
    상기 개구부 내에 금속 게이트 전극을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  21. 삭제
  22. 소자 분리막에 의해 활성 영역이 정의된 반도체 기판;
    게이트 절연막을 개재하여 상기 활성 영역 상에 적층된 게이트 전극;
    상기 게이트 전극의 양측에서 상기 활성 영역 내에 각각 배치되는 제 1 및 제 2 에피택셜 영역들로서, 상기 제 1 및 제 2 에피택셜 영역들 각각은 상기 반도체 기판의 상면과 평행한 상면 및 상기 상면에 대해 경사진 경사면들을 갖는 것;
    상기 게이트 전극 및 상기 제 1 및 제 2 에피택셜 영역들을 덮으며, 콘택 홀들을 갖는 층간 절연막;
    상기 제 1 및 제 2 에피택셜 영역들과 상기 층간 절연막 사이에 개재되고, 상기 제 1 및 제 2 에피택셜 영역들의 상기 경사면들과 접촉하는 실리콘층; 및
    상기 콘택 홀들 내에 배치되며, 상기 제 1 및 제 2 에피택셜 영역들의 상기 상면들과 접촉하는 제 1 및 제 2 실리사이드층들을 포함하되,
    상기 제 1 및 제 2 에피택셜 영역들은 Si-X로 이루어지되, 여기서 X는 게르마늄 또는 탄소이고,
    상기 제 1 및 제 2 실리사이드층들은 Si-Y로 이루어지되, 여기서 Y는 금속인 반도체 소자.
  23. 삭제
  24. 삭제
  25. 삭제
  26. 제 22 항에 있어서,
    상기 소자 분리막 상에서 상기 실리콘층의 일측을 덮는 절연 스페이서를 더 포함하는 반도체 소자.
  27. 삭제
  28. 삭제
  29. 제 22 항에 있어서,
    상기 Y는 니켈이고, 상기 제 1 및 제 2 실리사이드층들은 NixSi1-x (0<X<1)의 조성을 갖는 반도체 소자.
  30. 제 22 항에 있어서,
    상기 X는 게르마늄이고, 상기 반도체 소자는 PMOS 트랜지스터인 반도체 소자.
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