JP5381382B2 - 半導体装置及びその製造方法 - Google Patents
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Description
SiCは、緩和状態においてシリコンよりも格子定数が小さい。従って、シリコン基板の(001)面に格子整合させてエピタキシャル成長したSiC膜は、成長方向にも格子が歪み、その結果、チャネル領域の側面の(110)面を基板面に垂直に、格子収縮させることができる。
他の観点によれば、半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板をエッチングすることにより、前記ゲート電極の両側に第1の凹部を形成する工程と、前記第1の凹部を形成する工程の後、前記ゲート電極側壁に第1サイドウォールスペーサを形成する工程と、前記ゲート電極及び前記第1サイドウォールスペーサをマスクとして、前記半導体基板をエッチングすることにより、前記第1の凹部の下に第2の凹部を形成する工程と、前記第2の凹部内に、第1炭素濃度で炭素を含み、第1リン濃度でリンを含む第1の炭化シリコン層を形成する工程と、前記第1の炭化シリコン層を形成した後、前記第1サイドウォールスペーサを除去する工程と、前記第1サイドウォールスペーサを除去する工程の後、前記第1の凹部内と前記第1の炭化シリコン層の上に、前記第1リン濃度より高い第2リン濃度でリンを含む第2の炭化シリコン層を形成する工程とを有することを特徴とする半導体装置の製造方法が提供される。
さらに別の観点によれば、半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に第1のドーズ量、第1の加速エネルギーで炭素をイオン注入する工程と、前記ゲート電極をマスクとして前記半導体基板に第2のドーズ量、第2の加速エネルギーでリンをイオン注入する工程と、前記ゲート電極の両側面にサイドウォールスペーサを形成する工程と、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、前記第1のドーズ量以上の第3のドーズ量であって、前記第1の加速エネルギーより大きい第3の加速エネルギーで炭素をイオン注入する工程と、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、前記第2のドーズ量以下の第4のドーズ量であって、前記第2の加速エネルギーより大きい第4の加速エネルギーでリンをイオン注入する工程とを有することを特徴とする半導体装置の製造方法が提供される。
このため、第2の炭化シリコン層に接合するチャネル領域に大きな引張歪みが加わり、第2の炭化シリコン層端のエネルギーバリアを抑制するとともに、抵抗増を抑制することができる。これにより、チャネル領域内の電子の移動度を高くするとともに、チャネル領域から第1の炭化シリコン層に電子を注入し易くなる。
さらに、炭素濃度が高い第2の炭化シリコン層によりチャネル領域に大きな歪みを加えることができる。
第2の炭化シリコン層は、第1の炭化シリコン層に比べて炭素濃度が低い。しかし、高濃度のリンが炭素による歪みの発生を補助するために、第2の炭化シリコン層によるチャネル領域での引っ張り歪みを高くすることができる。
以下に、図面を参照して本発明の好ましい実施形態を説明する。図面において、同様の
構成要素には同じ参照番号が付されている。
第1に、2つのソース/ドレイン領域に埋め込まれる2つのエピタキシャル膜の間隔をさらに狭める方法である。第2に、エピタキシャル膜が埋め込まれるリセスをより深くすることである。第3に、SiC膜内のC濃度を高くして歪みを大きくすることである。
一方、C濃度を高くすると歪みは大きくなるが、C濃度が高くなるにつれてSiC膜による寄生抵抗が増し、ソース領域とドレイン領域の間の抵抗も高くなる。
しかし、C濃度を高くしなければ、ソース領域端で歪みを大きくし、キャリア電子の有効質量を小さくすることができず、これによりキャリア注入速度を大きくすることができない。
(第1の実施の形態)
図1A〜図1Xは、本発明の第1実施形態に係る半導体装置の製造方法を示す断面図である。
半導体基板、例えばn型又はp型のシリコン基板1上面にドライ熱酸化法によりシリコン酸化膜2を例えば約10nmの厚さに形成する。酸化時には、酸素含有雰囲気の温度を例えば約900℃に設定する。なお、半導体基板は、SOI基板であってもよい。
まず、素子分離用溝1a内とシリコン窒化膜3上に、シリコン酸化膜をプラズマCVD
法により形成する。シリコン酸化膜は、素子分離用溝1a内を完全に埋める厚さに形成される。さらに、シリコン窒化膜3を研磨ストッパーとして使用し、シリコン酸化膜を化学機械研磨(CMP)法により研磨し、シリコン窒化膜3の上面上から除去する。これにより、素子分離用溝1aとその中に埋め込まれたシリコン酸化膜はシャロートレンチアイソレーション(STI)4となる。
なお、素子分離構造として、STI4の替わりに、LOCOS法によりシリコン基板1表面にシリコン酸化膜を形成してもよい。
まず、シリコン窒化膜3を例えば約150℃の熱リン酸により除去し、続いてシリコン窒化膜3の下のシリコン酸化膜2をフッ酸(HF)により除去する。STI4はフッ酸によりエッチングされて薄くなる。
その後に、ポリシリコン膜8に注入されたn型及びp型の不純物を高速熱アニール(RTA)により活性化する。
まず、ポリシリコン膜8の上に絶縁膜11としてシリコン窒化膜をCVD法により約30nmの厚さに形成する。
続いて、絶縁膜11の上にフォトレジストを塗布した後に、フォトレジストを露光、現像等することにより、ゲート電極形状及び配線形状のレジストパターン12を形成する。
リコン窒化膜14の形成温度を例えば500℃以上、600℃未満の範囲に設定する。
なお、第1、第2のリセス15、16を形成しない活性領域をレジストパターン17により覆う。
続いて、シリコン窒化膜19上にフォトレジストを塗布し、これを露光、現像等することにより、pウェル6の上方に開口部20aを有するレジストパターン20を形成する。
この場合のエッチングガスとして、例えばフッ素系ガスを含むガスを使用する。
なお、第3のリセス22を形成するためのエッチングガスとして、例えば、塩素を含むガスを使用する。
第1のリンドープト炭化シリコン層23のは、炭素を2.0at%(原子パーセント)以上、2.5at%以下の原子数比率、即ち濃度で含み、さらにリンを0at%より大きく、1.0at%以下の原子数比率で含む。例えば、yを0.02、zを0.005、即ち、炭素を2.0at%、リンを0.5at%とする。リン濃度を2at%は、単位体積当たり1×1021cm―3であり、その濃度の調整はP2H6の流量調整により行う。
これにより、シリコン窒化膜19、STI4及びサイドウォールスペーサ21上に形成された多結晶のリンドープト炭化シリコン層を導入ガスとの反応によりエッチングする。この場合、シリコン窒化膜19上の多結晶のリンドープト炭化シリコン層に対する第3のリセス22内の単結晶の第1のリンドープト炭化シリコン層23のエッチング選択比は1/20程度である。
従って、多結晶のリンドープト炭化シリコン層を約10.5nmの厚さに形成することにより、3回目のリンドープト炭化シリコン層のエッチング後に、第3のリセス22は約10nmの厚さの第1のリンドープト炭化シリコン層23により埋め込まれる。
これにより、図1Qに示すように、pウェル6の第2のリセス16が露出する。
まず、第2のリセス16から露出するpウェル6、第1のリンドープト炭化シリコン層23の上に、第2のリンドープト炭化シリコン層24を形成する。第2のリンドープト炭化シリコン層24は、第1のリンドープト炭化シリコン層23に比べてリンの含有量が多く、しかも炭素の含有量が少なくなっている。
単結晶のリンドープト炭化シリコン層のエッチングレートは多結晶のリンドープト炭化シリコン層のエッチングレートに比べて1/20程度である。従って、第1のリンドープト炭化シリコン層23の上に選択成長される第2のリンドープト炭化シリコン層24の厚さは、成長後のエッチングにより約5%薄くなるので、厚さ減少を見越して第2のリンドープト炭化シリコン層24を形成する。
その後、塩素系ガスを使用するドライエッチングにより、シリコン窒化膜19上の多結晶のリンドープト炭化シリコン層を除去する。
なお、第2、第3のリンドープト炭化シリコン層24、25は、サイドウォールスペーサ14sにより第2のゲート電極13bから分離されている。
以上により、ソース領域26s、ドレイン領域26d、ゲート絶縁膜7、第2のゲート電極13b、pウェル6を有するNMOSトランジスタTnが形成される。
続いて、レジストパターン28の開口部28aを通してゲルマニウムイオン(Ge+)をnウェル5内に注入することにより、第1のゲート電極13aの両側下方にゲルマニウ
ムシリコン領域30を形成する。Geのイオン注入条件として、加速エネルギーを20keV、ドーズ量を5×1014cm―2に設定する。
続いて、急速熱処理、例えばスパイクアニール若しくはミリセカンドアニールにより、p型エクステンション領域30aを活性化する。
続いて、フッ素系ガスを用いてRIE法によりシリコン酸化膜をエッチバックする。これにより、図1Uに示すように、nウェル5及びソース/ドレイン領域26a、26bを露出させるとともに、シリコン酸化膜を第1、第2のゲート電極13a、13bの側面上に絶縁性のサイドウォールスペーサ31a、31bとして残す。
以上により、ソース領域30s、ドレイン領域30d、ゲート絶縁膜7、第1のゲート電極13a、nウェル5を有するPMOSトランジスタTpが形成される。
まず、ゲート電極13a、13b、シリコン基板1等の上に金属膜、例えばニッケル合金膜をスパッタ法により約10nmの厚さに形成する。さらに、例えば約300℃の急速熱処理(RTP)により、第3のリンドープト炭化シリコン層25、ソース/ドレイン領域30s、30d、ゲート電極13a、13bのそれぞれのシリコンとニッケル合金膜を反応させてシリサイド層32a〜32fを形成する。
まず、PMOSトランジスタTp、NMOSトランジスタTn、シリコン基板1の上にエッチストップ膜33としてシリコン窒化膜を形成する。さらに、エッチストップ膜33
の上に、第1層間絶縁膜34としてCVD法によりシリコン酸化膜を形成する。
さらに、配線溝内にTaバリアメタル膜とCu膜を順に埋め込んだ後、第2層間絶縁膜37の上面上のTaバリアメタル膜とCu膜をCMPにより除去する。そして、配線溝内に残存したTaバリアメタル膜及びCu膜を配線38a〜38fとする。なお、配線38a〜38fとして、アルミニウム膜又はアルミニウム合金膜を有する積層構造をフォトリソグラフィ法によりパターニングしてもよい。
この後に、特に図示しないが、第2層間絶縁膜37の上にビア、絶縁膜、配線等が形成される、
従って、チャネル領域6cには横方向に引張応力が加わるので、チャネル領域6cを走行する電子の移動度が高くなる。
第1〜第3のリンドープト炭化シリコン層23、24、25内のリンと炭素の濃度分布は、厚さ方向で図2に示すプロファイルとなる。なお、膜の厚さ方向は、第2、第3のリセス16、22の深さ方向でもある。
ップよりも狭くなる。
しかも、チャネル領域6cより下の第1のリンドープト炭化シリコン層22は、炭素濃度が高いので、第2のゲート電極13bの下のチャネル領域6cに引張応力をかけて電子走行速度を高くすることができる。
ところで、第1のリンドープト炭化シリコン層23内の炭素濃度の原子数比率を2at%以上に設定しているのは次の理由による。
面内歪率εpara、面外歪率εverは、どちらもSiの格子定数に対するSiGeの格子定数の差の割合である。ただし、面内歪率εparaは、下面に平行な方向の歪率であり、また、面外歪率εverは、膜の成長方向の面の歪率である。εparaとεverはそれぞれ式(1)、(2)で示される。
なお、式(1)、(2)において、aSiGeはSiGeの面内格子定数、aSiGe⊥はSiGeの膜さ方向の格子定数、aSiはシリコンの格子定数である。
εver=(aSiGe⊥−aSi)/aSi (2)
一方、pウェル6のチャネル領域6cの両側のSi層にCをドープしない場合には、チャネル領域6cを挟むソース領域とドレイン領域の間の抵抗が約80Ω/sqとなる。これに対し、チャネル領域6cの両側に、Cを1.5at%の濃度で含むSiC層を形成すると、ソース領域とドレイン領域の間の抵抗が約120Ω/sq〜160Ω/sqとなる。
ここで、SiC膜のSi膜に対する面内歪率εparaと成長方向の歪み率εverはそれぞれ式(3)、(4)で示される。式(3)、(4)において、aSiCはSiCの面内格子定数、aSiC⊥はSiCの成膜方向の格子定数、aSiはシリコンの格子定数である。
εver=(aSiC⊥−aSi)/aSi (4)
例えば、Si母結晶において格子定数がSiより小さく、且つドナーとなる元素をSiC結晶に加える方法を採用する。
それらの元素のうちドナーであるPの共有結合半径は、Siの共有結合半径より小さい。Pの共有結合半径から換算した疑似ダイアモンド格子の格子定数を算出すると、Pの格子定数は0.493nmとなってSiの0.543nmよりも小さい。従って、Pは、格子定数の小さなCの歪効果をアシストすることができる。
図6によれば、例えば、C濃度=0.5at%、P濃度=1×1021atoms/cm3の条件におけるεverは、C濃度=1.0at%、P濃度=0atoms/cm3の条件におけるεverとほぼ等しくなる。また、C濃度=1.0at%、P濃度=1×1021atoms/cm3の条件におけるεverは、C濃度=1.5at%、P濃度=0atoms/cm3の条件におけるεverとほぼ等しくなる。さらに、C濃度=1.5at%、P濃度=1×1021atoms/cm3の条件におけるεverは、C濃度=2.0at%、P濃度=0atoms/cm3の条件におけるεverとほぼ等しくなる。
それらの式において、a||は面内格子定数、aSiCP⊥は膜成長方向の格子定数、abulk(x,y)はPとCの原子数比x、yで示される合金のバルク格子パラメータ、Cij(x,y)はその合金の弾性定数である。CSiij、Ccij、CPijはそれぞれSi、C、Pの弾性定数である。
また、炭化シリコン結晶とシリコン結晶の接合部分のエネルギーバンド構造について、図3に示したと同様に、炭化シリコンとシリコンの界面にバンドオフセットが発生し、そのバンドオフセットは炭素濃度が高くなるほど大きくなる。
これに対して、シリコン結晶に含まれるp型又はn型のドーパントが高濃度になると、エネルギーバンドギャップは伝導帯の縮退により縮小する効果、いわゆるバンドギャップナロー効果が発生する。
なお、pウェルのホウ素濃度によってはエネルギーバンドギャップが変わることがあるので、バンドオフセットによるエネルギーバリアを低くするためには、ホウ素濃度を考慮してソース/ドレイン領域のリン濃度を決める必要がある。
従って、炭化シリコン層に混入されるドーパント量を調整することにより、バンドオフセット量を低減してエネルギーバリアを低減できるとともに、ソース/ドレイン領域の抵抗を減らすことができる。
その条件で、ソース領域26sとドレイン領域26dの間のpウェル6において、表面から深さ5nmまでのチャネル領域6cに加わる引張応力による歪量について有限要素法(FEM)により予測したところ、図8の実線に示す結果が得られた。有限要素法では、格子定数の変化から換算した弾性定数を基本データとした。
そして、比較例についても、引張応力によるチャネ領域の歪量を有限要素法により予測
したところ、図8の波線に示す結果が得られた。
なお、図8においてεxxは面内歪みを示し、εyyは膜厚方向の歪みを示している。
チャネル領域6cの引っ張り歪みを大きくするためには、チャネル領域6cの両側に形成されてチャネル領域6cより下方の第1のリンドープト炭化シリコン層23炭化シリコンの炭素濃度を2%以上にすることが好ましい。
図10A〜図10Rは、本発明の第2実施形態に係る半導体装置の製造方法を示す断面図である。
まず、第1実施形態と同様に、シリコン基板1に、STI4で区画されるnウェル5及びpウェル6を形成する。続いて、第1実施形態に示した方法により、nウェル5とpウェル6のそれぞれの上に、ゲート絶縁膜7を介して第1、第2のゲート電極13a、13bを形成する。
第1、第2のゲート電極13a、13bの上には、第1実施形態と同様に、絶縁膜11としてシリコン窒化膜が形成されている。
電極13a、13bのそれぞれの側面に、絶縁性のサイドウォールスペーサ14sを形成する。サイドウォールスペーサ14sは、シリコン窒化膜から形成される。
続いて、図10Cに示すように、第1、第2のゲート電極13a、13b、絶縁膜11、サイドウォールスペーサ14s、STI4及びシリコン基板1の上に、シリコン酸化膜43をCVD法により約5nmの厚さに形成する。さらに、シリコン酸化膜43の上にシリコン窒化膜44をプラズマCVD法により約20nmの厚さに形成する。
その後に、シリコン窒化膜44上にフォトレジストを塗布し、これを露光、現像等することにより、pウェル6の上方でシリコン窒化膜44を露出する開口部45aを有するレジストパターン45を形成する。
その後に、レジストパターン45及びサイドウォールスペーサ44sをマスクに使用し、nウェル5上で露出しているシリコン酸化膜43をフッ酸により除去する。さらに、レジストパターン45を除去する。
さらに、図10Fに示すように、第1のリセス46から露出しているnウェル5上にSiGe膜47をCVD法により選択的にエピタキシャル成長する。SiGe膜47を形成するために、例えばSiH4、GeH4、H2、B2H6、HClを含む反応ガスを使用する。SiGe膜47において、例えば、Siの原子数比率は80%、Geの原子数比率は20%であり、Si0.8Ge0.2で示される。
なお、SiGe膜47を例えば3ステップで形成し、各ステップの後に塩素系ガスを用いて、絶縁膜11、第2のサイドウォールスペーサ41及びシリコン窒化膜44の上の多結晶のSiGe膜を選択的にエッチングしてもよい。
次に、図10Gに示すように、pウェル5を覆うとともにシリコン窒化膜44を露出する形状を有するレジストパターン48をシリコン基板1の上に形成する。続いて、レジストパターン48をマスクにして、シリコン窒化膜44を熱リン酸により選択的に除去し、さらにフッ酸によりシリコン酸化膜43を除去する。続いて、図10Hに示すように、レジストパターン48を除去する。
その後に、第3のリセス22の表面をスムーズにするため、有機アルカリ・酸によりpウェル6をウェットエッチングしてもよい。
第2のリンドープト炭化シリコン層24は、Cを0at%より大きく、1.5at%以下の濃度で含み、Pを0at%より大きく、2t%以下の濃度で含む。
第3のリンドープト炭化シリコン層25の組成は、例えば第2のリンドープト炭化シリコン層24の組成と同じにする。
ト炭化シリコン層24、25に含まれるリン濃度は、第1のリンドープト炭化シリコン層23に含まれるリン濃度よりも高い。
まず、第1、第2のゲート電極13a、13bの上の絶縁膜11を選択的にエッチングすることにより、第1、第2のゲート電極13a、13bの上面を露出させる。
続いて、第1、第2のゲート電極13a、13b、SiGe膜47、第3のリンドープト炭化シリコン層25等の上にニッケル膜を形成した後に、例えば220℃〜280℃の温度でシリコン基板1をアニールする。これにより、ニッケルとシリコンが反応し、第1、第2のゲート電極13a、13b、SiGe膜47、第3のリンドープト炭化シリコン層25の上部には、シリサイド膜56a〜56fが形成される。
この後に、第1実施形態と同様にしてエッチストップ絶縁膜、層間膜、導電性プラグ、配線等を形成する。
以上の工程により、nウェル5、ゲート絶縁膜7、第1のゲート電極13a、ソース領域47s、ドレイン領域47d等を有するPMOSトランジスタTpが形成される。また、pウェル6、ゲート絶縁膜7、ソース領域26s、ドレイン領域26d等を有するNMOSトランジスタTnが形成される。
ため、チャネル領域の両側の導電率が高くなり、さらに、Cによる圧縮応力がPにより補助されて高くなる。
これらにより、電子がチャネル領域6cからドレイン領域26dに注入し易くなる。
図11A〜図11Hは、本発明の第3実施形態に係る半導体装置の製造方法を示す断面図である。
まず、第1実施形態と同様に、シリコン基板1に、STI4で区画されるnウェル5及びpウェル6を形成する。続いて、第1実施形態に示した方法により、nウェル5とpウェル6のそれぞれの上に、ゲート絶縁膜7を介して第1、第2のゲート電極13a、13bを形成する。第1、第2のゲート電極13a、13bの上には、絶縁膜11としてシリコン酸化膜が形成されている。
続いて、シリコン基板1の上にフォトレジストを塗布し、これを露光、現像する。これにより、図11Bに示すように、pウェル6の上に開口部60aを有するレジストパターン60を形成する。
Geは、その後のシリコン基板1内への元素のイオン注入を容易にするために、イオン注入される。
これにより、第2のゲート電極13bの両側のpウェル6の表層に、炭素を第1濃度で含む、さらにリンを第2濃度、例えば1×1021/cm3又はそれ以下で含む第1のリンドープト炭化シリコン領域61を形成する。第1のリンドープト炭化シリコン領域61は、第2のゲート電極13bの下のチャネル領域6cに接合する。
その後に、レジストパターン62、サイドウォールスペーサ14s及び第1のゲート電極13aをマスクにして、nウェル5内にGeをイオン注入し、続いて、nウェル5内にフッ化ホウ素イオン(BF2+)を注入する。
ルする。アニールとして、例えばフラッシュランプ又はレーザを用いる。これにより、nウェル5及びpウェル6を再結晶化するとともに、リンドープト炭化シリコン領域61内でCとPを結晶格子位置に導く。同時に、nウェル5内に導入されたBを活性化する。
さらに、レジストパターン65及び第2のゲート電極13b、サイドウォールスペーサ14s、64をマスクにして、開口部65aを通してpウェル6内にGeをイオン注入する。続いて、開口部65aを通してpウェル6内にCをイオン注入し、その後にPをイオン注入する。
レジストパターン65を除去した後、さらに、シリコン基板1の上に新たにフォトレジストを塗布し、これを露光、現像することにより、図11Fに示すように、pウェル6の上を覆うとともにnウェル5の上に開口部68aを有するレジストパターン68を形成する。
部68aを通してnウェル5内にフッ化ホウ素イオン(BF2+)を注入する。
この場合、Geのイオン注入条件として、例えば加速エネルギーを20keV、ドーズ量を5×1014cm−2とする。また、BF2+の注入条件として、例えば加速エネルギーを1keV、ドーズ量を6×1015cm−2とする。
レジストパターン68を除去した後に、図11Gに示すように、ゲート電極13a、13bの上のシリコン酸化膜からなる絶縁膜11をフッ酸により除去する。
これにより、nウェル5、pウェル6を再結晶化するとともに、第2のリンドープト炭化シリコン領域66とその上の領域でCとPを結晶格子位置に導く。同時に、nウェル5内に導入されたBを活性化する。
これにより、図11Hに示すように、第1、第2のゲート電極13a、13b、ソース領域63s、67s及びドレイン領域63d、67dの上にシリサイド層69a〜69fが形成される。
以上により、nウェル5、ゲート絶縁膜7、第1のゲート電極13a、ソース領域63s、ドレイン領域63d等を有するPMOSトランジスタTpが形成される。また、pウェル6、ゲート絶縁膜7、第2のゲート電極13b、ソース領域67s、ドレイン領域67d等を有するNMOSトランジスタTnが形成される。
の端部の炭素濃度を1.5at%以下にすることにより、第1実施形態と同様に、バンドオフセットの効果を小さくしてエネルギーバリアを小さくすることができる。
第1のリンドープト炭化シリコン領域61のリン濃度は高くなっているので、その端部で抵抗が低くなる。これらにより、電子をチャネル領域6cからドレイン領域67dに注入し易くなる。
また、ソース領域67s、ドレイン領域67dのそれぞれの下層部の第2のドープト炭化シリコン流域66の炭素濃度を第1のドープト炭化シリコン膜61よりも高くすることによりチャネル領域6cの引張応力をさらに高くすることができる。
従って、リンドープト炭化シリコン層の緩和状態の混晶格子定数の値は、シリコン層よりも確実に小さくなる。これを簡易実験により、ラマン分光法により解析する。
なお、初期の単結晶シリコン層71をUVレーザ−ラマン分光により測定するとラマンシフトが520cm−1となる。
これに対し、第3の条件でイオン注入した後のシリコン層71のラマンシフトの値は517cm−1〜518cm−1になった。このことは、リンのイオン注入により、結晶格子の所定位置に炭素、リンが良好に入ったことを意味している。
これにより、リン及び炭素のシリコン層71への導入により、上記したチャネル領域6
cに歪みを加える効果があることがわかる。
従って、炭素濃度が増えるにつれてラマンシフトが小さくなってシリコン層に加える引っ張り歪みが小さくなる。また、シリコン層に2at%の炭素と1at%の濃度でリンを含有させることにより、ラマンシフトはリンを含有させない場合に比べて増加し、シリコン層に加える引っ張り応力はさらに増加する。
それらの実験結果により、炭素によりシリコン膜に発生させる歪みをリン添加により増加する効果がある。
(付記1)
半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記半導体基板のうち前記ゲート電極の下方に形成されるチャネル領域と、前記チャネル領域の両側方に形成され、第1炭素濃度で炭素を含み、第1リン濃度でリンを含む第1の炭化シリコン層と、前記第1の炭化シリコン層上で前記チャネル領域に接合して形成され、第1リン濃度より高い第2リン濃度でリンを含み、前記第1炭素濃度以下の第2炭素濃度で炭素を含む第2の炭化シリコン層とを有することを特徴とする半導体装置。
(付記2)
前記第1炭化シリコン層は、前記ゲート電極の両側の前記半導体基板に形成された第1の凹部内に形成され、前記第2炭化シリコン層は、前記ゲート電極の両側の前記半導体基板に前記第1の凹部よりも浅く形成された第2の凹部内に形成されることを特徴とする付記1に記載の半導体装置。
(付記3)
前記第1炭素濃度は2.0at%以上、前記第2炭素濃度は1.5at%以下であることを特徴とする付記1又は付記2に記載の半導体装置。
(付記4)
前記第1リン濃度は1.0at%以下、前記第2リン濃度は2.0at%以下であることを特徴とする付記1乃至付記3のいずれか1つに記載の半導体装置。
(付記5)
前記第2の炭化シリコン層の端部は、前記第1の炭化シリコン層よりも前記ゲート電極に近い位置に形成されていることを特徴とする付記1乃至付記4のいずれか1つに記載の半導体装置。
(付記6)
前記ゲート電極の側面には、前記ゲート電極と前記第2の炭化シリコン層を分離するサイドウォールスペーサが形成されていることを特徴とする付記1乃至付記5のいずれか1つに記載の半導体装置。
(付記7)
前記第1の炭化シリコン層は、前記第2の炭化シリコン層よりも厚いことを特徴とする付記1乃至付記6のいずれか1つに記載の半導体装置。
(付記8)
前記第2の炭化シリコン層上に形成され、第1リン濃度より高い第3リン濃度でリンを
含み、前記第1炭素濃度以下の第3炭素濃度で炭素を含む第3の炭化シリコン層を有することを特徴とする付記1乃至付記7のいずれか1つに記載の半導体装置。
(付記9)
半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板をエッチングすることにより、前記ゲート電極の両側に第1の凹部を形成する工程と、前記第1の凹部を形成する工程の後、前記ゲート電極側壁に第1サイドウォールスペーサを形成する工程と、前記ゲート電極及び前記第1サイドウォールスペーサをマスクとして、前記半導体基板をエッチングすることにより、前記第1の凹部の下に第2の凹部を形成する工程と、前記第2の凹部内に、第1炭素濃度で炭素を含み、第1リン濃度でリンを含む第1の炭化シリコン層を形成する工程と、前記第1の炭化シリコン層を形成した後、前記第1サイドウォールスペーサを除去する工程と、前記第1サイドウォールスペーサを除去する工程の後、前記第1の凹部内と前記第1の炭化シリコン層の上に、前記第1リン濃度より高い第2リン濃度でリンを含む第2の炭化シリコン層を形成する工程とを有することを特徴とする半導体装置の製造方法。
(付記10)
前記第1の凹部を形成する前に、前記ゲート電極の側面に第2のサイドウォールスペーサを形成する工程を有することを特徴とする付記9に記載の半導体装置の製造方法。
(付記11)
前記第2の炭化シリコン層を形成した後に、前記第2のサイドウォールスペーサの上に第3のサイドウォールスペーサを形成する工程を有することを特徴とする付記10に記載の半導体装置の製造方法。
(付記12)
前記第1炭素濃度は2.0at%以上、前記第2炭素濃度は1.5at%以下であることを特徴とする付記9乃至付記11のいずれか1つに記載の半導体装置の製造方法。
(付記13)
前記第2の炭化シリコン層は、前記第1炭素濃度よりも低い第2炭素濃度で炭素を含むことを特徴とする付記9乃至付記12に記載の半導体装置の製造方法。
(付記14)
前記第1リン濃度は1.0at%以下、前記第2リン濃度は2.0at%以下であることを特徴とする付記13に記載の半導体装置。
(付記15)
半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に第1のドーズ量、第1の加速エネルギーで炭素をイオン注入する工程と、前記ゲート電極をマスクとして前記半導体基板に第2のドーズ量、第2の加速エネルギーでリンをイオン注入する工程と、前記ゲート電極の両側面にサイドウォールスペーサを形成する工程と、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、前記第1のドーズ量以上の第3のドーズ量、第3の加速エネルギーで炭素をイオン注入する工程と、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、前記第2のドーズ量以下の第4のドーズ量、第4の加速エネルギーでリンをイオン注入する工程とを有することを特徴とする半導体装置の製造方法。
(付記16)
前記第3の加速エネルギーは前記第1の加速エネルギーより大きく、前記第4の加速エネルギーは前記第2の加速エネルギーより大きいことを特徴とする付記14に記載の半導体装置の製造方法。
(付記17)
前記第1のドーズ量、前記第3のドーズ量で前記炭素をイオン注入するそれぞれの前に、前記半導体基板にゲルマニウムをイオン注入する工程を有することを特徴とする付記15又は付記16に記載の半導体装置の製造方法。
(付記18)
前記ゲルマニウムは、前記炭素、前記リンのイオン注入時よりも大きな加速エネルギーでイオン注入されることを特徴とする付記17に記載の半導体装置の製造方法。
4 STI
5 nウェル
6 pウェル
7 ゲート絶縁膜
13a、13b ゲート電極
14 シリコン酸化膜
14s、21 サイドウォールスペーサ
16、22 リセス
18 シリコン酸化膜
19 シリコン窒化膜
23、24、25 リンドープト炭化シリコン層
26s、30s ソース領域
26d、30d ドレイン領域
31a、31b サイドウォールスペーサ
42 p型エクステンション領域
43 シリコン酸化膜
44 シリコン窒化膜
44s サイドウォールスペーサ
50 シリコン酸化膜
51 シリコン窒化膜
51s、54、55 サイドウォールスペーサ
61。66 リンドープト炭化シリコン領域
67s ソース流域
67d ドレイン領域
Claims (9)
- 半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板のうち前記ゲート電極の下方に形成されるチャネル領域と、
前記チャネル領域の両側方に形成され、第1炭素濃度で炭素を含み、第1リン濃度でリンを含む第1の炭化シリコン層と、
前記第1の炭化シリコン層上で前記チャネル領域に接合して形成され、前記第1リン濃度より高い第2リン濃度でリンを含み、前記第1炭素濃度以下の第2炭素濃度で炭素を含む第2の炭化シリコン層と
を有することを特徴とする半導体装置。 - 前記第1炭化シリコン層は、前記ゲート電極の両側の前記半導体基板に形成された第1の凹部内に形成され、
前記第2炭化シリコン層は、前記ゲート電極の両側の前記半導体基板に前記第1の凹部よりも浅く形成された第2の凹部内に形成される
ことを特徴とする請求項1に記載の半導体装置。 - 前記第1炭素濃度は2.0at%以上、前記第2炭素濃度は1.5at%以下であることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 前記第1リン濃度は1.0at%以下、前記第2リン濃度は2.0at%以下であることを特徴とする請求項1乃至請求項3のいずれか1項に記載の半導体装置。
- 半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板をエッチングすることにより、前記ゲート電極の両側に第1の凹部を形成する工程と、
前記第1の凹部を形成する工程の後、前記ゲート電極側壁に第1サイドウォールスペーサを形成する工程と、
前記ゲート電極及び前記第1サイドウォールスペーサをマスクとして、前記半導体基板をエッチングすることにより、前記第1の凹部の下に第2の凹部を形成する工程と、
前記第2の凹部内に、第1炭素濃度で炭素を含み、第1リン濃度でリンを含む第1の炭化シリコン層を形成する工程と、
前記第1の炭化シリコン層を形成した後、前記第1サイドウォールスペーサを除去する工程と、
前記第1サイドウォールスペーサを除去する工程の後、前記第1の凹部内と前記第1の炭化シリコン層の上に、前記第1リン濃度より高い第2リン濃度でリンを含む第2の炭化シリコン層を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第1の凹部を形成する前に、前記ゲート電極の側面に第2のサイドウォールスペーサを形成する工程を有することを特徴とする請求項5に記載の半導体装置の製造方法。
- 半導体基板にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に第1のドーズ量、第1の加速エネルギーで炭素をイオン注入する工程と、
前記ゲート電極をマスクとして前記半導体基板に第2のドーズ量、第2の加速エネルギーでリンをイオン注入する工程と、
前記ゲート電極の両側面にサイドウォールスペーサを形成する工程と、
前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、前記第1のドーズ量以上の第3のドーズ量であって、前記第1の加速エネルギーより大きい第3の加速エネルギーで炭素をイオン注入する工程と、
前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に、前記第2のドーズ量以下の第4のドーズ量であって、前記第2の加速エネルギーより大きい第4の加速エネルギーでリンをイオン注入する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記第1のドーズ量、前記第3のドーズ量で前記炭素をイオン注入するそれぞれの前に、前記半導体基板にゲルマニウムをイオン注入する工程を有することを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記ゲルマニウムは、前記炭素、前記リンのイオン注入時よりも大きな加速エネルギーでイオン注入されることを特徴とする請求項8に記載の半導体装置の製造方法。
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US10796924B2 (en) | 2016-02-18 | 2020-10-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof by forming thin uniform silicide on epitaxial source/drain structure |
US10276663B2 (en) * | 2016-07-18 | 2019-04-30 | United Microelectronics Corp. | Tunneling transistor and method of fabricating the same |
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Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
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US7312128B2 (en) * | 2004-12-01 | 2007-12-25 | Applied Materials, Inc. | Selective epitaxy process with alternating gas supply |
US7479431B2 (en) * | 2004-12-17 | 2009-01-20 | Intel Corporation | Strained NMOS transistor featuring deep carbon doped regions and raised donor doped source and drain |
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US8017487B2 (en) * | 2006-04-05 | 2011-09-13 | Globalfoundries Singapore Pte. Ltd. | Method to control source/drain stressor profiles for stress engineering |
JP4345774B2 (ja) * | 2006-04-26 | 2009-10-14 | ソニー株式会社 | 半導体装置の製造方法 |
US7741699B2 (en) * | 2006-06-09 | 2010-06-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having ultra-shallow and highly activated source/drain extensions |
US7554110B2 (en) * | 2006-09-15 | 2009-06-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS devices with partial stressor channel |
US7696000B2 (en) * | 2006-12-01 | 2010-04-13 | International Business Machines Corporation | Low defect Si:C layer with retrograde carbon profile |
US7538387B2 (en) * | 2006-12-29 | 2009-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stack SiGe for short channel improvement |
JP5141029B2 (ja) * | 2007-02-07 | 2013-02-13 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
JP2009064875A (ja) * | 2007-09-05 | 2009-03-26 | Toshiba Corp | 半導体装置 |
JP2009099702A (ja) * | 2007-10-16 | 2009-05-07 | Toshiba Corp | 半導体装置及びその製造方法 |
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WO2009093328A1 (ja) * | 2008-01-25 | 2009-07-30 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
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