JP5614184B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5614184B2
JP5614184B2 JP2010199226A JP2010199226A JP5614184B2 JP 5614184 B2 JP5614184 B2 JP 5614184B2 JP 2010199226 A JP2010199226 A JP 2010199226A JP 2010199226 A JP2010199226 A JP 2010199226A JP 5614184 B2 JP5614184 B2 JP 5614184B2
Authority
JP
Japan
Prior art keywords
region
recess
forming
manufacturing
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010199226A
Other languages
English (en)
Other versions
JP2012059783A (ja
Inventor
克明 大越
克明 大越
昌利 西川
昌利 西川
洋介 島宗
洋介 島宗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Semiconductor Ltd
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Priority to JP2010199226A priority Critical patent/JP5614184B2/ja
Priority to US13/190,696 priority patent/US8409958B2/en
Publication of JP2012059783A publication Critical patent/JP2012059783A/ja
Application granted granted Critical
Publication of JP5614184B2 publication Critical patent/JP5614184B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置の製造方法に関する。
半導体装置における素子の集積密度を向上させるために、種々の微細化技術が開発されている。現在、そのような微細化技術を用いることにより、例えば、９０ｎｍ以下のゲート長を有するトランジスタ素子が製造されている。
半導体装置における素子の集積密度を向上する目的として、駆動速度の高速化及び消費電力の低減が挙げられる。しかしながら、例えば９０ｎｍ以下のゲート長を有するトランジスタ素子では、微細化に伴うゲート長の減少に伴ってリーク電流が増大し、消費電力の低減が妨げられるという問題が生じている。逆に、リーク電流を所定の値以下に抑制しようとすると、トランジスタの電流駆動能力の向上が困難となる。このように、トランジスタの駆動能力の向上と消費電力の低減との間にはトレードオフの関係がある。そのため、トランジスタの性能向上を図るための新しいアプローチが模索されている。
そのような新しいアプローチの１つとして歪みシリコン技術がある。この技術は、チャネル領域に応力を加えてエネルギーバンド構造を変化させることで、キャリアの有効質量を低減し、キャリア移動度を高めるものであり、それにより電流駆動能力を向上させることができる。ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）では、チャネル領域に一軸性の応力を加えることによってキャリア移動度が向上することが知られている。Ｐ型チャネルトランジスタでは、ソース／ドレインからチャネルを圧縮する応力（圧縮応力）を加えて圧縮歪みを生じさせることにより、ホール（正孔）の移動度が向上する。Ｎ型チャネルトランジスタでは、ソース／ドレインからチャネルを伸張する応力（引っ張り応力）を加えて引っ張り歪みを生じさせることにより、電子の移動度が向上する。
チャネル領域に圧縮応力又は引張応力を印加するため、ソース／ドレイン領域に凹部（リセス）を形成し、該リセス内に、チャネル領域を含む半導体基板と異なる材料をエピタキシャル成長させる所謂エンベディッド（埋め込み）構造のトランジスタが提案されている。例えば、シリコン（Ｓｉ）のチャネル領域を有するＰ型チャネルトランジスタでは、ソース／ドレイン領域として典型的にシリコンゲルマニウム（ＳｉＧｅ）混晶が埋め込まれる。そして、ＳｉＧｅのエピタキシャル成長時にその場（ｉｎ−ｓｉｔｕ）ドーピングによってボロン（Ｂ）を添加することにより、ソース／ドレインの寄生抵抗を低減することができる。このソース／ドレインの低抵抗化は、応力による移動度向上と相俟って、トランジスタ性能を改善する。なお、Ｓｉチャネル領域を有するＮ型チャネルトランジスタでは典型的に、ＳｉＧｅに代えてカーボンドープトシリコン（ＳｉＣ）、Ｂに代えてリン（Ｐ）又はヒ素（Ａｓ）が用いられる。
図１は、このような埋め込み構造のトランジスタ１０を模式的に示している。トランジスタ１０は、半導体基板１１と、該基板上に形成されたゲート絶縁膜２１、ゲート電極２２及びサイドウォール２４とを有する。トランジスタ１０はまた、半導体基板１１内に形成されたリセスに埋め込まれたソース／ドレイン領域３１を有する。トランジスタ１０は更に、サイドウォール２４の下にソース／ドレイン領域３１に隣接して、一対のソース／ドレイン・エクステンション領域３３を有する。そして、チャネル領域１２が、一対のエクステンション領域３３間、すなわち、ゲート絶縁膜２２の下方に定められる。エクステンション領域３３は、ゲート電極のパターン形成後にイオン注入により形成され、その後、サイドウォール２４の形成を介して、ソース／ドレイン領域３１が、リセス形成及び選択エピタキシャル成長によって形成される。
Ｐ型チャネルトランジスタの場合、Ｂを高濃度ドープされたＳｉＧｅソース／ドレイン領域３１が、チャネル領域１２に圧縮応力を印加する低抵抗のストレッサとして機能する。しかしながら、短チャネル領域では短チャネル効果を防ぐため、ソースドレインエクステンション領域を基板方向に浅く濃く形成する必要があり、このような領域を従来イオン注入で形成することが一般的であった。一方でチャネルへソースドレインからより強い圧縮応力を与えることがもとめられてきた。
この要求にこたえる一手法として、エクステンション領域３３を短縮することにより、ＳｉＧｅ領域３１とチャネル領域１２とを接近させ、チャネル領域１２に加えられる応力を増大させることが考えられる。しかしながら、チャネル領域１２に対してＳｉＧｅ領域３１を接近させることは、不純物であるＢの分布で見るとソースドレイン接合がゲートに接近することに等しく、ＳｉＧｅ領域３１が含むＢによってソースドレインからの空乏層が互いに干渉しあい、ゲート電圧でトランジスタの動作を制御できなくなる短チャネル効果が起こる。故に、チャネル領域１２に対してＳｉＧｅ領域３１を接近させることには限界がある。また、ロールオフ特性を改善するためにＳｉＧｅ領域３１中のＢ濃度を低下させると、ソース／ドレインの寄生抵抗が増大し得るとともに、エピタキシャル成長速度が極端に低下するという製造上の問題が生じる。
エクステンション領域３３の存在による応力の低下及び寄生抵抗の増大の問題を回避する他の一手法として、従来の拡散層として形成されたエクステンション領域３３を、エピタキシャル層として形成された層で置き換えることが考えられる。図２は、そのようなエピタキシャル層を有するトランジスタ１００を例示している。トランジスタ１００は、エクステンション領域３３がエピタキシャル領域１３２で置き換えられていることを除いて、図１のトランジスタ１０と実質的に同じとし得る。トランジスタ１００は、従来のソース／ドレイン領域３１に相当する第１領域１３１と、チャネル領域１１２に隣接した、より浅いエピタキシャル領域１３２からなる第２領域と、を有する階段状のソース／ドレイン・エピタキシャル領域１３０を含んでいる。例えば、Ｐ型トランジスタでは、エピタキシャル領域１３０はＳｉＧｅで形成され得る。
トランジスタ１００においては、エピタキシャル領域１３０が、チャネル領域１１２に隣接する第２領域１３２を含めて、ストレッサとして機能することにより、チャネル領域１１２に効率的に応力を印加して正孔又は電子の移動度を高めることができる。また、エピタキシャル領域１３０を、浅い第２領域１３２を含めて、高濃度にドーピングすることにより、ソース／ドレインの寄生抵抗を低減することが可能である。さらに、従来のソース／ドレイン領域３１に相当する第１領域１３１とチャネル領域１１２との間に、ロールオフ特性の劣化を防止するのに十分な離隔距離を確保することができる。
図２に示した階段状のエピタキシャル領域１３０を有するトランジスタ１００を形成するためには、一般的に、リセス形成と該リセス内へのストレッサの埋め込み成長との組み合わせプロセスが二回必要と考えられる。例えば、先ず、ゲート電極１２２の形成後に第２領域１３２用のリセスを形成し、該リセス内にＳｉＧｅを選択成長させる。次いで、サイドウォール１２４を形成する。その後、第１領域１３１用のリセスを形成し、該リセス内にＳｉＧｅを選択成長させる。この方法は、図１に関連して説明したトランジスタ１０の製造方法と比較して、リセスプロセス及び選択エピプロセスをそれぞれ一回ずつ増加させるため複雑且つ冗長であり、トランジスタの製造コストを増大させてしまう。
特開２００９−１８２１０９号公報
N.Yasutake、外１２名、"Record-high performance 32 nm node ｐMOSFET with advanced Two-step recessed SiGe-S/D and stress liner technology"、2007 Symposium on VLSI Technology Digest of Technical Papers、2007年、p.48-49
チャネル領域に応力を印加するよう作用する階段状のソース／ドレイン・エピタキシャル領域を、簡易な製造プロセスで形成する技術が望まれる。
一観点によれば、半導体装置の製造方法は、半導体基板上にゲート電極を形成する工程と、ゲート電極をマスクとして半導体基板にドーパントを注入し、半導体基板内にドーパント注入領域を形成する工程とを含む。当該方法はまた、ゲート電極の側壁にサイドウォールを形成する工程と、ゲート電極及びサイドウォールをマスクとして半導体基板をエッチングして第１のリセスを形成する工程とを含む。当該方法は更に、サイドウォールの下方に位置する上記ドーパント注入領域を除去し、第２のリセスを形成する工程と、第１のリセス及び第２のリセス内に半導体材料を成長させてソース／ドレイン領域を形成する工程とを含む。
一回の選択エピプロセスで、ストレッサとして機能する階段状のソース／ドレイン・エピタキシャル領域を形成することができる。
従来技術に係る半導体装置を示す断面図である。 階段状エピタキシャル領域を有する半導体装置を示す断面図である。 一実施形態に従った半導体装置の製造方法を示すフローチャートである。 一実施形態に従った半導体装置の製造方法の一例を示す断面図である。 一実施形態に従った半導体装置の製造方法の一例を示す断面図である。 一実施形態に従った半導体装置の製造方法の一例を示す断面図である。 一実施形態に従った半導体装置の製造方法の一例を示す断面図である。
以下、添付図面を参照しながら実施形態について詳細に説明する。なお、図面において、種々の構成要素は必ずしも同一の尺度で描いていない。また、図面全体を通して、同一あるいは対応する構成要素には同一又は類似の参照符号を付する。
先ず、図３を参照して、一実施形態に従った半導体装置の製造方法の主な工程を説明する。この方法は、図２に示した階段状エピタキシャル・ソース／ドレイン領域１３０を有するトランジスタ１００を製造することができる。製造されるトランジスタは、例えばＰチャネルＭＯＳＦＥＴなどのＰ型電界効果トランジスタ、又は例えばＮチャネルＭＯＳＦＥＴなどのＮ型電界効果トランジスタを含む。以下では、Ｐ型電界効果トランジスタを“ＰＭＯＳ”、Ｎ型電界効果トランジスタを“ＮＭＯＳ”として説明する。
図３の工程Ｓ１にて、例えばＳｉウェハなどの半導体基板１１１上にゲート絶縁膜１２１及びゲート電極１２２を形成する。
工程Ｓ２にて、形成されたゲート電極１２２をマスクとして用いて、図２のエピタキシャル領域の第２領域１３２と同様の形状の浅いドーパント注入領域が得られるよう、半導体基板１１１の表面領域にドーパントを注入する。このドーパントは、例えばＳｉなどの半導体基板材料を所定の条件でエッチングするとき（後述の工程Ｓ５参照）に、半導体基板１１１自体に対するドーパント注入領域のエッチング選択比が増大されるように選択される。Ｓｉ基板に対して、このドーパントは例えばＡｓ又はＰとし得る。このように、ＰＭＯＳを製造する場合においても、ＰＭＯＳとして動作させるために本来必要なＢなどのＰ型ドーパントではなく、Ａｓ又はＰなどのＮ型ドーパントを注入してもよい。なお、このドーパント注入領域は後に除去され且つ置換されるため、以下では、このドーパント注入領域を犠牲領域とも称する。
工程Ｓ３にて、ゲート電極１２２の側壁にサイドウォール１２４を形成する。例えば、シリコン窒化膜などの絶縁膜を堆積し、該絶縁膜を異方性エッチングすることにより、サイドウォール１２４を形成することができる。
工程Ｓ４にて、ゲート電極１２２及びその側壁のサイドウォール１２４をマスクとして、半導体基板１１１の表面から、図２のエピタキシャル領域の第２領域１３２となる半導体基板領域に第１の凹部（リセス）を形成する。例えば、ＲＩＥ（リアクティブ・イオン・エッチング）法を用い得る。このリセスは、工程Ｓ２にて形成された犠牲領域より深く形成され、当該リセスの内壁の一部にて犠牲領域を露出させる。なお、このリセス形成に先立って、イオン注入によるソース／ドレイン領域を形成してもよい。例えば、ＰＭＯＳではＢ、ＮＭＯＳではＰをイオン注入し得る。
工程Ｓ５にて、犠牲領域を選択エッチングにより除去する。この工程は、注入ドーパントの存在によって、犠牲領域が半導体基板１１１自体より高いエッチングレートを有することで達成される。このエッチングは、例えば、犠牲領域がＡｓ又はＰを注入されたＳｉである場合、塩素（Ｃｌ２）ガスを用いたエッチングとし得る。犠牲領域の除去により、半導体基板１１１とサイドウォール１２４との間に、工程Ｓ４で形成された第１のリセスに連通する、より浅い第２のリセスが形成される。故に、図２の階段状のエピタキシャル領域１３０に相当する位置に、階段状のリセスが形成される。
そして、工程Ｓ６にて、階段状リセス内に、チャネル領域１１２へのストレッサとして機能するソース／ドレイン領域１３０をエピタキシャル成長する。それにより、第１領域１３１と、より浅い第２領域１３２とを有する階段状のソース／ドレイン・エピタキシャル領域１３０が形成される。エピタキシャル領域１３０の材料は、チャネル領域１１２へのストレッサとして作用し得るよう、半導体基板１１１と異なる材料を有し、例えば半導体基板１１１がＳｉを有する場合、ＰＭＯＳではＳｉＧｅ、ＮＭＯＳではＳｉＣなどとし得る。また、エピタキシャル成長中にドーパントを高濃度にｉｎ−ｓｉｔｕドーピングすることにより、ソース／ドレインとしても機能するエピタキシャル領域１３０を低抵抗化することができる。このドーパントは例えば、ＰＭＯＳではＢ、ＮＭＯＳではＰなどとし得る。
なお、工程Ｓ５及びＳ６は同一装置にて連続的に行うことが好ましい。故に、工程Ｓ５における例えばＣｌ２エッチングといったエッチングは、工程Ｓ６で使用するエピタキシャル成長装置にて行われることが好ましい。
以上の工程により、図２に示した階段状エピタキシャル領域１３０を有する埋め込み型トランジスタ構造１００が得られる。その後、層間絶縁膜、コンタクト及び配線層などの形成が続けられ、半導体装置が完成される。
この方法は、エクステンション領域として拡散層を有するトランジスタ（図１参照）を製造するための一般的な方法の工程群を利用して、図２に示した階段状のエピタキシャル領域を有するトランジスタを製造することができる。上述の工程Ｓ５にて、犠牲領域を除去するためのエッチング（例えば、Ｃｌ２エッチング）が必要とされるが、工程Ｓ５は、エピタキシャル成長前に露出Ｓｉ面を処理するために従来においても用いられ得る工程を利用することができる。よって、この方法は、チャネル領域に応力を印加するよう作用する階段状のソース／ドレイン・エピタキシャル領域を、製造プロセスを有意に複雑あるいは冗長とすることなく形成することができる。このことは、製造コストの上昇を抑制しながら、トランジスタ性能を向上させ得ることを意味する。
以下、非限定的な実施例を参照して、上述の製造方法を更に詳細に説明する。
図４−７を参照して、歪みシリコン技術を用いたＰＭＯＳと、歪みシリコン技術を用いないＮＭＯＳとを含む半導体装置の製造方法の一例を説明する。半導体装置は、一般的に、所望の回路を構成するように配置された多数のトランジスタを有し、これらのトランジスタは、シャロートレンチアイソレーション（ＳＴＩ）などの素子分離構造によって互いに電気的に分離され得る。しかしながら、図４−７においては、１つのＰＭＯＳの形成領域（図中、“ＰＭＯＳ”として示す）及び１つのＮＭＯＳの形成領域（図中、“ＮＭＯＳ”として示す）のみを抜き出して示している。
先ず、例えばＳｉウェハであるＳｉ基板２１１上にゲート絶縁膜２２１及びゲート電極２２２を形成する（図４（ａ））。例えば、Ｓｉウェハ２１１上にゲート絶縁膜及びゲート電極のための材料膜を堆積し、フォトリソグラフィを用いてゲート電極２２２及びゲート絶縁膜２２１のパターニングを行う。
次いで、必要に応じて、ゲート電極２２２の側壁に第１のサイドウォール２２３を形成する（図４（ｂ））。サイドウォール２２３は、例えば１０ｎｍ以下といった比較的薄い厚さを有する。一例として、ＣＶＤ−ＳｉＮ膜を８ｎｍ成膜した後、ドライエッチングによってエッチバックし、ゲート電極１２２の側壁にサイドウォール２２３を残存させる。
次いで、ＰＭＯＳ形成領域に、必要に応じてのポケット注入領域２１３と、図３の工程Ｓ２にて上述したドーパント注入領域（犠牲領域）２５１とを形成するためのイオン注入を行う（図４（ｃ））。これらのイオン注入にはマスクとしてゲート電極２２２（これは、サイドウォール２２３が形成されている場合には、それを含むものとして理解される）を用いることができる。ポケット注入は、例えば、アンチモン（Ｓｂ）を、飛程Ｒｐが１０ｎｍ〜５０ｎｍになるよう１０〜８０ｋｅＶのエネルギーで、１×１０１２（１Ｅ１２、以下同様に示す）〜５Ｅ１３ｃｍ−２のドーズ量だけ注入する。Ｓｂの代わりにＰ又はＡｓを用いてもよい。
犠牲領域２５１へのイオン注入は、例えば、Ａｓを０．４〜６ｋｅＶのエネルギーで１Ｅ１４〜１Ｅ１６ｃｍ−２注入する。Ａｓドーズ量をこのような範囲内で調整することにより、図３の工程Ｓ５にて説明した犠牲領域の除去のためのエッチングにおいて、好適な犠牲領域のエッチングレート及び／又はその他のＳｉ領域に対するエッチング選択比を得ることができる。また、エッチングレートなどを調整するためのＡｓなどのドーパントとともに、Ｂを注入することも可能である。
次いで、ＮＭＯＳ形成領域に、必要に応じてのポケット注入領域２１４と、エクステンション領域２１５とを形成するためのイオン注入を行う（図４（ｄ））。例えば、ポケットとしてインジウム（Ｉｎ）、エクステンションとしてＡｓ又はＰを注入する。
続いて、ＰＭＯＳ形成領域及びＮＭＯＳ形成領域の双方において、ゲート電極２２２の側壁にサイドウォール２２４を形成する（図５（ａ））。例えば、ＢＴ−ＢＡＳ（ビスターシャルブチルアミノシラン）を用いて３５ｎｍ程度の厚さのＣＶＤ−ＳｉＮを堆積した後、ドライエッチングを行ってサイドウォール２２４を残存させる。
次いで、必要に応じて、ＰＭＯＳ形成領域において、ゲート電極２２２及びその側壁のサイドウォール２２３、２２４をマスクとしてＢを注入し、ソース／ドレイン拡散層２１６を形成する（図５（ｂ））。ソース／ドレイン拡散層２１６はソース／ドレインの接合部におけるリーク電流の発生を抑制し得る。なお、図５（ｂ）−（ｄ）において、ソース／ドレイン拡散層２１６中の点線は、ソース／ドレイン拡散層の一部がポケット注入領域２１３中のＳｂなど、又は犠牲領域２５１中のＡｓなどを含有することを指し示している。
次いで、ＮＭＯＳ形成領域を覆う、例えばシリコン酸化膜などを有する保護マスク２５２を形成する（図５（ｃ））。保護マスク２５２は、後のＰＭＯＳ形成領域におけるリセスプロセス及びエピタキシャル成長プロセスなどがＮＭＯＳ形成領域に影響を及ぼすことを阻止する。例えば、Ｓｉ基板２１１の全面に７ｎｍ程度の厚さのＣＶＤ−ＳＩＯ膜と３０ｎｍ程度の厚さの高密度プラズマＳＩＯ膜とを積層形成した後に、レジストマスクを用いて、これらの膜をＰＭＯＳ形成領域上から除去しＮＭＯＳ形成領域上に残存させる。
次いで、ＰＭＯＳ形成領域において、ゲート電極２２２及びサイドウォール２２３、２２４をマスクとして、Ｓｉ基板２１１の表面からリセス２３１’を形成する（図５（ｄ））。ＮＭＯＳ形成領域は保護マスク２５２によって保護される。リセス２３１’は、Ａｓが注入されたドーパント注入領域（犠牲領域）２５１より深く形成され、それにより、リセス２３１’の内壁において、Ａｓ注入された領域が露出される。リセス２３１’はまた、図５（ｂ）の工程でソース／ドレイン拡散層２１６が形成されているとき、好ましくはソース／ドレイン拡散層内に包含されるように形成される。リセス２３１’の形成は、例えば、ＲＩＥによってＳｉ基板２１１を３０ｎｍ程度の深さまでエッチングすることにより行われる。
また、ＲＩＥの後にＴＭＡＨ（水酸化テトラメチルアンモニウム）によって１５ｎｍ程度の追加エッチングを行ってもよい。ＴＭＡＨによるエッチングは、Ｓｉの結晶面方位に応じたエッチングレート差が存在することにより、Σ型のリセス形状を得ることを可能にする。リセスをΣ型にしておくことにより、後に埋め込まれたストレッサがチャネル領域に一層効果的に応力を印加することを可能にし得る。
図５（ｄ）の工程に続いて、表面自然酸化膜をＨＦ処理（例えば０．０７％希釈）によって剥離し、活性なＳｉ表面を露出させた状態でウェハを速やかにＳｉＧｅ成膜装置に搬送する。
続いて、ＳｉＧｅ成膜装置において、エピタキシャル成長に先立ち、ドーパント注入領域（犠牲領域）２５１を選択的に除去する（図６（ａ））。それにより、犠牲領域２５１が形成されていた領域に、リセス（深いリセス）２３１’に連通した空隙（浅いリセス）２３２’が生じ、これらのリセスによって階段状のリセス２３０’が形成される。この目的のため、犠牲領域２５１に注入されたドーパントの種類に従って、Ｓｉに対して犠牲領域を選択エッチングするのに適したエッチング条件が選択される。例えば、Ａｓ注入された犠牲領域２５１は、Ｃｌ２を含むガス、例えばＣｌ２／Ｈ２ガスを供給することによって選択的にエッチングすることができる。この場合の好適なエッチング条件は、温度５００〜６００℃、Ｃｌ２分圧０．５〜１０Ｐａ、より好ましくは１Ｐａ程度、Ｈ２分圧２０〜６０Ｐａ、より好ましくは４０Ｐａ程度、エッチング時間１〜３０ｍｉｎとし得る。
次いで、好ましくは図６（ａ）の工程に連続して同一のＳｉＧｅ成膜装置内で、露出Ｓｉ表面に選択的に、ＢがドープされたＳｉＧｅをエピタキシャル成長させる（図６（ｂ））。それにより、図５（ｄ）の工程で形成された深いリセスと図６（ａ）の工程で形成された浅いリセスとがＢドープされたＳｉＧｅで埋め込まれ、第１領域２３１及び第２領域２３２を有する階段状のソース／ドレイン・エピタキシャル領域２３０が形成される。また、ゲート電極２２２上にもＳｉＧｅ膜２４１が形成されてもよい。
ＳｉＧｅの好適な成膜条件は、温度５００〜６００℃、Ｈ２分圧２０〜６０Ｐａ、ＳｉＨ４分圧１〜１０Ｐａ、ＧｅＨ４分圧０．０５〜０．２Ｐａ、Ｂ２Ｈ６分圧０．００１〜０．００６Ｐａ、ＨＣｌ分圧０．５〜５Ｐａである。ＳｉＧｅの成膜条件は、より好ましくは、温度５５０℃程度、Ｈ２分圧４０Ｐａ程度、ＳｉＨ４分圧２Ｐａ程度、ＧｅＨ４分圧０．１Ｐａ程度、Ｂ２Ｈ６分圧０．００３Ｐａ程度、ＨＣｌ分圧１Ｐａ程度とし得る。一例として、５５０℃、Ｈ２分圧３４Ｐａ、ＳｉＨ４分圧２Ｐａ、１０％ＧｅＨ４／Ｈ２分圧０．６Ｐａ、０．１％Ｂ２Ｈ６／Ｈ２分圧１．７７Ｐａ、ＨＣｌ分圧１．２５Ｐａの混合ガス雰囲気として９０分程度曝露する。このとき、Ｂが１Ｅ２０ｃｍ−３程度ドープされた、Ｇｅ含有量２０％程度のＳｉＧｅが、７０ｎｍ程度の厚さで露出Ｓｉ表面に選択成長する。
斯くして、例えばＡｓを注入された犠牲領域２５１が、ＢドープされたＳｉＧｅ領域２３２で置換される。この置換プロセスにおいては、ＳｉＧｅ成膜と同一の装置にて例えばＣｌ２ガス曝露によって浅いリセス２３２’を形成することができ、浅いリセス２３２’及び深いリセス２３１’を同時にＳｉＧｅで埋め込むことができる。故に、図１に示した従来の埋め込みトランジスタ構造の製造プロセスを利用し、該プロセスを有意に複雑にすることなく、チャネル領域へのストレッサとして機能する低寄生抵抗の階段状ソース／ドレイン領域２３０を形成し得る。また、浅いリセスを形作る空隙２３２’上にはゲート絶縁膜２２１又はサイドウォール２２３、２２４が存在するため、空隙２３２’の形状に従ってＳｉＧｅを埋め込むことができる。
続いて、必要に応じて、露出したＳｉＧｅ表面に選択的に、ＢがドープされたＳｉをエピタキシャル成長させる（図６（ｃ））。この工程により、ＳｉＧｅソース／ドレイン・エピタキシャル領域２３０及びゲート電極上のＳｉＧｅ層２４１の上に、ＢドープされたＳｉキャップ層２４２が形成される。Ｓｉキャップ層２４２は、後のシリサイデーション時の熱工程に対する耐性を改善するとともに、ＳｉＧｅ中のＧｅによる汚染を抑制あるいは阻止し得る。
Ｓｉキャップ層２４２の好適な成膜条件は、温度５００〜６００℃、Ｈ２分圧２０〜６０Ｐａ、ＳｉＨ４分圧１〜１０Ｐａ、Ｂ２Ｈ６分圧０．００１〜０．００６Ｐａ、ＨＣｌ分圧０．５〜５Ｐａである。Ｓｉキャップ層２４２の成膜条件は、より好ましくは、温度５５０℃程度、Ｈ２分圧４０Ｐａ程度、ＳｉＨ４分圧２Ｐａ程度、Ｂ２Ｈ６分圧０．００３Ｐａ程度、ＨＣｌ分圧１Ｐａ程度とし得る。一例として、５５０℃、Ｈ２分圧３４Ｐａ、ＳｉＨ４分圧２Ｐａ、０．１％Ｂ２Ｈ６／Ｈ２分圧１．７７Ｐａ、ＨＣｌ分圧１．２５Ｐａの混合ガス雰囲気として１４分程度曝露する。このとき、Ｂが１Ｅ２０ｃｍ−３程度ドープされたＳｉが、７ｎｍ程度の厚さで露出ＳｉＧｅ表面に選択成長する。
そして、ＮＭＯＳ形成領域上に形成されていた保護マスク２５２を、例えばＨＦで除去する（図６（ｄ））。
次いで、必要に応じて、ＮＭＯＳのソース／ドレイン注入オフセット用のサイドウォールスペーサ２２５を形成する（図７（ａ））。例えば、５３０℃程度の温度でＣＶＤ−ＳＩＯ膜を３０ｎｍ程度の厚さに堆積した後、エッチバックを行う。続いて、ＮＭＯＳ形成領域に例えばＰを注入して活性化アニールを行うことにより、ＮＭＯＳのソース／ドレイン領域２１７を形成する（図７（ｂ））。そして、サイドウォールスペーサ２２５の除去後、Ｓｉ及び／又はＳｉＧｅの露出表面のシリサイデーションを行い、ＰＭＯＳ及びＮＭＯＳの双方のソース／ドレイン領域及びゲート電極上にシリサイド層２４３を形成する（図７（ｃ））。シリサイド層２４３は、例えばＮｉＳｉ層とし得る。
その後、層間絶縁膜、コンタクト及び配線層などの形成が続けられ、ＳｉＧｅ埋め込み型ＰＭＯＳを含む半導体装置が完成される。
以上、実施形態について詳述したが、本発明は特定の実施形態に限定されるものではなく、特許請求の範囲に記載された要旨の範囲内において、種々の変形及び変更が可能である。
１００ 半導体装置
１１１、２１１ 半導体基板
１１２ チャネル領域
１２１、２２１ ゲート絶縁膜
１２２、２２２ ゲート電極
１２４、２２４ サイドウォール
１３０、２３０ 階段状ソース／ドレイン・エピタキシャル領域（ストレッサ）
１３１、２３１ エピタキシャル領域の第１領域
１３２、２３２ エピタキシャル領域の第２領域
２３０’ 階段状リセス
２３１’ 第１のリセス（深いリセス）
２３２’ 第２のリセス（浅いリセス）
２４２ Ｓｉキャップ層
２４３ シリサイド層
２５１ ドーパント注入領域（犠牲領域）
２５２ 保護マスク

Claims (7)

  1. 歪みシリコン技術を用いたＰ型トランジスタと、歪みシリコン技術を用いないＮ型トランジスタとを含む半導体装置の製造方法であって、
    半導体基板上にゲート電極を形成する工程と、
    前記ゲート電極をマスクとして前記半導体基板にドーパントを注入し、前記半導体基板内にドーパント注入領域を形成する工程であり、前記半導体基板のＰ型トランジスタ形成領域及びＮ型トランジスタ形成領域の双方に同じドーパントを注入することを含む工程と、
    前記ゲート電極の側壁にサイドウォールを形成する工程と、
    前記Ｐ型トランジスタ形成領域において、前記ゲート電極及び前記サイドウォールをマスクとして前記半導体基板をエッチングして第１のリセスを形成する工程と、
    前記Ｐ型トランジスタ形成領域において、前記サイドウォールの下方に位置する前記ドーパント注入領域を除去し、第２のリセスを形成する工程と、
    前記Ｐ型トランジスタ形成領域において、前記第１のリセス及び前記第２のリセス内に半導体材料を成長させてソース／ドレイン領域を形成する工程と、
    を有する半導体装置の製造方法。
  2. 前記第２のリセスを形成する工程及び前記ソース／ドレイン領域を形成する工程は、同一のエピタキシャル成長装置にて行われる、請求項１に記載の半導体装置の製造方法。
  3. 前記半導体基板はシリコン基板であり、前記ドーパントはヒ素又はリンである、請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第２のリセスを形成する工程は、塩素ガスを含むガスを用いて、前記ドーパント注入領域を前記半導体基板に対して選択的にエッチングすることを含む、請求項３に記載の半導体装置の製造方法。
  5. 前記ドーパント注入領域を形成する工程は、前記ドーパントとしてヒ素を、１×１０１４ｃｍ−２から１×１０１６ｃｍ−２の範囲内のドーズ量で注入する、請求項３又は４に記載の半導体装置の製造方法。
  6. 前記ソース／ドレイン領域はシリコンゲルマニウムを有する、請求項３乃至５の何れか一項に記載の半導体装置の製造方法。
  7. 前記ソース／ドレイン領域上にシリコン層を形成する工程、を更に有する請求項３乃至６の何れか一項に記載の半導体装置の製造方法。
JP2010199226A 2010-09-06 2010-09-06 半導体装置の製造方法 Expired - Fee Related JP5614184B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010199226A JP5614184B2 (ja) 2010-09-06 2010-09-06 半導体装置の製造方法
US13/190,696 US8409958B2 (en) 2010-09-06 2011-07-26 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010199226A JP5614184B2 (ja) 2010-09-06 2010-09-06 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2012059783A JP2012059783A (ja) 2012-03-22
JP5614184B2 true JP5614184B2 (ja) 2014-10-29

Family

ID=45771025

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010199226A Expired - Fee Related JP5614184B2 (ja) 2010-09-06 2010-09-06 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US8409958B2 (ja)
JP (1) JP5614184B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163724B2 (en) * 2012-03-01 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method of manufacturing same
US9018065B2 (en) * 2012-05-08 2015-04-28 Globalfoundries Inc. Horizontal epitaxy furnace for channel SiGe formation
US8703578B2 (en) * 2012-05-29 2014-04-22 Globalfoundries Singapore Pte. Ltd. Middle in-situ doped SiGe junctions for PMOS devices on 28 nm low power/high performance technologies using a silicon oxide encapsulation, early halo and extension implantations
TWI605592B (zh) 2012-11-22 2017-11-11 三星電子股份有限公司 在凹處包括一應力件的半導體裝置及其形成方法（二）
KR102059526B1 (ko) 2012-11-22 2019-12-26 삼성전자주식회사 내장 스트레서를 갖는 반도체 소자 형성 방법 및 관련된 소자
US9691898B2 (en) 2013-12-19 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium profile for channel strain
US9379214B2 (en) * 2014-02-14 2016-06-28 Semi Solutions Llc Reduced variation MOSFET using a drain-extension-last process
US11049939B2 (en) 2015-08-03 2021-06-29 Semiwise Limited Reduced local threshold voltage variation MOSFET using multiple layers of epi for improved device operation
US10304957B2 (en) 2016-09-13 2019-05-28 Qualcomm Incorporated FinFET with reduced series total resistance
US11373696B1 (en) 2021-02-19 2022-06-28 Nif/T, Llc FFT-dram

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003109969A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 半導体装置及びその製造方法
US6921913B2 (en) * 2003-03-04 2005-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Strained-channel transistor structure with lattice-mismatched zone
US7033437B2 (en) * 2003-06-26 2006-04-25 Rj Mears, Llc Method for making semiconductor device including band-engineered superlattice
JP4837902B2 (ja) * 2004-06-24 2011-12-14 富士通セミコンダクター株式会社 半導体装置
KR100882930B1 (ko) * 2004-12-17 2009-02-10 삼성전자주식회사 소오스 및 드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들
US7195985B2 (en) * 2005-01-04 2007-03-27 Intel Corporation CMOS transistor junction regions formed by a CVD etching and deposition sequence
JP4984665B2 (ja) * 2005-06-22 2012-07-25 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US7470943B2 (en) * 2005-08-22 2008-12-30 International Business Machines Corporation High performance MOSFET comprising a stressed gate metal silicide layer and method of fabricating the same
US8138053B2 (en) * 2007-01-09 2012-03-20 International Business Machines Corporation Method of forming source and drain of field-effect-transistor and structure thereof
US7732285B2 (en) * 2007-03-28 2010-06-08 Intel Corporation Semiconductor device having self-aligned epitaxial source and drain extensions
US7736957B2 (en) * 2007-05-31 2010-06-15 Freescale Semiconductor, Inc. Method of making a semiconductor device with embedded stressor
JP2009182109A (ja) * 2008-01-30 2009-08-13 Toshiba Corp 半導体装置
JP5278022B2 (ja) * 2009-02-17 2013-09-04 富士通セミコンダクター株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JP2012059783A (ja) 2012-03-22
US20120058610A1 (en) 2012-03-08
US8409958B2 (en) 2013-04-02

Similar Documents

Publication Publication Date Title
JP5614184B2 (ja) 半導体装置の製造方法
US7893503B2 (en) Semiconductor device comprising NMOS and PMOS transistors with embedded Si/Ge material for creating tensile and compressive strain
US8154084B2 (en) Performance enhancement in PMOS and NMOS transistors on the basis of silicon/carbon material
JP4847152B2 (ja) 半導体装置とその製造方法
TWI387009B (zh) 藉由偏斜式預非晶形化而減少受應變之電晶體中之晶體缺陷之技術
US8114727B2 (en) Disposable spacer integration with stress memorization technique and silicon-germanium
US8409947B2 (en) Method of manufacturing semiconductor device having stress creating layer
US8836036B2 (en) Method for fabricating semiconductor devices using stress engineering
US20110223736A1 (en) LDD Epitaxy for FinFETs
US8343827B2 (en) Semiconductor device and manufacturing method of the same
US8241973B2 (en) Method for increasing penetration depth of drain and source implantation species for a given gate height
KR20120030033A (ko) 점진적으로 만들어진 형태의 구성을 가지는 매립 스트레인 유도 물질을 갖는 트랜지스터
JP2006019727A (ja) 勾配付き組み込みシリコン−ゲルマニウムのソース−ドレイン及び／又は延長部をもつ、歪みｐ型ｍｏｓｆｅｔの構造及びこれを製造する方法
JP5772068B2 (ja) 半導体装置及びその製造方法
US8338274B2 (en) Transistor device comprising an embedded semiconductor alloy having an asymmetric configuration
US20080023692A1 (en) Transistor having a strained channel region including a performance enhancing material composition
US7754555B2 (en) Transistor having a channel with biaxial strain induced by silicon/germanium in the gate electrode
US20090315115A1 (en) Implantation for shallow trench isolation (STI) formation and for stress for transistor performance enhancement
US8987748B2 (en) Drain induced barrier lowering with anti-punch-through implant
US9331174B2 (en) Method for improving device performance using epitaxially grown silicon carbon (SiC) or silicon-germanium (SiGe)
US20110306170A1 (en) Novel Method to Improve Performance by Enhancing Poly Gate Doping Concentration in an Embedded SiGe PMOS Process
US20120231591A1 (en) Methods for fabricating cmos integrated circuits having metal silicide contacts
US8324039B2 (en) Reduced silicon thickness of N-channel transistors in SOI CMOS devices
KR101673920B1 (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140304

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140430

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140812

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140825

R150 Certificate of patent or registration of utility model

Ref document number: 5614184

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees