JP2009182109A - 半導体装置 - Google Patents

Abstract

【課題】ゲルマニウム層に浅いｎ型不純物拡散領域を形成可能とした半導体装置を提供する。
【解決手段】ゲルマニウムを主成分とするｐ型半導体と、前記ｐ型半導体の表面に選択的に設けられた一対のｎ型不純物拡散領域と、前記一対のｎ型不純物拡散領域により挟まれた前記ｐ型半導体の上に設けられたゲート絶縁層と、前記ゲート絶縁層の上に設けられたゲート電極と、を備え、前記ｎ型不純物拡散領域の少なくとも一部は、シリコン及び炭素から選択された少なくともいずれかの添加元素を含有していることを特徴とする半導体装置が提供される。
【選択図】図１

Description

本発明は、半導体装置に関し、より詳細には、ゲルマニウムを主成分としたチャネル領域を有する半導体装置に関する。

シリコン半導体装置の微細化に伴い駆動能力の向上が鈍化する傾向にある中、シリコンよりもキャリア移動度が優れたゲルマニウムをチャネル材料に使用すること（ゲルマニウムチャネル）が検討されている。
しかしながら、ゲルマニウムチャネルを用いたｎ型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属／酸化物／半導体型電界効果トランジスタ）については、ソース・ドレイン領域にリン（Ｐ）等のｎ型不純物を良好に拡散させることが困難であり、これが課題となっている。すなわち、良好な素子特性を実現させる観点からｎ型不純物を高濃度に浅く拡散させる必要があるが、ゲルマニウム層ではこれが困難であり、これを実現することが求められている。

ゲルマニウム層にｎ型不純物を拡散させる方法に関しては、次の従来技術がある。まず、ゲルマニウム層またはゲルマニウムを含有する半導体層を形成する。その後、ゲルマニウム層またはゲルマニウム含有半導体層を非晶質状態にして、ｎ型のドーパントを導入する。そして、ゲルマニウム層またはゲルマニウム含有半導体層を非晶質状態から結晶回復させることによって、ｎ型の不純物拡散領域を形成する。基板を非晶質とすることによって、ｎ型不純物拡散領域をゲルマニウム中に形成することが可能になる（特許文献１）。

しかし、半導体装置の微細化に伴い、ゲルマニウムチャネルに接するｎ型不純物拡散領域を極浅く形成することが求められているところ、特許文献１ではこれを実現させる手法については開示されていない。また、特許文献１では、ｎ型ドーパントとしてアンチモン（Ｓｂ）またはヒ素（Ａｓ）のみ挙げられており、最も一般的なｎ型ドーパントであるリン（Ｐ）については記載がない。
特開２００２−１１０５８６号公報

本発明は、かかる課題の認識に基づいてなされたものであり、ゲルマニウム層に浅いｎ型不純物拡散領域を形成可能とした半導体装置を提供する。

本発明の一態様によれば、ゲルマニウムを主成分とするｐ型半導体と、前記ｐ型半導体の表面に選択的に設けられた一対のｎ型不純物拡散領域と、前記一対のｎ型不純物拡散領域により挟まれた前記ｐ型半導体の上に設けられたゲート絶縁層と、前記ゲート絶縁層の上に設けられたゲート電極と、を備え、前記ｎ型不純物拡散領域の少なくとも一部は、シリコン及び炭素から選択された少なくともいずれかの添加元素を含有していることを特徴とする半導体装置が提供される。

また、本発明の他の一態様によれば、ゲルマニウムを主成分とするｐ型半導体と、前記ｐ型半導体の表面に選択的に設けられた一対のｎ型不純物拡散領域と、前記一対のｎ型不純物拡散領域により挟まれた前記ｐ型半導体の上に設けられた第１のゲート絶縁層と、前記第１のゲート絶縁層の上に設けられた第１のゲート電極と、ゲルマニウムを主成分とするｎ型半導体と、前記ｎ型半導体の表面に選択的に設けられた一対のｐ型不純物拡散領域と、前記一対のｐ型不純物拡散領域により挟まれた前記ｎ型半導体の上に設けられた第２のゲート絶縁層と、前記第２のゲート絶縁層の上に設けられた第２のゲート電極と、を備え、前記ｎ型不純物拡散領域の少なくとも一部は、シリコン及び炭素から選択された少なくともいずれかの添加元素を含有していることを特徴とする半導体装置が提供される。

本発明によれば、ゲルマニウム層に浅いｎ型不純物拡散領域を形成可能とした半導体装置が提供される。

以下、本発明の実施形態について図面を参照しつつ説明する。なお、各図面中、同様の構成要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の模式断面図である。すなわち、本実施形態の半導体装置は、図示しない基板などの上に形成されたゲルマニウムを主成分とするｐ型半導体１０と、ｐ型半導体１０の上に形成されたゲート絶縁層１２と、ゲート絶縁層１２の上に形成されたゲート電極１４と、ｐ型半導体１０のゲート絶縁層１２との境界領域をゲート長方向の両側から挟むようにｐ型半導体１０の表面に選択的に形成された一対のｎ型不純物拡散領域１８と、を備えている。この半導体装置は、ｎ型不純物拡散領域１８の全部または一部に、シリコン及び炭素から選ばれる少なくともいずれかの添加元素を含有している。ｎ型不純物拡散領域の表面には、コンタクト電極１６が接合されている。

ｐ型半導体１０は、ゲルマニウムを主成分とし、例えば、ゲルマニウムに、ｐ型のドーパントを添加した半導体からなる。ここで、「ゲルマニウムを主成分とするｐ型半導体」とは、ゲルマニウムの原子濃度が８５パーセント以上の半導体をいうものとする。これは、後に図１３に一例を表すように、ゲルマニウムの原子濃度が８５パーセントを下回ると、原子濃度が１００パーセントのゲルマニウムのエネルギーバンド構造とは質的に異なったエネルギーバンド構造に変化するため、ゲルマニウムの利点である高い移動度を期待できなくなるからである。
一方、ｎ型不純物拡散領域１８は、ｐ型半導体１０の表面付近にｎ型のドーパントを導入することにより形成されている。そして、ｎ型不純物拡散領域１８にシリコン及び炭素から選ばれる少なくともいずれかの添加元素を添加することにより、（１）リン等のｎ型不純物の拡散を抑制し、さらには捕獲する、ことが可能となる。このほか、（２）ｎ型不純物拡散領域１８／ｐ型半導体１０の界面でのバンド間トンネル（Band To Band Tunneling：ＢＴＢＴ）リークを低減することが可能となる。また、（３）ｎ型不純物拡散領域１８とコンタクト電極１６との界面にオーミック接触を確保することが可能となる。
以下、まず、（１）リン等のｎ型不純物の拡散を抑制しさらに捕獲する機能について説明する。

前述したように、ゲルマニウム層に、素子特性上好ましいｎ型不純物拡散領域１８からなるソース・ドレイン領域を形成することは、容易ではない。すなわち、ソース・ドレイン領域を極浅くしたり、ゲルマニウムチャネルに接するソース・ドレイン領域の抵抗を十分低くする、等の良好な素子特性を実現させる観点から、ｎ型不純物を極浅く高濃度に拡散させる必要があるが、ゲルマニウム層ではこれが困難となっている。
ゲルマニウム層に良好なｎ型不純物拡散領域１８を形成することを困難にしている理由のひとつに、ゲルマニウム層中でリンやヒ素などのｎ型不純物が特異な高速拡散現象を示すことが挙げられる。

図２は、シリコン中とゲルマニウム中の温度とリンの拡散係数との関係を表すグラフ図である（N. R. Zangenberg, et. al., "Boron and phosphorus diffusion in strained and relaxed Si and SiGe", JAP 94, p.3883, (2003)）。また図２には、シリコン中にゲルマニウムを原子濃度で２４％及び４０％添加したシリコンリッチシリコンゲルマニウム中の温度とリンの拡散係数との関係をも表した。
図２から、リンの拡散係数は、１００％ゲルマニウム中の方が１００％シリコン中またはシリコンリッチシリコンゲルマニウム中よりも同一温度で６桁以上高く、それぞれの素子作製温度（シリコンまたはシリコンリッチシリコンゲルマニウム：１０００℃程度、ゲルマニウム：５００〜８００℃）で２桁以上高いことがわかる。また、シリコンリッチシリコンゲルマニウムについては、ゲルマニウム添加によりリンの拡散係数は増加するものの、４０％ゲルマニウム添加においてその増加傾向は頭打ちになっており、シリコンリッチシリコンゲルマニウムのデータの外挿上に１００％ゲルマニウムのデータがない。これは、シリコンとゲルマニウムとの間で拡散のメカニズムが根本的に異なっていることを意味していると考えられる。

図３は、リンをイオン注入したゲルマニウム試料について、熱処理（アニール）の前後における深さとリン濃度との関係を表すグラフ図である。
図３から、６００℃、３０分間の熱処理を行った後では、リンの濃度は５００ｎｍ程度の深さまで概ね一定値であり、それより深いところで急激に濃度が減少している。このような箱形（box-shaped）濃度分布は、拡散定数を一定とする通常の拡散メカニズムでは説明できず、ゲルマニウム層中のｎ型不純物の拡散は特異な拡散メカニズムに支配されていることがわかる。
ゲルマニウム中のｎ型不純物の拡散メカニズムとしては、ＤＮＣＶ（Doubly Negatively Charged Vacancy）モデルが現在のところ最も確からしいと考えられている。このモデルでは、ｎ型不純物は負の二価に帯電した格子空孔に仲介されて拡散するとされている。

以下、図４〜９を用いて、本実施形態の原理及び概要について説明する。
本実施形態は、ゲルマニウムチャネル領域に接するｎ型不純物拡散領域１８内の不純物濃度分布を、ｎ型不純物活性化工程の前に導入したシリコン及び炭素から選ばれる少なくともいずれかの添加元素の濃度分布によって規定した半導体装置を実現するものである。すなわち、本発明者は、ゲルマニウム層に適量のシリコンを添加することにより、ｎ型不純物の一つであるリンの拡散が顕著に抑制されることを見出した。

本発明者は、シリコン添加の有無によってリンの拡散がいかに変わるかを、ＳＩＭＳ（Secondary Ion Mass Spectrometry：二次イオン質量分析法）測定によって調べた。試料は、ｐ型ゲルマニウム基板にシリコンをイオン注入法により３０ｋｅＶのエネルギー、５×１０^１６ｃｍ^−２の注入量で添加し、その後リンをイオン注入法により３０ｋｅＶのエネルギー、５×１０^１５ｃｍ^−２の注入量で注入したものを、６００℃または５００℃で３０分アニールしたものである。シリコンとリンの飛程（Projection Range：Ｒｐ）は揃えてあり、深さ２０ｎｍ〜３０ｎｍである。参照用として、シリコンを添加しない試料も作製した。

図４及び５は、シリコン添加ありのゲルマニウム試料とシリコン添加なしのゲルマニウム試料とについて、６００℃アニールの前後における深さとリン濃度との関係を表すグラフ図である。ここで、図５は、図４の深さ８０ｎｍ以下の領域を拡大したものである。
図６は、シリコン添加ありのゲルマニウム試料とシリコン添加なしのゲルマニウム試料とについて、５００℃アニールの前後における深さとリン濃度との関係を表すグラフ図である。
図７は、シリコン添加ありのゲルマニウム試料について、４００℃、５００℃、及び６００℃アニールの前後における深さとシリコン濃度との関係を表すグラフ図である。図７から、シリコンを原子濃度で１％以上含む領域は深さ１００ｎｍよりも浅い領域であり、シリコンの原子濃度は最大で１８．５％程度であることがわかる。

図４及び６から、シリコンを添加した場合、接合深さが顕著に浅くなっていることがわかる。図４においては、シリコンを添加しない場合の接合深さは約５００ｎｍであるのに対し、シリコンを添加した場合の接合深さは約３００ｎｍである。図６においては、接合深さはそれぞれ約１８０ｎｍ、約１５０ｎｍである。
図５から、アニール前のリンの濃度分布は、深さ２０ｎｍ〜３０ｎｍにピークを持っていることがわかる。シリコンを添加しない場合、アニール後のリンの表面付近の濃度ピークはアニール前の濃度ピークの１／１０程度にまで減少している。一方、シリコンを添加した場合は、表面付近の濃度ピークの減少は見られず、むしろ増加している。
一方、図７から、シリコンの濃度分布はアニール前後でほとんど変化していないことがわかる。
これら図４〜７の結果から、シリコン添加領域においてリンの拡散が著しく抑制されることと、さらにはシリコン添加領域はリンの捕獲能を発現したこと、がわかる。

なお、良好なキャリア移動度を確保する観点からは、ｎ型不純物拡散領域１８のうちｐ型半導体１０との境界領域以外の領域においては、シリコンは存在しないか、または境界領域より低濃度であってよい。

リンの拡散メカニズムを変えるための添加元素種としては、シリコンのほかに炭素が挙げられる。この理由を以下に述べる。
シリコン添加によってリンの拡散メカニズムが変わる理由の一つとして、シリコン添加領域において格子空孔の熱平衡濃度が減少することが考えられる。ＤＮＣＶモデルによれば、格子空孔の熱平衡濃度が減少すると拡散係数は減少する。すなわち、格子空孔の熱平衡濃度が減少すると、格子空孔が仲介することによって不純物が拡散するという拡散メカニズムが支配的でなくなり、ＤＮＣＶモデルが想定する前提が成り立たなくなる。

シリコン添加領域において格子空孔の熱平衡濃度が減少する理由は、シリコンの方がゲルマニウムより格子空孔の生成エネルギーが大きいことである。第一原理理論計算によると、格子空孔の生成エネルギーはゲルマニウム中よりもシリコン中の方が０．７７ｅＶ〜１．４３ｅＶ大きい（K.Sueoka, Materials Science in Semiconductor Processing 9, 494 (2006)、P. Ramanarayanana, JOURNAL OF APPLIED PHYSICS VOLUME 94, 174 (2003)、及びJ. Lento, R. M. Nieminen, APL 77, 232 (2000)）。格子空孔の生成エネルギーの大小の根源は、空孔を取り巻く母体結晶元素から伸びるダングリングボンドの生成エネルギーの大小にある（ダングリングボンドの生成エネルギーが大きいと格子空孔の生成エネルギーも大きくなる）ことを考慮すると、これは、ゲルマニウムのダングリングボンドよりもシリコンのダングリングボンドの方がエネルギー的に不安定（生成エネルギーが大きい）であることを意味している。ゲルマニウム中のシリコンの濃度が増えると、空孔を取り巻くシリコンのダングリングボンドの割合が増え、逆にゲルマニウムのダングリングボンドの割合が減ることになり、その結果格子空孔の生成エネルギーが増大する。

なお、リン注入の前にシリコンの代わりにゲルマニウムを注入する実験も行ったが、リンの深さ方向濃度分布については、ゲルマニウム注入を行ったものと行わなかったものとの間で変化が見られなかった。このため、シリコン添加による濃度分布変化の原因は、いわゆる注入ダメージやイオン注入による表面付近の空孔の増加ではないことが確認された。
ゲルマニウム炭素（ＧｅＣ）の凝集エネルギーは、ゲルマニウム（Ｇｅ）の凝集エネルギーと比べて高い（D. M. Bylander, Physical Review Letters 74, 3660 (1995)、A. Yamada, Jnp. J. Appl. Phys Part I 38, 2566 (1999)、及びW. Sekkal, New Journal of Physics 4, 9.1 (2002)）。これは、ゲルマニウムのダングリングボンドよりも炭素のダングリングボンドの方がエネルギー的に不安定であることを意味している。
したがって、ゲルマニウム中のリンの拡散に対して、シリコンの添加と炭素の添加は、同様の効果があると考えられる。これは、以下の実施形態の全てについて同様である。

シリコン及び炭素から選ばれる少なくともいずれかの添加元素によって拡散の態様が変化するｎ型ドーパント種としては、リンのほかにヒ素とアンチモンが挙げられる。
ゲルマニウム中のヒ素の拡散も、リンと同じようにＤＮＣＶモデルでよく説明できる。したがって、ゲルマニウム中のリン以外のｎ型不純物、具体的はヒ素とアンチモン、の拡散も、シリコン及び炭素から選ばれる添加元素種によって拡散の態様が変化すると考えられる。

次に、添加したシリコンの濃度について説明する。
ゲルマニウムチャネル半導体装置を作製するに際し、シリコン添加層のシリコンの原子濃度の下限は好ましくは２％、より好ましくは１５％、さらに好ましくは２０％であり、上限は好ましくは４５％、より好ましくは３０％である。

まず、シリコン原子濃度の下限について説明する。
図４及び６において、活性化アニール後に係るシリコン添加ありの場合となしの場合を比較して、シリコン添加ありの場合においてリンの濃度分布の態様が変わる位置（これを「変調点」とよぶ）を求めた。図４及び６中の矢印が変調点の位置を示している。変調点におけるシリコンの原子濃度は、２％であった。これから、変調点におけるシリコン濃度である２％よりも高いシリコン濃度であれば、望ましい拡散態様を示すということがいえる。すなわち、リンの拡散メカニズムを変えるのに必要なシリコン原子濃度の下限は、好ましくは２％であるということになる。

また、図５において、シリコン添加ありの場合で、アニール前後でのPの濃度分布を比較する。深さ１７ｎｍから３３ｎｍまでの領域では、アニール後にPの量が初期量より増加している。この領域では、シリコン添加領域が良好なPの捕獲能を発現しているといえる。深さ１７ｎｍの位置のシリコンの原子濃度を図７のデータから求めると、１５％となる。図５はアニール温度が６００℃の場合であるが、５００℃の場合も同じ結果で、１５％であった。リンの捕獲能をさらに高めるためには、シリコンの原子濃度は２０％以上であることが望ましい。
したがって、シリコン原子濃度の下限は、好ましくは２％、より好ましくは１５％、さらに好ましくは２０％であるといえる。

次に、シリコン原子濃度の上限について説明する。
シリコン添加量の増大とともに、リンの拡散抑制能は上昇すると考えられる。しかし、シリコンの融点（１４１５℃）がゲルマニウムの融点（９３７℃）よりも５００℃近く高温であるために、シリコン添加量を増大させると、リンの活性化に必要な温度も上昇する。ゲルマニウムチャネル半導体装置の場合、過剰なサーマルバジェットを受けると、ゲートスタック部の絶縁体／ゲルマニウム界面が劣化したり、ソース・ドレイン領域のｎ^＋／ｐ接合界面のリーク特性が悪化するため、プロセス温度には上限がある。プロセス温度の上限は、ゲートスタック部の材料系の選択、デバイス作製工程の順序、熱処理時間等に依存するが、例えば８５０℃、好ましくは６００℃である。一方、多結晶系の例で、シリコン原子濃度が４５％を超えた場合、５００〜６００℃の活性化温度では不十分となる。これらを考慮すると、ゲルマニウムデバイスの作製上好ましいシリコン添加量は、原子濃度で４５％以下と考えられる。さらに好ましくは、３０％以下である。

図８に基づいて、シリコン原子濃度がこの範囲内にある場合の一例について説明する。

図８（ａ）〜（ｃ）は、シリコン添加ありのゲルマニウム試料とシリコン添加なしのゲルマニウム試料とについて、異なる複数のアニール温度を採用した場合の、深さとキャリア濃度との関係を表すグラフ図である。シリコン原子濃度は、深さ０．１μｍよりも浅い領域で１％以上であり、最高で１８．５％程度である。試料の作製方法は、図４及び６に関して前述したものと同様である。アニール温度は、図８（ａ）が４００℃、図８（ｂ）が５００℃、図８（ｃ）が６００℃である。図８は、ＳＲＡ（Spreading Resistance Analysis）の測定結果である。ＳＩＭＳデータは元素の分布を表すのに対して、ＳＲＡデータはキャリアの分布を表す。このキャリア分布は、不純物元素のうち電気的に活性化したものの分布に対応する。

図８（ａ）から、アニール温度４００℃を採用した場合、シリコンを添加するとキャリア濃度は低下することがわかる。これから、アニール温度４００℃は、活性化を行うには不十分（低い）といえる。一方、図８（ｂ）から、アニール温度５００℃を採用した場合、シリコンを添加してもキャリア濃度はシリコンを添加しないときと比べて同等か僅かに低下することがわかる。また、図８（ｃ）から、アニール温度６００℃を採用した場合は、シリコンを添加することによってキャリア濃度はシリコンを添加しないときと比べて同等か僅かに上昇することがわかる。これらから、アニール温度５００℃以上であれば、キャリアの活性化を行うのに十分であることがわかる。すなわち、ゲルマニウムチャネル半導体装置を作製する上でのプロセス温度の上限よりも低いアニール温度で、キャリアの活性化が可能となる。

次に、ｎ型不純物の活性化温度について説明する。
シリコン及び炭素から選ばれるすくなくともいずれかの添加元素がｎ型不純物拡散領域１８に存在する場合の不純物の活性化温度の下限は好ましくは４５０℃、より好ましくは５００℃で、上限は好ましくは８５０℃、より好ましくは６００℃である。
活性化温度の下限については、図８の事例から導き出せる。図８の事例では、添加元素であるシリコンの原子濃度は最高で１８．５％程度であり、本実施形態における好ましい濃度範囲内にある。この場合、アニール温度４００℃ではキャリアを活性化するのに不十分である一方、アニール温度５００℃では添加元素がない場合とほぼ同等のキャリア濃度が実現されている。このため、好ましい活性化温度の下限は両者の間、すなわち４５０℃程度と考えられ、より好ましくは５００℃程度と考えられる。

一方、８５０℃の活性化温度を採用してもゲルマニウムチャネル半導体装置は動作していることが知られている。このため、活性化温度の上限は好ましくは８５０℃程度である。また、図８の（ｃ）において、アニール温度６００℃を採用した場合、添加元素を含有することによって高いキャリア濃度が得られている。このため、活性化温度の上限はより好ましくは６００℃程度である。

次に、高温短時間アニール（Rapid Thermal Annealing：ＲＴＡ）法を用いた場合について説明する。
ＲＴＡ法は、ゲートスタック部の耐熱性が高い場合、及びGate-Last法の場合に、特に有効である。Gate-Last法とは、耐熱性のあるダミーゲートスタックを先に作り、その後ソース・ドレイン部を形成し活性化アニールを行い、その後ダミーゲートを除去し、最後にゲートスタック部を埋めるというトランジスタの製造工程である。Gate-Last法の場合、ゲートスタック部に要求される耐熱性要件が緩和される。

図９（ａ）及び（ｂ）は、ＲＴＡ法を用いた場合における、シリコン添加ありのゲルマニウム試料とシリコン添加なしのゲルマニウム試料との、（ａ）深さとリンの濃度との関係（ＳＩＭＳによる）、及び（ｂ）深さとキャリア（電子）濃度との関係（ＳＲＡによる）、を表すグラフ図である。この事例では、シリコンとリンはイオン注入法により導入し、図４と全く同じ条件で試料を作製した。その後、ＲＴＡ法による活性化工程を施した。

図９（ａ）及び（ｂ）から、シリコン添加によってリンの深部への拡散を抑制できることがわかる。これから、ＲＴＡ法を用いた場合でも、本実施形態の手法を用いることによってリンの深部への拡散を抑制することができる。すなわち、本実施形態のシリコン添加技術はＲＴＡ法にも適応可能であるといえる。

以上説明したように、本実施形態によれば、ゲルマニウムチャネルを用いた半導体装置において、ｎ型不純物活性化工程の前にシリコン及び炭素から選ばれる少なくともいずれかの添加元素を導入することにより、ゲルマニウム中のチャネル領域に接するｎ型不純物拡散領域１８内の不純物濃度分布を自在に制御することが可能となる半導体装置が提供される。このようなｎ型不純物分布は、本実施形態の手法を用いなければ、すなわち添加元素がなければ、特殊な不純物導入工程を実施しない限り、いかなる拡散温度と拡散時間を選択しようとも実現は困難であると考えられる。また、所望の接合深さの近傍にシリコン及び炭素から選ばれる少なくともいずれかの添加元素を分布させ、活性化アニール中における基板深部へのｎ型不純物の拡散を抑制することにより、極浅く、かつ高濃度キャリア密度を有するｎ型不純物拡散領域１８を形成することができる。

さらに、本実施形態によれば、ｎ型不純物の拡散を抑え、極浅く、かつ高濃度キャリア密度を有するｎ型不純物拡散領域１８を形成することができるため、ゲルマニウムを主成分とするｐ型半導体バルク基板の一部をそのままｐ型半導体１０として用いることができる。このため、本実施形態の半導体装置は、いわゆる埋込み絶縁層を設けないバルク基板への適用性に優れている。

（第２の実施形態）
次に、本発明の第２の実施形態について、図１０〜１４を参照しつつ説明する。
図１０は、本発明の第２の実施形態に係る半導体装置の好ましい一例を表す模式断面図である。本実施形態の半導体装置は、基板２０と、基板の上部表面に形成されたゲルマニウムを含むｐ型半導体２２と、ｐ型半導体２２の上部表面に形成されたゲート絶縁層３０と、ゲート絶縁層３０の上部表面に形成されたゲート電極３２と、ｐ型半導体２２のゲート絶縁層３０との境界領域（チャネル領域）をゲート長方向の両側から挟むように形成され、ゲート絶縁層に近いところにある層厚の小さい一対のエクステンション領域２６とゲート絶縁層３０から遠いところにある層厚の大きい一対のディープ領域２４からなる一対のｎ型不純物拡散領域２８と、を備える。ゲート電極３２の側部には側壁層３４が形成され、さらに側壁層３４の側部には層間絶縁膜３６が形成されている。
図１０においては、エクステンション領域２６及びディープ領域２４並びにこれらの近傍におけるシリコン添加領域を、斜線で表した。すなわち、ｎ型不純物拡散領域２８の全部または一部にシリコン及び炭素から選ばれる少なくともいずれかの添加元素が導入され、さらにｐ型半導体２２のｎ型不純物拡散領域２８との境界領域の全部または一部にも添加元素が導入されている。

図１１（ａ）は、図１０のＣ−Ｃ’切断線及びその近傍における、チャネル方向（横方向）距離とシリコン添加量との関係を例示するグラフ図であり、図１１（ｂ）は、その部分におけるチャネル方向（横方向）距離とリン濃度との関係を例示するグラフ図であり、図１１（ｃ）は、これらグラフ図に対応するエクステンション領域２６とチャネル領域２２との境界を表す模式図である。
図１１に表したように、シリコンは、ｎ型不純物拡散領域２８／ｐ型半導体２２の接合領域のｎ型不純物拡散領域２８側に添加されており、ｐ型半導体２２には添加されていない。また、図１１に表したように、シリコンは、ｎ型不純物拡散領域２８の中央部、すなわちｐ型半導体２２との境界領域以外の領域においては存在しないか、またはこの境界領域より低濃度である。

図１２（ａ）〜（ｃ）は、図１０のＡ−Ａ’及びＢ−Ｂ’の切断線及びその近傍における、半導体表面からの距離とシリコン添加量との関係、及び半導体表面からの距離とリン濃度との関係、の例を表すグラフ図及び模式図である。
図１２（ａ）に表したように、シリコンは、ｎ型不純物拡散領域２８の全域と、ｎ型不純物拡散領域２８／ｐ型半導体２２の接合領域のｐ型半導体２２側と、に添加されている。これらの領域以外では、シリコンは存在しないか、または比較的低濃度とされている。また、図１２（ｂ）に表したように、シリコンは、ｎ型不純物拡散領域２８／ｐ型半導体２２の接合領域に添加されている。この領域以外では、シリコンは存在しないか、または比較的低濃度とされている。さらに、図１２（ｃ）に表したように、シリコンは、ｎ型不純物拡散領域２８／ｐ型半導体２２の接合領域と、ｎ型不純物拡散領域２８の上部表面、すなわちコンタクト電極（図示せず）との接触面の境界領域と、にも添加されている。これらの領域以外では、シリコンは存在しないか、または比較的低濃度とされている。

本実施形態では、シリコン添加の機能のうち、（１）リン等のｎ型不純物の拡散を抑制しさらに捕獲する機能、のほか、（２）ｎ型不純物拡散領域２８／ｐ型半導体２２の界面でのＢＴＢＴリークリークを低減する機能、（３）ｎ型不純物拡散領域２８とコンタクト電極との界面にオーミック接触を確保する機能、も利用する。すなわち、本実施形態は、第１の実施形態に関して前述した（１）の機能をより良好なものとし、さらに（２）及び（３）の機能をも発現するものである。

第１の実施形態との大きな違いは、シリコン及び炭素から選ばれる少なくともいずれかの添加元素が、ｎ型不純物拡散領域２８／ｐ型半導体２２の接合領域のｐ型半導体２２側の全部または一部にも含有されていることである。ゲルマニウムチャネル半導体装置の良好な特性を確保する観点からは、ｎ型不純物拡散領域２８／ｐ型半導体２２の接合領域のｐ型半導体２２側にもシリコン及び炭素から選ばれる添加元素が存在してよい。これも含めて、以下説明する。

まず、（１）リン等のｎ型不純物の拡散を抑制しさらに捕獲する機能について説明する。
第１の実施形態に関して前述したように、シリコンを添加すれば、リン等のｎ型不純物の拡散を抑制しさらに捕獲することが可能となる。このｎ型不純物の拡散抑制機能と捕獲機能をより良好なものとするためには、ｎ型不純物拡散領域２８／ｐ型半導体２２の接合領域のｐ型半導体２２側にも、シリコン及び炭素から選ばれる少なくともいずれかの添加元素を導入してよい。

活性化アニール後に、ｎ型不純物が添加元素を含有する領域（添加領域）を超えてｐ型半導体２２の深部にまで拡散してしまう場合、添加領域は一定のｎ型不純物拡散抑制機能を発現するが、その効果は限定的なものになる。図４の例では、シリコン添加の場合、ｎ^＋／ｐ接合深さが顕著に浅くなっている。すなわち、シリコン不添加の場合はｎ^＋／ｐ接合深さは約５００ｎｍであるのに対し、シリコン添加の場合は約３００ｎｍとなっている。このため、シリコンを添加した場合、ｎ型不純物の拡散抑制に関して、一定の効果は発揮されているといえる。これは、単純にシリコン添加領域にリンが留まっていることから、深部へのリンの流出総量が減ったためである。しかしながら、図４の例では、６００℃の試料において、シリコン添加領域よりも深部（１５０ｎｍより深部）では、リンは典型的なゲルマニウム中拡散態様である箱形濃度分布を示している。これから、シリコンを添加しても、シリコンのない領域では拡散メカニズムはシリコン不添加の場合と変わらないことがわかる。

したがって、ｎ型不純物拡散領域２８とｐ型半導体２２の境界の位置をよりよく制御するためには、所望する境界位置及びその近傍にシリコン及び炭素から選ばれる添加元素を分布させ、この分布範囲内でｎ型不純物の深部への拡散が停止するようにその分布を設計する、という手法をとることができる。すなわち、ｎ型不純物拡散領域２８／ｐ型半導体２２の接合領域のｐ型半導体２２側にもシリコン及び炭素から選ばれる少なくともいずれかの添加元素を導入してよい。

次に、（２）ｎ型不純物拡散領域２８／ｐ型半導体２２の界面でのＢＴＢＴリークを低減する機能について説明する。
ＢＴＢＴリーク（バンド間トンネルリーク）とは、ｎ型不純物拡散領域２８／ｐ型半導体２２の接合領域において、ｐ型半導体２２の価電子帯にある電子が、量子トンネル効果によりｎ型不純物拡散領域２８の伝導帯に移動することである。ＢＴＢＴリークは、ｎ型不純物拡散領域２８／ｐ型半導体２２接合の空乏層内のバンドギャップに敏感であり、空乏層内のバンドギャップが大きいと起こりにくく、小さいと起こりやすい。ゲルマニウムのバンドギャップは０．６６ｅＶであり、シリコンの１．１２ｅＶに比べて小さい。このため、ゲルマニウムデバイスでは、シリコンデバイスと比べてドレイン部のｎ型不純物拡散領域２８／ｐ型半導体２２接合界面におけるＢＴＢＴリークが起こりやすい。したがって、ＢＴＢＴリークを低減させる観点からは、空乏層が伸びる場所であるところの、ｎ型不純物拡散領域２８／ｐ型半導体２２の接合領域におけるキャリア低濃度側、すなわちｐ型半導体２２側のバンドギャップを大きくすることが効果的である。

図１３は、シリコン添加量とバンドギャップとの関係（右縦軸）、及びシリコン添加量とＢＴＢＴリークとの関係（左縦軸）を表すグラフ図である。図１３の左縦軸は、ｎ^＋／ｐ接合のキャリア低濃度側が１００％ゲルマニウムであってＢＴＢＴが典型的に顕著になる空乏層電界の条件、すなわち１ＭＶ／ｃｍの場合のＢＴＢＴリーク（Ｊ_ＢＴＢＴ（１００％ゲルマニウム））に対する、キャリア低濃度側にシリコンを添加していった場合のＢＴＢＴリーク（Ｊ_ＢＴＢＴ（シリコン_ｘゲルマニウム_１−ｘ））の比である。
図１３の右縦軸に係るグラフから、組成ｘの増加とともにバンドギャップは増加するが、１５％付近で変化の割合が不連続になっていることがわかる。この不連続点は、ここを境に１００％ゲルマニウムに近いバンド構造から１００％シリコンに近いバンド構造に移ることを示している。
また、図１３の左縦軸に係るグラフから、シリコン添加によって劇的にＢＴＢＴリークを減少させうることがわかる。ここで、バンドギャップの変化を反映して、特に１５％以上シリコンを添加することが有効である。１５％のシリコン添加により、ＢＴＢＴリークを４桁以上低減することができる。

また、ゲルマニウム炭素（ＧｅＣ）のバンドギャップは少なくとも１．７６ｅＶ以上であることから（A. Mahmooda, J. Mater. Res. 20, 1101 (2005)）、ゲルマニウムに炭素を添加することによってもバンドギャップは増大すると考えられる。このため、シリコン添加と同様に、炭素の添加によってもＢＴＢＴリークを低減することができると推察される。

したがって、ｎ型不純物拡散領域２８／ｐ型半導体２２接合領域でのＢＴＢＴリークを低減する観点からは、ｎ型不純物拡散領域２８／ｐ型半導体２２の接合領域のｐ型半導体２２側にシリコン及び炭素から選ばれる少なくともいずれかの添加元素を添加してよく、また、添加元素がシリコンの場合、その原子濃度は１５％以上であることが望ましい。

次に、添加元素を添加する深さについて説明する。
前述したように、ＢＴＢＴリークは空乏層のバンドギャップに敏感である。このため、ＢＴＢＴリーク低減の観点からは、空乏層を含む領域にシリコンや炭素などの添加元素を添加してよい。添加元素を添加する深さは、空乏層が存在する深さと同じか、それよりも深くしてもよい。

ｎ型不純物拡散領域２８／ｐ型半導体２２接合における低濃度側、すなわちｐ型半導体２２側に伸びる空乏層幅は、次の式（１）で与えられる。

ここで、εは半導体の誘電率、Ｎａは低濃度側の不純物濃度、ψ_ｂｉはＮａによって決まる内蔵電位、Ｖ_ａｐｐはドレイン印加電圧、ｑは素電荷である。したがって、ｎ型不純物拡散領域２８／ｐ型半導体２２接合位置よりもｗ_ｄ分だけ深い位置にまで、シリコン及び炭素から選ばれる少なくともいずれかの添加元素を適量分布させてよい。ｗ_ｄは、エクステンション領域２６周りにおいては数十ｎｍ以下であり、ディープ領域２４周りにおいては約１００ｎｍまたはそれ以下である。

これまで説明したように、添加元素は、ｎ型不純物拡散領域２８／ｐ型半導体２２の接合領域のｐ型半導体２２側にも導入してよい。このことは、一義的には、ｎ型不純物拡散領域２８／ｐ型半導体２２の接合領域のｐ型半導体２２側領域のうちチャネル領域についても当てはまる。エクステンション領域２６内のｎ型不純物は、ゲルマニウムチャネルとの境界において急峻に減少することがデバイス動作上望ましい。急峻性がよいほど、ショートシャネル効果が抑制され、ＯＦＦ時のリーク電流も低減されるからである。また、エクステンション領域２６がゲート電極３２の下部へ拡がることを抑制することが望ましい。エクステンション領域２６とゲート電極３２のオーバーラップが大きいと、オーバーラップ量に比例する寄生容量が存在することとになり、トランジスタの交流（ＡＣ）動作速度が低下するからである。これらを考慮すると、ｎ型不純物拡散領域２８／ｐ型半導体２２の接合領域のｐ型半導体２２内のチャネル領域にも添加元素を導入した方がよいとも思われる。

しかしながら、チャネル領域においては、良好なキャリア移動度を確保する観点からは、添加元素は存在しないかまたは比較的低濃度であることが望ましい。チャネルにおけるキャリア移動度は、ゲルマニウム１００％のチャネルよりもゲルマニウムにシリコンを添加したチャネルの方が低くなる。ゲルマニウムチャネルへのシリコン添加は、特にソース端でのキャリア移動度の低下を引き起こし、トランジスタの電流駆動力を低下させる。このため、Ｃ−Ｃ’切断線上における添加元素の濃度分布は、図１１に関して前述したようにしてもよい。

次に、（３）ｎ型不純物拡散領域２８とコンタクト電極との界面にオーミック接触を確保する機能について説明する。
ソース・ドレイン領域となるｎ型ゲルマニウム半導体とコンタクト電極との接触界面においては、ショットキー接触が形成されてしまい、オーミック接触を得ることが難しい。このため、十分に低い接触抵抗を有する接合を得ることが難しくなる。これは、ゲルマニウムの価電子帯近傍で強いフェルミレベルピニング（Fermi Level Pinning）現象が生じるため、いかなる仕事関数を有する金属を用いてもｎ型ゲルマニウム半導体に対してはショットキー障壁が形成されてしまう、ということに起因すると考えられる。このような現象は、ゲルマニウム固有の物性、すなわち金属との接触界面における化学結合の様態やゲルマニウムの電子構造によるものである。ここで、例えばシリコンを添加した場合、半導体の物性が変わり、これよってショットキー障壁形成を抑制しまたはその程度を低減することができる。同様の効果は、シリコンの代わりに炭素を導入した場合にも得られると考えられる。

なお、ｎ型不純物拡散領域２８の中央部、すなわちｐ型半導体２２及びコンタクト電極との境界領域以外の領域においては、シリコンは存在しないか、またはこれら境界領域より低濃度であってもよい。この理由の１つ目は、ｎ型不純物拡散領域２８の中央部において、シリコン添加による活性化率の低下の懸念を払拭することである。これにより、比較的低温のアニールによってキャリア（この場合、電子）の数を比較的多く確保することができる。理由の２つ目は、ｎ型不純物拡散領域２８における抵抗を低減させること、すなわちｎ型不純物拡散領域２８においてゲルマニウムの特徴である高い電子移動度がシリコンの添加によって低下することを防ぐことである。これにより、キャリア（電子）の速度を適切に確保することができる。

次に、このようなシリコン濃度分布を作る方法について説明する。
前述したようなリン及びシリコンの濃度分布は、まずシリコンのイオン注入またはシリコンの熱拡散によってシリコンの濃度分布を実現し、その後リンをイオン注入法によって導入し、さらにその後リンの活性化アニールを行うことによって実現できる。
また、このような分布は、まず注入エネルギーを２段階に変化させた２回のシリコンのイオン注入によってシリコンの濃度分布を実現し、その後リンをイオン注入法によって導入し、さらにその後リンの活性化アニールを行うことによっても実現できる。

また、このような分布は、まず所望のｎ型不純物拡散領域２８／ｐ型半導体２２接合の位置まで基板をドライエッチングにより掘り下げ、その後、シリコンゲルマニウムをエピタキシャル成長させるか、シリコンゲルマニウムのエピタキシャル成長とゲルマニウムのエピタキシャル成長とを順に行うか、またはシリコンゲルマニウムのエピタキシャル成長とゲルマニウムのエピタキシャル成長とシリコンゲルマニウムのエピタキシャル成長とを順に行うかした後、リンをイオン注入法によって導入し、さらにその後リンの活性化アニールを行うことによっても実現できる。
また、このような分布は、まず所望のｎ型不純物拡散領域２８／ｐ型半導体２２接合の位置まで基板をドライエッチングにより掘り下げ、その後、シリコンゲルマニウムのエピタキシャル成長とリンドープされたシリコンゲルマニウムもしくはゲルマニウムのエピタキシャル成長とを順に行うか、またはシリコンゲルマニウムのエピタキシャル成長とリンドープされたゲルマニウムのエピタキシャル成長とリンドープされたシリコンゲルマニウムのエピタキシャル成長とを順に行うかした後、リンの活性化アニールを行うことによっても実現できる。

ｎ型不純物の活性化温度については、第１の実施形態で述べた通りである。
以上の実施形態の説明においては、ｎ型不純物としてリンを挙げたが、前述のようにヒ素やアンチモンでもよい。また、添加元素としてシリコンを用いた箇所があるが、前述のように炭素でもよい。

図１２の（ａ）〜（ｃ）に表した各具体例の特徴を以下に説明する。
図１２（ａ）に表した具体例によれば、（１）リン等のｎ型不純物の拡散を抑制しさらに捕獲する、（２）ｎ型不純物拡散領域４８／ｐ型半導体４２の界面でのＢＴＢＴリークを低減する、及び（３）ｎ型不純物拡散領域４８とコンタクト電極との界面にオーミック接触を確保する、という効果が得られる。また、製造工程は簡便となる場合がある。

図１２（ｂ）に表した具体例によれば、（１）リン等のｎ型不純物の拡散を抑制しさらに捕獲する、及び（２）ｎ型不純物拡散領域４８／ｐ型半導体４２の界面でのＢＴＢＴリークを低減する、という効果が得られる。この具体例では、所望するｎ型不純物拡散領域４８／ｐ型半導体４２の接合界面の位置の近傍にシリコンを添加し、シリコン添加領域をリンの拡散のストッパ層としている。ストッパ層の存在によってリンの基板深部への流出が抑制される。また、ｎ型不純物拡散領域４８／ｐ型半導体４２の接合領域以外の領域ではシリコンは不存在または低濃度であるため、比較的低温のアニール温度でｎ型不純物を十分活性化することができる。

図１２（ｃ）に表した具体例によれば、（１）リン等のｎ型不純物の拡散を抑制しさらに捕獲する、（２）ｎ型不純物拡散領域４８／ｐ型半導体４２の界面でのＢＴＢＴリークを低減する、及び（３）ｎ型不純物拡散領域４８とコンタクト電極との界面にオーミック接触を確保する、という効果が得られる。この具体例においても、所望するｎ型不純物拡散領域４８／ｐ型半導体４２の接合界面の位置の近傍にシリコンを添加し、シリコン添加領域をリンの拡散のストッパ層としている。ストッパ層の存在によってリンの基板深部への流出が抑制される。また、ｎ型不純物拡散領域４８の中央領域ではシリコンは不存在または低濃度であるため、比較的低温のアニール温度でｎ型不純物を十分活性化することができる。

第１の実施形態及び第２の実施形態に関して前述した、（１）リン等のｎ型不純物の拡散を抑制しさらに捕獲する、（２）ｎ型不純物拡散領域１８、２８／ｐ型半導体１０、２２の界面でのＢＴＢＴリークを低減する、及び（３）ｎ型不純物拡散領域１８、２８とコンタクト電極１６との界面にオーミック接触を確保する、という機能を発現させるための各種方策は、それぞれ独立に実施することができる。このため、添加元素の添加領域及び濃度分布については、様々な組合せが考えられる。

例えば、図１２には表していないが、（３）ｎ型不純物拡散領域１８、２８とコンタクト電極１６との界面に良好なオーミック接触を確保する、のみに着目し、ｎ型不純物拡散領域１８、２８のうちコンタクト電極１６との境界領域にのみ添加元素を導入してもよい。あるいは、図１４に表した具体例でもよい。
図１４は、本発明の第２の実施形態に係る半導体装置の好ましい一例を表す模式断面図である。すなわち、本具体例は、Ｄ−Ｄ’切断線及びその近傍におけるシリコン及びリンの濃度分布が図１５のようになっていることを除き、図１０に表した具体例と同様である。
図１５（ａ）は、図１４のＤ−Ｄ’切断線及びその近傍における、半導体表面からの距離（縦方向距離）とシリコン添加量との関係を例示するグラフ図であり、（ｂ）は、その部分における半導体表面からの距離（縦方向距離）とリン濃度との関係を例示するグラフ図であり、（ｃ）は、これらグラフ図に対応するエクステンション領域４６とｐ型半導体４２との境界を表す模式図である。

製作工程上の制限により図１０に表した具体例を実施するのが困難な場合や製作工程を簡素化したい場合は、図１４の形態としてもよい。この場合、エクステンション領域４６の下部とｐ型半導体４２との間に発生するＢＴＢＴリークが比較的大きくなるが、エクステンション領域４６の下部の面積は比較的小さいので、その影響は小さい。

（第３の実施形態）
次に、本発明の第３の実施形態としてのＭＩＳ型トランジスタの製造方法について、図１６を用いて説明する。
図１６（ａ）〜（ｆ）は、本発明の第３の実施形態に係るＭＩＳ型トランジスタの製造方法を表す工程断面図である。すなわち、図１６（ａ）〜（ｆ）は、図１０の実施形態に係る半導体装置のうち、Ａ−Ａ’切断線及びその近傍とＢ−Ｂ’切断線及びその近傍とにおけるシリコン及びリンの濃度分布が図１２（ｃ）である半導体装置の製造方法を表す。また、図１６（ａ）〜（ｆ）は、図１４の実施形態に係る半導体装置のうち、Ａ−Ａ’切断線及びその近傍におけるシリコン及びリンの濃度分布が図１２（ｃ）であり、Ｄ−Ｄ’切断線及びその近傍におけるシリコン及びリンの濃度分布が図１５である半導体装置の製造方法を表す。

まず、図１６（ａ）に表すように、基板６０の上にゲルマニウム半導体層６２を形成し、その上にゲート絶縁層６４を形成し、その上にゲート電極６６を形成する。その後、図１６（ｂ）に表すように、所望のエクステンション深さの位置までゲルマニウム半導体層６２をエッチングにより掘り下げ、空間９０を形成する。その後、図１６（ｃ）に表すように、ｎ^＋／ｐ接合領域６８においてシリコンゲルマニウムのエピタキシャル成長を行う。このとき、上方向の成長速度が横方向よりも早ければ、最終的に図１０に表した構造が得られ、両者の速度が等しければ、図１４に表した構造となる。

その後、図１６（ｄ）に表すように、ｎ型不純物拡散領域の中央部７０においてリンドープされたゲルマニウムのエピタキシャル成長を行い、続いてｎ型不純物拡散領域の上部表面境界領域７２においてリンドープされたシリコンゲルマニウムのエピタキシャル成長を行う。その後、図１６（ｅ）に表すように、ゲート側壁７４を形成し、その後ディープ領域となる部分をドライエッチングにより掘り下げ、空間９２を形成する。その後、図１６（ｆ）に表すように、ディープ領域に係るｎ^＋／ｐ接合領域７６においてシリコンゲルマニウムのエピタキシャル成長を行い、その後ディープ領域の中央部７８にリンドープされたゲルマニウムのエピタキシャル成長を行い、さらにその後ディープ領域の上部表面境界領域８０においてリンドープされたシリコンゲルマニウムのエピタキシャル成長を行う。その後、リンの活性化アニールを行う。

図１６（ａ）〜（ｆ）は、図１０または図１４の実施形態に係る半導体装置の作製手順の一例を表す。別の手順として、例えば、まずゲート側壁を形成し、その後ディープ領域を作製し、その後ゲート側壁の一時を除去し、その後エクステンション領域を作製し、その後再度ゲート側壁を形成する、等も挙げられる。また、リンの導入工程として、イオン注入法や固相拡散法も用いることができる。

また、図１６に表した具体例においては、ｎ型エクステンション領域とｎ型ディープ領域を個別に形成しているが、次のように一括で形成してもよい。すなわち、ゲート電極６６を形成した後、側壁７４を形成する。その後、ドライエッチングによりｎ型ディープ領域の深さだけ基板を掘り下げる。その後、側壁７４を除去し、続いてドライエッチングによりｎ型エクステンション領域の深さだけ基板を掘り下げる。その後、エピタキシャル成長法によって、シリコン及び炭素から選ばれる少なくともいずれかの添加元素、ゲルマニウム、並びにｎ型不純物を含む半導体層を形成する。このようにすれば、エクステンション領域とディープ領域とを同時に形成することが可能となる。

（第４の実施形態）
次に、本発明の第４の実施形態であるＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor：相補型金属／酸化物／半導体型電界効果トランジスタ）及びその製造方法について、図１７を用いて説明する。
図１７は、本発明の第４の実施形態に係る半導体装置を表す模式断面図である。すなわち、図１７は、ゲルマニウムチャネルを有するＣＭＯＳＦＥＴのゲート長方向の断面図を表す。
基板１００の上部表面（主表面）に、ゲルマニウムからなるｐ型ウェル領域１０２及びｎ型ウェル領域１０４が、素子分離層１０６によって電気的に分離されて形成される。基板１００は、ゲルマニウム基板や、シリコン基板や、シリコン基板上にゲルマニウム層を形成したものや、シリコン基板上にシリコンゲルマニウム層の中間層を形成しさらにその上にゲルマニウム層を形成したもの、であってよい。素子分離層１０６は、例えば二酸化シリコンによって形成される。ｐ型ウェル領域１０２には、ｎチャネルＭＩＳトランジスタが形成され、ｎ型ウェル領域１０４にはｐチャネルＭＩＳトランジスタが形成される。

ｎチャネルＭＩＳトランジスタの構成としては、ｐ型ウェル領域１０２内に、電流通路となる領域（チャネル領域）のゲート長両側に一対のｎ型エクステンション領域１０８が形成され、これらの外側に一対のｎ型ディープ領域１１０が形成される。ｐ型ウェル領域１０２の上部表面には、ｎ型エクステンション領域１０８、１０８のゲート長方向内側の端部にかかるようにしてチャネル領域上にゲート絶縁膜１１６が形成される。ゲート絶縁膜１１６の上部表面には、ゲート電極１１８が積層形成される。ゲート絶縁膜１１６及びゲート電極１１８の両側には、ゲート側壁１２４が形成される。
ｎ型ディープ領域１１０は、ｎ型エクステンション領域１０８よりもｐ型ウェル領域１０２との接合深さが深くなるように構成される。ｎ型エクステンション領域１０８及びｎ型ディープ領域１１０は、ｎチャネルＭＩＳトランジスタのソース・ドレイン領域となる。

同様に、ｐチャネルＭＩＳトランジスタの構成としては、ｎ型ウェル領域１０４内に、電流通路となる領域（チャネル領域）のゲート長方向両側に一対のｐ型エクステンション領域１１２が形成され、これらの外側に一対のｐ型ディープ領域１１４が形成される。ｎ型ウェル領域１０４の上部表面には、ｐ型エクステンション領域１１２、１１２のゲート長方向内側の端部にかかるようにしてチャネル領域上にゲート絶縁膜１２０が形成される。ゲート絶縁膜１２０の上部表面には、ゲート電極１２２が積層形成される。ゲート絶縁膜１２０及びゲート電極１２２の両側には、ゲート側壁１２６が形成される。
ｐ型ディープ領域１１４は、ｐ型エクステンション領域１１２よりもｎ型ウェル領域１０４との接合深さが深くなるように構成される。ｐ型エクステンション領域１１２及びｐ型ディープ領域１１４は、ｐチャネルＭＩＳトランジスタのソース・ドレイン領域となる。

ｎチャネルＭＩＳトランジスタ及びｐチャネルＭＩＳトランジスタは、層間絶縁膜１３０によって覆われている。
本実施形態において、ｎ型エクステンション領域１０８、ｎ型ディープ領域１１０、ｐ型ウェル領域１０２中のｎ型エクステンション領域１０８との境界領域、及びｐ型ウェル領域１０２中のｎ型ディープ領域１１０との境界領域、のいずれか１つまたは２つ以上は、シリコン及び炭素から選ばれる少なくともいずれかの添加元素を含有する。

次に、図１７を参照して本発明の第４の実施形態であるＣＭＯＳＦＥＴの製造方法について説明する。
まず、基板１００の主表面上に素子分離層１０６を形成する。基板は、ゲルマニウム基板や、シリコン基板や、シリコン基板の上にゲルマニウム層を形成したものや、シリコン基板上にシリコンゲルマニウム層の中間層を挟みゲルマニウム層を形成したもの、であってよい。素子分離層１０６の形成方法は、局所酸化法や、ＳＴＩ（Shallow Trench Isolation）法であってもよく、素子分離層１０６の形状は、メサ型でもよい。素子分離層１０６を形成した後、ｐ型ウェル領域１０２及びｎ型ウェル領域１０４を形成する。ｐ型ウェル領域１０２及びｎ型ウェル領域１０４の形成には、ゲルマニウム層に対する通常のイオン注入法を用いてもよいし、ゲルマニウム層をエピタキシャル成長させた後にイオン注入を行ってもよい。

次に、ｐ型ウェル領域１０２及びｎ型ウェル領域１０４の上部表面にゲート絶縁膜１１６及び１２０を形成する。ゲート絶縁膜１１６及び１２０の形成方法については、例えば、ゲルマニウム酸化物膜を熱酸化法で形成してもよく、ゲルマニウム酸窒化膜をプラズマ酸窒化法で形成してもよく、Ｈｆ及びＺｒから選ばれる金属元素の酸化物からなる高誘電率膜をＣＶＤ（Chemical Vapor Deposition：化学気相蒸着）法で堆積させてもよい。その後、既存の成膜技術を用いて、ゲート絶縁膜１１６及び１２０の上部表面にゲート電極１１８及び１２２となる単層または多層の導電膜を形成する。ここでは、一例として次の手法を用いる：ゲート電極１１８（ｎチャネルＭＩＳトランジスタ用）にタンタルカーバイドを、ゲート電極１２２（ｐチャネルＭＩＳトランジスタ用）にタングステンを、ＰＶＤ（Physical Vapor deposition：物理気相蒸着）により１０ｎｍ成膜する、その後その上部表面にチタンナイトライドをＰＶＤにより１０ｎｍ成膜する、さらにその後、その上部表面に多結晶シリコン層を減圧ＣＶＤにより５０ｎｍ成膜する。

ゲート電極１１８（ｎチャネルＭＩＳトランジスタ用）には、タンタルシリサイド、窒化タンタルシリサイド、窒化チタンシリサイド、タングステンシリサイド、窒化タングステンシリサイド等を用いることができる。また、ゲート電極１２２（ｐチャネルＭＩＳトランジスタ用）には、ルテニウム、窒化チタン、窒化チタンアルミニウム、白金、白金イリジウム等を用いることができる。
その後、フォトリソグラフィ技術によるパターニングを行い、異方性エッチングにより不要な膜を削除し、ゲート電極１１８及び１２２を形成する。

その後、例えば、第３の実施形態に関して前述した方法を用いて、側壁１２４、ｎ型エクステンション領域１０８、ｎ型ディープ領域１１０を形成する。

次に、自己整合ゲート方式により、ｐチャネルＭＩＳトランジスタのソース・ドレイン領域を形成する。ここで、「自己整合ゲート方法」とは、まずゲート積層を形成し、その後イオン注入等によってソース・ドレイン領域を形成する、という手法である。すなわち、ゲート電極１２２を傘として用いてボロンのイオン注入を行い、ｐチャネル型ＭＩＳトランジスタのｐ型エクステンション領域１１２を形成する。その後、ゲート電極１２２とソース・ドレイン領域（ｐ型エクステンション領域１１２及びｐ型ディープ領域１１４）の間の絶縁のための側壁１２６を形成する。その後、ｐ型エクステンション領域１１２を作製した場合よりも大きな加速電圧によりボロンのイオン注入を行い、ｐ型ディープ領域１１４を形成する。
ソース・ドレイン領域（ｎ型エクステンション領域１０８、ｎ型ディープ領域１１０、ｐ型エクステンション領域１１２、及びｐ型ディープ領域１１４）の活性化プロセス温度としては、ゲート積層部（ゲート絶縁膜１１６、ゲート電極１１８、ゲート絶縁膜１２０、及びゲート電極１２２）及びソース・ドレイン領域のｎｐ接合部の特性を劣化させない温度が望ましく、例えば６００℃とすることができる。

また、ソース・ドレイン領域の活性化処理方法としては、フラッシュランプアニール、レーザアニール等を用いることもできる。これらによれば、より短時間の処理で半導体中の不純物の活性化を実現できるため、ゲート電極１１８、１２２／ゲート絶縁膜１１６、１２０／半導体（ｐ型ウェル領域１０２、ｎ型ウェル領域１０４、ｎ型エクステンション領域１０８、ｎ型ディープ領域１１０、ｐ型エクステンション領域１１２、及びｐ型ディープ領域１１４）の構造を有する半導体装置の熱による劣化を低減することができる。

その後、減圧ＣＶＤにより層間絶縁膜１３０となるシリコン酸化膜を堆積し、ＣＭＰ（Chemical Mechanical Planarization：化学機械平坦化）によりゲート電極１１８及び１２２の上端を露出させる。その後、スパッタ法等によりゲート電極１１８及び１２２の上面にニッケル層を５０ｎｍ成膜する。その後、５００℃の低温熱処理を行うことによって、ニッケルと多結晶シリコンとの界面領域からシリサイドが形成され、Ｎｉ_２シリコンが形成される。ここで、本実施形態においては多結晶シリコンが全てシリサイドへと変換されているが、Ｎｉの膜厚をより薄くすることによって多結晶シリコンの一部だけをシリサイド化してもよい。その後、硫酸と過酸化水素水との混合溶液等を用いて未反応のＮｉを除去する。

以上説明した製造方法により、図１７に表す構造のＣＭＯＳＦＥＴ半導体装置が作製される。シリコン及び炭素から選ばれる少なくともいずれかの添加元素の分布を制御することによって、極浅く、かつ高濃度キャリア密度を有するｎ型ソース・ドレイン領域（ｎ型エクステンション領域１０８及びｎ型ディープ領域１１０）を形成することができる。この結果、微細ゲルマニウムチャネル半導体装置において、短チャネル効果を抑制するとともに寄生抵抗を少なくすることが可能となり、電流駆動力が高くなる。

以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
また、前述した各具体例は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。

本発明の第１の実施形態に係る半導体装置の模式断面図である。 シリコン中とゲルマニウム中の温度とリンの拡散係数との関係を表すグラフ図である。 リンをイオン注入したゲルマニウム試料について、熱処理（アニール）の前後における深さとリン濃度との関係を表すグラフ図である。 シリコン添加ありのゲルマニウム試料とシリコン添加なしのゲルマニウム試料とについて、６００℃アニールの前後における深さとリン濃度との関係を表すグラフ図である。 図４の深さ８０ｎｍ以下の領域を拡大したものである。 シリコン添加ありのゲルマニウム試料とシリコン添加なしのゲルマニウム試料とについて、５００℃アニールの前後における深さとリン濃度との関係を表すグラフ図である。 シリコン添加ありのゲルマニウム試料について、４００℃、５００℃、及び６００℃アニールの前後における深さとシリコン濃度との関係を表すグラフ図である。 （ａ）〜（ｃ）は、シリコン添加ありのゲルマニウム試料とシリコン添加なしのゲルマニウム試料とについて、異なる複数のアニール温度を採用した場合の、深さとキャリア濃度との関係を表すグラフ図である。 （ａ）及び（ｂ）は、ＲＴＡ法を用いた場合における、シリコン添加ありのゲルマニウム試料とシリコン添加なしのゲルマニウム試料との、（ａ）深さとリンの濃度との関係（ＳＩＭＳによる）、及び（ｂ）深さとキャリア（電子）濃度との関係（ＳＲＡによる）、を表すグラフ図である。 本発明の第２の実施形態に係る半導体装置の好ましい一例を表す模式断面図である。 （ａ）は、図１０のＣ−Ｃ’切断線及びその近傍における、チャネル方向（横方向）距離とシリコン添加量との関係を例示するグラフ図であり、（ｂ）は、その部分におけるチャネル方向（横方向）距離とリン濃度との関係を例示するグラフ図であり、（ｃ）は、これらグラフ図に対応するエクステンション領域２６とチャネル領域２２との境界を表す模式図である。 （ａ）〜（ｃ）は、図１０のＡ−Ａ’及びＢ−Ｂ’の切断線及びその近傍における、半導体表面からの距離とシリコン添加量との関係、及び半導体表面からの距離とリン濃度との関係、の例を表すグラフ図及び模式図である。 シリコン添加量とバンドギャップとの関係（右縦軸）、及びシリコン添加量とＢＴＢＴリークとの関係（左縦軸）を表すグラフ図である。 本発明の第２の実施形態に係る半導体装置の好ましい一例を表す模式断面図である。 （ａ）は、図１４のＤ−Ｄ’切断線及びその近傍における、半導体表面からの距離（縦方向距離）とシリコン添加量との関係を例示するグラフ図であり、（ｂ）は、その部分における半導体表面からの距離（縦方向距離）とリン濃度との関係を例示するグラフ図であり、（ｃ）は、これらグラフ図に対応するエクステンション領域４６とｐ型半導体４２との境界を表す模式図である。 本発明の第３の実施形態に係るＭＩＳ型トランジスタの製造方法を表す工程断面図である。 本発明の第４の実施形態に係る半導体装置を表す模式断面図である。

符号の説明

１０ ｐ型半導体
１２ ゲート絶縁層
１４ ゲート電極
１６ コンタクト電極
１８ ｎ型不純物拡散領域
２０ 基板
２２ チャネル領域
２４ ディープ領域
２６ エクステンション領域
２８ ｐ型不純物拡散領域
３０ ゲート絶縁層
３２ ゲート電極
３４ 側壁層
３６ 層間絶縁膜
４２ ｐ型半導体
４６ エクステンション領域
４８ ｎ型不純物拡散領域
６０ 基板
６２ 半導体層
６４ ゲート絶縁層
６６ ゲート電極
６８ 接合領域
７０ 中央部
７２ 上部表面境界領域
７４ ゲート側壁
７６ 接合領域
７８ 中央部
８０ 上部表面境界領域
１００ 基板
１０２ ｐ型ウェル領域
１０４ ｎ型ウェル領域
１０６ 素子分離層
１０８ ｎ型エクステンション領域
１１０ ｎ型ディープ領域
１１２ ｐ型エクステンション領域
１１４ ｐ型ディープ領域
１１６ ゲート絶縁膜
１１８ ゲート電極
１２０ ゲート絶縁膜
１２２ ゲート電極
１２４ ゲート側壁
１２６ ゲート側壁
１３０ 層間絶縁膜

Claims (9)

1. ゲルマニウムを主成分とするｐ型半導体と、
   前記ｐ型半導体の表面に選択的に設けられた一対のｎ型不純物拡散領域と、
   前記一対のｎ型不純物拡散領域により挟まれた前記ｐ型半導体の上に設けられたゲート絶縁層と、
   前記ゲート絶縁層の上に設けられたゲート電極と、
   を備え、
   前記ｎ型不純物拡散領域の少なくとも一部は、シリコン及び炭素から選択された少なくともいずれかの添加元素を含有していることを特徴とする半導体装置。
2. ゲルマニウムを主成分とするｐ型半導体と、
   前記ｐ型半導体の表面に選択的に設けられた一対のｎ型不純物拡散領域と、
   前記一対のｎ型不純物拡散領域により挟まれた前記ｐ型半導体の上に設けられた第１のゲート絶縁層と、
   前記第１のゲート絶縁層の上に設けられた第１のゲート電極と、
   ゲルマニウムを主成分とするｎ型半導体と、
   前記ｎ型半導体の表面に選択的に設けられた一対のｐ型不純物拡散領域と、
   前記一対のｐ型不純物拡散領域により挟まれた前記ｎ型半導体の上に設けられた第２のゲート絶縁層と、
   前記第２のゲート絶縁層の上に設けられた第２のゲート電極と、
   を備え、
   前記ｎ型不純物拡散領域の少なくとも一部は、シリコン及び炭素から選択された少なくともいずれかの添加元素を含有していることを特徴とする半導体装置。
3. 前記ｐ型半導体のチャネル領域における前記添加元素の濃度は、前記チャネル領域に隣接する前記ｎ型不純物拡散領域における前記添加元素の濃度よりも低いことを特徴とする請求項１または２に記載の半導体装置。
4. 前記添加元素は、前記ｎ型不純物拡散領域のうちで、前記ｐ型半導体のチャネル領域との境界の近傍に相対的に高濃度に含有されてなることを特徴とする請求項１または２に記載の半導体装置。
5. 前記添加元素は、前記ｎ型不純物拡散領域と、前記ｎ型不純物拡散領域の下方に隣接する前記ｐ型半導体の一部と、に相対的に高濃度に含有されてなることを特徴とする請求項１または２に記載の半導体装置。
6. 前記添加元素は、前記ｎ型不純物拡散領域のうちの前記ｐ型半導体に隣接する一部と、前記ｐ型半導体のうちの前記ｎ型不純物拡散領域に隣接する一部と、に相対的に高濃度に含有されてなることを特徴とする請求項１または２に記載の半導体装置。
7. 前記添加元素は、シリコンであり、
   前記添加元素が含有されている領域の少なくとも一部におけるシリコンの原子濃度は、２パーセント以上４５パーセント以下であることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
8. 前記添加元素は、シリコンであり、
   前記添加元素が含有されている領域の少なくとも一部におけるシリコンの原子濃度は、１５パーセント以上４５パーセント以下であることを特徴とする請求項１〜６のいずれか１つに記載の半導体装置。
9. 前記ゲルマニウムを主成分とするｐ型半導体は、ゲルマニウムを主成分とするｐ型半導体基板の一部であることを特徴とする請求項１〜８のいずれか１つに記載の半導体装置。