TWI529938B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法 發明領域
本發明之實施形態係有關於一種具有不純物擴散區域之半導體裝置及其製造方法。
發明背景
就開發期待作為次世代元件之Ge-MOSFET而言，通常，如n+-Ge層之不純物擴散區域係藉由離子植入將n型不純物導入Ge基板而形成。此時，需要熱處理用以減少因離子植入產生之缺陷且使不純物電氣活性化。
就離子植入後之熱處理而言，需要高溫熱處理(>450℃)用以使不純物充分活性化。但是，高溫熱處理會例如使閘極絕緣膜/Ge基板界面之能級增大，因此會有元件特性劣化之虞。
先行技術文獻 專利文獻
專利文獻1：日本特開2009-181977號公報
發明概要
本發明之目的係提供一種可在低溫使導入半導體層之不純物活性化，且可有助於提高元件特性之半導體裝置及其製造方法。
本發明之一實施形態之半導體裝置包含：第一導電型半導體層；一對第二導電型不純物擴散區域，係分隔設置在前述半導體層之表面部；閘極絕緣膜，係設置在前述半導體層之被前述一對不純物擴散區域包夾之區域上；及，閘極電極，係設置在前述閘極絕緣膜上。並且，前述不純物擴散區域具有兩種以上之不純物，且前述兩種以上之不純物之其中一種係選自於硫族之群組之元素，另一種是第二導電型不純物。
依據本發明，可導入必要之導電型不純物，作為導入半導體層之不純物用以形成不純物擴散區域，並且可藉由導入選自於硫族之群組之元素，即使在低溫亦可使不純物充分活性化。因此，可謀求元件特性之提高。
圖式簡單說明
圖1A是顯示已離子植入P之Ge層之不純物濃度分布的圖。
圖1B是顯示已離子植入P之Ge層之電子濃度分布的圖。
圖2A是顯示已離子植入S之Ge層之不純物濃度分布的圖。
圖2B是顯示已離子植入S之Ge層之電子濃度分布的圖。
圖3A是顯示已離子植入Se之Ge層之不純物濃度分布的圖。
圖3B是顯示已離子植入Se之Ge層之電子濃度分布的圖。
圖4A是顯示已離子植入Te之Ge層之不純物濃度分布的圖。
圖4B是顯示已離子植入Te之Ge層之電子濃度分布的圖。
圖5A是顯示已離子植入P與S之Ge層之不純物濃度分布的圖。
圖5B是顯示已離子植入P與S之Ge層之電子濃度分布的圖。
圖6A是顯示已離子植入P與Se之Ge層之不純物濃度分布的圖。
圖6B是顯示已離子植入P與Se之Ge層之電子濃度分布的圖。
圖7A是顯示已離子植入P與Te之Ge層之不純物濃度分布的圖。
圖7B是顯示已離子植入P與Te之Ge層之電子濃度分布的圖。
圖8A是顯示已離子植入S、Se、Te之Ge層之不純物濃度分布的圖(熱處理溫度250℃)。
圖8B是顯示已離子植入S、Se、Te之Ge層之不純物濃度分布的圖(熱處理溫度350℃)。
圖8C是顯示已離子植入S、Se、Te之Ge層之不純物濃度分布的圖(熱處理溫度450℃)。
圖9是顯示已離子植入S、Se、Te之Ge層之電子濃度分布的圖。
圖10是顯示已注入各種元素之Ge層的退火溫度及最大電子濃度之關係的圖。
圖11是顯示第一實施形態之Ge-MOSFET之概略構成的截面圖。
圖12A是顯示第一實施形態之Ge-MOSFET之製造步驟的截面圖。
圖12B是顯示第一實施形態之Ge-MOSFET之製造步驟的截面圖。
圖12C是顯示第一實施形態之Ge-MOSFET之製造步驟的截面圖。
圖13A是顯示第二實施形態之非依電性半導體記憶裝置之概略構成，且係沿著通道長方向之截面圖。
圖13B是顯示第二實施形態之非依電性半導體記憶裝置之概略構成，且係沿著通道寬度方向之截面圖。
圖14是顯示第三實施形態之無接面電晶體之概略構成的截面圖。
圖15是顯示第三實施形態之變形例的截面圖。
用以實施發明之形態
在說明實施形態之前，先說明關於用以解決課題之基本觀點。
關於形成對Ge基板之n型不純物擴散區域，發明人反覆 進行各種實驗及研究。結果發現將硫族(S、Se、Te)與作為n型不純物之P一起導入Ge時，形成比只有P之情形高之電子濃度之n+-Ge層。
只將作為n型不純物之P植入Ge基板時之不純物濃度分布曲線顯示於圖1A中，且電子濃度分布曲線顯示於圖1B中。此時，P用量為1×1015cm-2，且加速能量為10keV。在250、350、450℃之各溫度下在1分鐘、N2環境氣體中熱處理時，如圖1A所示，除了表面附近以外，不純物濃度分布曲線幾乎不因溫度不同而變化。即，可了解的是除了表面附近幾乎不擴散。又，如圖1B所示，電子濃度分布曲線係溫度越高，在表面附近越增大。即，可了解的是在表面附近電子濃度增加。熱處理溫度450℃時之最大濃度係5.6×1018cm-3。
另一方面，只將S作為硫族植入Ge基板時之不純物濃度分布曲線顯示於圖2A中，且電子濃度分布曲線顯示於圖2B中。此時，S用量為5×1014cm-2。又，選擇加速能量10keV以使P植入及投影射程一致。
在250、350、450℃之各溫度下在1分鐘、N2環境氣體中熱處理時，如圖2A所示，與P之情形同樣地，不純物濃度分布曲線幾乎不因溫度不同而變化。又，如圖2B所示，可了解的是電子濃度係只在450℃時增大，且在350℃或250℃幾乎沒有變化。450℃時之最大濃度係2.1×1016cm-3。
又，只將Se作為硫族植入Ge基板時之不純物濃度分布曲線顯示於圖3A中，且載子濃度分布曲線顯示於圖3B中。此外，只將Te作為硫族植入Ge基板時之不純物濃度分布曲 線顯示於圖4A中，且載子濃度分布曲線顯示於圖4B中。與P、S之情形同樣地，該等硫族之不純物濃度分布曲線幾乎不因溫度不同而變化。可了解的是即使升高溫度亦看不到電子之產生。
相對於此，與P一起將S植入Ge基板時(用量、加速能量係與只有P、只有S之情形相同)，如圖5A所示，在各溫度除了表面附近以外幾乎沒有變化。但是，可了解的是，如圖5B所示，電子濃度分布曲線隨溫度不同而變化，且亦隨深度不同而變化。而且，如與前述圖1B比較可知，確認即使在350℃或250℃之低溫度，電子濃度亦增大。
即，雖然只導入P時在250℃或350℃下電子濃度幾乎沒有增大，但是與S一起導入P時，由低溫(250℃)已可知高濃度之電子濃度增大。其最大濃度係6.9×1018cm-3。
與P一起將其他硫族植入Ge基板時亦同樣地，如圖6A、6B及圖7A、7B所示，可了解的是即使低溫電子濃度亦提高。圖6A、6B是將Se與P一起植入Ge基板之情形，且圖6A顯示不純物濃度分布曲線，並且圖6B顯示電子濃度分布曲線。圖7A、7B是將Te與P一起植入Ge基板之情形，且圖7A顯示不純物濃度分布曲線，並且圖6B顯示電子濃度分布曲線。但是，Se、Te之加速能量係分別為17、20keV以使P植入及投影射程一致，且用量與S同樣為5×1014cm-2。
如此，將S作為n型不純物導入Ge基板時，藉由將硫族(S、Se、Te)之任一者與P一起導入，可在比450℃低之溫度(例如，250℃)充分地提高n型不純物擴散區域中之電子濃 度。因此，這適用於MOSFET或其他半導體裝置，藉此可有助於提高元件特性。又，硫族之不純物濃度宜比n型不純物濃度低。
又，發明人發現當將硫族3種(S、Se、Te)全部植入時，即使不導入P等一般之n型不純物，亦可形成高濃度之n+-Ge層。
圖8A至8C是顯示S、Se、Te中各熱處理溫度之不純物分布曲線的圖。圖8A是250℃，圖8B是350℃，且圖8C是450℃。由該等圖可知，與單獨導入S、Se、Te之情形同樣地，除了表面附近以外，各熱處理溫度之不純物分布曲線幾乎沒有變化。即，可了解的是除了表面附近以外沒有擴散。
圖9是顯示植入S、Se、Te3種離子之Ge基板之電子濃度分布曲線的圖。在250℃幾乎沒有看到電子濃度之增加，且在350℃、450℃看到由表面至20nm左右，電子濃度大幅增加。即，在只有各硫族時沒有看到因熱處理之電子濃度增大，或只能產生低濃度之n+-Ge層，但是可了解的是將該等硫族全部植入時，離子植入後之熱處理溫度越高，電子濃度越增大。可了解的是在350℃以上電子濃度特別大幅地增大。350℃時之最大濃度係8.1×1017cm-3，且450℃時之最大濃度係9.35×1016cm-3。
歸納各個情形之最大電子濃度(cm-3)時，可顯示於以下之(表1)與圖10。
如此，藉由將硫族3種(S、Se、Te)全部植入，可在比450℃低之溫度(例如350℃)，充分地提高n型不純物擴散區域中之電子濃度。因此，這適用於MOSFET或其他半導體裝置，藉此可有助於提高元件特性。
又，雖然在上述顯示使用P作為n型不純物之例子，但是使用As或Sb等之其他n型不純物時亦可預期同樣之效果。又，如果將到此為止之說明相反地置換n與p，且將不純物由n型不純物置換為p型不純物，則不限於n+層形成，亦可適用於p+層形成。
又，雖然顯示採用以Ge為主成分之半導體作為半導體之例，但是亦可為Si之化合物半導體(例如，III-V族半導體之GaAs、InP、InSb、GaN、InGaAs等)，只要是半導體便可適用。
就GaAs而言，p型不純物使用例如Zn，n型不純物使用例如Si，但是如果與一種以上之硫族一起導入，可形成各導電型之高濃度層。又，雖然顯示5×1014cm-2之情形作為各硫族之用量，但是只要是半導體層中之硫族之固溶極限以上，就有本發明之效果。例如，在Ge基板中可為1×1016cm-3 以上。
[為進行不純物之電氣活性化所使用之溫度係各半導體不同，但是如果使用本發明，可比該等溫度低，或亦可縮短時間。隨著用以電氣活性化之熱處理，會引起不純物之擴散，但是，藉由降低熱處理溫度或縮短熱處理時間，可抑制擴散。
以下說明適用本發明之具體的實施形態。
(第一實施形態)
圖11是顯示第一實施形態之Ge-MOSFET之概略構成的截面圖。
圖中之10是p-Ge基板，且在該基板10之表面部隔著二氧化矽膜等之閘極絕緣膜11，形成有多晶矽等之閘極電極12。在閘極電極12之兩側面形成有側壁絕緣膜13。在閘極構造部兩側在基板10之表面部上，形成有由n+擴散區域形成之源極/汲極區域(S/D區域)14。
在S/D區域14中，如後所述地藉由離子植入導入作為n型不純物之P及作為硫族之Te。又，藉由離子植入後之退火使不純物活性化，且形成高電子濃度之n型不純物擴散區域。
在閘極長度50nm之MOSFET中，S/D區域14之基板方向之厚度是閘極長度之大約1/3(10至20nm)，且P之最大不純物濃度是3×1019cm-3，並且Te之最大不純物濃度比P之最大不純物濃度低，是2×1019cm-3。又，如果Te不超過P之濃度，各不純物濃度亦可為該等濃度以上。熱處理溫度是不使閘 極絕緣膜/基板構造劣化且提高載子濃度之350℃。即使是如此之溫度，亦可使不純物充分地活性化，且得到良好之元件特性。
圖12A至12C是顯示本實施形態之Ge-MOSFET之製造步驟的截面圖。
首先，如圖12A所示，在p-Ge基板10之表面上，隔著閘極絕緣膜11而形成閘極電極12。具體而言，在基板10之表面上形成二氧化矽膜後堆積多晶矽膜，且將該等膜加工成閘極圖案。
接著，如圖12B所示，在閘極電極12之兩側面形成側壁絕緣膜13。又，例如，亦可在全面地堆積二氧化矽膜後，進行蝕刻以去除在基板表面及閘極電極12之表面上之二氧化矽膜，形成側壁絕緣膜13。
接著，如圖12C所示，使用閘極電極12及側壁絕緣膜13作為遮罩，且藉由離子植入將P與Te導入基板10之表面部，藉此形成S/D區域14。在此，P、Te之離子植入順序不論何者為先均可。又，相對於閘極長度50nm之MOSFET，離子植入之深度是閘極長度之大約1/3(10至20nm)，且P之最大不純物濃度是3×1019cm-3，並且Te之最大不純物濃度比P之最大不純物濃度低，是2×1019cm-3。
接著，在例如350℃之溫度實施退火處理，藉此可不使閘極絕緣膜/基板構造劣化，且提高n+型擴散層(S/D區域)14之載子濃度。又，亦可提高多晶矽層之載子濃度。在此，雖然顯示多晶矽之膜作為閘極電極之例子，但是亦可為其 他多結晶之半導體，或金屬。在多結晶之半導體之情形中，藉由本研究之效果可提高載子濃度。
接著，堆積圖未示之層間絕緣膜等、及形成接觸柱銷，藉此完成Ge-MOSFET。
如此，在本實施形態中，藉由導入作為n型不純物之P與作為硫族之S以形成S/D，利用電子濃度變成比熱處理前高之現象，可形成高濃度n+-Ge層。又，此時，可使用以使不純物活性化之退火溫度比單獨導入P之情形低，且可抑制閘極絕緣膜/Ge基板界面之能級隨著退火增大。因此，可謀求提高Ge-MOSFET之元件特性。
(第二實施形態)
圖13A、13B是顯示第二實施形態之非依電性半導體記憶裝置之概略構成之截面圖，且圖13A相當於圖13B之A-A'截面。
在Si基板20上，以穿隧絕緣膜21為中介形成浮閘(電荷儲存層)22。在浮閘22上，以電極間絕緣膜23為中介形成控制閘24。在Si基板20上，沿字線方向形成溝，且在該溝內形成元件分離絕緣膜25。元件分離絕緣膜25之上面比浮閘22之下面高，且比浮閘22之上面低。
在如此之構成中，在浮閘22及控制閘24中，亦與先前之第一實施形態同樣地，除了P以外亦導入硫族之S、Se或Te，藉此可進行藉低溫退火之不純物活性化。因此，可減少浮閘22及電極間絕緣膜23之電阻，且可謀求提高元件特性。
(第三實施形態)
圖14是顯示是顯示第三實施形態之無接面電晶體之概略構成圖。
在Si基板41上形成絕緣膜42之支持基板40上，形成有n+-Ge層31。於n+-Ge層31上，隔著閘極絕緣膜32而形成有閘極電極33。又，在閘極電極33之兩側在n+-Ge層31之表面上形成有源極/汲極34、35。
如此之無接面電晶體係在奈米級之MOS電晶體中，藉由不使用pn接合而構成MOS電晶體者。由於以同一極性之半導體構成源極、通道、汲極之全部區域，故為實現斷路(OFF)狀態需要閘靜電控制力極高之元件構造。因此，n+-Ge層31宜在絕緣膜42上形成翼狀，且閘極電極33宜以包圍n+-Ge層31之周圍的方式形成。
又，源極、汲極區域不一定要作成與通道相同之n+-Ge層31，如圖15所示，即使將源極、汲極區域之全部或n+-Ge層31之上部作成NiGe等之金屬層36、37亦可。
在如此之無接面電晶體中，在將P與S離子植入Ge層後，藉由在350℃之溫度退火，形成n+-Ge層31，或藉由將P與S導入且使其磊晶成長，形成n+-Ge層31。因此，可以令Ge層31之不純物為高電子濃度，且可謀求提高元件特性。
(變形例)
又，本發明不限於上述之各實施形態。
在實施形態中，雖然說明顯示使用P作為n型不純物之例子，但是使用As或Sb等其他n型不純物時亦可期待同樣之 效果。又，不一定限於形成n+層，亦可適用於形成p+層。不純物之導入法不限於離子植入，例如，即使磊晶成長、固相擴散、氣相擴散等亦可。
又，半導體不限於以Ge為主成分之半導體層或Si層，亦可適用於化合物半導體。此外，不限於MOSFET之源極/汲極區域或延伸層、非依電性半導體裝置之控制閘電極或浮閘電極、及無接面電晶體之基板等，亦可適用於應形成高載子濃度區域之場所。
雖然已說明本發明之幾個實施形態，但是該等實施形態是作為例子提示，且不是意圖限制發明之範圍。該等實施形態可以其他各種形態實施，且在不脫離發明之要旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變形係，與包含於發明之範圍或要旨同樣地，包含在記載於申請專利範圍之發明及其等效之範圍內。
10‧‧‧p-Ge基板(半導體層)
11‧‧‧閘極絕緣膜
12‧‧‧閘極電極
13‧‧‧側壁絕緣膜
14‧‧‧源極/汲極區域(S/D區域)；高n+型擴散層
20‧‧‧Si基板
21‧‧‧穿隧絕緣膜
22‧‧‧浮閘(極)(電荷儲存層)
23‧‧‧電極間絕緣膜
24‧‧‧控制閘(極)
25‧‧‧元件分離絕緣膜
31‧‧‧n+-Ge層
32‧‧‧閘極絕緣膜
33‧‧‧閘極電極
34，35‧‧‧源極/汲極電極
36，37‧‧‧金屬層
40‧‧‧支持基板
41‧‧‧Si基板
42‧‧‧絕緣膜
圖1A是顯示已離子植入P之Ge層之不純物濃度分布的圖。
圖1B是顯示已離子植入P之Ge層之電子濃度分布的圖。
圖2A是顯示已離子植入S之Ge層之不純物濃度分布的圖。
圖2B是顯示已離子植入S之Ge層之電子濃度分布的圖。
圖3A是顯示已離子植入Se之Ge層之不純物濃度分布 的圖。
圖3B是顯示已離子植入Se之Ge層之電子濃度分布的圖。
圖4A是顯示已離子植入Te之Ge層之不純物濃度分布的圖。
圖4B是顯示已離子植入Te之Ge層之電子濃度分布的圖。
圖5A是顯示已離子植入P與S之Ge層之不純物濃度分布的圖。
圖5B是顯示已離子植入P與S之Ge層之電子濃度分布的圖。
圖6A是顯示已離子植入P與Se之Ge層之不純物濃度分布的圖。
圖6B是顯示已離子植入P與Se之Ge層之電子濃度分布的圖。
圖7A是顯示已離子植入P與Te之Ge層之不純物濃度分布的圖。
圖7B是顯示已離子植入P與Te之Ge層之電子濃度分布的圖。
圖8A是顯示已離子植入S、Se、Te之Ge層之不純物濃度分布的圖(熱處理溫度250℃)。
圖8B是顯示已離子植入S、Se、Te之Ge層之不純物濃度分布的圖(熱處理溫度350℃)。
圖8C是顯示已離子植入S、Se、Te之Ge層之不純物濃 度分布的圖(熱處理溫度450℃)。
圖9是顯示已離子植入S、Se、Te之Ge層之電子濃度分布的圖。
圖10是顯示已注入各種元素之Ge層的退火溫度及最大電子濃度之關係的圖。
圖11是顯示第一實施形態之Ge-MOSFET之概略構成的截面圖。
圖12A是顯示第一實施形態之Ge-MOSFET之製造步驟的截面圖。
圖12B是顯示第一實施形態之Ge-MOSFET之製造步驟的截面圖。
圖12C是顯示第一實施形態之Ge-MOSFET之製造步驟的截面圖。
圖13A是顯示第二實施形態之非依電性半導體記憶裝置之概略構成，且係沿著通道長方向之截面圖。
圖13B是顯示第二實施形態之非依電性半導體記憶裝置之概略構成，且係沿著通道寬度方向之截面圖。
圖14是顯示第三實施形態之無接面電晶體之概略構成的截面圖。
圖15是顯示第三實施形態之變形例的截面圖。
10‧‧‧p-Ge基板(半導體層)
11‧‧‧閘極絕緣膜
12‧‧‧閘極電極
13‧‧‧側壁絕緣膜
14‧‧‧源極/汲極區域(S/D區域)；高n+型擴散層

Claims (10)

  1. 一種半導體裝置，係無接面構造者，其包含：第一導電型半導體層；一對源極/汲極電極，係分隔設置在前述半導體層之表面部；閘極絕緣膜，係設置在前述源極/汲極電極間之前述半導體層上；及閘極電極，係設置在前述閘極絕緣膜上；該半導體裝置之特徵在於：前述半導體層具有兩種以上之不純物，且前述兩種以上之不純物之其中一種係選自於硫族之群組之元素，且另一種是第一導電型不純物。
  2. 一種半導體裝置，其特徵在於包含：第一導電型半導體層；一對源極/汲極電極，係分隔設置在前述半導體層之表面部；閘極絕緣膜，係設置在前述源極/汲極電極間之前述半導體層上；及閘極電極，係設置在前述閘極絕緣膜上；其中前述半導體層具有兩種以上之不純物，且前述兩種以上之不純物之其中一種係選自於硫族之群組之元素，另一種是第一導電型不純物，前述半導體層之前述閘極絕緣膜下方部分及前述半導體層之前述源極/汲極電極下方部分具有第一導電型。
  3. 如申請專利範圍第1或2項之半導體裝置，其中前述第一導電型為n型；前述硫族之群組係S、Se及Te。
  4. 如申請專利範圍第3項之半導體裝置，其中前述半導體層係Ge層，且前述第一導電型不純物是P。
  5. 如申請專利範圍第1或2項之半導體裝置，其中前述半導體層係在前述源極/汲極電極下方具有金屬層。
  6. 一種半導體裝置之製造方法，其特徵在於包含下述步驟：形成半導體層之步驟，其係用以形成具有二種以上不純物之第一導電型半導體層，前述兩種以上之不純物之其中一種係選自於硫族之群組之元素，且另一種是第一導電型不純物；於前述半導體層上形成閘極絕緣膜之步驟；於前述閘極絕緣膜上形成閘極電極之步驟；及於前述半導體層之前述閘極電極兩側部分，形成一對源極/汲極電極之步驟。
  7. 如申請專利範圍第6項之半導體裝置之製造方法，其中前述形成半導體層之步驟包含：於前述半導體層導入前述選自於硫族之群組之元素及前述第一導電型不純物的步驟；及對前述半導體層實施熱處理，且使前述已導入之不純物活性化的步驟。
  8. 如申請專利範圍第6項之半導體裝置之製造方法， 其中前述第一導電型為n型；前述硫族之群組係S、Se及Te。
  9. 如申請專利範圍第8項之半導體裝置之製造方法，其中前述半導體層係Ge層，且前述第一導電型不純物是P。
  10. 如申請專利範圍第6項之半導體裝置之製造方法，其更包含一於前述半導體層之前述閘極電極兩側之上部形成金屬層之步驟。
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