JP2013206940A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】半導体層に導入された不純物を低い温度で活性化することができ、素子特性向上に寄与する。
【解決手段】半導体装置であって、ｐ型半導体層１０と、半導体層１０の表面部に離間して設けられた一対のｎ型不純物拡散領域１４と、半導体層１０のｎ型不純物拡散領域１４により挟まれた領域上に設けられたゲート絶縁膜１１と、ゲート絶縁膜１１上に設けられたゲート電極１２とを備えている。そして、ｎ型不純物拡散領域１４は二種類以上の不純物を有しており、二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がｎ型不純物である。
【選択図】 図１１

Description

本発明の実施形態は、不純物拡散領域を有する半導体装置及びその製造方法に関する。
次世代デバイスとして期待されているＧｅ−ＭＯＳＦＥＴの開発において、通常、ｎ+−Ｇｅ層のような不純物拡散領域は、Ｇｅ基板にイオン注入によってｎ型不純物を導入して形成される。このとき、イオン注入によって生じた欠陥を減らして不純物を電気的に活性化させるために熱処理が必要である。
イオン注入後の熱処理においては、不純物を十分に活性化させるために高温熱処理（＞４５０℃）が必要である。しかし、高温熱処理では、例えばゲート絶縁膜／Ｇｅ基板界面の準位を増大させ、これが原因で素子特性が劣化するおそれがある。
特開２００９−１８１９７７号公報
発明が解決しようとする課題は、半導体層に導入された不純物を低い温度で活性化することができ、素子特性向上に寄与し得る半導体装置及びその製造方法を提供することである。
実施形態の半導体装置は、第１導電型の半導体層と、前記半導体層の表面部に離間して設けられた一対の第２導電型の不純物拡散領域と、前記半導体層の前記一対の不純物拡散領域により挟まれた領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備えている。そして、前記不純物拡散領域は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種類が第２導電型の不純物である。
本発明によれば、不純物拡散領域形成のために半導体層に導入する不純物として、必要な導電型の不純物を導入すると共に、カルコゲンから選択された元素を導入することにより、低温でも不純物を十分に活性化させることができ、これにより素子特性の向上をはかることができる。
Ｐをイオン注入したＧｅ層の不純物濃度プロファィルと電子濃度プロファイルを示す図。 Ｓをイオン注入したＧｅ層の不純物濃度プロファィルと電子濃度プロファイルを示す図。 Ｓｅをイオン注入したＧｅ層の不純物濃度プロファィルと電子濃度プロファイルを示す図。 Ｔｅをイオン注入したＧｅ層の不純物濃度プロファィルと電子濃度プロファイルを示す図。 ＰとＳをイオン注入したＧｅ層の不純物濃度プロファィルと電子濃度プロファイルを示す図。 ＰとＳｅをイオン注入したＧｅ層の不純物濃度プロファィルと電子濃度プロファイルを示す図。 ＰとＴｅをイオン注入したＧｅ層の不純物濃度プロファィルと電子濃度プロファイルを示す図。 Ｓ，Ｓｅ，Ｔｅをイオン注入したＧｅ層の不純物濃度プロファィルを示す図。 Ｓ，Ｓｅ，Ｔｅをイオン注入したＧｅ層の電子濃度プロファイルを示す図。 各元素注入したＧｅ層のアニール温度と最大電子濃度との関係を示す図。 第１の実施形態に係わるＧｅ−ＭＯＳＦＥＴの概略構成を示す断面図。 第１の実施形態に係わるＧｅ−ＭＯＳＦＥＴの製造工程を示す断面図。 第２の実施形態に係わる不揮発性半導体記憶装置の概略構成を示す断面図。 第３の実施形態に係わるジャンクションレス・トランジスタの概略構成を示す断面図。
実施形態を説明する前に、課題解決のための基本的考え方について説明する。
本発明らは、Ｇｅ基板に対するｎ型不純物拡散領域の形成に関して各種実験及び研究を重ねた結果、Ｇｅにｎ型不純物としてのＰと共にカルコゲン（Ｓ，Ｓｅ，Ｔｅ）を導入すると、Ｐだけの場合よりも高電子濃度のｎ+−Ｇｅ層が形成されることを見出した。
図１（ａ）にｎ型不純物としてＰのみをＧｅ基板に注入した場合の不純物濃度プロファイルを示し、図１（ｂ）に電子濃度プロファイルを示す。このとき、Ｐドーズ量１×１０15ｃｍ-2，加速エネルギー１０ｋｅＶとした。２５０，３５０，４５０℃の各温度で１ｍｉｎ，Ｎ2 雰囲気で熱処理すると、図１（ａ）に示すように、不純物濃度プロファイルは表面付近を除き温度によって殆ど変化せず、つまり拡散しないのが分かる。また、電子濃度プロファイルは、図１（ｂ）に示すように、温度が高くなるほど表面付近が増大し、つまり電子濃度が増加しているのが分かる。熱処理温度４５０℃の時の最大濃度は５．６×１０18ｃｍ-3である。
一方、カルコゲンとしてＳのみをＧｅ基板に注入した場合の不純物濃度プロファイルを図２（ａ）に示し、電子濃度プロファイルを図２（ｂ）に示す。このとき、Ｓドーズ量５×１０14ｃｍ-2とした。さらに、Ｐ注入と射影飛程が揃うように加速エネルギー１０ｋｅＶを選んだ。
２５０，３５０，４５０℃の各温度で１ｍｉｎ，Ｎ2 雰囲気で熱処理すると、図２（ａ）に示すように、不純物濃度プロファイルは、Ｐの場合と同様に、温度によって殆ど変化しなかった。また、図２（ｂ）に示すように、電子濃度は４５０℃のときのみ増大し、３５０℃や２５０℃では殆ど変化しないのが分かった。４５０℃の時の最大濃度は２．１×１０16ｃｍ-3である。
また、カルコゲンとしてＳｅのみをＧｅ基板に注入した場合の不純物濃度プロファイルを図３（ａ）に示し、キャリア濃度プロファイルを図３（ｂ）に示す。さらに、カルコゲンとしてＴｅのみをＧｅ基板に注入した場合の不純物濃度プロファイルを図４（ａ）に示し、キャリア濃度プロファイルを図４（ｂ）に示す。これらのカルコゲンでは、不純物プロファイルは、Ｐ，Ｓの場合と同様に、温度によっては殆ど拡散しない。さらに、温度を高くしても電子の生成が見えないことが分かった。
これに対し、Ｐと共にＳをＧｅ基板に注入した場合（ドーズ量、加速エネルギーは、Ｐのみ、Ｓのみの場合と同じ）、不純物濃度プロファイルは、図５（ａ）に示すように各温度で表面付近を除き殆ど変化していないが、電子濃度プロファイルは、図５（ｂ）に示すように、温度によって変化し、且つ深さによっても変化しているのが分かった。しかも、前記図１（ｂ）と比較して分かるように、３５０℃や２５０℃の低い温度においても、電子濃度が増大しているのが確認された。
即ち、Ｐのみ導入した場合には２５０℃や３５０℃の温度では殆ど電子濃度が増大していないにも拘わらず、ＰをＳと共に導入した場合、低温（２５０℃）から既に高濃度の電子濃度が増大することが分かった。その最大濃度は６．９×１０18ｃｍ-3である。
その他のカルコゲンをＰと共に導入した場合も同様に、図６（ａ）（ｂ）及び図７（ａ）（ｂ）に示すように、低温でも電子濃度が高まるのが分かった。図６はＰと共にＳｅをＧｅ基板に注入した場合であり、（ａ）は不純物濃度プロファイル、（ｂ）は電子濃度プロファイルを示している。図７はＰと共にＴｅをＧｅ基板に注入した場合であり、（ａ）は不純物濃度プロファイル、（ｂ）は電子濃度プロファイルを示している。但し、Ｓｅ，Ｔｅの加速エネルギーは、Ｐ注入と射影飛程が揃うように、それぞれ１７，２０ｋｅＶ、ドーズ量はＳと同じで５×１０14ｃｍ-2とした。
このように、ｎ型不純物としてＰをＧｅ基板に導入する際に、Ｐと共にカルコゲン（Ｓ，Ｓｅ，Ｔｅ）の何れかを導入することにより、４５０℃よりも低い温度（例えば２５０℃）でｎ型不純物拡散領域における電子濃度を十分に高めることができる。従って、これをＭＯＳＦＥＴやその他の半導体装置に適用することにより、素子特性の向上に寄与することが可能になる。なお、カルコゲンの不純物濃度はｎ型不純物濃度より低いことが望ましい。
また、本発明者らは、カルコゲン３種（Ｓ，Ｓｅ，Ｔｅ）を全部注入した場合には、Ｐ等の一般的なｎ型不純物を導入しなくても、高濃度のｎ+−Ｇｅ層が形成できることを見出した。
図８（ａ）〜（ｃ）は、Ｓ，Ｓｅ，Ｔｅにおける各熱処理温度の不純物プロファイルを示す図である。（ａ）は２５０℃、（ｂ）は３５０℃、（ｄ）は４５０℃である。これらの図から、各熱処理温度の不純物プロファイルによると、Ｓ，Ｓｅ，Ｔｅを単独で導入した場合と同様に表面付近を除き殆ど変化していない、即ち拡散していないのが分かる。
図９は、Ｓ，Ｓｅ，Ｔｅの３種のイオンを注入したＧｅ基板の電子濃度プロファイルを示す図である。２５０℃では電子濃度の増加は殆ど見られないが、３５０℃，４５０℃では、表面からの深さ２０ｎｍ程度まで電子濃度の大幅な増加が見られる。即ち、各カルコゲンのみでは熱処理による電子濃度の増大が見えない、或いは低濃度のｎ+−Ｇｅ層しかできなかったが、これらを全部注入した場合には、イオン注入後の熱処理温度が高くなるほど、特に３５０℃以上で電子濃度が増大することが分かる。３５０℃の時の最大濃度は８．１×１０17ｃｍ-3であり、４５０℃の時の最大濃度は９．３５×１０16ｃｍ-3である。
それぞれの場合の最大電子濃度（ｃｍ-3）をまとめると、以下の（表１）と図１０に示すようになる。
Figure 2013206940
このように、カルコゲン３種（Ｓ，Ｓｅ，Ｔｅ）を全部注入することにより、４５０℃よりも低い温度（例えば３５０℃）でｎ型不純物拡散領域における電子濃度を十分に高めることができる。従って、これをＭＯＳＦＥＴやその他の半導体装置に適用することにより、素子特性の向上に寄与することが可能になる。
また、上記ではｎ型不純物としてＰを用いた例を示したが、ＡｓやＳｂなどの他のｎ型不純物を用いる場合にも同様の効果が期待される。また、今までの説明をｎとｐを反対に置き換え、不純物をｎ型不純物からｐ型不純物に置き換えれば、ｎ+ 層形成に限らず、ｐ+ 層形成にも適用することができる。
また、半導体として、Ｇｅ主成分とする半導体を例に取り示したが、Ｓｉでも化合物半導体（例えば、III-V 族半導体であるＧａＡｓ，ＩｎＰ，ＩｎＳｂ，ＧａＮ，ＩｎＧａＡｓなど）でも良く、半導体であれば適用することが可能である。
ＧａＡｓにおいて、ｐ型不純物には例えばＺｎ、ｎ型不純物には例えばＳｉが用いられるが、一種類以上のカルコゲンと共に導入すれば各導電型の高濃度層が形成できる。また、各カルコゲンのドーズ量として５×１０14ｃｍ-2の場合を示したが、半導体層におけるカルコゲンの固溶限以上であれば本発明の効果がある。例えば、Ｇｅ基板では１×１０16ｃｍ-3以上にすればよい。
不純物の電気的活性化を行うために用いられる温度は半導体毎に異なるが、本発明を用いればそれらの温度よりも低くでき、或いは時間の短縮も可能である。電気的活性化のための熱処理に伴って不純物の拡散が引き起こされることがあるが、熱処理温度の低減或いは熱処理時間の短縮によって拡散の抑制が可能になる。
以下、本発明を適用した具体的実施形態について説明する。
（第１の実施形態）
図１１は、第１の実施形態に係わるＧｅ−ＭＯＳＦＥＴの概略構成を示す断面図である。
図中の１０はｐ−Ｇｅ基板であり、この基板１０の表面部にシリコン酸化膜等のゲート絶縁膜１１を介して、多結晶シリコン等のゲート電極１２が形成されている。ゲート電極１２の両側面には側壁絶縁膜１３が形成されている。ゲート構造部を挟んで基板１０の表面部には、ｎ+ 拡散領域からなるソース／ドレイン領域（Ｓ／Ｄ領域）１４が形成されている。
Ｓ／Ｄ領域１４には、後述するようにｎ型不純物としてのＰとカルコゲンとしてのＴｅがイオン注入により導入されている。そして、イオン注入後のアニールにより不純物が活性化され、高電子濃度のｎ+ 型不純物拡散領域が形成されている。
ゲート長が５０ｎｍのＭＯＳＦＥＴでは、Ｓ／Ｄ領域１４の基板方向の厚さはゲート長の約１／３（１０〜２０ｎｍ）、Ｐの最大の不純物濃度は３×１０19ｃｍ-3、Ｔｅの最大の不純物濃度はそれより低く２×１０19ｃｍ-3である。なお、各不純物濃度は、ＴｅがＰの濃度を超えることがなければ、これらの濃度以上でも構わない。熱処理温度は、ゲート絶縁膜／基板構造を劣化させずにキャリア濃度を高められる３５０℃である。このような温度であっても、不純物を十分に活性化させることができ、良好な素子特性が得られる。
図１２（ａ）〜（ｄ）は、本実施形態のＧｅ−ＭＯＳＦＥＴの製造工程を示す断面図である。
まず、図１２（ａ）に示すように、ｐ−Ｇｅ基板１０の表面上にゲート絶縁膜１１を介してゲート電極１２を形成する。具体的には、基板１０の表面上にシリコン酸化膜を形成した後にポリシリコン膜を堆積し、これらをゲートパターンに加工する。
次いで、図１２（ｂ）に示すように、ゲート電極１２の両側面に側壁絶縁膜１３を形成する。側壁絶縁膜１３の形成は、例えば全面にシリコン酸化膜を堆積した後に、基板表面及びゲート電極１２の表面上のシリコン酸化膜が除去されるようにエッチバックすればよい。
次いで、図１２（ｃ）に示すように、ゲート電極１２及び側壁絶縁膜１３をマスクに用い、基板１０の表面部にイオン注入によりＰとＴｅを導入することにより、Ｓ／Ｄ領域１４を形成する。ここで、Ｐ，Ｔｅのイオン注入の順序は何れを先にしても良い。さらに、イオン注入する深さは、ゲート長が５０ｎｍのＭＯＳＦＥＴに対して、ゲート長の約１／３（１０〜２０ｎｍ）、Ｐの最大の不純物濃度は３×１０19ｃｍ-3、Ｔｅの最大の不純物濃度はそれより低く２×１０19ｃｍ-3とした。
次いで、例えば３５０℃の温度でアニール処理を施すことにより、ゲート絶縁膜／基板構造を劣化させることなく、ｎ+ 型拡散層（Ｓ／Ｄ領域）１４のキャリア濃度を高めることができた。また、ポリシリコン層のキャリア濃度も高めることができる。ここで、ゲート電極としてポリシリコン膜の例を示したが、他の多結晶の半導体でも、また金属でも構わない。多結晶の半導体の場合には、本研究の効果によってキャリア濃度を高めることができる。
これ以降は、図示しない層間絶縁膜等の堆積、及びコンタクトプラグの形成によりＧｅ−ＭＯＳＦＥＴが完成することになる。
このように本実施形態では、Ｓ／Ｄ形成のためにｎ型不純物としてのＰとカルコゲンとしてのＴｅを導入することで、熱処理前よりも電子濃度が高くなる現象を利用して、高濃度ｎ+−Ｇｅ層を形成することができる。そしてこの場合、Ｐを単独で導入した場合よりも不純物活性化のためのアニール温度を低くすることができ、アニールに伴うゲート絶縁膜／Ｇｅ基板界面の準位増大を抑制することができる。従って、Ｇｅ−ＭＯＳＦＥＴの素子特性向上をはかることができる。
（第２の実施形態）
図１３（ａ）（ｂ）は、第２の実施形態に係わる不揮発性半導体記憶装置の概略構成を示す断面図であり、図１３（ａ）は図１３（ｂ）のＡ−Ａ’断面に相当している。
Ｓｉ基板２０上にトンネル絶縁膜２１を介して浮遊ゲート（電荷蓄積層）２２が形成され、その上に電極間絶縁膜２３を介して制御ゲート２４が形成されている。基板２０には、ワード線方向に沿って溝が形成され、この溝内に素子分離絶縁膜２５が形成されている。素子分離絶縁膜２５の上面は浮遊ゲート２２の下面よりも高く、浮遊ゲート２２の上面よりも低くなっている。
このような構成においても、浮遊ゲート２２及び制御ゲート２４に、先の第１の実施形態と同様に、Ｐに加えてカルコゲンのＳ，Ｓｅ，又はＴｅを導入することにより、低温でのアニールによる不純物活性化を行うことができる。これにより、浮遊ゲート２２及び制御ゲート２３の抵抗を小さくすることができ、素子特性の向上をはかることができる。
（第３の実施形態）
図１４は、第３の実施形態に係わるジャンクションレス・トランジスタを示す概略構成図である。
Ｓｉ基板４１上に絶縁膜４２を形成した支持基板４０上に、ｎ+−Ｇｅ層３１が形成されている。ｎ+−Ｇｅ層３１上に、ゲート絶縁膜３２を介してゲート電極３３が形成されている。そして、ゲート電極３３を挟んでｎ+−Ｇｅ層３１の表面にソース／ドレイン電極３４，３５が形成されている。
このようなジャンクションレス・トランジスタは、ナノスケールのＭＯＳトランジスタにおいて、ｐｎ接合を用いないでＭＯＳトランジスタを構成したものである。ソース・チャネル・ドレインの全ての領域を同一極性の半導体層で構成するため、ＯＦＦ状態を実現するにはゲート静電制御力の極めて高いデバイス構造が必要である。従って、ｎ+−Ｇｅ層３１は絶縁膜４２上をフィン状に形成し、ゲート電極３３はｎ+−Ｇｅ層３１の周囲を囲むように形成するのが望ましい。
このようなジャンクションレス・トランジスタにおいて、ｎ+−Ｇｅ層３１を、Ｇｅ層にＰとＳをイオン注入し、３５０℃の温度でアニールして形成することにより、或いはＰとＳを導入してエピタキシャル成長させることにより、Ｇｅ層３１の不純物を高電子濃度にすることができ、素子特性の向上をはかることができる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。
実施形態では、ｎ型不純物としてＰを用いた例を示したが、ＡｓやＳｂなどの他のｎ型不純物を用いる場合にも同様の効果が期待される。また、必ずしもｎ+ 層の形成に限らず、ｐ+ 層の形成にも適用することも可能である。不純物の導入法もイオン注入に限らず、例えば、エピタキシャル成長や、固相拡散、気相拡散などでも構わない。
また、半導体としては、Ｇｅを主成分とする半導体層やＳｉ層に限るものではなく、化合物半導体に適用することも可能である。さらに、ＭＯＳＦＥＴのソース／ドレイン領域やエクステンション層、不揮発性半導体装置の制御ゲート電極や浮遊ゲート電極、更にはジャンクションレス・トランジスタの基板などに限らず、高キャリア濃度領域を形成すべき場所に適用することが可能である。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０…ｐ−Ｇｅ基板（半導体層）
１１…ゲート絶縁膜
１２…ゲート電極
１３，１４…ソース／ドレイン領域
２０…Ｓｉ基板
２１…トンネル絶縁膜
２２…浮遊ゲート電極
２３…電極間絶縁膜
２４…制御ゲート電極
２５…素子分離絶縁膜
３１…ｎ+−Ｇｅ層
３２…ゲート絶縁膜
３３…ゲート電極
３４，３５…ソース／ドレイン電極

Claims (10)

  1. 第１導電型の半導体層の一部に第２導電型の不純物拡散領域を有する半導体装置であって、
    前記不純物拡散領域は、二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種類が第２導電型の不純物であることを特徴とする半導体装置。
  2. 第１導電型の半導体層と、
    前記半導体層の表面部に離間して設けられた一対の第２導電型の不純物拡散領域と、
    前記半導層の前記一対の不純物拡散領域により挟まれた領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    を備え、
    前記不純物拡散領域は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種類が第２導電型の不純物であることを特徴とする半導体装置。
  3. ｐ型半導体層と、
    前記半導体層の表面部に離間して設けられた一対のｎ型不純物拡散領域と、
    前記半導体層の前記一対のｎ型不純物拡散領域により挟まれた領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    を備え、
    前記ｎ型不純物拡散領域は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がｎ型不純物であることを特徴とする半導体装置。
  4. 前記半導体層はｐ型Ｇｅ層であり、前記カルコゲンの群はＳ，Ｓｅ，又はＴｅであり、前記ｎ型不純物はＰであることを特徴とする請求項３記載の半導体装置。
  5. 第１導電型の半導体層と、
    前記半導体層の表面部に離間して設けられた一対のソース／ドレイン電極と、
    前記ソース／ドレイン電極間の前記半導層上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    を備えたジャンクションレス構造の半導体装置であって、
    前記半導体層は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種が第１導電型不純物であることを特徴とする半導体装置。
  6. 半導体層上に電荷蓄積層と制御ゲートを積層した不揮発性メモリを形成した半導体装置であって、
    前記電荷蓄積層及び前記制御ゲートの少なくとも一方は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がｎ型不純物であることを特徴とする半導体装置。
  7. 第１導電型半導体層の一部に、カルコゲンの群から選択された一種と第２導電型の不純物を導入する工程と、
    前記半導体層に熱処理を施して、前記導入された不純物を活性化する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 第１導電型の半導体層の表面部に、ソース／ドレイン領域とすべき領域に合わせて、カルコゲンの群から選択された元素と第２導電型不純物を導入する工程と、
    前記カルコゲン及び前記第２導電型不純物の導入後に熱処理を施すことにより、前記ソース／ドレイン領域に第２導電型の不純物拡散領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. ｐ型半導体層の表面部に、ソース／ドレイン領域とすべき領域に合わせて、カルコゲンの群から選択された元素とｎ型不純物を導入する工程と、
    前記カルコゲン及び前記ｎ型不純物の導入後に熱処理を施すことにより、前記ソース／ドレイン領域にｎ型不純物拡散領域を形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
  10. ｐ半導体層の一部にｎ型不純物拡散領域を有する半導体装置であって、
    前記ｎ型不純物拡散領域は、Ｓ，Ｓｅ，Ｔｅの導入により形成されていることを特徴とする半導体装置。
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