JP2015046511A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】高電子濃度のn型poly−Geを形成することができ、poly−Ge等の多結晶半導体層を用いた素子の特性向上に寄与する。【解決手段】Geを主成分とする多結晶半導体層を用いた半導体装置であって、Geを主成分とする多結晶半導体層と、前記半導体層上の一部にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟んで前記半導体層に形成された、一対のn型不純物拡散領域からなるソース/ドレイン領域と、を備え、前記n型不純物拡散領域は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がn型不純物である。【選択図】 図2
Description
本発明の実施形態は、Geを主成分とする多結晶半導体層を用いた半導体装置及びその製造方法に関する。
poly−Geはn型化が難しいという問題があり、トランジスタに適用した場合、n+ 型Geのソース/ドレインの形成が困難であることが予想される。poly−Geにおいては、欠陥がアクセプターライクに振る舞う傾向にあり(例えば、非特許文献1,2参照)、それに伴う濃度のホールが生成するため、poly−Geは通常p型の特性を示すからである。それ故、n+ 型poly−Geからなる半導体装置の作製は困難である。
また、従来の報告において、poly−GeにPイオン(9×1014cm-2)を注入し熱処理することにより、n型poly−Geを形成できているが、その電子濃度は2×1017cm-3程度と低いものであった(例えば、非特許文献3参照)。
O. Weinreich, G. Dermit, and C. Tufts, J. Appl. Phys. 32, 1170(1961)
H. Haesslein, R. Sielemann, and C. Zistl, Phys. Rev. Lett. 80, 2626(1998)
H.-W. Jung et al. Journal of Alloys and Compounds 561, 231(2013)
発明が解決しようとする課題は、高電子濃度のn型poly−Geを形成することができ、poly−Ge等の多結晶半導体層を用いた素子の特性向上に寄与し得る半導体装置及びその製造方法を提供することである。
実施形態の半導体装置は、Geを主成分とする多結晶半導体層と、前記多結晶半導体層の少なくとも一部に形成されたn型不純物拡散領域と、を備えている。そして、前記n型不純物拡散領域は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がn型不純物であることを特徴とする。
本発明によれば、poly−Ge層にn型不純物のみではなく、n型不純物とカルコゲンの両方を導入することにより、高電子濃度のn型poly−Geを形成することができる。従って、poly−Ge等の多結晶半導体層を用いた素子の特性向上をはかることができる。
実施形態を説明する前に、本発明の基本原理について説明する。
本発明者らは、poly−Geに対するn型不純物拡散領域の形成に関して各種実験及び研究を重ねた結果、poly−Geにn型不純物としてのPと共にカルコゲン(S,Se,Te)を導入すると、Pだけの場合よりも高電子濃度のn型poly−Ge層が形成されることを見出した。
図1(a)はn型不純物としてのP,As,Sb、及びSを単独で注入した場合、図1(b)はpoly−Ge中にPドーズ量を1×1015cm-2に固定して注入し、更にSを注入した場合である。
図1(a)に示すように、poly−Geにn型不純物をイオン注入すると、P,As,Sbのドーズ量が高くなるほどpoly−Ge中のホール濃度が低減し、これらのn型不純物の中でもPが最もホール濃度を低減する効果がある。Pが高ドーズの場合には電子が生成され、poly−Geはp型からn型に変化することが明らかになった。しかし、Pが2.5×1015cm-2の高ドーズ量の場合でも、電子濃度は8×1017cm-3と低いものであった。
ここで、n型不純物をイオン注入するとホール濃度が低減し、或いは電子が生成されるのは、Ge中で電子を生成する効果があるからである。即ち、Ge中欠陥起因のアクセプターをn型不純物が補償するためと理解できる。
一方、n型不純物の代わりにカルコゲンとしてのSを注入した場合も同様に、ドーズ量が高くなるとホール濃度が低くなることが分かった。Sが5×1014cm-2では、ホール濃度は3×1017cm-3にまで低減する。この濃度は、n型不純物で最もホール低減する効果のあったPよりも低い。
Sの導入によりホール低減する理由として、次の二つの可能性が考えられる。一つは、Sがn型不純物として働く可能性である。Sはダブルドナーであり、Ge中で電子生成することを確かめている。しかし、SはPよりGeにおいて電気的活性化率と固溶限が低いため、SがPよりも電子生成してホール低減するとは考えにくい。もう一つの可能性は、SによるGe中欠陥を低減する効果である。バルクGe中と同様に、poly−Ge中のアクセプターとして働く欠陥をSが修復するため、ホール濃度が低減したと考えられる。
これに対し、n型不純物の中で最もホール濃度を低減する効果のあったPと共に欠陥を減らす効果が期待できるSをイオン注入したところ、高電子濃度のn型poly−Ge層を形成できることが明らかになった。図1(b)に示すように、Pのドーズ量を1×1015cm-2に固定してSのドーズ量を高くしていくと、1×1014cm-2まではホール濃度はほぼ一定であり変化が見られない。しかし、Sのドーズ量を5×1014cm-2にすると、n型化し、電子濃度は〜2×1018cm-3まで高くできることが分かった。
これは、上述したPのみ導入したpoly−Geについての従来までの報告(2×1017cm-3)よりも大幅に高い。即ち、Pのみの場合では、2.5×1015cm-2の高ドーズ量でも電子濃度は〜8×1017cm-3であり、P,S注入(ドーズ量の合計は1.5×1015cm-2)の場合は〜2×1018cm-3であり、P,S注入の方が遙かに高い。PとSの両方を注入すると高電子濃度のn型Geが形成できる理由は、Pによって電子を生成する効果と、Sによって欠陥を低減する効果の二つが働くからである。
このように、n型不純物としてPをpoly−Ge層に導入する際に、Pと共にSを導入することにより、n型不純物拡散領域における電子濃度を十分に高めることができる。従って、これをMOSFETやその他の半導体装置に適用することにより、素子特性の向上に寄与することが可能になる。
なお、Pと共にSを導入する例を示したが、Sと同じくカルコゲンであるSeやTeでも構わない。カルコゲンの不純物濃度はn型不純物濃度より低いことが望ましい。また、上記ではn型不純物としてPを用いた例を示したが、AsやSbなどの他のn型不純物を用いる場合にも同様の効果が期待される。また、半導体としては、Geを主成分とする半導体層やSi層に限るものではなく、化合物半導体に適用することも可能である。
さらに、MOSFETのソース/ドレイン領域や不揮発性半導体装置の制御ゲート電極や電荷蓄積層、更にはジャンクションレス・トランジスタの基板などに限らず、高電子濃度の領域を形成すべき場所に所望の濃度で適用することが可能である。
以下、実施形態の半導体装置を、図面を参照して説明する。
(第1の実施形態)
図2は、第1の実施形態に係わるMOSFETの概略構成を示す断面図である。
図2は、第1の実施形態に係わるMOSFETの概略構成を示す断面図である。
図中の10はSi基板であり、この基板10上にシリコン酸化膜等の埋め込み絶縁膜11を介してp型のpoly−Ge層12が形成されている。Ge層12の膜厚は、例えば20〜100nmである。Ge層12上に、ゲート絶縁膜13を介して、TaN等のゲート電極14が形成されている。ゲート電極14の両側面には側壁絶縁膜15が形成されている。ゲート部を挟んでGe層12の表面部には、PとSのドープによるn+ 型のpoly−Geのソース/ドレイン領域(S/D領域)16が形成されている。
S/D領域16におけるPの濃度は最大で1021cm-3、Sの濃度はそれより低い濃度であり、例えばPの濃度が4×1020cm-3の場合、Sの最大濃度は半分の2×1020cm-3である。
このpoly−Ge層を用いたMOSFETにおいては、オン状態でゲート電極下にn型のチャネル17が形成され、S/D領域16間に電流が流れる。このとき、S/D領域16はGe層12に対してn−Ge/p−Geの接合を有し、チャネル17に対してn−Ge/n−Geの接合を有することになる。
S/D領域16には、後述するようにPとSがイオン注入により導入され、アニールにより活性化されている。これにより、n+ 型poly−Ge層(不純物拡散領域)が形成されている。即ち、PとSの両方のドープにより、n型不純物の濃度が高くなっている。
このような構成であれば、poly−Ge層を基板として用いた場合も、n+ 型のソース/ドレイン領域の形成が可能となる。
次に、本実施形態のMOSFETの製造方法について、図3(a)〜(d)を参照して説明する。
まず、図3(a)に示すように、Si基板10上にSiO2 等の絶縁膜11を形成した後、この絶縁膜11上にスパッタ法やCVD法等によりp型のpoly−Ge層12を形成する。堆積しただけのpoly−Ge層は、欠陥のため通常p型poly−Ge層になる。
次いで、図3(b)に示すように、p型poly−Ge層12上にゲート絶縁膜13を介してゲート電極14を形成する。具体的には、p型poly−Ge層12の表面上に、例えばAl2O3 膜を形成した後にTaN膜を堆積し、これらをゲートパターンに加工する。
次いで、図3(c)に示すように、ゲート電極14の両側面に側壁絶縁膜15を形成する。側壁絶縁膜15の形成は、例えば全面にシリコン酸化膜を堆積した後に、基板表面及びゲート電極14の表面上のシリコン酸化膜が除去されるようにエッチバックすればよい。
次いで、図3(d)に示すように、ゲート電極14及び側壁絶縁膜15をマスクに用い、p型poly−Ge層12の表面部にイオン注入によりPとSを導入することにより、S/D領域16を形成する。ここで、P,Sのイオン注入の順序は何れを先にしても良い。さらに、Pの濃度は例えば4×1020cm-3、Sの濃度は例えば1020cm-3とした。
S/D領域16におけるPの濃度は最大で1021cm-3、Sの濃度はそれより低い濃度であり、例えばPの濃度が4×1020cm-3の場合、Sの最大濃度は半分の2×1020cm-3である。
次いで、例えば400〜600℃の温度でアニール処理を施すことにより、ゲート絶縁膜/基板構造を劣化させることなく、n+ 型拡散層(S/D領域)16のキャリア濃度を高めることができた。ここで、Sは、多結晶の粒界内部より粒界界面に多く有しているのが確認された。
なお、ゲート電極14としては、TaN膜の例を示したが、他の金属でも、また多結晶の半導体でも構わない。多結晶の半導体の場合には、本研究の効果によってキャリア濃度を高めることができる。また、S/D領域を形成してから、ゲート絶縁膜を形成する順でMOSFETを作製しても構わない。
これ以降は、図示しない層間絶縁膜等の堆積、及びコンタクトプラグの形成によりGe−MOSFETが完成することになる。
このように本実施形態では、S/D領域16の形成のためにn型不純物としてのPとカルコゲンとしてのSを導入することで、高電子濃度のn型poly−Ge層を形成することができる。このため、従って、絶縁膜上に形成したGe−MOSFETの素子特性向上をはかることができる。
また、Pを単独で導入した場合よりも不純物活性化のためのアニール温度を低くすることができ、アニールに伴うゲート絶縁膜/Ge基板界面準位の増大を抑制することができる利点もある。
次に、本実施形態により高電子濃度のn型poly−Ge層が得られる原理について検証する。
まず、図4に示すように、Si(100)基板上に熱SiO2 膜を〜100nm形成した。続いて、スパッタ装置によりアモルファスGe(a−Ge)を〜20nm堆積し、その上にPECVD法により保護膜としてSiO2 膜を〜5nm堆積した。
そしてn型不純物であるP,As,Sb及びSを、投影飛程(Rp)がa−Geの中央付近になるように、それぞれ10,15,20,10keVの加速エネルギーでイオン注入した。ドーズ量は4×1012〜2.5×1015cm-2である。また、PとSの同時注入も行った。同時注入の場合、Pドーズ量は1×1015cm-2に固定し、Sドーズ量を4×1012〜5×1014cm-2に変化させた。最後にa−Geを600℃,5h,N2 雰囲気において熱処理してpoly−Geを形成した。
こうして形成したpoly−Geに対して、構造や不純物プロファイル、及びキャリア濃度を調べるために、以下の分析を行った。即ち、構造を調べるために断面TEM観察を行った。さらに、poly−Ge中不純物プロファイルはSIMS(Secondary Ion Mass Spectrometry)分析により調べた。なお、SはOと干渉して定量が難しいため、TOF-SIMS(Time-Of-Flight Secondary Ion Mass Spectrometry)により不純物プロファイルを調べた。キャリア濃度はホール効果測定により評価した。キャリア濃度を見積もるために必要なpoly−Ge層の厚さは断面TEM観察により決定した。
様々な不純物をイオン注入して形成したpoly−Geは、一様な厚さの膜になっていることをTEM観察で確認した。例えば、図5(a)は、Pのみイオン注入したpoly−GeをTEM観察したものである。図5(b)は、PとSの両方をイオン注入したpoly−GeをTEM観察したものである。何れの場合にも、SiO2 (100nm)/Si(100)基板上に約20nmのpoly−Geが形成されている。さらに、膜は連続に成長し、厚さは一様である。
a−Ge中に不純物を導入してから熱処理すると、温度や時間によっては結晶化しないことをラマン分光測定により確認している。例えば、Pイオン注入(ドーズ量5×1014cm-2)したa−Geを600℃,30minで熱処理した場合や、Sbイオン注入(ドーズ量5×1014cm-2)したa−Geを450℃,5hで熱処理した場合には結晶化しない(Sbが<1×1014cm-2では450℃,5hでも結晶化する)が、今回の600℃,5hの熱処理条件では全て結晶化することが分かった。
Pを注入したpoly−Geのラマンスペクトルを見ると、図6(a)に示すように、600℃,5hの熱処理では、300cm-1付近に鋭いピークが現れており、結晶化していることが分かる。さらに、図6(b)に示すように、700℃と650℃の1minでは結晶化しているが、600℃,1minと30minでは結晶化していないことが分かる。
イオン注入した不純物は、高温長時間の熱処理後もほぼpoly−Ge内部に維持されていることがSIMS分析から分かった。図7(a)〜(d)は、poly−Ge中の不純物プロファイルであり、(a)はPをドープした場合、(b)はAsをドープした場合、(c)はSbをドープした場合、(d)はSをドープした場合である。横軸はpoly−Geの表面からの深さであり、原点は保護膜除去後のpoly−Geの表面、〜20nmはpoly−GeとSiO2 の界面である。各不純物のドーズ量に応じて不純物濃度は高くなる。
図8は、PとSの両方をドープした場合のpoly−Ge中不純物のSIMSプロファイルである。Pのドーズ量を1×1015cm-2に固定し、Sのドーズ量を変化させた場合である。Sの各ドーズ量に応じた濃度の不純物が確認される。一方、Pの濃度はほぼ一定である。
熱処理後のGe内部に不純物がどの程度維持できているかを調べたものが、図9である。縦軸の平均不純物濃度(<C>)は、SIMSプロファイルの不純物濃度[C(x)]をpoly−Geの膜厚(d)の範囲で積分してからその膜厚で除算して見積もった。
<C>=∫C(x)dx/d
ここで、d=20nmである。
ここで、d=20nmである。
Idealは、イオン注入した不純物がpoly−Ge層に全て存在すると仮定した理想的な場合の平均不純物濃度である。各不純物のドーズ量が高くなるほど平均不純物濃度も高くなり、その濃度は理想的な場合の平均濃度に近いことが分かる。600℃という高温で5hという長時間では、Ge中不純物は通常容易に拡散してしまい、高濃度を維持できないが、poly−GeをSiO2 で囲むことにより内部及び外方への拡散が充分に抑制できている。
なお、図4では、SiO2 膜上に堆積したa−Ge層をアニールして多結晶にする場合を説明したが、最初からSiO2 膜上に多結晶のGe層を形成しても良い。この場合も、図5〜図8と同様の結果が得られると期待される。
次に、前記図1(a)(b)に示す特性が得られる理由について説明する。
図10(a)(b)は、Pのドーズによる電子濃度の変化を計算で見積もった結果を示す図であり、(a)は欠陥がある場合、(b)は欠陥の無い場合を示している。
図10(a)に示すように、アクセプター(欠陥)密度NA はPを注入しても変化せず、更にアクセプターは活性化率が高い(アクセプターのみ存在する場合、ホール濃度pはアクセプター欠陥密度NA とほぼ等しい:p≒NA)と仮定した。また、電荷中性条件(n+NA−pA=p+ND−nD)を満たすと仮定する。ここで、nは電子濃度、pA はアクセプター準位にいるホール濃度であり、nD はドナー準位にいる電子濃度、ND はドナー密度である。
図10(a)に示すように、Pのドーズ量が高くなるほどホール濃度pが減少するのは、Pによるドナー密度ND の増大のためである。ND がNA より多くなる(ND >NA )と、nが支配的になる(n≫p,n<ND )。
図10(b)に示すように、欠陥が無い場合(NA=0)は、図10(a)で見積もったND と同じだけnが生成される(n=ND )。
これらの結果から、Pと共にSを注入すると、欠陥が減少し、Pのみ(1×1015cm-2)で欠陥が無い場合に本来生成するはずの濃度(〜3×1018cm-3)に近い電子(〜2×1018cm-3)が支配的になったと予想される。
これらの考察から、前記図1(a)(b)に示したように、PとSの同時ドープにより高電子濃度のn型poly−Ge層が得られることが説明できる。
(第2の実施形態)
図11(a)(b)は、第2の実施形態に係わる不揮発性半導体記憶装置の概略構成を示す断面図であり、図11(a)は図11(b)のA−A’断面に相当している。
図11(a)(b)は、第2の実施形態に係わる不揮発性半導体記憶装置の概略構成を示す断面図であり、図11(a)は図11(b)のA−A’断面に相当している。
Si基板20上にトンネル絶縁膜21を介して浮遊ゲート(電荷蓄積層)22が形成され、その上に電極間絶縁膜23を介して制御ゲート24が形成されている。基板20には、ワード線方向に沿って溝が形成され、この溝内に素子分離絶縁膜25が形成されている。素子分離絶縁膜25の上面は浮遊ゲート22の下面よりも高く、浮遊ゲート22の上面よりも低くなっている。電荷蓄積層22及び制御ゲート24としてはpoly−Ge層を用いた。
このような構成においても、poly−Ge層からなる浮遊ゲート22及び制御ゲート24に対し、先の第1の実施形態と同様に、Pに加えてカルコゲンのS,Se,又はTeを導入することにより、制御ゲート24及び浮遊ゲート33として高電子濃度のn型poly−Ge層を形成することができる。これにより、浮遊ゲート22及び制御ゲート23の抵抗を小さくすることができ、素子特性の向上をはかることができる。
(第3の実施形態)
図12は、第3の実施形態に係わるジャンクションレス・トランジスタを示す概略構成図である。
図12は、第3の実施形態に係わるジャンクションレス・トランジスタを示す概略構成図である。
Si基板41上に絶縁膜42を形成した支持基板40上に、n+ 型のpoly−Ge層31が形成されている。このpoly−Ge層31は、先の第1の実施形態と同様に、poly−Ge層にPとSをイオン注入することにより形成されている。
poly−Ge層31上に、ゲート絶縁膜32を介してゲート電極33が形成されている。そして、ゲート電極33を挟んでn+ 型poly−Ge層31の表面にソース/ドレイン電極34が形成されている。
このようなジャンクションレス・トランジスタは、ナノスケールのMOSトランジスタにおいて、pn接合を用いないでMOSトランジスタを構成したものである。ソース・チャネル・ドレインの全ての領域を同一極性の半導体層で構成するため、OFF状態を実現するにはゲート静電制御力の極めて高いデバイス構造が必要である。従って、n+ 型のpoly−Ge層31は絶縁膜42上にフィン状に形成し、ゲート電極33はn+ 型poly−Ge層31の周囲を囲むように形成するのが望ましい。
このように本実施形態によれば、素子形成基板であるpoly-Ge層31にPとSをイオン注入し、アニール処理することにより、Ge層31を高電子濃度のn型にすることができ、これにより素子特性の向上をはかることができる。
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。
なお、本発明は上述した各実施形態に限定されるものではない。
実施形態では、n型不純物としてPを用いた例を示したが、AsやSbなどの他のn型不純物を用いる場合にも同様の効果が期待される。さらに、カルコゲンとしては、Sの代わりにSeやTeを用いることも可能である。
熱処理方法は、ファーネスアニール(FA)だけでなく、RTAやフラッシュランプアニール(FLA)等でも構わない。
また、半導体層としては、必ずしも多結晶のGe層に限るものではなく、Geを主成分とする多結晶半導体であればよい。さらに、MOSFETのソース/ドレイン領域やエクステンション層、不揮発性半導体装置の制御ゲート電極や浮遊ゲート電極、更にはジャンクションレス・トランジスタの基板などに限らず、高キャリア濃度領域を形成すべき場所に適用することが可能である。
また、半導体層としては、必ずしも多結晶のGe層に限るものではなく、Geを主成分とする多結晶半導体であればよい。さらに、MOSFETのソース/ドレイン領域やエクステンション層、不揮発性半導体装置の制御ゲート電極や浮遊ゲート電極、更にはジャンクションレス・トランジスタの基板などに限らず、高キャリア濃度領域を形成すべき場所に適用することが可能である。
本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
10…Si基板
11…埋め込み絶縁膜
12…p型poly−Ge層
13…ゲート絶縁膜
14…ゲート電極
15…側壁絶縁膜
16…n+ 型poly−Ge層(ソース/ドレイン領域)
20…Si基板
21…トンネル絶縁膜
22…電荷蓄積層
23…電極間絶縁膜
24…制御ゲート
25…素子分離絶縁膜
31…n+ 型poly−Ge層
32…ゲート絶縁膜
33…ゲート電極
34…ソース/ドレイン電極
40…支持基板
41…Si基板
42…絶縁膜
11…埋め込み絶縁膜
12…p型poly−Ge層
13…ゲート絶縁膜
14…ゲート電極
15…側壁絶縁膜
16…n+ 型poly−Ge層(ソース/ドレイン領域)
20…Si基板
21…トンネル絶縁膜
22…電荷蓄積層
23…電極間絶縁膜
24…制御ゲート
25…素子分離絶縁膜
31…n+ 型poly−Ge層
32…ゲート絶縁膜
33…ゲート電極
34…ソース/ドレイン電極
40…支持基板
41…Si基板
42…絶縁膜
Claims (10)
- Geを主成分とする多結晶半導体層と、前記多結晶半導体層の少なくとも一部に形成されたn型不純物拡散領域と、を備え、
前記n型不純物拡散領域は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がn型不純物であることを特徴とする半導体装置。 - Geを主成分とする多結晶半導体層と、
前記半導体層上の一部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟んで前記半導体層に形成された、一対のn型不純物拡散領域からなるソース/ドレイン領域と、
を備え、
前記n型不純物拡散領域は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がn型不純物であることを特徴とする半導体装置。 - Geを主成分とするn型の多結晶半導体層と、
前記半導体層上の一部にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極を挟んで前記半導体層に形成された一対のソース/ドレイン電極と、
を備えたジャンクションレス構造の半導体装置であって、
前記半導体層は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がn型不純物であることを特徴とする半導体装置。 - 半導体層上に電荷蓄積層と制御ゲートを積層した不揮発性メモリを形成した半導体装置であって、
前記電荷蓄積層及び前記制御ゲートの少なくとも一方はGeを主成分とするn型の多結晶半導体層であり、
前記多結晶半導体層は二種類以上の不純物を有しており、前記二種類以上の不純物の一種がカルコゲンの群から選択された元素であり、別の一種がn型不純物であることを特徴とする半導体装置。 - 前記カルコゲンの群はS,Se,又はTeであり、前記n型不純物はPであることを特徴とする、請求項1乃至4の何れかに記載の半導体装置。
- 前記多結晶半導体層は、絶縁膜上に形成されていることを特徴とする、請求項1乃至5の何れかに記載の半導体装置。
- 前記カルコゲンの群から選択された元素は、前記多結晶の粒界内部より粒界界面に多く有していることを特徴とする、請求項1乃至6の何れかに記載の半導体装置。
- Geを主成分とする多結晶又は非晶質の半導体層の少なくとも一部に、カルコゲンの群から選択された一種とn型不純物を導入する工程と、
前記半導体層に熱処理を施して、前記導入された不純物を活性化する工程と、
を含むことを特徴とする半導体装置の製造方法。 - Geを主成分とする多結晶又は非晶質の半導体層上の一部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクに前記半導体層の表面部に、カルコゲンの群から選択された元素とn型不純物を導入する工程と、
前記カルコゲン及び前記n型不純物の導入後に熱処理を施すことにより、n型不純物拡散層からなるソース/ドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記カルコゲンの群はS,Se,又はTeであり、前記n型不純物はPであることを特徴とする、請求項8又は9に記載の半導体装置の製造方法。
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