WO2013105331A1 - 半導体装置及びその製造方法 - Google Patents

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小池　正浩
雄一 上牟田
手塚　勉
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独立行政法人産業技術総合研究所
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Definitions

  • Embodiments described herein relate generally to a semiconductor device used in a low power consumption LSI and a manufacturing method thereof.
  • This may be a any metal (different work function metal), since the Fermi level E F is pinned (FLP) in the vicinity of the valence band E V of Ge, Schottky barrier (SBH) [phi] B is n This is because it is higher ( ⁇ E G ) than the type Ge and lower ( ⁇ 0 eV) than the p-type Ge.
  • Patent Document 1 It has been reported that if P (phosphorus) is introduced into the NiGe / Ge interface, the resistance of NiGe / nGe can be lowered (current value can be increased) and the resistance of NiGe / pGe can be increased (current value can be lowered) (non-current). Patent Document 1). It has also been reported that if S (sulfur) is introduced into the NiGe / Ge interface together with P, the resistance is further modulated (Non-Patent Document 2).
  • NiSi / Si P segregates at the NiS / Si interface, so it is possible to increase the concentration of P at the interface.
  • Non-patent Document 2 in NiGe / Ge, P does not segregate at a high concentration at the interface. Therefore, it was impossible to increase the concentration of P with a steep profile at the NiGe / Ge interface. This was the same even when S was introduced together with P.
  • the object of the present invention is that the contact resistance of the channel side Ge with respect to the metal S / D can be sufficiently low and the contact resistance of the substrate side Ge can be increased, which is suitable for realizing a metal S / D-Ge-MOSFET or the like.
  • a semiconductor device and a manufacturing method thereof are provided.
  • a semiconductor device includes a first conductivity type semiconductor substrate containing Ge as a main component, a pair of metal semiconductor compound layers spaced apart from a surface portion of the semiconductor substrate, and the semiconductor substrate.
  • a gate insulating film provided on a region sandwiched between the pair of metal semiconductor compound layers, and a gate electrode provided on the gate insulating film.
  • impurities an element selected from the chalcogen group and an element selected from the second conductivity type impurity group, are introduced.
  • a two-conductivity type impurity diffusion region is formed.
  • the concentration distribution of the second conductivity type impurity in the vicinity of the interface is a first region that changes sharply and gradually changes from the first region in order of separation from the interface toward the semiconductor substrate side. 2 region and a third region that changes more steeply than the second region.
  • the second conductivity type impurity can be segregated at a high concentration in the vicinity of the interface between the metal S / D and the first conductivity type semiconductor substrate, and the contact resistance of the channel side Ge to the metal S / D is sufficient. And the contact resistance of the substrate side Ge can be increased. Therefore, it is effective for realizing a metal S / D-Ge-MOSFET or the like.
  • FIG. 1 is a cross-sectional view showing a schematic configuration of a metal S / D-Ge-MOSFET according to a first embodiment.
  • FIG. 5 is a schematic diagram illustrating an impurity concentration profile of NiGe / Ge in which a high concentration n + layer is formed at an interface for explaining the first embodiment.
  • 6 is a cross-sectional view showing a manufacturing step of the metal S / D-Ge-MOSFET according to the first embodiment.
  • FIG. 6 is a cross-sectional view showing a manufacturing step of the metal S / D-Ge-MOSFET according to the first embodiment.
  • FIG. 6 is a cross-sectional view showing a manufacturing step of the metal S / D-Ge-MOSFET according to the first embodiment.
  • FIG. 6 is a cross-sectional view showing a manufacturing step of the metal S / D-Ge-MOSFET according to the first embodiment.
  • FIG. 1 It is a figure for demonstrating the principle of this invention, and is a figure which shows the impurity profile before and behind heat processing of S ion-implanted to Ge board
  • FIG. It is a figure for demonstrating the principle of this invention, and is a figure which shows the impurity profile before and behind heat processing of P ion-implanted to Ge board
  • FIG. 5 is a diagram illustrating an impurity concentration profile in a NiGe / Ge structure in which n-type impurities are introduced at a high concentration at an interface for explaining the principle of the present invention. It is a figure for demonstrating the principle of this invention, and is a figure which shows the impurity profile before and behind heat processing of Se ion-implanted to Ge board
  • FIG. 4 shows a concentration profile of S introduced into the Ge layer by ion implantation.
  • the horizontal axis in FIG. 4 is the depth, and the vertical axis is the concentration.
  • the broken line shows the profile before heat treatment, and the solid line shows the profile after heat treatment at 350 ° C. for 1 minute.
  • the concentration of S is higher in the vicinity of the projected range RP of the impurity profile of S after the heat treatment than before the heat treatment. This is presumably because the surface is made amorphous by ion implantation, and S is segregated at the interface between the amorphous and the crystal.
  • FIG. 5 is a TEM photograph of a Ge (100) substrate implanted with S ions and subjected to heat treatment at 350 ° C. for 1 minute. From this figure, it can be seen that the surface is amorphousized from the surface to the vicinity of the projected range RP of the impurity profile of S.
  • FIG. 6 shows a concentration profile of P introduced into the Ge layer by ion implantation.
  • the horizontal axis in FIG. 6 is the depth, and the vertical axis is the concentration.
  • the broken line shows the profile before heat treatment, and the solid line shows the profile after heat treatment.
  • the concentration of P is not increased in the vicinity of the projected range RP of the impurity profile of P after the heat treatment, but rather is lower than that before the heat treatment.
  • FIG. 7 shows the concentration profiles of S and P introduced into the Ge layer by ion implantation.
  • the horizontal axis in FIG. 7 is the depth, and the vertical axis is the concentration.
  • the broken line shows the profile before heat treatment, and the solid line shows the profile after heat treatment.
  • both the concentrations of S and P are higher in the vicinity of the projection range RP of the impurity profile after the heat treatment than before the heat treatment.
  • S, which is a chalcogen is contained at a lower concentration than P, which is an n-type impurity. That is, if this method is used differently from the usual case, a higher concentration impurity region can be formed after the heat treatment than before the heat treatment. In addition, this high concentration region can be controlled by the S implantation depth.
  • NiGe when NiGe is formed so that the interface position is in the high concentration region, the contact resistance is low for n-type (channel side) and high for p-type (substrate side). NiGe / Ge can be formed. Further, since S has an effect of repairing crystal defects, acceptor-like defects are reduced. As a result, the generation of holes is suppressed, so that increasing the concentration of both S and P also has the effect of increasing the electrical activation of P.
  • FIG. 9 shows an impurity profile in the Ge substrate into which Se and P are ion-implanted. As in the case of implanting S, P diffuses from the low concentration side to the high concentration side.
  • chalcogens may be used. For example, S, Se, and Te may be mixed.
  • the heat treatment temperature can be a temperature that does not diffuse to the substrate side, for example, 400 ° C. for P and S in Ge.
  • the introduced impurity profile preferably has a higher concentration of n-type or p-type impurities than chalcogen in all regions of the substrate.
  • the thickness of the NiGe substrate direction is preferably thinner. However, since the resistance increases even if it is too thin, it is preferably in the range of 5 to 50 nm.
  • the impurity profile has a first region A that changes sharply (decreases) from the NiGe region side, a second region B that changes more gently than the region A, and a steeper shape than the region B. It is desirable that the third regions C be changed (decreased) in this order. Further, from the NiGe region side, the concentration basically decreases in the first to third regions A, B, and C, but it does not necessarily decrease but increases in the second region B. good.
  • FIG. 1 is a sectional view showing a schematic configuration of a metal S / D-Ge-MOSFET according to the first embodiment.
  • reference numeral 10 denotes a p-Ge substrate, and a gate electrode 12 made of polycrystalline silicon or the like is formed on the surface of the substrate 10 via a gate insulating film 11 such as a silicon oxide film. Sidewall insulating films 13 are formed on both side surfaces of the gate electrode 12. NiGe source / drain regions (S / D regions) 14 are formed on the surface of the substrate 10 with the gate interposed therebetween.
  • an n-type channel 15 is formed under the gate electrode in the on state, and a current flows between the S / D regions 14.
  • the S / D region 14 has a NiGe / pGe junction to the substrate 10 and a NiGe / nGe junction to the channel 15.
  • n + -type Ge layer impurity diffusion region
  • FIG. 2 shows an ideal concentration distribution, which is actually as shown in FIG. 7.
  • the n-type impurity has a high concentration at the interface.
  • NiGe / nGe the SBH is lowered by the n + -Ge layer (mirror effect), and the potential width is narrowed. ) Increases.
  • the effective SBH is ⁇ 0.01 eV.
  • NiGe / pGe a barrier against holes is formed mainly by the n + -Ge layer and the pGe depletion layer, and the tunnel current is low and the Schottky current is also low.
  • 3A to 3C are cross-sectional views showing the manufacturing process of the metal S / D-Ge-MOSFET of this embodiment.
  • the gate electrode 12 is formed on the surface of the p-Ge substrate 10 via the gate insulating film 11. Specifically, after a silicon oxide film is formed on the surface of the substrate 10, a polysilicon film is deposited and processed into a gate pattern. Subsequently, sidewall insulating films 13 are formed on both side surfaces of the gate electrode 12. The sidewall insulating film 13 may be formed by, for example, etching back so that the silicon oxide film on the surface of the substrate and the gate electrode 12 is removed after a silicon oxide film is deposited on the entire surface.
  • the gate electrode 12 and the side wall insulating film 13 as a mask and introducing P and S into the surface portion of the substrate 10 by ion implantation, the portion to be the S / D region is non-exposed.
  • a crystalline layer 21 is formed.
  • the order of ion implantation of P and S may be any first.
  • the depth of ion implantation may be about the depth at which the NiGe layer is formed later.
  • annealing is performed to segregate P and S at the interface between the amorphous layer 21 and the substrate crystal, thereby forming an n + -type diffusion layer (impurity diffusion region).
  • the impurity concentration in the vicinity of the interface changes abruptly because the P and S concentrations in the vicinity of the interface are higher than those before annealing. Then, it has a region A that changes steeply as it moves away from the interface, a region B that changes more gently than region A, and a region C that changes more sharply than region B.
  • a NiGe layer 14 is formed by performing a heat treatment. At this time, the interface of the NiGe layer 14 on the substrate side is made to substantially coincide with the interface of the amorphous layer 21. That is, the interface of the NiGe layer 14 is adjusted to a region where P and S are highly concentrated. Thereafter, the unreacted Ni film 22 is removed to obtain the structure shown in FIG.
  • the Ge-MOSFET is completed by depositing an interlayer insulating film or the like (not shown) and forming a contact plug.
  • the phenomenon that the impurity concentration becomes higher than before the heat treatment is utilized.
  • a high concentration n + -Ge layer can be formed at the interface. This effectively increases the Schottky current in NiGe / nGe. Further, with NiGe / pGe, the tunnel current can be lowered and the Schottky current can also be lowered.
  • P can be segregated at a high concentration in the vicinity of the NiGe / Ge interface, and NiGe / Ge having a low contact resistance with respect to the n-type and a high resistance with respect to the p-type can be formed. Therefore, it is effective for realizing a metal S / D-Ge-MOSFET or the like. Further, by introducing S in addition to P, an effect of increasing the electrical activation of P can be obtained.
  • S is used as a chalcogen
  • the present invention is not limited to this, and Se or Te can also be used.
  • the n-type impurity is not limited to P, and As or Sb can be used.
  • the impurity introduced by ion implantation or the like is not necessarily limited to the n-type impurity, and B or In which are p-type impurities can also be used.
  • a high-concentration p-type impurity diffusion layer can be formed between NiGe, the p-type channel, and the n-type substrate.
  • the contact resistance of p-type Ge with respect to the metal S / D can be made sufficiently low, and the contact resistance of n-type Ge can be made high.
  • the metal element for forming the metal semiconductor compound layer is not limited to Ni, and Co, Pd, Pt, or a mixture thereof can also be used.
  • the substrate on which the element is formed is not necessarily limited to the Ge substrate, and any substrate having Ge as a main component may be used.
  • the semiconductor layer is not limited to a bulk substrate, and may be a semiconductor layer mainly composed of Ge formed on an insulating film.
  • the manufacturing process shown in FIGS. 3A to 3C is an example, and can be changed as appropriate.
  • the gate portion can be formed after the S / D region is formed instead of being formed before the S / D region.
  • the thickness, material, and the like of the gate insulating film, the gate electrode, and the gate sidewall insulating film can be changed as appropriate according to specifications.
  • the material of the gate insulating film is not limited to a silicon oxide film, and a high dielectric film can also be used.
  • the material of the gate electrode is not limited to polysilicon, and a metal electrode can also be used.

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Abstract

　低消費電力ＬＳＩに利用される半導体装置であって、Ｇｅを主成分とする第１導電型の半導体基板（10）と、基板（10）の表面部に離間して設けられた一対の金属半導体化合物層（14）と、基板（10）の金属半導体化合物層（14）により挟まれた領域上にゲート絶縁膜（11）を介して設けられたゲート電極（12）とを備えている。化合物層（14）と基板（10）との界面付近に、カルコゲン元素と、第２導電型不純物元素との少なくとも二種の不純物が導入された第２導電型の不純物拡散領域が形成されている。界面付近の第２導電型不純物の濃度分布は、界面から基板（10）側に離れる順に、急峻に変化する第１の領域と、なだらかに変化する第２の領域と、急峻に変化する第３の領域とを有する。

Description

半導体装置及びその製造方法
　本発明の実施形態は、低消費電力ＬＳＩに利用される半導体装置及びその製造方法に関する。
　近年、次世代半導体デバイスとして、チャネルにＧｅを用い、ソース／ドレイン領域にＮｉＧｅ等の金属材料を用いた、メタルＳ／Ｄ－Ｇｅ－ＭＯＳＦＥＴが開発されている。この種のメタルＳ／Ｄ－Ｇｅ－ＭＯＳＦＥＴ開発においては、低コンタクト抵抗のＮｉＧｅ／ｎＧｅと高抵抗のＮｉＧｅ／ｐＧｅが形成できない、という問題がある。これは、どのような金属（異なる仕事関数の金属）であっても、フェルミレベルＥF がＧｅの価電子帯ＥV 付近にピンニング（ＦＬＰ）されるため、ショットキーバリア（ＳＢＨ）φＢがｎ型Ｇｅに対して高く（～ＥG ）、ｐ型Ｇｅに対して低く（～０ｅＶ）なるからである。
　Ｐ（燐）をＮｉＧｅ／Ｇｅ界面に導入すれば、ＮｉＧｅ／ｎＧｅの抵抗を低く（電流値を高く）でき、ＮｉＧｅ／ｐＧｅの抵抗を高く（電流値を低く）できることが報告されている（非特許文献１）。また、Ｐと共にＳ（硫黄）をＮｉＧｅ／Ｇｅ界面に導入すれば、更に抵抗を変調する効果があることも報告されている（非特許文献２）。
　しかし、これらの方法でも、十分な効果は得られていないのが現状である。これは、次の理由による。即ち、ＮｉＳｉ／Ｓｉでは、ＰはＮｉＳ／Ｓｉ界面に偏析するため、界面にＰを高濃度化することが可能である。ところが、（非特許文献２）にも報告されているように、ＮｉＧｅ／ＧｅではＰは界面に高濃度には偏析しない。それ故、ＮｉＧｅ／Ｇｅ界面ではＰを急峻なプロファイルで高濃度化することができなかった。このことは、ＳをＰと共に導入しても同じであった。
T. Nishimura et al, Appl. Phys. Express, 2, 021202 (2009) M. Koike et al., Appl. Phys. Express, 4, 021301 (2011)
　本発明の目的は、メタルＳ／Ｄに対するチャネル側Ｇｅのコンタクト抵抗を十分に低く、且つ基板側Ｇｅのコンタクト抵抗を高くすることができ、メタルＳ／Ｄ－Ｇｅ－ＭＯＳＦＥＴ等の実現に適した半導体装置及びその製造方法を提供することである。
　本発明の一実施形態の半導体装置は、Ｇｅを主成分とする第１導電型の半導体基板と、前記半導体基板の表面部に離間して設けられた一対の金属半導体化合物層と、前記半導体基板の前記一対の金属半導体化合物層により挟まれた領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極とを備えている。前記金属半導体化合物層と前記半導体基板との界面付近に、カルコゲンの群から選択された元素と、第２導電型の不純物の群から選択された元素との少なくとも二種の不純物が導入された第２導電型の不純物拡散領域が形成されている。そして、前記界面付近の前記第２導電型不純物の濃度分布は、前記界面から前記半導体基板側に離れる順に、急峻に変化する第１の領域と、前記第１の領域よりもなだらかに変化する第２の領域と、前記第２の領域よりも急峻に変化する第３の領域とを有している。
　本発明によれば、メタルＳ／Ｄと第１導電型半導体基板との界面付近に第２導電型不純物を高濃度に偏析させることができ、メタルＳ／Ｄに対するチャネル側Ｇｅのコンタクト抵抗を十分に低く、且つ基板側Ｇｅのコンタクト抵抗を高くすることができる。従って、メタルＳ／Ｄ－Ｇｅ－ＭＯＳＦＥＴ等の実現に有効である。
第１の実施形態に係わるメタルＳ／Ｄ－Ｇｅ－ＭＯＳＦＥＴの概略構成を示す断面図である。 第１の実施形態を説明するためのもので、界面に高濃度ｎ+ 層を形成したＮｉＧｅ／Ｇｅの不純物濃度プロファイルを示す模式図である。 第１の実施形態に係わるメタルＳ／Ｄ－Ｇｅ－ＭＯＳＦＥＴの製造工程を示す断面図である。 第１の実施形態に係わるメタルＳ／Ｄ－Ｇｅ－ＭＯＳＦＥＴの製造工程を示す断面図である。 第１の実施形態に係わるメタルＳ／Ｄ－Ｇｅ－ＭＯＳＦＥＴの製造工程を示す断面図である。 本発明の原理を説明するためのもので、Ｇｅ基板にイオン注入したＳの熱処理前後の不純物プロファイルを示す図である。 本発明の原理を説明するためのもので、Ｓをイオン注入されたＧｅ基板の断面を示す顕微鏡写真である。 本発明の原理を説明するためのもので、Ｇｅ基板にイオン注入したＰの熱処理前後の不純物プロファイルを示す図である。 本発明の原理を説明するためのもので、Ｇｅ基板にイオン注入したＳとＰの熱処理前後の不純物プロファイルを示す図である。 本発明の原理を説明するためのもので、界面に高濃度にｎ型不純物を導入したＮｉＧｅ／Ｇｅ構造における不純物濃度プロファイルを示す図である。 本発明の原理を説明するためのもので、Ｇｅ基板にイオン注入したＳｅの熱処理前後の不純物プロファイルを示す図である。
　実施形態を説明する前に、本発明の基本原理について説明する。
　本発明者らの検討の結果、Ｇｅにカルコゲンの一種であるＳをイオン注入しアニールすると、Ｓの不純物プロファイルの投影飛程ＲＰ付近でＳが低濃度側から高濃度側に異常拡散することが見出された。
　図４に、Ｇｅ層にイオン注入により導入したＳの濃度プロファイルを示す。図４中の横軸は深さ、縦軸は濃度である。破線は熱処理前のプロファイルを示し、実線は３５０℃，１分の熱処理後のプロファイルを示している。この図４から分かるように、熱処理前に比べ熱処理後で、Ｓの不純物プロファイルの投影飛程ＲＰ付近でＳの濃度が高くなっている。これは、イオン注入によって表面がアモルファス化され、アモルファスと結晶の界面にＳが偏析するためと考えられる。
　なお、Ｇｅ基板へのＳのイオン注入により基板表面がアモルファス化するのは、本発明者らの実験により確認されている。図５は、Ｓイオンを注入し、３５０℃，１分の熱処理を施したＧｅ（１００）基板のＴＥＭ写真である。この図から、表面からＳの不純物プロファイルの投影飛程ＲＰ付近までアモルファス化しているのが分かる。
　このような現象は、Ｐのみでは起こらない。図６に、Ｇｅ層にイオン注入により導入したＰの濃度プロファイルを示す。図６中の横軸は深さ、縦軸は濃度である。破線は熱処理前のプロファイルを示し、実線は熱処理後のプロファイルを示している。図６から分かるように、熱処理前に比べ熱処理後で、Ｐの不純物プロファイルの投影飛程ＲＰ付近でＰの濃度は高くなってはおらず、どちらかというと低くなっている。
　しかし、ＳとＰを混ぜると、Ｐも異常拡散すると云う特異な現象が見られた。図７に、Ｇｅ層にイオン注入により導入したＳ，Ｐの濃度プロファイルを示す。図７中の横軸は深さ、縦軸は濃度である。破線は熱処理前のプロファイルを示し、実線は熱処理後のプロファイルを示している。図７から分かるように、熱処理前に比べ熱処理後で、不純物プロファイルの投影飛程ＲＰ付近でＳ，Ｐの濃度が共に高くなっている。さらに、カルコゲンであるＳはｎ型不純物であるＰよりも少ない濃度で含まれている。つまり、通常とは異なり本方法を用いれば、熱処理前よりも熱処理後に高濃度の不純物領域が形成可能である。また、この高濃度になる領域はＳの注入深さによって制御できる。
　そして、図８に示すように、高濃度領域に界面位置が来るようにＮｉＧｅを形成すれば、コンタクト抵抗がｎ型（チャネル側）に対して低く、ｐ型（基板側）に対しては高いＮｉＧｅ／Ｇｅが形成できることになる。また、Ｓは結晶の欠陥を修復する効果があるため、アクセプターライクな欠陥を減らす。その結果、ホール生成が抑えられるため、ＳとＰ共に高濃度にすることによって、Ｐの電気的活性化を高める効果もある。
　また、他のカルコゲンであるＳｅやＴｅを導入してもＳと同様の効果があることが分かった。図９は、ＳｅとＰをイオン注入したＧｅ基板における不純物プロファイルであるが、Ｓを注入した場合と同様に、Ｐが低濃度側から高濃度側に拡散している。カルコゲンは一種類以上でも良く、例えば、Ｓ，Ｓｅ，Ｔｅを混在させても良い。
　熱処理温度は基板側に拡散しない温度、例えば、Ｇｅ中ＰとＳでは４００℃で可能である。導入した不純物のプロファイルは、基板の全ての領域においてカルコゲンよりも、ｎ型或いはｐ型不純物の濃度が高いことが望ましい。ＮｉＧｅの基板方向の厚さは、薄い方が好ましい。但し、薄すぎても抵抗が高くなるため、５～５０ｎｍの範囲にあることが望ましい。
　不純物プロファイルは、前記図８に示すように、ＮｉＧｅ領域の側から急峻に変化（低下）する第１の領域Ａと、領域Ａよりなだらかに変化する第２の領域Ｂと、領域Ｂより急峻に変化（低下）する第３の領域Ｃの順に設けられていることが望ましい。また、ＮｉＧｅ領域の側から、第１～第３の領域Ａ，Ｂ，Ｃでは基本的には濃度が減少しているが、第２の領域Ｂでは必ずしも減少するのではなく増大していても良い。
　以下、実施形態の半導体装置を、図面を参照して説明する。
　（第１の実施形態）
　図１は、第１の実施形態に係わるメタルＳ／Ｄ－Ｇｅ－ＭＯＳＦＥＴの概略構成を示す断面図である。
　図中の１０はｐ－Ｇｅ基板であり、この基板１０の表面部にシリコン酸化膜等のゲート絶縁膜１１を介して、多結晶シリコン等のゲート電極１２が形成されている。ゲート電極１２の両側面には側壁絶縁膜１３が形成されている。ゲート部を挟んで基板１０の表面部には、ＮｉＧｅのソース／ドレイン領域（Ｓ／Ｄ領域）１４が形成されている。
　このメタルＳ／Ｄ－Ｇｅ－ＭＯＳＦＥＴにおいては、オン状態でゲート電極下にｎ型のチャネル１５が形成され、Ｓ／Ｄ領域１４間に電流が流れる。このとき、Ｓ／Ｄ領域１４は基板１０に対してＮｉＧｅ／ｐＧｅの接合を有し、チャネル１５に対してＮｉＧｅ／ｎＧｅの接合を有することになる。
　Ｓ／Ｄ領域１４となるＮｉＧｅとＧｅ基板１０及びチャネル１５との界面には、後述するようにＰとＳがイオン注入により導入され、アニールにより偏析されている。これにより、図２に示すように、界面に高濃度のｎ+ 型Ｇｅ層（不純物拡散領域）が形成されている。即ち、ＮｉＧｅ層１４とｐ－Ｇｅ基板１０及びｎ－Ｇｅチャネル１５との界面付近にｎ+ 型Ｇｅ層が形成され、特に界面でｎ型不純物の濃度が高く（例えば、～１０19ｃｍ-3）なっている。
　なお、図２は理想的な濃度分布であり、実際には前記図７に示すようになっているが、界面でｎ型不純物が高濃度になっていることには変わりない。
　このような構成であれば、ＮｉＧｅ／ｎＧｅでは、ｎ+－Ｇｅ層によってＳＢＨが低くなり（鏡像効果）、またポテンシャル幅が狭くなるので、ショットキー電流より電流（Thermionic-field emission current 或いはトンネル電流）が増大する。実効的なＳＢＨは＜０．０１ｅＶである。一方、ＮｉＧｅ／ｐＧｅでは、主にｎ+ －Ｇｅ層とｐＧｅの空乏層によってホールに対するバリアが形成され、トンネル電流は低く、ショットキー電流も低くなる。
　図３Ａ～３Ｃは、本実施形態のメタルＳ／Ｄ－Ｇｅ－ＭＯＳＦＥＴの製造工程を示す断面図である。
　まず、図３Ａに示すように、ｐ－Ｇｅ基板１０の表面上に、ゲート絶縁膜１１を介してゲート電極１２を形成する。具体的には、基板１０の表面上にシリコン酸化膜を形成した後にポリシリコン膜を堆積し、これらをゲートパターンに加工する。続いて、ゲート電極１２の両側面に側壁絶縁膜１３を形成する。側壁絶縁膜１３の形成は、例えば全面にシリコン酸化膜を堆積した後に、基板表面及びゲート電極１２の表面上のシリコン酸化膜が除去されるようにエッチバックすればよい。
　次いで、図３Ｂに示すように、ゲート電極１２及び側壁絶縁膜１３をマスクに用い、基板１０の表面部にイオン注入によりＰとＳを導入することにより、Ｓ／Ｄ領域とすべき部分を非晶質層２１にする。ここで、Ｐ，Ｓのイオン注入の順序は何れを先にしても良い。さらに、イオン注入する深さは、後にＮｉＧｅ層を形成する深さ程度にすればよい。
　次いで、アニール処理を施すことにより、非晶質層２１と基板結晶との界面にＰとＳを偏析させ、これによりｎ+ 型拡散層（不純物拡散領域）を形成する。このとき、界面付近の不純物濃度は前記図７に示すように、界面付近でＰ，Ｓの濃度がアニール前よりも高くなり、急峻に変化する。そして、界面から離れるに伴って急峻に変化する領域Ａと、領域Ａよりなだらかに変化する領域Ｂと、領域Ｂより急峻に変化する領域Ｃを有することになる。
　次いで、図３Ｃに示すように、基板１０の表面上にＮｉ膜２２を堆積した後、熱処理を施すことにより、ＮｉＧｅ層１４を形成する。このとき、基板側のＮｉＧｅ層１４の界面が非晶質層２１の界面と略一致するようにする。即ち、ＮｉＧｅ層１４の界面をＰ，Ｓが高濃度となる領域に合わせる。その後、未反応のＮｉ膜２２を除去することにより前記図１に示す構造が得られる。
　これ以降は、図示しない層間絶縁膜等の堆積、及びコンタクトプラグの形成によりＧｅ－ＭＯＳＦＥＴが完成することになる。
　このように本実施形態では、ＮｉＧｅ／Ｇｅの界面付近にｎ型不純物としてのＰとカルコゲンとしてのＳを導入することで、熱処理前よりも不純物濃度が高くなる現象を利用して、ＮｉＧｅ／Ｇｅ界面に高濃度ｎ+－Ｇｅ層を形成することができる。これにより、ＮｉＧｅ／ｎＧｅでは、実効的にショットキー電流を増大させることができる。さらに、ＮｉＧｅ／ｐＧｅでは、トンネル電流を低く、ショットキー電流も低くすることができる。
　即ち、ＮｉＧｅ／Ｇｅの界面付近にＰを高濃度に偏析させることができ、コンタクト抵抗がｎ型に対して低く、ｐ型に対しては高い抵抗のＮｉＧｅ／Ｇｅを形成することができる。従って、メタルＳ／Ｄ－Ｇｅ－ＭＯＳＦＥＴ等の実現に有効である。また、Ｐに加えてＳを導入することにより、Ｐの電気的活性化を高める効果も得られる。
　（変形例）
　なお、本発明は上述した各実施形態に限定されるものではない。
　実施形態では、カルコゲンとしてＳを用いた例を説明したが、これに限らずＳｅやＴｅを用いることも可能である。さらに、ｎ型不純物もＰに限るものでなく、ＡｓやＳｂを用いることも可能である。
　また、イオン注入等により導入する不純物は、必ずしもｎ型不純物に限らず、ｐ型不純物であるＢやＩｎを用いることも可能である。例えば、ｎ型Ｇｅ基板を用いてＳ／Ｄ領域にｐ型不純物を導入することにより、ＮｉＧｅとｐ型チャネル及びｎ型基板との間に高濃度のｐ型不純物拡散層を形成することができる。この場合、メタルＳ／Ｄに対するｐ型Ｇｅのコンタクト抵抗を十分に低く、且つｎ型Ｇｅのコンタクト抵抗を高くすることが可能となる。
　金属半導体化合物層を形成するための金属元素はＮｉに限るものではなく、Ｃｏ，Ｐｄ，Ｐｔやそれらを混ぜ合わせたものを用いることも可能である。また、素子を形成する基板は必ずしもＧｅ基板に限るものではなく、Ｇｅを主成分とするものであればよい。さらに、バルク基板に限るものではなく、絶縁膜上に形成されたＧｅを主成分とする半導体層であっても良い。
　また、前記図３Ａ～３Ｃに示した製造プロセスは一例であり、適宜変更可能である。例えば、ゲート部はＳ／Ｄ領域の前に形成するのではなく、Ｓ／Ｄ領域を形成した後に形成することも可能である。また、ゲート絶縁膜、ゲート電極、及びゲート側壁絶縁膜の膜厚や材料等は仕様に応じて適宜変更可能である。例えば、ゲート絶縁膜の材料としては、シリコン酸化膜に限らず高誘電体膜を用いることもできる。さらに、ゲート電極の材料としては、ポリシリコンに限らず金属電極を用いることも可能である。
　本発明の幾つかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
　１０…ｐ－Ｇｅ基板（半導体基板）
　１１…ゲート絶縁膜
　１２…ゲート電極
　１３…側壁絶縁膜
　１４…ＮｉＧｅ層（Ｓ／Ｄ領域）
　１５…ｎ型チャネル
　２１…非晶質層
　２２…Ｎｉ層（金属膜）

Claims (9)

  1. 　Ｇｅを主成分とする第１導電型の半導体基板と、
    　前記半導体基板の表面部に離間して設けられた一対の金属半導体化合物層と、
    　前記半導体基板の前記一対の金属半導体化合物層により挟まれた領域上に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたゲート電極と、
    　を備え、
    　前記金属半導体化合物層と前記半導体基板との界面付近に、カルコゲンの群から選択された元素と、第２導電型の不純物の群から選択された元素との少なくとも二種の不純物が導入された第２導電型の不純物拡散領域が形成され、
    　前記界面付近の前記第２導電型不純物の濃度分布は、前記界面から前記半導体基板側に離れる順に、急峻に変化する第１の領域と、前記第１の領域よりもなだらかに変化する第２の領域と、前記第２の領域よりも急峻に変化する第３の領域とを有することを特徴とする半導体装置。
  2. 　Ｇｅを主成分とするｐ型の半導体基板と、
    　前記半導体基板の表面部に離間して設けられた一対の金属半導体化合物層と、
    　前記半導体基板の前記一対の金属半導体化合物層により挟まれた領域上に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたゲート電極と、
    　を備え、
    　前記金属半導体化合物層と前記半導体基板との界面付近に、カルコゲンの群から選択された元素と、ｎ型不純物の群から選択された元素との少なくとも二種の不純物が導入されたｎ型の不純物拡散領域が形成され、
    　前記界面付近の前記ｎ型不純物の濃度分布は、前記界面から前記半導体基板側に離れる順に、急峻に低下する第１の領域と、前記第１の領域よりもなだらかに変化する第２の領域と、前記第２の領域よりも急峻に低下する第３の領域とを有することを特徴とする半導体装置。
  3. 　前記金属半導体化合物層はＮｉＧｅ層であり、前記カルコゲンの群から選択された元素はＳであり、前記ｎ型不純物はＰであることを特徴とする請求項２に記載の半導体装置。
  4. 　Ｇｅを主成分とするｎ型の半導体基板と、
    　前記半導体基板の表面部に離間して設けられた一対の金属半導体化合物層と、
    　前記半導体基板の前記一対の金属半導体化合物層により挟まれた領域上に設けられたゲート絶縁膜と、
    　前記ゲート絶縁膜上に設けられたゲート電極と、
    　を備え、
    　前記金属半導体化合物層と前記半導体基板との界面付近に、カルコゲンの群から選択された元素と、ｐ型の不純物の群から選択された元素との少なくとも二種の不純物が導入されたｐ型の不純物拡散領域が形成され、
    　前記界面付近の前記ｐ型不純物の濃度分布は、前記界面から前記半導体基板側に離れる順に、急峻に低下する第１の領域と、前記第１の領域よりもなだらかに変化する第２の領域と、前記第２の領域よりも急峻に低下する第３の領域とを有することを特徴とする半導体装置。
  5. 　Ｇｅを主成分とする第１導電型の半導体基板の表面部に、ソース／ドレイン領域となる金属半導体化合物層を有する半導体装置の製造方法であって、
    　前記ソース／ドレイン領域に、カルコゲンの群から選択された元素と、第２導電型の不純物の群から選択された元素との少なくとも二種の不純物を導入する工程と、
    　熱処理を施すことにより、前記金属半導体化合物層と前記半導体基板との界面付近の第２導電型不純物の濃度を熱処理前よりも高める工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  6. 　Ｇｅを主成分とする第１導電型半導体基板の表面部に、ソース／ドレイン領域とすべき領域に合わせて、カルコゲンの群から選択された元素と第２導電型不純物を導入する工程と、
    　前記カルコゲン及び不純物の導入後に熱処理を施すことにより、前記ソース／ドレイン領域と前記半導体基板との間に第２導電型不純物の拡散領域を形成する工程と、
    　前記半導体基板のソース／ドレイン領域上に金属膜を形成する工程と、
    　前記金属膜の形成後に熱処理を施すことにより、前記ソース／ドレイン領域に前記金属半導体化合物層を形成する工程と、
    　を含み、
    　前記金属半導体化合物層と前記半導体基板との界面付近の第２導電型不純物の濃度が、前記不純物拡散領域又は前記金属半導体化合物層を形成するための熱処理前よりも高められていることを特徴とする半導体装置の製造方法。
  7. 　前記不純物拡散領域を形成する工程と前記金属半導体化合物層を形成する工程とが、一つの熱処理によって同時に行われることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 　Ｇｅを主成分とするｐ型の半導体基板の表面部に、ソース／ドレイン領域とすべき領域に合わせて、カルコゲンの群から選択された元素とｎ型不純物を導入することにより非晶質層を形成する工程と、
    　熱処理を施すことにより、前記非晶質層と前記半導体基板との界面付近に、ｎ型の不純物拡散領域を形成し、且つ前記界面側のｎ型不純物濃度を熱処理前よりも高くする工程と、
    　前記非晶質層の表面上に金属膜を堆積する工程と、
    　熱処理を施すことにより、前記金属膜を前記非晶質層と反応させて、前記半導体基板側の界面が前記ｎ型不純物濃度の高くなった領域に合うように、金属半導体化合物層を形成する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
  9. 　前記金属膜としてＮｉを用い、前記カルコゲンの群から選択された元素としてＳを用い、前記ｎ型不純物としてＰを用いたことを特徴とする請求項８に記載の半導体装置の製造方法。
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