TW201330272A - 半導體裝置及其製造方法 - Google Patents
半導體裝置及其製造方法 Download PDFInfo
- Publication number
- TW201330272A TW201330272A TW101143675A TW101143675A TW201330272A TW 201330272 A TW201330272 A TW 201330272A TW 101143675 A TW101143675 A TW 101143675A TW 101143675 A TW101143675 A TW 101143675A TW 201330272 A TW201330272 A TW 201330272A
- Authority
- TW
- Taiwan
- Prior art keywords
- region
- semiconductor substrate
- type impurity
- interface
- metal
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 74
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000000034 method Methods 0.000 title claims description 6
- 239000012535 impurity Substances 0.000 claims abstract description 78
- 239000000758 substrate Substances 0.000 claims abstract description 78
- 229910052751 metal Inorganic materials 0.000 claims abstract description 53
- 239000002184 metal Substances 0.000 claims abstract description 53
- 238000009826 distribution Methods 0.000 claims abstract description 38
- 150000001875 compounds Chemical class 0.000 claims abstract description 24
- 150000001787 chalcogens Chemical class 0.000 claims abstract description 12
- 229910052798 chalcogen Inorganic materials 0.000 claims abstract description 9
- 229910006137 NiGe Inorganic materials 0.000 claims description 39
- 238000010438 heat treatment Methods 0.000 claims description 33
- 238000009792 diffusion process Methods 0.000 claims description 17
- 230000008859 change Effects 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 30
- 229910052698 phosphorus Inorganic materials 0.000 description 16
- 229910052717 sulfur Inorganic materials 0.000 description 15
- 108091006146 Channels Proteins 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 6
- WOCIAKWEIIZHES-UHFFFAOYSA-N ruthenium(iv) oxide Chemical compound O=[Ru]=O WOCIAKWEIIZHES-UHFFFAOYSA-N 0.000 description 6
- 238000009413 insulation Methods 0.000 description 4
- 229910052711 selenium Inorganic materials 0.000 description 4
- 238000000137 annealing Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052714 tellurium Inorganic materials 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 229910005883 NiSi Inorganic materials 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium dioxide Chemical compound O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 125000004354 sulfur functional group Chemical group 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229940119177 germanium dioxide Drugs 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66643—Lateral single gate silicon transistors with source or drain regions formed by a Schottky barrier or a conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
一種用於低消耗電力LSI之半導體裝置，包含：第一導電型半導體基板，係以Ge為主成分；一對金屬半導體化合物層，係分隔設置在基板之表面部；及，閘極電極，係隔著閘極絕緣膜而設置在基板之被金屬半導體化合物層包夾之區域上。且在化合物層與基板之界面附近形成有第二導電型不純物擴散區域，該第二導電型不純物擴散區域係導入硫族元素及第二導電型不純物元素之至少兩種不純物。並且界面附近之第二導電型不純物之濃度分布，係依由界面遠離基板側之順序，具有陡峭地變化之第一區域，平緩地變化之第二區域，及陡峭地變化之第三區域。
Description
本發明之實施形態係有關於一種用於低消耗電力LSI之半導體裝置及其製造方法。
近年來，已開發出將Ge用於通道且將NiGe等金屬材料用於源極/汲極之金屬S/D-Ge-MOSFET，作為次世代半導體元件。在開發該金屬S/D-Ge-MOSFET時，有無法形成低接觸電阻之NiGe/nGe與高電阻NiGe/pGe的問題。這是因為即使是如此之金屬(不同功函數之金屬)，費米能階EF釘扎(FLP)在Ge之價電子帶附近，故肖特基(Schottky)障壁(SBH)ΦB對n型Ge變高(~EG)，而對p型Ge則變低(~eV)。
目前已有如果將P(磷)導入NiGe/Ge界面，則可降低NiGe/nGe之電阻(提高電流值)，且可提高NiGe/pGe之電阻(降低電流值)的報告(非專利文獻1)。又，亦有如果將P與S(硫)一起導入NiGe/Ge界面，則有進一步調變電阻之效果的報告(非專利文獻2)。
但是，現狀是即使是該等方法，亦無法得到足夠之效果。其原因如下。在NiSi/Si中，由於P在NiSi/Si界面上偏析，故會使P在界面上高濃度化。但是，亦如在(非專利文獻2)中所報告地，在NiGe/Ge中P未以高濃度偏析在界面上。因此，在NiGe/Ge界面無法以陡峭之分布使P高濃度化。即使
將S與P一起導入，這情形亦相同。
非專利文獻1：T. Nishimura等人，Appl. Phys. Express, 2, 021202(2009)
非專利文獻2：M. Koike等人，Appl. Phys. Express, 4, 021301(2011)
本發明之目的在於提供一種充分地降低通道側Ge對金屬S/D之接觸電阻，且可提高基板側Ge之接觸電阻，適合實現金屬S/D-Ge-MOSFET等的半導體裝置及其製造方法。
本發明之一實施形態的半導體裝置包含：第一導電型半導體基板，係以Ge為主成分；一對金屬半導體化合物層，係分隔設置在前述半導體基板之表面部；閘極絕緣膜，係設置在前述半導體基板之被前述一對金屬半導體化合物層包夾之區域上；及，閘極電極，係設置在前述閘極絕緣膜上。且在前述金屬半導體化合物層與前述半導體基板之界面附近形成有第二導電型不純物擴散區域，該第二導電型不純物擴散區域係導入下述之至少兩種不純物：選自於硫族之群組之元素、及選自於第二導電型不純物之群組之元素。又，前述界面附近之前述第二導電型不純物之濃度分
布，係依由前述界面遠離前述半導體基板側之順序，具有陡峭地變化之第一區域，比前述第一區域更平緩地變化之第二區域，及比前述第二區域更陡峭地變化之第三區域。
依據本發明，可使第二導電型不純物以高濃度偏析在金屬S/D與第一導電型半導體基板之界面附近，且可充分地降低通道側Ge對金屬S/D之接觸電阻，且可提高基板側Ge之接觸電阻。因此，有效地實現金屬S/D-Ge-MOSFET等。
圖1是顯示第一實施形態之金屬S/D-Ge-MOSFET之概略構成的截面圖。
圖2是用以說明第一實施形態，且顯示在界面形成有高濃度n+層之NiGe/Ge之不純物濃度分布的示意圖。
圖3A是顯示第一實施形態之金屬S/D-Ge-MOSFET之製造步驟的截面圖。
圖3B是顯示第一實施形態之金屬S/D-Ge-MOSFET之製造步驟的截面圖。
圖3C是顯示第一實施形態之金屬S/D-Ge-MOSFET之製造步驟的截面圖。
圖4是用以說明本發明之原理，且顯示在Ge基板已離子植入S之熱處理前後之不純物分布的圖。
圖5是用以說明本發明之原理，且顯示經離子植入S之Ge基板之截面的顯微鏡照片。
圖6是用以說明本發明之原理，且顯示在Ge基板已離子
植入P之熱處理前後之不純物分布的圖。
圖7是用以說明本發明之原理，且顯示在Ge基板已離子植入S與P之熱處理前後之不純物分布的圖。
圖8是用以說明本發明之原理，且顯示在界面經以高濃度導入n型不純物之NiGe/Ge構造之不純物分布的圖。
圖9是用以說明本發明之原理，且顯示在Ge基板已離子植入Se之熱處理前後之不純物分布的圖。
在說明實施形態之前，先說明本發明之基本原理。
發明人等檢討之結果發現如果在Ge中離子植入硫族之一種的S且退火，則在S之不純物分布之投影射程RP附近S由低濃度側異常擴散至高濃度側。
在圖4中，顯示藉由離子植入Ge層導入之S的濃度分布。圖4中之橫軸為深度，且縱軸為濃度。虛線顯示熱處理前之分布，且實線顯示350℃、1分鐘之熱處理後之分布。如由該圖4可知，與熱處理前比較，在熱處理後，在S之不純物分布之投影射程RP附近S之濃度變高。這考慮是因為表面因離子植入而非晶質化，且S在非晶質與結晶之界面偏析的緣故。
又，基板表面藉由S離子植入Ge基板非晶質化係藉發明人之實驗確認。圖5是植入S離子，且實施350℃、1分鐘之熱處理之Ge(100)基板的TEM照片。由該圖可知，由表面至S之不純物分布之投影射程RP附近非晶質化。
如此之現象在只有P時不會發生。圖6中顯示藉由離子植入Ge層導入之P的濃度分布。圖6中之橫軸為深度，且縱軸為濃度。虛線顯示熱處理前之分布，且實線顯示熱處理後之分布。如由圖6可知，與熱處理前比較，在熱處理後，在P之不純物分布之投影射程RP附近P之濃度沒有變高，且比較起來還變低。
但是，混合S與P時，發現P亦異常擴散之特異現象。在圖7中，顯示藉由離子植入Ge層導入之S、P的濃度分布。圖7中之橫軸為深度，且縱軸為濃度。虛線顯示熱處理前之分布，且實線顯示熱處理後之分布。如由該圖7可知，與熱處理前比較，在熱處理後，在不純物分布之投影射程RP附近S、P之濃度共同地變高。又，硫族之S含有比n型不純物之P少的濃度。即，如果與通常不同且使用本方法，則熱處理後比熱處理前更可形成高濃度之不純物區域。又，該成為高濃度之區域可藉由S之植入深度控制。
又，如圖8所示，如果以界面位置來到高濃度區域之方式形成NiGe，則形成接觸電阻對n型(通道側)為低，且對p型(基板側)為高之NiGe/Ge。又，由於S具有修復結晶缺陷之效果，故減少如受體之缺陷。結果，抑制電洞產生，因此亦有藉由使S與P共同為高濃度，提高P之電氣活性化的效果。
又，由此可知導入其他硫族之Se或Te亦有同樣之效果。圖9是在離子植入Se與P之Ge基板中之不純物分布，但是與植入S時同樣地，P由低濃度側擴散至高濃度側。硫族
可為一種以上，例如，亦可混合S、Se、Te。
熱處理溫度為未擴散至基板側之溫度，例如，在Ge中為P與S時可為400℃。導入之不純物分布宜在基板之全部區域中，n型或p型不純物之濃度比硫族高。NiGe之基板方向的厚度宜比較薄。但是，由於過薄電阻亦會變高，故宜在5至50nm之範圍內。
不純物分布宜依序具有，如圖8所示，由NiGe區域側陡峭地變化(降低)之第一區域A、比區域A平緩地變化之第二區域B及比區域G陡峭地變化(降低)之第三區域C。又，在第一至第三區域A、B、C中，基本上濃度由NiGe區域側減少，但是在第二區域B中不一定減少，亦可增加。
以下，參照圖式說明實施形態之半導體裝置。
圖1是顯示第一實施形態之金屬S/D-Ge-MOSFET之概略構成的截面圖。
圖中之10是p-Ge基板，且在該基板10之表面部係隔著二氧化矽膜等之閘極絕緣膜11，形成有多晶矽等之閘極電極12。在閘極電極12之兩側面上形成有側壁絕緣膜13。在閘極部兩側在基板10之表面部，形成有NiGe之源極/汲極區域(S/D區域)14。
在該金屬S/D-Ge-MOSFET中，在導通狀態下在閘極電極下形成通道15，且電流在S/D區域14流動。此時，在S/D區域14對基板10具有NiGe/pGe之接面，且對通道15具有NiGe/nGe之接面。
在成為S/D區域14之NiGe與Ge基板10及通道15之界面上，如後述地藉由離子植入導入P與S，且藉由退火偏析。因此，如圖2所示，在界面形成高濃度之n+型Ge層(不純物擴散區域)。即，在NiGe層14與p-Ge基板10及n-Ge通道15之界面附近形成n+型Ge層，且在界面n型不純物之濃度特別高(例如，~1019cm-3)。
又，圖2是理想之濃度分布，且實際上係如前述圖7所示，但是在界面n型不純物為高濃度是不變的。
依據如此之構成，在NiGe/nGe中，SBH藉由n+型Ge層變低(鏡像效果)，且電位寬度變小，因此電流(Thermionic-field emission current(熱離子場發射電流)或穿隧電流)比肖特基電流增大。實效之SBH係<0.01eV。另一方面，在NiGe/pGe中，主要藉由n+-Ge層與pGe之空乏層形成對電洞之障壁，且穿隧電流變低，並且肖特基電流亦變低。
圖3A至3C是顯示本實施形態之金屬S/D-Ge-MOSFET之製造步驟的截面圖。
首先，如圖3A所示，在p-Ge基板10之表面上，隔著閘極絕緣膜11而形成閘極電極12。具體而言，在基板10之表面上形成二氧化矽膜後堆積多晶矽膜，且將該等膜加工成閘極圖案。接著，在閘極電極12之兩側面形成側壁絕緣膜13。又，例如，亦可在全面地堆積二氧化矽膜後，進行蝕刻以去除在基板表面及閘極電極12之表面上之二氧化矽膜，形成側壁絕緣膜13。
接著，如圖3B所示，使用閘極電極12及側壁絕緣膜13
作為遮罩，且藉由離子植入將P與S導入基板10之表面部，藉此使應作為S/D區域之部份成為非晶質層21。在此，P、S之離子植入順序不論何者為先均可。又，離子植入之深度亦可為後來形成NiGe層之深度左右。
接著，藉由實施退火處理，使P與S偏析在非晶質層21與基板結晶之界面上，且因此形成n+型擴散層(不純物擴散區域)。此時，界面附近之不純物濃度係，如前述圖7所示，在界面附近P、S之濃度變成比退火前高，且陡峭地變化。接著，變成具有隨著遠離界面而陡峭地變化之區域A、比區域A平緩地變化之區域B及比區域B陡峭地變化之區域C。
接著，如圖3C所示，在基板10之表面上堆積Ni膜22後，實施熱處理，藉此形成NiGe層14。此時，使基板側之NiGe層14之界面與非晶質層21之界面大略一致。即，使NiGe層14之界面合於P、S為高濃度之區域。然後，去除未反應之Ni膜22，藉此得到前述圖1所示之構造。
接著，堆積圖未示之層間絕緣膜等、及形成接觸柱銷，藉此完成Ge-MOSFET。
如此，在本實施形態中，藉由在NiGe/Ge之界面附近導入作為n型不純物之P與作為硫族之S，利用不純物濃度變成比熱處理前高之現象，可在NiGe/Ge界面形成高濃度n+-Ge層。因此，在NiGe/nGe中，可實效地增大肖特基電流。又，在NiGe/nGe中，可降低穿隧電流，且亦可降低肖特基電流。
即，可在NiGe/Ge之界面附近高濃度地偏析P，且可形成接觸電阻對n型為低電阻、對p型為高電阻之NiGe/Ge。因
此，對於實現金屬S/D-Ge-MOSFET等是有效的。又，藉由除了P以外亦導入S，亦可得到提高P之電氣活性化的效果。
又，本發明不限於上述之各實施形態。
在實施形態中，雖然說明使用S作為硫族之例子，但是不限於此，亦可使用Se或Te。又，n型不純物亦不限於P，亦可使用As或Sb。
又，藉由離子植入等導入之不純物不一定限於n型不純物，亦可使用p型不純物之B或In。例如，藉由使用n型Ge基板且將p型不純物導入S/D區域，可在NiGe與p型通道及n型基板之間形成高濃度之p型不純物擴散層。此時，可充分降低對金屬S/D的p型Ge之接觸電阻，且提高n型Ge之接觸電阻。
用以形成金屬半導體化合物層之金屬元素不限於Ni，亦可使用Co、Pd、Pt或混合Co、Pd、Pt者。又，形成元件之基板不一定限於Ge基板，亦可是以Ge為主成分者。此外，不限於塊基板，亦可是以形成在絕緣膜上形成之以Ge為主成分之半導體層。
又，前述圖3A至3C所示之製造程序係一例，且可適當變更。例如，閘極部可不在S/D區域前形成，而是在形成S/D區域之後形成。又，閘極絕緣膜、閘極電極及閘極側壁絕緣膜之厚度及材料等可依據規格適當變更。例如，閘極絕緣膜之材料不限於二氧化矽膜，亦可使用高介電體膜。此外，閘極電極之材料不限於多晶矽，亦可使用金屬電極。
雖然已說明本發明之幾個實施形態，但是該等實施形態是作為例子提示，且不是意圖限制發明之範圍。該等實施形態可以其他各種形態實施，且在不脫離發明之要旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變形係，與包含於發明之範圍或要旨同樣地，包含在記載於申請專利範圍之發明及其等效之範圍內。
10‧‧‧p-Ge基板(半導體基板)
11‧‧‧閘極絕緣膜
12‧‧‧閘極電極
13‧‧‧側壁絕緣膜
14‧‧‧源極/汲極區域(S/D區域)；NiGe層
15‧‧‧n型通道(n-Ge通道)
21‧‧‧非晶質層
22‧‧‧Ni膜(金屬膜)
A‧‧‧第一區域
B‧‧‧第二區域
C‧‧‧第三區域
圖1是顯示第一實施形態之金屬S/D-Ge-MOSFET之概略構成的截面圖。
圖2是用以說明第一實施形態，且顯示在界面形成有高濃度n+層之NiGe/Ge之不純物濃度分布的示意圖。
圖3A是顯示第一實施形態之金屬S/D-Ge-MOSFET之製造步驟的截面圖。
圖3B是顯示第一實施形態之金屬S/D-Ge-MOSFET之製造步驟的截面圖。
圖3C是顯示第一實施形態之金屬S/D-Ge-MOSFET之製造步驟的截面圖。
圖4是用以說明本發明之原理，且顯示在Ge基板已離子植入S之熱處理前後之不純物分布的圖。
圖5是用以說明本發明之原理，且顯示經離子植入S之Ge基板之截面的顯微鏡照片。
圖6是用以說明本發明之原理，且顯示在Ge基板已離子植入P之熱處理前後之不純物分布的圖。
圖7是用以說明本發明之原理，且顯示在Ge基板已離子
植入S與P之熱處理前後之不純物分布的圖。
圖8是用以說明本發明之原理，且顯示在界面經以高濃度導入n型不純物之NiGe/Ge構造之不純物分布的圖。
圖9是用以說明本發明之原理，且顯示在Ge基板已離子植入Se之熱處理前後之不純物分布的圖。
10‧‧‧p-Ge基板(半導體基板)
11‧‧‧閘極絕緣膜
12‧‧‧閘極電極
13‧‧‧側壁絕緣膜
14‧‧‧源極/汲極區域(S/D區域)；NiGe層
15‧‧‧n型通道(n-Ge通道)
Claims (9)
- 一種半導體裝置，其特徵在於包含：第一導電型半導體基板，係以Ge為主成分；一對金屬半導體化合物層，係分隔設置在前述半導體基板之表面部；閘極絕緣膜，係設置在前述半導體基板之被前述一對金屬半導體化合物層包夾之區域上；及閘極電極，係設置在前述閘極絕緣膜上；又，在前述金屬半導體化合物層與前述半導體基板之界面附近形成有第二導電型不純物擴散區域，該第二導電型不純物擴散區域係導入下述之至少兩種不純物：選自於硫族之群組之元素、及選自於第二導電型不純物之群組之元素；且前述界面附近之前述第二導電型不純物之濃度分布，係依由前述界面遠離前述半導體基板側之順序，具有陡峭地變化之第一區域，比前述第一區域更平緩地變化之第二區域，及比前述第二區域更陡峭地變化之第三區域。
- 一種半導體裝置，其特徵在於包含：p型半導體基板，係以Ge為主成分；一對金屬半導體化合物層，係分隔設置在前述半導體基板之表面部；閘極絕緣膜，係設置在前述半導體基板之被前述一對金屬半導體化合物層包夾之區域上；及 閘極電極，係設置在前述閘極絕緣膜上；又，在前述金屬半導體化合物層與前述半導體基板之界面附近形成有n型不純物擴散區域，該n型不純物擴散區域係導入下述之至少兩種不純物：選自於硫族之群組之元素、及選自於n型不純物之群組之元素；且前述界面附近之前述n型不純物之濃度分布，係依由前述界面遠離前述半導體基板側之順序，具有陡峭地變化之第一區域，比前述第一區域更平緩地變化之第二區域，及比前述第二區域更陡峭地變化之第三區域。
- 如申請專利範圍第2項之半導體裝置，其中前述金屬半導體化合物層係NiGe層，選自於前述硫族之群組之元素係S，且前述n型不純物係P。
- 一種半導體裝置，其特徵在於包含：n型半導體基板，係以Ge為主成分；一對金屬半導體化合物層，係分隔設置在前述半導體基板之表面部；閘極絕緣膜，係設置在前述半導體基板之被前述一對金屬半導體化合物層包夾之區域上；及閘極電極，係設置在前述閘極絕緣膜上；又，在前述金屬半導體化合物層與前述半導體基板之界面附近形成有p型不純物擴散區域，該p型不純物擴散區域係導入下述之至少兩種不純物：選自於硫族之群組之元素、及選自於p型不純物之群組之元素；且前述界面附近之前述p型不純物之濃度分布，係依 由前述界面遠離前述半導體基板側之順序，具有陡峭地變化之第一區域，比前述第一區域更平緩地變化之第二區域，及比前述第二區域更陡峭地變化之第三區域。
- 一種半導體裝置之製造方法，該半導體裝置係在以Ge為主成分之第一導電型半導體基板之表面部，具有成為源極/汲極區域之金屬半導體化合物層；該半導體裝置之製造方法之特徵在於包含下述步驟：在前述源極/汲極區域中，導入下述之至少兩種不純物的步驟，該兩種不純物係選自於硫族之群組之元素、及選自於第二導電型不純物之群組之元素；及藉由實施熱處理，將前述金屬半導體化合物層與前述半導體基板之界面附近的第二導電型不純物之濃度提升地比熱處理前高的步驟。
- 一種半導體裝置之製造方法，其特徵在於包含下述步驟：在以Ge為主成分之第一導電型半導體基板之表面部，與應作為源極/汲極區域之區域配合而導入選自於硫族之群組之元素及第二導電型不純物的步驟；在導入前述硫族及不純物後實施熱處理，藉此在前述源極/汲極區域與前述半導體基板之間形成第二導電型不純物之擴散區域的步驟；在前述半導體基板之源極/汲極區域上形成金屬膜之步驟；及在形成前述金屬膜後實施熱處理，藉此在前述源極 /汲極區域上形成前述金屬半導體化合物層之步驟；其中前述金屬半導體化合物層與前述半導體基板之界面附近的第二導電型不純物之濃度，係被提高得比用以形成前述不純物擴散區域或前述金屬半導體化合物層之熱處理前高。
- 如申請專利範圍第6項之半導體裝置之製造方法，其中前述形成不純物擴散區域之步驟及前述形成金屬半導體化合物層之步驟，係藉由一熱處理同時進行。
- 一種半導體裝置之製造方法，其特徵在於包含下述步驟：在以Ge為主成分之p型半導體基板之表面部，與應作為源極/汲極區域之區域配合而導入選自於硫族之群組之元素及n型不純物，藉此形成非晶質層的步驟；藉由實施熱處理，在前述非晶質層與前述半導體基板之界面附近形成n型不純物擴散區域，且使前述界面側之n型不純物濃度比熱處理前高的步驟；在前述非晶質層之表面上堆積金屬膜之步驟；及藉由實施熱處理，使前述金屬膜與前述非晶質層反應，且以前述半導體基板側之界面合於前述n型不純物濃度變高之區域的方式，形成金屬半導體化合物層的步驟。
- 如申請專利範圍第8項之半導體裝置之製造方法，其係使用Ni作為前述金屬膜，使用S作為前述選自於硫族之群組之元素，且使用P作為前述n型不純物。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012003095A JP2013143487A (ja) | 2012-01-11 | 2012-01-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW201330272A true TW201330272A (zh) | 2013-07-16 |
Family
ID=48781295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW101143675A TW201330272A (zh) | 2012-01-11 | 2012-11-22 | 半導體裝置及其製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2013143487A (zh) |
| TW (1) | TW201330272A (zh) |
| WO (1) | WO2013105331A1 (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015046511A (ja) * | 2013-08-28 | 2015-03-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4940682B2 (ja) * | 2005-09-09 | 2012-05-30 | 富士通セミコンダクター株式会社 | 電界効果トランジスタおよびその製造方法 |
| JP2008071814A (ja) * | 2006-09-12 | 2008-03-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP5317483B2 (ja) * | 2008-01-29 | 2013-10-16 | 株式会社東芝 | 半導体装置 |
| JP5367340B2 (ja) * | 2008-10-30 | 2013-12-11 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
-
2012
- 2012-01-11 JP JP2012003095A patent/JP2013143487A/ja not_active Abandoned
- 2012-11-07 WO PCT/JP2012/078881 patent/WO2013105331A1/ja active Application Filing
- 2012-11-22 TW TW101143675A patent/TW201330272A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| JP2013143487A (ja) | 2013-07-22 |
| WO2013105331A1 (ja) | 2013-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5173582B2 (ja) | 半導体装置 | |
| JP5058277B2 (ja) | 半導体装置及びその製造方法 | |
| JP5235486B2 (ja) | 半導体装置 | |
| US20130240996A1 (en) | Semiconductor Device and Method of Manufacturing the Same | |
| CN105448679B (zh) | 半导体器件的形成方法 | |
| JP3594140B2 (ja) | 半導体装置の製造方法 | |
| US20150044828A1 (en) | Recrystallization of source and drain blocks from above | |
| JP5910965B2 (ja) | トンネル電界効果トランジスタの製造方法及びトンネル電界効果トランジスタ | |
| CN103579347B (zh) | 半导体器件及半导体器件的制造方法 | |
| US9209299B2 (en) | Transistor device and fabrication method | |
| Claeys et al. | Status and trends in Ge CMOS technology | |
| JP2009049074A (ja) | 電界効果トランジスタ及び電界効果トランジスタの製造方法 | |
| TWI261896B (en) | Method for manufacturing a semiconductor device having polysilicon plugs | |
| TWI529938B (zh) | 半導體裝置及其製造方法 | |
| JP2009182109A (ja) | 半導体装置 | |
| JP2010245233A (ja) | 半導体装置およびその製造方法 | |
| JP2014053435A (ja) | 半導体装置 | |
| US8969946B2 (en) | Semiconductor device and methods of manufacturing | |
| TW201330272A (zh) | 半導體裝置及其製造方法 | |
| JP2014154862A (ja) | 半導体装置 | |
| JP3737504B2 (ja) | 半導体装置の製造方法 | |
| KR20110134700A (ko) | 반도체 소자 및 그 제조방법 | |
| WO2015029270A1 (ja) | 半導体装置及びその製造方法 | |
| US8159051B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| Torregrosa et al. | Recent developments on PULSION® PIII tool: FinFET 3D doping, High temp implantation, III-V doping, contact and silicide improvement, & 450 mm |