CN105448679B - 半导体器件的形成方法 - Google Patents

Abstract

一种半导体器件的形成方法，包括：提供衬底，衬底表面形成有第一栅极结构和第二栅极结构，衬底表面、第一栅极结构表面以及第二栅极结构表面形成有第一掩膜层；刻蚀第一栅极结构两侧的衬底形成第一凹槽，且第一区域剩余的第一掩膜层形成第一偏移侧墙；在第一偏移侧墙下方的衬底内形成第一轻掺杂区；形成填充满第一凹槽的第一应力层；形成第二掩膜层；刻蚀第二栅极结构两侧的衬底形成第二凹槽，且第二区域剩余的第二掩膜层和第一掩膜层形成第二偏移侧墙；在第二偏移侧墙下方的衬底内形成第二轻掺杂区；形成填充满所述第二凹槽的第二应力层。本发明在提高半导体器件载流子迁移率的同时，有效的缓解热载流子效应问题，优化半导体器件的电学性能。

Description

半导体器件的形成方法

技术领域

本发明涉及半导体制造领域技术，特别涉及一种半导体器件的形成方法。

背景技术

随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大MOS器件的驱动电流，提高器件的性能。

现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高半导体器件的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(NMOS器件中的电子，PMOS器件中的空穴)迁移率，进而提高驱动电流，以极大地提高半导体器件的性能。

目前，采用嵌入式锗硅(Embedded SiGe)或/和嵌入式碳硅(Embedded SiC)技术提高沟道区载流子的迁移率，即在需要形成PMOS区域的源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成PMOS器件的源区和漏区，在NMOS区域的源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成NMOS器件的源区和漏区。形成所述锗硅材料是为了引入硅和锗硅(SiGe)之间晶格失配形成的压应力，以提高PMOS器件的性能。形成所述碳硅材料是为了引入硅和碳硅(SiC)之间晶格失配形成的拉应力，以提高NMOS器件的性能。

嵌入式锗硅和嵌入式碳硅技术的应用可以提高半导体器件的载流子迁移率，但是在实际应用中发现，半导体器件的制作工艺仍存在需要解决的问题，半导体器件的电学性能有待提高。

发明内容

本发明解决的问题是在提高半导体器件载流子迁移率的同时，有效缓解半导体器件热载流子效应，优化半导体器件的电学性能。

为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供包括第一区域和第二区域的衬底，所述第一区域衬底表面形成有第一栅极结构，第二区域衬底表面形成有第二栅极结构，所述第一区域和第二区域衬底表面、第一栅极结构表面以及第二栅极结构表面形成有第一掩膜层；刻蚀去除第一栅极结构两侧部分厚度的衬底形成第一凹槽，且刻蚀后第一区域剩余的第一掩膜层形成紧挨第一栅极结构侧壁的第一偏移侧墙；在所述第一偏移侧墙下方的衬底内形成第一轻掺杂区；形成填充满所述第一凹槽的第一应力层；形成覆盖于所述第一应力层表面、第一偏移侧墙表面、第一栅极结构表面以及第二区域第一掩膜层表面的第二掩膜层；刻蚀去除第二栅极结构两侧部分厚度的衬底形成第二凹槽，且刻蚀后第二区域剩余的第二掩膜层和第一掩膜层形成紧挨第二栅极结构侧壁的第二偏移侧墙；在所述第二偏移侧墙下方的衬底内形成第二轻掺杂区，且所述第二轻掺杂区和第一轻掺杂区的掺杂类型相反；形成填充满所述第二凹槽的第二应力层，且第二应力层的应力类型与第一应力层的应力类型相反。

可选的，采用第一倾斜离子注入工艺形成所述第一轻掺杂区，采用第二倾斜离子注入工艺形成所述第二轻掺杂区。

可选的，所述第一倾斜离子注入工艺或第二倾斜离子注入工艺的注入能量为2kev至100kev。

可选的，所述第一倾斜离子注入工艺或第二倾斜离子注入工艺的注入角度大于0度小于45度，所述注入角度为第一倾斜离子注入工艺或第二倾斜离子注入工艺的离子束前进方向与衬底表面法线之间的夹角。

可选的，在刻蚀去除位于第一栅极结构两侧部分厚度的衬底之前，还包括步骤：形成覆盖于第二区域第一掩膜层表面的第一光刻胶层。

可选的，以所述第一光刻胶层为掩膜进行第一倾斜离子注入工艺。

可选的，所述第一倾斜离子注入工艺的注入离子为P型离子，所述P型离子为B、Ga或In，所述第一倾斜离子注入工艺的工艺参数为：注入离子为B、Ga或In，离子注入能量为2kev至100kev，离子注入剂量为1E13atom/cm²至5E15atom/cm²，注入角度大于0度小于45度。

可选的，在刻蚀去除位于第二栅极结构两侧部分厚度的衬底之前，还包括步骤：形成覆盖于第一区域第二掩膜层表面的第二光刻胶层。

可选的，以所述第二光刻胶层为掩膜进行第二倾斜离子注入工艺。

可选的，所述第二倾斜离子注入工艺的注入离子为N型离子，所述N型离子为P、As或Sb，第二倾斜离子注入工艺的工艺参数为：注入离子为P、As或Sb，离子注入能量为2kev至100kev，离子注入剂量为1E14atom/cm²至5E16atom/cm²，注入角度大于0度小于45度。

可选的，采用选择性外延工艺形成所述第一应力层或第二应力层。

可选的，所述第一应力层或第二应力层的材料为SiGe、SiGeB、SiC或SiCP。

可选的，所述第一应力层或第二应力层的材料为SiGe时，SiGe中Ge的质量百分比为10％至50％；所述第一应力层或第二应力层的材料为SiC时，SiC中C的质量百分比为1％至10％。

可选的，所述第一应力层或第二应力层的材料为SiGeB时，B原子浓度为1E18atom/cm³至3E20atom/cm³；所述第一应力层或第二应力层的材料为SiCP时，P原子浓度为1E15atom/cm³至5E18atom/cm³。

可选的，所述第一应力层或第二应力层的材料为SiGeB，选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、硼源气体、HCl和H₂，硅源气体为SiH₄、SiH₂Cl₂或Si₂H₆，锗源气体为GeH₄，硼源气体为B₂H₆，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，硼源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H₂流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。

可选的，在形成第一掩膜层之前，还包括步骤：对所述第一栅极结构和第二栅极结构进行再氧化工艺，在第一栅极结构表面、第二栅极结构表面、以及衬底表面形成氧化层。

可选的，所述再氧化工艺为炉管工艺，所述炉管工艺的工艺参数为：反应气体包括O₂，O₂流量为1000sccm至15000sccm，反应腔室温度为500度至800度。

可选的，所述第一掩膜层和第二掩膜层的材料为氮化硅或氮氧化硅。

可选的，形成的半导体器件为平面半导体结构或鳍式场效应管。

与现有技术相比，本发明的技术方案具有以下优点：

本发明实施例中，在形成第一掩膜层之前，在第一栅极结构侧壁未形成有第一偏移侧墙，直接在衬底和第一栅极结构表面、第二栅极结构表面形成第第一掩膜层，在刻蚀形成第一凹槽后第一区域剩余的第一掩膜层作为第一偏移侧墙；与现有技术相比，第一栅极结构侧壁的膜层(所述膜层指第一掩膜层)的厚度小于现有技术中第一栅极结构侧壁的膜层(所述膜层指第一掩膜层和第一偏移侧墙的叠层结构)的厚度，因此与现有技术相比，本发明实施例形成的第一凹槽与第一栅极结构之间的距离更短，使得形成的第一应力层与第一栅极结构之间的距离也变短，从而提高第一应力层的应力作用，提高半导体器件的载流子迁移率。同样的，在形成第二凹槽之前，在第二栅极结构侧壁未形成第二偏移侧墙，提高第二应力层的应力作用，提高半导体器件的载流子迁移率。

同时，由于本发明实施例中第一凹槽与第一栅极结构之间的距离较短，若在形成第一凹槽之前形成第一轻掺杂区，则第一轻掺杂区容易被刻蚀去除；而本发明实施例在形成第一凹槽之后，在第一偏移侧墙下方的衬底内形成第一轻掺杂区，避免形成第一凹槽的工艺对第一轻掺杂区造成刻蚀的问题，使得第一轻掺杂区能有效的缓解热载流子效应；同样的本发明实施例形成的第二掺杂区也能有效的起到缓解热载流子效应的作用，优化半导体器件的电学性能。

进一步，本发明实施例中，采用第一倾斜离子注入工艺形成所述第一轻掺杂区，采用第二倾斜离子注入工艺形成所述第二轻掺杂区，并且，与现有技术相比，本发明实施例中第一倾斜离子注入工艺和第二倾斜离子注入工艺的注入能量更小，具体的，所述注入能量为2kev至100kev，防止注入能量过大造成相邻第一轻掺杂区之间的距离、相邻第二轻掺杂区之间的距离过近，避免发生电击穿等问题。

进一步，本发明实施例中第一倾斜离子注入工艺或第二倾斜离子注入工艺的注入角度大于0度小于45度，防止由于注入角度过小而造成大部分离子注入到第一凹槽底部或第二凹槽底部，同时防止由于注入角度过大而造成大部分离子注入到第一偏移侧墙或第二偏移侧墙内，提高形成的第一轻掺杂区和第二轻掺杂区的性能，从而有效的缓解半导体器件的热载流子效应。

更进一步，本发明实施例在刻蚀形成第一凹槽之前，形成第一光刻胶层作为刻蚀工艺的掩膜；同时所述第一光刻胶层还作为第一倾斜离子注入工艺的掩膜，不需要额外形成第一倾斜离子注入工艺的掩膜，减少了光刻工艺步骤，节约了生产成本。在刻蚀第二凹槽之前，形成第二光刻胶层作为刻蚀工艺的掩膜；同时所述第二光刻胶层还作为第二倾斜离子注入工艺的掩膜，进一步减少了光刻工艺步骤，进一步节约半导体器件生产成本。

附图说明

图1至图12为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体器件的电学性能有待提高。

针对半导体器件的形成工艺进行研究，半导体器件的形成工艺包括以下步骤：步骤S101、提供包括第一区域和第二区域的衬底，第一区域衬底表面具有第一栅极结构，第二区域衬底表面具有第二栅极结构；步骤S102、在所述第一栅极结构两侧的衬底内形成第一轻掺杂区，在所述第二栅极结构两侧的衬底内形成第二轻掺杂区；步骤S103、在所述第一栅极结构侧壁形成第一偏移侧墙，在所述第二栅极结构侧壁形成第二偏移侧墙；步骤S104、形成覆盖于衬底表面、第一栅极结构和第二栅极结构表面、第一偏移侧墙和第二偏移侧墙表面的第一掩膜层；在第二区域的第一掩膜层表面形成第一光刻胶层；步骤S105、以第一光刻胶层为掩膜，刻蚀去除位于第一区域衬底表面的第一掩膜层，继续刻蚀去除第一栅极结构两侧部分厚度的衬底形成第一凹槽；步骤S106、去除所述第一光刻胶层；形成填充满第一凹槽的第一应力层；步骤S107、去除所述第一掩膜层；形成覆盖于所述第一应力层、第一栅极结构、第二区域衬底以及第二栅极结构表面的第二掩膜层；在所述第一区域第二掩膜层表面形成第二光刻胶层；步骤S108、以第二光刻胶层为掩膜，刻蚀去除第二区域衬底表面的第二掩膜层，继续刻蚀去除第二栅极结构两侧部分厚度的衬底形成第二凹槽；步骤S109、去除所述第二光刻胶层；形成填充满第二凹槽的第二应力层；去除所述第二掩膜层。

第一应力层作用在沟道区的应力越大、第二应力层作用在沟道区的应力越大，半导体器件的载流子迁移率增加的越多，半导体器件的驱动能力越强。而第一应力层与第一栅极结构的距离(所述距离指的是，靠近第一栅极结构的第一应力层侧壁所在的面与第一栅极结构侧壁所在的面之间的最短距离)与第一应力层作用在沟道区的应力大小成反比例关系，同样的，第二应力层与第二栅极结构的距离与第二应力层作用在沟道区的应力大小成反比例关系，因此，减小第一应力层与第一栅极结构的距离，第二应力层与第二栅极结构的距离，能够提高半导体器件的驱动能力，优化半导体器件的电学性能。

为了减小第一应力层与第一栅极结构的距离、第二应力层与第二栅极结构的距离，在上述半导体器件形成方法的基础上进行改进，主要为：在形成第一轻掺杂区和第二轻掺杂区之后，省略步骤S103中形成第一偏移侧墙和第二偏移侧墙的工艺步骤，直接衬底表面、第一栅极结构和第二栅极结构表面形成第一掩膜层。由于未形成第一偏移侧墙，那么第一栅极结构两侧的第一掩膜层至第一栅极结构侧壁的距离减小了，后续在刻蚀第一栅极结构两侧部分厚度的衬底形成第一凹槽后，第一凹槽侧壁与第一栅极结构侧壁之间的距离也随之减小，使得第一应力层与第一栅极结构之间的距离减小，提高第一应力层的应力作用。同样的，第二应力层与第二栅极结构之间的距离也减小了，提高第二应力层的应力作用。

然而，采用上述改进的方法形成半导体器件，尽管第一应力层和第二应力层的应力作用得到增强，在一定程度上提高了半导体器件的载流子迁移率，然而半导体器件中的热载流子效应问题变得更加显著。

进一步研究发现，导致半导体器件中热载流子效应问题变得更加显著的原因在于：第一栅极结构两侧的衬底内形成有第一轻掺杂区，在刻蚀第一栅极结构两侧衬底形成第一凹槽时，会对部分区域的第一轻掺杂区造成刻蚀，且由于第一凹槽侧壁与第一栅极结构侧壁之间的距离减小(由于在第一栅极结构侧壁未形成有第一偏移侧墙导致的)，容易导致第一轻掺杂区被刻蚀去除的区域增加甚至被完全刻蚀去除；同样的，在形成第二凹槽时，第二轻掺杂区被刻蚀去除的区域增加甚至被完全刻蚀去除；因此半导体器件中第一轻掺杂和第二轻掺杂区所在的区域减小，严重的半导体器件中将不存在第一轻掺杂区和第二轻掺杂区，使得半导体器件的热载流子效应问题变得显著。

为此，本发明提供一种半导体器件的形成方法，在刻蚀第一凹槽之前，在第一栅极结构两侧不形成第一偏移侧墙，那么与现有技术相比，在第一凹槽内形成的第一应力层与第一栅极结构之间的距离仍然得到减小，半导体器件的载流子迁移率得到提高；并且，在形成第一凹槽后，对第一栅极结构下方的衬底进行掺杂形成第一轻掺杂区，那么则能够避免对第一轻掺杂区造成刻蚀的问题，使得第一轻掺杂区有效的起到缓解热载流子效应的作用。同样的，在形成第二凹槽后，对第二栅极结构下方的衬底进行掺杂形成第二轻掺杂区，使得第二轻掺杂区有效的缓解热载流子效应。本发明在提高半导体器件载流子迁移率的同时，避免刻蚀去除第一轻掺杂区和第二轻掺杂区，使得半导体器件的热载流子效应得到有效的缓解，优化半导体器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图12为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。

请参考图1，提供包括第一区域I和第二区域II的衬底200，所述第一区域I衬底200表面形成有第一栅极结构，所述第二区域II衬底200表面形成有第二栅极结构。

所述衬底200的材料为单晶硅、多晶硅、非晶硅或绝缘体上的硅其中的一种；所述衬底200也可以为Si衬底、Ge衬底、SiGe衬底或GaAs衬底；所述衬底200表面还可以形成若干外延界面层或应变层以提高半导体器件的电学性能。

本实施例中，所述衬底200为Si衬底。

所述第一区域I为NMOS区域或PMOS区域，所述第二区域II为NMOS区域或PMOS区域，所述第一区域I和第二区域II可以相邻也可以相隔。

本实施例以第一区域I为PMOS区域、第二区域为NMOS区域为例做示范性说明。

本实施例中，在所述衬底200内还具有隔离结构201，防止第一区域I和第二区域II之间电学连接。所述隔离结构201的材料可以为氧化硅、氮化硅或氮氧化硅中的一种或几种。

第一栅极结构和第二栅极结构为替代栅极结构、金属栅极结构或多晶硅栅极结构。

第一栅极结构包括：位于第一区域I衬底200表面的第一栅氧化层211、位于第一栅氧化层211表面的第一栅电极层212、以及位于第一栅电极层212表面的第一栅掩蔽层213；第二栅极结构包括：位于第二区域II衬底200表面的第二栅氧化层221、位于第二栅氧化层221表面的第二栅电极层222、以及位于第二栅电极层222表面的第二栅掩蔽层223。

所述第一栅氧化层211和第二栅氧化层221的材料为SiO₂或高k介质材料(相对介电常数大于氧化硅的相对介电常数的材料，其中，氧化硅的相对介电常数约为3.9)，所述高k介质材料为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。

所述第一栅电极层212和第二栅电极层222可以为单层结构或多层结构，所述第一栅电极层212和第二栅电极层222的材料为多晶硅、TiN、TaN、WAl、W、Al或Cu中的一种或几种。

所述第一栅掩蔽层213和第二栅掩蔽层223的材料为氮化硅。所述第一栅掩蔽层213起到保护第一栅电极层212的作用，所述第二栅掩蔽层223起到保护第二栅电极层222的作用，防止后续的刻蚀工艺对第一栅电极层212和第二栅电极层222造成损伤。

本实施例中，所述第一栅氧化层211和第二栅氧化层221的材料为氧化硅，所述第一栅电极层212和第二栅电极层222的材料为多晶硅。

请继续参考图1，对所述第一栅极结构和第二栅极结构进行再氧化(Re-Oxidation)工艺，在第一栅极结构表面、第二栅极结构表面、第一区域I衬底200表面、以及第二区域II衬底200表面形成氧化层202。

由于在第一栅极结构和第二栅极结构的形成工艺中包括干法刻蚀工艺，所述干法刻蚀工艺对第一栅极结构和第二栅极结构造成了损伤，导致第一栅极结构和第二栅极结构中具有缺陷；而本实施例中，对所述第一栅极结构和第二栅极结构进行再氧化工艺，可以修复第一栅极结构和第二栅极结构受到的损伤，修复第一栅极结构和第二栅极结构中的缺陷，提高第一栅极结构和第二栅极结构的完整性，从而提高半导体器件的电学性能和可靠性。

所述氧化层202的材料为氧化硅。本实施例中，所述再氧化工艺为炉管工艺，所述炉管工艺的工艺参数为：反应气体包括O₂，O₂流量为1000sccm至15000sccm，反应腔室温度为500度至800度。

请参考图2，形成覆盖于第一区域I和第二区域II氧化层202表面的第一掩膜层203。

本实施例中，第一掩膜层203还覆盖于第一栅掩蔽层213和第二栅掩蔽层223的侧壁和顶部。

所述第一掩膜层203为单层结构或叠层结构，所述第一掩膜层203为叠层结构时，能够提高后续刻蚀工艺的刻蚀选择比。第一掩膜层203的材料为氮化硅、氧化硅或氮氧化硅。

本实施例以第一掩膜层203为单层结构为例做示范性说明，所述第一掩膜层203的材料为氮化硅。

若第一掩膜层203的厚度过小，后续容易对衬底200造成过刻蚀；若第一掩膜层203的厚度过大，则会造成后续刻蚀第一掩膜层203暴露出第一区域I衬底200表面所需的时间过长，不利于提高半导体生产效率；因此，本实施例中，第一掩膜层203的厚度为100埃至500埃。

在其他实施例中，不对第一栅极结构和第二栅极结构进行再氧化工艺时，则形成覆盖于所述第一区域和第二区域衬底表面、第一栅极结构表面以及第二栅极结构表面的第一掩膜层。

请参考图3，形成覆盖于第二区域II第一掩膜层203表面的第一光刻胶层204。

所述第一光刻胶层204的作用为：在后续的刻蚀工艺中，保护第二区域II的衬底200和第二栅极结构，防止第二区域II衬底200和第二栅极结构受到损伤；并且，在本实施例中，所述第一光刻胶层204还作为后续进行第一倾斜离子注入工艺的掩膜。

作为一个实施例，所述第一光刻胶层204的形成步骤包括：在第一区域I和第二区域II的第一掩膜层203表面形成初始光刻胶层；对所述初始光刻胶层进行曝光显影工艺，去除位于第一区域I的初始光刻胶层，形成图形化的第一光刻胶层204，所述第一光刻胶层204位于第二区域II的第一掩膜层203表面。

请参考图4，刻蚀去除位于第一栅极结构两侧的第一掩膜层203，暴露出第一栅极结构两侧的衬底200表面；继续刻蚀去除第一栅极结构两侧部分厚度的衬底200形成第一凹槽205，且刻蚀后第一区域I剩余的第一掩膜层203形成紧挨第一栅极结构侧壁的第一偏移侧墙(offset spacer)。

本实施例中在形成第一掩膜层203之前形成了氧化层202，因此，在刻蚀去除位于第一栅极结构两侧的第一掩膜层203之后，还包括步骤：刻蚀去除位于第一栅极结构两侧的氧化层202，暴露出第一栅极结构两侧的衬底200表面。

采用各向异性刻蚀工艺刻蚀所述第一掩膜层203，作为一个实施例，所述各向异性刻蚀工艺采用的刻蚀气体为CF₄和He。

在刻蚀第一栅极结构两侧部分厚度的衬底200的工艺过程中，第二区域II被第一光刻胶层204覆盖，防止第二区域II衬底200被刻蚀。

与现有技术相比，由于本实施例在形成第一掩膜层203之前，在第一栅极结构侧壁未形成有第一偏移侧墙，第一栅极结构侧壁的膜层的厚度(所述膜层为第一掩膜层，所述厚度为第一掩膜层的厚度)明显小于现有技术中第一栅极结构侧壁的膜层的厚度(所述膜层为第一掩膜层和第一偏移侧墙的叠层结构，所述厚度为第一掩膜层和第一偏移侧墙的厚度之和)，因此，与现有技术相比，本实施例形成的第一凹槽205侧壁与第一栅极结构侧壁之间的距离(所述距离指的是，第一凹槽靠近第一栅极结构的侧壁所在的面与第一栅极结构侧壁所在的面之间的垂直距离)明显减小了，使得后续形成的第一应力层与第一栅极结构之间的距离减小，提高第一应力层的应力作用，从而提高半导体器件的载流子迁移率。

所述第一凹槽205的形状为：方形、U形或sigma(Σ)形。本实施例以形成的第一凹槽205的形状为U形做示范性说明，刻蚀第一栅极结构两侧部分厚度的衬底200的工艺为各向异性刻蚀工艺。

作为一个实施例，所述各向异性刻蚀为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：反应气体包括CF₄、SF₆和Ar，CF₄流量为50sccm至100sccm，SF₆流量为10sccm至100sccm，Ar流量为100sccm至300sccm，源功率为50瓦至1000瓦，偏置功率为50瓦至250瓦，腔室压强为50毫托至200毫托，腔室温度为20度至90度。

在其他实施例中，反应离子刻蚀工艺采用的刻蚀气体为HBr、SF₆和He。

由于各向异性刻蚀工艺对垂直于衬底200表面方向的刻蚀速率远大于平行于衬底200表面方向的刻蚀速率，因此，在第一凹槽205形成之后，位于第一栅极结构顶部的第一掩膜层203被刻蚀去除，且部分厚度的第一栅掩蔽层213被刻蚀去除，第一栅掩蔽层213的厚度减小；而位于第一栅极结构侧壁的第一掩膜层203和氧化层202被保留，刻蚀后第一区域I剩余的第一掩膜层203作为第一偏移侧墙，即紧挨第一栅极结构的第一掩膜层203为第一栅极结构的第一偏移侧墙。

由于本实施例在第一栅极结构侧壁形成有氧化层202，因此所述氧化层202也作为第一偏移侧墙的一部分，即，第一偏移侧墙为氧化硅层和氮化硅层的叠层结构。

在其他实施例中，若在第一栅极结构侧壁未形成氧化层时，刻蚀后第一区域剩余的第一掩膜层形成紧挨第一栅极结构侧壁的第一侧墙，形成的第一偏移侧墙为单层结构，所述第一偏移侧墙的材料与第一掩膜层的材料相同。

形成的第一偏移侧墙具有保护第一栅极结构侧壁的作用，防止后续的刻蚀工艺对第一栅极结构侧壁造成刻蚀，保持第一栅极结构的完整性，从而提高半导体器件的电学性能和可靠性；并且，在后续进行第一倾斜离子注入时，所述第一偏移侧墙能阻挡第一倾斜离子注入的注入离子进入第一栅极结构内，防止第一栅极结构的性能发生改变。

请参考图5，采用第一倾斜离子注入工艺215，在第一偏移侧墙下方的衬底200内形成第一轻掺杂区225。

本实施例以第一区域I为PMOS区域为例做示范性说明，第一倾斜离子注入工艺215的注入离子为P型离子，所述P型离子为B、Ga或In。在本发明其他实施例中，第一区域为NMOS区域时，第一倾斜离子注入的注入离子为N型离子，所述N型离子为P、As或Sb。

所述第一轻掺杂区225起到缓解半导体器件热载流子效应问题。

本实施例中，以所述第一光刻胶层204为掩膜进行第一倾斜离子注入工艺215。所述第一光刻胶层204既作为刻蚀第一凹槽205的掩膜，又作为第一倾斜离子注入工艺215的掩膜；因此与现有技术相比，本实施例不需要额外形成第一倾斜离子注入工艺215的掩膜，减少了光刻步骤，从而减少了工艺步骤，降低半导体器件的生产成本。

并且，由于本实施例中在形成第一凹槽205后，对第一偏移侧墙下方的衬底200进行第一倾斜离子注入工艺215以形成第一轻掺杂区225，避免了先形成第一轻掺杂区后形成凹槽而造成的第一轻掺杂区被刻蚀去除的问题，使得形成的第一轻掺杂区225有效的起到缓解热载流子效应的作用。

若第一倾斜离子注入工艺215的注入角度θ1(注入角度θ1指的是，第一倾斜离子注入工艺215的离子束前进方向与衬底200表面法线之间的夹角)过小，则第一倾斜离子注入工艺215的注入离子大多注入到了第一凹槽205底部；若第一倾斜离子注入工艺215的注入角度θ1过大，则第一倾斜离子注入工艺215的注入离子大多注入到了第一偏移侧墙内。因此第一倾斜离子注入工艺215的注入夹角过大或过小，均不利于形成有效的第一轻掺杂区225。

综合上述考虑，本实施例中，所述第一倾斜离子注入工艺215的注入角度为大于0度小于45度，所述注入角度为第一倾斜离子注入工艺215的离子束前进方向与衬底200表面法线之间的夹角，其中，第一倾斜离子注入工艺215的离子束是第一倾斜离子注入工艺215的注入离子在经过离子化后形成的。

若第一倾斜离子注入工艺215的离子注入能量过大，会造成第一倾斜离子注入工艺215的注入深度过深，导致第一轻掺杂区225过于靠近沟道区，第一栅极结构下方相邻的第一轻掺杂区225之间的距离过近，也容易导致电击穿问题；若第一倾斜离子注入工艺215的离子注入能量过小，第一倾斜离子注入工艺215的注入深度过浅，第一轻掺杂区225对缓解热载流子效应起到的作用过小。并且，由于本实施例在形成第一凹槽205后进行的第一倾斜离子注入工艺215，与现有技术相比，本实施例形成的第一轻掺杂区225的结深明显要小一些，因此本实施例第一倾斜离子注入工艺215的注入能量小于现有技术中形成第一轻掺杂区工艺的注入能量。

因此，本实施例第一倾斜离子注入工艺215的注入能量为2kev至100kev。

若第一倾斜离子注入工艺215的离子注入剂量过大，会造成第一轻掺杂区225内离子浓度过大，第一栅极结构下方第一轻掺杂区225内离子扩散能力增加，容易导致电击穿问题；若第一倾斜离子注入工艺215的离子注入剂量过小，第一轻掺杂区225内的离子浓度与后续形成的第一重掺杂区内的离子浓度差较大，导致第一轻掺杂区225对缓解热载流子效应问题起到的作用过小。

作为一个具体实施例，所述第一倾斜离子注入工艺215的注入离子为P型离子，所述P型离子为B、Ga或In，第一倾斜离子注入工艺215的工艺参数为：注入离子为B、Ga或In，离子注入能量为2kev至100kev，离子注入剂量为1E13atom/cm²至5E15atom/cm²，注入角度大于0度小于45度。

在本发明其他实施例中，第一倾斜离子注入工艺215的注入离子为N型离子，所述N型离子为P、As或Sb，第一倾斜离子注入工艺215的工艺参数为：注入离子为P、As或Sb，离子注入能量为2kev至100kev，离子注入剂量为1E14atom/cm²至5E16atom/cm²，注入角度大于0度小于45度。

在形成第一轻掺杂区225之后，还包括步骤：去除所述第一光刻胶层204。作为一个实施例，采用灰化工艺去除所述第一光刻胶层204，所述灰化工艺的工艺参数为：灰化气体为O₂，O₂流量为100sccm至250sccm，灰化温度为150度至300度。

请参考图6，形成填充满第一凹槽205(请参考图5)的第一应力层207。

本实施例以所述第一应力层207的顶部与衬底200表面齐平做示范性说明。在本发明其他实施例中，为了向第一区域沟道区施加适当的应力作用，所述第一应力层的顶部也可以高于衬底表面。

由于与现有技术相比，本实施例第一凹槽205侧壁与第一栅极结构侧壁之间的距离减小了，因此形成的第一应力层207与第一栅极结构之间的距离也缩短了，使得第一应力层207对沟道区施加的应力作用得到有效的提高，从而提高半导体器件的载流子迁移率，优化半导体器件的电学性能。

所述第一应力层207的材料为SiGe、SiGeB、SiC或SiCP。其中，当第一区域I为NMOS区域时，所述第一应力层207的材料为SiC或SiCP，所述第一应力层207为NMOS区域的沟道区提供拉应力作用，从而提高NMOS区域载流子迁移率；当第一区域I为PMOS区域时，所述第一应力层207的材料为SiGe或SiGeB，所述第一应力层207为PMOS区域的沟道区提供压应力作用。

本实施例以第一区域I为PMOS区域作示范性说明，所述第一应力层207的材料为SiGe或SiGeB；所述第一应力层207的材料为SiGe或SiGeB时，SiGe或SiGeB中Ge的质量百分比为10％至50％；所述第一应力层207的材料为SiGeB时，SiGeB中B原子浓度为1E18atom/cm³至3E20atom/cm³。

采用选择性外延工艺形成所述第一应力层207。

本实施例中，所述第一应力层207的材料为SiGeB，采用原位自掺杂(in-situ)的选择性外延工艺形成所述第一应力层207，选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、硼源气体、HCl和H₂，硅源气体为SiH₄、SiH₂Cl₂或Si₂H₆，锗源气体为GeH₄，硼源气体为B₂H₆，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，硼源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H₂流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。

第一应力层207的材料为SiGeB的好处在于：在形成第一应力层207的过程中，采用原位自掺杂工艺进行B掺杂，后续经过退火处理后，B在第一区域I衬底200内扩散形成第一重掺杂区；避免了后续形成第一重掺杂区的形成主侧墙、离子注入、以及湿法刻蚀去除主侧墙的工艺步骤，简化了半导体器件的工艺步骤，缩短了生产周期，并且，避免了湿法刻蚀去除主侧墙的工艺步骤，使得半导体器件处于湿法刻蚀的刻蚀环境中的时间减少，从而进一步防止湿法刻蚀对半导体器件产生不良影响，减少缺陷的产生。

本实施例中，在第一应力层207形成之后，在第一应力层207表面形成第一盖层208。所述第一盖层208的作用是：为后续生长金属硅化物提供高质量的硅晶格结构，所述金属硅化物可以降低半导体器件的接触电阻。

所述第一盖层208的材料为Si、SiGe、SiB或SiGeB，所述第一盖层208的材料中Ge的原子百分比为0至20％，所述第一盖层208的形成工艺为选择性外延。

在本实施例中，所述第一盖层208的材料为Si，所述第一盖层208的厚度为50埃至300埃。

请参考图7，形成覆盖于所述第一盖层208表面、第一偏移侧墙表面、第一栅极结构表面以及第二区域II第一掩膜层203表面的第二掩膜层210。

在本发明其他实施例中，在第一应力层表面未形成第一盖层时，则形成覆盖于第一应力层表面、第一偏移侧墙表面、第一栅极结构表面以及第二区域第一掩膜层表面的第二掩膜层。

所述第二掩膜层210的材料为氮化硅、氧化硅或氮氧化硅，第二掩膜层210的材料和结构可参考第一掩膜层203(请参考图2)的材料和结构，在此不再赘述。

本实施例中，第二掩膜层210的材料为氮化硅。

请参考图8，形成覆盖于第一区域I第二掩膜层210表面的第二光刻胶层230。

所述第二光刻胶层230的作用和形成步骤可参考第一光刻胶层204(请参考图3)的作用和形成步骤，在此不再赘述。

请参考图9，刻蚀去除位于第二栅极结构两侧的第二掩膜层210和第一掩膜层203，暴露出第二栅极结构两侧的衬底200表面；继续刻蚀去除第二栅极结构两侧部分厚度的衬底200形成第二凹槽209，且刻蚀后第二区域II剩余的第二掩膜层210和第一掩膜层203形成紧挨第二栅极结构侧壁的第二偏移侧墙。

本实施例中，由于在衬底200表面形成有氧化层202，因此，在刻蚀去除位于第二栅极结构两侧的第二掩膜层210和第一掩膜层203之后，还包括步骤：刻蚀去除位于第二栅极结构两侧的氧化层202。

与现有技术相比，由于本实施例在形成第一掩膜层203之前，在第二栅极结构侧壁未形成有第二偏移侧墙，第二栅极结构侧壁的膜层的厚度(所述膜层为第二掩膜层和第一掩膜层的叠层结构，所述厚度为第二掩膜层和第一掩膜层的厚度之和)明显小于现有技术中第一栅极结构侧壁的膜层的厚度(所述膜层为第二掩膜层、第一掩膜层和第二偏移侧墙的叠层结构，所述厚度为第二掩膜层、第一掩膜层和第二偏移侧墙的厚度之和)，因此，与现有技术相比，本实施例形成的第二凹槽209侧壁与第二栅极结构侧壁之间的距离(所述距离指的是，第二凹槽靠近第二栅极结构的侧壁所在的面与第二栅极结构侧壁所在的面之间的垂直距离)明显减小了，使得后续形成的第二栅极结构之间的距离减小。

采用各向异性刻蚀工艺，刻蚀所述第二掩膜层210、第一掩膜层203以及部分厚度的衬底200形成第二凹槽209，形成第二凹槽209的工艺可参考形成第一凹槽205(请参考图4)的工艺，在此不再赘述。

在第二凹槽209形成之后，位于第二栅极结构顶部的第二掩膜层210以及第一掩膜层203被刻蚀去除，且部分厚度的第二栅掩蔽层223被刻蚀去除，紧挨第二栅极结构的第二掩膜层210、第一掩膜层203、氧化层202形成第二栅极结构的第二偏移侧墙，所述第二偏移侧墙为氧化硅层和氮化硅层的叠层结构。

在本发明其他实施例中，在第二栅极结构侧壁未形成有氧化层时，则刻蚀第二掩膜层和第一掩膜层后形成第二偏移侧墙。

形成的第二偏移侧墙具有保护第二栅极结构的作用，防止后续的刻蚀工艺对第二栅极结构的侧壁造成刻蚀。所述第二偏移侧墙还可以防止后续第二倾斜离子注入的注入离子进入第二栅极结构内。

请参考图10，采用第二倾斜离子注入工艺219，在所述第二偏移侧墙下方的衬底200内形成第二轻掺杂区229，且所述第二轻掺杂区229和第一轻掺杂区225的掺杂类型相反。

本实施例以第二区域II为NMOS区域为例做示范性说明，第二倾斜离子注入工艺219的注入离子为N型离子。在本发明其他实施例中，第二区域为PMOS区域，第二倾斜离子注入的注入离子为P型离子。

本实施例中，第二光刻胶层230既作为刻蚀形成第二凹槽209的掩膜层，并且第二光刻胶层230为第二倾斜离子注入工艺219的掩膜。也就是说，本实施例中，不需要额外形成第二倾斜离子注入工艺219的掩膜，与现有技术相比，本实施例明显减少了光刻步骤，节约了半导体器件的生产成本。

为了确保形成的第二轻掺杂区229能够有效的缓解热载流子效应，所述第二倾斜离子注入工艺219的注入角度大于0度小于45度，所述注入角度为第二倾斜离子注入工艺219的离子束前进方向与衬底200表面法线之间的夹角；所述第二倾斜离子注入工艺219的注入能量为2kev至100kev。所述第二倾斜离子注入工艺219的工艺可参考前述实施例的说明，在此不再赘述。

作为一个具体实施例，所述第二倾斜离子注入工艺219的注入离子为N型离子，所述N型离子为P、As或Sb，第二倾斜离子注入工艺219的工艺参数为：注入离子为P、As或Sb，离子注入能量为2kev至100kev，离子注入剂量为1E14atom/cm²至5E16atom/cm²，注入角度大于0度小于45度。

在本发明其他实施例中，第二区域为PMOS区域，第二倾斜离子注入的注入离子为P型离子，所述P型离子为B、Ga或In，第二倾斜离子注入工艺的工艺参数为：注入离子为B、Ga或In，离子注入能量为2kev至100kev，离子注入剂量为1E13atom/cm²至5E15atom/cm²，注入角度大于0度小于45度。

由于本实施例在形成第二凹槽209之后形成第二轻掺杂区219，避免了先形成第二轻掺杂区后形成第二凹槽造成的第二轻掺杂区被刻蚀去除的问题，提高了缓解热载流子效应问题的能力，从而优化了半导体器件的电学性能。

请参考图11，形成填充满所述第二凹槽209(请参考图10)的第二应力层241，且第二应力层241的应力类型与第一应力层207的应力类型相反。

由于与现有技术相比，本实施例第二凹槽209侧壁与第二栅极结构侧壁之间的距离减小了，因此形成的第二应力层241与第二栅极结构之间的距离也缩短了，使得第二应力层241对沟道区施加的应力作用得到有效的提高，从而提高半导体器件的载流子迁移率，优化半导体器件的电学性能。

所述第二应力层241的材料为SiGe、SiGeB、SiC或SiCP。本实施例中，以第二区域II为NMOS区域为例做示范性说明，所述第二应力层241的材料为SiC或SiCP。

采用选择性外延工艺形成所述第二应力层241。所述第二应力层241的材料为SiC或SiCP时，SiC或SiCP中C的质量百分比1％至10％；所述第二应力层241的材料为SiCP时，P原子浓度为1E15atom/cm³至5E18atom/cm³。

本实施例中，所述第二应力层241的材料为SiCP，采用原位自掺杂的选择性外延工艺形成所述第二应力层241。采用SiCP作为第二应力层241的材料的好处在于：后续经过退火处理后，P在第二区域II衬底200内扩散形成重掺杂区，省略了后续形成主侧墙、离子注入、湿法刻蚀去除主侧墙的工艺步骤，减少了半导体器件中的缺陷，提高半导体器件良率。

在其他实施例中，第二区域为PMOS区域时，第二应力层的材料为SiGe或SiGeB，所述SiGeB的形成工艺参数可参考前述说明，在此不再赘述。

在形成第二应力层241之后，采用选择性外延工艺在第二应力层241表面形成第二盖层242，所述第二盖层242的材料和形成工艺可参考第一盖层208(请参考图6)的材料和形成工艺，在此不再赘述。

在形成第二应力层241之后，第一盖层208表面、第一栅极结构顶部、第一侧墙表面还具有第二掩膜层210，第一区域I的第二掩膜层210可以保留。这是因为：刻蚀工艺对第二掩膜层210的刻蚀速率远小于对后续形成的层间介质层的刻蚀速率，因此，第一区域I的第二掩膜层210具有接触刻蚀停止层(CESL：Contact Etch Stop Layer)的作用。

在第二盖层242形成之后，还包括步骤：对所述衬底200进行退火处理，激活第一应力层207内的B离子形成第一重掺杂区，激活第二应力层241内的P离子形成第二重掺杂区。

请参考图12，形成覆盖第一区域I的第二掩膜层210、第二盖层242表面、第二栅极结构表面、以及第二偏移侧墙表面的接触刻蚀停止层243；在所述接触刻蚀停止层243表面形成层间介质层244。

在其他实施例中，第二应力层表面未形成第二盖层时，形成覆盖于第一区域的第二掩膜层、第二应力层表面、第二栅极结构表面、以及第二偏移侧墙表面的接触刻蚀停止层。

所述接触刻蚀停止层243的作用在于：后续会将半导体器件与外部电路电学连接，通过形成接触孔(Contact Via)以填充导电层的方式来进行电学连接；为了避免在形成接触孔的工艺过程中出现过刻蚀(Over Etch)，在形成层间介质层244之前形成接触刻蚀停止层243，刻蚀工艺对接触刻蚀停止层243的刻蚀速率远小于对层间介质层244的刻蚀速率，从而防止过刻蚀的发生。

所述接触刻蚀停止层243的材料为氮化硅，接触刻蚀停止层的厚度为100埃至500埃。所述层间介质层244的材料为氧化硅。

本发明实施例形成的半导体器件为平面半导体结构或鳍式场效应管。

综上，本发明提供的半导体器件的形成方法的技术方案具有以下优点：

首先，与现有技术相比，本发明实施例形成的第一凹槽与第一栅极结构之间的距离更短，使得形成的第一应力层与第一栅极结构之间的距离也变短，从而提高第一应力层的应力作用，提高半导体器件的载流子迁移率。同样的，在形成第二凹槽之前，在第二栅极结构侧壁未形成第二偏移侧墙，提高第二应力层的应力作用，提高半导体器件的载流子迁移率。

其次，由于本发明实施例中第一凹槽与第一栅极结构之间的距离较短，若在形成第一凹槽之前形成第一轻掺杂区，则第一轻掺杂区容易被刻蚀去除；而本发明实施例在形成第一凹槽之后，在第一偏移侧墙下方的衬底内形成第一轻掺杂区，避免形成第一凹槽的工艺对第一轻掺杂区造成刻蚀的问题，使得第一轻掺杂区能有效的缓解热载流子效应；同样的本发明实施例形成的第二掺杂区也能有效的起到缓解热载流子效应的作用，优化半导体器件的电学性能。

再次，采用第一倾斜离子注入工艺形成所述第一轻掺杂区，采用第二倾斜离子注入工艺形成所述第二轻掺杂区，并且，与现有技术相比，本发明实施例中第一倾斜离子注入工艺和第二倾斜离子注入工艺的注入能量更小，具体的，所述注入能量为2kev至100kev，防止注入能量过大造成相邻第一轻掺杂区之间的距离、相邻第二轻掺杂区之间的距离过近，避免发生电击穿等问题。第一倾斜离子注入工艺或第二倾斜离子注入工艺的注入角度大于0度小于45度，防止由于注入角度过小而造成大部分离子注入到第一凹槽底部或第二凹槽底部，同时防止由于注入角度过大而造成大部分离子注入到第一偏移侧墙或第二偏移侧墙内，提高形成的第一轻掺杂区和第二轻掺杂区的性能，从而有效的缓解半导体器件的热载流子效应。

最后，在刻蚀形成第一凹槽之前，形成第一光刻胶层作为刻蚀工艺的掩膜；同时所述第一光刻胶层还作为第一倾斜离子注入工艺的掩膜，不需要额外形成第一倾斜离子注入工艺的掩膜，减少了光刻工艺步骤，节约了生产成本。在刻蚀第二凹槽之前，形成第二光刻胶层作为刻蚀工艺的掩膜；同时所述第二光刻胶层还作为第二倾斜离子注入工艺的掩膜，进一步减少了光刻工艺步骤，进一步节约半导体器件生产成本。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体器件的形成方法，其特征在于，包括：

提供包括第一区域和第二区域的衬底，所述第一区域衬底表面形成有第一栅极结构，第二区域衬底表面形成有第二栅极结构，所述第一区域和第二区域衬底表面、第一栅极结构表面以及第二栅极结构表面形成有第一掩膜层；

刻蚀去除第一栅极结构两侧部分厚度的衬底形成第一凹槽，且刻蚀后第一区域剩余的第一掩膜层形成紧挨第一栅极结构侧壁的第一偏移侧墙；

在所述第一偏移侧墙下方的衬底内形成第一轻掺杂区；

形成填充满所述第一凹槽的第一应力层；

形成覆盖于所述第一应力层表面、第一偏移侧墙表面、第一栅极结构表面以及第二区域第一掩膜层表面的第二掩膜层；

刻蚀去除第二栅极结构两侧部分厚度的衬底形成第二凹槽，且刻蚀后第二区域剩余的第二掩膜层和第一掩膜层形成紧挨第二栅极结构侧壁的第二偏移侧墙；

在所述第二偏移侧墙下方的衬底内形成第二轻掺杂区，且所述第二轻掺杂区和第一轻掺杂区的掺杂类型相反；

形成填充满所述第二凹槽的第二应力层，且第二应力层的应力类型与第一应力层的应力类型相反；

其中，采用第一倾斜离子注入工艺形成所述第一轻掺杂区，采用第二倾斜离子注入工艺形成所述第二轻掺杂区；所述第一倾斜离子注入工艺的注入离子为P型离子，所述P型离子为B、Ga或In，所述第一倾斜离子注入工艺的工艺参数为：注入离子为B、Ga或In，离子注入能量为2kev至100kev，离子注入剂量为1E13atom/cm²至5E15atom/cm²，注入角度大于0度小于45度；所述第二倾斜离子注入工艺的注入离子为N型离子，所述N型离子为P、As或Sb，第二倾斜离子注入工艺的工艺参数为：注入离子为P、As或Sb，离子注入能量为2kev至100kev，离子注入剂量为1E14atom/cm²至5E16atom/cm²，注入角度大于0度小于45度。

2.如权利要求1所述半导体器件的形成方法，其特征在于，所述第一倾斜离子注入工艺或第二倾斜离子注入工艺的注入角度大于0度小于45度，所述注入角度为第一倾斜离子注入工艺或第二倾斜离子注入工艺的离子束前进方向与衬底表面法线之间的夹角。

3.如权利要求1所述半导体器件的形成方法，其特征在于，在刻蚀去除位于第一栅极结构两侧部分厚度的衬底之前，还包括步骤：形成覆盖于第二区域第一掩膜层表面的第一光刻胶层。

4.如权利要求3所述半导体器件的形成方法，其特征在于，以所述第一光刻胶层为掩膜进行第一倾斜离子注入工艺。

5.如权利要求1所述半导体器件的形成方法，其特征在于，在刻蚀去除位于第二栅极结构两侧部分厚度的衬底之前，还包括步骤：形成覆盖于第一区域第二掩膜层表面的第二光刻胶层。

6.如权利要求5所述半导体器件的形成方法，其特征在于，以所述第二光刻胶层为掩膜进行第二倾斜离子注入工艺。

7.如权利要求1所述半导体器件的形成方法，其特征在于，采用选择性外延工艺形成所述第一应力层或第二应力层。

8.如权利要求7所述半导体器件的形成方法，其特征在于，所述第一应力层或第二应力层的材料为SiGe、SiGeB、SiC或SiCP。

9.如权利要求8所述半导体器件的形成方法，其特征在于，所述第一应力层或第二应力层的材料为SiGe时，SiGe中Ge的质量百分比为10％至50％；所述第一应力层或第二应力层的材料为SiC时，SiC中C的质量百分比为1％至10％。

10.如权利要求8所述半导体器件的形成方法，其特征在于，所述第一应力层或第二应力层的材料为SiGeB时，B原子浓度为1E18atom/cm³至3E20atom/cm³；所述第一应力层或第二应力层的材料为SiCP时，P原子浓度为1E15atom/cm³至5E18atom/cm³。

11.如权利要求8所述半导体器件的形成方法，其特征在于，所述第一应力层或第二应力层的材料为SiGeB，选择性外延工艺的工艺参数为：反应气体包括硅源气体、锗源气体、硼源气体、HCl和H₂，硅源气体为SiH₄、SiH₂Cl₂或Si₂H₆，锗源气体为GeH₄，硼源气体为B₂H₆，其中，硅源气体流量为5sccm至500sccm，锗源气体流量为5sccm至500sccm，硼源气体流量为5sccm至500sccm，HCl气体流量为1sccm至300sccm，H₂流量为1000sccm至50000sccm，反应腔室压强为0.05托至50托，腔室温度为400度至900度。

12.如权利要求1所述半导体器件的形成方法，其特征在于，在形成第一掩膜层之前，还包括步骤：对所述第一栅极结构和第二栅极结构进行再氧化工艺，在第一栅极结构表面、第二栅极结构表面、以及衬底表面形成氧化层。

13.如权利要求12所述半导体器件的形成方法，其特征在于，所述再氧化工艺为炉管工艺，所述炉管工艺的工艺参数为：反应气体包括O₂，O₂流量为1000sccm至15000sccm，反应腔室温度为500度至800度。

14.如权利要求1所述半导体器件的形成方法，其特征在于，所述第一掩膜层和第二掩膜层的材料为氮化硅或氮氧化硅。

15.如权利要求1所述半导体器件的形成方法，其特征在于，形成的半导体器件为平面半导体结构或鳍式场效应管。