CN107785266B - 半导体结构的制造方法 - Google Patents
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Abstract
一种半导体结构的制造方法，包括：提供基底，包括衬底以及位于衬底上分立的鳍部；形成横跨鳍部且覆盖部分鳍部顶部表面和侧壁表面的栅极结构；去除栅极结构两侧部分厚度的鳍部；对栅极结构两侧的剩余鳍部进行定向氧化工艺，氧化部分厚度的剩余鳍部形成氧化层；完成定向氧化工艺后，在栅极结构两侧的氧化层上形成应力层；在应力层内形成源漏掺杂区。本发明通过定向氧化工艺，只氧化部分厚度的剩余鳍部，避免被栅极结构覆盖的鳍部所述暴露在外的鳍部侧壁受到氧化影响，因此后续无需采用额外的刻蚀工艺去除鳍部侧壁上的氧化层，从而避免所述额外的刻蚀工艺对剩余鳍部上的氧化层甚至器件沟道区产生刻蚀损伤，进而避免发生源漏掺杂区的底部穿通现象。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构的制造方法。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，不得不缩短MOSFET场效应管的沟道长度。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channeleffects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，非平面MOS晶体管应运而生，例如全包围栅极(Gate-all-around，GAA)晶体管或鳍式场效应管(FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET器件相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。GAA晶体管中，器件沟道区被栅极结构包围环绕，而且仅被栅极结构控制；此外，GAA晶体管对漏端引入的势垒降低(Drain Induction Barrier Lower，DIBL)现象也有显著改善，能够较好地抑制短沟道效应。
但是，即使将半导体工艺从平面MOS晶体管向非平面MOS晶体管过渡，半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构的制造方法，提高半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底包括衬底以及位于衬底上分立的鳍部；形成横跨所述鳍部且覆盖部分鳍部顶部表面和侧壁表面的栅极结构；去除所述栅极结构两侧部分厚度的鳍部；对所述栅极结构两侧的剩余鳍部进行定向氧化工艺，氧化部分厚度的所述剩余鳍部，形成氧化层；完成所述定向氧化工艺后，在所述栅极结构两侧的氧化层上形成应力层；在所述应力层内形成源漏掺杂区。
可选的，提供所述基底后，形成所述栅极结构之前，所述制造方法还包括：在所述鳍部之间的衬底上形成隔离结构，所述隔离结构的顶部低于所述鳍部顶部；形成所述栅极结构的步骤中，所述栅极结构还覆盖部分所述隔离结构顶部。
可选的，去除所述栅极结构两侧部分厚度的鳍部的步骤包括：去除所述栅极结构两侧凸出于所述隔离结构的鳍部、以及位于所述隔离结构之间的部分厚度的鳍部，使所述剩余鳍部的顶部低于所述隔离结构的顶部，且在所述隔离结构之间形成凹槽；对所述栅极结构两侧的剩余鳍部进行定向氧化工艺的步骤中，氧化所述凹槽底部的部分厚度的剩余鳍部，形成氧化层。
可选的，所述凹槽的深度为10埃至100埃。
可选的，去除所述栅极结构两侧部分厚度的鳍部的工艺为等离子体干法刻蚀工艺。
可选的，所述等离子体干法刻蚀工艺的参数包括：刻蚀气体为CF4、HBr、O2和Cl2中的一种或多种气体，CF4的气体流量为10sccm至200sccm，HBr的气体流量为100sccm至500sccm，O2的气体流量为0sccm至50sccm，Cl2的气体流量为10sccm至100sccm，源功率为100W至1000W，偏置电压为100V至500V，压强为2mTorr至50mTorr，刻蚀时间为10s至10分钟。
可选的，所述鳍部的材料为硅，所述氧化层的材料为氧化硅。
可选的，所述氧化层的厚度为50埃至100埃。
可选的，所述定向氧化工艺为含氧氛围下的定向带状等离子体灰化工艺。
可选的，去除所述栅极结构两侧部分厚度的鳍部后，使被所述栅极结构覆盖的鳍部具有暴露在外的侧壁表面，所述侧壁表面为鳍部侧壁；所述定向带状等离子体灰化工艺对所述凹槽底部的鳍部的氧化速率大于对所述鳍部侧壁的氧化速率。
可选的，所述定向带状离子束刻蚀工艺的步骤包括：向刻蚀腔中通入氧化气体；提供脉冲直流偏压，将所述氧化气体转化为电感耦合等离子体；采用所述电感耦合等离子体，对所述凹槽底部的鳍部进行轰击以氧化所述鳍部。
可选的，所述鳍部的材料为硅；将所述氧化气体转化为电感耦合等离子体的参数包括：脉冲直流偏压为50V至1000V，压强为2mTorr至200mTorr，氧化气体为O2，稀释气体为He，氧气的气体流量为100sccm至1000sccm，稀释气体的流量为100sccm至500sccm；对所述凹槽底部的鳍部进行轰击的参数包括：等离子体的轰击方向与所述衬底表面法线方向之间的夹角为80度至90度。
可选的，所述衬底用于形成N型晶体管，所述应力层的材料为SiC、SiP或SiCP；或者，所述衬底用于形成P型晶体管，所述应力层的材料为SiGe、SiB或SiGeB。
可选的，采用选择性外延工艺在所述氧化层上形成所述应力层。
可选的，所述应力层的材料为SiC，所述选择性外延工艺的参数包括：反应温度为650℃至850℃；反应气体包括硅源气体和碳源气体，所述硅源气体包括SiH4、SiH2Cl2或Si2Cl6，所述硅源气体的气体流量为0.5slm至30slm；所述碳源气体包括C3H6，所述碳源气体的气体流量为0.5slm至25slm。
可选的，所述应力层的材料为SiGe，所述选择性外延工艺的参数包括：反应温度为650℃至850℃；反应气体包括硅源气体和锗源气体，所述硅源气体包括SiH4、SiH2Cl2或Si2Cl6，所述硅源气体的气体流量为0.5slm至30slm；所述锗源气体包括GeH4，所述锗源气体的气体流量为0.5slm至20slm。
可选的，在所述应力层内形成源漏掺杂区的步骤包括：在所述栅极结构两侧的氧化层上形成应力层的过程中进行原位自掺杂，形成源漏掺杂区。
可选的，所述衬底用于形成N型晶体管，原位自掺杂P离子，掺杂浓度为1E19atom/cm3至5E22atom/cm3；或者，所述衬底用于形成P型晶体管，原位自掺杂B离子，掺杂浓度为2E19atom/cm3至5E22atom/cm3。
与现有技术相比，本发明的技术方案具有以下优点：
本发明去除栅极结构两侧部分厚度的鳍部后，对所述栅极结构两侧的剩余鳍部进行定向氧化工艺，氧化部分厚度的所述剩余鳍部以形成氧化层。通过所述定向氧化工艺，可以只氧化所述剩余鳍部，避免被所述栅极结构覆盖的鳍部所暴露在外的鳍部侧壁受到氧化影响；因此后续无需采用额外的刻蚀工艺去除所述鳍部侧壁上的氧化层，从而可以避免所述额外的刻蚀工艺对所述剩余鳍部上的氧化层甚至器件沟道区产生刻蚀损伤等不良影响，进而可以避免发生源漏掺杂区的底部穿通现象，改善了沟道漏电流的问题。
附图说明
图1至图5是一种半导体结构的制造方法各步骤对应结构示意图；
图6至图11是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
具体实施方式
由背景技术可知，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐从平面MOS晶体管向非平面MOS晶体管过渡，例如全包围栅极(Gate-all-around，GAA)晶体管或鳍式场效应管(FinFET)。
目前，鳍式场效应管晶体管在小尺寸领域被广泛使用；而具有全包围栅极结构的晶体管由于具备较好的电学性能，且能更有效地抑制短沟道效应，逐渐在半导体领域受到重视。但是，由于全包围结构的栅极悬空于底部衬底，因此全包围栅极晶体管的制造工艺较为复杂。
为此，一种“T型”鳍式场效应管应运而生。如同全包围栅极晶体管，所述“T型”鳍式场效应管具有较好的电学性能，且能有效抑制短沟道效应；此外，相比全包围栅极晶体管，所述“T型”鳍式场效应管的制造工艺更为简单。
结合参考图1至图5，示出了一种“T型”鳍式场效应管的制造方法各步骤对应结构示意图。所述半导体结构的制造方法包括以下步骤：
参考图1，提供衬底100以及位于衬底100上分立的鳍部110；在所述鳍部110之间的衬底100上形成隔离结构101，所述隔离结构101顶部低于所述鳍部110顶部；形成横跨所述鳍部110且覆盖部分鳍部110顶部表面和侧壁表面的栅极结构120，所述栅极结构120还覆盖部分所述隔离结构101顶部。
参考图2，去除所述栅极结构120两侧凸出于所述隔离结构101的鳍部110、以及位于所述隔离结构101之间的部分厚度的鳍部110，使所述栅极结构120两侧剩余鳍部110的顶部低于所述隔离结构101的顶部，且在所述隔离结构101之间形成凹槽111。
其中，由于去除所述栅极结构120两侧部分厚度的鳍部110后，所述半导体结构沿AA1割线的截面形状为T型，因此后续形成的鳍式场效应管晶体管为“T型”鳍式场效应管晶体管(T-FinFET)。
此外，去除所述栅极结构120两侧的部分鳍部110后，被所述栅极结构120覆盖的鳍部110具有暴露在外的侧壁表面，所述侧壁表面为鳍部侧壁105。
参考图3，采用高密度等离子体化学气相沉积(HDPCVD)工艺，在所述凹槽111底部形成氧化层115。
由于所述鳍部侧壁105(如图2所示)暴露在所述高密度等离子体化学气相沉积工艺的工艺环境中，因此所述氧化层115还位于所述鳍部侧壁105上。
参考图4，采用湿法刻蚀工艺，去除所述鳍部侧壁105(如图2所示)上的所述氧化层115。
参考图5，采用选择性外延工艺，在所述栅极结构120两侧的氧化层115上形成应力层130，并在形成所述应力层130的过程中进行原位自掺杂，形成源漏掺杂区(图未示)。
位于所述栅极结构120两侧剩余鳍部110顶部上的所述氧化层115，用于抑制源漏掺杂区的掺杂离子向底部扩散，以起到源漏掺杂区底部防穿通的作用。形成所述氧化层115后，还需采用额外的刻蚀工艺去除所述鳍部侧壁105上的所述氧化层115，使所述鳍部侧壁105的材料暴露在后续形成应力层130的工艺环境中，从而可以通过选择性外延工艺形成所述应力层130。
但是，去除所述氧化层115的刻蚀工艺，还容易对所述凹槽111底部的氧化层115、甚至对器件沟道区造成刻蚀损伤；器件导通后，容易发生源漏掺杂区的底部穿通，从而恶化沟道漏电流的问题，进而导致半导体结构的电学性能下降。
为了解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底包括衬底以及位于衬底上分立的鳍部；形成横跨所述鳍部且覆盖部分鳍部顶部表面和侧壁表面的栅极结构；去除所述栅极结构两侧部分厚度的鳍部；对所述栅极结构两侧的剩余鳍部进行定向氧化工艺，氧化部分厚度的所述剩余鳍部，形成氧化层；完成所述定向氧化工艺后，在所述栅极结构两侧的氧化层上形成应力层；在所述应力层内形成源漏掺杂区。
本发明去除栅极结构两侧部分厚度的鳍部后，对所述栅极结构两侧的剩余鳍部进行定向氧化工艺，氧化部分厚度的所述剩余鳍部以形成氧化层。通过所述定向氧化工艺，可以只氧化所述剩余鳍部，避免被所述栅极结构覆盖的鳍部所暴露在外的鳍部侧壁受到氧化影响；因此后续无需采用额外的刻蚀工艺去除所述鳍部侧壁上的氧化层，从而可以避免所述额外的刻蚀工艺对所述剩余鳍部上的氧化层甚至器件沟道区产生刻蚀损伤等不良影响，进而可以避免发生源漏掺杂区的底部穿通现象，改善了沟道漏电流的问题。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图11是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
参考图6，提供基底，所述基底包括衬底200以及位于衬底200上分立的鳍部210。
所述衬底200为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底200为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部210的材料与所述衬底200的材料相同。本实施例中，所述鳍部210的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，形成所述衬底200和鳍部210的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层(图未示)；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底200，位于所述衬底200上的凸起作为鳍部210。
本实施例中，在形成所述鳍部210之后，保留位于鳍部210顶部表面的硬掩膜层。所述硬掩膜层的材料为氮化硅，后续在进行平坦化处理工艺时，所述硬掩膜层顶部表面用于定义平坦化处理工艺的停止位置，并起到保护鳍部210顶部的作用。
结合参考图7，需要说明的是，提供所述基底后，所述制造方法还包括：在所述鳍部210之间的衬底200上形成隔离结构201，所述隔离结构201的顶部低于所述鳍部210顶部。
所述隔离结构201作为半导体结构的隔离结构，用于对相邻器件起到隔离作用。本实施例中，所述隔离结构201的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
需要说明的是，本实施例中，所述隔离结构201是浅沟槽隔离层。
具体地，形成所述隔离结构201的步骤包括：在所述鳍部210之间的衬底200上形成隔离膜，所述隔离膜的顶部高于所述硬掩膜层(图未示)的顶部；对所述隔离膜顶部表面进行平坦化处理，去除高于所述硬掩膜层顶部的隔离膜；去除部分厚度的剩余隔离膜以形成隔离结构201；去除所述硬掩膜层。
本实施例中，采用化学机械研磨工艺，对所述隔离膜顶部表面进行平坦化处理；采用湿法刻蚀工艺，去除部分厚度的剩余隔离膜。在其他实施例中，还可以采用干法刻蚀工艺，或者干法刻蚀和湿法刻蚀相结合的工艺，去除部分厚度的剩余隔离膜。
本实施例中，采用湿法刻蚀工艺去除所述硬掩膜层。所述硬掩膜层的材料为氮化硅，相应的，所述湿法刻蚀工艺所采用的刻蚀溶液为磷酸溶液。
参考图8，形成横跨所述鳍部210且覆盖部分鳍部210顶部表面和侧壁表面的栅极结构220。
本实施例中，所述栅极结构220为伪栅结构，所述栅极结构220为后续形成金属栅极结构占据空间位置。
所述栅极结构220为单层结构或叠层结构，所述栅极结构220包括伪栅层，或者所述栅极结构220包括伪氧化层以及位于所述伪氧化层上的伪栅层，其中，伪栅层的材料为多晶硅或无定形碳，伪氧化层的材料为氧化硅或氮氧化硅。
在其他施例中，所述栅极结构还可以为金属栅极结构。所述金属栅极结构包括栅介质层以及位于栅介质层上的栅电极层，其中，栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括Ti、Ta、TiN、TaN、TiAl、TiAlN、Cu、Al、W、Ag或Au中的一种或多种。
需要说明的是，相邻所述鳍部210之间的衬底200上形成有隔离结构201；相应的，所述栅极结构220还覆盖部分所述隔离结构201顶部。
具体地，形成所述栅极结构220的步骤包括：形成覆盖所述鳍部210和隔离结构201的伪栅膜；在所述伪栅膜表面形成图形层(图未示)，所述图形层定义出待形成的栅极结构220的图形；以所述图形层为掩膜，图形化所述伪栅膜，在所述鳍部210表面形成栅极结构220；去除所述图形层。
参考图9，去除所述栅极结构220两侧部分厚度的鳍部210。
通过去除所述栅极结构220两侧部分厚度的鳍部210，为后续在所述鳍部上形成氧化层，以及在所述氧化层上外延形成应力层提供工艺基础。
本实施例中，去除所述栅极结构220两侧部分厚度的鳍部210的步骤包括：去除所述栅极结构220两侧凸出于所述隔离结构201的鳍部210、以及位于所述隔离结构201之间的部分厚度的鳍部210，使所述栅极结构220两侧剩余鳍部210的顶部低于所述隔离结构201的顶部，且在所述隔离结构201之间形成凹槽211。
形成所述凹槽211的做法不仅可以保证只有所述剩余鳍部210的顶部暴露在后续形成氧化层的工艺环境中，且使所述氧化层形成于所述凹槽211内，从而有利于控制所述氧化层的形貌和厚度。
在其他实施例中，还可以仅去除所述栅极结构两侧凸出于所述隔离结构的鳍部，使所述剩余鳍部的顶部与所述隔离结构的顶部齐平。
需要说明的是，如果所述凹槽211的深度过大，即所述栅极结构220两侧的鳍部210剩余量过少，而后续在所述栅极结构220两侧的鳍部210上形成源漏掺杂区，从而容易对半导体结构的电学性能造成不良影响；如果所述凹槽211的深度过小，相应会增加形成所述凹槽211的工艺难度。为此，本实施例中，所述凹槽211的深度为10埃至100埃。
还需要说明的是，由于所述栅极结构220横跨所述鳍部210且覆盖部分鳍部210顶部表面和侧壁表面，为此部分鳍部210因被所述栅极结构220覆盖而被保留；也就说，去除所述栅极结构220两侧部分厚度的鳍部210后，被所述栅极结构220覆盖的鳍部210仍旧凸出于所述隔离结构201顶部，且所述鳍部210具有暴露在外的侧壁表面，所述侧壁表面为鳍部侧壁212。
本实施例中，采用干法刻蚀工艺去除所述栅极结构220两侧部分厚度的鳍部210。具体地，所述干法刻蚀工艺为等离子体干法刻蚀工艺，所述等离子体干法刻蚀工艺的参数包括：刻蚀气体为CF4、HBr、O2和Cl2中的一种或多种气体，CF4的气体流量为10sccm至200sccm，HBr的气体流量为100sccm至500sccm，O2的气体流量为0sccm至50sccm，Cl2的气体流量为10sccm至100sccm，源功率为100W至1000W，偏置电压为100V至500V，压强为2mTorr至50mTorr，刻蚀时间为10s至10分钟。
需要说明的是，本实施例中，所述干法刻蚀工艺为各向异性的刻蚀工艺，所述刻蚀工艺的纵向刻蚀速率远大于横向刻蚀速率，且所述刻蚀工艺的参数设定合理；因此，在去除所述栅极结构220两侧部分厚度的鳍部210，使凹槽211深度满足工艺需求的同时，可以避免所述鳍部侧壁212受到刻蚀损伤。
还需要说明的是，去除所述栅极结构220两侧部分厚度的鳍部210后，所述半导体结构沿BB1(如图9所示)割线的截面形状为T型，为此，后续形成的鳍式场效应管晶体管为“T型”鳍式场效应管晶体管(T-FinFET)。
参考图10，对所述栅极结构220两侧的剩余鳍部210进行定向氧化工艺300，氧化部分厚度的所述剩余鳍部210，形成氧化层215。
所述氧化层215用于在后续形成源漏掺杂区后，抑制所述源漏掺杂区的掺杂离子向底部扩散，从而可以防止所述源漏掺杂区发生底部穿通，进而可以改善沟道漏电流的问题。
本实施例中，所述鳍部210的材料为硅，相应的，对所述鳍部210进行氧化后，形成的氧化层215的材料为氧化硅。
需要说明的是，所述氧化层215的厚度不宜过小，也不宜过大。如果所述氧化层215的厚度过小，源漏掺杂区的掺杂离子容易透过所述氧化层215向底部扩散，也就是说，所述氧化层215防止所述源漏掺杂区发生底部穿通的效果较差，甚至难以起到防止所述源漏掺杂区底部穿通的作用；所述氧化层215由所述鳍部210经氧化后转化而成，如果所述氧化层215的厚度过大，相应的，所述栅极结构220两侧鳍部210的剩余量过少，也会对半导体结构的电学性能造成不良影响。为此，本实施例中，所述氧化层215的厚度为50埃至100埃。
具体地，对所述栅极结构220两侧的剩余鳍部210进行定向氧化工艺300的步骤中，氧化所述凹槽211底部部分厚度的剩余鳍部210，形成所述氧化层215。
本实施例中，所述定向氧化工艺300为含氧氛围下的定向带状等离子体灰化工艺(Directed plasma ribbon oxygen ashing)。其中，定向带状指的是所述等离子体经由一缝隙入射至所述凹槽211底部，且沿平行于所述衬底200表面的方向，对所述凹槽211底部的剩余鳍部210进行定向扫描。
需要说明的是，所述定向带状等离子体灰化工艺对所述凹槽211底部的鳍部210的氧化速率大于对所述鳍部侧壁212的氧化速率，且对所述凹槽211底部的鳍部210和所述鳍部侧壁212的氧化速率的比值接近于无穷大。因此，通过所述定向带状等离子体灰化工艺，在氧化所述凹槽211底部的剩余鳍部210时，可以避免对所述鳍部侧壁212进行氧化；也就是说，所述氧化层215只形成于所述凹槽211底部。
具体地，所述定向带状等离子体灰化工艺的步骤包括：向刻蚀腔中通入氧化气体；提供脉冲直流偏压，将所述氧化气体转化为电感耦合等离子体；采用所述电感耦合等离子体，对所述凹槽211底部的剩余鳍部210进行轰击以氧化所述剩余鳍部210。
本实施例中，所述鳍部210的材料为硅；相应的，将所述氧化气体转化为电感耦合等离子体的参数包括：氧化气体为氧气，稀释气体为He。
需要说明的是，所述定向带状等离子体灰化工艺的脉冲直流偏压值和氧气的气体流量不宜过小，也不宜过大。如果脉冲直流偏压值或氧气的气体流量过小，容易导致产生的电感耦合等离子体过少，从而导致后续对所述凹槽211底部鳍部210的氧化效果不明显；如果脉冲直流偏压值或氧气的气体流量过大，容易导致后续的氧化速率过快或氧化稳定性变差，从而容易对所述氧化层215的形成质量造成不良影响，还容易对所述凹槽211底部的鳍部210质量造成不良影响，进而导致半导体结构的电学性能下降。为此，本实施例中，脉冲直流偏压为50V至1000V，氧气的气体流量为100sccm至1000sccm。
还需要说明的是，稀释气体的气体流量不宜过少，也不宜过多。如果稀释气体的气体流量过少，容易导致后续的氧化速率过快或氧化稳定性变差，从而容易对所述氧化层215的形成质量造成不良影响，还容易对所述凹槽211底部的鳍部210质量造成不良影响；如果稀释气体的气体流量过多，容易导致氧化速率过慢，从而导致工艺时间增加，降低制造效率。为此，本实施例中，稀释气体的气体流量为100sccm至500sccm。
基于所述设定的氧化气体和稀释气体的气体流量，以及脉冲直流偏压的大小，将腔室压强设定在合理范围值内。本实施例中，压强为2mTorr至200mTorr。
此外，等离子体的轰击方向与所述衬底200表面法线方向之间的夹角不宜过大。如果所述夹角过大，由所述隔离结构201带来的阴影效应较为严重，难以完全氧化所述凹槽211底部的鳍部210，且还容易对所述鳍部侧壁212进行氧化。为此，本实施例中，所述等离子体的轰击方向与所述衬底200表面法线方向之间的夹角为0度至10度。
参考图11，完成所述定向氧化工艺300(如图10所示)后，在所述栅极结构220两侧的氧化层215上形成应力层230；在所述应力层230内形成源漏掺杂区(图未示)。
所述应力层230用于向沟道区提供应力作用，从而提高晶体管的载流子迁移率。
具体地，所述衬底200用于形成N型晶体管时，所述应力层230为N型应力层，所述应力层230的材料为SiC、SiP或SiCP，所述应力层230为N型晶体管的沟道区提供拉应力作用，从而提高N型晶体管的电子迁移率；或者，所述衬底200用于形成P型晶体管时，所述应力层230为P型应力层，所述应力层230的材料可以为SiGe、SiB或SiGeB，所述应力层230为P型晶体管的沟道区提供压应力作用，从而提高P型晶体管的空穴迁移率。
本实施例中，由于所述鳍部侧壁212(如图10所示)暴露在外，因此可以采用选择性外延工艺在所述氧化层215上形成所述应力层230。
以所述应力层230的材料为SiC为例，所述选择性外延工艺的参数包括：反应温度为650℃至850℃；反应气体包括硅源气体和碳源气体，所述硅源气体包括SiH4、SiH2Cl2或Si2Cl6，所述硅源气体的气体流量为0.5slm至30slm；所述碳源气体包括C3H6，所述碳源气体的气体流量为0.5slm至25slm。
以所述应力层230的材料为SiGe为例，所述选择性外延工艺的参数包括：反应温度为650℃至850℃；反应气体包括硅源气体和锗源气体，所述硅源气体包括SiH4、SiH2Cl2或Si2Cl6，所述硅源气体的气体流量为0.5slm至30slm；所述锗源气体包括GeH4，所述锗源气体的气体流量为0.5slm至20slm。
本实施例中，在所述应力层230内形成源漏掺杂区的步骤包括：在所述栅极结构220两侧的氧化层215上形成应力层230的过程中进行原位自掺杂，形成所述源漏掺杂区(图未示)。
具体地，所述衬底200用于形成N型晶体管时，在形成所述应力层230的过程中，原位自掺杂B离子，掺杂浓度为1E19atom/cm3至5E22atom/cm3；或者，所述衬底200用于形成P型晶体管时，在形成所述应力层230的过程中，原位自掺杂B离子，掺杂浓度为2E19atom/cm3至5E22atom/cm3。
本实施例中，去除栅极结构220(如图9所示)两侧部分厚度的鳍部210(如图9所示)后，对所述栅极结构220两侧的剩余鳍部210进行定向氧化工艺300(如图10所示)，氧化部分厚度的所述剩余鳍部210以形成氧化层215(如图10所示)。通过所述定向氧化工艺300，可以只氧化所述剩余鳍部210，避免被所述栅极结构220覆盖的鳍部210所暴露在外的鳍部侧壁212(如图10所示)受到氧化影响，因此后续无需采用额外的刻蚀工艺去除所述鳍部侧壁212上的氧化层215，从而可以避免所述额外的刻蚀工艺对所述剩余鳍部210上的氧化层215甚至器件沟道区产生刻蚀损伤等不良影响，进而可以避免发生源漏掺杂区的底部穿通现象，改善了沟道漏电流的问题。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (18)
1.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底包括衬底以及位于衬底上分立的鳍部；
形成横跨所述鳍部且覆盖部分鳍部顶部表面和侧壁表面的栅极结构；
去除所述栅极结构两侧部分厚度的鳍部；
对所述栅极结构两侧的剩余鳍部进行定向氧化工艺，氧化部分厚度的所述剩余鳍部，形成氧化层；
完成所述定向氧化工艺后，在所述栅极结构两侧的氧化层上形成应力层；
在所述应力层内形成源漏掺杂区。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，提供所述基底后，形成所述栅极结构之前，所述制造方法还包括：在所述鳍部之间的衬底上形成隔离结构，所述隔离结构的顶部低于所述鳍部顶部；
形成所述栅极结构的步骤中，所述栅极结构还覆盖部分所述隔离结构顶部。
3.如权利要求2所述的半导体结构的制造方法，其特征在于，去除所述栅极结构两侧部分厚度的鳍部的步骤包括：去除所述栅极结构两侧凸出于所述隔离结构的鳍部、以及位于所述隔离结构之间的部分厚度的鳍部，使所述剩余鳍部的顶部低于所述隔离结构的顶部，且在所述隔离结构之间形成凹槽；
对所述栅极结构两侧的剩余鳍部进行定向氧化工艺的步骤中，氧化所述凹槽底部的部分厚度的剩余鳍部，形成氧化层。
4.如权利要求3所述的半导体结构的制造方法，其特征在于，所述凹槽的深度为10埃至100埃。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，去除所述栅极结构两侧部分厚度的鳍部的工艺为等离子体干法刻蚀工艺。
6.如权利要求5所述的半导体结构的制造方法，其特征在于，所述等离子体干法刻蚀工艺的参数包括：刻蚀气体为CF4、HBr、O2和Cl2中的一种或多种气体，CF4的气体流量为10sccm至200sccm，HBr的气体流量为100sccm至500sccm，O2的气体流量为0sccm至50sccm，Cl2的气体流量为10sccm至100sccm，源功率为100W至1000W，偏置电压为100V至500V，压强为2mTorr至50mTorr，刻蚀时间为10s至10分钟。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，所述鳍部的材料为硅，所述氧化层的材料为氧化硅。
8.如权利要求1所述的半导体结构的制造方法，其特征在于，所述氧化层的厚度为50埃至100埃。
9.如权利要求3所述的半导体结构的制造方法，其特征在于，所述定向氧化工艺为含氧氛围下的定向带状等离子体灰化工艺。
10.如权利要求9所述的半导体结构的制造方法，其特征在于，去除所述栅极结构两侧部分厚度的鳍部后，使被所述栅极结构覆盖的鳍部具有暴露在外的侧壁表面，所述侧壁表面为鳍部侧壁；
所述定向带状等离子体灰化工艺对所述凹槽底部的鳍部的氧化速率大于对所述鳍部侧壁的氧化速率。
11.如权利要求9所述的半导体结构的制造方法，其特征在于，所述定向带状等离子体灰化工艺的步骤包括：向刻蚀腔中通入氧化气体；
提供脉冲直流偏压，将所述氧化气体转化为电感耦合等离子体；
采用所述电感耦合等离子体，对所述凹槽底部的鳍部进行轰击以氧化所述鳍部。
12.如权利要求11所述的半导体结构的制造方法，其特征在于，所述鳍部的材料为硅；
将所述氧化气体转化为电感耦合等离子体的参数包括：脉冲直流偏压为50V至1000V，压强为2mTorr至200mTorr，氧化气体为O2，稀释气体为He，氧气的气体流量为100sccm至1000sccm，稀释气体的流量为100sccm至500sccm；
对所述凹槽底部的鳍部进行轰击的参数包括：等离子体的轰击方向与所述衬底表面法线方向之间的夹角为0度至10度。
13.如权利要求1所述的半导体结构的制造方法，其特征在于，所述衬底用于形成N型晶体管，所述应力层的材料为SiC、SiP或SiCP；
或者，
所述衬底用于形成P型晶体管，所述应力层的材料为SiGe、SiB或SiGeB。
14.如权利要求1所述的半导体结构的制造方法，其特征在于，采用选择性外延工艺在所述氧化层上形成所述应力层。
15.如权利要求14所述的半导体结构的制造方法，其特征在于，所述应力层的材料为SiC，所述选择性外延工艺的参数包括：反应温度为650℃至850℃；反应气体包括硅源气体和碳源气体，所述硅源气体包括SiH4、SiH2Cl2或Si2Cl6，所述硅源气体的气体流量为0.5slm至30slm；所述碳源气体包括C3H6，所述碳源气体的气体流量为0.5slm至25slm。
16.如权利要求14所述的半导体结构的制造方法，其特征在于，所述应力层的材料为SiGe，所述选择性外延工艺的参数包括：反应温度为650℃至850℃；反应气体包括硅源气体和锗源气体，所述硅源气体包括SiH4、SiH2Cl2或Si2Cl6，所述硅源气体的气体流量为0.5slm至30slm；所述锗源气体包括GeH4，所述锗源气体的气体流量为0.5slm至20slm。
17.如权利要求14所述的半导体结构的制造方法，其特征在于，在所述应力层内形成源漏掺杂区的步骤包括：在所述栅极结构两侧的氧化层上形成应力层的过程中进行原位自掺杂，形成源漏掺杂区。
18.如权利要求17所述的半导体结构的制造方法，其特征在于，所述衬底用于形成N型晶体管，原位自掺杂P离子，掺杂浓度为1E19atom/cm3至5E22atom/cm3；
或者，
所述衬底用于形成P型晶体管，原位自掺杂B离子，掺杂浓度为2E19atom/cm3至5E22atom/cm3。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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