CN111799173B - 半导体元件的制造方法以及等离子体处理装置 - Google Patents

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Abstract

本发明提供一种半导体元件的制造方法以及等离子体处理装置。在具有SiGe沟道的半导体元件的制造工序中，能够不对SiGe沟道造成损伤地形成保护SiGe沟道的Si偏析层。半导体元件的制造方法包括：第1工序，对至少具有硅层和在硅层上形成的硅锗层的半导体基板实施基于第1条件的等离子体处理而使硅锗层露出；以及第2工序，对半导体基板实施基于第2条件的等离子体处理而使硅偏析至露出的硅锗层的表面，第1条件是能够对硅锗层或与硅锗层相邻的层进行蚀刻的条件，第2条件是实施氢等离子体处理的条件，第1工序以及第2工序在同一等离子体处理装置的处理室内连续进行。

Description

半导体元件的制造方法以及等离子体处理装置
技术领域
本发明涉及半导体元件的制造方法以及等离子体处理装置。
背景技术
为了不断地使集成电路芯片的功能、性能提高，晶体管的微细化不可或缺。为了实现晶体管的微细化，除了减小加工尺寸之外，还进行了用于实现微细化后的晶体管的性能提高的关于元件的构造、材料的各种研究。例如，可举出向金属氧化物半导体场效应晶体管(MOSFET：Metal Oxide Semiconductor Field Effect Transistor)中的源极/漏极区域的应变的导入、高介电栅极绝缘膜以及金属的导入、从平面(Planar)型导入鳍(Fin)型那样的新构造等。
鳍型FET通过用栅极覆盖具有三维构造的鳍型沟道的周围来提高栅极的控制性，能够抑制由伴随晶体管的微细化的栅极长度的缩小引起的短沟道效应(即，漏电流的增大)。若微细化进一步发展，则可以设想沟道为线状或片状的层叠体且其周围被栅极覆盖的环绕栅极型FET(GAA：Gate All Around)。认为在这样的沟道构造的变化中也伴随着沟道材料的变化。这是因为，随着晶体管的电源电压(漏极电压)的缩放而导通电流/截止电流比减少，或者随着伴随微细化的接触电阻等寄生电阻的增大而导通电流减少，因此在低电场区域的导通电流的增大成为课题。例如，与硅(Si)相比载流子迁移率高的砷化铟镓(InGaAs)等III-V化合物、锗(Ge)等IV族半导体材料的导入被视为有前景。特别是，硅锗(SiGe)除了空穴的迁移率比Si高这样的特性以外，还容易与Si晶格匹配，因此能够向SiGe沟道内部导入应变，从而能够期待进一步的迁移率的提高。因此，作为鳍型FET或者GAA型FET的p型沟道的材料，期待导入SiGe。
然而，SiGe沟道具有与栅极绝缘膜的界面的特性差这样的课题。SiGe表面的Ge原子的悬空键(dangling bond)难以由氢原子形成终端，因此在SiGe表面存在较多的悬空键，成为载流子的陷阱中心。陷阱成为漏电流的原因，并且诱发载流子散射而成为载流子迁移率降低的主要原因。因此，提出了用于提高SiGe沟道与栅极绝缘膜的界面特性的方法。
专利文献1、非专利文献1公开了在SiGe沟道上通过外延生长法形成Si保护膜的技术(第1现有技术)。专利文献2、非专利文献2公开了如下内容：为了在SiGe沟道上形成硅薄膜，在SiGe上形成硅氧化膜后，通过进行热处理而使SiGe/硅氧化膜界面处的Si组成增大，由此形成实质上的硅薄膜(第2现有技术)。在非专利文献3中，通过对堆积在Si上的Ge表面照射原子状氢而形成Ge与H的键，然后通过施加200℃～350℃程度的热处理，在表面处能量不稳定的Ge-H键中发生Si与G的置换，表现出更稳定的Si-H键的比例增大这样的实验结果(第3现有技术)。
在先技术文献
专利文献
专利文献1：美国专利申请公开第2016/0190286号说明书
专利文献2：美国专利申请公开第2018/0026100号说明书
非专利文献
非专利文献1：G.Tsutsui et al.，“Leakage aware Si/SiGe CMOS FinFET forlow power applications”，Proceedings of VLSI Symposium 2018，2018年，pp.87～88
非专利文献2：P.Hashemi et al.，“High Performance and ReliableStrainedSiGe PMOS FinFETs Enabled by Advanced Gate Stack Engineering”，Proceedings of IEDM 2017，2017年，pp.824～827
非专利文献3：E.Rudkevich et al.，“Hydrogen Induced Si SurfaceSegregation on Ge-Covered Si(001)”，Physical Review Letters vol.81，1998年，pp.3467～3470
发明内容
发明所要解决的课题
在第1现有技术中，需要在外延生长法前在氢气氛中对SiGe沟道表面进行清洁。该工艺是在与进行外延生长的腔室相同的腔室中进行的，其目的在于，通过实施约750℃～850℃的热处理，将与沟道表面的悬空键键合的杂质和氢一起取出。SiGe的熔点为约960℃，因此若对SiGe沟道施加高的热负荷，则容易引起Ge的扩散、应变缓和，存在容易引起SiGe沟道的Ge组成降低、应变缓和引起的载流子迁移率的降低的课题。此外，外延生长的生长速度受到晶体的面方位的较大影响。在FinFET构造的情况下，沟道侧壁成为生长速度慢的(110)面，沟道上部成为生长速度快的(100)面，因此难以形成均匀膜厚的Si保护膜。进而，由于在SiGe沟道与Si保护膜之间产生的应变能，因此在Si保护膜生长的初期阶段，原子层的逐层(layer by layer)生长是困难的，认为Si保护膜的生长以岛状开始。因此，为了完全用Si保护膜覆盖SiGe沟道表面，保护膜需要一定程度的膜厚。因此，存在Si保护膜作为沟道而发挥作用的可能性，在该情况下，载流子迁移率大幅劣化。
在第2现有技术中，首先通过热氧化或等离子体氧化来氧化SiGe沟道表面。由此形成的氧化膜中混合有硅氧化膜(SiO2)和锗氧化膜(GeO2)。通过对该氧化膜实施600℃～750℃的热处理，使GeO2挥发，能够使氧化膜的组成基本上为SiO2。在该热处理的过程中，在SiGe沟道与氧化膜的界面，发生Si原子与Ge原子的置换而使得Si原子与氧原子键合的状态占大半，由此在SiGe沟道与氧化膜的界面形成薄的Si层。这样，认为在第2现有技术中，与第1现有技术相比，能够形成更薄的Si保护膜，此外，认为该保护膜的基于面方位的膜厚依赖性也较小。然而，与第1现有技术同样，残留有通过热处理容易引起Ge组成降低、应变缓和引起的载流子迁移率降低这样的课题。
发明者们通过利用作为第3现有技术的非专利文献3的见解(Si偏析现象)，对不伴随高温的热处理而在SiGe沟道与栅极绝缘膜之间形成Si保护膜的可能性进行了研究。该情况下，在蚀刻装置中在晶片上形成了构成SiGe沟道的Fin构造后，为了照射原子状氢，需要将晶片从蚀刻装置中取出而投入到进行氢处理的退火装置或CVD(化学气相生长：ChemicalVapor Deposition)装置中。因此，在退火装置或CVD装置中进行氢终端处理之前，需要实现在沟道表面的悬空键未键合杂质等的状态，例如，需要利用氟化氢(HF)水溶液、氯化氢(HCl)水溶液等进行晶片表面的湿式清洗。然而，SiGe表面的Ge原子所具有的悬空键难以通过湿式清洗而形成氢终端，在清洗后大气中的杂质等有可能与悬空键键合。此外，Ge在大气中容易被氧化，并且锗氧化膜为水溶性，因此Ge-O键合的Ge原子有可能在湿式清洗溶液中溶解。若发生Ge的溶解，则有可能使SiGe沟道宽度的变动、沟道的表面粗糙度增大。这样，在第1～第3现有技术中，为了在SiGe沟道表面形成Si保护膜，均伴随着高的热负荷或湿式清洗导致的对SiGe沟道的损伤。
对此，发明者们对SiGe覆层试样实施低温氢等离子体处理而得到了如下见解：能够诱发Si偏析现象，从而能够将SiGe表面的组成改性为富含Si的表面状态。根据实验结果而发现：
(1)Si偏析现象在试样的表面附近产生，
(2)离子能量越大，试样表面附近的Si/Ge比越降低，
(3)离子能量越大，多晶Si、SiGe的蚀刻速率越降低。
在本发明中，提供一种在具有SiGe沟道的鳍型FET、GAA型FET等三维构造器件的制造工序中能够形成保护SiGe层而不造成损伤的Si偏析层的工艺，以及能够实现该工艺的等离子体处理装置。
用于解决课题的手段
作为本发明的一个方式的半导体元件的制造方法具有：对至少具有硅层和在硅层上形成的硅锗层的半导体基板实施基于第1条件的等离子体处理而使硅锗层露出的第1工序、以及对半导体基板实施基于第2条件的等离子体处理而使硅偏析至露出的硅锗层的表面的第2工序，第1条件是能够对硅锗层或与硅锗层相邻的层进行蚀刻的条件，第2条件是实施氢等离子体处理的条件，第1工序以及第2工序在同一等离子体处理装置的处理室内连续进行。
此外，作为本发明的另一方式的等离子体处理装置是对至少具有硅层和在硅层上形成的硅锗层的半导体基板进行等离子体处理的等离子体处理装置，具有；将半导体基板保持在真空环境中的处理室；配置于处理室内，载置半导体基板的试样台；向处理室供给等离子体处理用的原料气体的气体供给机构；用于生成用于等离子体处理的等离子体的高频电源；以及控制部，控制部连续进行第1工序和第2工序，所述第1工序对半导体基板实施基于第1条件的等离子体处理而使硅锗层露出，所述第2工序对半导体基板实施基于第2条件的等离子体处理而使硅偏析至露出的硅锗层的表面，气体供给机构基于控制部的指示，在第1工序中向处理室供给对硅锗层或与硅锗层相邻的层进行蚀刻的原料气体，在第2工序中向处理室供给氢气。
发明效果
在具有SiGe沟道的半导体元件的制造工序中，能够在不对SiGe沟道造成损伤的情况下形成保护SiGe沟道的Si偏析层。
其他课题和新特征可通过本说明书的描述以及附图而变得清楚。
附图说明
图1是表示实施例1的具有SiGe沟道的半导体元件的沟道形成方法的图。
图2是表示实施例1中的等离子体处理装置的处理条件的图。
图3是表示极薄膜Si偏析层的形成过程的概念图。
图4是使用微波ECR等离子体的等离子体处理装置的结构图。
图5A是表示实施例1的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图5B是表示实施例1的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图5C是表示实施例1的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图5D是表示实施例1的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图5E是表示实施例1的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图5F是表示实施例1的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图5G是表示实施例1的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图5H是表示实施例1的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图6是实施例1的具有SiGe沟道的半导体元件的剖视图。
图7是用于说明Si偏析层对晶体管特性产生的效果的图。
图8是表示实施例2的具有SiGe沟道的半导体元件的沟道形成方法的图。
图9是表示实施例2中的等离子体处理装置的处理条件的图。
图10是实施例2的具有SiGe沟道的半导体元件的剖视图。
图11是表示实施例3的具有SiGe沟道的半导体元件的沟道形成方法的图。
图12是表示实施例3中的等离子体处理装置的处理条件的图。
图13A是表示实施例4的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图13B是表示实施例4的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图13C是表示实施例4的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图13D是表示实施例4的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图13E是表示实施例4的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图13F是表示实施例4的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图13G是表示实施例4的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图13H是表示实施例4的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图13I是表示实施例4的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图13J是表示实施例4的具有SiGe沟道的半导体元件的制造工序的鸟瞰图。
图14是从上方观察图13B的构造的俯视图。
图15A是表示实施例4的n型MOSFET的制造工序的剖视图。
图15B是表示实施例4的n型MOSFET的制造工序的剖视图。
图15C是表示实施例4的n型MOSFET的制造工序的剖视图。
图16A是表示实施例4的p型MOSFET的制造工序的剖视图。
图16B是表示实施例4的p型MOSFET的制造工序的剖视图。
图16C是表示实施例4的p型MOSFET的制造工序的剖视图。
图16D是表示实施例4的p型MOSFET的制造工序的剖视图。
图16E是表示实施例4的p型MOSFET的制造工序的剖视图。
图17是实施例4的具有SiGe沟道的半导体元件的剖视图。
图18是表示实施例4中的等离子体处理装置的处理条件的图。
符号说明
1、501、601、701…硅基板(单晶硅层)；2、502、602…单晶应变硅锗层；3、503…硬掩模；4、505、607、715…硅偏析层；5、504、603、705…元件分离(STI)绝缘膜；6、604、706…伪栅极绝缘膜；7、605、707…伪栅极；8、606、708…硬掩模；9、709…栅极侧壁绝缘膜；10…硬掩模；11、710…p型硅锗源极/漏极；12、711…层间绝缘膜；13、506、716…栅极绝缘膜；14、507、717…n型功函数调整用金属；15、508、718…p型功函数调整用金属；16、509、719…栅极金属；70…空穴；90…再附着物层；702…应变缓和单晶硅锗层或应变缓和单晶硅层；703…单晶应变硅或单晶硅层；704…单晶应变硅锗层；712…抗蚀剂；713…n型硅源极/漏极；714…抗蚀剂；401…处理室(腔室)；402…真空排气口；403…喷淋板；404…窗部；405…气体源；406…气体供给装置；407…气体导入口；408…等离子体生成用高频电源；409…波导；410…磁场产生线圈；411…半导体基板；412…试样台；413…高频偏压电源；420…控制部。
具体实施方式
以下，基于附图，对本发明的实施方式进行说明。另外，本发明并不限定于以下记载的实施例，在其技术思想的范围内能够进行各种变形。在用于说明实施例的所有附图中，对具有相同功能的构件标注相同的符号，并省略其重复的说明。此外，对于作为本实施例公开的内容，当然能够进行改变材料、制造工序的组合等多种变更。此外，附图并不是必须准确地匹配比例尺，而是以使逻辑变得明确的方式强调地示意性描绘了重要的部分。
[实施例1]
图1表示实施例1的具有硅锗(SiGe)沟道的半导体元件的沟道形成方法。图1的(a)表示沟道形成工序前的硅(Si)基板。在Si基板(单晶Si层)1的一部分形成有槽，在槽内埋入有单晶SiGe层2。SiGe层2的膜厚优选为30nm～100nm，SiGe层2内的锗(Ge)的组成优选为20％～25％。为了实现高迁移率，SiGe层2以与Si基板1晶格匹配的方式成膜，在SiGe内部含有由SiGe与Si的晶格常数的差异引起的应变能。由此，与缓和的SiGe层相比，实现了更高的迁移率。SiGe层2可以在例如通过图案化而形成有槽的Si基板1上进行化学气相沉积法(CVD：Chemical Vapor Deposition)等使SiGe膜生长后，通过化学机械研磨(CMP：ChemicalMechanical Polishing)使表面平坦化而形成，也可以通过对在形成槽的蚀刻时使用的绝缘膜掩模使用CVD等进行选择外延生长而仅在槽内形成SiGe膜。
在Si基板1以及SiGe层2的上部形成有图案化的硬掩模3。硬掩模3具有周期性图案，优选图案周期为20nm～50nm间距。在硬掩模3的形成中，例如在使用以氟化氩气(ArF)为光源的激光的情况下，如果图案周期为40nm以上且80nm以下，则能够使用自匹配双图案化(SADP：Self-Aligned Double Patterning)，如果图案周期为20nm以上且40nm以下，则能够使用自匹配4倍图案化(SAQP：Self-Aligned Quadruple Patterning)。此外，在进行波长13.5nm的极紫外线(EUV：Extreme Ultraviolet)曝光的情况下，如果图案周期到40nm为止，则能够使用单一曝光(Single Patterning)，如果图案周期为20nm以上且40nm以下，则能够使用SADP。硬掩模3S是硅氧化膜(SiO2)、硅氮化膜(Si3N4)、或基于其的氮氧化硅膜(SiON)、碳氧化硅膜(SiCO)等绝缘膜。或者，也可以是非晶质的碳化硅(SiC)等宽带隙材料、其他多个绝缘膜构成的层叠膜。
将形成有图1的(a)的构造的基板导入等离子体处理装置，将硬掩模3作为掩模对SiGe层2和Si基板1的一部分进行蚀刻。蚀刻是在相对于基板表面保持垂直性的各向异性蚀刻的条件下进行的。由此，形成图1(b)的fin构造。
接着，在将基板保持在同一装置的同一处理室(腔室)内的状态下，使用氢(H2)气实施氢等离子体处理，如图1(c)所示，在SiGe沟道表面形成极薄膜Si偏析层4。即使在如后述那样通过蚀刻而被除去的材料再次附着于SiGe沟道表面的状态下也能够形成极薄膜Si偏析层4，因此在图1(b)的蚀刻工序与图1(c)的Si偏析层形成工序之间不需要清洗工序，能够避免清洗工序对SiGe层的损伤。此外，由于图1(b)～图1(c)的连续工序的处理温度大致为室温，因此能够抑制由Ge扩散导致的SiGe沟道的组成变化、应变缓和引起的迁移率降低。
在图2中示出该连续工序中的等离子体处理装置的处理条件。以硬掩模3为掩模的SiGe层2以及Si基板1的蚀刻优选以氯(Cl2)、溴化氢(HBr)等包含卤素气体的气体为原料。若使用这样的蚀刻气体，则能够在对SiO2、Si3N4等掩模材料保持良好的选择性的状态下对SiGe层2以及Si基板1进行蚀刻。此外，为了相对于基板表面保持垂直性地进行蚀刻，对基板施加高频偏压。通过将等离子体内的离子吸引到基板，保持垂直性地进行蚀刻。另一方面，用于形成Si偏析层4的等离子体处理主要使用氢气。此时，为了从fin侧壁的上部到下部均匀地照射等离子体，设为使对基板施加的高频偏压比进行蚀刻的情况低或者不施加高频偏压这样的条件。这与离子能量越小，越能够提高试样表面附近的Si/Ge比的见解一致。然而，离子能量变小也同时伴随着Si层、SiGe层的蚀刻速率提高的作用。因此，氢等离子体处理是尽量不对SiGe层2以及Si基板1上形成的fin进行蚀刻的条件。例如，缩短氢等离子体处理时间。这样，以适合于蚀刻工序以及偏析工序各自的条件的方式，控制蚀刻腔室内的压力、对基板施加的高频偏压、气体流量、处理时间等处理条件。
在图3中示出表示在SiGe fin形成极薄膜Si偏析层4的过程的概念图。为了表示向SiGe fin的侧壁的氢等离子体处理效果，将相当于SiGe fin的侧壁的(110)面表现为SiGe层2的表面。此外，在SiGe fin的侧壁上堆积有在蚀刻为fin形状时产生的再附着物90。如图3所示，若对SiGe层表面照射氢等离子体，则氢等离子体透过再附着物层90而作用于SiGe层2，SiGe层表面的Si原子以及Ge原子各自所具有的悬空键被氢原子形成终端。由此，SiGe层表面成为硅-氢(Si-H)键和锗-氢(Ge-H)键混合存在的状态。Si-H键具有的能量与Ge-H键相比能量稳定，因此在SiGe晶体内部Si原子与Ge原子置换，Si原子偏析至SiGe层表面。在非专利文献3中为了提供Si原子与Ge原子的置换所需的能量而需要一定程度的热处理，与此相对，在本实施例中采用的是基于氢等离子体处理的反应，因此终止悬空键的氢以具有高能量的分子种类(自由基)的状态与SiGe层表面发生反应。认为通过自由基所具有的能量传播至SiGe层表面而在SiGe表面附近产生Si原子与Ge原子的置换。特别是，基于该氢等离子体处理的Si偏析层4的形成并不限于表面清洁的SiGe覆层试样，对于存在再附着物层那样的加工中途的试样也能够实现，由此能够进行本实施例的连续工序。此外，通过预先使等离子体处理装置的腔室内温度为室温(27℃附近，最高也在100℃以下)，不会产生氢原子的脱离现象。
氢等离子体反应是在SiGe层表面发生的反应，因此Si偏析反应在小于1秒的极短时间内完成，之后即使进行氢照射也不会在SiGe层的深度方向上继续反应。形成的极薄膜Si偏析层的厚度不会根据氢自由基向SiGe层的侵入长度而变动。相反，氢等离子体处理的过度的处理时间、氢自由基向SiGe晶体内的过度的侵入长度有可能由于氢自由基而对SiGe沟道造成损伤，因此需要进行处理时间、基板偏压等的等离子体处理条件的调整，使得不对SiGe沟道造成过度的损伤。作为氢等离子体处理时间的例子，优选调整为数秒～20秒以下的范围。在至此为止的研究结果中，可知由Si偏析现象形成的Si偏析层的厚度小于1nm，引起Si偏析现象所需的氢的侵入长度为数nm。
以上说明的Si偏析效果是在宽度宽至某种程度的氢等离子体条件下发现的现象，作为等离子体处理装置，能够采用使用了电感耦合等离子体(ICP：Inductively CoupledPlasma)的蚀刻装置、使用了电容耦合等离子体(CCP：Capacitively Coupled Plasma)的蚀刻装置、使用了微波电子回旋共振(ECR：Electron Cyclotron Resonance)等离子体的蚀刻装置中的任意装置。在此，说明使用了微波ECR等离子体的等离子体处理装置的例子。在以下的实施例中，也可以使用这些等离子体处理装置来制造半导体装置。
图4表示使用了微波ECR等离子体的等离子体处理装置的结构。等离子体处理装置具有处理室(腔室)401，处理室401经由真空排气口402与真空排气装置(未图示)连接，在等离子体处理中将处理室401内保持为0.1Pa～10Pa程度的真空。此外，在处理室401的上部配置有喷淋板403以及窗部404。喷淋板403具有多个孔，材质例如为石英。气体供给机构具有气体源405、气体供给装置406、气体导入口407，供给等离子体处理用的原料气体。气体源405至少具有fin构造的蚀刻所需的气体种类(例如以卤素气体为主的单一或多个气体种类)和引起Si偏析所需的氢气。气体供给装置406具有控制气体的供给/切断的控制阀和控制气体流量的质量流量控制器。此外，气体导入口407设置在喷淋板403与窗部404之间，将等离子体蚀刻或氢等离子体处理用的气体通过喷淋板403的孔导入到处理室401内。窗部404具有使来自处理室上方的电磁波透过且将处理室上方气密地密封的作用。窗部404的材质使用电介质，例如石英。
在处理室401的上部连接有传播电磁波的波导409，在波导409的端部连接有作为高频电源的等离子体生成用高频电源408。等离子体生成用高频电源408是用于产生等离子体生成用的电磁波的电源，例如使用频率2.45GHz的微波作为电磁波。从等离子体生成用高频电源408产生的微波在波导409中传播，入射到处理室401内。波导409具有沿垂直方向延伸的垂直波导和兼用作使微波的方向弯曲90度的角部件的波导转换器，由此微波垂直地入射到处理室401。微波经由窗部404、喷淋板403在处理室401内垂直地传播。配置在处理室401的外周的磁场产生线圈410在处理室401形成磁场。从等离子体生成用高频电源408振荡出的微波通过与由磁场产生线圈410形成的磁场的相互作用，在处理室401内生成高密度等离子体。
在处理室401的下方，与窗部404对置地配置有试样台412。试样台412的材质使用铝、钛。试样台412将作为试样的半导体基板411载置并保持在上表面。在此，波导409、处理室401、试样台412以及半导体基板411的中心轴一致。此外，在试样台412内部设置有用于静电吸附半导体基板411的电极，通过施加直流电压，半导体基板411静电吸附于试样台412。进而，对试样台412从高频偏压电源413施加高频电压。施加的高频偏压的频率例如为400kHz。
等离子体处理装置的各机构由控制部420控制(在图4中省略了与各机构的连接)。控制部420根据等离子体处理装置执行的处理条件，对各机构指示执行给定的动作，由此控制各机构。例如，控制等离子体生成用高频电源408，控制用于产生等离子体的电磁波的ON-OFF。此外，控制气体供给机构，调整向处理室401导入的气体的种类、流量等。此外，控制高频偏压电源413，控制施加到试样台412上的半导体基板411的高频电压的强度。
微波ECR等离子体处理装置与ICP等离子体处理装置、CCP等离子体处理装置相比，具有等离子体处理时的压力低的特征。通过进行压力低的区域中的等离子体处理，还能够得到在一系列的等离子体处理工序中抑制杂质向SiGe层表面的堆积、等离子体处理对SiGe层表面的损伤的效果。
以下，对制造具有图1(c)的fin构造的MOSFET(鳍型FET)的工序进行说明。图5A是表示在Si基板1上形成有图1(c)的fin构造的状态的鸟瞰图。在此，表示了具有p型MOSFET和n型MOSFET的互补型MOSFET(CMOS：ComplementaryMOSFET)的例子。p型MOSFET以SiGe的fin构造为沟道，n型MOSFET以Si的fin构造为沟道。此外，在该例子中，示出了p型MOSFET以及n型MOSFET的每一个晶体管都具有2个fin的例子，但并不限定fin的数量。此外，fin构造的最小间隔如上所述为20nm～50nm的范围，fin的宽度在5nm～20nm的范围内调整。如上所述，作为沟道起作用的fin区域的高度(相当于SiGe层2的膜厚)在30nm～100nm的范围内被规定，另一方面，如图5A所示那样，fin的高度约100nm～200nm，在作为沟道起作用的fin区域的下部形成有用于抑制晶体管的漏电流的阱(WELL)区域。在n型MOSFET中，形成有掺杂为p型的阱区域，在p型MOSFET中形成有掺杂为n型的阱区域。这些阱区域例如能够通过离子注入而形成。
例如，在形成图1的(a)的构造之前，首先对于Si基板1，在n型的掺杂中进行磷(P)或砷(As)的离子注入，在p型的掺杂中进行硼(B)或氟化硼(BF2)的离子注入。在离子注入后进行用于杂质的活性化的热处理，通过外延生长以30nm～100nm的厚度形成不进行掺杂的沟道部分。然后，如在图1中说明的那样形成埋入SiGe层2，形成fin构造。另外，阱掺杂也能够使用固相生长、等离子体掺杂来进行，在进行固相生长的情况下，能够在fin构造形成后形成阱区域。
接着，为了形成元件分离区域而堆积STI(Shallow Trench Isolation：浅槽隔离)绝缘膜，进行STI绝缘膜的回蚀，从而得到图5B的构造。STI绝缘膜5使用CVD等进行成膜。STI绝缘膜5的材料也可以是SiO2或基于其的SiON、SiCO等。最初堆积的STI绝缘膜5的厚度为fin整体的高度和fin上部的硬掩模3的合计高度以上。然后，实施以硬掩模3的上部为止挡件的CMP，在平坦化之后通过干式蚀刻进行回蚀，使作为沟道起作用的fin区域露出，由此得到图5B的构造。将回蚀的深度调整为与MOSFET的沟道的fin区域对应的30nm～100nm，但回蚀后的STI绝缘膜5的上表面调整为与SiGe沟道2的底面相同或稍低的位置即可。这是因为，若在比STI绝缘膜5的上表面低的位置残存电流容易流动的SiGe层，则成为使MOSFET的漏电流增大的原因。
在对STI绝缘膜5的材料使用SiO2的情况下，优选在回蚀中使用四氟甲烷(CF4)、三氟甲烷(CHF3)作为蚀刻气体。此外，在将STI绝缘膜5的材料设为SiO2的情况下，需要对fin上部的硬掩模3选择性地进行STI绝缘膜5的回蚀，因此优选将硬掩模3的材料设为SiO2以外的材料，例如Si3N4等。此外，在如上所述在fin构造形成后形成阱区域的情况下，在最初堆积STI绝缘膜5时，在形成阱区域的范围堆积掺杂了各个杂质的绝缘膜，通过在回蚀后实施热处理，从而能够使杂质扩散到作为沟道起作用的fin区域的下部(固相生长)来进行阱掺杂。
另外，也可以在STI绝缘膜5的回蚀后再次进行氢等离子体处理，在SiGe层表面形成Si偏析层。在STI绝缘膜5的回蚀的工序中极薄膜Si偏析层4有可能受到损伤，因此这样是为了使受到损伤的极薄膜Si偏析层4恢复。Si偏析反应是在SiGe层表面的反应，因此即使反复进行也能够形成厚度均匀的极薄膜Si偏析层4。
然后，通过CVD等堆积伪栅极绝缘膜6、伪栅极7以及硬掩模8，对硬掩模8进行图案化而进行蚀刻加工之后，将图案化的硬掩模8作为掩模进行伪栅极7的蚀刻，由此得到图5C的构造。伪栅极绝缘膜6优选为SiO2或以其为基准的绝缘膜，膜厚优选为1nm～3nm的范围。另外，也可以使用热氧化法、等离子体氧化法将Si fin以及SiGe fin氧化而形成伪栅极绝缘膜6。伪栅极7优选由非晶(无定形)Si或多晶(poly)Si形成。硬掩模8为Si3N4或SiO2或以其为基准的SiON等的绝缘膜。硬掩模8的图案化通过根据栅极的间距分开使用SADP、单一曝光等方法来进行。例如，将栅极间距设定为40nm～70nm，将伪栅极7的宽度设定为15nm～30nm的范围，将硬掩模8图案化。硬掩模8的蚀刻例如在硬掩模8的材料中使用了Si3N4的情况下，通过向CF4和氧的混合气体中添加Cl2等，能够将与基底的伪栅极7的选择比保持得较高。在接下来的伪栅极7的蚀刻中，通过使用Cl2或HBr等卤素系的气体，能够进行将基底的伪栅极绝缘膜6作为止挡件的选择蚀刻。另外，在实施例1中，在保留fin上部的硬掩模3的状态下进行伪栅极7的堆积以及加工。在该构造中，在伪栅极7的蚀刻时硬掩模3成为fin沟道的保护膜，从而具有减轻对沟道的蚀刻损伤的优点。
在加工伪栅极7之后，通过CVD等堆积栅极侧壁绝缘膜9，对栅极侧壁绝缘膜9实施各向异性蚀刻，从而得到图5D所示的构造。栅极侧壁绝缘膜9优选使用作为低相对介电常数膜的SiON膜、SiON中包含碳的SiOCN膜、或含有碳的硅氧化膜(SiCO)。在栅极侧壁绝缘膜9使用SiCO膜的情况下，栅极侧壁绝缘膜9的各向异性蚀刻例如优选将在CF4和八氟化环丁烷(C4F8)中添加了氮(N2)气的混合气体作为蚀刻气体。栅极侧壁绝缘膜9的水平方向的膜厚在5nm～15nm的范围内进行调整。
接着，以覆盖n型MOSFET区域的方式进行硬掩模10的堆积和图案化，通过以硬掩模10为掩模的蚀刻，蚀刻除去p型MOSFET的源极/漏极区域中的伪栅极绝缘膜6、fin上硬掩模3以及SiGe层2，得到图5E的构造。在此，伪栅极绝缘膜6、fin上硬掩模3以及SiGe层2的蚀刻是采用相对于基板表面保持垂直性的各向异性蚀刻，在仅对作为蚀刻对象的材料进行蚀刻的选择蚀刻的条件下进行的。硬掩模10的材料使用SiO2或以其为基准的绝缘膜。
通过除去p型MOSFET的源极/漏极区域中的这些膜，在栅极侧壁绝缘膜9的侧壁露出SiGe层(沟道)2的侧壁，在STI绝缘膜5表面上条纹状地露出形成了fin构造的Si层或SiGe层。在STI绝缘膜5表面上露出的fin表面是Si层还是SiGe层取决于蚀刻深度，该蚀刻深度能够根据晶体管性能进行调整。例如，也可以将以STI绝缘膜5表面为基准露出的fin表面的高度调整至±20nm左右。在针对fin的蚀刻深度较深的情况下，晶体管的导通电流增大，而短沟道效应增大。相对于此，在针对fin的蚀刻深度较浅的情况下，短沟道效应被抑制，而导通电流降低。
接着，针对每个fin，以覆盖在STI绝缘膜5表面上露出的fin表面和在栅极侧壁绝缘膜9的侧壁露出的SiGe层2的方式，使p型SiGe源极/漏极11相对于周围的绝缘膜选择性地外延生长而得到图5F所示的构造。外延生长优选在CVD装置中进行，例如对于原料气体使用进行了氢稀释的甲硅烷(SiH4)、乙硅烷(Si2H6)、锗烷(GeH4)，对于掺杂气体使用进行了氢稀释的乙硼烷(B2H6)。此外，生长在氢气气氛下进行，为了提高选择性，根据需要添加氯化氢气体(HCl)。
然后，对n型MOSFET区域也进行在图5E～图5F中说明的在p型MOSFET区域的源极/漏极区域中的层叠体的蚀刻以及基于外延生长的源极/漏极形成。在这种情况下，同样用硬掩模覆盖p型MOSFET区域，蚀刻除去n型MOSFET的源极/漏极区域中的硬掩模3以及Si fin，使n型Si源极/漏极相对于周围的绝缘膜选择性地外延生长。外延生长在CVD装置中进行即可，例如对于原料气体使用进行了氢稀释的SiH4或Si2H6，对于掺杂气体使用进行了氢稀释的磷化氢(PH3)或砷化氢(AsH3)。此外，生长在氢气气氛下进行，为了提高选择性，根据需要添加HCl。
接着，以填埋源极/漏极区域的方式堆积层间绝缘膜12，通过CMP将表面平坦化之后，依次蚀刻除去伪栅极7上的硬掩模8、伪栅极7以及伪栅极绝缘膜6，得到图5G的构造。在此，伪栅极7上的硬掩模8、伪栅极7、伪栅极绝缘膜6各自的蚀刻条件是在与之前所述的各个材料相应的选择蚀刻条件下进行的。在蚀刻伪栅极7以及伪栅极绝缘膜6的蚀刻时，fin上的硬掩模3作为fin沟道的保护膜起作用。
然后，在图5G的构造上堆积栅极绝缘膜13、n型功函数调整用金属(WFM：Workfunction metal)14或p型WFM15，进而堆积栅极金属16后，通过CMP使表面平坦化而得到图5H所示的构造。n型WFM14以及p型WFM15分别在n型MOSFET区域以及p型MOSFET区域中各自形成。该WFM的分离例如能够如下进行。首先，在将n型WFM14成膜之后实施掩模图案化，除去p型MOSFET区域的n型WFM14。然后，在整个表面上形成p型WFM15之后实施掩模图案化，除去n型MOSFET区域的p型WFM15。在进行WFM的蚀刻时，在fin上形成的硬掩模3也作为fin沟道的保护膜起作用。
为了提高基于栅极的晶体管动作控制性，栅极绝缘膜13可以是氧化铪(HfO2)、氧化铝(Al2O3)等高介电材料、这些高介电材料的层叠膜。此外，即使在高介电材料中添加锆(Zr)、镧(La)或钇(Y)等金属材料，对于改善栅极绝缘膜的特性改善也是有效的。进而，也可以在形成栅极绝缘膜13之前通过热氧化或等离子体氧化在fin沟道的Si表面形成薄的氧化膜(SiO2)。通过在高介电材料与Si沟道或带Si偏析层的SiGe沟道的界面存在极薄(约1nm以下)的SiO2膜，能够进一步提高界面特性。
在图5H的构造上形成金属布线，通过与栅极以及源极/漏极连接，能够形成具有CMOS晶体管的逻辑集成电路。
在图6中示出与图5H的构造中的fin垂直的截面。在此进行了简化，分别对n型MOSFET和p型MOSFET仅图示了一个fin。SiGe沟道2和栅极绝缘膜13被Si偏析层4隔开，抑制了诱发漏电流的产生以及载流子陷阱的SiGe/栅极绝缘膜界面的形成。
在图7中示出Si偏析层4对晶体管特性带来的效果。图7表示具有SiGe沟道的finFET中的沟道与栅极的界面附近的层叠膜、与其对应的能带构造以及沟道中的Si、Ge组成。图7中的能带构造图表示p型MOSFET导通的状态、即对p型WFM15施加了负的电压的状态，伴随于此，在栅极绝缘膜13附近的SiGe沟道2以及Si偏析层4产生了能带的弯曲。如图所示，通过该能带的弯曲，作为载流子的空穴70蓄积在SiGe沟道2与Si偏析层4的界面附近。在此，Si偏析层4的带隙比SiGe沟道2宽，在价带中与SiGe沟道2之间具有20mEV左右的能带不连续(偏移)。该能带偏移起到使空穴70从SiGe沟道2与栅极绝缘膜13的界面分离的作用。由此，能够进一步抑制对沟道/栅极绝缘膜界面的晶体管特性的影响。此外，在本实施例中，由于能够将Si偏析层4厚度控制为小于约1nm，因此Si偏析层4根据其薄度仅具有作为阻挡膜的作用，能够避免空穴进入Si偏析层4中而Si偏析层4本身作为沟道发挥作用。此外，Si偏析现象通过SiGe层中的Si原子与Ge原子的置换而形成，因此在SiGe沟道2与Si偏析层4的界面附近，可预想到由于置换现象的影响而Ge组成局部增大。在SiGe沟道2的蓄积有空穴70的区域中，成为比沟道内部的Ge组成高的Ge组成，由此能够期待迁移率的进一步提高。
这样，通过同一装置中的连续工艺进行具有fin构造的沟道的加工和向SiGe沟道表面的极薄膜Si偏析层的形成，由此能够在不对SiGe沟道造成损伤的情况下形成良好的沟道/栅极绝缘膜界面。由此，能够同时抑制因沟道/栅极绝缘膜界面状态引起的截止电流的增大、导通电流的劣化，从而能够制作同时实现高导通电流和低截止电流的半导体元件。
[实施例2]
以下，对具有实施例2的硅锗(SiGe)沟道的半导体元件、其制造方法进行说明，但以与实施例1的不同点为中心进行说明，省略重复的说明。图8表示实施例2的半导体元件的沟道形成方法。与实施例1的工序相比，Si偏析层的形成时机不同。图8的(a)是在形成图1(b)的fin构造之后，在相对于SiGe沟道不形成Si偏析层的情况下，堆积STI绝缘膜，然后通过CMP平坦化而得到的构造的剖视图。在Si基板501的n型MOSFET区域形成有Si fin，在p型MOSFET区域形成有将Si fin的上部区域从Si层置换为SiGe层502的fin(SiGe fin)。该fin构造和在对fin构造进行蚀刻加工时成为掩模的硬掩模503被STI绝缘膜504覆盖。以图8的(a)的构造为起点对硬掩模503进行蚀刻，连续地通过各向异性蚀刻对STI绝缘膜504进行回蚀而形成元件分离区域，得到图8(b)的构造。在此，示出了蚀刻后的STI绝缘膜504的表面比SiGe沟道502的底面低几nm左右的例子，但也可以是相同的高度。与该蚀刻工序连续，在进行了蚀刻的等离子体装置的同一腔室内进行氢等离子体处理，诱发Si偏析现象，在SiGe沟道502的表面形成极薄膜Si偏析层505而得到图8(c)的构造。
在实施例2中，通过除去fin上部的硬掩模503，在完成晶体管时，从fin型沟道的侧壁到上部被栅极覆盖。由此，能够实现比实施例1的构造更强的栅极的控制性。
该连续工序中的等离子体处理装置的处理条件如图9所示。硬掩模503的蚀刻根据其材料，选择能够对STI绝缘膜504、Si fin表面以及SiGe fin表面保持高选择性地进行蚀刻的气体。例如，在硬掩模503的材料中使用了Si3N4的情况下，通过向CF4等氟碳气体系和氧的混合气体中添加Cl2等，能够将对其他材料的蚀刻选择比保持得较高。在接下来的STI绝缘膜504的蚀刻中，例如在STI绝缘膜504的材料中使用了SiO2的情况下，如果使用CF4或CHF3等氟碳系气体，则能够对Si fin以及SiGe fin进行保持较高的选择比的蚀刻。硬掩模503以及STI绝缘膜504的蚀刻是以各向异性蚀刻为基础的蚀刻，设为对基板施加某种程度的高频偏压的条件。另一方面，STI绝缘膜504的回蚀后的H2等离子体处理与实施例1同样，设为对基板施加的高频偏压与进行蚀刻的情况相比降低或者不施加高频偏压的条件。
另外，在图8中示出了在相对于SiGe沟道502不形成极薄膜Si偏析层505的情况下堆积STI绝缘膜504的例子，但也可以与实施例1同样地，在相对于SiGe沟道502形成极薄膜Si偏析层505而形成图1(c)的构造之后，堆积图8的(a)所示那样的STI绝缘膜504。在该情况下，在通过各向异性蚀刻对STI绝缘膜504进行回蚀之后，再次在SiGe沟道形成极薄膜Si偏析层505。这是由于在实施例2中除去硬掩模503因而SiGe层502在SiGe fin的上部露出。所以，需要至少两次的极薄膜Si偏析层形成工序。
在图10中示出实施例2的半导体元件中的与fin垂直的截面。在fin构造上，堆积有栅极绝缘膜506、n型WFM507或p型WFM508、栅极金属509。n型WFM507形成于n型MOSFET区域，p型WFM508形成于p型MOSFET区域。图10所示的MOSFET能够通过对图8(c)所示的构造实施作为实施例1说明的图5C～图5H所示的工艺而得到。
在实施例2中，通过在SiGe fin 502露出之后实施氢等离子体处理，从而SiGe fin502的侧壁以及上部均被均匀厚度的极薄膜Si偏析层505覆盖。本实施例中的Si偏析效果是仅在表面附近产生的现象，因此Si偏析层505的厚度不依赖于等离子体处理时间而大致恒定。基于相同的理由，在相对于fin构造堆积STI绝缘膜504的前后两次形成Si偏析层的情况下也同样，能够在SiGe fin 502的侧壁以及上部均形成厚度均匀的极薄膜Si偏析层505。
如上所述，由于图10所示的MOSFET的fin型沟道的侧壁以及上部均被栅极覆盖，因此与实施例1的MOSFET相比，能够得到栅极控制性优异的MOSFET特性。
[实施例3]
以下，对具有实施例3的硅锗(SiGe)沟道的半导体元件、其制造方法进行说明，但以与实施例1或实施例2的不同点为中心进行说明，省略重复的说明。图11表示实施例3的半导体元件的沟道形成方法。与实施例1、2的工序相比，Si偏析层的形成时机不同。图11的(a)表示相对于实施例2的图8(B)的构造(在Si基板601上形成了具有Si fin和SiGe层602的SiGe fin)堆积了使用实施例1的图5C说明的伪栅极绝缘膜604、伪栅极605、硬掩模606的状态。
在相当于实施例1的图5C～图5F的工序后，执行相当于图5G的工序。将图11的(a)的构造导入等离子体处理装置，蚀刻除去硬掩模606以及伪栅极605，得到图11的(b)的构造。连续地在同一装置的同一腔室内蚀刻除去伪栅极绝缘膜604，得到图11的(c)的构造。连续地在同一装置的同一腔室内进行氢等离子体处理，诱发Si偏析现象，由此在SiGe沟道602表面形成极薄膜Si偏析层607，得到图11的(d)的构造。在实施例3中，通过即将在MOSFET中的栅极绝缘膜形成(相当于实施例1的图5H的工序)之前在SiGe沟道602上形成Si偏析层607，与实施例1、2相比能够减轻晶体管制造工艺对SiGe沟道上的Si偏析层造成的损伤。但是，如上所述，在实施例1、2中，通过反复进行氢等离子体处理，也能够使Si偏析层恢复。
图12表示图11的连续工序中的等离子体处理装置的处理条件。伪栅极上硬掩模606的蚀刻根据硬掩模材料以及周边材料来选择蚀刻气体。即，在硬掩模606的材料中使用了Si3N4的情况下，通过在CF4等氟碳系气体与氧的混合气体中添加Cl2等，能够进行将相对于其他材料的蚀刻选择比保持得较高的蚀刻。在伪栅极605的蚀刻中，通过使用Cl2或HBr等卤素系的气体，能够进行以基底的伪栅极绝缘膜604为止挡件的非晶Si或多晶Si的选择蚀刻。在随后进行的伪栅极绝缘膜604的蚀刻中，使用CF4或CHF3等氟碳系气体。由于硬掩模606、伪栅极605以及伪栅极绝缘膜604的连续蚀刻要求一定程度的垂直性，因此对基板施加必要的高频偏压。另一方面，氢等离子体处理的目的在于，均匀地形成极薄膜Si偏析层607，因此与实施例1、2相同，设为施加于基板的高频偏压与进行蚀刻的情况相比降低或者不施加高频偏压的条件。
实施例3的MOSFET构造与实施例2大致相同，栅极部分的与fin垂直的截面与图10相同。
[实施例4]
实施例4的具有硅锗(SiGe)沟道的半导体元件具有沟道的周围全部被栅极覆盖的环绕栅极构造(GAA型FET)。在以下的说明中，也以与实施例1～3的不同点为中心进行说明，省略重复的说明。图13A表示将Si基板701、形成于Si基板701上的单晶Si或应变被缓和的单晶SiGe即外延生长层702、以及由交替层叠的多个单晶Si层703和多个单晶SiGe层704构成的层叠膜加工为fin状并形成STI绝缘膜705的构造。
在图13A的构造中，Si层或应变缓和SiGe层702、交替层叠有Si层703和SiGe层704的层叠膜，在Si基板701上连续通过基于CVD等的外延生长而形成。fin构造的加工工序以及STI绝缘膜705的形成工序与其他实施例相同。在将外延生长层702设为Si层的情况下，Si层703不含有应变，仅SiGe层704含有压缩性的应变。在该情况下，SiGe层704的Ge组成优选在20％～25％的范围内调整。另一方面，在外延生长层702设为应变缓和SiGe层的情况下，对Si层703施加拉伸应变。期望SiGe层704具有压缩性的应变，因此期望SiGe层704具有比应变缓和SiGe层702高的Ge组成。例如，可以在20％～25％的范围内调整应变缓和SiGe层702的Ge组成，优选在约30％～60％的范围内调整含有应变的SiGe层704的Ge组成。若施加拉伸应变，则n型MOSFET中的电子的迁移率提高，若施加压缩应变，则p型MOSFET中的空穴的迁移率提高。因此，在将外延生长层702设为应变缓和SiGe层的情况下，与设为Si层的情况相比，能够期待n型MOSFET的特性提高。
另外，在将外延生长层702设为应变缓和SiGe层的情况下，需要使外延生长时的SiGe层的膜厚为应变缓和的临界膜厚以上，因此需要抑制因应变缓和而产生的缺陷的影响。例如，优选在外延生长中逐渐增加Ge组成，或者在低温下形成缓冲层。另一方面，应变SiGe层704的膜厚以及在外延生长层702中使用应变缓和SiGe层的情况下的应变Si层703的膜厚为应变缓和的临界膜厚以下。此外，对于Si层703和SiGe层704的膜厚，鉴于晶体管特性的设计也变得重要，例如，在栅极长度为15nm～30nm的情况下，优选将Si层703和SiGe层704的膜厚设计为5nm～20nm程度。
对图13A所示的结构实施与实施例1的图5B～图5F相当的工艺，得到图13B的结构。图14表示从上方观察图13B的构造的俯视图。在形成于Si层703与SiGe层704的层叠膜的fin构造上形成有伪栅极绝缘膜706、伪栅极707、硬掩模708，在伪栅极707侧壁形成有伪栅极侧壁绝缘膜709。此外，在n型MOSFET的源极/漏极区域形成有外延生长的n型Si的源极/漏极713，在p型MOSFET的源极/漏极区域形成有外延生长的p型SiGe的源极/漏极710。
然后，在整个面上堆积层间绝缘膜711后，进行基于CMP的平坦化，通过图案化的抗蚀剂712覆盖p型MOSFET区域，从而得到图13C所示的构造。对于图13C的构造，在图15A中示出将图14的a-a’连结的线处的与n型MOSFET的栅极垂直的截面。在图15A中，与栅极垂直的截面中的Si层703与SiGe层704的层叠膜的侧壁被n型Si源极/漏极713覆盖。
接着，实施以抗蚀剂712为掩模的蚀刻，依次蚀刻除去伪栅极上硬掩模708、伪栅极707以及伪栅极绝缘膜706，得到图13D的构造。通过该蚀刻，在n型MOSFET的栅极形成区域中，Si层703与SiGe层704的层叠膜的fin构造露出。对于图13D的构造，在图15B中示出将图14的a-a’连结的线处的与n型MOSFET的栅极垂直的截面。
从图13D以及图15B所示的n型MOSFET区域中的fin构造中，相对于Si层703以及其他层选择性地蚀刻除去SiGe层704，得到图13E以及图15C的构造。SiGe层704的选择蚀刻例如可以通过使用了醋酸(CH3COOH)、双氧水(H2O2)以及氢氟酸(HF)等酸性的混合液的湿式蚀刻来进行，也可以通过使用了一氟化氯(ClF)、一溴化碘(IBr)、三氟化氯(ClF3)、三氟化溴(BrF3)等卤化物的干式蚀刻来进行。通过该蚀刻，将Si层703加工成细线(nanowire)状或片(nanosheet)状的沟道。
接着，除去抗蚀剂712后，用抗蚀剂714覆盖n型MOSFET区域，得到图13F的构造。在此，抗蚀剂714可以是由旋涂碳膜/旋涂玻璃膜/有机抗蚀剂构成的三层抗蚀剂。在此，旋涂碳膜是主要由碳构成的有机膜，旋涂玻璃膜是包含Si、氧的有机膜。通常，在使用三层抗蚀剂的加工中，多数情况下，使用抗蚀剂对旋涂玻璃膜进行蚀刻，在将旋涂玻璃膜作为掩模对旋涂碳膜进行蚀刻之后，除去抗蚀剂以及旋涂玻璃膜而将旋涂碳膜用作掩模，在该情况下，抗蚀剂714主要由旋涂碳膜构成。关于图13F的构造，在图16A中示出将图14的b-b’连结的线处的与p型MOSFET的栅极垂直的剖面。在图16A中，与栅极垂直的截面中的Si层703与SiGe层704的层叠膜的侧壁被p型SiGe源极/漏极710覆盖。
然后，实施以抗蚀剂714为掩模的蚀刻，依次蚀刻除去伪栅极上硬掩模708、伪栅极707以及伪栅极绝缘膜706，得到图13G的构造。通过该蚀刻，在p型MOSFET的栅极形成区域中Si层703与SiGe层704的层叠膜的fin构造露出。关于图13G的构造，在图16B中示出将图14的b-b’连结的线处的与p型MOSFET的栅极垂直的截面。
从图13G以及图16B所示的p型MOSFET区域中的fin构造中，对SiGe层704以及其他层选择性地蚀刻除去Si层703，得到图13H以及图16C的构造。该蚀刻与伪栅极707等的蚀刻除去连续，在同一腔室内进行。通过该蚀刻，SiGe层704被加工成细线(nanowire)状或片(nanosheet)状的沟道。在该状态下，SiGe层704的表面以及栅极侧壁绝缘膜709内的p型SiGe源极/漏极710露出。
在Si层703的选择蚀刻后，在同一腔内连续进行H2等离子体处理，诱发Si偏析现象，在露出的SiGe层704以及p型SiGe源极/漏极710的表面形成极薄膜Si偏析层715，得到图13I以及图16D的构造。
通过在同一腔室内以一贯处理进行从图13G所示的伪栅极除去工序到图13I所示的氢等离子体处理的Si偏析工序，成为能够同时实现工序数的削减和沟道-栅极间的界面特性的提高的工艺。图18表示该一贯工艺中的等离子体处理装置的处理条件。
伪栅极上硬掩模708的蚀刻根据硬掩模材料以及周边材料来选择蚀刻气体。即，在硬掩模708的材料中使用了Si3N4的情况下，通过在CF4等氟碳系气体和氧的混合气体中添加Cl2等，能够进行将相对于其他材料的蚀刻选择比保持得较高的蚀刻。通过在伪栅极707的蚀刻时使用Cl2或HBr等卤素系的气体，能够进行以基底的伪栅极绝缘膜706为止挡件的非晶Si或多晶Si的选择蚀刻。在随后进行的伪栅极绝缘膜706的蚀刻时，使用CF4或CHF3等氟碳系气体。硬掩模708、伪栅极707以及伪栅极绝缘膜706的连续蚀刻要求一定程度的垂直性，因此对基板施加必要的高频偏压。接着，在进行Si层703的选择蚀刻时，要求各向同性的蚀刻，因此设为施加于基板的高频偏压与进行伪栅极707等的蚀刻的情况相比降低或者不施加高频偏压的条件。用于选择蚀刻的等离子体的原料气体除了H2以外，例如优选使用六氟化硫(SF6)或氟碳系气体。在接下来的诱发Si偏析的H2等离子体处理中主要使用H2气体，与Si层703选择蚀刻时同样地，设为施加于基板的高频偏压与进行伪栅极707等的蚀刻的情况相比降低或者不施加高频偏压的条件。
在图13I以及图16D的构造中堆积栅极绝缘膜716、n型WFM717或p型WFM718，进而堆积栅极金属719后，通过CMP使表面平坦化而得到图13J以及图16E的构造。n型WFM717以及p型WFM718分别在n型MOSFET区域以及p型MOSFET区域中各自形成。栅极层叠膜的形成方法与实施例1所示的方法相同。
对于实施例4的MOSFET构造，图17表示将图14的c-c’连结的线处的截面。具有Si纳米线(或纳米片)沟道703以及SiGe纳米线(或纳米片)沟道704的周围被栅极覆盖的环绕栅极构造，与具有finFET构造的MOSFET相比，能够制作栅极控制性更优异的晶体管。此外，在环绕栅极型MOSFET中，SiGe沟道704的表面被极薄膜Si偏析层715保护，能够同时抑制因沟道/栅极绝缘膜界面状态引起的晶体管截止电流的增大、导通电流的劣化，从而能够制作同时实现高导通电流和低截止电流的半导体元件。

Claims (19)

1.一种半导体元件的制造方法，其特征在于，包括；
第1工序，通过对至少具有硅层和在所述硅层上形成的硅锗层的半导体基板实施第1条件的等离子体处理来形成鳍型FET的鳍构造，从而使所述硅锗层露出；以及
第2工序，通过对所述半导体基板实施第2条件的等离子体处理，从而使硅偏析至露出的所述硅锗层的表面，
所述第1条件是对所述硅锗层以及所述硅层进行各向异性蚀刻的条件，
所述第2条件是实施氢等离子体处理的条件，
所述第1工序以及所述第2工序在同一等离子体处理装置的处理室内连续进行。
2.根据权利要求1所述的半导体元件的制造方法，其中，
在所述第2工序中，在所述鳍构造上保留作为形成所述鳍构造用的掩模而使用的硬掩模的状态下，对所述半导体基板实施所述氢等离子体处理。
3.一种半导体元件的制造方法，其特征在于，包括；
第1工序，通过对至少具有硅层和在所述硅层上形成的硅锗层的半导体基板实施第1条件的等离子体处理，从而对以覆盖鳍型FET的鳍构造的方式堆积的第1绝缘膜进行回蚀来形成元件分离区域，并且使所述硅锗层露出；以及
第2工序，通过对所述半导体基板实施第2条件的等离子体处理，从而使硅偏析至露出的所述硅锗层的表面，
所述第1条件是相对于所述硅锗层以及所述硅层选择性地蚀刻所述第1绝缘膜的条件，
所述第2条件是实施氢等离子体处理的条件，
所述第1工序以及所述第2工序在同一等离子体处理装置的处理室内连续进行。
4.一种半导体元件的制造方法，其特征在于，包括；
第1工序，通过对至少具有硅层和在所述硅层上形成的硅锗层的半导体基板实施第1条件的等离子体处理，从而对形成在鳍型FET的鳍构造上的第2绝缘膜以及形成在所述第2绝缘膜上的非晶硅层或多晶硅层进行蚀刻，使所述硅锗层露出；以及
第2工序，通过对所述半导体基板实施第2条件的等离子体处理，从而使硅偏析至露出的所述硅锗层的表面，
所述第1条件是相对于所述硅锗层以及所述硅层选择性地蚀刻所述第2绝缘膜以及所述非晶硅层或所述多晶硅层的条件，
所述第2条件是实施氢等离子体处理的条件，
所述第1工序以及所述第2工序在同一等离子体处理装置的处理室内连续进行。
5.根据权利要求4所述的半导体元件的制造方法，其中，
所述第2绝缘膜为伪栅极绝缘膜，
所述非晶硅层或所述多晶硅层为伪栅极层。
6.一种半导体元件的制造方法，其特征在于，包括；
第1工序，通过对至少具有硅层和在所述硅层上形成的硅锗层的半导体基板实施第1条件的等离子体处理，从而使所述硅锗层露出；以及
第2工序，通过对所述半导体基板实施第2条件的等离子体处理，从而使硅偏析至露出的所述硅锗层的表面，
所述第1条件是对所述硅锗层或与所述硅锗层相邻的层进行蚀刻的条件，
所述第2条件是实施氢等离子体处理的条件，在鳍型FET的制造工序中进行多次，
所述第1工序以及所述第2工序在同一等离子体处理装置的处理室内连续进行。
7.一种半导体元件的制造方法，其特征在于，包括；
第1工序，通过对至少具有硅层和在所述硅层上形成的硅锗层的半导体基板实施第1条件的等离子体处理，从而从形成于所述硅层与所述硅锗层的层叠膜的鳍构造蚀刻所述硅层，使所述硅锗层露出；以及
第2工序，通过对所述半导体基板实施第2条件的等离子体处理，从而使硅偏析至露出的所述硅锗层的表面，
所述第1条件是相对于所述硅锗层选择性地蚀刻所述硅层的条件，
所述第2条件是实施氢等离子体处理的条件，
所述第1工序以及所述第2工序在同一等离子体处理装置的处理室内连续进行，作为半导体元件而制造沟道的整周被栅极覆盖的环绕栅极型FET。
8.根据权利要求1至7的任一项所述的半导体元件的制造方法，其中，
所述第1工序以及所述第2工序在室温下进行。
9.根据权利要求1至7的任一项所述的半导体元件的制造方法，其中，
所述第2条件是施加比所述第1条件的高频偏压低的高频偏压或不施加高频偏压的条件。
10.根据权利要求1至7的任一项所述的半导体元件的制造方法，其中，
所述第2条件将对所述半导体基板实施所述氢等离子体处理的处理时间设为20秒以内。
11.根据权利要求9所述的半导体元件的制造方法，其中，
通过所述第2工序形成的硅偏析层的厚度小于1nm。
12.一种等离子体处理装置，对至少具有硅层和在所述硅层上形成的硅锗层的半导体基板进行等离子体处理，其特征在于，
所述等离子体处理装置具备控制部，该控制部连续进行第1工序和第2工序，在所述第1工序中，通过对所述半导体基板实施第1条件的等离子体处理来形成鳍型FET的鳍构造，从而使所述硅锗层露出，在所述第2工序中，通过对所述半导体基板实施第2条件的等离子体处理，从而使硅偏析至露出的所述硅锗层的表面，
所述第1条件是对所述硅锗层以及所述硅层进行各向异性蚀刻的条件，
所述第2条件是实施氢等离子体处理的条件。
13.一种等离子体处理装置，对至少具有硅层和在所述硅层上形成的硅锗层的半导体基板进行等离子体处理，其特征在于，
所述等离子体处理装置具备控制部，该控制部连续进行第1工序和第2工序，在所述第1工序中，通过对所述半导体基板实施第1条件的等离子体处理，从而对以覆盖鳍型FET的鳍构造的方式堆积的第1绝缘膜进行回蚀来形成元件分离区域，并且使所述硅锗层露出，在所述第2工序中，通过对所述半导体基板实施第2条件的等离子体处理，从而使硅偏析至露出的所述硅锗层的表面，
所述第1条件是相对于所述硅锗层以及所述硅层选择性地蚀刻所述第1绝缘膜的条件，
所述第2条件是实施氢等离子体处理的条件。
14.一种等离子体处理装置，对至少具有硅层和在所述硅层上形成的硅锗层的半导体基板进行等离子体处理，其特征在于，
所述等离子体处理装置具备控制部，该控制部连续进行第1工序和第2工序，在所述第1工序中，通过对所述半导体基板实施第1条件的等离子体处理，从而对形成在鳍型FET的鳍构造上的第2绝缘膜以及形成在所述第2绝缘膜上的非晶硅层或多晶硅层进行蚀刻，使所述硅锗层露出，在所述第2工序中，通过对所述半导体基板实施第2条件的等离子体处理，从而使硅偏析至露出的所述硅锗层的表面，
所述第1条件是相对于所述硅锗层以及所述硅层选择性地蚀刻所述第2绝缘膜以及所述非晶硅层或所述多晶硅层的条件，
所述第2条件是实施氢等离子体处理的条件。
15.一种等离子体处理装置，对至少具有硅层和在所述硅层上形成的硅锗层的半导体基板进行等离子体处理，其特征在于，
所述等离子体处理装置具备控制部，该控制部连续进行第1工序和第2工序，在所述第1工序中，通过对所述半导体基板实施第1条件的等离子体处理，从而使所述硅锗层露出，在所述第2工序中，通过对所述半导体基板实施第2条件的等离子体处理，从而使硅偏析至露出的所述硅锗层的表面，
所述第1条件是对所述硅锗层或与所述硅锗层相邻的层进行蚀刻的条件，
所述第2条件是实施氢等离子体处理的条件，在鳍型FET的制造工序中进行多次。
16.一种等离子体处理装置，对至少具有硅层和在所述硅层上形成的硅锗层的半导体基板进行等离子体处理，作为半导体元件而制造沟道的整周被栅极覆盖的环绕栅极型FET，其特征在于，
所述等离子体处理装置具备控制部，该控制部连续进行第1工序和第2工序，在所述第1工序中，通过对所述半导体基板实施第1条件的等离子体处理，从而从形成于所述硅层与所述硅锗层的层叠膜的鳍构造蚀刻所述硅层，使所述硅锗层露出，在所述第2工序中，通过对所述半导体基板实施第2条件的等离子体处理，从而使硅偏析至露出的所述硅锗层的表面，
所述第1条件是相对于所述硅锗层选择性地蚀刻所述硅层的条件，
所述第2条件是实施氢等离子体处理的条件。
17.根据权利要求12至16的任一项所述的等离子体处理装置，其中，
所述控制部在室温下进行所述第1工序以及所述第2工序。
18.根据权利要求12至16的任一项所述的等离子体处理装置，其中，
所述控制部控制高频偏压电源，使得在所述第2工序的期间施加比所述第1工序的高频偏压低的高频偏压，或在所述第2工序的期间不施加高频偏压。
19.根据权利要求12至16的任一项所述的等离子体处理装置，其中，
所述控制部在20秒以内的时间内进行对所述半导体基板实施所述氢等离子体处理的处理。
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