CN102163619A - 晶体管及其制造方法 - Google Patents

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Abstract

本发明公开了一种晶体管及其制造方法。所述晶体管包括形成在单晶硅基板的一部分上的硅锗沟道层。硅锗沟道层包括在其内部或上表面部分的Si-H键和/或Ge-H键。PMOS晶体管设置在硅锗沟道层上。氮化硅层设置在单晶硅基板、硅锗沟道层和PMOS晶体管的表面部分上，以施加拉应力。该MOS晶体管表现出良好的操作特性。

Description

晶体管及其制造方法
本申请要求2010年2月19日向韩国知识产权局(KIP0)提交的第10-2010-0014932号韩国专利中请的优先权，该申请的内容通过引用全部包含于此。
技术领域
示例实施例涉及晶体管及其制造方法。更具体地讲，示例实施例涉及表现出高性能的高度集成的互补金属氧化物半导体(CMOS)晶体管及其制造方法。
背景技术
对形成具有高性能的高度集成的晶体管已经开展了各种研究。
例如，已经研究了将应力施加到晶体管沟道区域上的应力控制工艺。此外，也已经广泛开展了对形成晶体管的栅极绝缘层和栅电极的各种材料的研究。已经使用具有高介电性的材料代替氧化硅层来形成栅极绝缘层，并且金属化合物已经取代多晶硅来形成栅电极。此外，也已经研究了用于形成晶体管的基板的替代材料。
然而，由于形成在一个基板上的n型金属氧化物半导体(NMOS)晶体管和p型金属氧化物半导体(PMOS)晶体管可具有不同的电特性，所以通过相同的制造工艺形成NMOS晶体管和PMOS晶体管的工作会是不容易的。此外，用来形成NMOS和PMOS晶体管的每个元件的每种材料的物理特性可以是不同的，并且构成所述元件的材料的物理特性会具有折衷关系(trade-offrelationship)。因此，会通过复杂的制造工艺来形成最优的NMOS晶体管和PMOS晶体管。
发明内容
示例实施例提供了表现出高性能并具有良好特性的MOS晶体管。
示例实施例提供了在此描述的MOS晶体管的制造方法。
根据示例实施例，提供了一种晶体管。在一些实施例中，晶体管可包括：硅锗沟道层，形成在单晶硅基板的一部分上并在硅锗沟道层的内部或上表面部分包括Si-H键和/或Ge-H键；PMOS晶体管，设置在硅锗沟道层上；氮化硅层，设置在单晶硅基板、硅锗沟道层和PMOS晶体管的表面部分上，氮化硅层能够施加拉应力。
一些实施例可在单晶硅基板上包括NMOS晶体管。NMOS晶体管可包括包括第一栅极氧化物层图案、第一导电层图案和第一多晶硅层图案的第一栅极结构和形成在单晶硅基板中及第一栅极结构两侧的n型杂质的第一杂质掺杂区域。在一些实施例中，PMOS晶体管包括设置在硅锗沟道层上并包括第二栅极氧化物层图案、第二导电层图案和第二多晶硅层图案的第二栅极结构和形成在硅锗沟道层中及第二栅极结构两侧的p型杂质的第二杂质掺杂区域。
在此公开的一些实施例包括制造晶体管的方法。这样的方法可包括以下步骤：在单晶硅基板的一部分上形成硅锗沟道层；形成第一栅极结构和第二栅极结构。第一栅极结构可包括在单晶硅基板上的第一栅极氧化物层图案、第一导电层图案和第一多晶硅层图案，第二栅极结构可包括在硅锗沟道层上的第二栅极氧化物层图案、第二导电层图案和第二多晶硅层图案。方法可包括以下步骤：通过将n型杂质掺杂到第一栅极结构两侧的单晶硅基板中来形成第一杂质区域；通过将p型杂质掺杂到第二栅极结构两侧的硅锗沟道层中来形成第二杂质区域；在单晶硅基板、硅锗沟道层以及第一栅极结构和第二栅极结构的表面上形成氮化硅层。在一些实施例中，通过沉积气体氮化硅层能够去除硅锗沟道层的内部和/或表面部分的悬空键，沉积气体包括反应气体、气氛气体和氢气，并且氮化硅层能够施加拉应力。
一些实施例提供了如下情形：反应气体包括SiH4和NH3，气氛气体包括选自于由氮气、氩气和氦气组成的组中的至少一种气体。在一些实施例中，以反应气体的总流入体积的大约5％至大约700％引入氢气。
一些实施例提供了如下情形：单晶硅基板和硅锗沟道层具有相同的沟道方向。在一些实施例中，在形成硅锗沟道层的过程中，原子百分比为大约10％至大约60％的锗包括在硅锗沟道层中。一些实施例提供了如下情形：包括在第一栅极结构中的第一导电层图案和包括在第二栅极结构中的第二导电层图案包括相同的金属材料。在一些实施例中，第一导电层图案和第二导电图案包括不同的逸出功。
一些实施例提供了形成第一栅极结构的步骤，其包括：在单晶硅基板上形成包括具有高介电性的金属氧化物的第一栅极氧化物层和包括金属的第一导电层；在第一导电层的上表面上形成第一薄膜用于控制阈值电压；在第一薄膜上形成第一多晶硅层和第一硬掩模图案；将第一多晶硅层、第一导电层和第一栅极氧化物层图案化，以形成第一栅极结构，形成第二栅极结构的步骤包括：在硅锗沟道层上形成包括具有高介电性的金属氧化物的第二栅极氧化物层和包括金属的第二导电层；在第二导电层的上表面上形成第二薄膜用于控制阈值电压；在第二薄膜上形成第二多晶硅层和第二硬掩模图案。可将第二多晶硅层、第二导电层和第二栅极氧化物层图案化，以形成第二栅极结构。
一些实施例包括：在第一栅极结构和第二栅极结构中的每个栅极结构的侧壁上形成分隔件；形成与第一杂质区域和第二杂质区域以及第一多晶硅层图案和第二多晶硅层图案的上表面接触的金属硅化物图案。在一些实施例中，第一栅极氧化物层图案和第二栅极氧化物层图案均包括选自于由HfO2、Al2O3、ZrO2、Y2O3、La2O3、Ta2O3和TiO2组成的组的至少一种，并且第一导电层图案和第二导电层图案均包括钛。
在此公开的一些实施例包括制造晶体管的方法。这样的方法可包括以下步骤：在单晶硅基板的一部分上形成硅锗沟道层；在硅锗沟道层上形成PMOS晶体管；形成氮化硅层，氮化硅层能够将悬空键从硅锗沟道层的内部和/或表面部分去除并施加拉应力，使用包括反应气体、气氛气体和氢气的沉积气体在单晶硅基板、硅锗沟道层和PMOS晶体管的表面上形成氮化硅层。
在一些实施例中，以反应气体的总流入体积的大约5％至大约700％引入氢气。一些实施例提供了如下情形：反应气体包括SiH4和NH3，气氛气体包括选自于由氮气、氩气和氦气组成的组的至少一种气体。
在一些实施例中，形成硅锗沟道层的步骤包括：形成选择性地暴露单晶硅基板中的PMOS区域的掩模图案；执行选择性的外延生长工艺，以在暴露的单晶硅基板上形成硅锗沟道层。在一些实施例中，单晶硅基板和硅锗沟道层具有相同的沟道方向。
一些实施例公开了形成PMOS晶体管的步骤，其包括：在硅锗沟道层上形成包括具有高介电性的金属氧化物的栅极氧化物层、包括金属的导电层、多晶硅层和硬掩模图案；蚀刻多晶硅层、导电层和栅极氧化物层，以形成包括栅极氧化物层图案、导电层图案和多晶硅层图案的栅极结构；将p型杂质掺杂到栅极结构两侧的硅锗沟道层中，以形成杂质掺杂的区域。
一些实施例包括形成与杂质掺杂的区域和多晶硅层图案的上表面接触的金属硅化物图案。在一些实施例中，方法可包括使用单晶硅基板作为沟道而在单晶硅基板上形成NMOS晶体管。一些实施例提供了如下情形：在形成硅锗沟道层的过程中，原子百分比为大约10％至大约60％的锗包括在硅锗沟道层中。
根据示例实施例，CMOS晶体管可包括具有硅沟道的NMOS晶体管和具有硅锗沟道的PMOS晶体管。对于NMOS晶体管，可将拉应力施加到硅沟道，所以可提高电子迁移率以表现良好的操作特性。此外，对于PMOS晶体管，可减少被设置为沟道的硅锗层的界面处的悬空键的数量，以限制悬空键引起的空穴的散射。因此，PMOS晶体管也可表现出良好的操作特性。
尽管没有相关的具体描述，但是要注意的是，根据一个实施例描述的本发明的多个方面可合并在不同的实施例中。也就是说，可按任意方式和/或组合将所有实施例和/或任一实施例的多个特征组合。在下面阐明的说明书中详细解释了本发明的这些和其他目的和/或方面。
附图说明
通过下面结合附图的详细描述，示例实施例将更加清楚地被理解。图1至图19表示在此描述的示例实施例。
图1是示出根据在此描述的一些实施例的PMOS晶体管的剖视图。
图2至图4是用于解释图1中的PMOS晶体管的制造方法的剖视图。
图5是示出根据在此描述的一些实施例的CMOS晶体管的剖视图。
图6至图11是用于解释图5中的CMOS晶体管的制造方法的剖视图。
图12示出了包括悬空键(dangling bond)的硅锗沟道层的晶格结构。
图13示出了根据在此描述的一些实施例的硅锗沟道层的晶格结构。
图14是样品和比较样品中氮化硅层的FT-IR谱。
图15示出了样品和比较样品中硅锗沟道层的等离子体损伤监测电压。
图16示出了样品和比较样品中硅锗沟道层的界面陷阱密度。
图17是根据在此描述的一些实施例的CMOS反相器的平面图。
图18是沿图17中的线I-I’切割的剖视图。
图19是用于解释图17和图18中的CMOS反相器的制造方法的剖视图。
具体实施方式
在下文中将参照附图更充分地描述各种示例实施例，在附图中示出了一些示例实施例。然而，本发明构思可以用许多不同的形式来实施，且不应该解释为局限于在这里所提出的示例实施例。相反，提供这些示例实施例使得本说明书将是彻底的和完整的，并将把本发明构思的范围充分地传达给本领域技术人员。在附图中，为了清晰起见，会夸大层和区域的尺寸和相对尺寸。
将理解的是，当元件或层被称作“在”另一元件或层“上”、“连接到”或“结合到”另一元件或层时，该元件或层可以直接在另一元件或层上，直接连接到或结合到另一元件或层，或者可以存在中间元件或中间层。相反，当元件被称作“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在中间元件或中间层。相同的标号始终表示相同的元件。如在这里使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。
将理解的是，虽然术语“第一”、“第二”、“第三”等在这里可以用来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。这些术语仅用来将一个元件、组件、区域、层或者部分与另一区域、层或者部分区别开来。因此，在不脱离本发明构思的教导的情况下，在下面讨论的第一元件、组件、区域、层或者部分可被称为第二元件、组件、区域、层或者部分。
为了便于描述，在这里可使用空间相对术语，如“在...之下”、“在...下方”、“下面的”“在...上方”、“上面的”等，用来描述如在图中所示的一个元件或特征与其他元件或特征的关系。将理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其他元件或特征“下方”或“之下”的元件随后将被定位为“在”其他元件或特征“上方”。因而，示例性术语“在...下方”可包括“在...上方”和“在...下方”两种方位。所述装置可被另外定位(旋转90度或者在其他方位)，并对在这里使用的空间相对描述符做出相应的解释。
这里使用的术语仅为了描述具体示例实施例的目的，而不意图限制本发明构思。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在本说明书中使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为理想示例实施例(和中间结构)的示意图的剖视图来描述示例实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，示例实施例不应该被解释为局限于在此示出的区域的具体形状，而将包括例如由制造导致的形状偏差。在图中示出的区域本质上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图限制本发明构思的范围。
除非另有定义，否则这里使用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确如此定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与相关领域的环境中它们的意思一致的意思，而将不以理想的或者过于僵化的含义来解释它们。
在下文中，将详细解释晶体管和制造晶体管的方法的示例实施例。
现在参照图1，图1是根据在此描述的一些实施例的PMOS晶体管的剖视图。可提供基板10。在基板10的上表面上，硅锗层12可沿诸如面100的沟道方向的第一沟道方向形成。硅锗层12可具有大约至大约
Figure BSA00000417170600062
的厚度。一些实施例可提供如下情形：硅锗层12可具有大约10％至大约60％的量的锗，并且在一些实施例中，可包括大约10％至30％的锗。一些实施例提供了如下情形：PMOS晶体管可包括沟道，该沟道可形成在硅锗层12的上表面的下面。在本实施例及本说明书其他部分提到的锗的百分比是指原子百分比。
氢可包括在硅锗层12中以及栅极氧化物层图案14a和硅锗层12的界面处。也就是说，Si-H和/或Ge-H键可包括在硅锗层12中和硅锗层12上。可通过将硅或锗的悬空键与氢结合来获得Si-H键和/或Ge-H键。
可在硅锗层12上设置使用具有高介电性的金属氧化物而形成的栅极氧化物层图案14a。在这种情况下，金属氧化物的高介电性可表现出高于氮化硅的介电性的值。可使用HfO2、Al2O3、ZrO2、Y2O3、La2O3、Ta2O3、TiO2和它们的混合物的至少一种和/或包括它们的至少两层的一体结构来形成栅极氧化物层图案14a。
可在栅极氧化物层图案14a上形成使用金属材料或与金属材料一起的非金属材料而形成的栅电极16a。金属材料或与金属材料一起的非金属材料可具有合适的逸出功，使得由其制造的晶体管可具有目标阈值电压。例如，金属材料或与金属材料一起的非金属材料可包括铝(Al)掺杂的氮化钛、氮化钛和/或钛等。
当使用具有高介电性的金属氧化物形成栅极氧化物层图案14a时，可不使用多晶硅来形成与栅极氧化物层图案14a直接接触的栅电极。当使用金属氧化物形成栅极氧化物层图案14a并使用多晶硅形成栅电极时，与金属氧化物接触的多晶硅的费米能级可以是不变的，而可固定到特定位置。也就是说，尽管可使用杂质掺杂的多晶硅，但是费米能级钉扎现象仍会产生。因此，可使用上述的金属材料或与金属材料一起的非金属材料来形成与栅极氧化物层图案14a直接接触的栅电极16a。
可在栅电极16a上设置多晶硅图案18a和金属硅化物图案24。此外，可在栅电极16a、多晶硅图案18a和金属硅化物图案24的侧壁上形成分隔件20。
可在栅电极16a的两侧和硅锗层12的表面部分的下面形成p型杂质掺杂的源极/漏极22。
可在多晶硅图案18a和源极/漏极22上设置与多晶硅图案18a和源极/漏极22接触的金属硅化物图案24。一些实施例提供了如下情形：可将源极/漏极22形成为包括与分隔件20下面的部分中的硅锗层12基本相似的高度。
可在硅锗层12、分隔件20、栅电极16a、多晶硅图案18a和金属硅化物图案24的上表面上并沿着硅锗层12、分隔件20、栅电极16a、多晶硅图案18a和金属硅化物图案24的上表面形成蚀刻停止层26。可使用氮化硅来形成蚀刻停止层26。
如上所述，可在硅锗层12上形成PMOS晶体管。因此，当与形成在硅上的栅电极相比时，可使用具有低逸出功的金属材料或与金属材料一起的非金属材料来形成PMOS晶体管的栅电极16a。此外，在硅锗层12中和硅锗层12上，可形成Si-H键和/或Ge-H键，以减少悬空键的数量并防止空穴的散射。因此，根据该示例实施例的PMOS晶体管可表现出良好的操作特性。
图2至图4是用于解释关于图1中的上述PMOS晶体管的制造方法的剖视图。
参照图2，可在单晶硅基板10上形成具有第一沟道方向的初级的硅锗层11。在一些实施例中，可通过选择性的外延生长工艺来形成初级的硅锗层11。一些实施例提供了如下情形：可将初级的硅锗层11形成为大约
Figure BSA00000417170600081
至大约
Figure BSA00000417170600082
的厚度。在硅锗层11中，可包括大约10％至大约60％的锗，使得硅锗层11中的硅锗可具有单晶性。
可在初级的硅锗层11上沉积具有高介电性的金属氧化物，以形成栅极氧化物层14。可在栅极氧化物层14上形成用于栅电极的金属或与金属一起的非金属层16。然后，可在金属或与金属一起的非金属层16上形成多晶硅层18。
参照图3，可在多晶硅层18上形成蚀刻掩模图案。可使用蚀刻掩模图案逐个将多晶硅层18、金属或与金属一起的非金属层16和栅极氧化物层14蚀刻。可形成包括栅极氧化物层图案14a、栅电极16a和初级的多晶硅图案(未示出)的层叠结构的初级的栅极结构。可在初级的栅极结构的两个侧壁上形成分隔件20。
在一些实施例中，可掺杂p型杂质，以在初级的硅锗层11的表面中及初级的栅极结构的两侧形成源极/漏极区域22。
初级的多晶硅图案的至少一部分和源极/漏极区域22的上表面可与金属反应，以形成多晶硅图案18a和金属硅化物图案24。一些实施例提供了如下情形：可去除蚀刻掩模图案，可沿初级的硅锗层11、分隔件20和多晶硅图案18a的表面形成金属层(未示出)。金属层可与初级的硅锗层11和多晶硅图案18a的表面部分反应，以形成金属硅化物图案24。
参照图4，可沿初级的硅锗层11、分隔件20、栅电极16a、多晶硅图案18a和金属硅化物图案24的上表面形成蚀刻停止层26。一些实施例提供了如下情形：可使用氮化硅来形成蚀刻停止层26。
用于形成氮化硅的沉积气体可包括反应气体、气氛气体和/或氢气。反应气体可包括硅源气体和/或氮源气体，例如硅烷(SiH4)和氨(NH3)等。气氛气体可控制室的压力条件并可包括氮气、氩气和/或氦气等。可以单独使用这些气体或者使用两种或多于两种的混合物。可提供氢气，以在初级的硅锗层11的界面处或内部与悬空键成键。关于此点，可控制氢气的流入量，以使初级的硅锗层11的上表面或内部的全部悬空键可与氢反应。例如，氢气可按反应气体的大约5％至大约700％(体积)和/或反应气体的大约50％至大约200％(体积)流入。
如上所述，在形成蚀刻停止层26的过程中，可引入氢气以从硅锗层12的内部和表面部分去除悬空键。
现在参照图5，图5是示出根据在此描述的一些实施例的CMOS晶体管的剖视图。可提供包括单晶硅的基板50。基板50可具有第一沟道方向。
可将基板50的表面部分划分为器件隔离区域和活性区域。还可将基板50划分为NMOS区域和PMOS区域。NMOS晶体管可形成在基板50的NMOS区域中，PMOS晶体管可形成在基板50的PMOS区域中。
NMOS晶体管可包括使用具有高介电性的金属氧化物而形成在NMOS区域中的基板50的表面上的第一栅极氧化物层图案60a。可使用单晶硅材料来形成NMOS晶体管的沟道层。第一栅极氧化物层图案60a可包括HfO2、Al2O3、ZrO2、Y2O3、La2O3、Ta2O3、TiO2和/或它们的混合物的至少一层，或者可包括它们的一体结构。
可在第一栅极氧化物层图案60a上形成包括金属材料或与金属材料一起的非金属材料的第一栅电极68a。可使用具有低逸出功的金属材料或与金属材料一起的非金属材料来形成第一栅电极68a。例如，第一栅电极可包括低于大约4.4eV的逸出功。按这种方式，NMOS晶体管的阈值电压可以在大约0.2V至大约0.7V。一些实施例提供了如下情形：可以使用掺杂有具有低逸出功的金属材料的具有高于约4.4eV的逸出功的金属材料或非金属材料。例如，可使用镧(La)掺杂的氮化钛和/或镧(La)掺杂的钛来形成第一栅电极。氮化钛具有大约4.6eV的逸出功，钛具有大约4.33eV的逸出功。
可在第一栅电极68a上设置第一多晶硅图案72a。可在第一多晶硅图案72a上设置金属硅化物图案80。可使用硅化镍、硅化钨、硅化钴等形成金属硅化物图案80。
可在具有第一栅极氧化物层图案60a、第一栅电极68a、第一多晶硅图案72a和/或金属硅化物图案80的一体结构的第一栅极结构的侧壁部分上形成第一分隔件76a。可使用氮化硅来形成第一分隔件76a。
如上所述，可使用具有高介电性的金属氧化物来形成第一栅极氧化物层图案60a。因此，第一栅极氧化物层图案60a的厚度可以足够大，且可保持快的操作速度。此外，可减小NMOS晶体管的沟道长度。
在基板的表面下面和第一栅极结构的两侧，可形成用n型杂质掺杂的第一杂质区域90。可将第一杂质区域90设置为NMOS晶体管的源极/漏极。
可在第一杂质区域90上设置金属硅化物图案80。
可在基板50的表面上且沿着基板50的表面形成第一分隔件76a、第一栅极结构、氮化硅层82。在后面的蚀刻工艺中，可将氮化硅层82用作蚀刻停止层。由于氮化硅层82，所以可在NMOS晶体管沟道的基板上施加拉应力。一些实施例提供了如下情形：氮化硅层82可具有大约0.5Ga的应力，在一些实施例中则更大。
由于氮化硅层82将拉应力施加到基板的表面部分，所以可增大NMOS晶体管的电子迁移率。因此，NMOS晶体管可表现出良好的操作特性。
可在PMOS区域中的基板50的表面上和硅锗沟道层54a上形成PMOS晶体管。硅锗沟道层54a可具有第一沟道方向。当硅锗沟道层54a中包括大约10％或少于10％的锗时，会难以控制PMOS晶体管的阈值电压。当硅锗沟道层54a中包括大约60％或多于60％的锗时，会不能维持硅锗沟道层的单晶性且会降低PMOS晶体管的空穴迁移率。因此，一些实施例在硅锗沟道层54a中包括大约10％至大约60％的锗和/或在层54a中包括大约10％至大约30％的锗。
当硅锗沟道层54a的厚度小于大约
Figure BSA00000417170600101
时，该层可能不能用作沟道层。当硅锗沟道层54a的厚度大于大约
Figure BSA00000417170600102
时，结晶缺陷会在该层中增加。一些实施例提供了如下情形：硅锗沟道层54a可具有大约
Figure BSA00000417170600103
至大约
Figure BSA00000417170600104
的厚度。在一些实施例中，硅锗沟道层可具有大约
Figure BSA00000417170600105
至大约
Figure BSA00000417170600106
的厚度。
由于PMOS晶体管可具有不同于NMOS晶体管的阈值电压的阈值电压，所以对于PMOS晶体管可采用不同于NMOS晶体管的沟道层的沟道层，使得PMOS晶体管可具有合适的阈值电压。硅可具有大约1.12eV的带隙，锗可具有大约0.66eV的带隙。对于硅锗，可通过调节包括在硅锗层中的锗的量来控制硅锗层的带隙，使得硅锗可具有低于硅的带隙的带隙。当将具有如此低的带隙的硅锗层54a用作沟道层时，可将具有相对低的逸出功的导电材料用作栅电极。在这种情况下，可获得期望的阈值电压。因此，一些实施例提供了如下情形：可使用与用于NMOS晶体管中的第一栅电极的金属材料或与金属材料一起的非金属材料相同的金属材料或与金属材料一起的非金属材料来形成PMOS晶体管的栅电极。
可形成通过使用具有高介电性的金属氧化物而形成的第二栅极氧化物层图案60b。可通过使用与第一栅极氧化物层图案相同的材料来形成第二栅极氧化物层图案60b。
可在第二栅极氧化物层图案60b上设置使用金属材料或与金属材料一起的非金属材料而形成的第二栅电极70a。第二栅电极70a可包括与第一栅电极68a的金属材料或与金属材料一起的非金属材料相同的金属材料或与金属材料一起的非金属材料。一些实施例提供了如下情形：掺杂到第二栅电极70a的金属材料或非金属材料中的金属材料可与第一栅电极68a的金属材料不同。例如，可使用铝(Al)掺杂的氮化钛形成第二栅电极70a。在一些实施例中，可使用氮化钛和/或钛来形成第二栅电极70a。
可在第二栅电极70a上形成第二多晶硅图案72b。可在第二多晶硅图案72b上形成金属硅化物图案80。
可在通过将第二栅极氧化物层图案60b、第二栅电极70a、第二多晶硅图案72b和/或金属硅化物图案80一体化而获得的第二栅极结构的侧壁部分上形成第二分隔件76b。一些实施例提供了如下情形：可使用氮化硅来形成第二分隔件76b。
可在硅锗沟道层54a的表面部分下面和第二栅极结构的两侧形成用p型杂质掺杂的第二杂质区域92。第二杂质区域92可用作PMOS晶体管的源极/漏极。
可在第二杂质区域92上设置金属硅化物图案80。
一些实施例提供了如下情形：可将氢包括在硅锗沟道层54a中和硅锗沟道层54a的表面处。悬空键可与硅锗沟道层54a的内部和表面部分处的氢原子反应，以在硅锗沟道层54a的内部和表面部分处形成Si-H键和/或Ge-H键。由于氢原子，所以可以减少硅锗沟道层54a的内部和表面部分处的悬空键位点的数量。关于此点，可防止由悬空键引起的空穴(即，PMOS晶体管的载流子)的散射。
可在硅锗沟道层54a、第二分隔件76b和第二栅极结构的上表面部分上形成氮化硅层82。可使用与用于在NMOS晶体管中形成氮化硅层的材料相同的材料形成氮化硅层82。还可通过氮化硅层82将拉应力施加到硅锗沟道层54a。
可通过施加拉应力来降低PMOS晶体管的空穴的迁移率。为了防止因拉应力引起的PMOS晶体管的性能劣化，可在具有第一沟道方向的基板上形成PMOS晶体管。在形成在基板上的硅锗沟道层54a中，尽管可通过氮化硅层82施加拉应力，但是PMOS的空穴迁移率可改变很少。由于可沿不同于PMOS晶体管的沟道方向的方向施加拉应力，所以该结果可以是可获得的。
通常，尽管可使用具有第一沟道方向的基板，但是当与没有施加拉应力的PMOS晶体管相比时，通过氮化硅层施加有拉应力的PMOS晶体管的性能会稍微降低。与不包括氮化硅层且不接收拉应力的PMOS晶体管的导通电流和截止电流的比值(Ion/Ioff)相比，包括通常形成的氮化硅且接收拉应力的PMOS晶体管的导通电流和截止电流的比值(Ion/Ioff)可降低至少大约5％。
然而，根据一些实施例，通过Si-H键和/或Ge-H键的形成，悬空键可在硅锗沟道层54a的内部和表面部分减少，所以可防止空穴的散射，如上所述。因此，可限制导通电流和截止电流的比值(Ion/Ioff)的降低。根据一些实施例的PMOS晶体管的导通电流和截止电流的比值(Ion/Ioff)可与通常的不接收拉应力的PMOS晶体管的导通电流和截止电流的比值(Ion/Ioff)相差至少5％。对于根据一些实施例的包括施加拉应力的氮化硅层82的PMOS晶体管来说，操作特性不会显著劣化。
如上所述，可在接收拉应力的硅上设置包括在CMOS晶体管中的NMOS晶体管。因此，NMOS晶体管可具有快的电子迁移率。此外，可在硅锗沟道层上设置包括在CMOS晶体管中的PMOS晶体管，且该PMOS晶体管可表现出良好的操作特性。
图6至图11是用于解释图5中的CMOS晶体管的制造方法的剖视图。
参照图6，可提供包括单晶硅的基板50。基板50可具有第一沟道方向。可将基板50划分为NMOS区域和PMOS区域。
可在基板50上执行沟槽器件隔离工艺，以形成器件隔离层图案52来将基板50的表面部分划分为器件隔离区域和活性区域。
然后，可在基板50上形成第一掩模图案(未示出)以选择性地暴露基板50的PMOS区域。可对基板50的暴露的PMOS区域执行选择性的外延生长工艺，以形成初级的硅锗沟道层54。可在PMOS区域中的基板50的表面上的活性区域中选择性地形成初级的硅锗沟道层54。
具体来讲，可使用包括二氯硅烷(SiH2Cl2)、锗烷(GeH4)和/或盐酸(HCl)的反应气体在基板50上形成硅锗基外延层。硅锗可从硅锗基外延层生长，以形成初级的硅锗沟道层54。初级的硅锗沟道层54可具有与基板相同的第一沟道方向。
可控制锗源气体GeH4的流量，使得大约10％至大约60％的锗可包括在初级的硅锗沟道层54中。在一些实施例中，可在初级的硅锗沟道层54中包括大约10％至大约30％的锗。一些实施例提供了如下情形：初级的硅锗沟道层54的厚度可以是大约
Figure BSA00000417170600131
至大约
Figure BSA00000417170600132
为了形成NMOS晶体管和PMOS晶体管的每个沟道区域，可将p型杂质掺杂到NMOS区域的基板50中，可将n型杂质掺杂到PMOS区域的初级的硅锗沟道层54中。在一些实施例中，可形成选择性地暴露NMOS区域的第一离子掺杂掩模图案(未示出)，然后可将p型杂质掺杂到NMOS区域中的基板50中。可去除第一离子掺杂掩模图案。可形成选择性地暴露PMOS区域的初级的硅锗沟道层54的第二离子掺杂掩模图案(未示出)。然后，可将n型杂质掺杂到PMOS区域中的初级的硅锗沟道层54中。可去除第二离子掺杂掩模图案。可形成用作沟道区域的P阱56和N阱58。可使用光致抗蚀剂形成第一离子掺杂掩模图案和第二离子掺杂掩模图案。p型杂质可包括硼、二氟化硼(BF2)等，n型杂质可包括砷、磷等。
参照图7，可在基板50和初级的硅锗沟道层54上沉积具有高介电性的金属氧化物，以形成栅极氧化物层60。一些实施例提供了如下情形：金属氧化物可包括HfO2、Al2O3、ZrO2、Y2O3、La2O3、Ta2O3、TiO2和它们的混合物的至少一种，栅极氧化物层可包括它们的一体结构。
可在栅极氧化物层60上形成用于栅电极的导电层62。可使用金属材料或与金属材料一起的非金属材料来形成用于栅电极的导电层62。形成在硅基板50上的导电层62可用作NMOS晶体管的栅电极，并且形成在初级的硅锗沟道层54上的导电层62可用作PMOS晶体管的栅电极。因此，可使用具有满足NMOS晶体管和PMOS晶体管的期望的阈值电压的逸出功的材料来形成导电层62。根据一些实施例，可使用氮化钛来形成导电层62。
可在用于栅电极的导电层62上沉积厚度为几
Figure BSA00000417170600133
到几十
Figure BSA00000417170600134
的铝层(未示出)。可选择性地将形成在NMOS区域中的铝层去除，以在形成在PMOS区域中的用于栅电极的导电层62上形成铝图案64。铝图案64中的铝原子可通过伴随有热的后续工艺扩散到氮化钛中，以用作控制PMOS晶体管的阈值电压的掺杂剂。
此外，可在用于栅电极的导电层62上沉积厚度为几
Figure BSA00000417170600141
到几十
Figure BSA00000417170600142
的镧层(未示出)。可选择性地将形成在PMOS区域中的镧层去除，以在形成在NMOS区域中的用于栅电极的导电层62上形成镧图案66。镧图案66中的镧原子可通过伴随有热的后续工艺扩散到氮化钛中，以用作控制NMOS晶体管的阈值电压的掺杂剂。
参照图8，可在铝图案64和镧图案66上形成多晶硅层72。可在多晶硅层72上形成用于形成初级的第一栅极结构和初级的第二栅极结构的蚀刻掩模图案74。可使用氮化硅或氧化硅来形成蚀刻掩模图案74。
在形成多晶硅层72和蚀刻掩模图案74的过程中，包括在镧图案66中的镧原子可扩散到氮化钛中以形成第一栅电极层68。此外，包括在铝图案64中的铝原子可扩散到氮化钛中以形成第二栅电极层70。
参照图9，可使用蚀刻掩模图案74对多晶硅层72、第一栅电极层68和第二栅电极层70以及栅极氧化物层60进行连续且各向异性的蚀刻。凭借蚀刻工艺，可在第一区域中的基板上形成包括第一栅极氧化物层图案60a、第一栅电极68a、第一多晶硅图案72a和蚀刻掩模图案(未示出)的初级的第一栅极结构。可在第二区域中的初级的硅锗沟道层54上形成包括第二栅极氧化物层图案60b、第二栅电极70a、第二多晶硅图案72b和蚀刻掩模图案(未示出)的初级的第二栅极结构。
可形成覆盖初级的第一和第二栅极结构的表面部分以及初级的硅锗沟道层54和基板50的上表面的分隔件层(未示出)。一些实施例提供了如下情形：可使用氮化硅形成分隔件层。可各向异性地蚀刻分隔件层，以在初级的第一和第二栅极结构的侧壁上形成第一分隔件76a和第二分隔件76b。
可将为形成初级的第一和第二栅极结构而沉积的蚀刻掩模图案去除。因此，可暴露初级的第一和第二栅极结构的最上面的第一多晶硅图案72a和第二多晶硅图案72b。
参照图10，可在基板50上形成用于选择性地暴露NMOS区域中的基板50的表面部分的第三离子掺杂掩模图案(未示出)。可将第三离子掺杂掩模图案形成为光致抗蚀剂图案。可使用第三离子掺杂掩模图案作为离子掺杂掩模来将n型杂质掺杂到NMOS区域中。可在暴露在初级的第一栅极结构两侧处的基板50的表面部分的下面形成作为源极/漏极的第一杂质区域90。在这种情况下，可将n型杂质掺杂到第一多晶硅图案72a中。然后，可将第三离子掺杂掩模图案去除。
可在基板50上形成用来选择性地暴露PMOS区域中的基板50的表面部分的第四离子掺杂掩模图案(未示出)。可使用第四离子掺杂掩模图案作为离子掺杂掩模来将p型杂质掺杂到PMOS区域中的初级的硅锗沟道层54中。可在暴露在初级的第二栅极结构两侧处的初级的硅锗沟道层54的表面部分的下面形成作为源极/漏极的第二杂质区域92。在这种情况下，可将p型杂质掺杂到第二多晶硅图案72b中。然后，可将第四离子掺杂掩模图案去除。
接下来，可沿着基板50、第一分隔件76a和第二分隔件76b、第一多晶硅图案72a和第二多晶硅图案72b以及初级的硅锗沟道层54的表面形成金属层(未示出)。可沉积金属层，以在第一杂质区域90和第二杂质区域92以及第一多晶硅图案72a和第二多晶硅图案72b的表面上形成金属硅化物图案80。具体来讲，可使用包括镍、钴和/或钨等的金属材料来形成金属层。
可对金属层进行热处理，使得金属层可与硅反应。可分别在第一杂质区域90和第二杂质区域92以及第一多晶硅图案72a和第二多晶硅图案72b的表面上形成金属硅化物图案80。形成在第一分隔件76a和第二分隔件76b以及器件隔离层图案52上的金属层可不经历硅化物反应，由此可保留下来。可将未反应并留下的金属层去除。
可分别形成包括第一栅电极68a、第一多晶硅图案72a和金属硅化物图案80的一体结构的第一栅极结构和包括第二栅电极70a、第二多晶硅图案72b和金属硅化物图案80的一体结构的第二栅极结构。
为了降低晶体管的栅极以及源极/漏极的电阻，可形成金属硅化物图案80。一些实施例提供了如下情形：可将金属硅化物图案80的形成工艺省略以简化制造工艺。
参照图11，可沿基板50、金属硅化物图案80以及第一分隔件76a和第二分隔件76b的表面部分形成氮化硅层82。可形成氮化硅层82，以将拉应力施加到NMOS区域中的基板上。通过形成氮化硅层82，PMOS晶体管的性能可不降低。
可通过等离子体增强化学气相沉积(PE-CVD)工艺或者高密度等离子体CVD(HDP-CVD)工艺来形成氮化硅层82。可在单个晶片式CVD室和/或间歇式室中执行氮化硅层82的沉积工艺。
可在后续的蚀刻工艺过程中将氮化硅层82用作蚀刻停止层。在一些实施例中，氮化硅层82可将拉应力施加到NMOS晶体管的沟道的基板上。
当氮化硅层82的沉积温度是大约300℃或更低时，会难以执行该层的沉积。当氮化硅层82的沉积温度是大约500℃或更高时，在沉积过程中会在下面的层的非晶区域中发生再结晶。因此，可在大约300℃至大约500℃的温度范围内执行氮化硅层82的沉积工艺。
用于形成氮化硅层82的沉积气体可包括反应气体、气氛气体和/或氢气。反应气体可包括硅源气体和氮源气体，例如SiH4和NH3。气氛气体可控制室的压力条件并可包括氮气、氩气和/或氦气等。可以单独使用这些气体和/或使用它们的混合物。可提供氢气，以与在初级的硅锗沟道层的表面部分和内部产生的悬空键成键。因此，可控制氢气的量，以使初级的硅锗沟道层的内部和上表面部分处的全部的悬空键可与氢结合。例如，氢气的流入量可以是反应气体的流入量的大约5％至大约700％(体积)。在一些实施例中，氢气的流入量可以是反应气体的流入量的大约50％至大约200％(体积)。一些实施例提供了如下情形：氢气的流入量可以为大约100sccm至大约20000sccm。
尽管氢气可在氮化硅层82的形成过程中流入，但是如此形成氮化硅层的氢原子或氢键的量可不增加。初级的硅锗沟道层54的上表面部分处的悬空键可与氢结合，以去除悬空键并形成硅锗沟道层54a。
通过上述工艺，可制造在图5中示出的高性能CMOS晶体管。
下文中，会将根据示例实施例的PMOS晶体管的特性与常见的PMOS晶体管做比较。
现在参照图12，图12示出了包括悬空键的硅锗沟道层的晶格结构。标号110表示锗，标号112表示应变硅(strained silicon)，标号114表示硅。当如图12所示形成用来施加拉应力的氮化硅层时，拉应力还可被施加到硅锗沟道层53。所以，大量的悬空键D可在氮化硅层下面的硅锗沟道层53的上表面部分处产生。
当硅锗沟道层53接收氮化硅层的拉应力时，Si-Si键、Si-Ge键或Ge-Ge键会从硅锗沟道层53分离出来。在硅锗沟道层53的上部和内部产生的悬空键D可使PMOS晶体管的迁移率劣化。
现在参照图13，图13示出了根据在此公开的一些实施例的硅锗沟道层的晶格结构。标号110表示锗，标号112表示应变硅，标号114表示硅。在硅锗沟道层53a的上表面部分处的悬空键可与氢成键，并且根据一些实施例大多数悬空键可被去除。
当根据一些实施例形成氮化硅层时，硅锗沟道层53a可接收拉应力。在形成氮化硅层的过程中，可引入氢气使得氢气可扩散到硅锗沟道层53a。在硅锗沟道层53a的上表面处产生的悬空键可与氢成键，并且大多数悬空键可被去除。通过将悬空键与氢在硅锗沟道层53a的上表面部分和内部处键合，可提高PMOS晶体管的迁移率。
试验制造样品
根据在此公开的一些实施例制造了CMOS晶体管。如图5所示，在具有面100的第一沟道方向的硅基板50上形成NMOS晶体管。此外，在具有第一沟道方向的硅锗沟道层54a上形成PMOS晶体管。在NMOS晶体管中，使用HfO2形成第一栅极氧化物层图案60a，使用镧掺杂的氮化钛形成第一栅电极68a。在PMOS晶体管中，使用HfO2形成第二栅极氧化物层图案60b，使用铝掺杂的氮化钛形成第二栅电极70a。
以大约480℃的沉积温度、大约5托的沉积压力通过大约100W的高频电压沉积包括在样品的NMOS和PMOS晶体管中的氮化硅层82。沉积气体包括SiH4、NH3、N2和H2。在这种情况下，用于与悬空键成键的氢气的流入量为SiH4和NH3反应气体总量的大约125％。
制造比较样品
制造普通的CMOS晶体管以与根据在此公开的一些实施例的CMOS晶体管进行特性比较。除了氮化硅层的沉积工艺以外，通过执行用于比较样品的相似的工艺来制造比较样品。
以大约480℃的沉积温度、大约5托的沉积压力并通过大约100W的高频电压沉积包括在比较样品的NMOS和PMOS晶体管中的氮化硅层。沉积气体包括SiH4、NH3和N2。在这种情况下，SiH4、NH3和N2的流入量与用于制造样品的SiH4、NH3和N2的量相同。在这种情况下，没有引入用来与悬空键成键的氢气。
将包括在根据在此公开的一些实施例的样品的CMOS晶体管的氮化硅层中的成分与包括在比较样品的CMOS晶体管的氮化硅层中的组分进行比较。
图14是样品和比较样品中的氮化硅层的FT-IR谱。如所示出的，样品和比较样品的氮化硅层的每个FT-IR谱表现出相似的样式。在样品CMOS晶体管的氮化硅层中，与比较样品相比没有包括更多的氢。也就是说，在沉积氮化硅层的过程中，氮化硅层的物理特性没有通过氢气的引入而显著改变。
比较了样品和比较样品的每个硅锗沟道层的等离子体损伤监测电压。
现在参照图15，图15示出了样品和比较样品中的硅锗沟道层的等离子体损伤监测电压。如所示出的，样品的硅锗沟道层的等离子体损伤监测电压高于比较样品的硅锗沟道层的等离子体损伤监测电压。由于样品的硅锗沟道层中的氢离子，所以样品的等离子体损伤监测电压可高于比较样品的等离子体损伤监测电压。
对样品和比较样品的每个硅锗沟道层的界面陷阱密度(Dit)彼此进行了比较。
现在参照图16，图16示出了样品和比较样品中的硅锗沟道层的界面陷阱密度。样品的硅锗沟道层的界面陷阱密度甚至低于比较样品的硅锗沟道层的界面陷阱密度。也就是说，样品的硅锗沟道层与第二栅极氧化物层图案的界面处的陷阱的数量比比较样品的硅锗沟道层与第二栅极氧化物层图案的界面处的陷阱的数量少。可通过样品的氮化硅层形成过程中引入的氢气来将硅锗沟道层的界面处的大多数悬空键去除。
图17是根据示例实施例的CMOS反相器(inverter)的平面图。图18是沿图17中的线I-I’切割的剖视图。
在下文中解释的CMOS反相器包括在图5中示出的CMOS晶体管。
参照图17和图18，可在基板50上设置在图5中示出的NMOS晶体管和PMOS晶体管。第一栅电极68a和第二栅电极70a可彼此电连接。
可提供覆盖NMOS晶体管和PMOS晶体管的绝缘夹层100。
可提供连接到第一栅电极68a和第二栅电极70a的第一接触塞104a以及穿过绝缘夹层100电连接到第一杂质区域90和第二杂质区域92的第二接触塞104b和第三接触塞104c。
可提供将一个第一杂质区域90和一个第二杂质区域92彼此电连接的线106。线106可具有被构造成将第二接触塞104b与第三接触塞104c彼此连接的形状。可将线106设置为输出线。
可将连接到剩余的第一杂质区域90的第二接触塞104b连接到地线108a。可将连接到剩余的第二杂质区域92的第三接触塞104c连接到电力线108b。可将连接到第一栅电极68a和第二栅电极70a的第一接触塞104a连接到输入线108c。
已经在该示例实施例中解释了包括在图5中示出的CMOS晶体管的反相器结构。一些实施例提供了如下情形：可制造包括在图5中示出的NMOS晶体管和PMOS晶体管的各种电路。例如，可制造包括在图5中示出的NMOS晶体管和PMOS晶体管的CMOS NAND栅极电路、CMOS NOR栅极电路等。
图19是用于解释图17和图18中的CMOS反相器的制造方法的剖视图。可通过执行与参照图6至图11解释的工艺相似的工艺来形成在图5中示出的NMOS晶体管和PMOS晶体管。在这种情况下，可使NMOS晶体管和PMOS晶体管的第一栅电极68a和第二栅电极70a形成为彼此电连接。
可形成覆盖NMOS晶体管和PMOS晶体管的绝缘夹层100。可通过沉积氧化硅来形成绝缘夹层100。
可蚀刻绝缘夹层100的一部分，以形成暴露设置为蚀刻停止层的氮化硅层82的开口。然后，可将暴露的氮化硅层82去除，以形成暴露与第一杂质区域90和第二杂质区域92接触的金属硅化物图案80的接触孔102。在这种情况下，可形成暴露金属硅化物图案80并设置在第一栅电极68a和第二栅电极70a两侧的接触孔。
如在图17和图18示出的，可在绝缘夹层100上形成填充接触孔102的内部的导电层(未示出)。可通过将导电层图案化来形成布线106、108a和108b。
如上所述，可在具有高性能的逻辑系统和存储装置的外围电路中使用根据一些实施例的MOS晶体管。
以上内容是对示例实施例的举例说明并且将不被解释为对示例实施例的限制。尽管已经描述了一些示例实施例，但是本领域的技术人员将容易地意识到，在本质上不脱离本发明构思的新颖的教导和优点的情况下，可以对示例实施例进行多种修改。因此，所有这样的修改都意图被包括在权利要求书限定的本发明构思的范围内。在权利要求书中，功能性限定意图覆盖在这里被描述成执行所述功能的结构，不但覆盖结构上的等同物而且覆盖等同的结构。因此，应该理解，以上内容是对各种示例实施例的举例说明并且不被解释为局限于所公开的特定的示例实施例，并且意图将所公开的示例实施例的修改和其他示例实施例包括在权利要求书的范围内。

Claims (20)

1.一种晶体管，所述晶体管包括：
硅锗沟道层，形成在单晶硅基板的一部分上并在硅锗沟道层的内部或上表面部分包括Si-H键和/或Ge-H键；
p型金属氧化物半导体晶体管，设置在硅锗沟道层上；
氮化硅层，设置在单晶硅基板、硅锗沟道层和p型金属氧化物半导体晶体管的表面部分上，氮化硅层能够施加拉应力。
2.如权利要求1所述的晶体管，所述晶体管还包括单晶硅基板上的n型金属氧化物半导体晶体管，
其中，所述N型金属氧化物半导体晶体管包括：
包括第一栅极氧化物层图案、第一导电层图案和第一多晶硅层图案的第一栅极结构；
形成在单晶硅基板中及第一栅极结构两侧的n型杂质的第一杂质掺杂区域，
其中，所述P型金属氧化物半导体晶体管包括：
设置在硅锗沟道层上并包括第二栅极氧化物层图案、第二导电层图案和第二多晶硅层图案的第二栅极结构；
形成在硅锗沟道层中及第二栅极结构两侧的p型杂质的第二杂质掺杂区域。
3.一种制造晶体管的方法，所述方法包括以下步骤：
在单晶硅基板的一部分上形成硅锗沟道层；
形成第一栅极结构和第二栅极结构，第一栅极结构包括在单晶硅基板上的第一栅极氧化物层图案、第一导电层图案和第一多晶硅层图案，第二栅极结构包括在硅锗沟道层上的第二栅极氧化物层图案、第二导电层图案和第二多晶硅层图案；
通过将n型杂质掺杂到第一栅极结构两侧的单晶硅基板中来形成第一杂质区域；
通过将p型杂质掺杂到第二栅极结构两侧的硅锗沟道层中来形成第二杂质区域；
通过沉积气体在单晶硅基板、硅锗沟道层以及第一栅极结构和第二栅极结构的表面上形成氮化硅层，氮化硅层能够去除硅锗沟道层的内部和/或表面部分的悬空键，其中，沉积气体包括反应气体、气氛气体和氢气，氮化硅层能够施加拉应力。
4.如权利要求3所述的制造晶体管的方法，其中，反应气体包括SiH4和NH3，气氛气体包括选自于由氮气、氩气和氦气组成的组中的至少一种气体。
5.如权利要求3所述的制造晶体管的方法，其中，以反应气体的总流入体积的5％至700％引入氢气。
6.如权利要求3所述的制造晶体管的方法，其中，单晶硅基板和硅锗沟道层具有相同的沟道方向。
7.如权利要求3所述的制造晶体管的方法，其中，在形成硅锗沟道层的过程中，原子百分比为10％至60％的锗包括在硅锗沟道层中。
8.如权利要求3所述的制造晶体管的方法，其中，包括在第一栅极结构中的第一导电层图案和包括在第二栅极结构中的第二导电层图案包括相同的金属材料，第一导电层图案和第二导电层图案包括不同的逸出功。
9.如权利要求8所述的制造晶体管的方法，其中，形成第一栅极结构的步骤包括：
在单晶硅基板上形成包括金属氧化物的第一栅极氧化物层和包括金属的第一导电层；
在第一导电层的上表面上形成第一薄膜用于控制阈值电压；
在第一薄膜上形成第一多晶硅层和第一硬掩模图案；
将第一多晶硅层、第一导电层和第一栅极氧化物层图案化，以形成第一栅极结构，
形成第二栅极结构的步骤包括：
在硅锗沟道层上形成包括金属氧化物的第二栅极氧化物层和包括金属的第二导电层；
在第二导电层的上表面上形成第二薄膜用于控制阈值电压；
在第二薄膜上形成第二多晶硅层和第二硬掩模图案；
将第二多晶硅层、第二导电层和第二栅极氧化物层图案化，以形成第二栅极结构。
10.如权利要求3所述的制造晶体管的方法，所述方法还包括：
在第一栅极结构和第二栅极结构中的每个栅极结构的侧壁上形成分隔件；
形成与第一多晶硅层图案和第二多晶硅层图案的上表面以及第一杂质区域和第二杂质区域接触的金属硅化物图案。
11.如权利要求3所述的制造晶体管的方法，其中，第一栅极氧化物层图案和第二栅极氧化物层图案均包括选自于由HfO2、Al2O3、ZrO2、Y2O3、La2O3、Ta2O3和TiO2组成的组的至少一种，并且第一导电层图案和第二导电层图案均包括钛。
12.一种制造晶体管的方法，所述方法包括以下步骤：
在单晶硅基板的一部分上形成硅锗沟道层；
在硅锗沟道层上形成p型金属氧化物半导体晶体管；
形成氮化硅层，氮化硅层能够将悬空键从硅锗沟道层的内部和/或表面部分去除并施加拉应力，使用包括反应气体、气氛气体和氢气的沉积气体在单晶硅基板、硅锗沟道层和p型金属氧化物半导体晶体管的表面上形成氮化硅层。
13.如权利要求12所述的制造晶体管的方法，其中，以反应气体的总流入体积的5％至700％引入氢气。
14.如权利要求12所述的制造晶体管的方法，其中，反应气体包括SiH4和NH3，气氛气体包括选自于由氮气、氩气和氦气组成的组的至少一种气体。
15.如权利要求12所述的制造晶体管的方法，其中，形成硅锗沟道层的步骤包括：
形成选择性地暴露单晶硅基板中的p型金属氧化物半导体区域的掩模图案；
执行选择性的外延生长工艺，以在暴露的单晶硅基板上形成硅锗沟道层。
16.如权利要求12所述的制造晶体管的方法，其中，单晶硅基板和硅锗沟道层具有相同的沟道方向。
17.如权利要求12所述的制造晶体管的方法，其中，形成p型金属氧化物半导体晶体管的步骤包括：
在硅锗沟道层上形成包括金属氧化物的栅极氧化物层、包括金属的导电层、多晶硅层和硬掩模图案；
蚀刻多晶硅层、导电层和栅极氧化物层，以形成包括栅极氧化物层图案、导电层图案和多晶硅层图案的栅极结构；
将p型杂质掺杂到栅极结构两侧的硅锗沟道层中，以形成杂质掺杂的区域。
18.如权利要求17所述的制造晶体管的方法，所述方法还包括形成与多晶硅层图案的上表面和杂质掺杂的区域接触的金属硅化物图案。
19.如权利要求12所述的制造晶体管的方法，所述方法还包括使用单晶硅基板作为沟道而在单晶硅基板上形成n型金属氧化物半导体晶体管。
20.如权利要求12所述的制造晶体管的方法，其中，在形成硅锗沟道层的过程中，原子百分比为10％至60％的锗包括在硅锗沟道层中。
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