KR101865626B1 - 박막 구조물 및 박막 구조물의 형성 방법 - Google Patents

박막 구조물 및 박막 구조물의 형성 방법 Download PDF

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Abstract

박막 구조물 및 그 제조 방법에서, 박막 구조물은 기판 상에 형성된 블록킹 패턴과, 상기 블록킹 패턴 사이의 기판 상에 구비되고 노출되는 면이 모두 (100) 면인 단결정 반도체막을 포함한다. 상기 박막 구조물에 포함된 단결정 반도체막은 깍여진 측면부 없이 균일한 결정성을 갖는다.

Description

박막 구조물 및 박막 구조물의 형성 방법{Layer structure including a single crystal semiconductor and method for forming the same}
본 발명은 박막 구조물 및 박막 구조물의 형성 방법에 관한 것이다. 보다 상세하게는, 단결정 반도체막을 포함하는 박막 구조물 및 박막 구조물의 형성 방법에 관한 것이다.
최근의 소자들이 고집적화되면서, 3차원 반도체 소자들이 개발되고 있다. 이에따라, 에피택셜 성장 공정을 수행하여 반도체 기판 상에 단결정 반도체막을 형성하는 공정들이 함께 개발되고 있다. 상기 단결정 반도체막들은 깍여진 측면부(facet)없이 전면에 대해 균일한 결정성을 갖는 것이 바람직하다. 그러나, 균일한 결정성을 갖는 단결정 반도체막을 형성하는 것이 용이하지 않다.
본 발명의 목적은 균일한 결정성을 갖는 단결정 반도체막을 포함하는 박막 구조물을 제공하는데 있다.
본 발명의 다른 목적은 상기한 박막 구조물의 형성 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 박막 구조물은, 기판 상에 블록킹 패턴이 구비된다. 상기 블록킹 패턴 사이의 기판 상에 구비되고, 노출되는 면이 모두 (100)면인 단결정 반도체막을 포함한다.
본 발명의 일 실시예에서, 상기 단결정 반도체막은 상기 블록킹 패턴 사이의 갭 내부에 형성될 수 있다.
본 발명의 일 실시예에서, 상기 기판은 단결정 실리콘 기판을 포함하고, 상기 단결정 반도체막은 실리콘을 포함하는 막일 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 박막 구조물의 제조 방법으로, 기판 상에 블록킹 패턴을 형성한다. 상기 블록킹 패턴이 형성된 기판을 반응기 내의 서셉터에 로딩한다. 상기 반응기 내에 증착 소오스 가스를 유입한다. 또한, 상기 기판의 온도가 제1 온도 이하의 일정 온도로 유지하는 제1 구간과, 상기 기판의 온도가 상기 제1 온도보다 높은 제2 온도로 상승하면서 상기 제1 구간보다 짧은 시간 동안 유지되는 제2 구간이 반복되도록 기판 온도를 조절하여, 상기 기판 상에, 노출되는 면이 모두 (100)면인 단결정 반도체막을 형성한다.
본 발명의 일 실시예에서, 상기 제1 온도는 상기 증착 소오스 가스가 분해되어 상기 기판 상에 흡착되는 온도 범위 내의 온도일 수 있다.
본 발명의 일 실시예에서, 상기 제2 온도는 상기 증착 소오스 가스 상기 기판 상에 증착되어 박막이 형성되는 온도 범위 내의 온도일 수 있다.
본 발명의 일 실시예에서, 상기 제2 구간은 박막 성장을 위한 원자 재배열이 수행되면서 원자 마이그레이션이 억제되는 시간으로 설정될 수 있다.
본 발명의 일 실시예에서, 상기 제2 구간은 1 마이크로 초 내지 100 밀리 초 범위 내에서 설정될 수 있다.
본 발명의 일 실시예에서, 상기 제1 구간 동안은 기판이 로딩되어 있는 서셉터 하부에 일정한 복사 에너지를 가하여 상기 기판의 온도를 일정하게 유지하고, 상기 제2 구간 동안은 상기 기판이 로딩되어 있는 서셉터 하부에 일정한 복사 에너지를 가한 상태에서 상기 기판 상부면에 일시적인 복사 에너지를 추가로 가할 수 있다.
본 발명의 일 실시예에서, 상기 기판 상부면으로 복사 에너지를 가하는 제2 가열 부재는 상기 서셉터 하부에 복사 에너지를 가하기 위한 제1 가열 부재보다 빠른 온도 조절이 가능한 부재로 사용할 수 있다.
본 발명의 일 실시예에서, 상기 제1 가열 부재는 할로겐 램프 또는 핫 플레이트를 포함하고, 상기 제2 가열 부재는 아크 램프 또는 레이저 어닐기를 포함할 수 있다.
본 발명의 일 실시예에서, 상기 반응기 내에 증착 소오스 가스를 유입하기 이 전에, 상기 블랭크 패턴 사이의 기판 표면 상에 남아있는 자연 산화막을 제거할 수 있다.
상기 자연 산화막을 제거하는 방법으로, 상기 반응기 내에 환원 가스를 유입한다. 또한, 상기 반응기 내의 온도를 상기 제2 온도보다 높은 제3 온도로 승온하고 상기 제3 온도가 유지되도록 한다.
상기 제3 온도를 유지하기 위하여, 상기 기판이 로딩된 서셉터 하부 및 상기 기판 상부 표면 중 적어도 하나에 복사 에너지를 가할 수 있다.
본 발명의 일 실시예에서, 상기 기판은 단결정 실리콘 기판을 포함하고, 상기 단결정 반도체막은 실리콘을 포함할 수 있다.
본 발명에 따라 형성된 박막 구조물은 깍여진 측면부없이 균일한 결정성을 갖는 단결정 반도체막을 포함한다. 그러므로, 상기 박막 구조물을 포함하는 반도체 소자는 특성 편차없이 우수한 전기적 특성을 가질 수 있다. 또한, 상기 반도체 소자는 높은 신뢰성을 갖는다.
도 1은 본 발명의 실시예 1에 따른 박막 구조물을 나타내는 단면도이다.
도 2는 도 1에 도시된 박막 구조물을 형성하기에 적합한 선택적 에피택셜 성장 공정 설비의 개략적인 단면도이다.
도 3 및 도 4는 도 1에 도시된 박막 구조물을 형성하는 방법을 나타내는 단면도들이다.
도 5는 선택적 에피택셜 성장 공정 시의 일반적인 메커니즘을 설명하기 위한 것이다.
도 6은 단결정 반도체 박막에 Facet 불량이 발생된 것을 나타내는 단면도이다.
도 7은 도 1에 도시된 박막 구조물에서 단결정 반도체막을 형성하기 위한 제1 온도 조절 방법을 나타내는 타이밍도이다.
도 8a 내지 도 8c는 3단계 동안의 구간별 기판의 온도 프로파일을 나타내는 확대도이다.
도 9는 실시예 2의 방법에 따른 단결정 반도체막을 형성하기 위한 온도 조절 방법을 나타내는 타이밍도이다.
도 10은 실시예 3의 방법에 따른 단결정 반도체막을 형성하기 위한 온도 조절 방법을 나타내는 타이밍도이다.
도 11은 실시예 4의 방법에 따른 단결정 반도체막을 형성하기 위한 온도 조절 방법을 나타내는 타이밍도이다.
도 12는 본 발명의 실시예 5에 따른 반도체 소자의 단면도이다.
도 13 내지 도 16은 도 12에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 박막 구조물을 나타내는 단면도이다.
도 1을 참조하면, 단결정 실리콘과 같은 반도체 물질을 포함하는 기판(102)이 마련된다. 상기 기판(102)은 상부면이 (100)면을 갖는 단결정 실리콘 기판일 수 있다.
상기 기판(102) 상에는 블록킹 패턴(104)이 구비된다. 상기 블록킹 패턴(104)은 단결정 반도체막이 성장되는 것을 억제하기 위하여 제공된다. 그러므로, 상기 블록킹 패턴(104)은 단결정 반도체막이 형성되지 않는 부위에 위치한다. 상기 블록킹 패턴(104)은 실리콘 산화막, 실리콘 질화막, 실리콘 산 질화막 등을 포함할 수 있다. 상기 블록킹 패턴(104)은 단일의 물질로 형성될 수도 있지만, 2 이상이 적층되는 형상을 가질 수도 있다.
상기 블록킹 패턴(104) 사이의 기판(102) 상에는 단결정 반도체막(106)이 구비된다. 상기 단결정 반도체막(106)은 상기 블록킹 패턴(104) 사이의 기판(102) 표면으로부터 수직 방향으로 선택적 에피택셜 성장 공정을 통해 성장하여 형성된 것이다. 상기 단결정 반도체막(106)은 상기 블록킹 패턴(104) 사이의 갭 내에 형성된다. 상기 단결정 반도체막(106)은 실리콘을 포함할 수 있다. 일 예로, 상기 단결정 반도체막(106)은 실리콘막, 실리콘 게르마늄막 또는 탄화 실리콘막일 수 있다.
본 실시예의 박막 구조물에서, 상기 블록킹 패턴(104)의 측면과 상기 단결정 반도체막(106) 측면 사이는 서로 이격되지 않는 형상을 갖는다. 그러므로, 상기 단결정 반도체막(106)은 측면이 외부에 노출되지 않으며, 상부면만이 외부에 노출된다.
만일, 상기 단결정 반도체막(106)의 측면이 깍여진 형상을 가지면, 상기 블록킹 패턴(104) 측면과 단결정 반도체막(106)의 측면이 서로 이격되어 상기 단결정 반도체막(106)의 측면이 외부에 노출된다. 그런데, 상기 단결정 반도체막(106)의 깍여진 측면은 원래의 반도체 기판(102) 상부면의 결정성과 다른 결정성을 갖게된다. 예를들어, 상기 반도체 기판(102) 상부면이 (100)면을 가지면, 상기 단결정 반도체막(106)의 깍여진 측면은 (311) 또는 (110)면을 갖게된다. 그러므로, 상기 단결정 반도체막(106)의 측면 부위는 원하지 않는 결정면을 가지게 되어 결정 결함이 발생될 수 있다.
반면에, 본 실시예의 박막 구조물에서는, 상기 블록킹 패턴(104)의 측면과 상기 단결정 반도체막(106) 측면 사이는 서로 이격되지 않으므로 상기 단결정 반도체막(106)은 깍여진 측면부를 갖지 않는다. 따라서, 상기 단결정 반도체막(106)은 상부면만이 외부에 노출된다. 그러므로, 상기 단결정 반도체막(106)에서 외부에 노출되는 면은 모두 (100)면이 된다.
이와같이, 본 실시예의 박막 구조물은 깍여진 측면이 생가지 않고, 노출되는 면에서 상기 기판(102)과 동일한 (100) 결정면을 가지게 되므로, 결정 결함이 억제된다. 따라서, 상기 박막 구조물을 포함하는 반도체 소자는 우수한 동작 특성을 갖게되며, 특성 산포가 작으며, 높은 신뢰성을 갖게 된다.
도 2는 도 1에 도시된 박막 구조물을 형성하기에 적합한 선택적 에피택셜 성장 공정 설비의 개략적인 단면도이다.
도 2를 참조하면, 선택적 에피택셜 성장 공정이 수행되는 반응기(10)가 마련된다. 상기 반응기(10)에는 박막 형성을 위하여 사용되는 가스들이 유입되기 위한 가스 유입구(12)가 구비된다. 또한 가스들을 배출시키기 위한 가스 배출구(14)가 구비된다.
상기 반응기(10) 내에는 기판이 로딩되는 서셉터(16)가 마련된다.
상기 서셉터(16)의 저면과 대향하여 배치되고, 상기 서셉터(16) 저면에 복사 에너지를 가하는 제1 가열 부재(18)가 구비된다. 상기 제1 가열 부재(18)는 상기 서셉터(16) 저면을 가열시키는 역할을 한다. 이와같이, 상기 제1 가열 부재(18)에 의해 상기 서셉터(16) 저면이 가열되면, 상기 서셉터(16)에 로딩된 기판(W) 저면으로 열이 전도되어 상기 기판(W)의 온도가 상승하게 된다.
상기 제1 가열 부재(18)는 수 내지 수십 초 단위로 온도 조절이 가능한 부재로 형성될 수 있다. 예를들어, 상기 제1 가열 부재(18)는 할로겐 램프 또는 핫 플레이트 일 수 있다.
또한, 상기 서셉터(16)의 상부면과 대향하여 배치되고, 상기 서셉터(16) 상부면에 로딩되어 있는 기판(W)의 표면으로 복사 에너지를 가하는 제2 가열 부재(20)가 구비된다. 이와같이, 상기 제2 가열 부재(20)에 의해 상기 기판(W)의 상부 표면이 가열되면, 상기 기판(W)의 온도가 상승하게 된다.
상기 제2 가열 부재(20)는 상기 제1 가열 부재(18)보다 빠르게 온도 조절이 가능한 부재로 형성될 수 있다. 상기 제2 가열 부재(20)는 1 마이크로 초(μsec) 내지 100 밀리 초(msec) 사이의 범위 내에서 온도의 조절이 가능한 부재로 형성될 수 있다. 예를들어, 상기 제2 가열 부재(20)는 아크 램프 또는 레이저 어닐기일 수 있다.
도시된 것과 같이, 상기 제1 가열 부재(18) 및 제2 가열 부재(20)는 상기 반응기(10) 내에 구비될 수 있다. 그러나, 이와는 다른 실시예로, 상기 제1 및 제2 가열 부재(18, 20) 중 적어도 하나는 반응기(10) 외부에 구비될 수도 있다. 상기 제1 및 제2 가열 부재(18, 20) 중 적어도 하나가 반응기(10) 외부에 구비되는 경우, 상기 반응기(10)의 적어도 일부분은 석영(Quartz)으로 이루어질 수 있다. 따라서, 상기 석영으로 이루어진 부분을 통해, 상기 제1 및 제2 가열 부재(18, 20)로부터 상기 반응기(10) 내부로 복사 에너지가 유입되도록 한다.
상기 설비를 사용하면, 원자들의 마이그레이션(migration)을 억제하면서 원자 재배열에 의해 막이 형성될 수 있도록 온도를 정밀하게 조절하면서 단결정 반도체막을 형성할 수 있다. 따라서, 상기 설비를 사용하면, 상기 원자들의 마이그레이션에 의해 단결정 반도체막에 깍여진 측면이 발생되지 않도록 할 수 있다.
이하에서는, 상기 깍여진 측면이 발생되지 않고, 균일한 결정성을 갖는 박막 구조물의 제조 방법에 대해 설명한다.
도 3 및 도 4는 도 1에 도시된 박막 구조물을 형성하는 방법을 나타내는 단면도들이다.
도 3을 참조하면, 상부 표면이 (100)면을 갖는 단결정 실리콘으로 이루어지는 기판(102)이 마련된다.
상기 기판(102) 상에 블록킹막을 형성하고, 이를 패터닝하여 블록킹 패턴을 형성한다. 상기 블록킹 패턴은 상기 기판에서 단결정 실리콘막이 형성될 부위가 선택적으로 노출되도록 형성된다. 즉, 상기 블록킹 패턴(104)은 단결정 실리콘막이 형성되지 않을 부분을 덮는 형상을 갖는다. 상기 블록킹 패턴(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산 질화물 등으로 형성될 수 있다. 상기 블록킹 패턴(104)은 단일의 물질로 형성될 수도 있지만, 2 이상이 적층되는 형상을 가질 수도 있다.
도 4를 참조하면, 상기 블록킹 패턴(104)이 형성된 기판을 선택적 에피택셜 성장 공정 설비의 반응기 내의 서셉터 상에 로딩한다. 다음에, 선택적 에피택셜 성장 공정을 통해 상기 노출된 기판 상에 단결정 반도체막(106)을 형성한다.
도 5는 선택적 에피택셜 성장 공정 시의 일반적인 메커니즘을 설명하기 위한 것이다. 도 6은 단결정 반도체 박막에 Facet 불량이 발생된 것을 나타내는 단면도이다.
도 5에 도시된 것과 같이, 반도체 기판(102) 상으로 증착 소오스 가스가 유입되면, 상기 증착 소오스 가스는 박막이 형성되기 위한 중심 원자(30)와 나머지 리간드들(32)로 분해된다. 상기 증착 소오스 가스로부터 분해된 원자는 상기 기판(102)에 흡착되거나 탈착된다. 상기 원자(30)는 상기 기판(102) 표면 상에서 재배열(rearrangement) 및 마이그레이션되면서 확산하게 되고, 기판(102) 표면과 결합하여 박막이 형성된다.
그런데, 상기 단결정 반도체막(106)을 형성할 때, 상기 블록킹 패턴(104)과 인접하는 기판(102) 부위는 상기 블록킹 패턴(104)과 인접하지 않은 기판(102) 부위와 막의 성장 속도가 다를 수 있다. 상기 막의 성장 속도가 다르면, 도 6에 도시된 Facet불량이 발생될 수 있다.
보다 자세히 설명하면, 상기 블록킹 패턴(104)과 인접하는 기판(102) 부위에는 증착 소오스 가스들이 유입되는 양이 상대적으로 적어서 다른 부위에 비해 느린 속도로 단결정 반도체 박막이 성장될 수 있다. 따라서, 상기 블록킹 패턴(104)과 인접하는 기판(102) 부위에는 단결정 반도체 박막(106a)의 측면이 경사를 가지면서 성장될 수 있다.
이와같이, 상기 단결정 반도체 박막의 측면이 경사를 가지면, 상기 측면은 (110) 또는 (311)면을 갖게 된다. 반면에, 상기 단결정 반도체 박막(106a)의 상부면은 기판과 동일한 (100)면을 갖게 된다.
상기 (110)면 또는 (311)면을 갖는 박막(106a) 측면에 놓여지는 원자들은 증착 공정 시에 가해지는 열 에너지에 의해 표면 본딩 수가 많은 (100)면의 박막 표면으로 용이하게 마이그레이션하게 된다. 이와같이, 상기 원자가 마이그레이션되면, 상기 단결정 반도체 박막의 측면에서는 원자의 공급이 더욱 감소되어 상기 단결정 반도체 박막의 더욱 느려지게 된다. 따라서, 단결정 반도체 박막의 성장 속도의 불균형이 더욱 심화된다. 이와같이, 상기 원자의 마이그레이션은 상기 단결정 반도체 박막(106a)에 깍인 측면 형상(facet, 108a)이 생기는 주요 원인이 된다.
상기 단결정 실리콘막의 깍여진 측면의 생성을 억제하기 위해서는, 상기 원자들이 (100)면의 박막 표면으로 마이그레이션되지 않도록 하는 것이 바람직하다. 또한, 상기 원자들은 재배열을 통해 수직 방향으로 성장하여 단결정 반도체막이 형성되도록 하여야 한다. 상기 마이그레이션 억제를 위하여, 증착 공정 중에 온도 콘트롤이 매우 중요하다.
본 실시예는, 상기 단결정 실리콘막의 깍여진 측면을 감소시키기 위하여, 최적화된 공정 조건으로 단결정 실리콘막을 형성한다. 이하에서는, 상기 최적화된 공정 조건에 대해 보다 상세하게 설명한다.
도 7은 도 1에 도시된 박막 구조물에서 단결정 반도체막을 형성하기 위한 제1 온도 조절 방법을 나타내는 타이밍도이다.
도 7에서 도면부호 50은 제1 가열 부재를 이용하여 서셉터 하부의 온도를 조절하는 것을 나타내고, 도면부호 52는 제2 가열 부재를 이용하여 기판 상부면의 온도를 조절하는 것을 나타낸다.
1 단계로, 안정화를 위하여 상기 기판(W)을 제1 온도(T1)로 일정 시간 유지한다. 상기 제1 온도(T1)는 증착 소오스 가스가 분해되어 상기 증착 소오스 가스에 포함된 원자가 상기 기판 상에 흡착 또는 탈착될 수 있는 온도일 수 있다. 또한, 상기 제1 온도(T1)는 상기 증착 소오스 가스에 포함된 원자가 재배열되어 상기 기판 상에 박막이 증착되는 온도보다는 낮은 온도일 수 있 수 있다. 예를들어, 상기 단결정 반도체막이 실리콘막일 경우에, 상기 제1 온도(T1)는 400 내지 500℃일 수 있다.
상기 1 단계에서, 기판(W)의 상부 표면 상에는 복사 에너지를 가하지 않고, 상기 서셉터(16, 도 2) 하부에만 복사 에너지를 가함으로써 상기 기판이 제1 온도(T1)가 되도록 조절될 수 있다. 즉, 상기 제1 가열 부재(도 2, 18)만을 이용하여 상기 기판(W)이 제1 온도가 되도록 조절한다.
2 단계로, 상기 기판(W) 상에 단결정 반도체막(106)을 효과적으로 성장시키기 위하여, 상기 기판 표면에 생성된 자연 산화막을 제거한다.
상기 기판(W)이 로딩된 반응기(10) 내에 수소(H2)와 같은 환원 가스를 유입하고, 상기 기판(W)의 온도를 제2 온도로 승온시킨 후 상기 제2 온도를 유지한다.
2 단계에서, 상기 기판(W)의 상부 표면 상에는 복사 에너지를 가하지 않고, 상기 서셉터(16) 하부에만 복사 에너지를 가함으로써 상기 기판이 제2 온도가 되도록 조절될 수 있다. 즉, 상기 서셉터(16) 하부에 복사 에너지를 가하는 제1 가열 부재(18)만을 이용하여 상기 기판(W)이 제2 온도가 되도록 조절한다. 상기에서 설명하였듯이, 상기 제1 가열 부재(18)는 수 내지 수십 초 단위로 온도 조절이 가능한 부재이다.
상기 자연 산화막이 효과적으로 제거되기 위해서, 상기 제2 온도는 900℃ 내지 1100℃의 온도가 되어야 한다. 상기 제2 온도는 증착 소오스 가스의 원자가 재배열되어 박막이 증착되는 온도보다 높은 온도이다.
3 단계로, 상기 반응기(10) 내에 증착 소오스 가스를 유입한다. 상기 증착 소오스 가스는 3 단계 공정을 수행하는 동안 계속하여 반응기(10) 내에 공급된다.
상기 증착 소오스 가스는 상기 기판(102) 상에 형성되는 단결정 반도체막(106)의 종류에 따라 달라질 수 있다. 상기 단결정 반도체막(106)은 실리콘을 포함할 수 있다. 예를들어, 상기 단결정 반도체막(106)은 단결정 실리콘막, SiGe막 또는 SiC막 일 수 있다. 상기 단결정 반도체막(106)이 실리콘으로 포함하고 있으므로, 상기 증착 소오스 가스는 실리콘 원자를 포함할 수 있다. 예를들어, 상기 단결정 반도체막(106)이 단결정 실리콘막인 경우, 상기 증착 소오스 가스는 모노 실란(monosilane, SiH4), 다이 실란(Disilane, Si2H6), 디클로로실란(Dichloro Silane(DCS); SiH2Cl2), 헥사클로로디실란(hexachlorodisilane, HCD), 비스(에틸메틸아미노)실란(Bis(ethlymethylamino)silane, BEMAS), 비스(디에틸아미노)실란(Bis(diethylamino)silane, BDEAS), 비스(디메틸아미노)실란(Bis(dimethylamino)silane, BDMAS), 트리스(디메틸아미노)실란(tris(dimethylamino)silane, Tris-DMAS), 테트라키스(디메틸아미노)실란(tetrakis(dimethylamino)silane, TDMAS), 트리스(에틸메틸아미노)실란(tris(ethlymethylamino)silane, Tris-EMAS), 디에틸아미노실란(Diethylaminosiliane, DEAS), 비스(터트부틸아미노)실란(Bis(tertybutylamino)silane, BTBAS), 디-이소프로필-아미노실란(Di-IsoPropyl-Amino-Silane, DIPAS) 등을 포함할 수 있다.
상기 3단계 공정을 수행하는 동안, 상기 기판(102)의 온도를 계속하여 조절하여야 한다. 즉, 상기 기판(102)의 온도가 제1 온도를 유지하는 제1 구간과, 상기 기판(102)의 온도가 상기 제1 온도보다 높은 제3 온도로 상승하면서 상기 제1 구간(A)보다 짧은 시간 동안 유지되는 제2 구간(B)이 반복되도록 한다.
상기 제1 구간(A) 동안은 상기 제1 온도(T1)를 유지하고 있으므로, 실질적으로 박막의 증착은 이루어지지 않으며, 상기 증착 소오스 가스가 분해되어 상기 증착 소오스 가스에 포함된 원자가 상기 기판 상에 흡착 또는 탈착된다. 상기 설명한 것과 같이, 상기 제1 온도는 400 내지 500℃일 수 있다.
상기 제1 구간(A) 동안, 상기 기판(102)의 상부 표면 상에는 복사 에너지를 가하지 않고, 상기 기판(102)이 로딩되어 있는 서셉터(16) 하부에만 복사 에너지를 가함으로써 상기 기판(W)이 제1 온도(T1)가 되도록 조절될 수 있다. 즉, 상기 서셉터(16) 하부에 복사 에너지를 가하는 제1 가열 부재(18)만을 이용하여 상기 기판(W)이 제1 온도(T1)가 되도록 조절한다.
상기 제1 구간(A)은 상기 제2 구간(B)에 비해 기판(W)이 저온으로 유지되므로, 증착 소오스 가스로부터 분해된 원자들이 마이그레이션되는 것이 억제된다. 그런데, 상기 제1 구간(A)이 너무 짧게 지속되면, 상기 원자들의 마이그레이션을 억제하기가 어렵다. 때문에, 상기 원자들의 마이그레이션이 억제될 수 있도록 상기 제1 구간(A)은 수 내지 수십 초의 시간동안 지속될 수 있다.
상기 제2 구간(B) 동안은 상기 기판(W) 상에 흡착된 원자들이 재배열되면서 실질적으로 박막의 증착된다. 이를 위하여, 상기 제3 온도는 상기 증착 소오스 가스에 포함된 원자가 재배열되어 상기 기판(W) 상에 박막이 증착될 수 있는 온도 범위 내의 온도일 수 있다. 상기 제3 온도는 상기 제1 온도보다는 높고, 상기 제2 온도보다는 낮다. 예를들어, 상기 단결정 반도체막이 실리콘막일 경우에, 상기 제3 온도는 700 내지 800℃일 수 있다.
상기 제2 구간(B) 동안, 상기 기판(W)이 로딩되어 있는 서셉터(16) 하부에 복사 에너지를 계속하여 가하는 상태에서, 추가적으로 상기 기판(W)의 상부 표면 상에 복사 에너지를 가하여 상기 범위의 온도를 유지한다. 즉, 상기 제1 및 제2 가열 부재(18, 20)를 이용하여 상기 기판(W)이 제3 온도가 되도록 조절한다.
상기에서 설명하였듯이, 상기 기판(W) 상부 표면에 복사 에너지를 가하기 위한 제2 가열 부재(20)는 1 마이크로 초 내지 100 밀리 초로 온도 조절이 가능한 부재이다. 예를들어, 상기 제2 가열 부재(20)는 아크 램프, 레이저 어닐기 일 수 있다. 상기 제2 가열 부재(20)를 추가적으로 이용함으로써, 제2 구간동안 일시적인 승온이 가능하다. 또한, 도시된 것과 같이, 상기 제2 가열 부재(20)는 증착 단계 전체에서 상기 제2 구간(B)에서만 구동되며, 상기 기판을 불연속적으로 승온한다.
상기 제2 구간(B)은 상기 기판(W)이 상기 제1 온도보다는 높은 온도로 유지된다. 그런데, 상기 제2 구간(B)이 너무 길게 지속되면, 증착 소오스 가스로부터 분해된 원자들이 마이그레이션될 수 있으므로, 상기 제2 구간(B)은 상기 제1 구간(A)보다 짧은 시간동안 지속될 수 있다. 상기 제2 구간(B)은 박막 성장을 위한 원자 재배열이 수행되면서, 원자 마이그레이션은 억제되는 시간동안 수행될 수 있다. 실험 결과, 상기 제2 구간(B)이 초 단위로 지속되는 경우 상기 원자 마이그레이션이 발생될 수 있으므로 상기 제2 구간은 초 단위 이하로 지속되어야 한다. 예를들어, 상기 제2 구간(B)은 상기 1 마이크로 초 내지 100 밀리 초 동안 지속되도록 설정할 수 있다.
상기 제2 구간(B) 동안 상기 제3 온도를 계속하여 유지할 수도 있고, 일정시간 동안만 상기 제3 온도로 유지할 수도 있다.
도 8a 내지 도 8c는 3단계 동안의 구간별 기판의 온도 프로파일을 나타내는 확대도이다.
도 8a를 참조하면, 상기 제2 구간(B)의 시작점에서 급속 승온하여 상기 제3 온도를 계속 유지한 후, 상기 제2 구간(B)의 끝점에서 급속으로 온도를 하강시킬 수 있다.
다른 예로, 도 8b를 참조하면, 상기 제2 구간(B)의 시작점에서 일정 시간 동안 온도를 승온하여 상기 제3 온도가 되도록 하고, 상기 제3 온도가 되면 일정시간 동안 온도를 하강시켜 상기 제1 온도가 되도록 한다.
다른 예로, 도 8c를 참조하면, 상기 제2 구간(B)의 시작점에서 일정 시간 동안 온도를 승온하여 상기 제3 온도가 되도록 한 다음 상기 제3 온도를 유지하고, 다시 일정시간 동안 온도를 하강시켜 상기 제1 온도가 되도록 한다.
상기 제1 구간(A) 및 제2 구간(B)을 반복 수행함으로써, 원하는 두께의 단결정 반도체막(106)을 형성할 수 있다. 상기 방법에 의하면, 단결정 반도체막(106)을 형성하는 공정에서 원자 마이그레이션이 억제되므로, 상기 원자 마이그레이션에 의해 깍여진 측면이 발생되는 것을 방지할 수 있다. 따라서, 노출되는 면이 모두 (100)면인 단결정 반도체막(106)을 형성할 수 있다.
실시예 2
본 발명의 실시예 2에 따른 박막 구조물을 형성하는 방법을 설명한다. 상기 박막 구조물 형성 방법은 단결정 반도체막을 형성하기 위한 공정 온도 조건을 제외하고는 실시예 1의 박막 구조물 형성 방법과 동일하다. 또한, 이하에 설명하는 방법을 통해 형성되는 박막 구조물은 도 1에 도시된 박막 구조물과 동일한 구조를 갖는다.
먼저, 도 3을 참조로 설명한 것과 동일한 공정을 수행하여, 상부 표면이 (100)면을 갖는 단결정 실리콘으로 이루어지는 기판 상에 블록킹 패턴을 형성한다.
이 후, 상기 블록킹 패턴이 형성된 기판을 선택적 에피택셜 성장 공정 설비의 반응기 내의 서셉터 상에 로딩한다. 상기 기판에 선택적 에피택셜 성장 공정을 수행하여 단결정 반도체막을 형성한다.
도 9는 본 실시예의 방법에 따른 단결정 반도체막을 형성하기 위한 온도 조절 방법을 나타내는 타이밍도이다.
1 단계로, 안정화를 위하여 상기 기판(W)을 제1 온도(T1)로 일정 시간 유지한다. 상기 제1 온도(T1)는 증착 소오스 가스가 분해되어 상기 증착 소오스 가스에 포함된 원자가 상기 기판 상에 흡착 또는 탈착될 수 있는 온도일 수 있다. 또한, 상기 제1 온도(T1)는 상기 증착 소오스 가스에 포함된 원자가 재배열되어 상기 기판(W) 상에 박막이 증착되는 온도인 제3 온도보다는 낮은 온도일 수 있 수 있다.
상기 1 단계에서, 상기 기판(W)의 상부 표면 상에는 복사 에너지를 가하지 않고, 상기 서셉터(16) 하부에만 복사 에너지를 가함으로써 상기 기판이 제1 온도(T1)가 되도록 조절될 수 있다. 즉, 상기 제1 가열 부재(18)만을 이용하여 상기 기판(W)이 제1 온도(T1)가 되도록 조절한다.
2 단계로, 상기 기판(W) 상에 단결정 반도체막(106)을 효과적으로 성장시키기 위하여, 기판(W) 표면에 생성된 자연 산화막을 제거한다. 구체적으로, 상기 기판(W)이 로딩된 반응기(10) 내에 수소와 같은 환원 가스를 유입하고, 상기 기판(W)의 온도를 제2 온도로 승온시킨 후 상기 제2 온도를 유지한다.
2 단계에서, 상기 기판(W)이 로딩되어 있는 서셉터(16) 하부와 상기 기판(W)의 상부 표면 상에 각각 복사 에너지를 가하여 상기 기판(W)이 제2 온도가 되도록 조절될 수 있다. 즉, 상기 제1 및 제2 가열 부재(18, 20)를 이용하여 상기 기판이 상기 제2 온도가 되도록 한다. 도시된 것과 같이, 상기 서셉터 하부에 복사 에너지를 가하기 위한 제1 가열 부재(18)는 상기 안정화 단계에서와 동일하게 일정 온도를 유지한다. 이에 더하여, 상기 기판 상부 표면에 복사 에너지를 가하기 위한 제2 가열 부재(20)를 동작시켜 상기 기판을 제2 온도가 되도록 승온시킨다.
3 단계로, 상기 반응기(10) 내에 증착 소오스 가스를 유입한다. 상기 증착 소오스 가스는 3 단계 공정을 수행하는 동안 계속하여 반응기(10) 내에 공급된다.
상기 3단계 공정을 수행하는 동안, 상기 기판(W)의 온도를 계속하여 조절하여야 한다. 즉, 상기 기판(W)의 온도가 제1 온도(T1)를 유지하는 제1 구간(A)과, 상기 기판(W)의 온도가 상기 제1 온도(T1)보다 높은 제3 온도로 상승하면서 상기 제1 구간(A)보다 짧은 시간 동안 유지되는 제2 구간(B)이 반복되도록 한다.
상기 2단계의 온도 조절은 상기 실시예 1에서 설명한 것과 동일하다.
상기 공정을 수행함으로써, 마이그레이션을 억제하면서 단결정 반도체막을 형성할 수 있다.
본 실시예에서는, 상기 제1 및 2 가열 부재(18, 20)를 이용하여 기판의 온도를 상승시켜 자연 산화막을 제거할 수 있다. 또한, 실질적으로 단결정 반도체막이 증착되는 동안에, 상기 제1 가열 부재(18)는 가열 온도가 변화되지 않고 일정한 온도가 유지되도록 한다. 따라서, 상기 제2 가열 부재(20)에서의 온도 조절만으로 증착 공정이 수행될 수 있다.
실시예 3
본 발명의 실시예 3에 따른 박막 구조물을 형성하는 방법을 설명한다. 상기 박막 구조물 형성 방법은 단결정 반도체막을 형성하기 위한 공정 온도 조건을 제외하고는 실시예 2의 박막 구조물 형성 방법과 동일하다. 또한, 이하에 설명하는 방법을 통해 형성되는 박막 구조물은 도 1에 도시된 박막 구조물과 동일한 구조를 갖는다.
먼저, 도 3을 참조로 설명한 것과 동일한 공정을 수행하여, 상부 표면이 (100)면을 갖는 단결정 실리콘으로 이루어지는 기판(102) 상에 블록킹 패턴(104)을 형성한다.
이 후, 상기 블록킹 패턴(104)이 형성된 기판(102)을 선택적 에피택셜 성장 공정 설비의 반응기(10) 내의 서셉터(16) 상에 로딩한다. 상기 기판에 선택적 에피택셜 성장 공정을 수행하여 단결정 반도체막(106)을 형성한다.
도 10은 본 실시예의 방법에 따른 단결정 반도체막을 형성하기 위한 온도 조절 방법을 나타내는 타이밍도이다.
1 단계로, 안정화를 위하여 상기 기판(W)을 상기 제1 온도(T1)보다 낮은 제4 온도(T4)로 일정 시간 유지한다. 상기 제1 온도(T1)는 증착 소오스 가스가 분해되어 상기 증착 소오스 가스에 포함된 원자가 상기 기판 상에 흡착 또는 탈착될 수 있는 온도일 수 있다. 또한, 상기 제1 온도(T1)는 상기 증착 소오스 가스에 포함된 원자가 재배열되어 상기 기판 상에 박막이 증착되는 온도보다는 낮은 온도일 수 있 수 있다. 예를들어, 상기 단결정 반도체막이 실리콘막일 경우에, 상기 제1 온도(T1)는 400 내지 500℃일 수 있다. 또한, 상기 제1 온도(T1)가 400 내지 500℃이면, 상기 제4 온도(T4)는 300 내지 400℃정도일 수 있다.
상기 1 단계에서, 기판(W)의 상부 표면 상에는 복사 에너지를 가하지 않고, 상기 서셉터 하부에만 복사 에너지를 가함으로써 상기 기판이 제4 온도(T4)가 되도록 조절될 수 있다. 즉, 상기 제1 가열 부재(18)만을 이용하여 상기 기판(W)이 제4 온도(T4)가 되도록 조절한다.
2 단계로, 상기 기판(W) 상에 단결정 반도체막을 효과적으로 성장시키기 위하여, 상기 기판 표면에 생성된 자연 산화막을 제거한다.
상기 자연 산화막을 제거하는 공정은 실시예 1에서 설명한 것과 동일하다. 다만, 상기 안정화 단계에서의 기판(W) 온도가 상기 제1 온도(T1)보다 낮은 제4 온도(T4)이므로, 상기 자연 산화막을 제거하는 공정에서 상기 기판(W)이 제2 온도가 되도록 하기 위하여 승온하여야 할 온도가 더 높아진다.
3 단계로, 상기 반응기(10) 내에 증착 소오스 가스를 유입한다. 상기 증착 소오스 가스는 3 단계 공정을 수행하는 동안 계속하여 반응기(10) 내에 공급된다.
상기 3단계 공정을 수행하는 동안, 상기 기판(W)의 온도를 계속하여 조절하여야 한다. 즉, 상기 기판(W)의 온도가 제4 온도(T4)를 유지하는 제1 구간(A)과, 상기 기판의 온도가 상기 제4 온도(T4)보다 높은 제3 온도로 상승하면서 상기 제1 구간(A)보다 짧은 시간 동안 유지되는 제2 구간(B)이 반복되도록 한다.
상기 제1 구간(A) 동안, 상기 제4 온도(T4)를 유지하고 있으므로, 실질적으로 상기 증착 소오스 가스가 분해되지 못하며, 박막의 증착도 이루어지지 않는다. 상기 설명한 것과 같이, 상기 제4 온도는 300 내지 400℃일 수 있다.
상기 제1 구간(A) 동안, 상기 기판(W)의 상부 표면 상에는 복사 에너지를 가하지 않고, 상기 기판이 로딩되어 있는 서셉터 하부에만 복사 에너지를 가함으로써 상기 기판이 제4 온도(T4)가 되도록 조절될 수 있다. 즉, 상기 제1 가열 부재(18)만을 이용하여 상기 기판(W)이 제4 온도(T4)가 되도록 조절한다.
상기 제1 구간(A)은 수 내지 수십초의 시간동안 지속되도록 한다. 따라서, 증착 소오스 가스로부터 분해된 원자들이 마이그레이션되는 것을 억제할 수 있다.
상기 제2 구간(B) 동안 제3 온도가 유지된다. 상기 제3 온도는 상기 증착 소오스 가스에 포함된 원자가 재배열되어 상기 기판(W) 상에 박막이 증착될 수 있는 온도 범위 내의 온도일 수 있다. 그러므로, 상기 제2 구간(B) 동안 상기 증착 소오스 가스가 분해되어 상기 증착 소오스 가스에 포함된 원자가 상기 기판 상에 흡착 또는 탈착된다. 또한, 상기 흡착된 원자들이 재배열되면서 실질적으로 박막의 증착된다.
상기 제2 구간(B) 동안, 상기 기판이 로딩되어 있는 서셉터 하부에 복사 에너지를 계속하여 가하는 상태에서, 추가적으로 상기 기판의 상부 표면 상에 복사 에너지를 가하여 상기 범위의 온도를 유지한다. 즉, 즉, 상기 제1 및 제2 가열 부재(18, 20)를 이용하여 상기 기판(W)이 제3 온도가 되도록 조절한다.
상기 제2 구간(B)은 상기 기판이 상기 제4 온도보다는 높은 온도로 유지된다. 그런데, 상기 제2 구간(B)이 너무 길게 지속되면, 증착 소오스 가스로부터 분해된 원자들이 마이그레이션될 수 있으므로, 상기 제2 구간(B)은 상기 제1 구간(A)보다 짧은 시간동안 지속될 수 있다.
상기 제1 구간(A) 및 제2 구간(B)을 반복 수행함으로써, 원하는 두께의 단결정 반도체막(106)을 형성할 수 있다. 이와같이, 상기 제2 구간(B) 동안만 불연속적으로 박막이 형성되므로, 마이그레이션을 억제하면서 단결정 반도체막을 형성할 수 있다.
실시예 4
본 발명의 실시예 4에 따른 박막 구조물을 형성하는 방법을 설명한다. 상기 박막 구조물 형성 방법은 단결정 반도체막을 형성하기 위한 공정 온도 조건을 제외하고는 실시예 3의 박막 구조물 형성 방법과 동일하다. 또한, 이하에 설명하는 방법을 통해 형성되는 박막 구조물은 도 1에 도시된 박막 구조물과 동일한 구조를 갖는다.
먼저, 도 3을 참조로 설명한 것과 동일한 공정을 수행하여, 상부 표면이 (100)면을 갖는 단결정 실리콘으로 이루어지는 기판(102) 상에 블록킹 패턴(104)을 형성한다.
이 후, 상기 블록킹 패턴(104)이 형성된 기판을 선택적 에피택셜 성장 공정 설비의 반응기(10) 내의 서셉터(16) 상에 로딩한다. 상기 기판(102)에 선택적 에피택셜 성장 공정을 수행하여 단결정 반도체막(106)을 형성한다.
도 11은 본 실시예의 방법에 따른 단결정 반도체막을 형성하기 위한 온도 조절 방법을 나타내는 타이밍도이다.
1 단계로, 안정화를 위하여 상기 기판(W)을 상기 제1 온도(T1)보다 낮은 제4 온도(T4)로 일정 시간 유지한다. 상기 안정화 단계는 실시예 3에서 설명한 것과 동일하다.
2 단계로, 상기 기판(W) 상에 단결정 반도체막을 효과적으로 성장시키기 위하여, 상기 기판 표면에 생성된 자연 산화막을 제거한다.
상기 자연 산화막을 제거하는 공정은 실시예 2에서 설명한 것과 동일하다. 즉, 상기 기판(W)이 로딩된 반응기(10) 내에 수소와 같은 환원 가스를 유입하고, 상기 기판(W)의 온도를 제2 온도로 승온시킨 후 상기 제2 온도를 유지한다.
상기 서셉터(16) 하부에 복사 에너지를 가하기 위한 제1 가열 부재(18)는 상기 안정화 단계에서와 동일하게 제4 온도(T4)를 유지한다. 이에 더하여, 상기 기판(W) 상부 표면에 복사 에너지를 가하기 위한 제2 가열 부재(20)를 동작시켜 상기 기판(W)을 제2 온도로 승온시킨다.
3 단계로, 상기 반응기(10) 내에 증착 소오스 가스를 유입한다. 상기 증착 소오스 가스는 3 단계 공정을 수행하는 동안 계속하여 반응기(10) 내에 공급된다.
상기 3단계 공정을 수행하는 동안, 상기 기판(W)의 온도를 계속하여 조절하여야 한다. 즉, 상기 기판(W)의 온도가 제4 온도(T4)를 유지하는 제1 구간(A)과, 상기 기판(W)의 온도가 상기 제4 온도(T4)보다 높은 제3 온도로 상승하면서 상기 제1 구간(A)보다 짧은 시간 동안 유지되는 제2 구간(B)이 반복되도록 한다.
상기 3단계의 온도 조절은 상기 실시예 3에서 설명한 것과 동일하다.
본 실시예에서는, 상기 제1 및 2 가열 부재(18, 20)를 이용하여 기판의 온도를 상승시켜 자연 산화막을 제거할 수 있다. 상기 반도체막 증착 공정 시에 상기 제1 가열 부재는 가열 온도가 변화하지 않고 일정한 온도를 계속하여 유지한다. 이와같이, 상기 제2 가열 부재에서의 온도 조절만으로 증착 공정이 수행될 수 있다.
이하에서는, 상기 박막 구조물을 포함하는 반도체 소자를 설명한다. 상기 반도체 소자에 포함된 박막 구조물은 실시예 1 내지 4의 박막 구조물중에서 어느 하나일 수 있다.
실시예 5
도 12는 본 발명의 실시예 5에 따른 반도체 소자의 단면도이다.
도 12를 참조하면, 단결정 실리콘과 같은 반도체 물질을 포함하는 기판(200)이 마련된다. 상기 기판(200)은 상부면이 (100)면을 갖는 단결정 실리콘 기판일 수 있다.
상기 기판(200)은 액티브 영역 및 필드 영역으로 구분된다. 상기 필드 영역의 기판에는 소자 분리용 트렌치가 생성되어 있고, 상기 소자 분리용 트렌치 내부에는 소자 분리막 패턴(202)이 구비되어 있다.
상기 액티브 영역의 기판에는 게이트 절연막 패턴(204), 게이트 전극(206) 및 하드 마스크 패턴(208)이 적층된 게이트 구조물(210)이 구비된다. 상기 게이트 구조물(210)의 측벽에는 스페이서(212)가 구비된다. 상기 스페이서(212)는 실리콘 질화물을 포함할 수 있다.
상기 소자 분리막 패턴(202) 및 스페이서(212) 사이의 기판(200)에는 단결정 반도체 패턴(214)이 구비된다. 상기 단결정 반도체 패턴(214)은 상기 소자 분리막 패턴(202) 및 스페이서(212) 사이의 기판(200) 표면으로부터 선택적 에피택셜 성장 공정을 통해 성장하여 형성된 것이다. 상기 소자 분리막 패턴(202) 및 스페이서(212)는 에피택셜 성장을 막는 블록킹 패턴으로 제공된다.
상기 단결정 반도체 패턴(214)은 실리콘을 포함할 수 있다. 일 예로, 상기 단결정 반도체 패턴(214)은 실리콘 패턴, 실리콘 게르마늄 패턴 또는 탄화 실리콘 패턴일 수 있다.
도 13 내지 도 16은 도 12에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 13을 참조하면, 상부 표면이 (100)면을 갖는 단결정 실리콘으로 이루어지는 기판(200)을 마련한다. 상기 기판(200)에서 액티브 영역에 해당하는 부위를 덮는 식각 마스크(도시안됨)를 형성하고, 상기 식각 마스크를 이용하여 필드 영역에 해당하는 부위의 기판을 식각하여 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치 내부에 절연막을 매립하고, 상기 절연막을 평탄화하여 소자 분리막 패턴(202)을 형성한다. 이에 따라, 상기 기판은 액티브 영역 및 필드 영역으로 구분된다.
도 14를 참조하면, 상기 기판(200) 상에 게이트 절연막, 게이트 전극막 및 하드 마스크막을 형성한다. 상기 하드 마스크막을 패터닝하여 하드 마스크 패턴(208)을 형성한다. 상기 하드 마스크 패턴(208)을 이용하여 상기 게이트 전극막 및 게이트 절연막을 식각함으로써, 게이트 절연막 패턴(204), 게이트 전극(206) 및 하드 마스크 패턴(208)이 적층된 게이트 구조물(210)을 형성한다.
상기 게이트 구조물(210)의 측벽 및 상부면과 상기 기판(200) 표면을 따라 스페이서막을 형성한다. 이 후, 상기 스페이서막을 이방성으로 식각하여 상기 게이트 구조물(210)의 측벽에 스페이서(212)를 형성한다.
상기 공정을 수행하면, 상기 스페이서(212)와 소자 분리막 패턴(202) 사이의 기판(200) 표면이 외부에 노출된다.
도 15를 참조하면, 상기 기판을 선택적 에피택셜 성장 공정 설비의 반응기 내의 서셉터(16) 상에 로딩한다. 다음에, 선택적 에피택셜 성장 공정을 통해 상기 스페이서(212)와 소자 분리막 패턴(202) 사이의 기판(200) 표면 상에 단결정 반도체 패턴(214)을 형성한다. 상기 단결정 반도체 패턴(214)은 상기 스페이서(212)와 소자 분리막 패턴(202) 사이의 갭 내에 형성된다.
상기 단결정 반도체 패턴(214)은 실시예 1 내지 실시예 4에서 설명한 단결정 반도체막 형성 방법들 중에서 어느 하나의 방법을 동일하게 사용하여 형성할 수 있다.
상기 방법들을 수행하여 형성된 단결정 반도체 패턴(214)은 증착 소오스 가스에 포함된 원자들이 마이그레이션되는 것을 억제하면서 불연속적으로 박막이 증착되어 형성된다. 따라서, 상기 단결정 반도체 패턴들(214)은 깍여진 측면이 발생되지 않으며, 노출면이 모두 기판(200)과 동일한 (100)면을 가질 수 있다.
도 16을 참조하면, 상기 단결정 반도체 패턴(214)으로 불순물을 도핑함으로써, 상기 단결정 반도체 패턴(214)에 불순물 영역들(216)을 형성한다. 상기 불순물 영역들(216)은 노출면이 (100)면을 갖고, 결정 결함이 거의 없는 단결정 반도체 패턴들(214) 내부에 형성되기 때문에, 균일한 도핑 프로파일을 갖는다.
상기 공정들을 수행함으로써, 불순물 영역이 기판 표면 위로 솟은 형태의 MOS 트랜지스터(Elevated MOS Transistor)를 형성할 수 있다. 상기 불순물 영역이 결정 결함이 거의 없는 단결정 반도체 패턴에 형성되므로, 상기 MOS 트랜지스터는 동작 특성 산포가 작고, 동작 특성이 우수하다.
상기 설명한 것과 같이, 본 발명에 의하면 깍여진 측면을 갖지 않고 노출면이 (100)면을 갖는 단결정 반도체막을 포함하는 박막 구조물을 형성할 수 있다. 상기 박막 구조물은 단결정 반도체막을 요구하는 다양한 반도체 소자에 적용할 수 있다. 예를들어, 상기 박막 구조물은 수직형 반도체 소자의 채널 영역, 적층형 반도체 소자의 상층부 액티브 영역, 필러형 MOS 트랜지스터의 채널 영역 등의 형성 시에도 다양하게 적용될 수 있다.
102, 200 : 기판 104: 블록킹 패턴
106 : 단결정 반도체막 202 : 소자 분리막 패턴
210 : 게이트 구조물 212 : 스페이서
214 : 단결정 반도체 패턴 216 : 불순물 영역들

Claims (10)

  1. 삭제
  2. 삭제
  3. 기판 상에 블록킹 패턴을 형성하는 단계;
    상기 블록킹 패턴이 형성된 기판을 반응기 내의 서셉터에 로딩하는 단계;
    상기 반응기 내에 증착 소오스 가스를 유입하는 단계; 및
    상기 기판의 온도가 제1 온도 이하의 일정 온도로 유지하는 제1 구간과, 상기 기판의 온도가 상기 제1 온도보다 높은 제2 온도로 상승하면서 상기 제1 구간보다 짧은 시간 동안 유지되는 제2 구간이 반복되도록 기판 온도를 조절하여, 상기 기판 상에, 노출되는 면이 모두 (100) 면인 단결정 반도체막을 형성하는 단계를 포함하는 박막 구조물의 형성 방법.
  4. 제3항에 있어서, 상기 제1 온도는 상기 증착 소오스 가스가 분해되어 상기 기판 상에 흡착되는 온도 범위 내의 온도인 것을 특징으로 하는 박막 구조물의 형성 방법.
  5. 제3항에 있어서, 상기 제2 온도는 상기 증착 소오스 가스가 상기 기판 상에 증착되어 박막이 형성되는 온도 범위 내의 온도인 것을 특징으로 하는 박막 구조물의 형성 방법.
  6. 제3항에 있어서, 상기 제2 구간은 1 마이크로 초 내지 100 밀리 초 범위 내에서 설정되는 것을 특징으로 하는 박막 구조물의 형성 방법.
  7. 제3항에 있어서, 상기 제1 구간 동안은 기판이 로딩되어 있는 서셉터 하부에 일정한 복사 에너지를 가하여 상기 기판의 온도를 일정하게 유지하고, 상기 제2 구간 동안은 상기 기판이 로딩되어 있는 서셉터 하부에 일정한 복사 에너지를 가한 상태에서 상기 기판 상부면으로 일시적인 복사 에너지를 추가로 가하는 것을 특징으로 하는 박막 구조물의 형성 방법.
  8. 제7항에 있어서, 상기 서셉터 하부로 복사 에너지를 가하기 위한 제1 가열 부재는 할로갠 램프 또는 핫 플레이트를 포함하고, 상기 기판 상부면으로 복사 에너지를 가하는 제2 가열 부재는 상기 제1 가열 부재보다 빠른 온도 조절이 가능한 아크 램프 또는 레이저 어닐기를 포함하는 것을 특징으로 하는 박막 구조물의 형성 방법.
  9. 제3항에 있어서, 상기 반응기 내에 증착 소오스 가스를 유입하기 이 전에,
    상기 반응기 내에 환원 가스를 유입하는 단계; 및
    상기 반응기 내의 온도를 상기 제2 온도보다 높은 제3 온도로 승온하여 유지하는 단계를 수행하여 기판 표면 상의 자연 산화막을 제거하는 것을 특징으로 하는 박막 구조물의 형성 방법.
  10. 제9항에 있어서, 상기 제3 온도를 유지하기 위하여, 상기 기판이 로딩된 서셉터 하부 및 상기 기판 상부 표면 중 적어도 하나에 복사 에너지를 가하는 것을 특징으로 하는 박막 구조물의 형성 방법.
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