JP3660897B2 - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 147
- 238000004519 manufacturing process Methods 0.000 title claims description 35
- 239000000758 substrate Substances 0.000 claims description 186
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 71
- 239000001257 hydrogen Substances 0.000 claims description 39
- 229910052739 hydrogen Inorganic materials 0.000 claims description 39
- 229910052732 germanium Inorganic materials 0.000 description 145
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 145
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 112
- 239000007789 gas Substances 0.000 description 74
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 70
- 229910052710 silicon Inorganic materials 0.000 description 68
- 239000010703 silicon Substances 0.000 description 68
- 238000004140 cleaning Methods 0.000 description 61
- 239000012535 impurity Substances 0.000 description 49
- 239000000203 mixture Substances 0.000 description 45
- 239000002019 doping agent Substances 0.000 description 38
- 239000013078 crystal Substances 0.000 description 35
- 238000010438 heat treatment Methods 0.000 description 30
- 238000000034 method Methods 0.000 description 27
- 239000000356 contaminant Substances 0.000 description 23
- 238000010586 diagram Methods 0.000 description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 22
- 238000002955 isolation Methods 0.000 description 20
- 238000012546 transfer Methods 0.000 description 19
- 125000006850 spacer group Chemical group 0.000 description 17
- 230000000694 effects Effects 0.000 description 16
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 15
- 229910052581 Si3N4 Inorganic materials 0.000 description 15
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 15
- 230000015572 biosynthetic process Effects 0.000 description 15
- 229910052799 carbon Inorganic materials 0.000 description 15
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 12
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 11
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 11
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 10
- 239000000969 carrier Substances 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 10
- 229910000078 germane Inorganic materials 0.000 description 10
- 239000001301 oxygen Substances 0.000 description 10
- 229910052760 oxygen Inorganic materials 0.000 description 10
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 8
- 239000000460 chlorine Substances 0.000 description 8
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 8
- 239000000463 material Substances 0.000 description 8
- 238000006722 reduction reaction Methods 0.000 description 8
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 7
- 238000000137 annealing Methods 0.000 description 7
- 230000007423 decrease Effects 0.000 description 6
- 238000009826 distribution Methods 0.000 description 6
- YZCKVEUIGOORGS-UHFFFAOYSA-N Hydrogen atom Chemical compound [H] YZCKVEUIGOORGS-UHFFFAOYSA-N 0.000 description 5
- 230000007547 defect Effects 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 229910052736 halogen Inorganic materials 0.000 description 5
- 150000002367 halogens Chemical class 0.000 description 5
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000011109 contamination Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 229910052731 fluorine Inorganic materials 0.000 description 4
- 239000011737 fluorine Substances 0.000 description 4
- 150000002431 hydrogen Chemical group 0.000 description 4
- 230000007246 mechanism Effects 0.000 description 4
- 230000000087 stabilizing effect Effects 0.000 description 4
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- 230000001678 irradiating effect Effects 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 239000010453 quartz Substances 0.000 description 3
- 239000005049 silicon tetrachloride Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 238000001816 cooling Methods 0.000 description 2
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 229910021480 group 4 element Inorganic materials 0.000 description 2
- 230000003446 memory effect Effects 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- UIUXUFNYAYAMOE-UHFFFAOYSA-N methylsilane Chemical compound [SiH3]C UIUXUFNYAYAMOE-UHFFFAOYSA-N 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000001179 sorption measurement Methods 0.000 description 2
- 229910001220 stainless steel Inorganic materials 0.000 description 2
- 239000010935 stainless steel Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- GNFTZDOKVXKIBK-UHFFFAOYSA-N 3-(2-methoxyethoxy)benzohydrazide Chemical compound COCCOC1=CC=CC(C(=O)NN)=C1 GNFTZDOKVXKIBK-UHFFFAOYSA-N 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000002826 coolant Substances 0.000 description 1
- 239000000498 cooling water Substances 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- ZOCHARZZJNPSEU-UHFFFAOYSA-N diboron Chemical compound B#B ZOCHARZZJNPSEU-UHFFFAOYSA-N 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- UBHZUDXTHNMNLD-UHFFFAOYSA-N dimethylsilane Chemical compound C[SiH2]C UBHZUDXTHNMNLD-UHFFFAOYSA-N 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- QUZPNFFHZPRKJD-UHFFFAOYSA-N germane Chemical compound [GeH4] QUZPNFFHZPRKJD-UHFFFAOYSA-N 0.000 description 1
- 229910052986 germanium hydride Inorganic materials 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 239000011874 heated mixture Substances 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 239000004047 hole gas Substances 0.000 description 1
- 238000010348 incorporation Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-NJFSPNSNSA-N silicon-30 atom Chemical compound [30Si] XUIMIQQOPSSXEZ-NJFSPNSNSA-N 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- PPDADIYYMSXQJK-UHFFFAOYSA-N trichlorosilicon Chemical compound Cl[Si](Cl)Cl PPDADIYYMSXQJK-UHFFFAOYSA-N 0.000 description 1
- PQDJYEQOELDLCP-UHFFFAOYSA-N trimethylsilane Chemical compound C[SiH](C)C PQDJYEQOELDLCP-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005533 two-dimensional electron gas Effects 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
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- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
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- C23C16/54—Apparatus specially adapted for continuous coating
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- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
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- H01L21/02518—Deposited layers
- H01L21/0257—Doping during depositing
- H01L21/02573—Conductivity type
- H01L21/02576—N-type
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に導電型の異なる複数の単結晶層からなる半導体多層膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来の単結晶シリコン又は単結晶シリコン・ゲルマニウムを積層した半導体多層膜を用いた半導体装置としては、例えば特開平１０−４１３２１号公報に記載されているバイポーラトランジスタが知られている。その方法によれば、エピタキシャル成長によってベース層となるｐ型シリコン・ゲルマニウム層とエミッタ層となるｎ型シリコン層を連続して同一成長室内で形成する。ベース層とエミッタ層では導電型が異なるため、連続的に成長するにはドーピングガスの切り替えを行うが、始めに供給するｐ型の不純物を含んだジボランガスを置換するため、ｎ型の不純物を含んだホスフィンをキャリヤーガスとして水素ガスを用いて供給している。
【０００３】
同様に、半導体多層膜を用いた半導体装置として、エピタキシャル成長によってベース層とエミッタ層を形成した例が、特開平５−２９９４２９号公報に示されている。ベース層をエピタキシャル成長によって形成した後、基板を成長装置から一度出し、絶縁膜の堆積やエミッタ領域の開口のためのエッチングを行った上で、再びエミッタを成長している。
【０００４】
さらに、半導体多層膜を用いた別の例として、エミッタ層をｎ型不純物の拡散を利用して形成したバイポーラトランジスタの構造が特開平１０−７９３９４号公報に示されている。この例のバイポーラトランジスタの構造を示す断面図を図２９に示す。エミッタ及びコレクタ領域に高濃度ｎ型埋込層１２５を形成したｐ型シリコン基板１０１全面に低濃度ｎ型コレクタ層１０３をエピタキシャル成長し、エミッタ領域を除く部分に素子分離絶縁膜１０４を形成する。次いで、コレクタ・ベース分離絶縁膜１０７、１０８、ｐ型多結晶シリコンからなるベース引き出し電極１０９、エミッタ・ベース分離絶縁膜１１０の開口部及びベース引き出し電極１０９の側壁のエミッタ・ベース分離絶縁膜１１１を形成する。開口部に、単結晶シリコン・ゲルマニウムからなる低濃度ｎ型コレクタ１１２、単結晶シリコン・ゲルマニウムからなるｐ型真性ベース層１１３、単結晶シリコン・ゲルマニウムからなるｐ型外部ベース層１１４を形成し、エミッタ・ベース分離絶縁膜１１５、１１６で外部ベースを覆った後、高濃度ｎ型多結晶シリコンからなるエミッタ電極１１８を堆積し、アニールを行うことによってエミッタ領域１１９を形成する。絶縁膜１２０を堆積した後、エミッタ・ベース・コレクタ部分を開口して高濃度ｎ型コレクタ引き出し層１２１を形成する。最後にエミッタ・ベース・コレクタの各開口部に電極１２２、１２３、１２４を形成する。なお、１０２はコレクタ領域、１０５、１０６は素子分離絶縁膜である。また、図２８は、この半導体装置の成長シーケンスを示す図である。
【０００５】
【発明が解決しようとする課題】
上記従来の連続して違う導電型のエピタキシャル成長を行う技術は、メモリ効果によって本来ドーピングしない不純物がエピタキシャル成長層中に取り込まれるため、その濃度によって不純物濃度が打ち消されて正確な不純物制御ができなくなるということについて配慮されていなかった。また、別の不純物がメモリ効果によって成長表面に吸着すると、成長を阻害するために成長速度の低下や結晶性の悪化を引き起こすということについて配慮されていなかった。
【０００６】
また、前記従来の単結晶シリコン又は単結晶シリコン・ゲルマニウムを積層した半導体多層膜では、第１導電型単結晶層と第２導電型単結晶層の界面に酸素や炭素などの汚染物質が取り込まれるために、この接合をエミッタ・ベース接合として用いたバイポーラトランジスタではリーク電流が発生するということについて配慮されていなかった。
【０００７】
また、前記従来の導電型の異なる多層膜を拡散で形成した例として、バイポーラトランジスタの真性部分におけるゲルマニウム組成比及び不純物濃度の深さ方向分布を図３０、図３１に示す。図３０には、ｐ型単結晶シリコン・ゲルマニウム層からなるベース層を形成した後に高濃度ｎ型多結晶シリコンを堆積したときのプロファイルを示しており、表面から深さＤ１の位置での界面には、成長を中断したことによる汚染物が存在する単結晶中にエミッタ層を形成するため、アニールを行うことによって高濃度ｎ型多結晶シリコン層からｎ型ドーパントを拡散させ、Ｄ１よりも深い位置でｐｎ接合を形成する必要がある。そのため、例えば９００℃、３０秒のアニールを行うことにより、図３１に示す不純物プロファイルへと変化する。アニールによるｎ型不純物の拡散と共に、ベース層を形成するｐ型不純物が基板中へと拡散してしまうため、アニール後のベース幅は、（Ｄ２'−Ｄ１'）となり、この値は、ｐ型単結晶シリコン・ゲルマニウム層を形成した直後のｐ型層の厚さ（Ｄ２−Ｄ１）よりも大きくなり、このバイポーラトランジスタの遮断周波数は低下する。また、ベース抵抗を低減するために、ベース層中のｐ型不純物濃度を高くすると、アニールによる不純物の拡散が顕著になるため、さらにベース幅が拡がってしまうということについて配慮されていなかった。
【０００８】
本発明の目的は、導電型の異なる複数の単結晶層からなる半導体多層膜又は不純物の濃度の異なる複数の単結晶層からなる半導体多層膜を有し、この多層膜中での結晶欠陥の発生がないか又は極めて少ない半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の対象とする半導体装置は、単結晶基板上に設けられた開口部を有する絶縁膜と、絶縁膜の開口部内に設けられた、第１導電型とするための不純物濃度が１×１０19ｃｍ-3以上である第１の半導体層と、第１の半導体層上に設けられた、第１導電型と反対導電型である第２導電型とするための不純物濃度が１×１０19ｃｍ-3以上である第２の半導体層とを有し、第１の半導体層及び第２の半導体層並びに第１の半導体層と第２の半導体層との界面の酸素濃度が５×１０18ｃｍ-3以下で、かつ、炭素濃度が５×１０17ｃｍ-3以下となるようにしたものである。
【００１０】
第１の半導体層の不純物濃度は、あまり高濃度であると結晶性が低下するので、１×１０21ｃｍ-3以下とすることが好ましい。第２の半導体層の不純物濃度も、同様の理由で、１×１０21ｃｍ-3以下とすることが好ましい。
【００１１】
また、本発明の対象とする半導体装置は、単結晶基板上に設けられた開口部を有する絶縁膜と、絶縁膜の開口部内に設けられた、第１導電型とするための不純物濃度が１×１０19ｃｍ-3以上である第１の半導体層と、第１の半導体層上に設けられた、第１導電型と反対導電型である第２導電型とするための不純物濃度が１×１０19ｃｍ-3以下である第２の半導体層とを有し、第１の半導体層及び第２の半導体層並びに第１の半導体層と第２の半導体層との界面の酸素濃度が５×１０18ｃｍ-3以下で、かつ、炭素濃度が５×１０17ｃｍ-3以下となるようにしたものである。
【００１２】
第１の半導体層の不純物濃度は、上記と同様の理由で、１×１０21ｃｍ-3以下とすることが好ましい。第２の半導体層の不純物濃度は、抵抗が高くならないように、１×１０18ｃｍ-3以上とすることが好ましい。
【００１３】
これらの半導体装置で、上記第１の半導体層の厚さは、２０ｎｍ以下とすることが好ましく、制御性よく膜厚を調節するために５ｎｍ以上とすることが好ましい。また、これらの半導体装置がバイポーラトランジスタを有するときは、第１の半導体層をバイポーラトランジスタのベースとし、第２の半導体層をバイポーラトランジスタのエミッタとすることが好ましい。
【００１４】
また、本発明の対象とする半導体装置は、単結晶基板上に、開口部を有する絶縁膜を有し、絶縁膜の開口部内に、不純物濃度が５×１０18ｃｍ-3以上である第１の半導体層と、不純物濃度が５×１０16ｃｍ-3以下である第２の半導体層とをこの順に又は逆の順に配置し、第１の半導体層及び第２の半導体層並びに上記第１の半導体層と上記第２の半導体層の内の基板に近い方に配置された半導体層とその上に配置された半導体層との界面及び基板より遠い方に配置された半導体層とその下に配置された半導体層との界面の酸素濃度が５×１０18ｃｍ-3以下で、かつ、炭素濃度が５×１０17ｃｍ-3以下となるようにしたものである。
【００１５】
この半導体装置で、第１の半導体層と第２の半導体層は、直接接していてもよく、またその間に第３の半導体層があってもよい。それ故、両者が接しているときは、第１の半導体層と上記第２の半導体層の内の基板に近い方に配置された半導体層とその上に配置された半導体層との界面とは、同一の界面になる。また、第１の半導体層の不純物濃度は、１×１０21ｃｍ-3以下であることが好ましく、第２の半導体層の不純物濃度は、１．４５×１０10ｃｍ-3以上であることが好ましい。
【００１６】
また、本発明の対象とする半導体装置は、単結晶基板上に設けられた開口部を有する絶縁膜と、この絶縁膜の開口部内に設けられた、不純物を有する第１の半導体層と、第１の半導体層上に設けられた、不純物を有する第２の半導体層とを有し、第２の半導体層の不純物濃度は、第１の半導体層の不純物濃度と異なり、第１の半導体層の厚み方向で、不純物濃度の変化が、１×１０18ｃｍ-3から１×１０17ｃｍ-3である部分の厚みは、５ｎｍ以下となるようにしたものである。この半導体装置で、不純物濃度が上記の値のように変化する部分の厚みは、０に近い方が好ましいが、１ｎｍ以上であってもよい。この変化する部分は、第１の半導体層の中にあってもよく、それに隣接する他の半導体層にあってもよい。これを例を挙げて説明すると、従来の半導体装置では、図３１に示すように、不純物濃度は、熱処理のために、その周辺部で徐々に変化していた。図３０に示すように、不純物濃度は急激に変化する。ただし、図３０は製造した直後の状態であり、長時間の後に或いは製造時の温度が高いとき、極少量の不純物は隣接する他の半導体層に移動し、濃度変化に多少の傾きが生じる。上記の値の変化は、第１の半導体層の部分にあってもよく、不純物が移動した隣接する他の半導体層にあってもよい。この半導体装置も第１の半導体層の厚みが２０ｎｍ以下５ｎｍ以上であることが好ましい。また、第１の半導体層は、その不純物濃度が１×１０19ｃｍ-3以上で１×１０21ｃｍ-3以下であることが好ましい。これらの数値の理由は、前述と同様である。
【００１７】
本発明の対象とする半導体装置の基板搬送を行うとき、雰囲気の水素分圧が１０Ｐａ以上であることが好ましく、装置の安全性を保つために、大気圧以下であることが好ましい。また、水素ガスの流量は制御性よくガスが供給できるように、１０ミリリットル／ｍｉｎ以上とすることが好ましく、排気されたガスを安全に処理するために、１００リットル／ｍｉｎ以下とすることが好ましい。また、基板搬送中は、基板の温度を１００℃以上とすることが好ましい。さらに第１の半導体層の形成及び第２の半導体層の形成は、何れもエピタキシャル成長により形成することが好ましい。
【００１８】
また、上記目的を達成するために、本発明の半導体装置の製造方法は、基板上に設けられた絶縁膜の開口部内に、導電型の異なる複数の半導体層を形成するもので、成長室内で、上記開口部内に第１導電型の第１の半導体層を形成し、成長室から基板を水素雰囲気中に搬出し、成長室内の堆積物を除去し、再び成長室内に基板を搬入して、第１の半導体層上に、第１導電型と反対導電型である第２導電型の第２の半導体層を形成するようにしたものである。
【００１９】
第１の半導体層の形成及び第２の半導体層の形成は、何れもエピタキシャル成長により形成することが好ましい。
【００２０】
【発明の実施の形態】
本発明に係る半導体装置の好適な実施の形態は、例えば、基板表面のクリーニングを行った後、水素雰囲気中でエピタキシャル成長温度まで基板温度を下げ、ｐ型単結晶シリコン・ゲルマニウム層を形成した後再び水素雰囲気中で基板を冷却し、成長室外で水素雰囲気中に基板を保持し、成長室内の堆積物を除去した後に再び成長室に基板を設置して、水素雰囲気中でシリコン基板を加熱し、所定の温度になった時点で水素ガスを停止し、エピタキシャル成長の原料ガスとドーピングガスを流すことによりｎ型単結晶シリコン層を形成するものである。従って、基板と単結晶層の界面や単結晶層間の界面に、酸素、炭素、窒素、フッ素などの汚染物質が残留しない半導体単結晶多層膜を形成することができる上、基板表面のクリーニングはエピタキシャル成長前にのみ行うことから、高濃度にドーピングされた非常に薄い半導体層を形成することができる。
【００２１】
その結果、本方法により形成したバイポーラトランジスタの真性ベースとなるｐ型単結晶シリコン・ゲルマニウム層の厚さが２０ｎｍ以下に薄くすることが可能であることから、遮断周波数を著しく向上することが可能となる。また、エミッタ・ベース接合のリーク電流を低減できることから、高速化や高性能化を図った半導体集積回路装置を実現することができる。
【００２２】
次に、本発明の更に具体的な実施例につき、添付図面を参照しながら以下に詳細に説明する。
【００２３】
＜参考例１＞図１は、本発明に係る半導体装置の製造方法の一参考例を示す成長シーケンスであり、ｐ型にドーピングされた単結晶シリコン・ゲルマニウム層とｎ型にドーピングされた単結晶シリコン・ゲルマニウム層からなる多層膜を絶縁膜の開口部内に選択的に形成する際の基板温度とガス流量の変化をステップごとに示す。ここで基板温度とは、基板を各場所に設置したときに示す温度を示しているため、基板を設置していない場所の温度は、仮にそこに基板を設置したときに示す温度となるために必要な加熱を行っていることを示す。また、基板温度とガスの流量を示す縦軸は任意のスケールで示されており、各温度やガス流量の相対的な増減のみを表しているため、成長温度の変化やゲルマニウム組成比及びドーピング濃度に応じてそれぞれ調整を行うものとする。これらの表記方法は、他の参考例に関しても同様である。
【００２４】
図２には、本参考例を実現するために必要な半導体製造装置の構成図を示す。導電型の異なるドーピングを行って多層膜を形成するには、一方の導電型のドーピングを行った後に同一の成長室で他方の導電型のドーピングを行うと、残留しているドーパントが取り込まれることによりドーピング濃度の制御性が悪化してしまう。また、残留しているドーパントが、結晶成長表面でのガスの吸着を阻害すること等から均一に成長が進行せず、エピタキシャル層の結晶性が悪化してしまう。従って、異なる導電型の半導体多層構造を形成する場合には、それぞれの導電型に応じた成長室を設ける必要がある。例えば、図２に示すように、成長室１でｐ型ドーピングされた半導体層を形成する場合、ｎ型ドーピングされた半導体層を形成する場合は、成長室１とは別に設けた成長室２内で成長するようにする。
【００２５】
以下、図１、２を併用して説明する。まず始めに、基板として用いるシリコン基板は、基板表面の汚染物や自然酸化膜を予め除去するために洗浄を行う。例えば、アンモニア、過酸化水素、水の混合液を加熱したもので基板を洗浄することにより、表面の重金属や有機物による汚染に加え、基板表面に付着したパーティクルを除去することができる。次いで、アンモニア、過酸化水素、水の混合液による洗浄中に基板表面に形成された酸化膜をフッ酸水溶液によって除去し、その直後に純水で洗浄することにより、シリコン基板表面は水素原子で覆われた状態となる。この状態では、基板の最表面に存在するシリコン原子は水素と結合しているため、基板洗浄を行ってから成長を開始するまでの間に表面に自然酸化膜が形成されにくくなる。この洗浄による基板表面の水素終端処理に加え、さらに表面に自然酸化膜が形成されるのを防ぐためには、基板の洗浄を行った後、基板表面が再び酸化されたり汚染物が付着するのを防ぐため、シリコン基板を清浄な窒素中にて搬送すれば好適である。以下の参考例に関しても、エピタキシャル成長前に行うシリコン基板の洗浄と搬送方法に関しては同様である。
【００２６】
次いで、洗浄を行ったシリコン基板を図２に示すロードロック室内に設置し、ロードロック室の真空排気を開始する。ロードロック室の真空排気が完了した後、シリコン基板を搬送室を経由して成長室１に搬送する。シリコン基板表面に汚染物が付着するのを防ぐため、搬送室及び成長室１は高真空状態又は超高真空状態であることが望ましく、例えば圧力が１×１０-5Ｐａ程度以下であると好適である。後に述べる成長室２に関しても、真空度に関しては同様である。また、これらの成長室内で形成した単結晶層中に酸素や炭素が取り込まれることによる結晶欠陥の発生を防ぐため、搬送室や成長室１及び成長室２に酸素や水分又は有機系の汚染物を含んだガスの混入を防ぐ必要がある。このことから、シリコン基板の搬送を開始するのはロードロック室の圧力が１×１０-5Ｐａ程度以下になってから行うことが望ましい。
【００２７】
シリコン基板表面を水素終端処理しても、搬送中における表面の酸化膜形成や汚染物の付着を完全に防ぐことはできないため、エピタキシャル成長前にシリコン基板表面のクリーニングを行う。クリーニング方法としては、例えば真空中でシリコン基板を加熱することによって基板表面の自然酸化膜を以下の反応によって除去することが可能となる。
【００２８】
Ｓｉ＋ＳｉＯ2 → ２ＳｉＯ↑
または、成長室１内に清浄な水素を供給した状態でシリコン基板を加熱することによっても基板表面のクリーニングを行うことが可能である。前に述べた真空中での加熱によるクリーニングでは、基板温度が５００℃程度以上になると基板表面を終端していた水素は脱離し、基板表面のむき出しになったシリコン原子と成長室内の雰囲気中に含まれる水分や酸素が反応し、基板表面が再酸化されてしまう。そして、この酸化膜が再び還元されることにより、クリーニングと共に基板表面の凹凸が増大し、その後行うエピタキシャル成長の均一性や結晶性を悪化させるという問題がある。また、同時に成長室内の雰囲気中に含まれる炭酸ガスや有機系のガスが表面に付着することから、炭素汚染によるエピタキシャル成長層の結晶性の悪化も発生する。一方、水素を基板表面に供給した状態でシリコン基板を加熱した場合、５００℃以上の温度で水素が基板表面から脱離してしまっても、常に清浄な水素ガスが供給されているため、基板表面のシリコンと水素が結合と脱離を繰り返す。その結果、表面のシリコンは再酸化されにくくなり、クリーニング中に表面の凹凸が発生することもなく、清浄な表面状態を得ることが可能となる。
【００２９】
水素雰囲気中でクリーニングを行うため、まず始めに成長室１に水素ガスを供給する（図１中ステップａ）。このとき、水素ガスを供給する前に基板表面から水素が脱離するのを防ぐため、基板温度を水素の脱離する５００℃より低くすれば好適である。また、水素ガスの流量は制御性良くガスが供給できるように１０ミリリットル／ｍｉｎ以上とし、排気されたガスを安全に処理するためには１００リットル／ｍｉｎ以下とすれば好適である。このとき、成長室１内の水素ガスの分圧の下限は、基板表面に均一にガスが供給されるように１０Ｐａとし、上限は装置の安全性を保つために大気圧とすればよい。水素ガスが供給された後、シリコン基板をクリーニング温度まで加熱する（ステップｂ）。このときの加熱方法としては、加熱に際してのシリコン基板への汚染や基板内での極端な温度の違いなどがなければ、どのような機構や構造でも良い。例えばワークコイルに高周波を印加して加熱する誘導加熱や、抵抗ヒータによる加熱などが適用できるほか、特に短時間での温度制御が可能な方法として、ランプからの輻射を利用した加熱方法を用いることができる。この加熱方法はクリーニングに限らず、後述する単結晶の成長に際しての加熱に関しても同様である。
【００３０】
クリーニング温度までシリコン基板を加熱した後、所定の時間基板を加熱することにより表面の自然酸化膜や汚染物が除去できるが（ステップｃ）、例えばクリーニング温度は、クリーニングの効果が得られる温度として６００℃以上であれば良く、また、熱処理による基板中のドーパントの拡散が顕著となる１０００℃以下とすれば好適である。さらに、エピタキシャル成長の前に形成されている構造へ与える影響を低減するため、クリーニング温度は可能な限り低くする必要がある。また、基板表面の自然酸化膜や汚染物質の除去効率はクリーニング温度によって変化し、温度が高いほど短時間で効果が得られるため、必要以上に熱処理を行わない条件で加熱を行うことが望ましい。クリーニングの効果が得られる最短時間とクリーニング温度の関係を図３に示す。この図から分かるように、クリーニング温度が７００℃の場合、クリーニングの効果が小さいため、クリーニング時間を３０分とする必要があるのに対し、クリーニング時間を９００℃とした場合、クリーニング時間は２分以上であればよい。既に形成されている構造への影響として、例えば基板中のドーパントの拡散による特性変動を考えると、ドーパントの拡散を押さえるためには、クリーニング温度を約８００℃以下とする事が望ましく、この時のクリーニング時間は１０分とすればよい。
【００３１】
また、クリーニング温度の低温化を可能とする方法として、原子状水素を用いたクリーニングを行うこともできる。この方法では、基板表面に活性な水素原子を照射することにより、基板温度を上げなくても酸素の還元反応を生じさせることが可能となり、室温においてもクリーニング効果は得られる。原子状水素の発生方法としては、高温に加熱したタングステンなどのフィラメントに水素ガスを照射することにより熱的に水素分子を解離させる方法や、水素ガス中でプラズマを発生させて電気的に水素分子を解離させる方法や、紫外線などの照射による原子状水素の発生などが可能である。但しこの場合、フィラメントやプラズマを発生する電極周辺からの金属汚染の発生や、プラズマによる石英部品などからの汚染物の発生などに十分注意をする必要がある。各方法とも、水素原子を大量に発生させるのは非常に困難であるため、水素ガスの中で、ある割合の分子を原子状態に解離させて基板表面に照射することにより、低温化が可能となる。図３に、供給する５％の水素分子が解離して原子状態になったまま基板表面に到達するときの基板温度と、その時のクリーニングに必要な最短時間の関係を示す。例えば、クリーニング時間を１０分以内とするためには、クリーニング温度を６５０℃とすればよい。
【００３２】
以上、水素を用いたクリーニングについて説明を行ったが、クリーニング方法に関しては他の参考例に関しても同様である。
【００３３】
クリーニングが終了した後、エピタキシャル成長を行う温度まで基板温度を下げ（ステップｄ）、エピタキシャル成長を行う温度で基板温度を安定させる時間を設ける（ステップｅ）。温度の安定化を行うステップｅでは、クリーニング後のシリコン基板表面を清浄な状態に保つために水素ガスを供給し続けることが望ましいが、水素ガスは基板表面を冷却する効果を持っているため、加熱条件が同じであればガスの流量に応じて基板表面温度が変化してしまう。従って、エピタキシャル成長で用いるガスの総流量と大きく異なる流量の水素ガスを供給した状態で温度が安定していても、エピタキシャル成長を開始した時点でガスの流量が変わることにより基板温度が大きく変動してしまう。この現象を防ぐため、基板温度の安定化を行うステップｅにおいては、その水素流量をエピタキシャル成長で用いるガスの総流量とほぼ同じ値を用いることが望ましい。また、必ずしも基板温度がエピタキシャル成長温度まで下がってから温度安定化を行うステップｅを設ける必要はなく、基板温度を下げながら水素ガスの流量を調整し、基板温度がエピタキシャル成長温度になった時点で水素ガスの流量が成長ガスの流量と等しくなっていれば好適であり、この場合、基板温度を下げたと同時にエピタキシャル成長を開始できるため、スループットを大幅に向上することができる。
【００３４】
次いで、温度安定化を行っているときに供給していた水素ガスを停止すると共に、エピタキシャル層の原料ガスとｐ型ドーピングガスを供給することによってエピタキシャル成長を開始する（ステップｆ）。ここで使用する原料ガスとしてはシリコン、ゲルマニウム等の４族元素と水素、塩素、フッ素などからなる化合物を用いることができる。例えば、モノシラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、モノゲルマン（ＧｅＨ4）、ジクロルシラン（ＳｉＨ2Ｃｌ2）、三塩化シリコン（ＳｉＨＣｌ3）、四塩化シリコン（ＳｉＣｌ4）などが挙げられるが、このほかのガスに関しても使用方法は同様である。本参考例では、単結晶シリコン・ゲルマニウムからなる多層膜の形成方法を例に挙げて説明を行うが、４族元素の炭素を導入した単結晶シリコン・ゲルマニウム・カーボンからなる多層膜を形成するには、炭素の原料ガスとして、モノメチルシラン（ＣＨ3ＳｉＨ3）、ジメチルシラン（（ＣＨ3）2ＳｉＨ2 ）、トリメチルシラン（（ＣＨ3）3ＳｉＨ）等を添加すればよい。また、ｐ型ドーピングガスとしては、３族元素と水素、塩素、フッ素などからなる化合物を用いることができ、例えば、ジボラン（Ｂ2Ｈ6）が挙げられる。
【００３５】
図４に選択エピタキシャル成長を行った単結晶層の断面形状を示す。ここで、絶縁膜２は選択エピタキシャル成長のマスク材となるため、選択性の大きいシリコン酸化膜にすれば好適である。図４に示すように、シリコン基板１上に形成されたシリコン酸化膜２の開口部に単結晶シリコンゲルマニウム層３、４を選択エピタキシャル成長により形成すると、シリコン酸化膜２上では、シリコンの原料ガスと表面分子が反応して以下のような反応が生じる。例えば、シリコンの原料ガスとしてジシラン（Ｓｉ2Ｈ6）を用いたとき、
Ｓｉ2Ｈ6＋２ＳｉＯ2 → ４ＳｉＯ↑＋３Ｈ2↑
また、シリコンの原料ガスとしてモノシラン（ＳｉＨ4）を用いたとき、
ＳｉＨ4＋ＳｉＯ2 → ２ＳｉＯ↑＋２Ｈ2↑
さらに、ジクロルシラン（ＳｉＨ2Ｃｌ2）を原料ガスとして用いると、
ＳｉＨ2Ｃｌ2 ＋ＳｉＯ2 → ２ＳｉＯ↑＋２ＨＣｌ↑
といった還元反応が生じる。また、ゲルマニウムの原料ガスであるゲルマン（ＧｅＨ4）についても同様である。ゲルマンに関しての還元反応は、
ＧｅＨ4＋ＳｉＯ2 → ＳｉＯ↑＋ＧｅＯ↑＋２Ｈ2↑
となる。上記の還元反応は数多くの反応のうちの一部であり、この他にも原料ガスが分解してエネルギーが高い状態になったラジカル分子と酸化膜との還元反応なども存在する。その結果、酸化膜上では上記還元反応によるエッチングと原料ガスが分解して生じる堆積とが同時に進行しており、成長温度及び圧力に依存してエッチングと堆積の大小関係が変化する。上記の還元反応だけでは選択性を保持できる膜厚に限界があるため、比較的厚い単結晶シリコン又は単結晶シリコン・ゲルマニウム層を選択エピタキシャル成長する場合、原料ガスに加えて、塩素ガス（Ｃｌ2）や塩化水素ガス（ＨＣｌ）といったハロゲン系のガスを添加して、シリコン層自体のエッチングを行う。その反応には、
Ｓｉ＋２Ｃｌ2 → ＳｉＣｌ4↑
Ｓｉ＋２ＨＣｌ → ＳｉＨ2Ｃｌ2↑
といったものがある。以上の反応が同時に進行する結果、選択性が維持されている状態では、シリコン酸化膜上にシリコン・ゲルマニウムは堆積しない。
【００３６】
エピタキシャル成長温度が５５０℃、成長圧力が１Ｐａ、ジシラン流量２ミリリットル／ｍｉｎとしたときの、ゲルマン流量とゲルマニウム組成比の関係を図５に示す。ゲルマニウム組成比を１５％にする場合、ゲルマン流量を約３ミリリットル／ｍｉｎとすればよいことが分かる。また、酸化膜に対する選択性を維持できる最大膜厚とゲルマニウム組成比の関係を図６に示す。ゲルマニウム組成比を１５％とした場合、膜厚が約１５０ｎｍ以下であれば、酸化膜の開口部内に選択的に単結晶シリコン・ゲルマニウム層を形成できることが分かる。ゲルマニウム組成比が１５％の単結晶シリコン・ゲルマニウム層を１５０ｎｍ以上形成する場合、ハロゲン系のガスを添加することによって選択性を維持することが可能となる。例えば、シリコン酸化膜上及びシリコン窒化膜上に多結晶シリコン・ゲルマニウムが堆積しないために必要とされるＨＣｌ流量は５ミリリットル／ｍｉｎから１０ミリリットル／ｍｉｎである。これよりもＨＣｌ流量が少ないと選択性が崩れてマスク材の上に多結晶シリコン・ゲルマニウムが堆積を始め、逆にこれよりもＨＣｌ流量が多いと単結晶シリコン・ゲルマニウム層の表面モフォロジーが悪化してしまう。また、エピタキシャル成長を行う温度範囲は、シリコン酸化膜及びシリコン窒化膜と単結晶シリコンとの選択性が良好に得られる５００℃以上で、上限は表面モフォロジーが良好な８００℃以下の範囲である。この温度範囲で、成長圧力は成長速度が表面での反応で律速される０．１Ｐａ以上で、上限は気相中での反応が起こり始める１００Ｐａ以下であればよい。以下の参考例においても、単結晶シリコン・ゲルマニウムの選択エピタキシャル成長条件に関しては同様である。ドーピング濃度は、ドーピングガスの流量によって制御でき、例えば図７に示すジボラン流量とボロン濃度の関係より、１×１０19ｃｍ-3のドーピングを行うためには、０．０１ミリリットル／ｍｉｎとすればよい。
【００３７】
成長室１でのｐ型層の形成を終了するため、成長ガス及びドーピングガスの供給を停止し、反応室１からガスを排気すると同時に基板温度を下げる。このとき、基板表面のクリーニング終了時と同様に、基板表面に汚染物が付着するのを防ぐために清浄な水素ガスを供給すれば好適である（図１中ステップｇ）。成長室間の移動を行う際、直接成長室の間でウェハの搬送を行うことも可能であるが、ｐ型及びｎ型のドーピングを行う二つの成長室間で、スループット良くエピタキシャル成長を行うためには、図２に示すように、基板の搬送室を設ければよい。成長室１から搬送室を介して成長室２に基板を移動する場合、成長室１と同様に、シリコン基板表面に汚染物を付着させないためには、基板搬送室と成長室２にも水素ガスを供給し、基板は常に清浄な水素ガス中にある状態とすれば好適である。但し、基板表面を終端している水素原子は、基板温度が低ければ安定な状態で表面に存在することができるので、基板用面に汚染物質が付着しない範囲であれば、水素の供給に中断時間を設けても良い。例えば、成長室や搬送室の真空度が１×１０-7Ｐａ以下の場合、基板温度を室温まで下げれば、中断時間を１０分程度設けても基板表面に汚染物質は付着しない。成長室１から搬送室へ基板を搬送する際には、成長室１と搬送室の圧力が大きく異なっていると、ゲートバルブを開けた際に圧力の高い方から低い方へと水素ガスが急激に流れるため、基板支持位置がずれたりパーティクルが巻き上げられる恐れがある。従って基板の搬送を行う際には、成長室１と搬送室の圧力をほぼ等しくなるように制御する必要がある。同様に、成長室２に搬送室の圧力と同じ圧力になるように制御した状態で水素ガスを供給し、搬送室から成長室２に基板を搬送する（ステップｈ）。またここでは、基板表面のクリーニングと同様に、原子状の水素を含有した水素ガスを供給することにより、基板表面は反応性の高くなった水素原子と容易に結合しやすいため、特に低温状態での基板表面の水素被覆率が向上する。その結果、成長を中断し基板を搬送、保持している間の基板表面の汚染が発生しにくいため、多層膜の結晶性を向上させることができる。原子状水素を添加した基板搬送中の水素ガス供給方法に関しては、以下の参考例に関しても同様である。
【００３８】
成長室２内に基板を設置した後、清浄な水素を供給し続けた状態で基板温度をエピタキシャル成長温度まで上昇させる（ステップｉ）。このときの水素ガス供給条件は、成長室１における基板表面のクリーニング条件と同じとすればよい。成長室１で成長したｐ型単結晶シリコン・ゲルマニウム層の表面を清浄な状態に保ったまま成長室２に基板を搬送しているため、成長室２でｎ型単結晶シリコン・ゲルマニウム層を成長する前に基板表面のクリーニングを行う必要が無い。その結果、エピタキシャル成長温度よりも高い温度での処理が必要なくなるため、成長室１で形成したｐ型単結晶シリコン・ゲルマニウム層及びシリコン基板中のドーパントの拡散や、転移及び欠陥の発生による結晶性の悪化を生じることがない。基板温度が、成長室２でのエピタキシャル成長温度に到達した後、水素ガス流量を、その後に行う成長における全ガス流量とほぼ等しい量にして、基板温度が安定する時間を設ける（ステップｊ）。又は、成長室１での成長開始前と同様に、基板の加熱と共に水素ガス流量を調整し、基板温度の制御を行いながら、同時に温度の安定化を行うことも可能であり、こうすることでスループットの向上が可能となる。
【００３９】
基板温度が安定した後、水素ガスを停止し、成長ガス及びｎ型ドーピングガスを導入することにより、第２の半導体層の形成を開始する（ステップｋ）。ｎ型ドーピングガスとしては、５族元素と水素、塩素、フッ素などからなる化合物を用いることができ、例えば、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）などが挙げられる。また、選択成長の条件に関しては、単結晶ｐ型シリコン・ゲルマニウム層の形成の時の用いた条件と同じとすればよく、必要に応じて選択性を向上するためのハロゲン系のガスを同時に使用することもできる。成長ガス及びｎ型ドーピングガスの停止によってｎ型単結晶シリコン・ゲルマニウム層の成長を終了すると同時に基板温度を下げ（ステップｌ）、ウェハを基板搬送室を経由してロードロック室に搬送し、装置から取り出す（ステップｍ）。
【００４０】
本参考例により、導電性の異なる半導体単結晶多層膜を絶縁膜の開口部内に選択的に形成する際に、ドーピングの高精度な制御が可能な上に、多層膜を構成している各単結晶層間に酸化膜が形成されたり汚染物質が取り込まれることがないため、多層膜全体の結晶性が著しく向上できる。さらに、多層膜の形成中にクリーニングやアニールなどが不要となるため、ドーパントの熱拡散による再分布が抑制ができることから、高濃度で薄い接合の形成が可能となり、この構造を用いて形成した半導体装置の高速動作や抵抗低減などによる性能向上が可能となる。
【００４１】
本参考例では、始めにｐ型にドーピングされたシリコン・ゲルマニウム層をエピタキシャル成長し、次いでｎ型にドーピングされたシリコン・ゲルマニウム層を形成する場合に関してのみ説明を行ったが、多層膜の構成は本構造に限定されるわけではなく、成長室１をｐ型ドーピングに、成長室２をｎ型ドーピングに用いることで、そのまま他の多層膜構造にも適用できる。
【００４２】
なお、多層膜を構成している各単結晶層と各単結晶層の界面の汚染物質を検討したところ、酸素濃度は５×１０18ｃｍ-3以下であり、炭素濃度は５×１０17ｃｍ-3以下であった。また、これは以下の参考例でも同じであった。
【００４３】
＜参考例２＞図８は、本発明に係る半導体装置の製造方法の第２の参考例を示す成長シーケンスであり、ｐ型にドーピングされた単結晶シリコン・ゲルマニウム層とｎ型にドーピングされた単結晶シリコン・ゲルマニウム層の２層からなる多層膜を絶縁膜の開口部内に選択的に形成する際の基板温度とガス流量の変化をステップごとに示す。参考例１と異なるのは、エピタキシャル成長を行う時の温度とガス流量、及び圧力等が異なる点であり、高温での成長による成長時間の短縮が可能となる。成長温度を上げるため、供給する原料ガスやドーピングガスに加えて、キャリアガスとして水素ガスを用いるのが特徴であり（図８中ステップｆ及びステップｋ）、原料ガスも高い成長温度で均一に反応するモノシランやジクロルシランとゲルマンを用いると好適である。また、参考例１同様、炭素を添加した単結晶シリコン・ゲルマニウム・カーボンからなる多層膜を形成するときには、炭素の原料ガスとなるモノメチルシランなどを使用することができる。
【００４４】
エピタキシャル成長温度が７００℃、成長圧力が１０００Ｐａ、水素流量１０ｌ／ｍｉｎ、モノシラン流量１０ミリリットル／ｍｉｎとしたときの、ゲルマン流量とゲルマニウム組成比の関係を図９に示す。ゲルマニウム組成比を１５％にする場合、ゲルマン流量を約８ミリリットル／ｍｉｎとすればよいことが分かる。また、酸化膜に対する選択性を維持できる最大膜厚とゲルマニウム組成比の関係を図１０に示す。ゲルマニウム組成比を１５％とした場合、膜厚が３００ｎｍ以下であれば、酸化膜の開口部内に選択的に単結晶シリコン・ゲルマニウム層を形成できることが分かる。ゲルマニウム組成比が１５％の単結晶シリコン・ゲルマニウム層を３００ｎｍ以上形成する場合、ハロゲン系のガスを添加することによって選択性を維持することが可能となる。例えば、シリコン酸化膜上及びシリコン窒化膜上に多結晶シリコン・ゲルマニウムが堆積しないために必要とされるＨＣｌ流量は２０ミリリットル／ｍｉｎから３０ミリリットル／ｍｉｎである。これよりもＨＣｌ流量が少ないと選択性が崩れてマスク材の上に多結晶シリコン・ゲルマニウムが堆積を始め、逆にこれよりもＨＣｌ流量が多いと単結晶シリコン・ゲルマニウム層の表面モフォロジーが悪化してしまう。また、エピタキシャル成長を行う温度範囲は、モノシラン等のガスが熱的に分解を始める６００℃以上で、上限は表面モフォロジーが良好な８００℃以下であれば好適である。この温度範囲で、成長圧力は成長速度が表面での反応で律速される１０Ｐａ以上で、上限はエピタキシャル成長装置の安全性を確保するために大気圧以下であればよい。以下の参考例においても、単結晶シリコン・ゲルマニウムの選択エピタキシャル成長条件に関しては同様である。
【００４５】
本参考例では、クリーニングとエピタキシャル成長の双方においてシリコン基板は常に清浄な水素中に置かれていることから、図２に示した半導体製造装置の成長室１、成長室２、搬送室、ロードロック室の真空度がそれほど高くなくても基板表面に自然酸化膜が形成されたり汚染物が付着することがなく、例えば、１Ｐａ以下であればよい。このため、参考例１で得られる効果に加え、基板を設置してからエピタキシャル成長を始めるまでの時間が大幅に短縮でき、スループットの向上が可能となる。また、真空度を向上するための高額な排気装置を設置する必要がないため、半導体製造装置のコストが大幅に削減できる。また、真空度を維持するために装置をベーキングする必要がないため、装置のメンテナンス等に要する作業を大幅に削減することができる。
【００４６】
＜参考例３＞図１１は、本発明に係る半導体製造装置の一参考例を示す構成図である。参考例１、参考例２と異なるのは、エピタキシャル成長前に行う基板表面のクリーニングを行うためのクリーニング室を成長室１や成長室２とは別に設けている点である。参考例１で示した装置に付加して使用する場合には、クリーニング室の真空度は、シリコン基板表面に汚染物が付着するのを防ぐため、高真空状態又は超高真空状態であることが望ましく、例えば圧力が１×１０-5Ｐａ程度以下であると好適である。また、参考例２で示した装置に付加する場合には、真空度は１Ｐａ以下であればよい。
【００４７】
本参考例により、基板表面のクリーニングとエピタキシャル成長を複数の基板に対して同時に行うことが可能となるため、スループットを大幅に向上することができる。
【００４８】
＜参考例４＞図１２は、本発明に係る半導体装置の製造方法の第３の参考例を示す成長シーケンスであり、ｐ型にドーピングされた単結晶シリコン・ゲルマニウム層とｎ型にドーピングされた単結晶シリコン・ゲルマニウム層の２層からなる多層膜を絶縁膜の開口部内に選択的に形成する際の基板温度とガス流量の変化をステップごとに示す。参考例１と異なるのは、ｐ型単結晶シリコン・ゲルマニウム層を形成した後、搬送室を介して成長室２に基板を搬送する際、搬送室に設けた加熱装置により基板温度を下げずに搬送を行う点である（図１２中ステップｈ）。これにより、ｐ型単結晶シリコン・ゲルマニウム層の成長が終わったときに温度を下げる時間と、成長室２に基板を搬送し、再びエピタキシャル成長温度まで高温する時間が不要になるため、スループットの向上が可能となる。また、エピタキシャル成長温度である５００度以上の温度から室温付近までの間で昇降温を短時間に繰り返し行うと、特に８インチ以上の大口径基板では、基板面内の温度分布を反映して基板が反ってしまい、エピタキシャル成長後の工程でウェハを固定できなくなったり、フォトリソグラフィーにおけるマスク合わせができなくなるという問題があった。本参考例で示す方法で、基板温度をほぼエピタキシャル成長温度のまま保持することにより、基板に生じる応力を大幅に低減することができるため、反り等の問題が発生することがない。但し、理想的には基板温度を搬送作業を通して一定に保つことが望ましいが、搬送に際して移動している基板の温度を一定に保持するのは非常に困難である。そのため、エピタキシャル成長を行う５００度以上の基板温度と昇降温を繰り返しても基板の歪みが発生しない温度として、１００℃以上に基板温度を保持すれば、同様の効果が得られる。本参考例により、半導体多層膜を形成する際のスループットを向上することができる上、半導体多層膜を用いた半導体装置の歩留まりを大幅に向上することが可能となる。
【００４９】
＜参考例５＞図１３は、本発明に係る半導体装置の製造方法の第４の参考例を示す成長シーケンスであり、ｐ型にドーピングされた単結晶シリコン・ゲルマニウム層とｎ型にドーピングされた単結晶シリコン・ゲルマニウム層の２層からなる多層膜を絶縁膜の開口部内に選択的に形成する際の基板温度とガス流量の変化をステップごとに示す。参考例１と異なるのは、ｐ型単結晶シリコン・ゲルマニウム層及びｎ型単結晶シリコン・ゲルマニウム層を形成した後、成長室１及び成長室２自体をクリーニングする点である（図１３中ステップｆ及びステップｋ）。例えば、ｐ型単結晶シリコン・ゲルマニウム層とｎ型単結晶シリコン・ゲルマニウム層からなる多層膜を複数枚処理する場合、ｐ型単結晶シリコン・ゲルマニウム層を成長室１で形成している間に、成長室２のクリーニングを行う（ステップｆ）。これは、直前にｎ型ドーピングを行ったときに成長室２内に残留したｎ型ドーパントを除去するために行われ、同様に成長室２でｎ型単結晶シリコン・ゲルマニウム層を形成しているときには、成長室１のクリーニングを行う（ステップｋ）。また、成長室のクリーニングは、他方の成長室でエピタキシャル成長を行っているときのみに限って行う必要はなく、クリーニングを行う成長室内に基板がない状態であれば、いつ行っても構わない。
【００５０】
クリーニングは真空中で加熱する他、水素ガスやＣｌ2やＨＣｌなどのハロゲン系のガスを流した状態で成長室を加熱することもできる。加熱方法としては、成長室を加熱するために設けた専用の加熱機構を用いても良いが、基板を加熱する機構を用いて成長室を加熱しても良い。例えば水素ガスを用いる場合、水素ガスの流量はガスが均一に供給されるように１０ミリリットル／ｍｉｎ以上であり、排気した水素ガスの処理を行うためには１００リットル／ｍｉｎ以下であればよい。また、水素の分圧は、水素が均一に供給される様に１０Ｐａ以上とし、エピタキシャル成長装置の安全性を確保するために大気圧以下とすれば好適である。
【００５１】
クリーニングを行う成長室内の温度は、加熱機構の配置に加え、用いている材料や形状場所によっても異なるが、エピタキシャル成長中に冷却されている部分はドーパントが堆積しにくいため、低温でのクリーニングで効果を得ることができる。例えば、冷却水やその他の冷却媒体により冷却されたステンレスなどでは、エピタキシャル成長中にその表面にドーパントが堆積しにくいため、クリーニングの効果が得られ始める５０℃以上で加熱を行えば良く、上限としては、ステンレスの膨張による真空容器のリークが発生する可能性が生じる２５０℃以下とすればよい。一方、エピタキシャル成長中に冷却できない部分には、エピタキシャル成長中にシリコンやゲルマニウムと共に高濃度のドーパントが堆積する可能性があることから、比較的高温でのクリーニングが必要となる。例えば、基板を支持する石英製のサセプタなどは、クリーニングの効果が得られる２００℃以上であればよい。クリーニングの効果は温度などにより大きく左右されることから、クリーニングの加熱に必要な時間は温度によって変化するが、スループットの低下を防ぐためになるべく高い温度で短時間の処理を行うことが望ましい。例えば、高温部分の温度が１０００℃程度の場合、加熱時間は１０分程度でよい。
【００５２】
一方、クリーニングガスとしてＨＣｌを用いた場合、水素ガスよりも低温でクリーニングの効果が得られる。例えば、ＨＣｌの流量を５０ミリリットル／ｍｉｎとし、圧力を１００Ｐａとした場合、石英製のサセプタなどでは、表面温度を５００℃程度に保つことにより、約１０分でクリーニングが完了する。さらに、クリーニングガスとしてＣｌＦ3を用いた場合、室温でもシリコンのエッチング反応が生じるため、ＣｌＦ3の圧力を１０Ｐａ以上とすることにより、成長室内に堆積したシリコンやドーパントをクリーニングすることができる。ただし、ＣｌＦ3を初めとするハロゲン系のガスでは、金属部品などの腐食が生じる恐れがあるため、水分濃度の管理や、排気配管等の定期的な交換が必要となる。本参考例により、ドーピングを行った後に成長室内に残留しているドーパントを除去することが可能となるため、ドーピングガスを流さずに成長した単結晶シリコン・ゲルマニウム層内のドーパント濃度を低減できる。
【００５３】
＜実施例１＞図１４は、本発明に係る半導体装置の製造方法の第１の実施例を示す成長シーケンスであり、ｐ型にドーピングされた単結晶シリコン・ゲルマニウム層とｎ型にドーピングされた単結晶シリコン・ゲルマニウム層の２層からなる多層膜を絶縁膜の開口部内に選択的に形成する際の基板温度とガス流量の変化をステップごとに示す。図１５には、本実施例を実現するために必要な半導体製造装置の構成図を示す。参考例５と異なるのは、ｐ型単結晶シリコン・ゲルマニウム層とｎ型単結晶シリコン・ゲルマニウム層を同一の成長室で形成する点である。導電型の異なるドーピングを同一の成長室で連続して行うと、残留している別のドーパントが取り込まれることによりドーピング濃度の制御性が悪化してしまう。また、残留しているドーパントが、結晶成長表面でのガスの吸着を阻害すること等から均一に成長が進行せず、エピタキシャル層の結晶性が悪化してしまう。そのため、導電型を変えて成長を行う時には、基板を一度成長室から出し、成長室のクリーニングを行った後に再び基板を戻せばよい。この時、基板の搬送に際しては、清浄な水素雰囲気中にて行い、基板表面に酸化膜が形成されたり汚染物が付着しないようにすることはもちろんであり、この方法に関しては参考例１と同様である。
【００５４】
ｐ型単結晶シリコン・ゲルマニウム層を形成した後（図１４中ステップｆ）、基板を水素雰囲気中で搬送室に搬送し（ステップｈ）、成長室のクリーニングを行う（ステップｎ）。成長室のクリーニング条件は、参考例５と同様である。クリーニング終了後、再び基板を成長室に設置し（ステップｊ）、ｎ型単結晶シリコン・ゲルマニウム層を形成する（ステップｌ）。
【００５５】
本実施例により、成長室が一つであっても、ドーピングを行った後に成長室内に残留しているドーパントを除去することが可能となるため、参考例５の効果に加えて、異なるドーパントを用いた多層膜の形成を行うエピタキシャル成長装置のコストを大幅に低減することが可能となる。
【００５６】
＜参考例６＞図１６は、本発明に係る半導体多層構造をバイポーラトランジスタのコレクタ・ベース・エミッタ層に適用したときの一参考例の断面構造図である。図１６において、参照符号１１はシリコン基板を示し、このシリコン基板１１上にコレクタとなる高濃度ｎ型シリコン層１２及び低濃度ｎ型シリコン層１３を形成する。トランジスタの活性領域以外の部分にコレクタ・ベース絶縁膜１４を形成し、各トランジスタ間にドライエッチングによって溝を形成する。溝の内壁に絶縁膜１５を形成した後、溝の中にさらに絶縁膜１６を埋め込むことによって素子分離領域を形成する。コレクタ・ベース分離絶縁膜１７、１８上にベース引き出し電極となる多結晶シリコン層１９及びエミッタ・ベース分離絶縁膜２０を形成し、コレクタ・ベース分離絶縁膜１７の開口部にある低濃度ｎ型シリコン層１３上のみに低濃度コレクタとなるｎ型シリコン・ゲルマニウム層２２と真性ベースとなるｐ型シリコン・ゲルマニウム層２３とエミッタ層となるｎ型シリコン層２５を順次エピタキシャル成長する。エミッタ電極となる高濃度ｎ型多結晶シリコン層２８を形成した後、全体に絶縁膜２９を堆積する。コレクタ部分を開口し、コレクタ引き出し電極となる高濃度ｎ型多結晶シリコン３０を形成した後、エミッタ電極３１、ベース電極３２、コレクタ電極３３をそれぞれ形成する。
【００５７】
図１７及び図１８に、図１６に示した構造を有する半導体集積回路装置を実現するための低濃度コレクタ層、真性ベース層、エミッタ層の製造方法のフロー図を示す。先ず、コレクタ層となる高濃度ｎ型単結晶シリコン層３４を形成し、コレクタ・ベース分離絶縁膜１４とその開口部に低濃度コレクタ層となる低濃度ｎ型単結晶シリコン層１３を形成する。コレクタ・ベース分離絶縁膜となるシリコン酸化膜１７とシリコン窒化膜１８をそれぞれ堆積し、その上にベース引き出し電極となるｐ型多結晶シリコン層１９とエミッタ・ベース分離絶縁膜２０を形成し、ｐ型多結晶シリコン層１９とエミッタ・ベース分離絶縁膜２０に開口部を設ける。この開口部の側壁にエミッタ・ベース分離絶縁膜２１を形成し、開口部にイオン注入することによりｎ型コレクタ領域１２を形成する（図１７（ａ））。次いで、コレクタ・ベース分離絶縁膜１８、１９を順次エッチングすることにより、低濃度ｎ型単結晶シリコン層１３の表面を露出させる（図１７（ｂ））。この状態で洗浄した基板をエピタキシャル成長装置に設置し、低濃度ｎ型単結晶シリコン層１３の表面をクリーニングした後、低濃度ｎ型単結晶シリコン層１３上に低濃度ｎ型単結晶シリコン・ゲルマニウム層２２を形成する（図１７（ｃ））。そして低濃度ｎ型単結晶シリコン・ゲルマニウム層２２上に、ｐ型単結晶シリコン・ゲルマニウム層２３とｎ型単結晶シリコン層２５を順次エピタキシャル成長する。
【００５８】
図１９に、ｎ型シリコン・ゲルマニウム層２２とｐ型シリコン・ゲルマニウム層２３とｎ型シリコン層２５からなる多層膜の形成方法を示すエピタキシャル成長のシーケンスを示す。また、図２０にバイポーラトランジスタの真性部分におけるゲルマニウム組成比及びドーピングプロファイルを示す。参考例１と同様に、シリコン基板はエピタキシャル成長装置内に設置する前に洗浄を行い、表面の汚染物質や自然酸化膜、及びパーティクルの除去を行う。基板を設置して準備室を排気した後、基板搬送室を介して成長室２へ基板を搬送する（図１９ステップａ）。ここでは、参考例１と同様に、成長室１でｐ型ドーピングを、また成長室２でｎ型ドーピングを行うものとする。成長室２で基板表面のクリーニングを行い（ステップｃ）、基板温度をエピタキシャル成長温度に安定させた後（ステップｅ）、水素ガスの供給停止と共に成長ガスとｎ型ドーピングガスを供給することにより、低濃度ｎ型コレクタ等となるｎ型シリコン・ゲルマニウム層を形成する（ステップｆ）。ここで、エピタキシャル成長条件は、参考例１のｎ型単結晶層の形成方法と同様であるが、図１７（ｃ）に示すように、低濃度ｎ型シリコン・ゲルマニウム層２２を形成する際には、ベース引き出し電極となるｐ型多結晶シリコン層１９のひさしの下部に多結晶シリコン・ゲルマニウム層が堆積しない条件とすることが望ましく、これにより真性ベースとベース引き出し電極の間に高濃度層が形成することが無くなるため、ベース引き出し部分の抵抗を低減することができる。このようなエピタキシャル成長を行うには、成長ガスの流量を少なくすると共に成長圧力を下げ、更に成長温度を高くすることにより、結晶の面方位が（１００）面からなる単結晶シリコン基板と、主に（３１１）面や（１１１）面からなる多結晶シリコンの間で、面方位の違いによる成長開始時間と成長速度の違いが大きくなるため、シリコン基板上のみに単結晶層を形成することが可能となる。例えば図６に示すように、成長ガスとしてジシランガスとゲルマンガスを用い、成長温度を５５０℃とすることによりゲルマニウム組成比が１５％の単結晶層を約５０ｎｍ堆積しても、ｐ型多結晶シリコンの下部には多結晶シリコン・ゲルマニウムは堆積しない。
【００５９】
ベースコレクタ間のエネルギー障壁の形成を抑制するためには低濃度コレクタ層中にもゲルマニウムを添加し、さらに、ゲルマニウム組成比を基板から表面に向かって増加させれば良い。例えば、図１９におけるステップｆにおいて、ジシランガスを２ミリリットル／ｍｉｎと一定にした状態でゲルマンガスを０から４ミリリットル／ｍｉｎと増加させることにより、図２０に示した深さがＤ２からＤ３までの領域におけるゲルマニウム組成比が、シリコン基板側から表面に向かって０から１５％へと連続的に変化する。その結果、低濃度ｎ型単結晶シリコン層１３と低濃度ｎ型単結晶シリコン・ゲルマニウム層２２においてバンドギャップが連続的に変化するため、コレクタ層中における伝導帯にエネルギー障壁が生じることがない。また、低濃度シリコン・ゲルマニウム層におけるドーピング濃度は、トランジスタのコレクタ・ベース耐圧の低下やコレクタ・ベース間容量の増加を防ぐために約５×１０17ｃｍ-3以下とすれば好適である。
【００６０】
続いて、低濃度ｎ型単結晶シリコン・ゲルマニウム層２２上に真性ベースとなるｐ型単結晶シリコン・ゲルマニウム層２３を形成する。ここで、図２０の深さがＤ１からＤ２までの領域に示すように、ベース層中でのゲルマニウム組成比は基板側から表面側にかけて減少させたプロファイルとすると好適である。この結果、ベース層中での伝導帯はエミッタ側からコレクタ側にかけて傾斜を持つことになるので、エミッタから注入された電子がベース層中で加速されると同時に、アーリー電圧を高くすることが可能となり、トランジスタの高速動作とこのトランジスタを用いた回路の高性能化を図ることができる。また、ｐ型単結晶シリコン・ゲルマニウム層２３の成長と同時に、ベース引き出し電極となるｐ型多結晶シリコン１９のひさしの底面より多結晶ｐ型シリコン・ゲルマニウム２４が成長する条件でエピタキシャル成長を行うことにより、真性ベースとベース引き出し電極が自動的に接続できる。
【００６１】
次いで、エミッタとなるｎ型単結晶シリコン層２５をｐ型単結晶シリコン・ゲルマニウム層２３上に形成する。ｎ型ドーパントとしてリンをドーピングする場合、エミッタ抵抗が高くならないように１×１０19ｃｍ-3以上とすれば好適であり、１×１０20ｃｍ-3以上とすればより好適である。更に、エミッタ層のエピタキシャル成長は、開口部内の単結晶シリコン・ゲルマニウム層２３上のみに選択成長する必要はなく、全面にエピタキシャル成長を行うこともできる。その後、エミッタ電極となる高濃度ｎ型多結晶シリコン層３１層を形成し、不要な部分をエッチングすることにより、図１８（ｃ）に示した形状となる。
【００６２】
本参考例により、高濃度で薄い真性ベース層を形成できるため、バイポーラトランジスタの高速化・高性能化に有効である。例えばベースドーピング濃度を１×１０19ｃｍ-3とした場合、本参考例を用いて形成したバイポーラトランジスタでは、エピタキシャル成長後の高温の熱処理が必要なくなるため、１×１０19ｃｍ-3のベースドーピング濃度を維持したまま１５ｎｍ程度の厚さのベース幅が実現できる。従って、このトランジスタでは１５０ＧＨｚの遮断周波数が実現できる。また、ベース層の高いドーピング濃度が維持できることから、ベース抵抗が低減でき、選択成長によるコレクタ・ベース間容量の低減と共にバイポーラトランジスタの最大発信周波数を著しく向上することができる上に、トランジスタの雑音の低減が可能となる。
【００６３】
＜参考例７＞参考例７として本発明をバイポーラトランジスタのコレクタ・ベース・エミッタ層に適用したときの他の例を示す。図２１はトランジスタ中のゲルマニウム及びドーパントプロファイルを示す図である。参考例６との違いは、エミッタ・ベース接合付近でのエミッタ濃度が低くなっている点で、これにより、トンネル電流の発生を抑制できると同時に、エミッタ・ベース接合から離れたところは高濃度にドーピングされていることから、エミッタ抵抗を低減することができる。例えば、ｎ型ドーパントとしてリンをドーピングする場合、エミッタ・ベース接合のトンネル電流を低減するため、ｎ型単結晶シリコン層中のベース側のリンの濃度を１×１０19ｃｍ-3以下とすれば良く、また、エミッタ抵抗が高くならないように１×１０18ｃｍ-3以上とすれば好適である。また、エミッタ・ベース接合から離れた位置では、エミッタ抵抗を下げるために５×１０19ｃｍ-3以上、好ましくは１×１０20ｃｍ-3以上のドーピング濃度とすればよい。また、ドーピング濃度が多すぎると結晶性が悪くなるので、５×１０21ｃｍ-3以下とすることが好ましい。
【００６４】
本参考例により、参考例６で述べた効果に加え、エミッタ・ベース間の耐圧と向上することができる上に、エミッタ・ベース間容量を低減することが可能となる。従って、このバイポーラトランジスタを用いた回路の更なる高性能化が可能となる。
【００６５】
＜参考例８＞図２２は、本発明に係る半導体装置のさらに他の参考例を示す断面構造図であり、エピタキシャル成長を用いてｐＭＯＤＦＥＴを形成した例である。シリコン基板４１上に形成されたｐＭＯＤＦＥＴはｎウェル４４、バッファ層４７、単結晶シリコンと単結晶シリコンゲルマニウムからなる多層膜４８、４９、５０、５１、ゲート絶縁膜５２及びゲート電極５３、そしてソース５５ａ及びドレイン５５ｂによって構成されている。以下、図２２に示した構造の半導体装置の製造方法を図２３及び図２４を用いて説明する。
【００６６】
まず始めに、シリコン基板４１上にフィールド絶縁膜４２を形成する（図２３（ａ））。次いで、隣接する素子との境界に溝を形成し、溝の中に絶縁物を埋め込むことにより素子分離領域４３を形成する。この他に素子分離領域４３の溝に埋め込む物質としては、絶縁膜と多結晶シリコンの積層膜でも良い。以下の参考例でも、フィールド酸化膜４２及び素子分離領域４３に関しては同様である。次いで、全面に絶縁膜４５を形成する。この絶縁膜４５は、後ほど選択エピタキシャル成長のマスク材となるため、選択性の大きいシリコン酸化膜にすれば好適である。そして、ｐＭＯＤＦＥＴを形成する領域にｎ型ドーパントを選択的にイオン注入することによりｎウェル４４をそれぞれ形成する（図２３（ｂ））。
【００６７】
次いで、ｐＭＯＤＦＥＴの真性部分を形成するために絶縁膜４５とフィールド酸化膜４２に開口部を形成し、この開口部の側壁にシリコン窒化膜４６を選択的に形成する（図２３（ｃ））。シリコン基板４１上にシリコン窒化膜４６の開口部を形成すると、シリコン酸化膜と比較して選択性が弱くなるために、シリコン窒化膜上に多結晶シリコン又は多結晶シリコン・ゲルマニウムが堆積しやすくなる。しかし、ファセットの発生という点で見ると、選択性が弱くなるために、エピタキシャル成長を続けるとシリコン基板４１とシリコン窒化膜４６の境界で成長が進行するため、シリコン窒化膜に接して単結晶シリコン又は単結晶シリコン・ゲルマニウム層が成長する。シリコン窒化膜との境界では、表面エネルギーの低さと成長速度が遅いことからファセットが発生することもあるが、その大きさはシリコン酸化膜の開口部と比較して非常に小さくなる。以上のように、側壁にシリコン窒化膜４６を有するフィールド酸化膜４５の開口部内に単結晶シリコン・ゲルマニウムを選択エピタキシャル成長することによってファセットの発生が抑制されたバッファ層を形成することが可能となる。または、フィールド絶縁膜４５をシリコン窒化膜で形成してもよい。この場合は側壁にシリコン窒化膜を形成する必要はない。バッファ層４７ではシリコン基板４１側から表面に向けてゲルマニウム組成比を増加させる。これによって、バッファ層の内部のみに単結晶シリコンと単結晶シリコン・ゲルマニウム層との格子定数の違いによるひずみを緩和することによって、表面での結晶性は良好で、格子定数は単結晶シリコン・ゲルマニウム層の値となる仮想的な基板を形成する。例えば、ゲルマニウム組成比をシリコン基板４１側での５％から表面側で３０％まで均一に上昇させた場合、バッファ層の厚さを約１．５μｍとすれば、歪みが内部で完全に緩和した結晶面が得られる。また、均一ではなく、階段状にゲルマニウム組成比を増加させることにより、バッファ層の厚さを低減することができ、約１．０μｍで良好な結晶表面が得られる（図２４（ａ））。
【００６８】
次いで、バッファ層４７上に単結晶シリコンと単結晶シリコン・ゲルマニウムからなる多層膜４８、４９、５０、５１を、バッファ層４７の形成方法同様に選択エピタキシャル成長によって形成する（図２４（ｂ））。まず始めに、バッファ層４７の上にはｐ型ドーパントを含んだキャリア供給層４８を選択エピタキシャル成長により形成する。キャリア供給層４８では、ゲルマニウム組成比はバッファ層の表面側の値と等しくすればよく、ドーパントの濃度はチャネル層への拡散を抑制するために１×１０20ｃｍ-3以下であればよい。厚さもエピタキシャル成長の制御性が良い１ｎｍ以上とすれば好適である。次いで、キャリアを閉じこめるための障壁層となる単結晶シリコン・ゲルマニウムからなるスペーサー層４９を形成する。このスペーサー層ではゲルマニウム組成比はバッファ層４７の表面側の値と等しくすればよく、厚さは、エピタキシャル成長の制御性が良い１ｎｍからチャネル層へキャリアが供給される５０ｎｍの範囲とすればよい。チャネル層５０はスペーサー層４９よりもゲルマニウム組成比を高くすることにより圧縮歪みを受けた状態とする。例えば、スペーサー層４９のゲルマニウム組成比３０％に対して、チャネル層のゲルマニウム組成比を５０％とすることによってチャネル層は圧縮歪みを受け、価電子帯のバンドが変化する。その結果、チャネル層における価電子帯の正孔に対するエネルギーが下がり、量子井戸構造となるため、キャリア供給層４８から供給されたキャリアがこの井戸層にたまり、二次元正孔ガスが形成される。チャネル層の厚さは、エピタキシャル成長の制御性が良い１ｎｍ以上とすればよい。チャネル層の上にはキャリアの障壁層となる上に、シリコン・ゲルマニウム層の保護をする単結晶シリコンからなるキャップ層５１を形成する。キャップ層の厚さは、ゲート電極からの制御を行うために、エピタキシャル成長の制御性が良い１ｎｍからゲート電極でチャネル層のキャリアの制御ができる５０ｎｍであれば好適である。ここで、チャネル中のキャリアが不純物に散乱されると移動度が低下してしまうため、チャネル層５０中では、ドーパントの濃度を出来る限り低くする必要がある。好ましくは５×１０16ｃｍ-3以下とし、また１．４５×１０10ｃｍ-3以上とするのがよい。また、これらの多層膜中に欠陥が発生したり、界面に汚染物が残留していると、欠陥に伴って生じたエネルギー準位や界面準位によりキャリアが散乱され、移動度が低下したり、リーク電流が発生するという問題がある。従って、ＭＯＤＦＥＴの高性能化を行うには、多層膜の結晶性向上や界面準位の低減が必要となる。このため、図２５に多層膜の成長シーケンスを示すように、ドーピングされたキャリア供給層４８を成長室１で形成した後（ステップｆ）、基板を成長室２に搬送し（ステップｈ）、成長室２でスペーサー層４９、チャネル層５０、キャップ層５１を形成することにより、キャリア供給層以外でのドーパント濃度の低減と、水素雰囲気中での搬送による界面の汚染物低減が可能となる。また、図２２に示した参考例では、キャリア供給層４８がチャネル層５０とバッファ層４７の間にあるが、キャリア供給層４８はチャネル層５０よりも表面側にあってもよい。その場合はチャネル層、スペーサー層を成長室１で形成し、水素雰囲気中で成長室２に搬送し、キャリア供給層、キャップ層を成長室２で形成する。また、これらの多層膜を形成する際には、成長室２におけるドーパント濃度が十分に低くなっていることが前提となっている。
【００６９】
全面にゲート絶縁膜５２及びゲート電極５３を堆積し、ゲートと電極５３を異方性エッチングし、ゲート電極の側壁にゲート・ソース及びゲート・ドレイン分離絶縁膜５４を形成する（図２４（ｃ））。最後に選択的にｐ型ドーパントをイオン注入することによりソース５５ａ及びドレイン５５ｂを形成すると図１５に示した構造が得られる。
【００７０】
本参考例により、ｐＭＯＤＦＥＴにおいて、チャネル層のドーパント濃度を小さくできることから、不純物散乱を抑制し、高速動作と雑音特性の改善が可能となる。また、ｐＭＯＤＦＥＴはチャネル層において不純物や界面準位と散乱することがないため、回路の低雑音化が可能となる。従って、高速、低容量、低雑音の回路が実現可能となり、この回路を用いたシステムの高速化及び高性能化に有効である。
【００７１】
＜参考例９＞図２６は、本発明に係る半導体装置のさらに他の参考例を示すｎＭＯＤＦＥＴの断面構造図である。参考例８で説明したｐＭＯＤＦＥＴ同様、シリコン基板６１上に形成されたｎＭＯＤＦＥＴはｐウェル６４を形成した後、フィールド絶縁膜６２の開口部のみに選択的にバッファ層６６及び単結晶シリコンと単結晶シリコンゲルマニウムからなる多層膜６７、６８、６９、７０、７１を形成する。選択エピタキシャル成長条件は、参考例８と同様である。バッファ層６６の上には、キャリアを閉じこめるために、バッファ層の表面と同じゲルマニウム組成比を持った単結晶シリコン・ゲルマニウムからなるスペーサー層６７を形成する。このスペーサー層ではゲルマニウム組成比はバッファ層６６の表面側の値と等しくすればよく、厚さは、エピタキシャル成長の制御性が良い１ｎｍとすればよい。ついで、チャネル層となる単結晶シリコン層６８を形成する。バッファ層６６により、シリコン・ゲルマニウムの格子定数の仮想基板上にエピタキシャル成長を行っているため、単結晶シリコンからなるチャネル層６８は引っ張り歪みを受けた状態で成長する。例えば、ゲルマニウム組成比３０％のスペーサー層６６上に成長することによってチャネル層６８は引っ張り歪みを受け、伝導帯のバンドが変化する。その結果、チャネル層における伝導帯の電子に対するエネルギーが下がり、量子井戸構造となるため、キャリアがこの井戸層にたまり、二次元電子ガスが形成される。チャネル層６８の厚さは、エピタキシャル成長の制御性が良い１ｎｍ以上とすればよい。キャリア障壁層とするため、バッファ層の表面と同じゲルマニウム組成比を持った単結晶シリコン・ゲルマニウムからなる第２のスペーサー層６９を形成した後、ｎ型ドーパントを含んだキャリア供給層７０を形成する。キャリア供給層７０では、ゲルマニウム組成比はバッファ層の表面側の値と等しくすればよく、ドーパントの濃度はチャネル層への拡散を抑制するために１×１０20ｃｍ-3以下であればよい。厚さもエピタキシャル成長の制御性が良い１ｎｍ以上とすれば好適である。多層膜の最表面には、キャリアの障壁層となる上に、シリコン・ゲルマニウム層の保護をする単結晶シリコンからなるキャップ層７１を形成する。キャップ層の厚さは、ゲート電極からの制御を行うために、エピタキシャル成長の制御性が良い１ｎｍからゲート電極でチャネル層のキャリアの制御ができる５０ｎｍであれば好適である。本参考例では、成長室１で第２のスペーサー層６９までを形成し、水素雰囲気中で成長室２に搬送し、キャリア供給層７０以下を成長室２で形成する。また、図２６に示した参考例では、キャリア供給層７０がチャネル層６８よりも表面側にあるが、キャリア供給層７０はチャネル層６８とバッファ層６６の間にあってもよい。
【００７２】
単結晶シリコンと単結晶シリコン・ゲルマニウムからなる多層膜を形成した後、ゲート絶縁膜７２及びゲート電極７３を形成し、そしてソース７５ａ及びドレイン７５ｂの部分にｎ型ドーパントをイオン注入することによりｎＭＯＤＦＥＴが形成される。
【００７３】
本参考例によれば、参考例８と同様に、ｎＭＯＤＦＥＴにおいて、チャネル層のドーパント濃度を小さくできることから、不純物散乱を抑制し、高速動作と雑音特性の改善が可能となる。また、ｎＭＯＤＦＥＴはチャネル層において不純物や界面準位と散乱することがないため、回路の低雑音化が可能となる。従って、高速、低容量、低雑音の回路が実現可能となり、この回路を用いたシステムの高速化及び高性能化に有効である。
【００７４】
＜参考例１０＞図２７は、本発明に係る半導体装置のさらに他の参考例を示すｃＭＯＤＦＥＴの断面構造図である。シリコン基板８１上にｐウェル８５及びｎウェル８４をそれぞれ形成し、フィールド絶縁膜８２を開口し、その側壁にシリコン窒化膜８６を形成する。ｎＭＯＤＦＥＴ及びｐＭＯＤＦＥＴのそれぞれの開口部に同時に単結晶シリコン・ゲルマニウムからなるバッファ層８７を選択的に形成し、その上に単結晶シリコン及び単結晶シリコン・ゲルマニウムからなる多層膜８８、８９、９０、９１、９２、９３、９４を選択的に形成する。選択エピタキシャル成長条件は、参考例８と同様である。バッファ層８７の上には、キャリアを閉じこめるために、バッファ層の表面と同じゲルマニウム組成比を持った単結晶シリコン・ゲルマニウムからなるスペーサー層８８を形成する。このスペーサー層ではゲルマニウム組成比はバッファ層８７の表面側の値と等しくすればよく、厚さは、エピタキシャル成長の制御性が良い１ｎｍ以上とすればよい。次いで、ｎ型ドーパントを含んだキャリア供給層８９を形成する。キャリア供給層８９では、ゲルマニウム組成比はバッファ層の表面側の値と等しくすればよく、ドーパントの濃度はチャネル層への拡散を抑制するために１×１０20ｃｍ-3以下であればよい。厚さもエピタキシャル成長の制御性が良い１ｎｍ以上とすれば好適である。キャリア障壁層とするため、バッファ層の表面と同じゲルマニウム組成比を持った単結晶シリコン・ゲルマニウムからなる第２のスペーサー層９０を形成した後、ｎチャネル層となる単結晶シリコン層９１を形成する。バッファ層８７により、シリコン・ゲルマニウムの格子定数の仮想基板上にエピタキシャル成長を行っているため、単結晶シリコンからなるｎチャネル層９１は引っ張り歪みを受けた状態で成長する。例えば、ゲルマニウム組成比３０％のスペーサー層９０上に成長することによってｎチャネル層は引っ張り歪みを受け、伝導帯のバンドが変化する。その結果、ｎチャネル層における伝導帯の電子に対するエネルギーが下がり、量子井戸構造となるため、ｎ型キャリアがこの井戸層にたまり、トランジスタ動作に寄与する。ｎチャネル層の厚さは、エピタキシャル成長の制御性が良い１ｎｍ以上とすればよい。ｎチャネル上にはバッファ層８７よりもゲルマニウム組成比が高い単結晶シリコン・ゲルマニウムからなるｐチャネル層９２を形成する。ゲルマニウム組成比を高くしたことにより、ｐチャネル層９２は圧縮歪みを受け、荷電子帯の正孔に対するエネルギーが下がるため、ｐ型キャリアがこの井戸層にたまり、ｐチャネルとして動作する。ｐチャネル層９２の上に、ｐ型キャリアの障壁層となる単結晶シリコン・ゲルマニウムからなる第３のスペーサー層９３を形成し、最表面にはシリコン・ゲルマニウム層の保護をする単結晶シリコンからなるキャップ層９４を形成する。キャップ層の厚さは、ゲート電極からの制御を行うために、エピタキシャル成長の制御性が良い１ｎｍからゲート電極でチャネル層のキャリアの制御ができる５０ｎｍであれば好適である。
【００７５】
本参考例では、成長室１でキャリア供給層８９までを形成し、水素雰囲気中で成長室２に搬送し、第２のスペーサー層９０以下を成長室２で形成した。
【００７６】
単結晶シリコンと単結晶シリコン・ゲルマニウムからなる多層膜を形成した後、ｃＭＯＤＦＥＴの各部分にゲート絶縁膜９５及びゲート電極９６を形成し、ｎＭＯＤＦＥＴとなる領域に選択的にｎ型ドーパントをイオン注入することによりｎ型ソース９９ａ及びｎ型ドレイン９９ｂを形成する。同様に、ｐＭＯＤＦＥＴとなる領域に選択的にｐ型ドーパントをイオン注入することによりｐ型ソース９８ａ及びｐ型ドレイン９８ｂを形成する。ｎＭＯＤＦＥＴ及びｐＭＯＤＦＥＴはバッファ層８７と単結晶シリコンと単結晶シリコンゲルマニウムからなる多層膜の形成を含めて、それぞれ工程をほぼ共通化することが可能となる。これにより、高速なｃＭＯＤＦＥＴからなる回路を低コストで作製することができる。こういった構成を適用できるシステムとして、移動体通信用高周波ＩＣや高速プロセッサＩＣ等があげられる。
【００７７】
以上、本発明の好適な参考例について説明したが、本発明は前記参考例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。例えば、参考例ではｐ型単結晶シリコン・ゲルマニウム層とｎ型単結晶シリコン・ゲルマニウム層からなる多層膜の場合について説明したが、単結晶シリコン・ゲルマニウム・カーボン層を用いてよいことは言うまでもない。
【００７８】
【発明の効果】
本発明によれば、多層膜における不純物濃度を高精度に、再現性良く制御できることから、高濃度で非常に薄い接合が有する半導体装置を提供することができる。また、これらをバイポーラトランジスタに適用した場合、トランジスタの高速動作と雑音の低減が可能となる。
【００７９】
また、導電型の異なる高濃度にドーピングされた単結晶層と不純物をドーピングしない層からなる多層膜を有する場合、不純物をドーピングしない層における不純物濃度を低減できる。これをバイポーラトランジスタに適用した場合、トランジスタの接合容量の低減や耐圧の向上が可能となり、このトランジスタを用いた回路の高性能化が可能となる。更にこれをＭＯＤＦＥＴに適用することにより、ＭＯＤＦＥＴの高速化と雑音の低減が可能となる。
【図面の簡単な説明】
【図１】 本発明に係る半導体装置の製造方法の第１の参考例の成長シーケンスを示す図である。
【図２】 本発明の一参考例の半導体製造装置の構成図である。
【図３】 水素を用いたクリーニングにおけるクリーニング温度とクリーニング完了時間との関係を示す特性線図である。
【図４】 図１に示した成長シーケンスにより製造した半導体装置の断面構造図である。
【図５】 ジシランを用いた単結晶シリコン・ゲルマニウムの成長におけるゲルマン流量とゲルマニウム組成比の関係を示す特性線図である。
【図６】 ジシランを用いた単結晶シリコン・ゲルマニウムの選択成長において、各種材料上には堆積させずにシリコン基板上に形成できる最大の膜厚とゲルマニウム組成比の関係を示す特性線図である。
【図７】 ジシランを用いた単結晶シリコン・ゲルマニウムの成長における、ジボラン流量とボロン濃度の関係を示す特性線図である。
【図８】 本発明に係る半導体装置の製造方法の第２の参考例の成長シーケンスを示す図である。
【図９】 モノシランを用いた単結晶シリコン・ゲルマニウムの成長における、ゲルマン流量とゲルマニウム組成比の関係を示す特性線図である。
【図１０】 モノシランを用いた単結晶シリコン・ゲルマニウムの選択成長において、各種材料上には堆積させずにシリコン基板上に形成できる最大の膜厚とゲルマニウム組成比の関係を示す特性線図である。
【図１１】 本発明の一参考例の半導体製造装置の構成図である。
【図１２】 本発明に係る半導体装置の製造方法の第３の参考例の成長シーケンスを示す図である。
【図１３】 本発明に係る半導体装置の製造方法の第４の参考例の成長シーケンスを示す図である。
【図１４】 本発明に係る半導体装置の製造方法の第５の実施例の成長シーケンスを示す図である。
【図１５】 本発明の一実施例の半導体製造装置の構成図である。
【図１６】 本発明に係る半導体装置の一参考例を示す断面構造図である。
【図１７】 図１６に示した半導体装置の製造工程を示す部分拡大断面図である。
【図１８】 図１６に示した半導体装置の製造工程を示す部分拡大断面図である。
【図１９】 図１６に示した半導体装置の製造方法の成長シーケンスを示す図である。
【図２０】 図１６に示した半導体装置における不純物濃度とゲルマニウム組成比の深さ方向の分布を示す特性線図である。
【図２１】 本発明に係る半導体装置の他の参考例における不純物濃度とゲルマニウム組成比の深さ方向の分布を示す特性線図である。
【図２２】 本発明に係る半導体装置のさらに他の参考例を示す断面図である。
【図２３】 図２２に示した半導体装置の製造工程を示す拡大断面図である。
【図２４】 図２２に示した半導体装置の製造工程を示す拡大断面図である。
【図２５】 図２２に示した半導体装置の製造方法の成長シーケンスを示す図である。
【図２６】 本発明に係る半導体装置のさらに他の参考例を示す断面図である。
【図２７】 本発明に係る半導体装置のさらに他の参考例を示す断面図である。
【図２８】 従来の半導体装置の製造方法の成長シーケンスを示す図である。
【図２９】 従来の半導体装置を示す断面図である。
【図３０】 図２９で示した半導体装置における熱処理前の不純物濃度とゲルマニウム組成比の深さ方向の分布を示す特性線図である。
【図３１】 図２９で示した半導体装置における熱処理後の不純物濃度とゲルマニウム組成比の深さ方向の分布を示す特性線図である。
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に導電型の異なる複数の単結晶層からなる半導体多層膜を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
従来の単結晶シリコン又は単結晶シリコン・ゲルマニウムを積層した半導体多層膜を用いた半導体装置としては、例えば特開平１０−４１３２１号公報に記載されているバイポーラトランジスタが知られている。その方法によれば、エピタキシャル成長によってベース層となるｐ型シリコン・ゲルマニウム層とエミッタ層となるｎ型シリコン層を連続して同一成長室内で形成する。ベース層とエミッタ層では導電型が異なるため、連続的に成長するにはドーピングガスの切り替えを行うが、始めに供給するｐ型の不純物を含んだジボランガスを置換するため、ｎ型の不純物を含んだホスフィンをキャリヤーガスとして水素ガスを用いて供給している。
【０００３】
同様に、半導体多層膜を用いた半導体装置として、エピタキシャル成長によってベース層とエミッタ層を形成した例が、特開平５−２９９４２９号公報に示されている。ベース層をエピタキシャル成長によって形成した後、基板を成長装置から一度出し、絶縁膜の堆積やエミッタ領域の開口のためのエッチングを行った上で、再びエミッタを成長している。
【０００４】
さらに、半導体多層膜を用いた別の例として、エミッタ層をｎ型不純物の拡散を利用して形成したバイポーラトランジスタの構造が特開平１０−７９３９４号公報に示されている。この例のバイポーラトランジスタの構造を示す断面図を図２９に示す。エミッタ及びコレクタ領域に高濃度ｎ型埋込層１２５を形成したｐ型シリコン基板１０１全面に低濃度ｎ型コレクタ層１０３をエピタキシャル成長し、エミッタ領域を除く部分に素子分離絶縁膜１０４を形成する。次いで、コレクタ・ベース分離絶縁膜１０７、１０８、ｐ型多結晶シリコンからなるベース引き出し電極１０９、エミッタ・ベース分離絶縁膜１１０の開口部及びベース引き出し電極１０９の側壁のエミッタ・ベース分離絶縁膜１１１を形成する。開口部に、単結晶シリコン・ゲルマニウムからなる低濃度ｎ型コレクタ１１２、単結晶シリコン・ゲルマニウムからなるｐ型真性ベース層１１３、単結晶シリコン・ゲルマニウムからなるｐ型外部ベース層１１４を形成し、エミッタ・ベース分離絶縁膜１１５、１１６で外部ベースを覆った後、高濃度ｎ型多結晶シリコンからなるエミッタ電極１１８を堆積し、アニールを行うことによってエミッタ領域１１９を形成する。絶縁膜１２０を堆積した後、エミッタ・ベース・コレクタ部分を開口して高濃度ｎ型コレクタ引き出し層１２１を形成する。最後にエミッタ・ベース・コレクタの各開口部に電極１２２、１２３、１２４を形成する。なお、１０２はコレクタ領域、１０５、１０６は素子分離絶縁膜である。また、図２８は、この半導体装置の成長シーケンスを示す図である。
【０００５】
【発明が解決しようとする課題】
上記従来の連続して違う導電型のエピタキシャル成長を行う技術は、メモリ効果によって本来ドーピングしない不純物がエピタキシャル成長層中に取り込まれるため、その濃度によって不純物濃度が打ち消されて正確な不純物制御ができなくなるということについて配慮されていなかった。また、別の不純物がメモリ効果によって成長表面に吸着すると、成長を阻害するために成長速度の低下や結晶性の悪化を引き起こすということについて配慮されていなかった。
【０００６】
また、前記従来の単結晶シリコン又は単結晶シリコン・ゲルマニウムを積層した半導体多層膜では、第１導電型単結晶層と第２導電型単結晶層の界面に酸素や炭素などの汚染物質が取り込まれるために、この接合をエミッタ・ベース接合として用いたバイポーラトランジスタではリーク電流が発生するということについて配慮されていなかった。
【０００７】
また、前記従来の導電型の異なる多層膜を拡散で形成した例として、バイポーラトランジスタの真性部分におけるゲルマニウム組成比及び不純物濃度の深さ方向分布を図３０、図３１に示す。図３０には、ｐ型単結晶シリコン・ゲルマニウム層からなるベース層を形成した後に高濃度ｎ型多結晶シリコンを堆積したときのプロファイルを示しており、表面から深さＤ１の位置での界面には、成長を中断したことによる汚染物が存在する単結晶中にエミッタ層を形成するため、アニールを行うことによって高濃度ｎ型多結晶シリコン層からｎ型ドーパントを拡散させ、Ｄ１よりも深い位置でｐｎ接合を形成する必要がある。そのため、例えば９００℃、３０秒のアニールを行うことにより、図３１に示す不純物プロファイルへと変化する。アニールによるｎ型不純物の拡散と共に、ベース層を形成するｐ型不純物が基板中へと拡散してしまうため、アニール後のベース幅は、（Ｄ２'−Ｄ１'）となり、この値は、ｐ型単結晶シリコン・ゲルマニウム層を形成した直後のｐ型層の厚さ（Ｄ２−Ｄ１）よりも大きくなり、このバイポーラトランジスタの遮断周波数は低下する。また、ベース抵抗を低減するために、ベース層中のｐ型不純物濃度を高くすると、アニールによる不純物の拡散が顕著になるため、さらにベース幅が拡がってしまうということについて配慮されていなかった。
【０００８】
本発明の目的は、導電型の異なる複数の単結晶層からなる半導体多層膜又は不純物の濃度の異なる複数の単結晶層からなる半導体多層膜を有し、この多層膜中での結晶欠陥の発生がないか又は極めて少ない半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の対象とする半導体装置は、単結晶基板上に設けられた開口部を有する絶縁膜と、絶縁膜の開口部内に設けられた、第１導電型とするための不純物濃度が１×１０19ｃｍ-3以上である第１の半導体層と、第１の半導体層上に設けられた、第１導電型と反対導電型である第２導電型とするための不純物濃度が１×１０19ｃｍ-3以上である第２の半導体層とを有し、第１の半導体層及び第２の半導体層並びに第１の半導体層と第２の半導体層との界面の酸素濃度が５×１０18ｃｍ-3以下で、かつ、炭素濃度が５×１０17ｃｍ-3以下となるようにしたものである。
【００１０】
第１の半導体層の不純物濃度は、あまり高濃度であると結晶性が低下するので、１×１０21ｃｍ-3以下とすることが好ましい。第２の半導体層の不純物濃度も、同様の理由で、１×１０21ｃｍ-3以下とすることが好ましい。
【００１１】
また、本発明の対象とする半導体装置は、単結晶基板上に設けられた開口部を有する絶縁膜と、絶縁膜の開口部内に設けられた、第１導電型とするための不純物濃度が１×１０19ｃｍ-3以上である第１の半導体層と、第１の半導体層上に設けられた、第１導電型と反対導電型である第２導電型とするための不純物濃度が１×１０19ｃｍ-3以下である第２の半導体層とを有し、第１の半導体層及び第２の半導体層並びに第１の半導体層と第２の半導体層との界面の酸素濃度が５×１０18ｃｍ-3以下で、かつ、炭素濃度が５×１０17ｃｍ-3以下となるようにしたものである。
【００１２】
第１の半導体層の不純物濃度は、上記と同様の理由で、１×１０21ｃｍ-3以下とすることが好ましい。第２の半導体層の不純物濃度は、抵抗が高くならないように、１×１０18ｃｍ-3以上とすることが好ましい。
【００１３】
これらの半導体装置で、上記第１の半導体層の厚さは、２０ｎｍ以下とすることが好ましく、制御性よく膜厚を調節するために５ｎｍ以上とすることが好ましい。また、これらの半導体装置がバイポーラトランジスタを有するときは、第１の半導体層をバイポーラトランジスタのベースとし、第２の半導体層をバイポーラトランジスタのエミッタとすることが好ましい。
【００１４】
また、本発明の対象とする半導体装置は、単結晶基板上に、開口部を有する絶縁膜を有し、絶縁膜の開口部内に、不純物濃度が５×１０18ｃｍ-3以上である第１の半導体層と、不純物濃度が５×１０16ｃｍ-3以下である第２の半導体層とをこの順に又は逆の順に配置し、第１の半導体層及び第２の半導体層並びに上記第１の半導体層と上記第２の半導体層の内の基板に近い方に配置された半導体層とその上に配置された半導体層との界面及び基板より遠い方に配置された半導体層とその下に配置された半導体層との界面の酸素濃度が５×１０18ｃｍ-3以下で、かつ、炭素濃度が５×１０17ｃｍ-3以下となるようにしたものである。
【００１５】
この半導体装置で、第１の半導体層と第２の半導体層は、直接接していてもよく、またその間に第３の半導体層があってもよい。それ故、両者が接しているときは、第１の半導体層と上記第２の半導体層の内の基板に近い方に配置された半導体層とその上に配置された半導体層との界面とは、同一の界面になる。また、第１の半導体層の不純物濃度は、１×１０21ｃｍ-3以下であることが好ましく、第２の半導体層の不純物濃度は、１．４５×１０10ｃｍ-3以上であることが好ましい。
【００１６】
また、本発明の対象とする半導体装置は、単結晶基板上に設けられた開口部を有する絶縁膜と、この絶縁膜の開口部内に設けられた、不純物を有する第１の半導体層と、第１の半導体層上に設けられた、不純物を有する第２の半導体層とを有し、第２の半導体層の不純物濃度は、第１の半導体層の不純物濃度と異なり、第１の半導体層の厚み方向で、不純物濃度の変化が、１×１０18ｃｍ-3から１×１０17ｃｍ-3である部分の厚みは、５ｎｍ以下となるようにしたものである。この半導体装置で、不純物濃度が上記の値のように変化する部分の厚みは、０に近い方が好ましいが、１ｎｍ以上であってもよい。この変化する部分は、第１の半導体層の中にあってもよく、それに隣接する他の半導体層にあってもよい。これを例を挙げて説明すると、従来の半導体装置では、図３１に示すように、不純物濃度は、熱処理のために、その周辺部で徐々に変化していた。図３０に示すように、不純物濃度は急激に変化する。ただし、図３０は製造した直後の状態であり、長時間の後に或いは製造時の温度が高いとき、極少量の不純物は隣接する他の半導体層に移動し、濃度変化に多少の傾きが生じる。上記の値の変化は、第１の半導体層の部分にあってもよく、不純物が移動した隣接する他の半導体層にあってもよい。この半導体装置も第１の半導体層の厚みが２０ｎｍ以下５ｎｍ以上であることが好ましい。また、第１の半導体層は、その不純物濃度が１×１０19ｃｍ-3以上で１×１０21ｃｍ-3以下であることが好ましい。これらの数値の理由は、前述と同様である。
【００１７】
本発明の対象とする半導体装置の基板搬送を行うとき、雰囲気の水素分圧が１０Ｐａ以上であることが好ましく、装置の安全性を保つために、大気圧以下であることが好ましい。また、水素ガスの流量は制御性よくガスが供給できるように、１０ミリリットル／ｍｉｎ以上とすることが好ましく、排気されたガスを安全に処理するために、１００リットル／ｍｉｎ以下とすることが好ましい。また、基板搬送中は、基板の温度を１００℃以上とすることが好ましい。さらに第１の半導体層の形成及び第２の半導体層の形成は、何れもエピタキシャル成長により形成することが好ましい。
【００１８】
また、上記目的を達成するために、本発明の半導体装置の製造方法は、基板上に設けられた絶縁膜の開口部内に、導電型の異なる複数の半導体層を形成するもので、成長室内で、上記開口部内に第１導電型の第１の半導体層を形成し、成長室から基板を水素雰囲気中に搬出し、成長室内の堆積物を除去し、再び成長室内に基板を搬入して、第１の半導体層上に、第１導電型と反対導電型である第２導電型の第２の半導体層を形成するようにしたものである。
【００１９】
第１の半導体層の形成及び第２の半導体層の形成は、何れもエピタキシャル成長により形成することが好ましい。
【００２０】
【発明の実施の形態】
本発明に係る半導体装置の好適な実施の形態は、例えば、基板表面のクリーニングを行った後、水素雰囲気中でエピタキシャル成長温度まで基板温度を下げ、ｐ型単結晶シリコン・ゲルマニウム層を形成した後再び水素雰囲気中で基板を冷却し、成長室外で水素雰囲気中に基板を保持し、成長室内の堆積物を除去した後に再び成長室に基板を設置して、水素雰囲気中でシリコン基板を加熱し、所定の温度になった時点で水素ガスを停止し、エピタキシャル成長の原料ガスとドーピングガスを流すことによりｎ型単結晶シリコン層を形成するものである。従って、基板と単結晶層の界面や単結晶層間の界面に、酸素、炭素、窒素、フッ素などの汚染物質が残留しない半導体単結晶多層膜を形成することができる上、基板表面のクリーニングはエピタキシャル成長前にのみ行うことから、高濃度にドーピングされた非常に薄い半導体層を形成することができる。
【００２１】
その結果、本方法により形成したバイポーラトランジスタの真性ベースとなるｐ型単結晶シリコン・ゲルマニウム層の厚さが２０ｎｍ以下に薄くすることが可能であることから、遮断周波数を著しく向上することが可能となる。また、エミッタ・ベース接合のリーク電流を低減できることから、高速化や高性能化を図った半導体集積回路装置を実現することができる。
【００２２】
次に、本発明の更に具体的な実施例につき、添付図面を参照しながら以下に詳細に説明する。
【００２３】
＜参考例１＞図１は、本発明に係る半導体装置の製造方法の一参考例を示す成長シーケンスであり、ｐ型にドーピングされた単結晶シリコン・ゲルマニウム層とｎ型にドーピングされた単結晶シリコン・ゲルマニウム層からなる多層膜を絶縁膜の開口部内に選択的に形成する際の基板温度とガス流量の変化をステップごとに示す。ここで基板温度とは、基板を各場所に設置したときに示す温度を示しているため、基板を設置していない場所の温度は、仮にそこに基板を設置したときに示す温度となるために必要な加熱を行っていることを示す。また、基板温度とガスの流量を示す縦軸は任意のスケールで示されており、各温度やガス流量の相対的な増減のみを表しているため、成長温度の変化やゲルマニウム組成比及びドーピング濃度に応じてそれぞれ調整を行うものとする。これらの表記方法は、他の参考例に関しても同様である。
【００２４】
図２には、本参考例を実現するために必要な半導体製造装置の構成図を示す。導電型の異なるドーピングを行って多層膜を形成するには、一方の導電型のドーピングを行った後に同一の成長室で他方の導電型のドーピングを行うと、残留しているドーパントが取り込まれることによりドーピング濃度の制御性が悪化してしまう。また、残留しているドーパントが、結晶成長表面でのガスの吸着を阻害すること等から均一に成長が進行せず、エピタキシャル層の結晶性が悪化してしまう。従って、異なる導電型の半導体多層構造を形成する場合には、それぞれの導電型に応じた成長室を設ける必要がある。例えば、図２に示すように、成長室１でｐ型ドーピングされた半導体層を形成する場合、ｎ型ドーピングされた半導体層を形成する場合は、成長室１とは別に設けた成長室２内で成長するようにする。
【００２５】
以下、図１、２を併用して説明する。まず始めに、基板として用いるシリコン基板は、基板表面の汚染物や自然酸化膜を予め除去するために洗浄を行う。例えば、アンモニア、過酸化水素、水の混合液を加熱したもので基板を洗浄することにより、表面の重金属や有機物による汚染に加え、基板表面に付着したパーティクルを除去することができる。次いで、アンモニア、過酸化水素、水の混合液による洗浄中に基板表面に形成された酸化膜をフッ酸水溶液によって除去し、その直後に純水で洗浄することにより、シリコン基板表面は水素原子で覆われた状態となる。この状態では、基板の最表面に存在するシリコン原子は水素と結合しているため、基板洗浄を行ってから成長を開始するまでの間に表面に自然酸化膜が形成されにくくなる。この洗浄による基板表面の水素終端処理に加え、さらに表面に自然酸化膜が形成されるのを防ぐためには、基板の洗浄を行った後、基板表面が再び酸化されたり汚染物が付着するのを防ぐため、シリコン基板を清浄な窒素中にて搬送すれば好適である。以下の参考例に関しても、エピタキシャル成長前に行うシリコン基板の洗浄と搬送方法に関しては同様である。
【００２６】
次いで、洗浄を行ったシリコン基板を図２に示すロードロック室内に設置し、ロードロック室の真空排気を開始する。ロードロック室の真空排気が完了した後、シリコン基板を搬送室を経由して成長室１に搬送する。シリコン基板表面に汚染物が付着するのを防ぐため、搬送室及び成長室１は高真空状態又は超高真空状態であることが望ましく、例えば圧力が１×１０-5Ｐａ程度以下であると好適である。後に述べる成長室２に関しても、真空度に関しては同様である。また、これらの成長室内で形成した単結晶層中に酸素や炭素が取り込まれることによる結晶欠陥の発生を防ぐため、搬送室や成長室１及び成長室２に酸素や水分又は有機系の汚染物を含んだガスの混入を防ぐ必要がある。このことから、シリコン基板の搬送を開始するのはロードロック室の圧力が１×１０-5Ｐａ程度以下になってから行うことが望ましい。
【００２７】
シリコン基板表面を水素終端処理しても、搬送中における表面の酸化膜形成や汚染物の付着を完全に防ぐことはできないため、エピタキシャル成長前にシリコン基板表面のクリーニングを行う。クリーニング方法としては、例えば真空中でシリコン基板を加熱することによって基板表面の自然酸化膜を以下の反応によって除去することが可能となる。
【００２８】
Ｓｉ＋ＳｉＯ2 → ２ＳｉＯ↑
または、成長室１内に清浄な水素を供給した状態でシリコン基板を加熱することによっても基板表面のクリーニングを行うことが可能である。前に述べた真空中での加熱によるクリーニングでは、基板温度が５００℃程度以上になると基板表面を終端していた水素は脱離し、基板表面のむき出しになったシリコン原子と成長室内の雰囲気中に含まれる水分や酸素が反応し、基板表面が再酸化されてしまう。そして、この酸化膜が再び還元されることにより、クリーニングと共に基板表面の凹凸が増大し、その後行うエピタキシャル成長の均一性や結晶性を悪化させるという問題がある。また、同時に成長室内の雰囲気中に含まれる炭酸ガスや有機系のガスが表面に付着することから、炭素汚染によるエピタキシャル成長層の結晶性の悪化も発生する。一方、水素を基板表面に供給した状態でシリコン基板を加熱した場合、５００℃以上の温度で水素が基板表面から脱離してしまっても、常に清浄な水素ガスが供給されているため、基板表面のシリコンと水素が結合と脱離を繰り返す。その結果、表面のシリコンは再酸化されにくくなり、クリーニング中に表面の凹凸が発生することもなく、清浄な表面状態を得ることが可能となる。
【００２９】
水素雰囲気中でクリーニングを行うため、まず始めに成長室１に水素ガスを供給する（図１中ステップａ）。このとき、水素ガスを供給する前に基板表面から水素が脱離するのを防ぐため、基板温度を水素の脱離する５００℃より低くすれば好適である。また、水素ガスの流量は制御性良くガスが供給できるように１０ミリリットル／ｍｉｎ以上とし、排気されたガスを安全に処理するためには１００リットル／ｍｉｎ以下とすれば好適である。このとき、成長室１内の水素ガスの分圧の下限は、基板表面に均一にガスが供給されるように１０Ｐａとし、上限は装置の安全性を保つために大気圧とすればよい。水素ガスが供給された後、シリコン基板をクリーニング温度まで加熱する（ステップｂ）。このときの加熱方法としては、加熱に際してのシリコン基板への汚染や基板内での極端な温度の違いなどがなければ、どのような機構や構造でも良い。例えばワークコイルに高周波を印加して加熱する誘導加熱や、抵抗ヒータによる加熱などが適用できるほか、特に短時間での温度制御が可能な方法として、ランプからの輻射を利用した加熱方法を用いることができる。この加熱方法はクリーニングに限らず、後述する単結晶の成長に際しての加熱に関しても同様である。
【００３０】
クリーニング温度までシリコン基板を加熱した後、所定の時間基板を加熱することにより表面の自然酸化膜や汚染物が除去できるが（ステップｃ）、例えばクリーニング温度は、クリーニングの効果が得られる温度として６００℃以上であれば良く、また、熱処理による基板中のドーパントの拡散が顕著となる１０００℃以下とすれば好適である。さらに、エピタキシャル成長の前に形成されている構造へ与える影響を低減するため、クリーニング温度は可能な限り低くする必要がある。また、基板表面の自然酸化膜や汚染物質の除去効率はクリーニング温度によって変化し、温度が高いほど短時間で効果が得られるため、必要以上に熱処理を行わない条件で加熱を行うことが望ましい。クリーニングの効果が得られる最短時間とクリーニング温度の関係を図３に示す。この図から分かるように、クリーニング温度が７００℃の場合、クリーニングの効果が小さいため、クリーニング時間を３０分とする必要があるのに対し、クリーニング時間を９００℃とした場合、クリーニング時間は２分以上であればよい。既に形成されている構造への影響として、例えば基板中のドーパントの拡散による特性変動を考えると、ドーパントの拡散を押さえるためには、クリーニング温度を約８００℃以下とする事が望ましく、この時のクリーニング時間は１０分とすればよい。
【００３１】
また、クリーニング温度の低温化を可能とする方法として、原子状水素を用いたクリーニングを行うこともできる。この方法では、基板表面に活性な水素原子を照射することにより、基板温度を上げなくても酸素の還元反応を生じさせることが可能となり、室温においてもクリーニング効果は得られる。原子状水素の発生方法としては、高温に加熱したタングステンなどのフィラメントに水素ガスを照射することにより熱的に水素分子を解離させる方法や、水素ガス中でプラズマを発生させて電気的に水素分子を解離させる方法や、紫外線などの照射による原子状水素の発生などが可能である。但しこの場合、フィラメントやプラズマを発生する電極周辺からの金属汚染の発生や、プラズマによる石英部品などからの汚染物の発生などに十分注意をする必要がある。各方法とも、水素原子を大量に発生させるのは非常に困難であるため、水素ガスの中で、ある割合の分子を原子状態に解離させて基板表面に照射することにより、低温化が可能となる。図３に、供給する５％の水素分子が解離して原子状態になったまま基板表面に到達するときの基板温度と、その時のクリーニングに必要な最短時間の関係を示す。例えば、クリーニング時間を１０分以内とするためには、クリーニング温度を６５０℃とすればよい。
【００３２】
以上、水素を用いたクリーニングについて説明を行ったが、クリーニング方法に関しては他の参考例に関しても同様である。
【００３３】
クリーニングが終了した後、エピタキシャル成長を行う温度まで基板温度を下げ（ステップｄ）、エピタキシャル成長を行う温度で基板温度を安定させる時間を設ける（ステップｅ）。温度の安定化を行うステップｅでは、クリーニング後のシリコン基板表面を清浄な状態に保つために水素ガスを供給し続けることが望ましいが、水素ガスは基板表面を冷却する効果を持っているため、加熱条件が同じであればガスの流量に応じて基板表面温度が変化してしまう。従って、エピタキシャル成長で用いるガスの総流量と大きく異なる流量の水素ガスを供給した状態で温度が安定していても、エピタキシャル成長を開始した時点でガスの流量が変わることにより基板温度が大きく変動してしまう。この現象を防ぐため、基板温度の安定化を行うステップｅにおいては、その水素流量をエピタキシャル成長で用いるガスの総流量とほぼ同じ値を用いることが望ましい。また、必ずしも基板温度がエピタキシャル成長温度まで下がってから温度安定化を行うステップｅを設ける必要はなく、基板温度を下げながら水素ガスの流量を調整し、基板温度がエピタキシャル成長温度になった時点で水素ガスの流量が成長ガスの流量と等しくなっていれば好適であり、この場合、基板温度を下げたと同時にエピタキシャル成長を開始できるため、スループットを大幅に向上することができる。
【００３４】
次いで、温度安定化を行っているときに供給していた水素ガスを停止すると共に、エピタキシャル層の原料ガスとｐ型ドーピングガスを供給することによってエピタキシャル成長を開始する（ステップｆ）。ここで使用する原料ガスとしてはシリコン、ゲルマニウム等の４族元素と水素、塩素、フッ素などからなる化合物を用いることができる。例えば、モノシラン（ＳｉＨ4）、ジシラン（Ｓｉ2Ｈ6）、モノゲルマン（ＧｅＨ4）、ジクロルシラン（ＳｉＨ2Ｃｌ2）、三塩化シリコン（ＳｉＨＣｌ3）、四塩化シリコン（ＳｉＣｌ4）などが挙げられるが、このほかのガスに関しても使用方法は同様である。本参考例では、単結晶シリコン・ゲルマニウムからなる多層膜の形成方法を例に挙げて説明を行うが、４族元素の炭素を導入した単結晶シリコン・ゲルマニウム・カーボンからなる多層膜を形成するには、炭素の原料ガスとして、モノメチルシラン（ＣＨ3ＳｉＨ3）、ジメチルシラン（（ＣＨ3）2ＳｉＨ2 ）、トリメチルシラン（（ＣＨ3）3ＳｉＨ）等を添加すればよい。また、ｐ型ドーピングガスとしては、３族元素と水素、塩素、フッ素などからなる化合物を用いることができ、例えば、ジボラン（Ｂ2Ｈ6）が挙げられる。
【００３５】
図４に選択エピタキシャル成長を行った単結晶層の断面形状を示す。ここで、絶縁膜２は選択エピタキシャル成長のマスク材となるため、選択性の大きいシリコン酸化膜にすれば好適である。図４に示すように、シリコン基板１上に形成されたシリコン酸化膜２の開口部に単結晶シリコンゲルマニウム層３、４を選択エピタキシャル成長により形成すると、シリコン酸化膜２上では、シリコンの原料ガスと表面分子が反応して以下のような反応が生じる。例えば、シリコンの原料ガスとしてジシラン（Ｓｉ2Ｈ6）を用いたとき、
Ｓｉ2Ｈ6＋２ＳｉＯ2 → ４ＳｉＯ↑＋３Ｈ2↑
また、シリコンの原料ガスとしてモノシラン（ＳｉＨ4）を用いたとき、
ＳｉＨ4＋ＳｉＯ2 → ２ＳｉＯ↑＋２Ｈ2↑
さらに、ジクロルシラン（ＳｉＨ2Ｃｌ2）を原料ガスとして用いると、
ＳｉＨ2Ｃｌ2 ＋ＳｉＯ2 → ２ＳｉＯ↑＋２ＨＣｌ↑
といった還元反応が生じる。また、ゲルマニウムの原料ガスであるゲルマン（ＧｅＨ4）についても同様である。ゲルマンに関しての還元反応は、
ＧｅＨ4＋ＳｉＯ2 → ＳｉＯ↑＋ＧｅＯ↑＋２Ｈ2↑
となる。上記の還元反応は数多くの反応のうちの一部であり、この他にも原料ガスが分解してエネルギーが高い状態になったラジカル分子と酸化膜との還元反応なども存在する。その結果、酸化膜上では上記還元反応によるエッチングと原料ガスが分解して生じる堆積とが同時に進行しており、成長温度及び圧力に依存してエッチングと堆積の大小関係が変化する。上記の還元反応だけでは選択性を保持できる膜厚に限界があるため、比較的厚い単結晶シリコン又は単結晶シリコン・ゲルマニウム層を選択エピタキシャル成長する場合、原料ガスに加えて、塩素ガス（Ｃｌ2）や塩化水素ガス（ＨＣｌ）といったハロゲン系のガスを添加して、シリコン層自体のエッチングを行う。その反応には、
Ｓｉ＋２Ｃｌ2 → ＳｉＣｌ4↑
Ｓｉ＋２ＨＣｌ → ＳｉＨ2Ｃｌ2↑
といったものがある。以上の反応が同時に進行する結果、選択性が維持されている状態では、シリコン酸化膜上にシリコン・ゲルマニウムは堆積しない。
【００３６】
エピタキシャル成長温度が５５０℃、成長圧力が１Ｐａ、ジシラン流量２ミリリットル／ｍｉｎとしたときの、ゲルマン流量とゲルマニウム組成比の関係を図５に示す。ゲルマニウム組成比を１５％にする場合、ゲルマン流量を約３ミリリットル／ｍｉｎとすればよいことが分かる。また、酸化膜に対する選択性を維持できる最大膜厚とゲルマニウム組成比の関係を図６に示す。ゲルマニウム組成比を１５％とした場合、膜厚が約１５０ｎｍ以下であれば、酸化膜の開口部内に選択的に単結晶シリコン・ゲルマニウム層を形成できることが分かる。ゲルマニウム組成比が１５％の単結晶シリコン・ゲルマニウム層を１５０ｎｍ以上形成する場合、ハロゲン系のガスを添加することによって選択性を維持することが可能となる。例えば、シリコン酸化膜上及びシリコン窒化膜上に多結晶シリコン・ゲルマニウムが堆積しないために必要とされるＨＣｌ流量は５ミリリットル／ｍｉｎから１０ミリリットル／ｍｉｎである。これよりもＨＣｌ流量が少ないと選択性が崩れてマスク材の上に多結晶シリコン・ゲルマニウムが堆積を始め、逆にこれよりもＨＣｌ流量が多いと単結晶シリコン・ゲルマニウム層の表面モフォロジーが悪化してしまう。また、エピタキシャル成長を行う温度範囲は、シリコン酸化膜及びシリコン窒化膜と単結晶シリコンとの選択性が良好に得られる５００℃以上で、上限は表面モフォロジーが良好な８００℃以下の範囲である。この温度範囲で、成長圧力は成長速度が表面での反応で律速される０．１Ｐａ以上で、上限は気相中での反応が起こり始める１００Ｐａ以下であればよい。以下の参考例においても、単結晶シリコン・ゲルマニウムの選択エピタキシャル成長条件に関しては同様である。ドーピング濃度は、ドーピングガスの流量によって制御でき、例えば図７に示すジボラン流量とボロン濃度の関係より、１×１０19ｃｍ-3のドーピングを行うためには、０．０１ミリリットル／ｍｉｎとすればよい。
【００３７】
成長室１でのｐ型層の形成を終了するため、成長ガス及びドーピングガスの供給を停止し、反応室１からガスを排気すると同時に基板温度を下げる。このとき、基板表面のクリーニング終了時と同様に、基板表面に汚染物が付着するのを防ぐために清浄な水素ガスを供給すれば好適である（図１中ステップｇ）。成長室間の移動を行う際、直接成長室の間でウェハの搬送を行うことも可能であるが、ｐ型及びｎ型のドーピングを行う二つの成長室間で、スループット良くエピタキシャル成長を行うためには、図２に示すように、基板の搬送室を設ければよい。成長室１から搬送室を介して成長室２に基板を移動する場合、成長室１と同様に、シリコン基板表面に汚染物を付着させないためには、基板搬送室と成長室２にも水素ガスを供給し、基板は常に清浄な水素ガス中にある状態とすれば好適である。但し、基板表面を終端している水素原子は、基板温度が低ければ安定な状態で表面に存在することができるので、基板用面に汚染物質が付着しない範囲であれば、水素の供給に中断時間を設けても良い。例えば、成長室や搬送室の真空度が１×１０-7Ｐａ以下の場合、基板温度を室温まで下げれば、中断時間を１０分程度設けても基板表面に汚染物質は付着しない。成長室１から搬送室へ基板を搬送する際には、成長室１と搬送室の圧力が大きく異なっていると、ゲートバルブを開けた際に圧力の高い方から低い方へと水素ガスが急激に流れるため、基板支持位置がずれたりパーティクルが巻き上げられる恐れがある。従って基板の搬送を行う際には、成長室１と搬送室の圧力をほぼ等しくなるように制御する必要がある。同様に、成長室２に搬送室の圧力と同じ圧力になるように制御した状態で水素ガスを供給し、搬送室から成長室２に基板を搬送する（ステップｈ）。またここでは、基板表面のクリーニングと同様に、原子状の水素を含有した水素ガスを供給することにより、基板表面は反応性の高くなった水素原子と容易に結合しやすいため、特に低温状態での基板表面の水素被覆率が向上する。その結果、成長を中断し基板を搬送、保持している間の基板表面の汚染が発生しにくいため、多層膜の結晶性を向上させることができる。原子状水素を添加した基板搬送中の水素ガス供給方法に関しては、以下の参考例に関しても同様である。
【００３８】
成長室２内に基板を設置した後、清浄な水素を供給し続けた状態で基板温度をエピタキシャル成長温度まで上昇させる（ステップｉ）。このときの水素ガス供給条件は、成長室１における基板表面のクリーニング条件と同じとすればよい。成長室１で成長したｐ型単結晶シリコン・ゲルマニウム層の表面を清浄な状態に保ったまま成長室２に基板を搬送しているため、成長室２でｎ型単結晶シリコン・ゲルマニウム層を成長する前に基板表面のクリーニングを行う必要が無い。その結果、エピタキシャル成長温度よりも高い温度での処理が必要なくなるため、成長室１で形成したｐ型単結晶シリコン・ゲルマニウム層及びシリコン基板中のドーパントの拡散や、転移及び欠陥の発生による結晶性の悪化を生じることがない。基板温度が、成長室２でのエピタキシャル成長温度に到達した後、水素ガス流量を、その後に行う成長における全ガス流量とほぼ等しい量にして、基板温度が安定する時間を設ける（ステップｊ）。又は、成長室１での成長開始前と同様に、基板の加熱と共に水素ガス流量を調整し、基板温度の制御を行いながら、同時に温度の安定化を行うことも可能であり、こうすることでスループットの向上が可能となる。
【００３９】
基板温度が安定した後、水素ガスを停止し、成長ガス及びｎ型ドーピングガスを導入することにより、第２の半導体層の形成を開始する（ステップｋ）。ｎ型ドーピングガスとしては、５族元素と水素、塩素、フッ素などからなる化合物を用いることができ、例えば、ホスフィン（ＰＨ3）、アルシン（ＡｓＨ3）などが挙げられる。また、選択成長の条件に関しては、単結晶ｐ型シリコン・ゲルマニウム層の形成の時の用いた条件と同じとすればよく、必要に応じて選択性を向上するためのハロゲン系のガスを同時に使用することもできる。成長ガス及びｎ型ドーピングガスの停止によってｎ型単結晶シリコン・ゲルマニウム層の成長を終了すると同時に基板温度を下げ（ステップｌ）、ウェハを基板搬送室を経由してロードロック室に搬送し、装置から取り出す（ステップｍ）。
【００４０】
本参考例により、導電性の異なる半導体単結晶多層膜を絶縁膜の開口部内に選択的に形成する際に、ドーピングの高精度な制御が可能な上に、多層膜を構成している各単結晶層間に酸化膜が形成されたり汚染物質が取り込まれることがないため、多層膜全体の結晶性が著しく向上できる。さらに、多層膜の形成中にクリーニングやアニールなどが不要となるため、ドーパントの熱拡散による再分布が抑制ができることから、高濃度で薄い接合の形成が可能となり、この構造を用いて形成した半導体装置の高速動作や抵抗低減などによる性能向上が可能となる。
【００４１】
本参考例では、始めにｐ型にドーピングされたシリコン・ゲルマニウム層をエピタキシャル成長し、次いでｎ型にドーピングされたシリコン・ゲルマニウム層を形成する場合に関してのみ説明を行ったが、多層膜の構成は本構造に限定されるわけではなく、成長室１をｐ型ドーピングに、成長室２をｎ型ドーピングに用いることで、そのまま他の多層膜構造にも適用できる。
【００４２】
なお、多層膜を構成している各単結晶層と各単結晶層の界面の汚染物質を検討したところ、酸素濃度は５×１０18ｃｍ-3以下であり、炭素濃度は５×１０17ｃｍ-3以下であった。また、これは以下の参考例でも同じであった。
【００４３】
＜参考例２＞図８は、本発明に係る半導体装置の製造方法の第２の参考例を示す成長シーケンスであり、ｐ型にドーピングされた単結晶シリコン・ゲルマニウム層とｎ型にドーピングされた単結晶シリコン・ゲルマニウム層の２層からなる多層膜を絶縁膜の開口部内に選択的に形成する際の基板温度とガス流量の変化をステップごとに示す。参考例１と異なるのは、エピタキシャル成長を行う時の温度とガス流量、及び圧力等が異なる点であり、高温での成長による成長時間の短縮が可能となる。成長温度を上げるため、供給する原料ガスやドーピングガスに加えて、キャリアガスとして水素ガスを用いるのが特徴であり（図８中ステップｆ及びステップｋ）、原料ガスも高い成長温度で均一に反応するモノシランやジクロルシランとゲルマンを用いると好適である。また、参考例１同様、炭素を添加した単結晶シリコン・ゲルマニウム・カーボンからなる多層膜を形成するときには、炭素の原料ガスとなるモノメチルシランなどを使用することができる。
【００４４】
エピタキシャル成長温度が７００℃、成長圧力が１０００Ｐａ、水素流量１０ｌ／ｍｉｎ、モノシラン流量１０ミリリットル／ｍｉｎとしたときの、ゲルマン流量とゲルマニウム組成比の関係を図９に示す。ゲルマニウム組成比を１５％にする場合、ゲルマン流量を約８ミリリットル／ｍｉｎとすればよいことが分かる。また、酸化膜に対する選択性を維持できる最大膜厚とゲルマニウム組成比の関係を図１０に示す。ゲルマニウム組成比を１５％とした場合、膜厚が３００ｎｍ以下であれば、酸化膜の開口部内に選択的に単結晶シリコン・ゲルマニウム層を形成できることが分かる。ゲルマニウム組成比が１５％の単結晶シリコン・ゲルマニウム層を３００ｎｍ以上形成する場合、ハロゲン系のガスを添加することによって選択性を維持することが可能となる。例えば、シリコン酸化膜上及びシリコン窒化膜上に多結晶シリコン・ゲルマニウムが堆積しないために必要とされるＨＣｌ流量は２０ミリリットル／ｍｉｎから３０ミリリットル／ｍｉｎである。これよりもＨＣｌ流量が少ないと選択性が崩れてマスク材の上に多結晶シリコン・ゲルマニウムが堆積を始め、逆にこれよりもＨＣｌ流量が多いと単結晶シリコン・ゲルマニウム層の表面モフォロジーが悪化してしまう。また、エピタキシャル成長を行う温度範囲は、モノシラン等のガスが熱的に分解を始める６００℃以上で、上限は表面モフォロジーが良好な８００℃以下であれば好適である。この温度範囲で、成長圧力は成長速度が表面での反応で律速される１０Ｐａ以上で、上限はエピタキシャル成長装置の安全性を確保するために大気圧以下であればよい。以下の参考例においても、単結晶シリコン・ゲルマニウムの選択エピタキシャル成長条件に関しては同様である。
【００４５】
本参考例では、クリーニングとエピタキシャル成長の双方においてシリコン基板は常に清浄な水素中に置かれていることから、図２に示した半導体製造装置の成長室１、成長室２、搬送室、ロードロック室の真空度がそれほど高くなくても基板表面に自然酸化膜が形成されたり汚染物が付着することがなく、例えば、１Ｐａ以下であればよい。このため、参考例１で得られる効果に加え、基板を設置してからエピタキシャル成長を始めるまでの時間が大幅に短縮でき、スループットの向上が可能となる。また、真空度を向上するための高額な排気装置を設置する必要がないため、半導体製造装置のコストが大幅に削減できる。また、真空度を維持するために装置をベーキングする必要がないため、装置のメンテナンス等に要する作業を大幅に削減することができる。
【００４６】
＜参考例３＞図１１は、本発明に係る半導体製造装置の一参考例を示す構成図である。参考例１、参考例２と異なるのは、エピタキシャル成長前に行う基板表面のクリーニングを行うためのクリーニング室を成長室１や成長室２とは別に設けている点である。参考例１で示した装置に付加して使用する場合には、クリーニング室の真空度は、シリコン基板表面に汚染物が付着するのを防ぐため、高真空状態又は超高真空状態であることが望ましく、例えば圧力が１×１０-5Ｐａ程度以下であると好適である。また、参考例２で示した装置に付加する場合には、真空度は１Ｐａ以下であればよい。
【００４７】
本参考例により、基板表面のクリーニングとエピタキシャル成長を複数の基板に対して同時に行うことが可能となるため、スループットを大幅に向上することができる。
【００４８】
＜参考例４＞図１２は、本発明に係る半導体装置の製造方法の第３の参考例を示す成長シーケンスであり、ｐ型にドーピングされた単結晶シリコン・ゲルマニウム層とｎ型にドーピングされた単結晶シリコン・ゲルマニウム層の２層からなる多層膜を絶縁膜の開口部内に選択的に形成する際の基板温度とガス流量の変化をステップごとに示す。参考例１と異なるのは、ｐ型単結晶シリコン・ゲルマニウム層を形成した後、搬送室を介して成長室２に基板を搬送する際、搬送室に設けた加熱装置により基板温度を下げずに搬送を行う点である（図１２中ステップｈ）。これにより、ｐ型単結晶シリコン・ゲルマニウム層の成長が終わったときに温度を下げる時間と、成長室２に基板を搬送し、再びエピタキシャル成長温度まで高温する時間が不要になるため、スループットの向上が可能となる。また、エピタキシャル成長温度である５００度以上の温度から室温付近までの間で昇降温を短時間に繰り返し行うと、特に８インチ以上の大口径基板では、基板面内の温度分布を反映して基板が反ってしまい、エピタキシャル成長後の工程でウェハを固定できなくなったり、フォトリソグラフィーにおけるマスク合わせができなくなるという問題があった。本参考例で示す方法で、基板温度をほぼエピタキシャル成長温度のまま保持することにより、基板に生じる応力を大幅に低減することができるため、反り等の問題が発生することがない。但し、理想的には基板温度を搬送作業を通して一定に保つことが望ましいが、搬送に際して移動している基板の温度を一定に保持するのは非常に困難である。そのため、エピタキシャル成長を行う５００度以上の基板温度と昇降温を繰り返しても基板の歪みが発生しない温度として、１００℃以上に基板温度を保持すれば、同様の効果が得られる。本参考例により、半導体多層膜を形成する際のスループットを向上することができる上、半導体多層膜を用いた半導体装置の歩留まりを大幅に向上することが可能となる。
【００４９】
＜参考例５＞図１３は、本発明に係る半導体装置の製造方法の第４の参考例を示す成長シーケンスであり、ｐ型にドーピングされた単結晶シリコン・ゲルマニウム層とｎ型にドーピングされた単結晶シリコン・ゲルマニウム層の２層からなる多層膜を絶縁膜の開口部内に選択的に形成する際の基板温度とガス流量の変化をステップごとに示す。参考例１と異なるのは、ｐ型単結晶シリコン・ゲルマニウム層及びｎ型単結晶シリコン・ゲルマニウム層を形成した後、成長室１及び成長室２自体をクリーニングする点である（図１３中ステップｆ及びステップｋ）。例えば、ｐ型単結晶シリコン・ゲルマニウム層とｎ型単結晶シリコン・ゲルマニウム層からなる多層膜を複数枚処理する場合、ｐ型単結晶シリコン・ゲルマニウム層を成長室１で形成している間に、成長室２のクリーニングを行う（ステップｆ）。これは、直前にｎ型ドーピングを行ったときに成長室２内に残留したｎ型ドーパントを除去するために行われ、同様に成長室２でｎ型単結晶シリコン・ゲルマニウム層を形成しているときには、成長室１のクリーニングを行う（ステップｋ）。また、成長室のクリーニングは、他方の成長室でエピタキシャル成長を行っているときのみに限って行う必要はなく、クリーニングを行う成長室内に基板がない状態であれば、いつ行っても構わない。
【００５０】
クリーニングは真空中で加熱する他、水素ガスやＣｌ2やＨＣｌなどのハロゲン系のガスを流した状態で成長室を加熱することもできる。加熱方法としては、成長室を加熱するために設けた専用の加熱機構を用いても良いが、基板を加熱する機構を用いて成長室を加熱しても良い。例えば水素ガスを用いる場合、水素ガスの流量はガスが均一に供給されるように１０ミリリットル／ｍｉｎ以上であり、排気した水素ガスの処理を行うためには１００リットル／ｍｉｎ以下であればよい。また、水素の分圧は、水素が均一に供給される様に１０Ｐａ以上とし、エピタキシャル成長装置の安全性を確保するために大気圧以下とすれば好適である。
【００５１】
クリーニングを行う成長室内の温度は、加熱機構の配置に加え、用いている材料や形状場所によっても異なるが、エピタキシャル成長中に冷却されている部分はドーパントが堆積しにくいため、低温でのクリーニングで効果を得ることができる。例えば、冷却水やその他の冷却媒体により冷却されたステンレスなどでは、エピタキシャル成長中にその表面にドーパントが堆積しにくいため、クリーニングの効果が得られ始める５０℃以上で加熱を行えば良く、上限としては、ステンレスの膨張による真空容器のリークが発生する可能性が生じる２５０℃以下とすればよい。一方、エピタキシャル成長中に冷却できない部分には、エピタキシャル成長中にシリコンやゲルマニウムと共に高濃度のドーパントが堆積する可能性があることから、比較的高温でのクリーニングが必要となる。例えば、基板を支持する石英製のサセプタなどは、クリーニングの効果が得られる２００℃以上であればよい。クリーニングの効果は温度などにより大きく左右されることから、クリーニングの加熱に必要な時間は温度によって変化するが、スループットの低下を防ぐためになるべく高い温度で短時間の処理を行うことが望ましい。例えば、高温部分の温度が１０００℃程度の場合、加熱時間は１０分程度でよい。
【００５２】
一方、クリーニングガスとしてＨＣｌを用いた場合、水素ガスよりも低温でクリーニングの効果が得られる。例えば、ＨＣｌの流量を５０ミリリットル／ｍｉｎとし、圧力を１００Ｐａとした場合、石英製のサセプタなどでは、表面温度を５００℃程度に保つことにより、約１０分でクリーニングが完了する。さらに、クリーニングガスとしてＣｌＦ3を用いた場合、室温でもシリコンのエッチング反応が生じるため、ＣｌＦ3の圧力を１０Ｐａ以上とすることにより、成長室内に堆積したシリコンやドーパントをクリーニングすることができる。ただし、ＣｌＦ3を初めとするハロゲン系のガスでは、金属部品などの腐食が生じる恐れがあるため、水分濃度の管理や、排気配管等の定期的な交換が必要となる。本参考例により、ドーピングを行った後に成長室内に残留しているドーパントを除去することが可能となるため、ドーピングガスを流さずに成長した単結晶シリコン・ゲルマニウム層内のドーパント濃度を低減できる。
【００５３】
＜実施例１＞図１４は、本発明に係る半導体装置の製造方法の第１の実施例を示す成長シーケンスであり、ｐ型にドーピングされた単結晶シリコン・ゲルマニウム層とｎ型にドーピングされた単結晶シリコン・ゲルマニウム層の２層からなる多層膜を絶縁膜の開口部内に選択的に形成する際の基板温度とガス流量の変化をステップごとに示す。図１５には、本実施例を実現するために必要な半導体製造装置の構成図を示す。参考例５と異なるのは、ｐ型単結晶シリコン・ゲルマニウム層とｎ型単結晶シリコン・ゲルマニウム層を同一の成長室で形成する点である。導電型の異なるドーピングを同一の成長室で連続して行うと、残留している別のドーパントが取り込まれることによりドーピング濃度の制御性が悪化してしまう。また、残留しているドーパントが、結晶成長表面でのガスの吸着を阻害すること等から均一に成長が進行せず、エピタキシャル層の結晶性が悪化してしまう。そのため、導電型を変えて成長を行う時には、基板を一度成長室から出し、成長室のクリーニングを行った後に再び基板を戻せばよい。この時、基板の搬送に際しては、清浄な水素雰囲気中にて行い、基板表面に酸化膜が形成されたり汚染物が付着しないようにすることはもちろんであり、この方法に関しては参考例１と同様である。
【００５４】
ｐ型単結晶シリコン・ゲルマニウム層を形成した後（図１４中ステップｆ）、基板を水素雰囲気中で搬送室に搬送し（ステップｈ）、成長室のクリーニングを行う（ステップｎ）。成長室のクリーニング条件は、参考例５と同様である。クリーニング終了後、再び基板を成長室に設置し（ステップｊ）、ｎ型単結晶シリコン・ゲルマニウム層を形成する（ステップｌ）。
【００５５】
本実施例により、成長室が一つであっても、ドーピングを行った後に成長室内に残留しているドーパントを除去することが可能となるため、参考例５の効果に加えて、異なるドーパントを用いた多層膜の形成を行うエピタキシャル成長装置のコストを大幅に低減することが可能となる。
【００５６】
＜参考例６＞図１６は、本発明に係る半導体多層構造をバイポーラトランジスタのコレクタ・ベース・エミッタ層に適用したときの一参考例の断面構造図である。図１６において、参照符号１１はシリコン基板を示し、このシリコン基板１１上にコレクタとなる高濃度ｎ型シリコン層１２及び低濃度ｎ型シリコン層１３を形成する。トランジスタの活性領域以外の部分にコレクタ・ベース絶縁膜１４を形成し、各トランジスタ間にドライエッチングによって溝を形成する。溝の内壁に絶縁膜１５を形成した後、溝の中にさらに絶縁膜１６を埋め込むことによって素子分離領域を形成する。コレクタ・ベース分離絶縁膜１７、１８上にベース引き出し電極となる多結晶シリコン層１９及びエミッタ・ベース分離絶縁膜２０を形成し、コレクタ・ベース分離絶縁膜１７の開口部にある低濃度ｎ型シリコン層１３上のみに低濃度コレクタとなるｎ型シリコン・ゲルマニウム層２２と真性ベースとなるｐ型シリコン・ゲルマニウム層２３とエミッタ層となるｎ型シリコン層２５を順次エピタキシャル成長する。エミッタ電極となる高濃度ｎ型多結晶シリコン層２８を形成した後、全体に絶縁膜２９を堆積する。コレクタ部分を開口し、コレクタ引き出し電極となる高濃度ｎ型多結晶シリコン３０を形成した後、エミッタ電極３１、ベース電極３２、コレクタ電極３３をそれぞれ形成する。
【００５７】
図１７及び図１８に、図１６に示した構造を有する半導体集積回路装置を実現するための低濃度コレクタ層、真性ベース層、エミッタ層の製造方法のフロー図を示す。先ず、コレクタ層となる高濃度ｎ型単結晶シリコン層３４を形成し、コレクタ・ベース分離絶縁膜１４とその開口部に低濃度コレクタ層となる低濃度ｎ型単結晶シリコン層１３を形成する。コレクタ・ベース分離絶縁膜となるシリコン酸化膜１７とシリコン窒化膜１８をそれぞれ堆積し、その上にベース引き出し電極となるｐ型多結晶シリコン層１９とエミッタ・ベース分離絶縁膜２０を形成し、ｐ型多結晶シリコン層１９とエミッタ・ベース分離絶縁膜２０に開口部を設ける。この開口部の側壁にエミッタ・ベース分離絶縁膜２１を形成し、開口部にイオン注入することによりｎ型コレクタ領域１２を形成する（図１７（ａ））。次いで、コレクタ・ベース分離絶縁膜１８、１９を順次エッチングすることにより、低濃度ｎ型単結晶シリコン層１３の表面を露出させる（図１７（ｂ））。この状態で洗浄した基板をエピタキシャル成長装置に設置し、低濃度ｎ型単結晶シリコン層１３の表面をクリーニングした後、低濃度ｎ型単結晶シリコン層１３上に低濃度ｎ型単結晶シリコン・ゲルマニウム層２２を形成する（図１７（ｃ））。そして低濃度ｎ型単結晶シリコン・ゲルマニウム層２２上に、ｐ型単結晶シリコン・ゲルマニウム層２３とｎ型単結晶シリコン層２５を順次エピタキシャル成長する。
【００５８】
図１９に、ｎ型シリコン・ゲルマニウム層２２とｐ型シリコン・ゲルマニウム層２３とｎ型シリコン層２５からなる多層膜の形成方法を示すエピタキシャル成長のシーケンスを示す。また、図２０にバイポーラトランジスタの真性部分におけるゲルマニウム組成比及びドーピングプロファイルを示す。参考例１と同様に、シリコン基板はエピタキシャル成長装置内に設置する前に洗浄を行い、表面の汚染物質や自然酸化膜、及びパーティクルの除去を行う。基板を設置して準備室を排気した後、基板搬送室を介して成長室２へ基板を搬送する（図１９ステップａ）。ここでは、参考例１と同様に、成長室１でｐ型ドーピングを、また成長室２でｎ型ドーピングを行うものとする。成長室２で基板表面のクリーニングを行い（ステップｃ）、基板温度をエピタキシャル成長温度に安定させた後（ステップｅ）、水素ガスの供給停止と共に成長ガスとｎ型ドーピングガスを供給することにより、低濃度ｎ型コレクタ等となるｎ型シリコン・ゲルマニウム層を形成する（ステップｆ）。ここで、エピタキシャル成長条件は、参考例１のｎ型単結晶層の形成方法と同様であるが、図１７（ｃ）に示すように、低濃度ｎ型シリコン・ゲルマニウム層２２を形成する際には、ベース引き出し電極となるｐ型多結晶シリコン層１９のひさしの下部に多結晶シリコン・ゲルマニウム層が堆積しない条件とすることが望ましく、これにより真性ベースとベース引き出し電極の間に高濃度層が形成することが無くなるため、ベース引き出し部分の抵抗を低減することができる。このようなエピタキシャル成長を行うには、成長ガスの流量を少なくすると共に成長圧力を下げ、更に成長温度を高くすることにより、結晶の面方位が（１００）面からなる単結晶シリコン基板と、主に（３１１）面や（１１１）面からなる多結晶シリコンの間で、面方位の違いによる成長開始時間と成長速度の違いが大きくなるため、シリコン基板上のみに単結晶層を形成することが可能となる。例えば図６に示すように、成長ガスとしてジシランガスとゲルマンガスを用い、成長温度を５５０℃とすることによりゲルマニウム組成比が１５％の単結晶層を約５０ｎｍ堆積しても、ｐ型多結晶シリコンの下部には多結晶シリコン・ゲルマニウムは堆積しない。
【００５９】
ベースコレクタ間のエネルギー障壁の形成を抑制するためには低濃度コレクタ層中にもゲルマニウムを添加し、さらに、ゲルマニウム組成比を基板から表面に向かって増加させれば良い。例えば、図１９におけるステップｆにおいて、ジシランガスを２ミリリットル／ｍｉｎと一定にした状態でゲルマンガスを０から４ミリリットル／ｍｉｎと増加させることにより、図２０に示した深さがＤ２からＤ３までの領域におけるゲルマニウム組成比が、シリコン基板側から表面に向かって０から１５％へと連続的に変化する。その結果、低濃度ｎ型単結晶シリコン層１３と低濃度ｎ型単結晶シリコン・ゲルマニウム層２２においてバンドギャップが連続的に変化するため、コレクタ層中における伝導帯にエネルギー障壁が生じることがない。また、低濃度シリコン・ゲルマニウム層におけるドーピング濃度は、トランジスタのコレクタ・ベース耐圧の低下やコレクタ・ベース間容量の増加を防ぐために約５×１０17ｃｍ-3以下とすれば好適である。
【００６０】
続いて、低濃度ｎ型単結晶シリコン・ゲルマニウム層２２上に真性ベースとなるｐ型単結晶シリコン・ゲルマニウム層２３を形成する。ここで、図２０の深さがＤ１からＤ２までの領域に示すように、ベース層中でのゲルマニウム組成比は基板側から表面側にかけて減少させたプロファイルとすると好適である。この結果、ベース層中での伝導帯はエミッタ側からコレクタ側にかけて傾斜を持つことになるので、エミッタから注入された電子がベース層中で加速されると同時に、アーリー電圧を高くすることが可能となり、トランジスタの高速動作とこのトランジスタを用いた回路の高性能化を図ることができる。また、ｐ型単結晶シリコン・ゲルマニウム層２３の成長と同時に、ベース引き出し電極となるｐ型多結晶シリコン１９のひさしの底面より多結晶ｐ型シリコン・ゲルマニウム２４が成長する条件でエピタキシャル成長を行うことにより、真性ベースとベース引き出し電極が自動的に接続できる。
【００６１】
次いで、エミッタとなるｎ型単結晶シリコン層２５をｐ型単結晶シリコン・ゲルマニウム層２３上に形成する。ｎ型ドーパントとしてリンをドーピングする場合、エミッタ抵抗が高くならないように１×１０19ｃｍ-3以上とすれば好適であり、１×１０20ｃｍ-3以上とすればより好適である。更に、エミッタ層のエピタキシャル成長は、開口部内の単結晶シリコン・ゲルマニウム層２３上のみに選択成長する必要はなく、全面にエピタキシャル成長を行うこともできる。その後、エミッタ電極となる高濃度ｎ型多結晶シリコン層３１層を形成し、不要な部分をエッチングすることにより、図１８（ｃ）に示した形状となる。
【００６２】
本参考例により、高濃度で薄い真性ベース層を形成できるため、バイポーラトランジスタの高速化・高性能化に有効である。例えばベースドーピング濃度を１×１０19ｃｍ-3とした場合、本参考例を用いて形成したバイポーラトランジスタでは、エピタキシャル成長後の高温の熱処理が必要なくなるため、１×１０19ｃｍ-3のベースドーピング濃度を維持したまま１５ｎｍ程度の厚さのベース幅が実現できる。従って、このトランジスタでは１５０ＧＨｚの遮断周波数が実現できる。また、ベース層の高いドーピング濃度が維持できることから、ベース抵抗が低減でき、選択成長によるコレクタ・ベース間容量の低減と共にバイポーラトランジスタの最大発信周波数を著しく向上することができる上に、トランジスタの雑音の低減が可能となる。
【００６３】
＜参考例７＞参考例７として本発明をバイポーラトランジスタのコレクタ・ベース・エミッタ層に適用したときの他の例を示す。図２１はトランジスタ中のゲルマニウム及びドーパントプロファイルを示す図である。参考例６との違いは、エミッタ・ベース接合付近でのエミッタ濃度が低くなっている点で、これにより、トンネル電流の発生を抑制できると同時に、エミッタ・ベース接合から離れたところは高濃度にドーピングされていることから、エミッタ抵抗を低減することができる。例えば、ｎ型ドーパントとしてリンをドーピングする場合、エミッタ・ベース接合のトンネル電流を低減するため、ｎ型単結晶シリコン層中のベース側のリンの濃度を１×１０19ｃｍ-3以下とすれば良く、また、エミッタ抵抗が高くならないように１×１０18ｃｍ-3以上とすれば好適である。また、エミッタ・ベース接合から離れた位置では、エミッタ抵抗を下げるために５×１０19ｃｍ-3以上、好ましくは１×１０20ｃｍ-3以上のドーピング濃度とすればよい。また、ドーピング濃度が多すぎると結晶性が悪くなるので、５×１０21ｃｍ-3以下とすることが好ましい。
【００６４】
本参考例により、参考例６で述べた効果に加え、エミッタ・ベース間の耐圧と向上することができる上に、エミッタ・ベース間容量を低減することが可能となる。従って、このバイポーラトランジスタを用いた回路の更なる高性能化が可能となる。
【００６５】
＜参考例８＞図２２は、本発明に係る半導体装置のさらに他の参考例を示す断面構造図であり、エピタキシャル成長を用いてｐＭＯＤＦＥＴを形成した例である。シリコン基板４１上に形成されたｐＭＯＤＦＥＴはｎウェル４４、バッファ層４７、単結晶シリコンと単結晶シリコンゲルマニウムからなる多層膜４８、４９、５０、５１、ゲート絶縁膜５２及びゲート電極５３、そしてソース５５ａ及びドレイン５５ｂによって構成されている。以下、図２２に示した構造の半導体装置の製造方法を図２３及び図２４を用いて説明する。
【００６６】
まず始めに、シリコン基板４１上にフィールド絶縁膜４２を形成する（図２３（ａ））。次いで、隣接する素子との境界に溝を形成し、溝の中に絶縁物を埋め込むことにより素子分離領域４３を形成する。この他に素子分離領域４３の溝に埋め込む物質としては、絶縁膜と多結晶シリコンの積層膜でも良い。以下の参考例でも、フィールド酸化膜４２及び素子分離領域４３に関しては同様である。次いで、全面に絶縁膜４５を形成する。この絶縁膜４５は、後ほど選択エピタキシャル成長のマスク材となるため、選択性の大きいシリコン酸化膜にすれば好適である。そして、ｐＭＯＤＦＥＴを形成する領域にｎ型ドーパントを選択的にイオン注入することによりｎウェル４４をそれぞれ形成する（図２３（ｂ））。
【００６７】
次いで、ｐＭＯＤＦＥＴの真性部分を形成するために絶縁膜４５とフィールド酸化膜４２に開口部を形成し、この開口部の側壁にシリコン窒化膜４６を選択的に形成する（図２３（ｃ））。シリコン基板４１上にシリコン窒化膜４６の開口部を形成すると、シリコン酸化膜と比較して選択性が弱くなるために、シリコン窒化膜上に多結晶シリコン又は多結晶シリコン・ゲルマニウムが堆積しやすくなる。しかし、ファセットの発生という点で見ると、選択性が弱くなるために、エピタキシャル成長を続けるとシリコン基板４１とシリコン窒化膜４６の境界で成長が進行するため、シリコン窒化膜に接して単結晶シリコン又は単結晶シリコン・ゲルマニウム層が成長する。シリコン窒化膜との境界では、表面エネルギーの低さと成長速度が遅いことからファセットが発生することもあるが、その大きさはシリコン酸化膜の開口部と比較して非常に小さくなる。以上のように、側壁にシリコン窒化膜４６を有するフィールド酸化膜４５の開口部内に単結晶シリコン・ゲルマニウムを選択エピタキシャル成長することによってファセットの発生が抑制されたバッファ層を形成することが可能となる。または、フィールド絶縁膜４５をシリコン窒化膜で形成してもよい。この場合は側壁にシリコン窒化膜を形成する必要はない。バッファ層４７ではシリコン基板４１側から表面に向けてゲルマニウム組成比を増加させる。これによって、バッファ層の内部のみに単結晶シリコンと単結晶シリコン・ゲルマニウム層との格子定数の違いによるひずみを緩和することによって、表面での結晶性は良好で、格子定数は単結晶シリコン・ゲルマニウム層の値となる仮想的な基板を形成する。例えば、ゲルマニウム組成比をシリコン基板４１側での５％から表面側で３０％まで均一に上昇させた場合、バッファ層の厚さを約１．５μｍとすれば、歪みが内部で完全に緩和した結晶面が得られる。また、均一ではなく、階段状にゲルマニウム組成比を増加させることにより、バッファ層の厚さを低減することができ、約１．０μｍで良好な結晶表面が得られる（図２４（ａ））。
【００６８】
次いで、バッファ層４７上に単結晶シリコンと単結晶シリコン・ゲルマニウムからなる多層膜４８、４９、５０、５１を、バッファ層４７の形成方法同様に選択エピタキシャル成長によって形成する（図２４（ｂ））。まず始めに、バッファ層４７の上にはｐ型ドーパントを含んだキャリア供給層４８を選択エピタキシャル成長により形成する。キャリア供給層４８では、ゲルマニウム組成比はバッファ層の表面側の値と等しくすればよく、ドーパントの濃度はチャネル層への拡散を抑制するために１×１０20ｃｍ-3以下であればよい。厚さもエピタキシャル成長の制御性が良い１ｎｍ以上とすれば好適である。次いで、キャリアを閉じこめるための障壁層となる単結晶シリコン・ゲルマニウムからなるスペーサー層４９を形成する。このスペーサー層ではゲルマニウム組成比はバッファ層４７の表面側の値と等しくすればよく、厚さは、エピタキシャル成長の制御性が良い１ｎｍからチャネル層へキャリアが供給される５０ｎｍの範囲とすればよい。チャネル層５０はスペーサー層４９よりもゲルマニウム組成比を高くすることにより圧縮歪みを受けた状態とする。例えば、スペーサー層４９のゲルマニウム組成比３０％に対して、チャネル層のゲルマニウム組成比を５０％とすることによってチャネル層は圧縮歪みを受け、価電子帯のバンドが変化する。その結果、チャネル層における価電子帯の正孔に対するエネルギーが下がり、量子井戸構造となるため、キャリア供給層４８から供給されたキャリアがこの井戸層にたまり、二次元正孔ガスが形成される。チャネル層の厚さは、エピタキシャル成長の制御性が良い１ｎｍ以上とすればよい。チャネル層の上にはキャリアの障壁層となる上に、シリコン・ゲルマニウム層の保護をする単結晶シリコンからなるキャップ層５１を形成する。キャップ層の厚さは、ゲート電極からの制御を行うために、エピタキシャル成長の制御性が良い１ｎｍからゲート電極でチャネル層のキャリアの制御ができる５０ｎｍであれば好適である。ここで、チャネル中のキャリアが不純物に散乱されると移動度が低下してしまうため、チャネル層５０中では、ドーパントの濃度を出来る限り低くする必要がある。好ましくは５×１０16ｃｍ-3以下とし、また１．４５×１０10ｃｍ-3以上とするのがよい。また、これらの多層膜中に欠陥が発生したり、界面に汚染物が残留していると、欠陥に伴って生じたエネルギー準位や界面準位によりキャリアが散乱され、移動度が低下したり、リーク電流が発生するという問題がある。従って、ＭＯＤＦＥＴの高性能化を行うには、多層膜の結晶性向上や界面準位の低減が必要となる。このため、図２５に多層膜の成長シーケンスを示すように、ドーピングされたキャリア供給層４８を成長室１で形成した後（ステップｆ）、基板を成長室２に搬送し（ステップｈ）、成長室２でスペーサー層４９、チャネル層５０、キャップ層５１を形成することにより、キャリア供給層以外でのドーパント濃度の低減と、水素雰囲気中での搬送による界面の汚染物低減が可能となる。また、図２２に示した参考例では、キャリア供給層４８がチャネル層５０とバッファ層４７の間にあるが、キャリア供給層４８はチャネル層５０よりも表面側にあってもよい。その場合はチャネル層、スペーサー層を成長室１で形成し、水素雰囲気中で成長室２に搬送し、キャリア供給層、キャップ層を成長室２で形成する。また、これらの多層膜を形成する際には、成長室２におけるドーパント濃度が十分に低くなっていることが前提となっている。
【００６９】
全面にゲート絶縁膜５２及びゲート電極５３を堆積し、ゲートと電極５３を異方性エッチングし、ゲート電極の側壁にゲート・ソース及びゲート・ドレイン分離絶縁膜５４を形成する（図２４（ｃ））。最後に選択的にｐ型ドーパントをイオン注入することによりソース５５ａ及びドレイン５５ｂを形成すると図１５に示した構造が得られる。
【００７０】
本参考例により、ｐＭＯＤＦＥＴにおいて、チャネル層のドーパント濃度を小さくできることから、不純物散乱を抑制し、高速動作と雑音特性の改善が可能となる。また、ｐＭＯＤＦＥＴはチャネル層において不純物や界面準位と散乱することがないため、回路の低雑音化が可能となる。従って、高速、低容量、低雑音の回路が実現可能となり、この回路を用いたシステムの高速化及び高性能化に有効である。
【００７１】
＜参考例９＞図２６は、本発明に係る半導体装置のさらに他の参考例を示すｎＭＯＤＦＥＴの断面構造図である。参考例８で説明したｐＭＯＤＦＥＴ同様、シリコン基板６１上に形成されたｎＭＯＤＦＥＴはｐウェル６４を形成した後、フィールド絶縁膜６２の開口部のみに選択的にバッファ層６６及び単結晶シリコンと単結晶シリコンゲルマニウムからなる多層膜６７、６８、６９、７０、７１を形成する。選択エピタキシャル成長条件は、参考例８と同様である。バッファ層６６の上には、キャリアを閉じこめるために、バッファ層の表面と同じゲルマニウム組成比を持った単結晶シリコン・ゲルマニウムからなるスペーサー層６７を形成する。このスペーサー層ではゲルマニウム組成比はバッファ層６６の表面側の値と等しくすればよく、厚さは、エピタキシャル成長の制御性が良い１ｎｍとすればよい。ついで、チャネル層となる単結晶シリコン層６８を形成する。バッファ層６６により、シリコン・ゲルマニウムの格子定数の仮想基板上にエピタキシャル成長を行っているため、単結晶シリコンからなるチャネル層６８は引っ張り歪みを受けた状態で成長する。例えば、ゲルマニウム組成比３０％のスペーサー層６６上に成長することによってチャネル層６８は引っ張り歪みを受け、伝導帯のバンドが変化する。その結果、チャネル層における伝導帯の電子に対するエネルギーが下がり、量子井戸構造となるため、キャリアがこの井戸層にたまり、二次元電子ガスが形成される。チャネル層６８の厚さは、エピタキシャル成長の制御性が良い１ｎｍ以上とすればよい。キャリア障壁層とするため、バッファ層の表面と同じゲルマニウム組成比を持った単結晶シリコン・ゲルマニウムからなる第２のスペーサー層６９を形成した後、ｎ型ドーパントを含んだキャリア供給層７０を形成する。キャリア供給層７０では、ゲルマニウム組成比はバッファ層の表面側の値と等しくすればよく、ドーパントの濃度はチャネル層への拡散を抑制するために１×１０20ｃｍ-3以下であればよい。厚さもエピタキシャル成長の制御性が良い１ｎｍ以上とすれば好適である。多層膜の最表面には、キャリアの障壁層となる上に、シリコン・ゲルマニウム層の保護をする単結晶シリコンからなるキャップ層７１を形成する。キャップ層の厚さは、ゲート電極からの制御を行うために、エピタキシャル成長の制御性が良い１ｎｍからゲート電極でチャネル層のキャリアの制御ができる５０ｎｍであれば好適である。本参考例では、成長室１で第２のスペーサー層６９までを形成し、水素雰囲気中で成長室２に搬送し、キャリア供給層７０以下を成長室２で形成する。また、図２６に示した参考例では、キャリア供給層７０がチャネル層６８よりも表面側にあるが、キャリア供給層７０はチャネル層６８とバッファ層６６の間にあってもよい。
【００７２】
単結晶シリコンと単結晶シリコン・ゲルマニウムからなる多層膜を形成した後、ゲート絶縁膜７２及びゲート電極７３を形成し、そしてソース７５ａ及びドレイン７５ｂの部分にｎ型ドーパントをイオン注入することによりｎＭＯＤＦＥＴが形成される。
【００７３】
本参考例によれば、参考例８と同様に、ｎＭＯＤＦＥＴにおいて、チャネル層のドーパント濃度を小さくできることから、不純物散乱を抑制し、高速動作と雑音特性の改善が可能となる。また、ｎＭＯＤＦＥＴはチャネル層において不純物や界面準位と散乱することがないため、回路の低雑音化が可能となる。従って、高速、低容量、低雑音の回路が実現可能となり、この回路を用いたシステムの高速化及び高性能化に有効である。
【００７４】
＜参考例１０＞図２７は、本発明に係る半導体装置のさらに他の参考例を示すｃＭＯＤＦＥＴの断面構造図である。シリコン基板８１上にｐウェル８５及びｎウェル８４をそれぞれ形成し、フィールド絶縁膜８２を開口し、その側壁にシリコン窒化膜８６を形成する。ｎＭＯＤＦＥＴ及びｐＭＯＤＦＥＴのそれぞれの開口部に同時に単結晶シリコン・ゲルマニウムからなるバッファ層８７を選択的に形成し、その上に単結晶シリコン及び単結晶シリコン・ゲルマニウムからなる多層膜８８、８９、９０、９１、９２、９３、９４を選択的に形成する。選択エピタキシャル成長条件は、参考例８と同様である。バッファ層８７の上には、キャリアを閉じこめるために、バッファ層の表面と同じゲルマニウム組成比を持った単結晶シリコン・ゲルマニウムからなるスペーサー層８８を形成する。このスペーサー層ではゲルマニウム組成比はバッファ層８７の表面側の値と等しくすればよく、厚さは、エピタキシャル成長の制御性が良い１ｎｍ以上とすればよい。次いで、ｎ型ドーパントを含んだキャリア供給層８９を形成する。キャリア供給層８９では、ゲルマニウム組成比はバッファ層の表面側の値と等しくすればよく、ドーパントの濃度はチャネル層への拡散を抑制するために１×１０20ｃｍ-3以下であればよい。厚さもエピタキシャル成長の制御性が良い１ｎｍ以上とすれば好適である。キャリア障壁層とするため、バッファ層の表面と同じゲルマニウム組成比を持った単結晶シリコン・ゲルマニウムからなる第２のスペーサー層９０を形成した後、ｎチャネル層となる単結晶シリコン層９１を形成する。バッファ層８７により、シリコン・ゲルマニウムの格子定数の仮想基板上にエピタキシャル成長を行っているため、単結晶シリコンからなるｎチャネル層９１は引っ張り歪みを受けた状態で成長する。例えば、ゲルマニウム組成比３０％のスペーサー層９０上に成長することによってｎチャネル層は引っ張り歪みを受け、伝導帯のバンドが変化する。その結果、ｎチャネル層における伝導帯の電子に対するエネルギーが下がり、量子井戸構造となるため、ｎ型キャリアがこの井戸層にたまり、トランジスタ動作に寄与する。ｎチャネル層の厚さは、エピタキシャル成長の制御性が良い１ｎｍ以上とすればよい。ｎチャネル上にはバッファ層８７よりもゲルマニウム組成比が高い単結晶シリコン・ゲルマニウムからなるｐチャネル層９２を形成する。ゲルマニウム組成比を高くしたことにより、ｐチャネル層９２は圧縮歪みを受け、荷電子帯の正孔に対するエネルギーが下がるため、ｐ型キャリアがこの井戸層にたまり、ｐチャネルとして動作する。ｐチャネル層９２の上に、ｐ型キャリアの障壁層となる単結晶シリコン・ゲルマニウムからなる第３のスペーサー層９３を形成し、最表面にはシリコン・ゲルマニウム層の保護をする単結晶シリコンからなるキャップ層９４を形成する。キャップ層の厚さは、ゲート電極からの制御を行うために、エピタキシャル成長の制御性が良い１ｎｍからゲート電極でチャネル層のキャリアの制御ができる５０ｎｍであれば好適である。
【００７５】
本参考例では、成長室１でキャリア供給層８９までを形成し、水素雰囲気中で成長室２に搬送し、第２のスペーサー層９０以下を成長室２で形成した。
【００７６】
単結晶シリコンと単結晶シリコン・ゲルマニウムからなる多層膜を形成した後、ｃＭＯＤＦＥＴの各部分にゲート絶縁膜９５及びゲート電極９６を形成し、ｎＭＯＤＦＥＴとなる領域に選択的にｎ型ドーパントをイオン注入することによりｎ型ソース９９ａ及びｎ型ドレイン９９ｂを形成する。同様に、ｐＭＯＤＦＥＴとなる領域に選択的にｐ型ドーパントをイオン注入することによりｐ型ソース９８ａ及びｐ型ドレイン９８ｂを形成する。ｎＭＯＤＦＥＴ及びｐＭＯＤＦＥＴはバッファ層８７と単結晶シリコンと単結晶シリコンゲルマニウムからなる多層膜の形成を含めて、それぞれ工程をほぼ共通化することが可能となる。これにより、高速なｃＭＯＤＦＥＴからなる回路を低コストで作製することができる。こういった構成を適用できるシステムとして、移動体通信用高周波ＩＣや高速プロセッサＩＣ等があげられる。
【００７７】
以上、本発明の好適な参考例について説明したが、本発明は前記参考例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。例えば、参考例ではｐ型単結晶シリコン・ゲルマニウム層とｎ型単結晶シリコン・ゲルマニウム層からなる多層膜の場合について説明したが、単結晶シリコン・ゲルマニウム・カーボン層を用いてよいことは言うまでもない。
【００７８】
【発明の効果】
本発明によれば、多層膜における不純物濃度を高精度に、再現性良く制御できることから、高濃度で非常に薄い接合が有する半導体装置を提供することができる。また、これらをバイポーラトランジスタに適用した場合、トランジスタの高速動作と雑音の低減が可能となる。
【００７９】
また、導電型の異なる高濃度にドーピングされた単結晶層と不純物をドーピングしない層からなる多層膜を有する場合、不純物をドーピングしない層における不純物濃度を低減できる。これをバイポーラトランジスタに適用した場合、トランジスタの接合容量の低減や耐圧の向上が可能となり、このトランジスタを用いた回路の高性能化が可能となる。更にこれをＭＯＤＦＥＴに適用することにより、ＭＯＤＦＥＴの高速化と雑音の低減が可能となる。
【図面の簡単な説明】
【図１】 本発明に係る半導体装置の製造方法の第１の参考例の成長シーケンスを示す図である。
【図２】 本発明の一参考例の半導体製造装置の構成図である。
【図３】 水素を用いたクリーニングにおけるクリーニング温度とクリーニング完了時間との関係を示す特性線図である。
【図４】 図１に示した成長シーケンスにより製造した半導体装置の断面構造図である。
【図５】 ジシランを用いた単結晶シリコン・ゲルマニウムの成長におけるゲルマン流量とゲルマニウム組成比の関係を示す特性線図である。
【図６】 ジシランを用いた単結晶シリコン・ゲルマニウムの選択成長において、各種材料上には堆積させずにシリコン基板上に形成できる最大の膜厚とゲルマニウム組成比の関係を示す特性線図である。
【図７】 ジシランを用いた単結晶シリコン・ゲルマニウムの成長における、ジボラン流量とボロン濃度の関係を示す特性線図である。
【図８】 本発明に係る半導体装置の製造方法の第２の参考例の成長シーケンスを示す図である。
【図９】 モノシランを用いた単結晶シリコン・ゲルマニウムの成長における、ゲルマン流量とゲルマニウム組成比の関係を示す特性線図である。
【図１０】 モノシランを用いた単結晶シリコン・ゲルマニウムの選択成長において、各種材料上には堆積させずにシリコン基板上に形成できる最大の膜厚とゲルマニウム組成比の関係を示す特性線図である。
【図１１】 本発明の一参考例の半導体製造装置の構成図である。
【図１２】 本発明に係る半導体装置の製造方法の第３の参考例の成長シーケンスを示す図である。
【図１３】 本発明に係る半導体装置の製造方法の第４の参考例の成長シーケンスを示す図である。
【図１４】 本発明に係る半導体装置の製造方法の第５の実施例の成長シーケンスを示す図である。
【図１５】 本発明の一実施例の半導体製造装置の構成図である。
【図１６】 本発明に係る半導体装置の一参考例を示す断面構造図である。
【図１７】 図１６に示した半導体装置の製造工程を示す部分拡大断面図である。
【図１８】 図１６に示した半導体装置の製造工程を示す部分拡大断面図である。
【図１９】 図１６に示した半導体装置の製造方法の成長シーケンスを示す図である。
【図２０】 図１６に示した半導体装置における不純物濃度とゲルマニウム組成比の深さ方向の分布を示す特性線図である。
【図２１】 本発明に係る半導体装置の他の参考例における不純物濃度とゲルマニウム組成比の深さ方向の分布を示す特性線図である。
【図２２】 本発明に係る半導体装置のさらに他の参考例を示す断面図である。
【図２３】 図２２に示した半導体装置の製造工程を示す拡大断面図である。
【図２４】 図２２に示した半導体装置の製造工程を示す拡大断面図である。
【図２５】 図２２に示した半導体装置の製造方法の成長シーケンスを示す図である。
【図２６】 本発明に係る半導体装置のさらに他の参考例を示す断面図である。
【図２７】 本発明に係る半導体装置のさらに他の参考例を示す断面図である。
【図２８】 従来の半導体装置の製造方法の成長シーケンスを示す図である。
【図２９】 従来の半導体装置を示す断面図である。
【図３０】 図２９で示した半導体装置における熱処理前の不純物濃度とゲルマニウム組成比の深さ方向の分布を示す特性線図である。
【図３１】 図２９で示した半導体装置における熱処理後の不純物濃度とゲルマニウム組成比の深さ方向の分布を示す特性線図である。
Claims (1)
- 基板上に設けられた絶縁膜の開口部内に、導電型の異なる複数の半導体層を形成する半導体装置の製造方法であって、成長室内で、上記開口部内に第１導電型の第１の半導体層を形成し、上記成長室から上記基板を水素雰囲気中に搬出し、上記成長室内の堆積物を除去し、上記成長室内で、上記第１の半導体層上に、第１導電型と反対導電型である第２導電型の第２の半導体層を形成することを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001265362A JP3660897B2 (ja) | 2001-09-03 | 2001-09-03 | 半導体装置の製造方法 |
| US10/150,943 US6905972B2 (en) | 2001-09-03 | 2002-05-21 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001265362A JP3660897B2 (ja) | 2001-09-03 | 2001-09-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003077844A JP2003077844A (ja) | 2003-03-14 |
| JP3660897B2 true JP3660897B2 (ja) | 2005-06-15 |
Family
ID=19091836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001265362A Expired - Lifetime JP3660897B2 (ja) | 2001-09-03 | 2001-09-03 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6905972B2 (ja) |
| JP (1) | JP3660897B2 (ja) |
Families Citing this family (52)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040115878A1 (en) * | 2002-12-13 | 2004-06-17 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for manufacturing a silicon germanium based device with crystal defect prevention |
| WO2004081986A2 (en) | 2003-03-12 | 2004-09-23 | Asm America Inc. | Method to planarize and reduce defect density of silicon germanium |
| US7238595B2 (en) * | 2003-03-13 | 2007-07-03 | Asm America, Inc. | Epitaxial semiconductor deposition methods and structures |
| KR20050107510A (ko) * | 2003-03-13 | 2005-11-11 | 에이에스엠 아메리카, 인코포레이티드 | 에피텍셜 반도체 증착 방법 및 구조 |
| US7682947B2 (en) * | 2003-03-13 | 2010-03-23 | Asm America, Inc. | Epitaxial semiconductor deposition methods and structures |
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| DE102004024207B4 (de) * | 2004-05-10 | 2016-03-24 | Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik | Verfahren und Vorrichtung zur Niedertemperaturepitaxie auf einer Vielzahl von Halbleitersubstraten |
| JP4661088B2 (ja) * | 2004-06-01 | 2011-03-30 | 住友化学株式会社 | ｐｎ接合を有する化合物半導体基板の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
2001
- 2001-09-03 JP JP2001265362A patent/JP3660897B2/ja not_active Expired - Lifetime
-
2002
- 2002-05-21 US US10/150,943 patent/US6905972B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6905972B2 (en) | 2005-06-14 |
| US20030045063A1 (en) | 2003-03-06 |
| JP2003077844A (ja) | 2003-03-14 |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080325 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090325 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090325 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100325 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110325 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110325 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110325 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120325 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140325 Year of fee payment: 9 |
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