JP5618430B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を含む半導体装置およびその製造方法に関する。
従来の裏面にホール（正孔）注入領域を有するＩＧＢＴは、例えば非特許文献１に記載されている。基板の表面側に通常のＩＧＢＴを形成した後、裏面に高濃度ｐ型ドーピング層と高濃度ｎ型ドーピング層を設け、高濃度ｐｎ接合を形成することでトンネル電流を発生させる。この際、トンネル電流の中の正孔が低濃度ｎ型ドリフト層に拡散することから、伝導度変調により低濃度ｎ型層の抵抗が低減し、ＩＧＢＴの電流が増大する。
Hua Ye, Pradeep Haldar, "A MOS Gated Power Semiconductor Switch Using Band-to-Band Tunneling and Avalanche Injection Mechanism", IEEE Transactions on Electron Devices, Vol. 55, No. 6 (2008), pp.1524-1528.
前述した裏面にホール供給層を有する従来のＩＧＢＴの、真性部分における断面構造を図５に示す。低濃度ｎ型単結晶シリコン基板１０１の表面にｐ型エミッタ１０２、ゲート絶縁膜１０４、ゲート１０５、ゲート側壁絶縁膜１０６、ゲート電極１１１、高濃度ｎ型領域１０３が形成されており、裏面には高濃度ｐ型層１０８と高濃度ｎ型層１０９が接したトンネル接合が形成されている。符号１０７はｎ型バッファ層を示す。一般的にＩＧＢＴは印加電圧を高めるとともにホール注入が指数関数的に増加するためオン電流の立上りが悪いが、非特許文献１においては、高濃度ｎ型層１０９に接続された電極１１２に正の電圧を印加すると、高濃度ｐ型層１０８の価電子帯と高濃度ｎ型層１０９の伝導帯の間でバンド間トンネルが発生し、電流が流れ、オン電流の立上りが改善されることが期待された。そこで、この構造のＩＧＢＴを試作して特性を評価した。図６Ａに電圧電流特性を示す。この図から、オン電流の立上りは改善されるものの、特性がばらつき、安定したＩＧＢＴの動作が得られないという問題のあることが分かった。
本発明の目的は、トンネル電流を用いたホール供給構造を有する場合であっても、安定した動作が得られる半導体装置やその製造方法を提供することにある。
前述した課題を解決するための一実施形態として、第１のｎ型領域と、前記第１のｎ型領域の第１領域上に設けられた第１のｐ型領域と、前記第１のｐ型領域上に前記第１のｎ型領域とは隔てて設けられた第２のｎ型領域と、前記ｐ型領域上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記第１のｎ型領域の前記第１領域とは異なる第２領域上に形成された第２のｐ型領域と、前記第２のｐ型領域上に設けられた第３のｎ型領域を有し、前記第２のｐ型領域と前記第３のｎ型領域とでトンネル接合が形成され、前記第２のｐ型領域と前記第３のｎ型領域が異なる電極にそれぞれ接続されていることを特徴とする半導体装置とする。
また、第１のｎ型領域の第１領域上に第１のｐ型領域を形成する第１工程と、前記第１のｐ型領域上に前記第１のｎ型領域とは隔てて第２のｎ型領域を形成する第２工程と、前記ｐ型領域上にゲート絶縁膜を形成する第３工程と、前記ゲート絶縁膜上にゲート電極を形成する第４工程と、前記第１のｎ型領域の前記第１領域とは異なる第２領域上に第２のｐ型領域を形成する第５工程と、前記第２のｐ型領域上に第３のｎ型領域を形成して前記第２のｐ型領域と前記第３のｎ型領域とでトンネル接合を形成する第５工程と、前記第２のｐ型領域と前記第３のｎ型領域にそれぞれ異なる電極を接続する第６工程とを有することを特徴とする半導体装置の製造方法とする。
本発明によれば、第２のｐ型領域（高濃度ｐ型層）と第３のｎ型領域（高濃度ｎ型層）にそれぞれ接続される異なった電極を形成することにより、トンネル電流が流れたときの電圧降下による変動等が低減され、トンネル電流を用いたホール供給構造を有する場合であっても、安定した動作が得られる半導体装置やその製造方法を提供することができる。
トンネル電流を用いたホール供給構造を有するＩＧＢＴにおいて、動作が安定しない理由を検討した。本ＩＧＢＴでは、高濃度ｐｎ接合に直接電圧を印加しているのは電極１１２のみであり、高濃度ｐ型層１０８の電位は表面のエミッタ電極１１０から低濃度ｎ型層（基板）１０１、ｎ型バッファ層１０７を介して与えられている。そのため、発生した電流による電圧降下の影響で電位が定まらず、高濃度ｐｎ接合のエネルギー差が変動することが、安定動作しない原因であることが分かった。
また、トンネル電流は高濃度ｐ型層１０８のキャリア濃度や膜厚によって大きく影響を受けるため、高濃度ｐ型層の不均一性によって、特性が大きく変動することが分かった。
本発明は上記新たな知見に基づいて生まれたものである。
また、トンネル電流は高濃度ｐ型層１０８のキャリア濃度や膜厚によって大きく影響を受けるため、高濃度ｐ型層の不均一性によって、特性が大きく変動することが分かった。
本発明は上記新たな知見に基づいて生まれたものである。
本発明に係るＩＧＢＴの好適な実施の形態は、低濃度ｎ型シリコン基板の表面側にエミッタ領域とゲート領域を形成し、基板の裏面側にコレクタ領域と高濃度ｐｎ接合を有するホール供給領域を形成し、コレクタ電極とは異なる電極をホール供給領域に接続したものである。
このようにコレクタ領域とホール供給領域にそれぞれ電極を接続することで、高濃度ｐｎ接合のエネルギー差を電圧によって制御することが可能となり、正孔電流を増大させることでオン抵抗を低減した上に、トンネル電流が流れたときの電圧降下による変動や高濃度ｐ型層のキャリア濃度や膜厚のばらつきに起因した特性変動を低減することが可能となる。
さらに高濃度ｐｎ接合のエネルギー障壁を変化させることにより、ＩＧＢＴの正孔電流を制御することが可能となり、サイリスタやバイポーラトランジスタなどの寄生素子の動作を抑制することができる。
また、ＩＧＢＴのオフ動作時に残留した正孔を電極から引き出すことができるため、ターンオフ特性が良好になる。従って、本発明に係るＩＧＢＴは、オン抵抗の低減と高速動作の両立が可能となる。
次に、本発明に係る半導体装置とその製造方法について実施例により、以下詳細に説明する。
＜実施例１＞
本発明の第1の実施例について、図１、図２Ａ〜図２Ｃ、図６Ａ、図６Ｂを用いて説明する。図１は、本実施例係る半導体装置の真性部分の断面構造図である。図２Ａ〜図２Ｃは、本実施例の製造方法を工程順に示した断面構造図である。
次に、本発明に係る半導体装置とその製造方法について実施例により、以下詳細に説明する。
＜実施例１＞
本発明の第1の実施例について、図１、図２Ａ〜図２Ｃ、図６Ａ、図６Ｂを用いて説明する。図１は、本実施例係る半導体装置の真性部分の断面構造図である。図２Ａ〜図２Ｃは、本実施例の製造方法を工程順に示した断面構造図である。
半導体基板（ここでは低濃度ｎ型Ｓｉ基板を使用）１の表面側に設けられたｐ型エミッタ２およびゲート５は従来のＩＧＢＴと同様に形成する。符号３はｎ型領域、符号４はゲート絶縁膜、符号６はゲート側壁絶縁膜、符号１３はエミッタ電極、符号１４はゲート電極を示す。ここでは基板１表面にチャネルを形成する構造を例に示しているが、基板１の一部をエッチングして溝を形成し、溝の側壁にゲート絶縁膜を形成する埋め込みゲート構造であっても良い。表面構造を形成した後、ＩＧＢＴのスイッチング時間を低減するため、裏面から研磨することで基板の厚さを２００ミクロン以下に薄くする（図２Ａ）。なお、図示していないが、基板１裏面の研磨を行なう際は、基板１表面は保護膜で保護されている。
次に、基板裏面研磨後のダメージ層を除去した後、基板裏面に高濃度ｐｎ接合を形成する。まず始めに、基板洗浄をおこない、基板表面の汚染物や自然酸化膜をあらかじめ除去する。例えば、アンモニア、過酸化水素、水の混合液を加熱したもので基板を洗浄することにより、基板表面の重金属や有機物による汚染に加え、基板表面に付着したパーティクルを除去することができる。次いで、アンモニア、過酸化水素、水の混合液による洗浄中に基板表面に形成された酸化膜をフッ酸水溶液によって除去し、その直後に純水で洗浄することにより、シリコン基板表面は水素原子で覆われた状態となる。この状態では、基板の最表面に存在するシリコン原子は水素と結合しているため、基板洗浄を行ってから成長を開始するまでの間に表面に自然酸化膜が形成されにくくなる。この洗浄による基板表面の水素終端処理に加え、さらに表面に自然酸化膜が形成されるのを防ぐためには、基板の洗浄を行った後、基板表面が再び酸化されたり汚染物が付着するのを防ぐため、シリコン基板を清浄な窒素中にて搬送すれば好適である。以下の実施例に関しても、エピタキシャル成長前に行う基板の洗浄と搬送方法に関しては同様である。
次いで、洗浄を行った基板１をエピタキシャル装置のロードロック室内に設置し、ロードロック室の真空排気を開始する。ロードロック室の真空排気が完了した後、シリコン基板１を、搬送室を経由してｐ型ドープを行う第1の成長室に搬送する。基板表面に汚染物が付着するのを防ぐため、搬送室及び第1の成長室は高真空状態もしくは超高真空状態であることが望ましく、例えば圧力が１×１０−５Ｐａ程度以下であると好適である。後に述べるｎ型ドープを行う第２の成長室に関しても、真空度に関しては同様である。また、これらの成長室内で形成した単結晶層中に酸素や炭素が取り込まれることによる結晶欠陥の発生を防ぐため、搬送室や第１の成長室および第２の成長室に酸素や水分、または有機系の汚染物を含んだガスの混入を防ぐ必要がある。このことから、シリコン基板１の搬送を開始するのはロードロック室の圧力が１×１０―５Ｐａ程度以下になってから行うことが望ましい。シリコン基板１表面を水素終端処理しても、搬送中における表面の酸化膜形成や汚染物の付着を完全に防ぐことはできないため、エピタキシャル成長前にシリコン基板１表面のクリーニングを行う。クリーニング方法としては、例えば真空中でシリコン基板１を加熱することによって基板表面の自然酸化膜を式(１)の反応によって除去することが可能となる。
Ｓｉ＋ＳｉＯ２→２ＳｉＯ↑ （１）
または、第１の成長室内に清浄な水素を供給した状態でシリコン基板１を加熱することによっても基板表面のクリーニングを行うことが可能である。前に述べた真空中での加熱によるクリーニングでは、基板温度が５００℃程度以上になると基板表面を終端していた水素は脱離し、基板表面のむき出しになったシリコン原子と成長室内の雰囲気中に含まれる水分や酸素が反応し、基板表面が再酸化されてしまう。そして、この酸化膜が再び還元されることにより、クリーニングと共に基板表面の凹凸が増大し、その後行うエピタキシャル成長の均一性や結晶性を悪化させるという問題がある。また、同時に成長室内の雰囲気中に含まれる炭酸ガスや有機系のガスが表面に付着することから、炭素汚染によるエピタキシャル成長層の結晶性の悪化も発生する。一方、水素を基板表面に供給した状態でシリコン基板を加熱した場合、５００℃以上の温度で水素が基板表面から脱離してしまっても、常に清浄な水素ガスが供給されているため、基板表面のシリコンと水素が結合と脱離を繰り返す。その結果、表面のシリコンは再酸化されにくくなり、クリーニング中に表面の凹凸が発生することもなく、清浄な表面状態を得ることが可能となる。
または、第１の成長室内に清浄な水素を供給した状態でシリコン基板１を加熱することによっても基板表面のクリーニングを行うことが可能である。前に述べた真空中での加熱によるクリーニングでは、基板温度が５００℃程度以上になると基板表面を終端していた水素は脱離し、基板表面のむき出しになったシリコン原子と成長室内の雰囲気中に含まれる水分や酸素が反応し、基板表面が再酸化されてしまう。そして、この酸化膜が再び還元されることにより、クリーニングと共に基板表面の凹凸が増大し、その後行うエピタキシャル成長の均一性や結晶性を悪化させるという問題がある。また、同時に成長室内の雰囲気中に含まれる炭酸ガスや有機系のガスが表面に付着することから、炭素汚染によるエピタキシャル成長層の結晶性の悪化も発生する。一方、水素を基板表面に供給した状態でシリコン基板を加熱した場合、５００℃以上の温度で水素が基板表面から脱離してしまっても、常に清浄な水素ガスが供給されているため、基板表面のシリコンと水素が結合と脱離を繰り返す。その結果、表面のシリコンは再酸化されにくくなり、クリーニング中に表面の凹凸が発生することもなく、清浄な表面状態を得ることが可能となる。
水素雰囲気中でクリーニングを行うため、まず始めに第１の成長室に水素ガスを供給する。このとき、水素ガスを供給する前に基板表面から水素が脱離するのを防ぐため、基板温度を水素の脱離する５００℃より低くすれば好適である。また、水素ガスの流量は制御性良くガスが供給できるように１０ｍｌ／ｍｉｎ以上とし、排気されたガスを安全に処理するためには１００ l／ｍｉｎ以下とすれば好適である。このとき、第１の成長室内の水素ガスの分圧の下限は、基板表面に均一にガスが供給されるように１０Ｐａとし、上限は装置の安全性を保つために大気圧とすればよい。水素ガスが供給された後、シリコン基板をクリーニング温度まで加熱する。このときの加熱方法としては、加熱に際してのシリコン基板への汚染や基板内での極端な温度の違いなどがなければ、どのような機構や構造でも良い。例えばワークコイルに高周波を印加して加熱する誘導加熱や、抵抗ヒータによる加熱などが適用できるほか、特に短時間での温度制御が可能な方法として、ランプからの輻射を利用した加熱方法を用いることができる。この加熱方法はクリーニングに限らず、後述する単結晶の成長に際しての加熱に関しても同様である。
クリーニング温度までシリコン基板を加熱した後、所定の時間基板を加熱することにより表面の自然酸化膜や汚染物が除去できるが、例えばクリーニング温度は、クリーニングの効果が得られる温度として６００℃以上であれば良く、エピタキシャル成長の前に形成されている表面構造へ与える影響を低減するため、クリーニング温度は９００℃以下にする必要がある。また、基板表面の自然酸化膜や汚染物質の除去効率はクリーニング温度によって変化し、温度が高いほど短時間で効果が得られるため、必要以上に熱処理を行わない条件で加熱を行うことが望ましい。クリーニング温度が７００℃の場合、クリーニングの効果が小さいため、クリーニング時間を３０分とする必要があるのに対し、クリーニング時間を９００℃とした場合、クリーニング時間は２分以上であればよい。表面構造への影響として、例えば基板中のドーパントの拡散による特性変動を考えると、ドーパントの拡散を押さえるためには、クリーニング温度を約８００℃以下とする事が望ましく、この時のクリーニング時間は１０分とすればよい。
また、クリーニング温度の低温化を可能とする方法として、原子状水素を用いたクリーニングを行うこともできる。この方法では、基板表面に活性な水素原子を照射することにより、基板温度を上げなくても酸素の還元反応を生じさせることが可能となり、室温においてもクリーニング効果は得られる。原子状水素の発生方法としては、高温に加熱したタングステンなどのフィラメントに水素ガスを照射することにより熱的に水素分子を解離させる方法や、水素ガス中でプラズマを発生させて電気的に水素分子を解離させる方法や、紫外線などの照射による原子状水素の発生などが可能である。但しこの場合、フィラメントやプラズマを発生する電極周辺からの金属汚染の発生や、プラズマによる石英部品などからの汚染物の発生などに十分注意をする必要がある。各方法とも、水素原子を大量に発生させるのは非常に困難であるため、水素ガスの中で、ある割合の分子を原子状態に解離させて基板表面に照射することにより、低温化が可能となる。例えば、クリーニング時間を１０分以内とするためには、クリーニング温度を６５０℃とすればよい。
更に、加熱を必要としない化学反応によって表面の自然酸化膜を除去することもできる。たとえばＨＦガスを供給することにより、酸化膜がエッチング反応によって除去されるため、室温で表面のクリーニングが可能となる。
以上、エピタキシャル成長前のクリーニングについて説明を行ったが、クリーニング方法に関しては他の実施例に関しても同様である。
クリーニングが終了した後、エピタキシャル成長を行う温度まで基板温度を下げ、エピタキシャル成長を行う温度で基板温度を安定させる時間を設ける。温度の安定化を行うステップでは、クリーニング後のシリコン基板表面を清浄な状態に保つために水素ガスを供給し続けることが望ましいが、水素ガスは基板表面を冷却する効果を持っているため、加熱条件が同じであればガスの流量に応じて基板表面温度が変化してしまう。従って、エピタキシャル成長で用いるガスの総流量と大きく異なる流量の水素ガスを供給した状態で温度が安定していても、エピタキシャル成長を開始した時点でガスの流量が変わることにより基板温度が大きく変動してしまう。この現象を防ぐため、基板温度の安定化を行うステップにおいては、その水素流量をエピタキシャル成長で用いるガスの総流量とほぼ同じ値を用いることが望ましい。また、必ずしも基板温度がエピタキシャル成長温度まで下がってから温度安定化を行うステップを設ける必要はなく、基板温度を下げながら水素ガスの流量を調整し、基板温度がエピタキシャル成長温度になった時点で水素ガスの流量が成長ガスの流量と等しくなっていれば好適であり、この場合、基板温度を下げたと同時にエピタキシャル成長を開始できるため、スループットを大幅に向上することができる。
次いで、エピタキシャル層の原料ガスとｐ型ドーピングガスを供給することによって高濃度ｐ型層８のエピタキシャル成長を開始する。ここで使用する原料ガスとしてはシリコン、ゲルマニウム等の４族元素と水素、塩素、フッ素などからなる化合物を用いることができる。例えば、モノシラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、ジクロルシラン（ＳｉＨ２Ｃｌ２）、三塩化シリコン（ＳｉＨＣｌ３）、四塩化シリコン（ＳｉＣｌ４）などが挙げられるが、このほかのガスに関しても使用方法は同様である。本実施例では、単結晶シリコンからなる高濃度ｐ型層８の形成方法を例に挙げて説明を行うが、４族元素のゲルマニウムを導入した単結晶シリコン・ゲルマニウムを形成するにはゲルマニウムの原料ガスとしてモノゲルマン（ＧｅＨ４）やジゲルマン（Ｇｅ２Ｈ６）を添加すればよく、炭素を導入した単結晶シリコン・ゲルマニウム・カーボンからなる多層膜を形成するには、炭素の原料ガスとして、モノメチルシラン（ＣＨ３ＳｉＨ３）、ジメチルシラン（（ＣＨ３）２ＳｉＨ２）、トリメチルシラン（（ＣＨ３）３ＳｉＨ）等を添加すればよい。また、ｐ型ドーピングガスとしては、３族元素と水素、塩素、フッ素などからなる化合物を用いることができ、例えば、ジボラン（Ｂ２Ｈ６）などが挙げられる。
トンネル電流を発生させるためには、高濃度ｐ型層８の濃度を５×１０１９ｃｍ―３以上にする必要があり、上限は半導体としての電気特性を維持できる濃度として１×１０21ｃｍ―３であれば良い。また、膜厚はトンネル電流が流れる約１０ｎｍ以下であれば好適だが、トンネル効果によって発生した電流がエミッタ領域へ拡散して流れることができる膜厚として５０ｎｍ以下であれば良い。高濃度ｐ型領域を制御性良く薄くするためには、エピタキシャル成長速度を下げるのが望ましい。そのため、成長温度と成長圧力が下げられるジシランやモノシラン等の原料ガスを用い、温度範囲としては、原料ガスが熱的に分解を始める５００℃以上で、上限は良好な表面モフォロジーが保たれる６５０℃以下であれば好適である。この温度範囲で、成長圧力は成長速度が表面での反応で律速される０．１Ｐａ以上で、上限はエピタキシャル成長装置の安全性を確保するために大気圧以下であれば好適である。
高濃度ｐ型層８を形成した後、基板をエピタキシャル成長装置から取り出し、酸化膜などの絶縁膜を堆積し、フォトリソグラフィーとエッチングを用いて絶縁膜１０を部分的に形成する。この際、高濃度ｐ型層８は約１０ｎｍ程度以下と非常に薄いことと、エッチングによるダメージが生じないように、絶縁膜１０のエッチングはフッ酸水溶液やバッファードフッ酸水溶液などによるウェットエッチングとすれば好適である。
高濃度ｎ型層９を形成するため、再びエピタキシャル成長装置に基板を設置した後、高濃度ｐ型層８の成長前と同様の基板表面のクリーニング処理を行う。ただし、すでに高濃度ｐ型層８が形成されているため、ｐ型のドーパントが拡散してプロファイルが変化することを防ぐため、クリーニング時の熱処理はより低温で実施することが望ましい。例えば、水素雰囲気中で加熱することでクリーニングを行う場合、クリーニングの効果が得られる６００℃以上で、ｐ型ドーパントの拡散によるプロファイルの変動を防ぐために８５０℃以下とすればよい。
クリーニング処理の後、基板をエピタキシャル成長温度まで加熱し、成長ガス及びｎ型ドーピングガスを導入することにより、高濃度ｎ型単結晶層９を成長する。ここで、高濃度ｎ型層９は絶縁膜１０以外の部分のみに選択的にエピタキシャル成長する必要があるため、絶縁膜１０の材料としては、選択性の大きいシリコン酸化膜にすれば好適である。シリコン酸化膜１０の開口部に単結晶シリコンを選択エピタキシャル成長により形成すると、シリコン酸化膜上では、シリコンの原料ガスと表面分子が反応して以下のような反応が生じる。
例えば、シリコンの原料ガスとしてジシラン（Ｓｉ２Ｈ６）を用いたとき、
Ｓｉ２Ｈ６ ＋ ２ＳｉＯ２ → ４ＳｉＯ↑ ＋ ３Ｈ２↑ （２）
また、シリコンの原料ガスとしてモノシラン（ＳｉＨ４）を用いたとき、
ＳｉＨ４ ＋ ＳｉＯ２ → ２ＳｉＯ↑ ＋ ２Ｈ２↑ （３）
さらに、ジクロルシラン（ＳｉＨ２Ｃｌ２）を原料ガスとして用いると、
ＳｉＨ２Ｃｌ２ ＋ ＳｉＯ２ → ２ＳｉＯ↑ ＋ ２ＨＣｌ↑ （４）
といった還元反応が生じる。また、ゲルマニウムの原料ガスであるゲルマン（ＧｅＨ４）についても同様である。ゲルマンに関しての還元反応は、
ＧｅＨ４ ＋ ＳｉＯ２ → ＳｉＯ↑ ＋ ＧｅＯ↑ ＋ ２Ｈ２↑ （５）
となる。
Ｓｉ２Ｈ６ ＋ ２ＳｉＯ２ → ４ＳｉＯ↑ ＋ ３Ｈ２↑ （２）
また、シリコンの原料ガスとしてモノシラン（ＳｉＨ４）を用いたとき、
ＳｉＨ４ ＋ ＳｉＯ２ → ２ＳｉＯ↑ ＋ ２Ｈ２↑ （３）
さらに、ジクロルシラン（ＳｉＨ２Ｃｌ２）を原料ガスとして用いると、
ＳｉＨ２Ｃｌ２ ＋ ＳｉＯ２ → ２ＳｉＯ↑ ＋ ２ＨＣｌ↑ （４）
といった還元反応が生じる。また、ゲルマニウムの原料ガスであるゲルマン（ＧｅＨ４）についても同様である。ゲルマンに関しての還元反応は、
ＧｅＨ４ ＋ ＳｉＯ２ → ＳｉＯ↑ ＋ ＧｅＯ↑ ＋ ２Ｈ２↑ （５）
となる。
上記の還元反応は数多くの反応のうちの一部であり、この他にも原料ガスが分解してエネルギーが高い状態になったラジカル分子と酸化膜との還元反応なども存在する。その結果、酸化膜上では上記還元反応によるエッチングと原料ガスが分解して生じる堆積とが同時に進行しており、成長温度及び圧力に依存してエッチングと堆積の大小関係が変化する。上記の還元反応だけでは選択性を保持できる膜厚に限界があるため、比較的厚い単結晶シリコンまたは単結晶シリコン・ゲルマニウム層を選択エピタキシャル成長する場合、原料ガスに加えて、塩素ガス（Ｃｌ）や塩化水素ガス（ＨＣｌ）といったハロゲン系のガスを添加して、シリコン層自体のエッチングを行う。
その反応には、
Ｓｉ ＋ ２Ｃｌ２ → ＳｉＣｌ４↑ （６）
Ｓｉ ＋ ２ＨＣｌ → ＳｉＨ２Ｃｌ２↑ （７）
といったものがある。
Ｓｉ ＋ ２Ｃｌ２ → ＳｉＣｌ４↑ （６）
Ｓｉ ＋ ２ＨＣｌ → ＳｉＨ２Ｃｌ２↑ （７）
といったものがある。
以上の反応が同時に進行する結果、選択性が維持されている状態では、シリコン酸化膜上にシリコンは堆積しない。エピタキシャル成長を行う温度範囲は、シリコン酸化膜およびシリコン窒化膜と単結晶シリコンとの選択性が良好に得られる５００℃以上で、上限は表面モフォロジーが良好な８００℃以下の範囲である。この温度範囲で、成長圧力は成長速度が表面での反応で律速される０．１Ｐａ以上で、上限は気相中での反応が起こり始める１００Ｐａ以下であればよい。以下の実施例においても、単結晶シリコンの選択エピタキシャル成長条件に関しては同様である。ドーピング濃度は、ドーピングガスの流量によって制御でき、例えばＰ（リン）をドーピングする場合、１×１０２０ｃｍ−３のドーピングを行うためには、０．０１ｍｌ／ｍｉｎとすればよい（図２Ｂ）。
なお、ｎ型バッファ層７はエピタキシャル成長で形成しても、イオン打ち込みで形成してもよい。エピタキシャル成長で形成する場合には、基板１の裏面のクリーニング後、高濃度ｐ型層８をエピタキシャル成長する前に形成することができる。イオン打ち込みで形成する場合には、基板１の裏面の研磨によるダメージ層を除去した後、イオン打ち込みを行なう。その後、基板裏面のクリーニング、高濃度ｐ型層８のエピタキシャル成長を行なう。
次いで、各領域に電極を形成する。高濃度ｐ型層８に電極を形成する場合、膜厚が約１０ｎｍ程度以下と非常に薄いため、電極材料を堆積してシリサイドを形成すると、金属原子が低濃度ｎ型層まで拡散してショートする可能性があるため、高濃度ｐ型層８の上に電極形成前に高濃度ｐ型層を追加で成長すれば好適である。その後、ニッケル等の電極材料を堆積し、アニールを行うことでシリサイドを形成し、接触抵抗の少ない電極１１、１２を形成する。（図２Ｃ）
最後に表面側にもｐ型エミッタ２とゲート５にそれぞれ電極１３、１４を形成することで裏面にホール供給層を有するＩＧＢＴが完成する。（図１）
以上、基板の表面側にエミッタとゲートを形成し、裏面側にコレクタとホール供給領域を形成した構造について説明したが、表面側にエミッタとゲートを形成した後、エミッタとゲートを絶縁膜により保護し、表面側の別の領域にコレクタ層とホール供給領域を形成することもできる。
最後に表面側にもｐ型エミッタ２とゲート５にそれぞれ電極１３、１４を形成することで裏面にホール供給層を有するＩＧＢＴが完成する。（図１）
以上、基板の表面側にエミッタとゲートを形成し、裏面側にコレクタとホール供給領域を形成した構造について説明したが、表面側にエミッタとゲートを形成した後、エミッタとゲートを絶縁膜により保護し、表面側の別の領域にコレクタ層とホール供給領域を形成することもできる。
本実施例に係るＩＢＧＴの電圧電流特性を図６Ｂに示す。従来の特性を示す図６Ａと図６Ｂとの比較から、オン電流の立上りは改善された状態で、従来のＩＧＢＴに比べて本実施例に係るＩＧＢＴの特性が格段に安定していることが分かる。
本実施例により、従来の裏面にトンネル電流を用いたホール供給層を形成したＩＧＢＴにおいて電圧に対して出力の電流密度が大きくばらついていたものを（図６Ａ）、ＩＧＢＴの裏面に高濃度で厚さが約１０ｎｍ以下と非常に薄い高濃度ｐ型層と高濃度ｎ型層のトンネル接合を制御性良く形成し、コレクタ領域とホール供給領域のそれぞれに電極を接続することが可能となることから、ＩＧＢＴの特性ばらつきを大幅に低減することができる（図６Ｂ）。また、高濃度ｐｎ接合のエネルギー障壁を変化させることにより、ＩＧＢＴの正孔電流を制御することが可能となり、サイリスタやバイポーラトランジスタなどの寄生素子の動作を抑制することができる。さらに、ＩＧＢＴのオフ動作時に残留した正孔を電極から引き出すことができるため、ターンオフ特性が良好になる。従って、本発明に係るＩＧＢＴは、オン抵抗の低減と高速動作の両立が可能となる。
以上、本実施例によれば、トンネル電流を用いたホール供給構造を有する場合であっても、ホール供給領域の電圧を制御する電極を形成することにより安定した動作が得られる半導体装置やその製造方法を提供することができる。特に、コレクタ領域とホール供給領域にそれぞれ電極を接続することで、高濃度ｐｎ接合のエネルギー差を電圧によって制御することが可能となり、正孔電流を増大させることでオン抵抗を低減した上に、トンネル電流が流れたときの電圧降下による変動や高濃度ｐ型層のキャリア濃度や膜厚のばらつきに起因した特性変動を低減することが可能となる。
＜実施例２＞
第２の実施例について図３を用いて説明する。なお、実施例１に記載され本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。
＜実施例２＞
第２の実施例について図３を用いて説明する。なお、実施例１に記載され本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。
本実施例と実施例１との違いは高濃度ｐ型層及び高濃度ｎ型層の形成方法にあり、本実施例ではイオン打ち込みにより基板（低濃度ｎ型Ｓｉ領域）１の裏面に高濃度ドーピングプロファイルを形成することでトンネル接合を形成する。図３は本実施例に係る半導体装置（ＩＧＢＴ）の概略断面構造を示す。基板（低濃度ｎ型Ｓｉ領域）１の表面構造は実施例１と同様にｐ型エミッタ２、ゲート絶縁膜４、ゲート５等を形成し、基板１の裏面が露出した状態でイオン打ち込みを行う。実施例1と同一の符号は同一の構成を示す。符号１５はｎ型バッファ層を示す。ｐ型ドーピングとしてＢＦ２を用いた場合、エネルギーを２ｋｅＶでドーズ量を１×１０１４ｃｍ―２とすることで、打ち込み表面から約１５ｎｍに３×１０２０ｃｍ―３のピーク濃度をもったＢプロファイルを有する高濃度ｐ型層１６が実現できる。ここでコレクタとホール供給層を分離する領域に絶縁膜１０を形成し、コレクタ領域（高濃度ｐ型領域）１８をマスクした状態でｎ型不純物をイオン打ち込みすることにより、トンネル接合を形成する。ｎ型ドーピングとしてＡｓのイオン打ち込みを用いた場合、加速エネルギーを１０ｋｅＶとして、ドーズ量を２×１０１４ｃｍ―２とすることで、表面から約１０ｎｍに３×１０２０ｃｍ―３のピークを持ったプロファイルを有する高濃度ｎ型領域１７が得られる。また、コレクタ領域１８に電極１２を形成するために、電極１２との接触部分にｐ型のイオン打ち込み領域（コレクタ領域）１８を追加すればシリサイド化したときのショート不良を防ぐことができる。イオン打ち込み後、基板１全体を加熱して不純物の活性化を行うと、表面構造のドーピングプロファイルが変化してしまうため、ＣＯ２レーザー等を用いたアニールを行うことで、レーザーが照射された近傍のみを活性化することができ、活性化後でもイオン打ち込み後とほぼ同じドーピングプロファイルを実現できる。
本実施例により、実施例1と同様の効果が得られる。また、ＩＧＢＴの裏面に高濃度ｐｎ接合をイオン打ち込みで形成することが可能となり、エピタキシャル成長よりも簡便にＩＧＢＴを作製することができ、スループットの向上と低コスト化が可能となる。
＜実施例３＞
第３の実施例について図４を用いて説明する。なお、実施例１又は２に記載され本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。
＜実施例３＞
第３の実施例について図４を用いて説明する。なお、実施例１又は２に記載され本実施例に未記載の事項は特段の事情がない限り本実施例にも適用することができる。
本実施例では、実施例１のＩＧＢＴを実際の電源制御用モジュールに適用する際の特性安定性を図るため、ホール供給領域とコレクタ領域を複数設け、それぞれに対してトンネル電流を制御する構造を示す。図４は本実施例を示す電極を分割したＩＧＢＴの断面および基板（低濃度ｎ型Ｓｉ領域）１の裏面からの鳥瞰図である。
トンネル電流で発生した正孔(ホール)電流を用いてＩＧＢＴの特性を制御する場合、正孔電流の変動によってＩＧＢＴの特性が大きく影響を受けるため、トンネル電流のばらつきを低減する必要がある。しかし、高濃度ｐ型層８が約１０ｎｍ程度以下と非常に薄く、キャリア濃度も１×１０２０ｃｍ―３以上と非常に高濃度であるため、１ミリメートル角以上の大きさとなるＩＧＢＴ全体で均一性を確保するのは困難である。そのため、裏面に形成する高濃度ｐ型層８を複数の領域に分離する絶縁膜１９を設け、それぞれの領域における高濃度ｐ型層８に電極１２を接続し、最適な電圧を印加することで特性のそろったトンネル電流を得ることができる。
本実施例により、実施例１と同様の効果を得ることができる。また、１ミリメートル角以上の電源制御用モジュールに適用したＩＧＢＴの特性を均一化することが可能となり、特性ばらつきに起因したターンオン・ターンオフ特性が向上するため、高周波特性が向上できる。
以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。例えば、実施例中ではｐ型単結晶シリコン、ｐ型単結晶シリコン・ゲルマニウム層およびｎ型単結晶シリコン層からなる多層膜の場合について説明したが、単結晶シリコン・ゲルマニウム・カーボン層等を用いてよいことは言うまでもない。
以上、本願発明を詳細に説明したが、以下に主な発明の形態を列挙する。
（１） 第１のｎ型領域と、
前記第１のｎ型領域の第１領域上に設けられた第１のｐ型領域と、
前記第１のｐ型領域上に前記第１のｎ型領域とは隔てて設けられた第２のｎ型領域と、
前記ｐ型領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第１のｎ型領域の前記第１領域とは異なる第２領域上に形成された第２のｐ型領域と、
前記第２のｐ型領域上に設けられた第３のｎ型領域を有し、
前記第２のｐ型領域と前記第３のｎ型領域とでトンネル接合が形成され、前記第２のｐ型領域と前記第３のｎ型領域が異なる電極にそれぞれ接続されていることを特徴とする半導体装置。
（２） 前記第１のｎ型領域の前記第１領域と前記第２領域とは、前記第１のｎ型領域の互いに反対の面に設けられていることを特徴とする上記（１）記載の半導体装置。
（３） 前記第１のｎ型領域の前記第１領域と前記第２領域とは、前記第１のｎ型領域の同じ面に設けられていることを特徴とする上記（１）又は（２）に記載の半導体装置。
（４） 前記第２のｐ型領域がシリコンおよびゲルマニウムの少なくとも一方を含むことを特徴とする上記（１）乃至（３）のいずれか一に記載の半導体装置。
（５） 前記第２のｐ型領域は、絶縁膜により複数に分離されていることを特徴とする上記（１）乃至（４）のいずれか一に記載の半導体装置。
（６） 前記第１のｐ型領域と前記第２のｐ型領域の距離が２００ミクロン以下であることを特徴とする上記（１）乃至（５）のいずれか一に記載の半導体装置。
（７） 前記第２のｐ型領域のキャリア濃度が５×１０１９ｃｍ―３以上、１×１０２１ｃｍ―３以下であることを特徴とする上記（１）乃至（６）のいずれか一に記載の半導体装置。
（８） 前記第２のｐ型領域の厚さが５０ｎｍ以下であることを特徴とする上記（１）乃至（７）のいずれか一に記載の半導体装置。
（９） 上記（１）乃至（８）のいずれか一に記載の半導体装置を複数個含むことを特徴とする電源制御用モジュール。
（１０） 第１のｎ型領域の第１領域上に第１のｐ型領域を形成する第１工程と、
前記第１のｐ型領域上に前記第１のｎ型領域とは隔てて第２のｎ型領域を形成する第２工程と、
前記ｐ型領域上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上にゲート電極を形成する第４工程と、
前記第１のｎ型領域の前記第１領域とは異なる第２領域上に第２のｐ型領域を形成する第５工程と、
前記第２のｐ型領域上に第３のｎ型領域を形成して前記第２のｐ型領域と前記第３のｎ型領域とでトンネル接合を形成する第５工程と、
前記第２のｐ型領域と前記第３のｎ型領域にそれぞれ異なる電極を接続する第６工程とを有することを特徴とする半導体装置の製造方法。
（１１） 前記第４工程は、前記第１のｎ型領域の表面をクリーニングする工程と、前記第２のｐ型領域をエピタキシャル成長により形成する工程とを含むことを特徴とする上記（１０）記載の半導体装置の製造方法。
（１２） 前記クリーニングする工程は、前記第１のｎ型領域の表面へ水素を供給しながら加熱する工程を含むことを特徴とする上記（１１）記載の半導体装置の製造方法。
（１３） 前記第２のｐ型領域をエピタキシャル成長により形成する工程の直前における前記水素ガスの流量は、前記エピタキシャル成長で用いるガスの総流量と同じとなるように設定されることを特徴とする上記（１２）記載の半導体装置の製造方法。
（１４） 前記クリーニングする工程は、原子状水素を用いることを特徴とする上記（１１）記載の半導体装置の製造方法。
（１５） 前記第５工程は、前記第３のｎ型領域を選択的にエピタキシャル成長する工程を含むことを特徴とする上記（１０）乃至（１４）のいずれか一に記載の半導体装置の製造方法。
（１６） 前記第２のｐ型領域と前記電極との間には、第３のｐ型領域が形成されることを特徴とする上記（１０）乃至（１５）のいずれか一に記載の半導体装置の製造方法。
（１７） 前記第４工程は、イオン打ち込みを用いて前記第２のｐ型領域を形成する工程を含み、
前記第５工程は、イオン打ち込みを用いて前記第３のｎ型領域を形成する工程を含むことを特徴とする上記（１０）記載の半導体装置の製造方法。
（１） 第１のｎ型領域と、
前記第１のｎ型領域の第１領域上に設けられた第１のｐ型領域と、
前記第１のｐ型領域上に前記第１のｎ型領域とは隔てて設けられた第２のｎ型領域と、
前記ｐ型領域上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記第１のｎ型領域の前記第１領域とは異なる第２領域上に形成された第２のｐ型領域と、
前記第２のｐ型領域上に設けられた第３のｎ型領域を有し、
前記第２のｐ型領域と前記第３のｎ型領域とでトンネル接合が形成され、前記第２のｐ型領域と前記第３のｎ型領域が異なる電極にそれぞれ接続されていることを特徴とする半導体装置。
（２） 前記第１のｎ型領域の前記第１領域と前記第２領域とは、前記第１のｎ型領域の互いに反対の面に設けられていることを特徴とする上記（１）記載の半導体装置。
（３） 前記第１のｎ型領域の前記第１領域と前記第２領域とは、前記第１のｎ型領域の同じ面に設けられていることを特徴とする上記（１）又は（２）に記載の半導体装置。
（４） 前記第２のｐ型領域がシリコンおよびゲルマニウムの少なくとも一方を含むことを特徴とする上記（１）乃至（３）のいずれか一に記載の半導体装置。
（５） 前記第２のｐ型領域は、絶縁膜により複数に分離されていることを特徴とする上記（１）乃至（４）のいずれか一に記載の半導体装置。
（６） 前記第１のｐ型領域と前記第２のｐ型領域の距離が２００ミクロン以下であることを特徴とする上記（１）乃至（５）のいずれか一に記載の半導体装置。
（７） 前記第２のｐ型領域のキャリア濃度が５×１０１９ｃｍ―３以上、１×１０２１ｃｍ―３以下であることを特徴とする上記（１）乃至（６）のいずれか一に記載の半導体装置。
（８） 前記第２のｐ型領域の厚さが５０ｎｍ以下であることを特徴とする上記（１）乃至（７）のいずれか一に記載の半導体装置。
（９） 上記（１）乃至（８）のいずれか一に記載の半導体装置を複数個含むことを特徴とする電源制御用モジュール。
（１０） 第１のｎ型領域の第１領域上に第１のｐ型領域を形成する第１工程と、
前記第１のｐ型領域上に前記第１のｎ型領域とは隔てて第２のｎ型領域を形成する第２工程と、
前記ｐ型領域上にゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜上にゲート電極を形成する第４工程と、
前記第１のｎ型領域の前記第１領域とは異なる第２領域上に第２のｐ型領域を形成する第５工程と、
前記第２のｐ型領域上に第３のｎ型領域を形成して前記第２のｐ型領域と前記第３のｎ型領域とでトンネル接合を形成する第５工程と、
前記第２のｐ型領域と前記第３のｎ型領域にそれぞれ異なる電極を接続する第６工程とを有することを特徴とする半導体装置の製造方法。
（１１） 前記第４工程は、前記第１のｎ型領域の表面をクリーニングする工程と、前記第２のｐ型領域をエピタキシャル成長により形成する工程とを含むことを特徴とする上記（１０）記載の半導体装置の製造方法。
（１２） 前記クリーニングする工程は、前記第１のｎ型領域の表面へ水素を供給しながら加熱する工程を含むことを特徴とする上記（１１）記載の半導体装置の製造方法。
（１３） 前記第２のｐ型領域をエピタキシャル成長により形成する工程の直前における前記水素ガスの流量は、前記エピタキシャル成長で用いるガスの総流量と同じとなるように設定されることを特徴とする上記（１２）記載の半導体装置の製造方法。
（１４） 前記クリーニングする工程は、原子状水素を用いることを特徴とする上記（１１）記載の半導体装置の製造方法。
（１５） 前記第５工程は、前記第３のｎ型領域を選択的にエピタキシャル成長する工程を含むことを特徴とする上記（１０）乃至（１４）のいずれか一に記載の半導体装置の製造方法。
（１６） 前記第２のｐ型領域と前記電極との間には、第３のｐ型領域が形成されることを特徴とする上記（１０）乃至（１５）のいずれか一に記載の半導体装置の製造方法。
（１７） 前記第４工程は、イオン打ち込みを用いて前記第２のｐ型領域を形成する工程を含み、
前記第５工程は、イオン打ち込みを用いて前記第３のｎ型領域を形成する工程を含むことを特徴とする上記（１０）記載の半導体装置の製造方法。
１、１０１…低濃度ｎ型シリコン層（基板）、２、１０２…ｐ型エミッタ、３、１０３…ｎ型領域、４、１０４…ゲート絶縁膜、５、１０５…ゲート、６、１０、１９、１０６…絶縁膜、７、１５、１０７…ｎ型バッファ層、８、１６…高濃度ｐ型層、９、１７…高濃度ｎ型層、１１、１２、１３、１４、１１０、１１１、１１２…電極、１８…高濃度ｐ型領域、１０８…高濃度ｐ型層、１０９…高濃度ｎ型層。
Claims (17)
- 第１のｎ型領域と、
前記第１のｎ型領域の表面に位置する第１領域に設けられた第１のｐ型領域と、
前記第１のｐ型領域の前記第１のｎ型領域とは接していない面に設けられた第２のｎ型領域と、
前記第１のｐ型領域と接して設けられたゲート絶縁膜と、
前記ゲート絶縁膜と接して設けられたゲート電極と、
前記第１のｎ型領域の表面に位置する前記第１領域とは接していない第２領域に形成された第２のｐ型領域と、
前記第２のｐ型領域の前記第１のｎ型領域とは接していない面に設けられた第３のｎ型領域を有し、
前記第２のｐ型領域と前記第３のｎ型領域とでトンネル接合が形成され、前記第２のｐ型領域と前記第３のｎ型領域が異なる電極にそれぞれ接続されていることを特徴とする半導体装置。 - 前記第１のｎ型領域と前記第１のｐ型領域が接している面に対して対向する前記第１のｎ型領域の面に前記第２領域が設けられていることを特徴とする請求項１記載の半導体装置。
- 前記第１のｎ型領域の前記第１領域と前記第２領域とは、前記第１のｎ型領域の同じ面に設けられていることを特徴とする請求項１記載の半導体装置。
- 前記第２のｐ型領域がシリコンおよびゲルマニウムの少なくとも一方を含むことを特徴とする請求項１記載の半導体装置。
- 前記第２のｐ型領域は、絶縁膜により複数に分離されていることを特徴とする請求項１記載の半導体装置。
- 前記第１のｐ型領域と前記第２のｐ型領域の距離が２００ミクロン以下であることを特徴とする請求項１記載の半導体装置。
- 前記第２のｐ型領域のキャリア濃度が５×１０１９ｃｍ―３以上、１×１０２１ｃｍ―３以下であることを特徴とする請求項１記載の半導体装置。
- 前記第２のｐ型領域の厚さが５０ｎｍ以下であることを特徴とする請求項１記載の半導体装置。
- 請求項５記載の半導体装置を用いた電源制御用モジュール。
- 第１のｎ型領域の第１領域の表面に第１のｐ型領域を形成する第１工程と、
前記第１のｐ型領域の前記第１のｎ型領域とは接していない面に第２のｎ型領域を形成する第２工程と、
前記第１のｐ型領域と接してゲート絶縁膜を形成する第３工程と、
前記ゲート絶縁膜と接してゲート電極を形成する第４工程と、
前記第１のｎ型領域の表面に位置する前記第１領域とは接していない第２領域に第２のｐ型領域を形成する第５工程と、
前記第２のｐ型領域の前記第１のｎ型領域とは接していない面に第３のｎ型領域を形成して前記第２のｐ型領域と前記第３のｎ型領域とでトンネル接合を形成する第６工程と、
前記第２のｐ型領域と前記第３のｎ型領域にそれぞれ異なる電極を接続する第７工程とを有することを特徴とする半導体装置の製造方法。 - 前記第５工程は、前記第１のｎ型領域の表面をクリーニングする工程と、前記第２のｐ型領域をエピタキシャル成長により形成する工程とを含むことを特徴とする請求項１０記載の半導体装置の製造方法。
- 前記クリーニングする工程は、前記第１のｎ型領域の表面へ水素を供給しながら加熱する工程を含むことを特徴とする請求項１１記載の半導体装置の製造方法。
- 前記第２のｐ型領域をエピタキシャル成長により形成する工程の直前における前記水素ガスの流量は、前記エピタキシャル成長で用いるガスの総流量と同じとなるように設定されることを特徴とする請求項１２記載の半導体装置の製造方法。
- 前記クリーニングする工程は、原子状水素を用いることを特徴とする請求項１１記載の半導体装置の製造方法。
- 前記第６工程は、前記第３のｎ型領域を選択的にエピタキシャル成長する工程を含むことを特徴とする請求項１０記載の半導体装置の製造方法。
- 前記第２のｐ型領域と前記電極との間には、第３のｐ型領域が形成されることを特徴とする請求項１０記載の半導体装置の製造方法。
- 前記第５工程は、イオン打ち込みを用いて前記第２のｐ型領域を形成する工程を含み、
前記第６工程は、イオン打ち込みを用いて前記第３のｎ型領域を形成する工程を含むことを特徴とする請求項１０記載の半導体装置の製造方法。
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