JP2004193454A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】ベースp型単結晶層15の上面がベース・エミッタ開口部17の側壁に設けられた絶縁膜18の底面よりも上にあり、且つp型単結晶層15とエミッタn型単結晶層17の側面が、p型単結晶層及びn型単結晶層の界面に対して鋭角となるようにファセットを形成することにより、エミッタ・ベース層の結晶性の悪化を防ぐ。
【選択図】図1
Description
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特にベースおよびエミッタをエピタキシャル成長により形成したバイポーラトランジスタおよびその製造方法に関する。
【0002】
【従来の技術】
従来の単結晶シリコン・ゲルマニウムを真性ベース層として用いたバイポーラトランジスタは、例えば特許文献1に記載されている。この従来例のバイポーラトランジスタの断面構造を図9に示す。
【0003】
図9において、参照符号51はシリコン基板を示し、このシリコン基板51の一部に高濃度n型埋込層52を形成し、シリコン基板51の全面にコレクタ層となる低濃度n型シリコン層53のエピタキシャル成長を行った後、素子分離絶縁膜54を選択的に形成する。コレクタ引き出し部にはn型ドーパントのイオン打ち込みにより高濃度n型領域55を形成する。素子分離領域56、57を形成した後、コレクタ・ベース分離絶縁膜58、59、ベース引き出し多結晶シリコン60、エミッタ・ベース分離絶縁膜61の多層膜を堆積する。エミッタ開口部を形成し、エミッタ・ベース分離絶縁膜61及びベース引き出し多結晶シリコン60の側壁に第2のエミッタ分離絶縁膜62を形成する。次いで、コレクタ・ベース分離絶縁膜59、58を選択的にエッチングすることによりベース引き出し多結晶シリコン60のひさしを形成する。この後、低濃度n型シリコン層53の表面に低濃度p型単結晶シリコン層64を形成する。そして再び選択成長により、低濃度p型単結晶シリコン64上にp型単結晶シリコン・ゲルマニウム層からなる真性ベース65と、ベース引き出し多結晶シリコン60のひさしの下にp型多結晶シリコン・ゲルマニウム層からなるつなぎベース66を同時に形成する。これにより、真性ベース65とベース引き出し電極60が自己整合的につなぎベース66によって接続される。次いで、第3のエミッタ・ベース分離絶縁膜67と多結晶シリコン68を開口部の側壁に形成した後、エミッタ電極となる高濃度n型多結晶シリコン層69を堆積し、熱処理によって高濃度多結晶シリコンからドーパントを真性ベース65中に拡散させることにより、エミッタ領域70を形成する。次いで、ベース電極72、エミッタ電極73、およびコレクタ電極74を形成する。
【0004】
また、エピタキシャル成長によってベース層とエミッタ層を形成したバイポーラトランジスタの例が、特許文献2に示されている。この従来例のバイポーラトランジスタの断面構造を図11に示す。
【0005】
図11において、参照符号81はシリコン基板を示し、このシリコン基板81上に高濃度n型埋込層82、低濃度n型シリコン層83、素子分離絶縁膜84、高濃度n型領域85を形成する。素子分離領域86、87を形成した後、コレクタ・ベース分離絶縁膜88、89、ベース引き出し多結晶シリコン90、エミッタ・ベース分離絶縁膜91の多層膜を堆積する。エミッタ開口部を形成し、エミッタ・ベース分離絶縁膜91及びベース引き出し多結晶シリコン90の側壁に第2のエミッタ分離絶縁膜92を形成する。次いで、コレクタ・ベース分離絶縁膜89、88を選択的にエッチングすることによりベース引き出し多結晶シリコン90のひさしを形成した後、低濃度n型シリコン層83の表面に低濃度p型単結晶シリコン層94を形成する。そして再び選択成長により、低濃度p型単結晶シリコン94上にp型単結晶シリコン・ゲルマニウム層からなる真性ベース95と、ベース引き出し多結晶シリコン90のひさしの下にp型多結晶シリコン・ゲルマニウム層からなるつなぎベース96を同時に形成する。次いで、開口部に単結n型晶シリコン層からなるエミッタ97を形成し、第3のエミッタ・ベース分離絶縁膜98と多結晶シリコン層99を開口部の側壁に堆積した後、エミッタ電極となる多結晶n型シリコン層100を形成し、全面に絶縁膜101を堆積する。コンタクトのための開口を形成し、ベース電極102、エミッタ電極103、およびコレクタ電極104を形成する。
【0006】
【特許文献1】
特開2001―338931号公報
【特許文献2】
特開平5―299429号公報
【0007】
【発明が解決しようとする課題】
前述したエミッタを拡散により形成していた従来のバイポーラトランジスタの、真性部分におけるゲルマニウム組成比及び不純物濃度の深さ方向分布を図10に示す。p型単結晶シリコン・ゲルマニウム層からなるベース層を形成した後に高濃度n型多結晶シリコンを堆積すると、表面から深さD1の位置での界面には、成長を中断したことによる汚染物が存在するため、アニールを行うことによって高濃度n型多結晶シリコン層からn型ドーパントを拡散させ、D1よりも深い位置でpn接合を形成する必要がある。そのため、例えば900℃、30秒のアニールを行うことにより、図10に示す不純物プロファイルへと変化する。アニールによるn型不純物の拡散と共に、ベース層を形成するp型不純物が基板中へと拡散してしまうため、アニール後のベース幅は、(D2’ーD1’)となり、この値は、p型単結晶シリコン・ゲルマニウム層を形成した直後のp型層の厚さよりも大きくなり、このバイポーラトランジスタの遮断周波数は低下する。また、ベース抵抗を低減するために、ベース層中のp型不純物濃度を高くすると、アニールによる不純物の拡散が顕著になるため、さらにベース幅が拡がってしまうという問題がある。
【0008】
また、前述したエミッタをエピタキシャル成長により形成した従来のバイポーラトランジスタでは、ベースとエミッタを連続的に成長する際、開口部の側壁に形成した絶縁膜と接するようにエピタキシャル成長を行っている。しかし、絶縁膜上では多結晶層が成長するため、絶縁膜と接している領域では結晶性が悪化してしまう。その結果、エミッタ・ベース接合において結晶性の悪化に伴う再結合準位が形成されるため、このバイポーラトランジスタにおいてリーク電流が発生してしまうという問題がある。
【0009】
そこで、本発明の目的は、導電型の異なる複数の単結晶層からなる半導体多層膜において、界面の不純物がないことから多層膜中での結晶欠陥の発生が無く、アニールを行わないことから高濃度で、pn接合が酸化膜と接していないことから結晶性の悪化が無く、且つ、非常に薄い単結晶層からなる半導体多層膜とその形成方法を提供することにある。
【0010】
【課題を解決するための手段】
前述した課題を解決するために、本発明に係る半導体装置は、単結晶基板上、例えば図1で言えば、第1導電型単結晶層すなわちn型シリコン基板1上に設けられた絶縁膜8、前記第1導電型と反対導電型の第2導電型多結晶層すなわちp型多結晶シリコン層10、および第2の絶縁膜11を有する多層膜と、該多層膜に設けられた開口部と、該開口部内の前記p型多結晶シリコン層の側壁に設けられた絶縁領域12と、該多層膜の開口部内に設けられた第2導電型単結晶層すなわちp型単結晶層15と第2の第1導電型単結晶層すなわちn型単結晶層17からなる半導体装置であって、第1導電型単結晶層15の上面が、開口部の側壁に設けられた絶縁膜12の底面よりも上にあり、且つ、p型単結晶層15と第2のn型単結晶層17の側面が、p型単結晶層15とn型単結晶層17の界面に対して鋭角となることを特徴とするものである。
【0011】
また、前記半導体装置において、第2導電型単結晶のバンドギャップを前記第2の第1導電型単結晶層のバンドギャップよりも小さくすればよい。
さらに、前記半導体装置において、前記第2導電型単結晶層は、単結晶シリコン・ゲルマニウム層とすればよい。
また、前記半導体装置において、前記第2導電型単結晶層は、単結晶シリコン・ゲルマニウム・カーボン層としてもよい。
前記いずれかの半導体装置において、前記第3の絶縁領域、すなわち図1でいえば第2導電型多結晶層の側壁に形成された絶縁領域12がシリコン酸化膜であれば好適である。
【0012】
また、前記いずれかの半導体装置において、前記第1導電型単結晶層の結晶方位は、[100]の方位に中心にしてオフアングルが5度以内であればよい。
この場合、前記第2導電型単結晶層および前記第2の第1導電型単結晶層の側面と、前記第2導電型単結晶層の表面との成す角が20°〜60°であれば好適である。
また、前記いずれかの半導体装置は、前記第1導電型単結晶層がコレクタであり、前記第2導電型単結晶層がベースであり、前記第2の第1導電型単結晶層がエミッタであるバイポーラトランジスタとすればよい。
【0013】
また、本発明に係る半導体装置の製造方法は、第1導電型単結晶層上に第1の絶縁膜と前記第1導電型と反対導電型の第2導電型多結晶層と第2の絶縁膜からなる多層膜に開口部を形成し、この開口部内の前記第2導電型多結晶層の側壁に絶縁領域が設けられ、さらにこの開口部内の第1導電型単結晶層上に第2導電型単結晶層と、該第2導電型単結晶層と第2導電型多結晶層に接して形成された第2の第2導電型多結晶層と、前記第2の第2導電型単結晶層上に形成された第2の第1導電型単結晶層を有し、前記第2導電型単結晶層の上面が前記第3の絶縁領域の底面よりも上にあり、且つ、前記第2導電型単結晶層および前記第2の第1導電型単結晶層の側面と、前記第2導電型単結晶層の表面との成す角が鋭角となることを特徴とする半導体装置の製造方法であって、前記第2導電型単結晶層と第2の第1導電型単結晶層を形成する工程が、エピタキシャル成長によって形成する工程であって、前記エピタキシャル成長を、成長時の温度が500℃〜700℃で、かつ成長時の圧力が10000Paを越えない条件で行うことを特徴とする。
【0014】
【発明の実施の形態】
本発明に係るバイポーラトランジスタの好適な実施の形態は、シリコン基板上のコレクタ領域に形成されたコレクタ・ベース分離絶縁膜と多結晶シリコンからなるベース引き出し電極とエミッタ・ベース分離絶縁膜からなる多層膜に開口部を形成し、開口部内のベース引き出し電極の側壁には第2のエミッタ・ベース分離絶縁領域が形成されており、この開口部内のみに、コレクタ領域と反対導電型の単結晶層からなる真性ベース層が設けられていて、しかもベース引き出し電極と、前記真性ベース領域とが、多結晶層からなるつなぎベースを介して接触しており、前記真性ベース上にはコレクタ領域と同じ導電型である単結晶層からなるエミッタ領域を有するものであり、前記真性ベースの表面は第2のエミッタ・ベース分離領域の底面よりも上にあり、かつ真性ベースとエミッタの側面と真性ベースの表面の成す角が鋭角となるものである。
【0015】
このように真性ベースとエミッタを連続して形成するため、エミッタを形成するための高温の熱処理が不要となり、熱処理に伴うベースの広がりを低減することができ、トランジスタの高速化が可能となる。しかも、真性ベースとエミッタの側面にファセットを設けることにより、エミッタ・ベース接合を形成する際に開口部の側壁から放れた状態で成長が進行し、かつ面方位の定まった表面が形成されるため、ベース・エミッタ界面で良好な結晶性が得られることから、再結合準位が原因となるリーク電流の発生を抑制することができ、トランジスタの耐圧向上や歩留まりの向上が可能となる。従って、本発明に係るバイポーラトランジスタは、高速動作と高耐圧の両立が可能となる。
【0016】
また、本発明に係るバイポーラトランジスタの製造方法の好適な実施の形態は、上記バイポーラトランジスタを構成する真性ベース層、コレクタ層およびエミッタ層の単結晶層をエピタキシャル成長によって形成するときの温度が500℃以上700℃以下で、かつ、形成するときの圧力が10000Paを越えないことを特徴とする。
【0017】
このようなエピタキシャル成長条件で行うことにより、単結晶層を形成する際、選択性を保った状態で開口部の側壁に形成された絶縁膜に接した状態で真性ベースを形成することができ、真性ベースとエミッタの側面にファセットを形成しながら成長を行うことができる。
【0018】
次に、本発明に係る半導体装置及びその製造方法の更に具体的な実施例につき、添付図面を参照しながら以下詳細に説明する。
<実施例1>
図1に、本発明に係る半導体装置の一実施例を示す断面構造を示す。図1において、参照符号1はシリコン基板を示し、このシリコン基板1上にコレクタとなる高濃度n型シリコン層2および低濃度n型シリコン層3を形成する。トランジスタの活性領域以外の部分にコレクタ・ベース絶縁膜4を形成し、コレクタ領域にはコレクタ引き出し領域5を形成する。各トランジスタ間にドライエッチングによって溝を形成し、溝の内壁に絶縁膜6を形成した後、溝の中にさらに絶縁膜7を埋め込むことによって素子分離領域を形成する。コレクタ・ベース分離絶縁膜8、9上にベース引き出し電極となる多結晶シリコン層10およびエミッタ・ベース分離絶縁膜11を形成し、エミッタ・ベース分離絶縁膜11とベース引き出し電極10に開口部を形成する。開口部内のベース引き出し電極10の側壁に第2のエミッタ・ベース分離領域12を形成した後、高濃度コレクタ領域13を形成する。コレクタ・ベース分離絶縁膜9、8に開口部を形成し、低濃度n型シリコン層3を露出させた後、低濃度n型シリコン層3上のみに低濃度コレクタとなるn型シリコン・ゲルマニウム層14と真性ベースとなるp型シリコン・ゲルマニウム層15とつなぎベース16を形成する。真性ベース層15の表面が第2のエミッタ・ベース分離領域12の底面よりも上になるように形成した後、エミッタ層となるn型シリコン層17を順次エピタキシャル成長する。エミッタ・ベース分離絶縁膜18と、多結晶シリコン19を開口部の側壁に形成し、エミッタ電極となる高濃度n型多結晶シリコン層20を形成した後、全体に絶縁膜21を堆積する。最後に、エミッタ電極22、ベース電極23、コレクタ電極24をそれぞれ形成する。
【0019】
図2及び図3に、図1に示した構造を有する半導体装置を実現するための低濃度コレクタ層、真性ベース層、エミッタ層の製造方法のフロー図を示す。先ず、コレクタ層となる高濃度n型単結晶シリコン層2を形成し、素子分離絶縁膜4とその開口部に低濃度コレクタ層となる低濃度n型単結晶シリコン層3を形成する。コレクタ・ベース分離絶縁膜となるシリコン酸化膜8とシリコン窒化膜9をそれぞれ堆積し、その上にベース引き出し電極となるp型多結晶シリコン層10とエミッタ・ベース分離絶縁膜11を形成し、p型多結晶シリコン層10とエミッタ・ベース分離絶縁膜11に開口部を設ける。この開口部の側壁にエミッタ・ベース分離絶縁膜12を形成し、開口部にイオン注入することによりn型コレクタ領域13を形成する。次いで、コレクタ・ベース分離絶縁膜8、9を順次エッチングすることにより、低濃度n型単結晶シリコン層3の表面を露出させる。
【0020】
導電型の異なるドーピングを行って多層膜を形成するには、一方の導電型のドーピングを行った後に同一の成長室で他方の導電型のドーピングを行うと、残留しているドーパントが取り込まれることによりドーピング濃度の制御性が悪化してしまう。また、残留しているドーパントが、結晶成長表面でのガスの吸着を阻害すること等から均一に成長が進行せず、エピタキシャル層の結晶性が悪化してしまう。従って、異なる導電型の半導体多層構造を形成する場合には、それぞれの導電型に応じた成長室を設ける必要がある。例えば、成長室1でn型ドーピングされた半導体層を形成する場合、p型ドーピングされた半導体層を形成する場合は成長室1とは別に設けた成長室2内で成長する必要がある。
【0021】
まず始めに、基板表面の汚染物や自然酸化膜をあらかじめ除去するために基板の洗浄をおこなう。例えば、アンモニア、過酸化水素、水の混合液を加熱したもので基板を洗浄することにより、表面の重金属や有機物による汚染に加え、基板表面に付着したパーティクルを除去することができる。次いで、アンモニア、過酸化水素、水の混合液による洗浄中に基板表面に形成された酸化膜をフッ酸水溶液によって除去し、その直後に純水で洗浄することにより、シリコン基板表面は水素原子で覆われた状態となる。この状態では、基板の最表面に存在するシリコン原子は水素と結合しているため、基板洗浄を行ってから成長を開始するまでの間に表面に自然酸化膜が形成されにくくなる。この洗浄による基板表面の水素終端処理に加え、さらに表面に自然酸化膜が形成されるのを防ぐためには、基板の洗浄を行った後、基板表面が再び酸化されたり汚染物が付着するのを防ぐため、シリコン基板を清浄な窒素中にて搬送すれば好適である。以下の実施例に関しても、エピタキシャル成長前に行う基板の洗浄と搬送方法に関しては同様である。
【0022】
次いで、洗浄を行った基板をロードロック室内に設置し、ロードロック室の真空排気を開始する。ロードロック室の真空排気が完了した後、シリコン基板を、搬送室を経由して成長室1に搬送する。基板表面に汚染物が付着するのを防ぐため、搬送室及び成長室1は高真空状態もしくは超高真空状態であることが望ましく、例えば圧力が1×10−5Pa程度以下であると好適である。後に述べる成長室2に関しても、真空度に関しては同様である。また、これらの成長室内で形成した単結晶層中に酸素や炭素が取り込まれることによる結晶欠陥の発生を防ぐため、搬送室や成長室1および成長室2に酸素や水分、または有機系の汚染物を含んだガスの混入を防ぐ必要がある。このことから、シリコン基板の搬送を開始するのはロードロック室の圧力が1×10−5Pa程度以下になってから行うことが望ましい。
シリコン基板表面を水素終端処理しても、搬送中における表面の酸化膜形成や汚染物の付着を完全に防ぐことはできないため、エピタキシャル成長前にシリコン基板表面のクリーニングを行う。クリーニング方法としては、例えば真空中でシリコン基板を加熱することによって基板表面の自然酸化膜を以下の反応によって除去することが可能となる。
Si+SiO2→2SiO↑
【0023】
または、成長室1内に清浄な水素を供給した状態でシリコン基板を加熱することによっても基板表面のクリーニングを行うことが可能である。前に述べた真空中での加熱によるクリーニングでは、基板温度が500℃程度以上になると基板表面を終端していた水素は脱離し、基板表面のむき出しになったシリコン原子と成長室内の雰囲気中に含まれる水分や酸素が反応し、基板表面が再酸化されてしまう。そして、この酸化膜が再び還元されることにより、クリーニングと共に基板表面の凹凸が増大し、その後行うエピタキシャル成長の均一性や結晶性を悪化させるという問題がある。また、同時に成長室内の雰囲気中に含まれる炭酸ガスや有機系のガスが表面に付着することから、炭素汚染によるエピタキシャル成長層の結晶性の悪化も発生する。一方、水素を基板表面に供給した状態でシリコン基板を加熱した場合、500℃以上の温度で水素が基板表面から脱離してしまっても、常に清浄な水素ガスが供給されているため、基板表面のシリコンと水素が結合と脱離を繰り返す。その結果、表面のシリコンは再酸化されにくくなり、クリーニング中に表面の凹凸が発生することもなく、清浄な表面状態を得ることが可能となる。
【0024】
水素雰囲気中でクリーニングを行うため、まず始めに成長室1に水素ガスを供給する。このとき、水素ガスを供給する前に基板表面から水素が脱離するのを防ぐため、基板温度を水素の脱離する500℃より低くすれば好適である。また、水素ガスの流量は制御性良くガスが供給できるように10ml/min以上とし、排気されたガスを安全に処理するためには100 l/min以下とすれば好適である。このとき、成長室1内の水素ガスの分圧の下限は、基板表面に均一にガスが供給されるように10Paとし、上限は装置の安全性を保つために大気圧とすればよい。水素ガスが供給された後、シリコン基板をクリーニング温度まで加熱する。このときの加熱方法としては、加熱に際してのシリコン基板への汚染や基板内での極端な温度の違いなどがなければ、どのような機構や構造でも良い。例えばワークコイルに高周波を印加して加熱する誘導加熱や、抵抗ヒータによる加熱などが適用できるほか、特に短時間での温度制御が可能な方法として、ランプからの輻射を利用した加熱方法を用いることができる。この加熱方法はクリーニングに限らず、後述する単結晶の成長に際しての加熱に関しても同様である。
【0025】
クリーニング温度までシリコン基板を加熱した後、所定の時間基板を加熱することにより表面の自然酸化膜や汚染物が除去できるが、例えばクリーニング温度は、クリーニングの効果が得られる温度として600℃以上であれば良く、また、熱処理による基板中のドーパントの拡散が顕著となる1000℃以下とすれば好適である。さらに、エピタキシャル成長の前に形成されている構造へ与える影響を低減するため、クリーニング温度は可能な限り低くする必要がある。また、基板表面の自然酸化膜や汚染物質の除去効率はクリーニング温度によって変化し、温度が高いほど短時間で効果が得られるため、必要以上に熱処理を行わない条件で加熱を行うことが望ましい。クリーニング温度が700℃の場合、クリーニングの効果が小さいため、クリーニング時間を30分とする必要があるのに対し、クリーニング時間を900℃とした場合、クリーニング時間は2分以上であればよい。既に形成されている構造への影響として、例えば基板中のドーパントの拡散による特性変動を考えると、ドーパントの拡散を押さえるためには、クリーニング温度を約800℃以下とする事が望ましく、この時のクリーニング時間は10分とすればよい。
【0026】
また、クリーニング温度の低温化を可能とする方法として、原子状水素を用いたクリーニングを行うこともできる。この方法では、基板表面に活性な水素原子を照射することにより、基板温度を上げなくても酸素の還元反応を生じさせることが可能となり、室温においてもクリーニング効果は得られる。原子状水素の発生方法としては、高温に加熱したタングステンなどのフィラメントに水素ガスを照射することにより熱的に水素分子を解離させる方法や、水素ガス中でプラズマを発生させて電気的に水素分子を解離させる方法や、紫外線などの照射による原子状水素の発生などが可能である。但しこの場合、フィラメントやプラズマを発生する電極周辺からの金属汚染の発生や、プラズマによる石英部品などからの汚染物の発生などに十分注意をする必要がある。各方法とも、水素原子を大量に発生させるのは非常に困難であるため、水素ガスの中で、ある割合の分子を原子状態に解離させて基板表面に照射することにより、低温化が可能となる。例えば、クリーニング時間を10分以内とするためには、クリーニング温度を650℃とすればよい。
【0027】
以上、水素を用いたクリーニングについて説明を行ったが、クリーニング方法に関しては他の実施例に関しても同様である。
【0028】
クリーニングが終了した後、エピタキシャル成長を行う温度まで基板温度を下げ、エピタキシャル成長を行う温度で基板温度を安定させる時間を設ける。温度の安定化を行うステップでは、クリーニング後のシリコン基板表面を清浄な状態に保つために水素ガスを供給し続けることが望ましいが、水素ガスは基板表面を冷却する効果を持っているため、加熱条件が同じであればガスの流量に応じて基板表面温度が変化してしまう。従って、エピタキシャル成長で用いるガスの総流量と大きく異なる流量の水素ガスを供給した状態で温度が安定していても、エピタキシャル成長を開始した時点でガスの流量が変わることにより基板温度が大きく変動してしまう。この現象を防ぐため、基板温度の安定化を行うステップにおいては、その水素流量をエピタキシャル成長で用いるガスの総流量とほぼ同じ値を用いることが望ましい。また、必ずしも基板温度がエピタキシャル成長温度まで下がってから温度安定化を行うステップを設ける必要はなく、基板温度を下げながら水素ガスの流量を調整し、基板温度がエピタキシャル成長温度になった時点で水素ガスの流量が成長ガスの流量と等しくなっていれば好適であり、この場合、基板温度を下げたと同時にエピタキシャル成長を開始できるため、スループットを大幅に向上することができる。
【0029】
次いで、温度安定化を行っているときに供給していた水素ガスを停止すると共に、エピタキシャル層の原料ガスとn型ドーピングガスを供給することによって低濃度コレクタ層14のエピタキシャル成長を開始する。ここで使用する原料ガスとしてはシリコン、ゲルマニウム等の4族元素と水素、塩素、フッ素などからなる化合物を用いることができる。例えば、モノシラン(SiH4)、ジシラン(Si2H6)、モノゲルマン(GeH4)、ジクロルシラン(SiH2Cl2)、三塩化シリコン(SiHCl3)、四塩化シリコン(SiCl4)などが挙げられるが、このほかのガスに関しても使用方法は同様である。本実施例では、単結晶シリコン・ゲルマニウムからなる多層膜の形成方法を例に挙げて説明を行うが、4族元素の炭素を導入した単結晶シリコン・ゲルマニウム・カーボンからなる多層膜を形成するには、炭素の原料ガスとして、モノメチルシラン(CH3SiH3)、ジメチルシラン((CH3)2SiH2)、トリメチルシラン((CH3)3SiH)等を添加すればよい。また、n型ドーピングガスとしては、5族元素と水素、塩素、フッ素などからなる化合物を用いることができ、例えば、ホスフィン(PH3)、アルシン(AsH3)などが挙げられる。
【0030】
シリコン基板上に形成されたシリコン酸化膜の開口部に単結晶シリコン・ゲルマニウム層を選択エピタキシャル成長により形成すると、シリコン酸化膜上では、シリコンの原料ガスと表面分子が反応して以下のような反応が生じる。例えば、シリコンの原料ガスとしてジシラン(Si2H6)を用いたとき、
Si2H6 + 2SiO2 → 4SiO↑ + 3H2↑
また、シリコンの原料ガスとしてモノシラン(SiH4)を用いたとき、
SiH4 + SiO2 → 2SiO↑ + 2H2↑
さらに、ジクロルシラン(SiH2Cl2)を原料ガスとして用いると、
SiH2Cl2 + SiO2 → 2SiO↑ + 2HCl↑
といった還元反応が生じる。また、ゲルマニウムの原料ガスであるゲルマン(GeH4)についても同様である。ゲルマンに関しての還元反応は、
GeH4 + SiO2 → SiO↑ + GeO↑ + 2H2↑
となる。上記の還元反応は数多くの反応のうちの一部であり、この他にも原料ガスが分解してエネルギーが高い状態になったラジカル分子と酸化膜との還元反応なども存在する。その結果、酸化膜上では上記還元反応によるエッチングと原料ガスが分解して生じる堆積とが同時に進行しており、成長温度及び圧力に依存してエッチングと堆積の大小関係が変化する。上記の還元反応だけでは選択性を保持できる膜厚に限界があるため、比較的厚い単結晶シリコンまたは単結晶シリコン・ゲルマニウム層を選択エピタキシャル成長する場合、原料ガスに加えて、塩素ガス(Cl)や塩化水素ガス(HCl)といったハロゲン系のガスを添加して、シリコン層自体のエッチングを行う。その反応には、
Si + 2Cl2 → SiCl4↑
Si + 2HCl → SiH2Cl2↑
といったものがある。以上の反応が同時に進行する結果、選択性が維持されている状態では、シリコン酸化膜上にシリコン・ゲルマニウムは堆積しない。
【0031】
エピタキシャル成長温度が550℃、成長圧力が1Pa、ジシラン流量2ml/minとしたときの、ゲルマン流量とゲルマニウム組成比の関係を図4に示す。ゲルマニウム組成比を15%にする場合、ゲルマン流量を約3ml/minとすればよいことが分かる。また、酸化膜に対する選択性を維持できる最大膜厚とゲルマニウム組成比の関係を図5に示す。ゲルマニウム組成比を15%とした場合、膜厚が約150nm以下であれば、酸化膜の開口部内に選択的に単結晶シリコン・ゲルマニウム層を形成できることが分かる。ゲルマニウム組成比が15%の単結晶シリコン・ゲルマニウム層を150nm以上形成する場合、ハロゲン系のガスを添加することによって選択性を維持することが可能となる。例えば、シリコン酸化膜上、およびシリコン窒化膜上に多結晶シリコン・ゲルマニウムが堆積しないために必要とされるHCl流量は5ml/minから10ml/minである。これよりもHCl流量が少ないと選択性が崩れてマスク材の上に多結晶シリコン・ゲルマニウムが堆積を始め、逆にこれよりもHCl流量が多いと単結晶シリコン・ゲルマニウム層の表面モフォロジーが悪化してしまう。また、エピタキシャル成長を行う温度範囲は、シリコン酸化膜およびシリコン窒化膜と単結晶シリコンとの選択性が良好に得られる500℃以上で、上限は表面モフォロジーが良好な800℃以下の範囲である。この温度範囲で、成長圧力は成長速度が表面での反応で律速される0.1Pa以上で、上限は気相中での反応が起こり始める10000Pa以下であればよい。以下の実施例においても、単結晶シリコン・ゲルマニウムの選択エピタキシャル成長条件に関しては同様である。ドーピング濃度は、ドーピングガスの流量によって制御でき、例えば1×1019cm−3のn型ドーピングを行うためには、ホスフィンの流量を0.01ml/minとすればよい。またこのとき、酸化膜と単結晶層の境界では、選択制の条件によって、ファセットと呼ばれる安定な方位を持つ面が発生する。選択性を向上し、上記のエッチング反応を強くすることにより、ファセットが発生した面には成長が進行せず、本来の成長面と平行な面のみが成長し続ける(図2(a))。
【0032】
成長室1でのn型層の形成を終了するため、成長ガス及びドーピングガスの供給を停止し、反応室1からガスを排気すると同時に基板温度を下げる。このとき、基板表面のクリーニング終了時と同様に、基板表面に汚染物が付着するのを防ぐために清浄な水素ガスを供給すれば好適である。成長室間の移動を行う際、直接成長室の間でウェハの搬送を行うことも可能であるが、n型及びp型のドーピングを行う二つの成長室間で、スループット良くエピタキシャル成長を行うためには、基板の搬送室を設ければよい。成長室1から搬送室を介して成長室2に基板を移動する場合、成長室1と同様に、シリコン基板表面に汚染物を付着させないためには、基板搬送室と成長室2にも水素ガスを供給し、基板は常に清浄な水素ガス中にある状態とすれば好適である。但し、基板表面を終端している水素原子は、基板温度が低ければ安定な状態で表面に存在することができるので、基板用面に汚染物質が付着しない範囲であれば、水素の供給に中断時間を設けても良い。例えば、成長室や搬送室の真空度が1×10- 7Pa以下の場合、基板温度を室温まで下げれば、中断時間を10分程度設けても基板表面に汚染物質は付着しない。成長室1から搬送室へ基板を搬送する際には、成長室1と搬送室の圧力が大きく異なっていると、ゲートバルブを開けた際に圧力の高い方から低い方へと水素ガスが急激に流れるため、基板支持位置がずれたりパーティクルが巻き上げられる恐れがある。従って基板の搬送を行う際には、成長室1と搬送室の圧力をほぼ等しくなるように制御する必要がある。同様に、成長室2に搬送室の圧力と同じ圧力になるように制御した状態で水素ガスを供給し、搬送室から成長室2に基板を搬送する。またここでは、基板表面のクリーニングと同様に、原子状の水素を含有した水素ガスを供給することにより、基板表面は反応性の高くなった水素原子と容易に結合しやすいため、特に低温状態での基板表面の水素被覆率が向上する。その結果、成長を中断し基板を搬送・保持している間の基板表面の汚染が発生しにくいため、多層膜の結晶性を向上させることができる。原子状水素を添加した基板搬送中の水素ガス供給方法に関しては、以下の実施例に関しても同様である。
【0033】
成長室2内に基板を設置した後、清浄な水素を供給し続けた状態で基板温度をエピタキシャル成長温度まで上昇させる。この時の水素ガス供給条件は、成長室1における基板表面のクリーニング条件と同じとすればよい。成長室1で成長した低濃度n型単結晶シリコン・ゲルマニウム層の表面を清浄な状態に保ったまま成長室2に基板を搬送しているため、成長室2でp型単結晶シリコン・ゲルマニウム層を成長する前に基板表面のクリーニングを行う必要が無い。その結果、エピタキシャル成長温度よりも高い温度での処理が必要なくなるため、成長室1で形成したn型単結晶シリコン・ゲルマニウム層及びシリコン基板中のドーパントの拡散や、転移及び欠陥の発生による結晶性の悪化を生じることがない。基板温度が、成長室2でのエピタキシャル成長温度に到達した後、水素ガス流量を、その後に行う成長における全ガス流量とほぼ等しい量にして、基板温度が安定する時間を設ける。または、成長室1での成長開始前と同様に、基板の加熱と共に水素ガス流量を調整し、基板温度の制御を行いながら、同時に温度の安定化を行うことも可能であり、こうすることでスループットの向上が可能となる。
【0034】
基板温度が安定した後、水素ガスを停止し、成長ガス及びp型ドーピングガスを導入することにより、第2の半導体層であるp型単結晶シリコン・ゲルマニウム層15の形成を開始する。p型ドーピングガスとしては、3族元素と水素、塩素、フッ素などからなる化合物を用いることができ、例えば、ジボラン(B2H6)が挙げられる。また、選択成長の条件に関しては、単結晶n型シリコン・ゲルマニウム層の形成の時の用いた条件と同じとすればよく、必要に応じて選択性を向上するためのハロゲン系のガスを同時に使用することによりファセットを発生させた状態でp型シリコン・ゲルマニウム層を形成することができる。
【0035】
p型単結晶シリコン・ゲルマニウム層15を成長すると同時に、ベース引き出し電極10の底面からp型多結晶シリコン・ゲルマニウム層16が成長し、p型単結晶シリコン・ゲルマニウム層15の膜厚とp型多結晶シリコン・ゲルマニウム16の膜厚の和が、コレクタ・ベース分離絶縁膜8、9の膜厚と低濃度コレクタ層14の膜厚の差と等しくなったときに、p型単結晶シリコン・ゲルマニウム層15とp型多結晶シリコン・ゲルマニウム層16が接し、真性ベースとベース引き出し電極が自動的に接続される。さらに成長を続けると、p型単結晶シリコン・ゲルマニウム層15は、その上面がエミッタ・ベース分離領域12の底面と接した後、絶縁膜12の底面よりも上に成長する。このとき、選択性が維持できる条件で成長を続けることにより、絶縁膜12の底面で接したpが単結晶シリコン・ゲルマニウム層は再びその接点からファセットが発生するようになる。絶縁膜は、結晶に周期性がなく、その表面には未結合手であるダングリングボンドが不規則に存在しているため、絶縁膜と接してエピタキシャル成長が進行すると、接した部分では単結晶にならずに結晶が乱れた状態となる。今の場合、ファセットの結晶面方向には成長が進行しないため、エピタキシャル成長が進行する面は側壁の絶縁膜12から離れたところに存在する。従って、p型単結晶シリコン・ゲルマニウム層15は良好な結晶性を保ったまま台形状に成長が進む(図2(b))。ここで、代表的なファセットとしては、より選択性が強い状態では(311)面が安定に発生し、選択性があまり強くないと(111)面が発生する。それぞれの結晶面の角度は、基板である(100)面に対して、約25.5°と54.7°である。エピタキシャル成長を均一に進行させるために基板にオフアングルを設けていると、それだけファセットの角度が変化する。例えばオフアングルを4°とした基板を用いたとき、オフアングルの方向でのファセットの角度は左右非対称になり、(311)面の場合は、21.5°と29.5°となり、(111)面の場合は50.7°と58.7°となる。
【0036】
低濃度コレクタ層14の終了時と同様に、p型単結晶シリコン・ゲルマニウム層15の成長が終了すると同時に、成長ガス及びドーピングガスの供給を停止し、反応室2からガスを排気すると同時に基板温度を下げる。そして、さらにエミッタとなるn型単結晶層を形成するため、再び成長室1へ基板を搬送する。基板の搬送方法に関しては、前述と同様である。
【0037】
次いで、p型単結晶シリコン・ゲルマニウム層15上にエミッタとなるn型単結晶シリコン層17をエピタキシャル成長する。エピタキシャル成長の条件に関しては、低濃度n型コレクタ14と同様である。またこのとき、p型単結晶シリコン・ゲルマニウム層15と同様にファセットを発生させて成長を行うことにより、エピタキシャル成長が進行する面が絶縁膜12と離れるため、結晶性の悪化を生じることが無くエミッタ層を形成することができる(図2(c))。
【0038】
その後、エミッタ・ベース分離絶縁膜18を形成し、側壁に多結晶シリコン層19を形成した後(図3(a))、エミッタ引き出し電極である高濃度n型多結晶シリコン層20を形成する(図3(b))
本実施例により、ベースおよびエミッタの形成中にクリーニングやアニールなどが不要となるため、ドーパントの熱拡散による再分布が抑制ができる図6にバイポーラトランジスタの真性部分におけるゲルマニウム組成比およびドーピングプロファイルを示す。低濃度コレクタ、真性ベース、エミッタをエピタキシャル成長により形成し、エミッタを形成するまでにエピタキシャル成長温度以上の熱処理が不要となることから、高濃度で薄い真性ベース層を形成できるため、バイポーラトランジスタの高速化・高性能化に有効である。例えばベースドーピング濃度を1×1020cm-3とした場合、本実施例を用いて形成したバイポーラトランジスタでは、1×1020cm-3のベースドーピング濃度を維持したまま15nm程度の厚さのベース幅が実現できる。従って、このトランジスタでは200GHzを超える遮断周波数が実現できる。また、ベース層の高いドーピング濃度が維持できることから、ベース抵抗が低減でき、選択成長によるコレクタ・ベース間容量の低減と共にバイポーラトランジスタの最大発信周波数を著しく向上することができる上に、トランジスタの雑音の低減が可能となる。
<実施例2>
図7は、本発明に係る半導体製造装置および半導体装置の製造方法の第2の実施例を示す成長条件であり、n型にドーピングされた低濃度コレクタ層とエミッタ層、およびp型にドーピングされた単結晶シリコン・ゲルマニウム層の3層からなる多層膜を絶縁膜の開口部内に選択的に形成する際のGeH4ガス流量とGe組成比の関係を示す。実施例1と異なるのは、エピタキシャル成長を行う時の温度とガス流量、及び圧力等が異なる点であり、高温での成長による成長時間の短縮が可能となる。成長温度を上げるため、供給する原料ガスやドーピングガスに加えて、キャリアガスとして水素ガスを用いるのが特徴であり、原料ガスとして高い成長温度で均一に反応するモノシランやジクロルシランとゲルマンを用いると好適である。また、実施例1同様、炭素を添加した単結晶シリコン・ゲルマニウム・カーボンからなる多層膜を形成するときには、炭素の原料ガスとなるモノメチルシランなどを使用することができる。
【0039】
エピタキシャル成長温度が700℃、成長圧力が1000Pa、水素流量10l/min、モノシラン流量10ml/minとしたときの、ゲルマン流量とゲルマニウム組成比の関係を図7に示す。ゲルマニウム組成比を15%にする場合、ゲルマン流量を約8ml/minとすればよいことが分かる。また、酸化膜に対する選択性を維持できる最大膜厚とゲルマニウム組成比の関係を図8に示す。ゲルマニウム組成比を15%とした場合、膜厚が300nm以下であれば、酸化膜の開口部内に選択的に単結晶シリコン・ゲルマニウム層を形成できることが分かる。ゲルマニウム組成比が15%の単結晶シリコン・ゲルマニウム層を300nm以上形成する場合、ハロゲン系のガスを添加することによって選択性を維持することが可能となる。例えば、シリコン酸化膜上、およびシリコン窒化膜上に多結晶シリコン・ゲルマニウムが堆積しないために必要とされるHCl流量は20ml/minから30ml/minである。これよりもHCl流量が少ないと選択性が崩れてマスク材の上に多結晶シリコン・ゲルマニウムが堆積を始め、逆にこれよりもHCl流量が多いと単結晶シリコン・ゲルマニウム層の表面モフォロジーが悪化してしまう。また、エピタキシャル成長を行う温度範囲は、モノシラン等のガスが熱的に分解を始める600℃以上で、上限は表面モフォロジーが良好な800℃以下であれば好適である。この温度範囲で、成長圧力は成長速度が表面での反応で律速される10Pa以上で、上限はエピタキシャル成長装置の安全性を確保するために大気圧以下であればよい。以下の実施例においても、単結晶シリコン・ゲルマニウムの選択エピタキシャル成長条件に関しては同様である。
【0040】
本実施例では、クリーニングとエピタキシャル成長の双方においてシリコン基板は常に清浄な水素中に置かれていることから、成長室1、成長室2、搬送室、ロードロック室の真空度がそれほど高くなくても基板表面に自然酸化膜が形成されたり汚染物が付着することがなく、例えば、1×105Pa以下であればよい。このため、実施例1で得られる効果に加え、基板を設置してからエピタキシャル成長を始めるまでの時間が大幅に短縮でき、スループットの向上が可能となる。また、真空度を向上するための高額な排気装置を設置する必要がないため、半導体製造装置のコストが大幅に削減できる。また、真空度を維持するために装置をベーキングする必要がないため、装置のメンテナンス等に要する作業を大幅に削減することができる。
【0041】
以上、本発明の好適な実施例について説明したが、本発明は前記実施例に限定されることなく、本発明の精神を逸脱しない範囲内において種々の設計変更をなし得ることは勿論である。例えば、実施例中ではn型単結晶シリコン・ゲルマニウム層、p型単結晶シリコン・ゲルマニウム層およびn型単結晶シリコン層からなる多層膜の場合について説明したが、単結晶シリコン・ゲルマニウム・カーボン層等を用いてよいことは言うまでもない。
【0042】
【発明の効果】
前述した実施例より明らかなように、本発明によれば、絶縁膜の開口部のみに形成したベースおよびエミッタ層において、界面での結晶性を向上できることから、トランジスタのリーク電流を抑制し、耐圧を向上することができる。また、ベースおよびエミッタ層における不純物濃度を高精度に、再現性良く制御できることから、高濃度で非常に薄い接合が得られる。これをバイポーラトランジスタに適用することにより、トランジスタの高速動作と雑音の低減が可能となる。
【図面の簡単な説明】
【図1】本発明に係る半導体装置を示す断面図である。
【図2】図1に示した本発明に係る半導体装置の活性領域の製造方法を工程順に示す部分拡大断面図である。
【図3】図2の次の工程以降を順に示す部分拡大断面図である。
【図4】ジシランを用いた単結晶シリコン・ゲルマニウムの成長における、ゲルマン流量と単結晶シリコン・ゲルマニウム層中に含まれるゲルマニウム組成比の関係を示す特性線図である。
【図5】ジシランを用いた単結晶シリコン・ゲルマニウムの選択成長において、各種材料上には堆積させずにシリコン基板上に形成できる最大の膜厚とゲルマニウム組成比の関係を示す特性線図である。
【図6】図1で示した半導体装置の不純物濃度とゲルマニウム組成比の深さ方向の分布を示す特性線図である。
【図7】モノシランを用いた単結晶シリコン・ゲルマニウムの成長における、ゲルマン流量と単結晶シリコン・ゲルマニウム層中に含まれるゲルマニウム組成比の関係を示す特性線図である。
【図8】モノシランを用いた単結晶シリコン・ゲルマニウムの選択成長において、各種材料上には堆積させずにシリコン基板上に形成できる最大の膜厚とゲルマニウム組成比の関係を示す特性線図である。
【図9】従来の半導体装置を示す断面図である。
【図10】図9で示した従来の半導体装置における不純物濃度とゲルマニウム組成比の深さ方向の分布を示す特性線図である。
【図11】従来の半導体装置を示す断面図である。
【符号の説明】
1、51、81…シリコン基板、
2、13、52、63、82、93…コレクタ領域(n型単結晶シリコン)、
3、53、83…低濃度コレクタ層(低濃度n型単結晶シリコン)、
4、6、7、54、56、57、84、86、87…素子分離絶縁膜、
5、55、85…コレクタ引き出し層(高濃度n型単結晶シリコン)、
8、9、18、58、59、88、89…コレクタ・ベース分離絶縁膜、
10、60、90…ベース引き出し電極(p型多結晶シリコン)、
11、12、18、61、62、67、91、92、98…エミッタ・ベース分離絶縁膜、14、64、94…低濃度コレクタ層(低濃度n型単結晶シリコン・ゲルマニウム)、15、65、95…真性ベース層(p型単結晶シリコンゲルマニウム)、16、66、96…外部ベース層(p型多結晶シリコン・ゲルマニウム)、17、97…エミッタ層(n型単結晶シリコン)、19、68、99…多結晶層(多結晶シリコン)、20、69、100…エミッタ引き出し層(高濃度n型多結晶シリコン)、70…エミッタ領域、21、71、101…絶縁膜、22、72、102…エミッタ電極、23、73、103…ベース電極、24、74、104…コレクタ電極。
Claims (11)
- 半導体基板上に形成された第1導電型を有する第1の単結晶層と、
前記半導体基板上に形成された第1の絶縁膜、前記第1導電型と反対導電型の第2導電型を有する第1の多結晶層および第2の絶縁膜とが積層されてなる多層膜と、
前記第1の単結晶層上に選択的に形成された第1導電型を有する第2の結晶層と、
前記第2の結晶層上に設けられ、前記第1の多結晶層と電気的に接続された第2導電型を有する第3の結晶層と、
前記第3の単結晶層上に設けられた第1導電型を有する第4の単結晶層とを備え、
前記第3および前記第4の単結晶の側面が、前記第1の単結晶層表面に対して成す角が前記第3および第4の単結晶層側において鋭角であることを特徴とする半導体装置。 - 半導体基板上に形成された第1導電型を有する第1の単結晶層と、
前記半導体基板上に形成された第1の絶縁膜、前記第1導電膜と反対導電型の第2導電型を有する第1の多結晶層および第2の絶縁膜とが積層されてなる多層膜と、
前記多層膜に選択的に形成され、その側面の一部に第3の絶縁膜を有する開口部と、
前記開口部内に設けられた第1導電型を有する第2の結晶層と、
前記第2の結晶層上に設けられ、前記第1の多結晶層と第2導電型を有する第2の多結晶膜を介して繋がっている第2導電型を有する第3の結晶層と、
前記第3の単結晶層上に設けられた第1導電型を有する第4の単結晶層とを備え、
前記第3の単結晶の上面が前記第1の多結晶膜の底面よりも上側に位置し、
前記第1の単結晶層表面に対して、前記第3および前記第4の単結晶の側面が成す角が、前記第3および第4の単結晶層側において鋭角であることを特徴とする半導体装置。 - 前記第3の単結晶のバンドギャップが前記第4の単結晶層のバンドギャップよりも小さいことを特徴とする請求項1に記載の半導体装置。
- 前記第3の単結晶層は、単結晶シリコン・ゲルマニウム層であることを特徴とする請求項1に記載の半導体装置。
- 前記第3の単結晶層は、単結晶シリコン・ゲルマニウム・カーボン層であることを特徴とする請求項1に記載の半導体装置。
- 前記第3の絶縁膜は、シリコン酸化膜であることを特徴とする請求項2に記載の半導体装置。
- 前記第1の単結晶層の結晶方位は、[100]を中心としてオフアングルが5度以内であることを特徴とする請求項1または2に記載の半導体装置。
- 前記第3の結晶層および前記第4の単結晶層の側面と、前記第3の結晶層の表面との成す角が20°乃至60°であることを特徴とする請求項1または2に記載の半導体装置。
- 前記第1の単結晶層がコレクタであり、前記第3の結晶層がベースであり、
前記第4の単結晶層がエミッタであることを特徴とする請求項1または2に記載の半導体装置。 - 半導体基板上に第1導電型を有する第1の単結晶層を形成する工程と、
前記半導体基板上に第1の絶縁膜、前記第1導電膜と反対導電型の第2導電型を有する第1の多結晶層および第2の絶縁膜とを順次積層して多層膜を形成する工程と、
前記多層膜を選択的にエッチングすることにより開口部を形成する工程と、
前記開口部における前記第1の多結晶層の側面に第3の絶縁膜を形成する工程と、
前記開口部内に第1導電型を有する第2の結晶層を形成する工程と、
前記第2の結晶層上に第2導電型を有する第3の結晶層を形成する工程と、
前記第3の単結晶層上に第1導電型を有する第4の単結晶層を形成する工程とを備え、
前記第3の単結晶の上面が前記第1の多結晶膜の底面よりも上側に位置し、
前記第1の単結晶層表面に対して、前記第3および前記第4の単結晶の側面が成す角が鋭角となるように前記第3および第4の単結晶を成長させることを特徴とする半導体装置の製造方法。 - 前記第3の結晶層および前記第4の結晶層は、エピタキシャル成長により形成され、前記エピタキシャル成長の成長温度は500℃乃至700℃であり、成長時の圧力は0.1Pa乃至10000Paであることを特徴とする請求項10に記載の半導体装置の製造方法。
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JP2007173781A (ja) * | 2005-11-28 | 2007-07-05 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
EP2023383A2 (en) | 2007-08-08 | 2009-02-11 | NEC Electronics Corporation | Heterojunction bipolar transistor and method for manufacturing same |
JPWO2013171988A1 (ja) * | 2012-05-16 | 2016-01-12 | 株式会社アルバック | 成膜方法及び成膜装置 |
-
2002
- 2002-12-13 JP JP2002361786A patent/JP2004193454A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007173781A (ja) * | 2005-11-28 | 2007-07-05 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
EP2023383A2 (en) | 2007-08-08 | 2009-02-11 | NEC Electronics Corporation | Heterojunction bipolar transistor and method for manufacturing same |
US7728358B2 (en) | 2007-08-08 | 2010-06-01 | Nec Electronics Corporation | Semiconductor device and method for manufacturing same |
US8058124B2 (en) | 2007-08-08 | 2011-11-15 | Renesas Electronics Corporation | Method of manufacturing a semiconductor device |
JPWO2013171988A1 (ja) * | 2012-05-16 | 2016-01-12 | 株式会社アルバック | 成膜方法及び成膜装置 |
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