KR100678468B1 - 반도체 기판의 인-시츄 세정방법 및 이를 채택하는 반도체소자의 제조방법 - Google Patents

반도체 기판의 인-시츄 세정방법 및 이를 채택하는 반도체소자의 제조방법 Download PDF

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Abstract

반도체 기판의 인-시츄 세정방법 및 이를 채택하는 반도체 소자의 제조방법이 제공된다. 상기 반도체 기판의 인-시츄 세정방법은 공정 챔버 내로 반도체 기판을 로딩시키는 것을 구비한다. 상기 공정 챔버를 약 0.1Torr 보다 작은 세정 압력(cleaning pressure)으로 배기시킨다. 상기 공정 챔버를 상기 세정 압력으로 유지시키면서 상기 반도체 기판을 진공 분위기에서 약 800℃ 이하의 세정 온도(cleaning temperature)로 세정시간 동안 가열한다. 진공 분위기의 저온에서 반도체 기판 표면 상의 자연 산화막과 같은 오염물질들을 유효하게 제거함으로써 에피택셜층의 품질 저하를 방지 할 수 있으며, 반도체 소자의 전기적 특성 열화를 최소화할 수 있다.
에피택셜, 선택적 에피택셜, 인-시츄 세정

Description

반도체 기판의 인-시츄 세정방법 및 이를 채택하는 반도체 소자의 제조방법{method for in-situ cleaning semiconductor substrate and method of fabricating semiconductor device employing the same}
도 1은 본 발명의 일실시예에 의한 에피택셜층의 형성방법을 설명하기 위한 공정 흐름도이다.
도 2는 본 발명의 일실시예에 의한 에피택셜층의 형성 방법에 사용되는 에피택셜 장비의 개략도이다.
도 3 내지 도 5는 본 발명의 일실시예에 의한 선택적 에피택셜층을 형성하는 방법을 사용하여 모스 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 다른 실시예에 의한 선택적 에피택셜층을 형성하는 방법을 사용하여 제조된 모스 트랜지스터를 나타낸 단면도이다.
도 7a는 및 도 7b는 각각 본 발명의 일실시예에 의하여 앤모스 소스/드레인 영역들 상에 선택적으로 형성된 실리콘 에피택셜층을 보여주는 주사전자현미경 (SEM) 이미지 및 투과전자현미경(TEM) 이미지이다.
도 8a 및 도 8b는 각각 본 발명의 일실시예에 의하여 피모스 소스/드레인 영역들 상에 선택적으로 형성된 실리콘 에피택셜층을 보여주는 주사전자현미경(SEM) 이미지 및 투과전자현미경(TEM) 이미지이다.
도 9는 본 발명의 일실시예에 의하여 형성된 앤모스 트랜지스터들과 비교예들에 의한 앤모스 트랜지스터들의 문턱전압 특성을 보여주는 그래프이다.
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히, 반도체 기판의 인-시츄 세정방법 및 이를 채택하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 제조 공정은 반도체 기판 상에 도전성 또는 절연성 박막들을 형성하고 이들을 패턴화하는 것을 포함한다. 상기 반도체 기판 상에 형성되는 상기 박막들의 품질은 공정 환경의 청정함(cleanliness)과 상기 박막들이 형성되는 상기 반도체 기판의 표면 상태에 큰 영향을 받는다. 상기 반도체 기판은 상기 반도체 소자의 제조 공정 중의 여러 단계에서 대기 중에 노출될 수 있다. 예를 들어, 상기 반도체 기판은 공정 챔버로 로딩되기 전에 대기 중에 노출될 수 있다. 이 경우, 상기 반도체 기판의 표면은 대기 중의 오염 물질들에 의하여 오염될 수 있다. 특히, 상기 반도체 기판의 표면 상에 비화학양론적인 조성을 갖고 형성되는 자연 산화막은 상기 반도체 기판 상에 형성되는 반도체 소자의 전기적 특성을 저하시킬 수 있다. 따라서, 상기 반도체 기판의 표면 상의 오염 물질들 특히, 상기 자연 산화막은 개개의 박막 형성 공정 전에 별도의 세정 공정을 통하여 제거될 필요가 있다.
한편, 에피택셜 성장 공정(epitaxial growth process)은 단결정 반도체 기판 상에 단결정 반도체층을 형성하기 위한 우수한 수단으로 제공된다. 상기 에피택셜 성장 공정은 초기에 바이폴라 트랜지스터의 동작 특성을 향상시키기 위하여 사용되어 왔으며, 최근에는 씨모스(CMOS) 직접회로의 제조에 널리 사용되고 있다. 예를 들어, 모스 트랜지스터의 단채널 효과 및 전류 구동력을 개선시키기 위한 상승된 소스/드레인 구조(elevated source/drain structure)를 구현하기 위하여 선택적 에피택셜 성장 공정(selective epitaxial growth process;SEG process)이 적용되고 있다. 이 밖에, 모스 트랜지스터의 캐리어 이동도를 향상시키기 위한 인장된 채널 (strained channel)을 형성하기 위하여 이종 에피택셜 성장 공정(hetero-epitaxial growth process)이 적용되고 있다.
상기 에피택셜 성장 공정에 의하여 반도체 기판 상에 형성되는 에피택셜층은 상기 반도체 기판의 결정구조를 따라 성장된다. 따라서, 상기 에피택셜 성장 공정에 있어서 상기 반도체 기판의 표면 상태는 상기 에피택셜층의 품질에 큰 영향을 미친다. 상술한 바와 같이, 반도체 기판의 표면 상에 형성된 자연 산화막은 에피택셜층에 슬립(slip) 또는 스택킹 폴트(stacking fault)와 같은 결정 결함을 유발하기 때문에 완전히 제거되어야 한다. 이를 위하여 에피택셜 성장 공정 전에 반도체 기판에 대한 엑-시츄(ex-situ) 세정 공정이 수행된다. 상기 엑-시츄 세정 공정은 적절한 화학용액을 사용한 습식 세정 또는 화학 건식식각(chemical dry etch) 공정을 통하여 수행된다. 이에 더하여, 상기 엑-시츄 세정된 반도체 기판이 공정 챔버 내로 로딩된 후 인-시츄 세정 공정이 더 수행된다. 그러나, 수소 프리 베이 킹(hydrogen pre-baking)이라고도 불리우는 상기 인-시츄 세정공정은 통상적으로 850℃ 내지 900℃의 수소 분위기에서 수행되는 고온 공정이다. 따라서, 상기 인-시츄 세정 공정 중에, 반도체 기판 내에 도핑된 불순물들의 확산에 기인하여 모스 트랜지스터의 문턱전압이 감소될 수 있다. 또한, 상기 반도체 기판이 에스오아이(SOI) 기판인 경우에는 상기 인-시츄 세정 공정 중에 상부 실리콘층 (top silicon layer)의 응집이 발생할 수 있다.
결론적으로, 에피택셜 성장 공정에 있어서 반도체 소자의 전기적 특성이 열화되는 것을 억제하기 위하여는 상기 인-시츄 세정 공정의 온도를 낮추는 것이 필요하다.
본 발명이 이루고자 하는 기술적 과제는 저온에서 반도체 기판 표면 상의 자연 산화막의 불순물을 유효하게 제거할 수 있는 반도체 기판의 인-시츄 세정 방법 및 이를 채택하는 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 일태양에 따르면, 반도체 기판의 인-시츄 세정방법이 제공된다. 이 방법은 공정 챔버 내로 반도체 기판을 로딩시키는 것을 구비한다. 상기 공정 챔버를 약 0.1Torr 보다 작은 세정 압력(cleaning pressure)으로 배기시킨다. 상기 공정 챔버를 상기 세정 압력으로 유지시키면서 상기 반도체 기판을 진공 분위기에서 약 800℃ 이하의 세정 온도(cleaning temperature)로 세정 시간 동안 가열한다.
몇몇 실시예들에서, 상기 세정 압력은 약 10-9 Torr 보다 크고 약 10-1 Torr 보다 작을 수 있다. 바람직하게는 상기 세정압력은 약 10-4 Torr 내지 약 0.05 Torr일 수 있다.
다른 실시예들에서, 상기 세정 온도는 약 500℃ 내지 약 800℃일 수 있다. 바람직하게는 상기 세정 온도는 약 600℃ 내지 약 700℃일 수 있다.
또 다른 실시예들에서, 상기 세정 시간은 약 10초 내지 약 500초일 수 있다.
또 다른 실시예들에서, 상기 반도체 기판을 상기 진공 분위기에서 가열한 후에, 상기 반도체 기판을 상기 세정 온도로 유지시키면서 상기 공정 챔버내로 수소 가스를 주입할 수 있다. 이 경우에, 상기 수소 가스를 주입하는 동안 상기 공정 챔버는 약 1Torr 이하의 압력으로 유지될 수 있다. 상기 수소 가스는 약 500sccm 이하의 유량으로 주입될 수 있다. 또한, 상기 수소 가스는 약 10초 내지 약 500초 동안 주입될 수 있다.
또 다른 실시예들에서, 상기 공정챔버를 세정압력으로 배기시키는 것은 터보 분자펌프를 사용하여 수행될 수 있다.
본 발명의 다른 태양에 따르면, 상기 반도체 기판의 인-시츄 세정방법은 공정 챔버 내로 반도체 기판을 로딩시키는 것을 구비한다. 상기 공정 챔버를 약 0.1Torr 보다 작은 세정 압력으로 배기시킨다. 상기 반도체 기판을 약 800℃이하의 세정 온도로 가열한다. 상기 세정 압력, 상기 세정 온도 및 반응가스가 없는 진공분위기에서 상기 반도체 기판을 세정시간 동안 유지시켜 상기 반도체 기판 상의 오염물질들을 제거한다.
상기 오염물질들은 상기 반도체 기판 상에 형성된 자연산화막을 포함할 수 있다.
본 발명의 또 다른 태양에 따르면, 상기 반도체 기판의 인-시츄 세정 방법을 채택하는 반도체 소자의 제조방법이 제공된다. 이 방법은 반도체 기판을 준비하는 것을 구비한다. 공정 챔버 내로 상기 반도체 기판을 로딩시킨다. 상기 공정 챔버를 약 0.1Torr 보다 작은 세정 압력으로 배기시킨다. 상기 공정 챔버를 상기 세정 압력으로 유지시키면서 상기 반도체 기판을 진공 분위기에서 약 800℃ 이하의 세정 온도로 세정시간 동안 가열한다. 상기 반도체 기판 상에 에피택셜층을 성장시킨다.
몇몇 실시예들에서, 상기 반도체 기판을 상기 공정 챔버 내로 로딩시키기 전에, 상기 반도체 기판의 표면을 사전 세정(pre-cleaning)할 수 있다.
또 다른 실시예들에서, 상기 반도체 기판은 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판, 단결정 실리콘 카바이드 기판 또는 이들 중 어느 하나의 층을 구비하는 에스오아이 기판일 수 있다.
또 다른 실시예들에서, 상기 반도체 기판을 상기 공정 챔버내로 로딩시키기 전에, 상기 반도체 기판 상에 게이트 패턴을 형성하고, 상기 게이트 패턴의 측벽들 상에 게이트 스페이서를 형성할 수 있다. 상기 게이트 패턴이 게이트 전극을 포함하는 경우에, 상기 에피택셜층은 상기 게이트 패턴 및 상기 게이트 스페이서에 의하여 노출된 상기 반도체 기판의 표면 상에서, 그리고 상기 게이트 전극 상에서 선택적으로 성장된다. 이와는 달리, 상기 게이트 패턴이 상기 게이트 전극 상에 적 층된 캐핑막 패턴을 더 포함하는 경우에, 상기 에피택셜층은 상기 게이트 패턴 및 상기 게이트 스페이서에 의하여 노출된 상기 반도체 기판의 표면 상에서 선택적으로 성장된다.
또 다른 실시예들에서, 상기 게이트 스페이서를 형성한 후에, 상기 게이트 패턴 및 상기 게이트 스페이서를 이온주입 마스크로 사용하여 상기 반도체 기판 내로 불순물 이온들을 주입하고, 상기 불순물 이온들을 열처리 하여 활성화된 불순물 영역을 형성할 수 있다. 이와는 달리, 상기 불순물 이온들은 상기 에피택셜층을 형성한 후에 상기 에피택셜층 및 상기 반도체기판 내로 주입될 수 있다.
또 다른 실시예들에서, 상기 에피택셜층은 단결정 실리콘층, 단결정 실리콘 게르마늄층 또는 단결정 실리콘 카바이드층일 수 있다.
또 다른 실시예들에서, 상기 공정챔버를 상기 세정압력으로 배기시키기 전에, 상기 공정 챔버내로 제1 퍼지 가스를 주입할 수 있다. 상기 제1 퍼지 가스는 수소 가스일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일실시예에 의한 에피택셜층의 형성방법을 설명하기 위한 공정 흐름도이고, 도 2는 본 발명의 일실시예에 의한 에피택셜층의 형성 방법에 사용되는 에피택셜 장비의 개략도이다.
도 1 및 도 2를 참조하면, 반도체 기판(S)을 준비한다.(도 1의 단계 1). 상기 반도체 기판(S)은 단결정 반도체 바디층(single crystalline semiconductor body layer)을 갖는 에스오아이 기판이거나 단결정 반도체 웨이퍼 일 수 있다. 상기 단결정 반도체 바디층은 단결정 실리콘층, 단결정 게르마늄층 , 단결정 실리콘 게르마늄층 또는 단결정 실리콘 카바이드층일 수 있고, 상기 단결정 반도체 웨이퍼는 단결정 실리콘 웨이퍼, 단결정 게르마늄 웨이퍼, 단결정 실리콘 게르마늄 웨이퍼 또는 단결정 실리콘 카바이드 웨이퍼일 수 있다. 상기 반도체 기판(S)은 공정 초기의 언프로세스드 기판(unprocessed substrate)일 수 있다. 이와는 달리, 상기 반도체 기판(S) 상에는 게이트 패턴과 같은 구조물이 형성되어 상기 반도체 기판 (S)의 표면을 부분적으로 노출시킬 수 있다.
상기 반도체 기판(S)에 대한 사전 세정(pre-cleaning)을 수행하여 상기 반도체 기판(S)의 노출된 표면 상의 자연산화막과 같은 오염물질들을 제거한다.(도 1의 단계 3) 상기 사전 세정은 화학 건식 세정 또는 습식 세정을 통하여 이루어 질 수 있다. 이 후, 상기 사전 세정된 기판을 도 2에 예시적으로 도시된 에피택셜 장비(11)의 공정 챔버(13) 내로 로딩시킨다.(도 1의 단계 5) 상기 에피택셜 장비(11)는 서로 다른 배기 라인에 각각 연결된 러프 펌프(rough pump;19)와 고진공 펌프(high vacuum pump;17)를 구비한다. 상기 러프 펌프(19)는 드라이 펌프(dry pump) 일 수 있고, 상기 고진공 펌프(17)는 약 3000L/sec의 펌핑 속도로 상기 공정 챔버(13)를 10-10Torr 까지 배기 시킬 수 있는 터보 분자펌프(turbo molecular pump)일 수 있다. 상기 러프 펌프(19) 및 상기 고진공 펌프(17)는 밸브들(21,23)에 의하여 각각 상기 공정 챔버(13)와 연통된다. 상기 반도체 기판(S)은 상기 공정 챔버(13) 내의 기판 지지대(15) 상에 위치한다. 이 후, 상기 러프 펌프(19)를 사용하여 상기 공정 챔버(13)를 대기압 보다 낮은 저기압, 예를 들어 약 100 Torr의 압력으로 배기시킨다. 다음으로, 상기 공정 챔버(13) 내의 오염 물질들을 제거하기 위하여 제1 퍼지(a first purge)를 수행할 수 있다.(도 1의 단계 7) 상기 제1 퍼지는 상기 공정 챔버(13) 내로 수소 가스를 주입함으로써 수행될 수 있다.
상기 제1 퍼지를 수행한 후, 상기 공정 챔버(13)를 약 0.1 Torr 이하의 세정압력으로 배기시킨다.(도 1 의 단계 9) 상기 세정 압력은 약 10-9 내지 약 10-1 Torr, 바람직하게는 약 10-4 Torr 내지 약 0.05 Torr일 수 있다. 상기 공정 챔버(13)를 상기 세정 압력으로 배기시키는 것은 상기 고진공 펌프(17), 예를 들어, 터보 분자펌프를 사용하여 수행될 수 있다. 이후, 상기 공정 챔버(13)의 압력을 상기 세정압력으로 유지시키면서 상기 반도체 기판(S)을 약 800℃ 이하의 세정온도로 승온시킨다.(도 1의 단계 11) 상기 세정 온도는 약 500℃ 내지 약 800℃, 바람직하게는 약 600℃ 내지 약 700℃일 수 있다. 상기 반도체 기판(S)을 상기 세정 온도로 승온 시키는 동안 원하지 않는 반응을 방지하기 위하여 상기 공정 챔버(13) 내부로 수소 가스를 주입할 수 있다. 이후, 상기 반도체 기판(S)을 상기 세정 압 력 및 상기 세정 온도에서 세정 시간 동안 유지시킨다.(도 1의 단계 13) 그 결과, 상기 반도체 기판(S)의 노출된 표면 상의 자연산화막과 같은 오염물질들이 완전히 제거된다. 상기 세정 시간은 약 10초 내지 약 500초일 수 있다. 상기 세정 압력 및 상기 세정 온도에서 상기 반도체 기판(S)을 유지시키는 동안 상기 공정 챔버(13)는 수소가스와 같은 반응가스가 없는 진공 분위기로 유지된다.
본 발명에 의하면, 에피택셜 성장 공정의 인-시츄 세정에 있어서 터보 분자펌프와 같은 고진공 펌프를 사용하여 상기 공정 챔버(13) 내를 매우 낮은 압력으로 배기시킴으로써, 수소와 같은 반응가스를 사용하지 않고도 약 800℃ 이하의 낮은 온도에서 상기 반도체 기판(S) 상의 자연산화막과 같은 오염물질들을 유효하게 제거할 수 있다. 즉, 상기 인-시츄 세정은 반응 가스로 주입되는 수소 가스에 의한 환원 반응 및 압력과 온도에 의하여 결정되는 오염물질들, 특히 자연 산화막의 직접적인 기화에 의하여 이루어진다. 본 발명에 의하면, 상술한 바와 같이 상기 공정 챔버(13) 내를 초고진공으로 유지시킴으로써 수소 가스에 의한 환원 반응에 의하지 않고도 직접적인 기화를 통하여 약 800℃ 이하의 저온에서 자연산화막과 같은 오염물질들을 유효하게 제거할 수 있다.
한편, 본 발명에 일실시예에 의하면, 도 1의 단계 9 및 단계 13 에서 설명된 바와 같이 상기 반도체 기판(S)을 상기 세정 압력 및 세정 온도로 유지된 진공 분위기에서 가열한 후, 필요한 경우에 상기 공정 챔버(13) 내로 약 10초 내지 약 500초 동안 수소 가스를 주입하여 추가 인-시츄 세정을 더 수행할 수 있다.(도 1의 단계 15) 상기 추가 인-시츄 세정 동안 상기 공정챔버(13) 내로 주입되는 수소 가스 는 상기 공정챔버(13) 내의 압력이 과도하게 커지는 것을 방지하기 위하여 약 500sccm 이하의 유량으로 주입되는 것이 바람직하다. 또한, 상기 추가 인-시츄 세정 동안 상기 반도체 기판(S)은 상기 세정 온도와 같거나 낮은 온도로 유지될 수 있다.
다음으로, 상기 인-시츄 세정된 반도체 기판(S) 상에 에피택셜층을 성장시킨다.(도 1의 17) 상술한 바와 같이, 상기 반도체 기판(S)이 언프로세스드 기판인 경우에 상기 에피택셜층은 상기 반도체 기판(S)의 전면 상에 상기 반도체 기판(S)과 같은 단결정 구조를 갖도록 성장된다. 이와는 달리, 상기 반도체 기판(S) 상에 게이트 패턴 및 소자분리막등의 구조물들이 형성된 경우에, 상기 에피택셜층은 선택적 에피택셜 성장 공정(selective epitaxial growth process)에 의하여 상기 구조물들에 의하여 노출된 상기 반도체 기판(S)의 표면, 또는 상기 노출된 반도체 기판(S)의 표면 및 상기 게이트 패턴 상에 선택적으로 성장될 수 있다. 상기 반도체 기판(S)의 표면 상에서 성장되는 상기 에피택셜층은 단결정 실리콘층, 단결정 실리콘 게르마늄층 또는 단결정 실리콘 카바이드층일 수 있다. 이에 더하여, 상기 게이트 패턴 상에서 성장되는 상기 에피택셜층은 상기 게이트 패턴과 동일한 결정 구조를 갖을 수 있다. 예를 들어, 상기 게이트 패턴이 다결정 실리콘막인 경우에 상기 에피택셜층은 상기 게이트 패턴 상에서 다결정 구조(poly crystalline structure)를 갖도록 성장될 수 있다.
상기 에피택셜층을 성장시킨 후에, 냉각 중의 원치않는 반응을 방지하기 위하여 제2 퍼지(a second purge)를 수행 할 수 있다. 상기 제2 퍼지는 상기 공정 챔버(13) 내로 수소 가스를 주입함으로써 수행될 수 있다.
도 3 내지 도 5는 본 발명의 일실시예에 의한 선택적 에피택셜층을 형성하는 방법을 사용하여 모스 트랜지스터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 1 및 도 3을 참조하면, 반도체 기판(100)을 준비한다.(도 1의 단계 1) 상기 반도체 기판(100)은 상술한 바와 같이 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판, 단결정 실리콘 카바이드 기판 또는 이들 중 어느 하나의 층을 구비하는 에스오아이 기판일 수 있다. 본 실시예에서, 설명의 편의를 위하여 상기 반도체기판(100)은 단결정 실리콘 기판인 것으로 가정한다. 상기 반도체 기판(100) 내에 활성영역을 한정하는 소자분리막(102)을 형성한다. 상기 소자분리막(102)은 통상의 트렌치 소자분리 기술을 사용하여 형성할 수 있다. 상기 활성영역 상에 게이트 절연막(104)을 형성하고, 상기 게이트 절연막(104)을 갖는 기판 상에 게이트 도전막 및 캐핑막을 형성한다. 상기 게이트 도전막은 비정질 실리콘막 또는 다결정 실리콘막으로 형성할 수 있다. 또한, 상기 캐핑막은 실리콘 질화막으로 형성할 수 있다. 상기 캐핑막 및 상기 게이트 도전막을 패터닝하여 상기 활성영역의 상부를 가로지르는 게이트 전극(106) 및 캐핑막 패턴(108)을 형성한다. 이 경우에, 상기 게이트 절연막(104) 역시 식각되어 상기 게이트 전극(106)에 인접한 상기 반도체 기판(100)의 표면, 즉 활성영역의 표면이 노출될 수 있다. 상기 게이트 절연막(104), 상기 게이트 전극(106) 및 상기 캐핑막 패턴(108)은 게이트 패턴(110)을 구성한다. 한편, 상기 캐핑막을 형성하는 공정은 생략될 수 있 다. 이 경우에, 상기 게이트 패턴(100)은 상기 게이트 절연막(104) 및 상기 게이트 전극(106)으로 구성된다.
도 1 및 도 4를 참조하면, 상기 게이트 패턴(110)을 이온주입 마스크로 사용하여 상기 활성영역 내로 불순물 이온들을 주입하여 저농도 불순물 영역(low concentration impurity region; 118)을 형성할 수 있다. 상기 저농도 불순물 영역(118)은 상기 반도체 기판(100)과 반대의 도전형을 갖는 불순물 이온들을 주입하여 형성한다. 예를 들면, 상기 반도체기판(100)이 P형 실리콘 기판인 경우에, 상기 저농도 불순물 영역(118)은 N형의 불순물 이온들을 주입하여 형성할 수 있다. 상기 저농도 불순물 영역(118)을 갖는 기판의 전면 상에 절연성 스페이서막(insulating spacer layer), 즉 게이트 스페이서막을 형성한다. 상기 절연성 스페이서막은 실리콘 산화막 및 실리콘 질화막을 차례로 적층시키어 형성할 수 있다. 상기 절연성 스페이서막을 이방성 식각하여 상기 게이트 패턴(110)의 측벽 상에 게이트 스페이서(116)를 형성한다. 결과적으로, 상기 게이트 스페이서 (116)는 내부 산화막 스페이서(inner oxide spacer; 112) 및 외부 질화막 스페이서 (outer nitride spacer; 114)를 구비하도록 형성된다.
상기 게이트 패턴(110) 및 상기 게이트 스페이서(116)를 이온주입 마스크들로 사용하여 상기 활성영역 내로 불순물 이온들을 주입하여 소스/드레인 영역들 (120)을 형성할 수 있다. 상기 소스/드레인 영역들(120)은 상기 저농도 불순물 영역(118)과 동일한 도전형의 불순물 이온들을 주입함으로써 형성된다. 또한, 상기 소스/드레인 영역들(120)은 상기 저농도 불순물 영역(118)보다 높은 불순물 농도를 갖도록 형성된다. 그 결과, 상기 게이트 전극(106)의 양 옆에 엘디디형의 소스/드레인 영역들이 형성될 수 있다. 상기 소스/드레인 영역들(120)을 형성하기 위한 이온주입 공정 후에 통상의 열처리가 진행되어 상기 소스/드레인 영역들(120) 내의 불순물 이온들을 활성화시킨다(activate). 한편, 상기 소스/드레인 영역들(120)을 형성하기 위한 불순물 이온 주입공정은 생략될 수 있다. 이 경우에, 상기 소스/드레인 영역들(120)은 뒤에서 설명될 에피택셜층을 성장시킨 후에 형성 될 수 있다.
계속하여 도 1 및 도 4를 참조하면, 상기 게이트 패턴(110) 및 상기 소스/드레인 영역들(120)을 갖는 상기 반도체 기판(100)에 대한 사정 세정을 수행하여 상기 게이트 패턴(110)에 의하여 노출된 상기 반도체 기판(100)의 표면, 즉 소스/드레인 영역들(120)의 표면을 세정한다.(도 1의 단계 3) 상기 사전 세정은 불산(HF)을 함유하는 용액을 사용한 습식세정일 수 있다.
이후, 상기 세정된 상기 반도체 기판(100)을 도 2에 예시적으로 도시된 에피택셜 장비(도 2의 11)의 공정챔버(도 2의 13) 내로 로딩시킨다. 다음으로, 상술한 바와 같이 제1 퍼지(도 1의 단계 7)를 수행한 후 도 1의 단계 9 내지 도 1의 단계 15 에서 설명된 바와 같은 인-시츄 세정을 수행한다. 그 결과, 상기 소스/드레인 영역들(120) 표면의 자연산화막 및 오염물질들이 유효하게 제거된다.
도 1 및 도 5를 참조하면, 상기 인-시츄 세정을 수행한 후에 상기 소스/드레인 영역들(120) 상에, 즉 상기 게이트 패턴(110), 상기 게이트 스페이서(116) 및 상기 소자분리막(102)에 의하여 노출된 상기 반도체 기판(100)의 표면 상에 에피택셜층(122)을 선택적으로 성장시킨다. 상기 에피택셜층(122)을 선택적으로 성장시 키는 것은 상기 공정 챔버(도 2의 13) 내로 소스 가스(source gas) 및 식각가스 (etching gas)를 주입하는 것을 포함할 수 있다. 구체적으로, 상기 소스 가스 및 상기 식각 가스가 상기 공정 챔버(도 2의 13) 내로 주입되면, 상기 소스 가스는 상기 챔버 내부의 열 에너지에 의해 분해된다(decomposed). 상기 소스 가스로부터 분해된 소스 원자들은 상기 소스/드레인 영역들(120), 게이트 스페이서(116), 캐핑막 패턴(108) 및 소자분리막 (102)의 표면들에서의 댕글링 본드들과 결합하여 흡착된다. 일반적으로, 절연막 상에 흡착되는 소스 원자들의 본딩 에너지는 반도체막 상에 흡착되는 소스 원자들의 본딩 에너지보다 작다. 따라서, 상기 게이트 스페이서(116), 상기 캐핑막 패턴(108) 및 상기 소자분리막(102) 상에 흡착된 상기 소스 원자들은 상기 식각 가스와 쉽게 반응하여 선택적으로 제거된다. 예를 들어, 상기 소스 가스가 실리콘 소스 가스이고 상기 식각 가스가 염화수소(HCl) 가스인 경우에, 상기 염화수소 가스의 염소 원자들은 상기 게이트 스페이서(116) 및 소자분리막(102) 상에 흡착된 실리콘 원자들과 반응하여 SiCl4와 같은 부산물(by-product), 즉 기체 화합물을 생성시킨다. 상기 기체 화합물은 상기 공정 챔버(도 2의 13)로부터 배출된다. 결과적으로, 상기 소스/드레인 영역들(120) 상에 선택적으로 에피택셜층들(122)이 형성된다.
한편, 상술한 바와 같이 상기 게이트 패턴(110)이 상기 게이트 절연막(104) 및 상기 게이트 전극(106)으로 구성되는 경우에, 도 6에 도시된 바와 같이 상기 소스/드레인 영역들(120) 상에 에피택셜층들(122)이 형성되는 동안 상기 게이트 전극 (106) 상에 다른 에피택셜층(122′)이 성장될 수 있다. 이 경우에, 상기 다른 에피택셜층(122′)은 상기 소스/드레인 영역들(120) 상에 형성된 에피택셜층들 (122)과 다른 결정구조를 갖을 수 있다. 예를 들어, 상기 게이트 전극(106)이 다결정 실리콘층으로 형성된 경우에, 상기 다른 에피택셜층(122′)은 다결정 구조를 갖도록 성장될 수 있다.
상기 소스 가스 및 식각 가스를 주입하는 동안 도우펀트 가스가 추가로 주입될 수 있다. 특히, 상술한 바와 같이 상기 소스/드레인 영역들(120)을 형성하는 공정이 생략되는 경우에, 상기 에피택셜층들(122)을 형성하는 동안 상기 도우펀트 가스가 추가로 주입될 수 있다. 상기 도우펀트 가스로는 포스핀 가스(phosphine; PH3), 다이보레인 가스(diborane; B2H6) 또는 아사인 가스(arsine; AsH 3)가 사용될 수 있다. 이와는 달리, 상기 에피택셜층들(122)을 형성한 후에, 상기 소스/드레인 영역들(120)을 형성하기 위한 불순물 이온 주입 공정이 수행 될 수 있다. 즉, 상기 에피택셜층을 형성하는 동안 도우펀트 가스를 추가로 주입하지 않는 경우에는 상기 에피택셜층들(122)을 형성한 후에, 상기 게이트 패턴(110) 및 상기 게이트 스페이서(116)를 이온주입 마스크들로 사용하여 상기 에피택셜층들(122) 내에 불순물이온들을 주입할 수 있다. 이후, 통상의 열처리를 통하여 상기 소스/드레인 영역들(120)을 형성할 수 있다.
상기 소스 가스는 형성하고자 하는 에피택셜층의 종류에 따라 결정된다. 예를 들면, 상기 에피택셜층들(122)을 실리콘층으로 형성하기 위해서는 상기 소스 가 스로서 사일레인 (silane; SiH4) 가스, 다이사일레인(disilane; Si2H6) 가스, 다이클로로사일레인 (dichlorosilane; SiH2Cl2) 가스, SiHCl3 가스 또는 SiCl 4 가스와 같은 실리콘 소스 가스가 사용될 수 있다. 또한, 상기 에피택셜층들(122)을 게르마늄층으로 형성하기 위해서는 상기 소스 가스로서 GeH4 가스와 같은 게르마늄 소스 가스가 사용될 수 있다. 더 나아가서, 상기 에피택셜층들(122)을 실리콘 게르마늄 (SiGe)층으로 형성하기 위해서는 상기 소스 가스로서 상기 실리콘 소스 가스와 아울러서 상기 게르마늄 소스 가스가 함께 사용될 수 있다. 이에 더하여, 상기 에피택셜층들(122)을 실리콘 카바이드(SiCx)층으로 형성하기 위해서는 상기 소스 가스로서 상기 실리콘 소스 가스와 아울러서 탄소 소스 가스가 함께 사용될 수 있다. 상기 탄소 소스 가스는 C2H6 가스 또는 CH3SiH3 가스일 수 있다.
계속하여 도 1 및 도 5를 참조하면, 상기 에피택셜층들(122)을 형성한 후에 제2 퍼지(도 1의 단계 19)를 수행할 수 있다. 상기 제2 퍼지는 상기 공정 챔버(도 2의 13) 내로 수소 가스를 주입하여 상기 공정 챔버(도 2의 13) 내에 잔존하는 상기 소스 가스 및 식각 가스를 제거함으로써, 냉각 중의 원하지 않는 반응을 방지하기 위하여 수행된다.
상술한 바와 같이, 본 실시예에 의하면, 상기 에피택셜층들(122)을 형성하기 전에 약 0.1 Torr 이하의 세정 압력 및 약 800℃ 이하의 세정온도의 진공 분위기에서 인-시츄 세정을 수행함으로써, 상기 소스/드레인 영역들(120) 상의 자연산화막 과 같은 오염물질들을 유효하게 제거할 수 있다. 즉, 본 발명에 의한 인-시츄 세정은 수소 가스와 같은 반응가스를 사용하지 않고도 저온에서 효과적으로 자연산화과 같은 오염물질들을 제거할 수 있기 때문에 고온 세정시의 문제점들을 방지할 수 있다.
<실험예들;examples>
도 7a는 및 도 7b는 각각 본 발명의 일실시예에 의하여 앤모스 소스/드레인 영역들 상에 선택적으로 형성된 실리콘 에피택셜층을 보여주는 주사전자현미경 (SEM) 이미지 및 투과전자현미경(TEM) 이미지이다. 도 7b는 도 7a의 실리콘 에피택셜(55) 상에서 게이트 전극(57)을 가로지르는 방향을 따라 절단된 절단면을 보여준다. 한편, 도 8a 및 도 8b는 각각 본 발명의 일실시예에 의하여 피모스 소스/드레인 영역들 상에 선택적으로 형성된 실리콘 에피택셜층을 보여주는 주사전자현미경(SEM) 이미지 및 투과전자현미경(TEM) 이미지이다. 도 8b는 도 8a의 실리콘 에피택셜층(65) 상에서 게이트 전극(67)을 가로지르는 방향을 따라 절단된 절단면을 보여준다.
도 7a 내지 도 8b의 이미지들은 다음의 [표 1]에 기재된 주요 공정 조건들(key process conditions)을 통하여 얻어진 결과들이다.
Figure 112006046829649-pat00012
도 7a 및 도 7b를 참조하면, 앤모스 소스/드레인 영역들 상에 형성된 실리콘 에피택셜층(55)은 도 7a 에 도시된 바와 같이 평탄한 표면 모폴로지를 보였다. 일반적으로, 반도체 기판의 표면 상에 자연 산화막과 같은 오염 물질들이 제거되지 않은 경우에, 상기 자연 산화막과 같은 오염물질들은 에피택셜층의 표면 모폴로지에 영향을 미친다. 즉, 반도체 기판의 표면 상의 오염물질들의 존재는 에피택셜 층의 표면 모폴로지를 악화시킨다. 도 7a의 결과는 본 발명에서와 같이 수소를 사용하지 않고 저온에서 인-시츄 세정을 하는 경우에도 상기 소스/드레인 영역들 상의 자연산화막과 같은 오염 물질들이 유효하게 제거될 수 있음을 보여준다. 상기 소스/드레인 영역들 상의, 즉 단결정 실리콘 기판(51) 상의 오염 물질들이 유효하게 제거되었음은 도 7b의 결과로 부터 더욱 확실해 진다. 즉, 도 7b에 나타난 바와 같이 상기 단결정 실리콘 기판(51) 및 상기 실리콘 에피택셜층(55)은 서로 용이하게 구분되기 어려울 정도로 양호한 계면 상태를 보여 준다. 이는, 상기 소스/드레인 영역들 상의 오염 물질들이 상기 인-시츄 세정 중에 완전히 제거되었기 때문 인 것으로 판단된다.
도 8a 및 도 8b를 참조하면, 피모스 소스/드레인 영역들 상에 형성된 실리콘 에피택셜층(65) 또한, 상술한 바와 같이 평탄한 표면 모폴로지를 보였으며, 단결정 실리콘 기판(61) 및 상기 실리콘 에피택셜층(55)은 양호한 계면 상태를 보였다.
도 9는 본 발명의 일실시예에 의하여 형성된 앤모스 트랜지스터들(제1 시료)과 비교예들에 의한 앤모스 트랜지스터들(제2 시료 및 제3 시료)의 문턱전압 특성을 보여주는 그래프이다. 도 9에 있어서, 가로축(abscissas)은 채널길이(L)를 나타내고 세로축(ordinates)은 문턱전압(Vth)을 나타낸다. 여기서, 상기 채널길이(L)는 게이트 전극의 폭에 해당한다.
도 9의 측정결과들을 보여주는 앤모스 트랜지스터들은 다음의 [표 2]에 기재된 주요 공정 조건들을 사용하여 제작되었다.
공정 파라미터 제1 시료 제 2 시료 제 3 시료
기판 단결정 실리콘 기판
게이트 절연막 SiON
게이트 전극 앤형 폴리실리콘막
저농도 이온주입 Arsenic, 4×1014atoms/cm2
사전 세정 HF
인-시츄 세정 세정가스 ×(vacuum) H2, 4slm H2, 4slm
온도 700℃ 850℃ 850℃
압력 0.05 Torr 5 Torr 5 Torr
시간 120초 60초 60초
에피택셜 성장공정 반도체 소스가스 SiH2Cl2, 200 sccm ×
식각 가스 HCl, 50sccm
운송 가스 H2, 20slm
온도 780℃
소소/드레인 이온주입 Arsenic, 4×1015atoms/cm2
비교예들에 의한 앤모스 트랜지스터들(제2 시료 및 제3 시료)은 850℃의 고온에서 반응 가스로서 수소를 사용하여 인-시츄 세정을 수행하였다. 한편, 제2 시료는 에피택셜 성장공정을 수행하여 저농도 이온 주입된 단결정 실리콘 기판 상에 실리콘 에피택셜층을 형성한 후, 소스/드레인 이온주입을 수행하였으며, 제3 시료에 있어서 에피택셜 성장공정은 생략되었다.
도 9를 참조하면, 본 발명의 일실시예에 의하여 형성된 앤모스 트랜지스터들 (제1 시료)은 비교예들(제2 시료 및 제3 시료)에 의한 앤모스 트랜지스터들에 비하여 상대적으로 높은 문턱전압들(Vth)을 보였다. 이러한 결과는, 본 발명의 일실시예에 의하여 형성된 앤모스 트랜지스터들(제1 시료)는 상기 비교예들(제2 시료 및 제3 시료)에 비하여 저온에서 인-시츄 세정을 수행함으로써 상기 인-시츄 세정 공정중에 불순물들의 비이상적인 확산에 의하여 문턱전압이 감소되는 것이 방지되었기 때문이다. 또한, 본 발명의 일실시예에 의한 경우, 소스/드레인 영역들 상에 잔존하는 자연산화막과 같은 오염물질들이 보다 유효하게 제거되어 앤모스 트랜지스터들의 전기적 특성 열화가 최소화된 것으로 판단된다.
상술한 바와 같이 본 발명에 의하면, 진공 분위기의 저온에서 반도체 기판 표면 상의 자연 산화막과 같은 오염물질들을 유효하게 인-시츄 세정 할 수 있다. 그 결과, 에피택셜 반도체층의 품질 저하를 방지 할 수 있으며, 반도체 소자의 전기적 특성 열화를 최소화할 수 있다.

Claims (47)

  1. 공정 챔버 내로 반도체 기판을 로딩시키고,
    상기 공정 챔버를 약 0.1Torr 보다 작은 세정 압력으로 배기시키고,
    상기 공정 챔버를 상기 세정 압력으로 유지시키면서 상기 반도체 기판을 진공 분위기에서 약 800℃ 이하의 세정 온도로 세정 시간 동안 가열하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판을 진공 분위기에서 가열하는 것은 상기 반도체 기판 상의 자연산화막을 제거하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 반도체 기판을 진공 분위기에서 가열하는 것은 상기 반도체 기판 상의 오염물질들을 제거하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 세정 압력은 약 10-9 Torr 보다 크고 약 10-1 Torr 보다 작은 것을 특징으로 하는 반도체 기판의 인-시츄 세정방법.
  5. 제 4 항에 있어서,
    상기 세정 압력은 약 10-4 Torr 내지 약 0.05 Torr인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 세정 온도는 약 500℃ 내지 약 800℃인 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 세정 온도는 약 600℃ 내지 약 700℃인 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 반도체 기판을 상기 진공 분위기에서 가열한 후에, 상기 공정 챔버내로 수소 가스를 주입하는 것을 더 포함하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 수소 가스가 주입되는 동안 상기 반도체 기판은 세정 온도와 같거나 낮은 온도로 유지되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 8 항에 있어서,
    상기 수소 가스를 주입하는 동안 상기 공정 챔버는 약 1Torr 이하의 압력으로 유지되는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 수소 가스는 약 500sccm 이하의 유량으로 주입되는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 8 항에 있어서,
    상기 수소 가스는 약 10초 내지 약 500초 동안 주입되는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 1 항에 있어서,
    상기 공정챔버를 세정압력으로 배기시키는 것은 터보 분자펌프를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 반도체 기판을 준비하고,
    공정 챔버 내로 상기 반도체 기판을 로딩시키고,
    상기 공정 챔버를 약 0.1Torr 보다 작은 세정 압력으로 배기시키고,
    상기 공정 챔버를 상기 세정 압력으로 유지시키면서 상기 반도체 기판을 진공 분위기에서 약 800℃ 이하의 세정 온도로 세정시간 동안 가열하고,
    상기 반도체 기판 상에 에피택셜층을 성장시키는 것을 포함하는 반도체 소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 반도체 기판을 진공 분위기에서 가열하는 것은 상기 반도체 기판 상의 자연산화막을 제거하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 14 항에 있어서,
    상기 반도체 기판을 진공 분위기에서 가열하는 것은 상기 반도체 기판 상의 오염물질들을 제거하는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 14 항에 있어서,
    상기 세정 압력은 약 10-9 Torr 보다 크고 약 10-1 Torr 보다 작은 것을 특징으로 하는 반도체 소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 세정 압력은 약 10-4 Torr 내지 약 0.05 Torr인 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 제 14 항에 있어서,
    상기 세정 온도는 약 500℃ 내지 약 800℃인 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 세정 온도는 약 600℃ 내지 약 700℃인 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 14 항에 있어서,
    상기 반도체 기판을 상기 진공 분위기에서 가열한 후에, 상기 공정 챔버내로 수소 가스를 주입하는 것을 더 포함하는 반도체 소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 수소 가스가 주입되는 동안 상기 반도체 기판은 세정 온도와 같거나 낮은 온도로 유지되는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 21 항에 있어서,
    상기 수소 가스를 주입하는 동안 상기 공정 챔버는 약 1Torr 이하의 압력으로 유지되는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제 21 항에 있어서,
    상기 수소 가스는 약 500sccm 이하의 유량으로 주입되는 것을 특징으로 하는 반도체 소자의 제조방법.
  25. 제 21 항에 있어서,
    상기 수소 가스는 약 10초 내지 약 500초 동안 주입되는 것을 특징으로 하는 반도체 소자의 제조방법.
  26. 제 14 항에 있어서,
    상기 공정챔버를 세정압력으로 배기시키는 것은 터보 분자펌프를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  27. 제 14 항에 있어서,
    상기 반도체 기판을 상기 공정 챔버 내로 로딩시키기 전에, 상기 반도체 기판의 표면을 사전 세정(pre-cleaning)하는 것을 더 포함하는 반도체 소자의 제조방법.
  28. 제 14 항에 있어서,
    상기 반도체 기판은 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판, 단결정 실리콘 카바이드 기판 또는 이들 중 어느 하나의 층을 구비하는 에스오아이 기판인 것을 특징으로 하는 반도체 소자의 제조방법.
  29. 제 14 항에 있어서,
    상기 반도체 기판을 상기 공정 챔버내로 로딩시키기 전에, 상기 반도체 기판 상에 게이트 패턴을 형성하고,
    상기 게이트 패턴의 측벽들 상에 게이트 스페이서를 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  30. 제 29 항에 있어서,
    상기 에피택셜층은 상기 게이트 패턴 및 상기 게이트 스페이서에 의하여 노출된 상기 반도체 기판의 표면 상에서, 그리고 상기 게이트 패턴 상에서 선택적으로 성장되는 것을 특징으로 하는 반도체 소자의 제조방법.
  31. 제 29 항에 있어서,
    상기 게이트 패턴은 차례로 적층된 게이트 전극 및 캐핑막 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  32. 제 31 항에 있어서,
    상기 에피택셜층은 상기 게이트 패턴 및 상기 게이트 스페이서에 의하여 노출된 상기 반도체 기판의 표면 상에서 선택적으로 성장되는 것을 특징으로 하는 반도체 소자의 제조방법.
  33. 제 29 항에 있어서,
    상기 게이트 스페이서를 형성한 후에, 상기 게이트 패턴 및 상기 게이트 스페이서를 이온주입 마스크로 사용하여 상기 반도체 기판 내로 불순물 이온들을 주입하고,
    상기 불순물 이온들을 열처리 하여 활성화된 불순물 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  34. 제 29 항에 있어서,
    상기 에피택셜층을 형성한 후에, 상기 게이트 패턴 및 상기 게이트 스페이서를 이온주입 마스크로 사용하여 상기 에피택셜층 내로 불순물 이온들을 주입하고,
    상기 불순물 이온들을 열처리 하여 활성화된 불순물 영역을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  35. 제 14 항에 있어서,
    상기 에피택셜층은 단결정 실리콘층, 단결정 실리콘 게르마늄층 또는 단결정 실리콘 카바이드층인 것을 특징으로 하는 반도체 소자의 제조방법.
  36. 제 14 항에 있어서,
    상기 공정챔버를 상기 세정압력으로 배기시키기 전에, 상기 공정챔버 내로 제1 퍼지가스를 주입하는 것을 더 포함하는 반도체 소자의 제조방법.
  37. 제 36 항에 있어서,
    상기 제1 퍼지 가스는 수소 가스인 것을 특징으로 하는 반도체 소자의 제조방법.
  38. 공정 챔버 내로 반도체 기판을 로딩시키고,
    상기 공정 챔버를 약 0.1Torr 보다 작은 세정 압력으로 배기시키고,
    상기 반도체 기판을 약 800℃이하의 세정 온도로 가열하고,
    상기 세정 압력, 상기 세정 온도 및 반응가스가 없는 진공분위기에서 상기 반도체 기판을 세정시간 동안 유지시켜 상기 반도체 기판 상의 오염물질들을 제거하는 것을 포함하는 반도체 소자의 제조방법.
  39. 제 38 항에 있어서,
    상기 오염물질들은 상기 반도체 기판 상에 형성된 자연산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  40. 제 38 항에 있어서,
    상기 세정 압력은 약 10-4 Torr 내지 약 0.05 Torr인 것을 특징으로 하는 반도체 소자의 제조방법.
  41. 제 38 항에 있어서,
    상기 세정 온도는 약 500℃ 내지 약 800℃인 것을 특징으로 하는 반도체 소자의 제조방법.
  42. 제 38 항에 있어서,
    상기 반도체 기판을 상기 반응가스가 없는 진공 분위기에서 가열한 후에, 상기 공정 챔버내로 수소 가스를 주입하는 것을 더 포함하는 반도체 소자의 제조방법.
  43. 제 42 항에 있어서,
    상기 수소 가스가 주입되는 동안 상기 반도체 기판은 세정 온도와 같거나 낮은 온도로 유지되는 것을 특징으로 하는 반도체 소자의 제조방법.
  44. 제 42 항에 있어서,
    상기 수소 가스를 주입하는 동안 상기 공정 챔버는 약 1Torr 이하의 압력으로 유지되는 것을 특징으로 하는 반도체 소자의 제조방법.
  45. 제 42 항에 있어서,
    상기 수소 가스는 약 500sccm 이하의 유량으로 주입되는 것을 특징으로 하는 반도체 소자의 제조방법.
  46. 제 38 항에 있어서,
    상기 공정챔버를 세정압력으로 배기시키는 것은 터보 분자펌프를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
  47. 제 38 항에 있어서,
    상기 오염물질들을 제거한 후에 상기 반도체 기판 상에 에피택셜층을 성장시키는 것을 더 포함하는 반도체 소자의 제조방법.
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