KR100593736B1 - 단결정 반도체 상에 선택적으로 에피택시얼 반도체층을형성하는 방법들 및 이를 사용하여 제조된 반도체 소자들 - Google Patents

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Abstract

단결정 반도체 상에 선택적으로 에피택시얼 반도체층을 형성하는 방법들 및 이를 사용하여 제조된 반도체 소자들이 제공된다. 이 방법들은 메인 반도체 소스 가스 및 메인 식각 가스를 사용하여 단결정 반도체 및 다결정 반도체 패턴 상에 각각 단결정 에피택시얼 반도체층 및 다결정 에피택시얼 반도체층을 형성하는 것을 구비한다. 상기 다결정 에피택시얼 반도체층은 선택적 식각 가스를 사용하여 제거된다. 상기 메인 가스들 및 상기 선택적 식각 가스는 적어도 2회 번갈아가면서 반복적으로 공급되어 상기 단결정 반도체 상에 선택적으로 원하는 두께를 갖는 상승된 단결정 에피택시얼 반도체층을 형성한다. 상기 선택적 식각 가스는 상기 다결정 반도체 패턴 상에 에피택시얼 반도체층이 형성되는 것을 억제시킨다. 상기 방법들을 사용하여 형성된 반도체소자들이 제공된다.

Description

단결정 반도체 상에 선택적으로 에피택시얼 반도체층을 형성하는 방법들 및 이를 사용하여 제조된 반도체 소자들{Methods of selectively forming an epitaxial semiconductor layer on a single crystalline semiconductor and semiconductor devices fabricated using the same}
도 1a 및 도 1b는 본 발명의 실시예들에 따른 선택적 에피택시얼 반도체층을 형성하는 방법들을 방법들을 설명하기 위한 공정 흐름도들(process flow charts)이다.
도 2 내지 도 5는 본 발명의 실시예들에 따른 선택적 에피택시얼 반도체층의 형성 방법들을 사용하여 모스 트랜지스터들을 제조하는 방법들을 설명하기 위한 단면도들이다.
본 발명은 반도체 공정들 및 그에 의해 제조된 반도체 소자들에 관한 것으로, 특히 단결정 반도체 상에 선택적으로 에피택시얼 반도체층을 형성하는 방법들 및 이를 사용하여 제조된 반도체 소자들에 관한 것이다.
모스 트랜지스터들은 반도체 소자의 개별소자(discrete device)로서 널리 채 택되고 있다. 상기 반도체 소자가 고집적화됨에 따라 상기 모스 트랜지스터들은 점점 스케일 다운되고 있다. 특히, 고성능 반도체소자(high performance semiconductor device)를 구현하기 위해서는 상기 모스 트랜지스터들의 채널 길이가 감소되어야 한다. 그러나, 상기 채널 길이를 감소시키면, 상기 모스 트랜지스터들은 단채널 효과(short channel effect)로부터 악영향을 받을 수 있다(suffer from). 이에 따라, 상기 단채널 효과를 개선하기 위해서는 상기 모스 트랜지스터들의 소오스/드레인 영역들의 접합 깊이(junction depth) 또한 감소되어야 한다. 즉, 고성능 모스 트랜지스터들을 제작하기 위해서는 얕은 소오스/드레인 영역들(shallow source/drain regions)을 형성하는 방법이 요구된다. 그러나, 상기 얕은 소오스/드레인 영역들은 상기 모스 트랜지스터들의 온 저항(on-resistance)의 증가로 이어지고, 상기 온 저항의 증가는 상기 모스 트랜지스터들의 전류 구동력(current drivability)을 저하시킬 수 있다.
최근에, 상기 모스 트랜지스터들의 상기 단채널 효과 및 상기 전류 구동력을 개선시키기 위하여 상승된 소오스/드레인 구조(elevated source/drain structure)가 제안된 바 있다. 상기 상승된 소오스/드레인 구조를 구현하기 위하여, 선택적 에피택시얼 성장 기술이 널리 사용되고 있다.
상기 선택적 에피택시얼 성장 기술이 미국특허 제6,429,084 B1호에 "높여진 소오스들 및 드레인들을 갖는 모스 트랜지스터들(MOS transistors with raised sources and drains)"라는 제목으로 박 등(Park et al.)에 의해 개시된 바 있다. 박 등에 따르면, 게이트 전극 상에 게이트 캐핑 절연막이 형성된다. 상기 게이트 캐핑 절연막은 소오스/드레인 영역들 상에 에피택시얼 반도체층을 형성하는 동안 상기 에피택시얼 반도체층이 상기 게이트 전극 상에 형성되는 것을 방지한다. 따라서, 후속 공정에서 상기 게이트 전극 상에 금속 실리사이드층을 형성하는 경우에, 복잡한 공정이 요구된다.
더 나아가서, 상기 상승된 소오스/드레인 영역들을 형성하기 위한 방법이 미국특허공개번호(US patent publication No.) US 2002/0034864 A1호에 "반도체소자 및 그 제조방법(Semiconductor device and method of fabricating the same)"이라는 제목으로 미주시마 등(Mizushima et al.)에 의해 개시된 바 있다. 미주시마 등에 따르면, 폴리실리콘 게이트 전극 및 단결정 소오스/드레인 영역들을 갖는 반도체기판의 전면 상에 비정질 실리콘층을 전면 증착 기술(blanket deposition technique)을 사용하여 형성한다. 상기 비정질 실리콘층은 고상 에피택시얼(SPE; solid phase epitaxial) 기술을 사용하여 결정화된다(crystallized). 그 결과, 상기 단결정 소오스/드레인 영역들 상에만 상승된 단결정 소오스/드레인 영역들(elevated single crystalline source/drain regions)이 형성되고, 상기 폴리실리콘 게이트 전극 상에는 여전히 상기 비정질 실리콘층(또는 다결정 실리콘층)이 잔존한다.
상기 게이트 전극 상의 상기 비정질 실리콘층 또는 다결정 실리콘층은 염화수소(HCl) 가스를 사용하여 선택적으로 제거된다. 상기 소오스/드레인 영역들 상의 상기 단결정 실리콘층은 1회의 고상 에피택시얼 공정(a single step of solid phase epitaxial process)에 의해 형성된다. 이 경우에, 상기 소오스/드레인 영역 들 상의 상기 단결정 실리콘층의 두께를 증가시키기 위하여 상기 고상 에피택시얼 공정 시간을 증가시키면, 상기 소오스/드레인 영역들 상의 상기 단결정 실리콘층은 횡방향으로도(even laterally) 성장된다. 즉, 상기 소오스/드레인 영역들에 인접한 소자분리막 상에도 상기 단결정 실리콘층이 형성될 수 있다. 이에 따라, 고집적 반도체소자를 구현하기 위하여 상기 소자분리막의 폭을 감소시키면, 서로 이웃하는 소오스/드레인 영역들 사이에 전기적인 단락(electrical shortage)이 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 단결정 반도체 기판 상에만 선택적으로 상승된 단결정 반도체층을 형성할 수 있는 반도체소자의 제조방법들 및 그에 의해 제조된 반도체소자들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 선택적 에피택시얼 성장 기술을 사용하여 상승된 소오스/드레인 영역들을 갖는 모스 트랜지스터를 제조하는 방법들 및 그에 의해 제조된 모스 트랜지스터들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 선택적 에피택시얼 성장 기술을 사용하여 반도체소자를 형성하는 방법들을 제공한다. 이 방법들은 단결정 반도체기판 상에 비 단결정 반도체 패턴(non single crystalline semiconductor pattern)을 형성하는 것을 구비한다. 상기 비 단결정 반도체 패턴의 측벽들 상에 절연성 스페이서(insulating spacer)를 형성한다. 상기 절연성 스페이서를 갖는 기판을 반 응 챔버 내부로 로딩시킨다. 상기 반응 챔버 내부로 메인 반도체 소스 가스 및 메인 식각 가스를 주입시키어 상기 단결정 반도체기판 및 상기 비 단결정 반도체 패턴 상에 각각 단결정 에피택시얼 반도체층 및 비 단결정 에피택시얼 반도체층을 선택적으로 성장시킨다. 상기 반응 챔버 내부로 선택적 식각 가스(selective etching gas)를 주입시키어 상기 비 단결정 반도체 패턴 상의 상기 비 단결정 에피택시얼 반도체층을 선택적으로 제거한다. 상기 메인 가스들 및 상기 선택적 식각 가스는 적어도 2회(at least two times) 번갈아가면서 반복적으로(alternately and repeatedly) 주입되어 상기 단결정 반도체기판 상에만 원하는 두께(desired thickness)를 갖는 상승된 단결정 반도체층(elevated single crystalline semiconductor layer)을 선택적으로 형성한다.
몇몇 실시예들에서, 상기 단결정 반도체기판은 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판, 단결정 실리콘 카바이드 기판 또는 이들중 어느 하나의 층을 구비하는 에스오아이 기판일 수 있다.
다른 실시예들에서, 상기 비 단결정 반도체 패턴은 비정질 반도체막 또는 다결정 반도체막으로 형성할 수 있다. 상기 비정질 반도체막 또는 상기 다결정 반도체막은 실리콘막, 게르마늄막, 실리콘 게르마늄막 또는 실리콘 카바이드막일 수 있다.
또 다른 실시예들에서, 상기 기판을 상기 반응 챔버 내부로 로딩시키기 전에, 상기 비 단결정 반도체 패턴 및 상기 절연성 스페이서를 이온주입 마스크로 사용하여 상기 단결정 반도체기판 내로 불순물 이온들을 주입할 수 있다. 상기 불순 물 이온들은 열처리되어 활성화된 단결정 불순물 영역(activated single crystalline impurity region)을 형성한다.
또 다른 실시예들에서, 상기 기판을 상기 반응 챔버 내부로 로딩시키기 전에, 상기 절연성 스페이서를 갖는 기판의 표면을 세정할 수 있다.
또 다른 실시예들에서, 상기 메인 반도체 소스 가스 및 상기 메인 식각 가스의 주입 전에, 상기 반응 챔버 내로 인시투 세정 가스를 주입할 수 있다. 상기 인시투 세정 가스는 수소 가스일 수 있다.
또 다른 실시예들에서, 상기 메인 반도체 소스 가스 및 상기 메인 식각 가스의 주입 전에, 상기 반응 챔버 내로 초기 반도체 소스 가스 및 초기 식각 가스를 주입하여 상기 단결정 반도체기판 및 상기 비 단결정 반도체 패턴 상에 각각 초기 단결정 에피택시얼 반도체층(initial single crystalline epitaxial semiconductor layer) 및 초기 비 단결정 에피택시얼 반도체층(initial non single crystalline epitaxial semiconductor layer)을 선택적으로 형성할 수 있다. 상기 선택적 식각 가스는 상기 비 단결정 에피택시얼 반도체층의 제거에 더하여 상기 초기 비 단결정 에피택시얼 반도체층을 식각할 수 있다. 상기 초기 반도체 소스 가스 및 상기 초기 식각 가스는 도우펀트 가스와 함께 주입될 수 있다. 상기 초기 반도체 소스 가스는 상기 메인 반도체 소스 가스와 동일한 가스일 수 있고, 상기 초기 식각 가스는 상기 메인 식각 가스와 동일한 가스일 수 있다.
또 다른 실시예들에서, 상기 메인 반도체 소스 가스는 실리콘 소스 가스, 게르마늄 소스 가스, 실리콘 게르마늄 소스 가스 또는 실리콘 카바이드 소스 가스일 수 있다. 상기 실리콘 소스 가스는 사일레인(silane; SiH4) 가스, 다이사일레인(disilane; Si2H6) 가스, 다이클로로사일레인(dichlorosilane; SiH2 Cl2) 가스, SiHCl3 가스 또는 SiCl4 가스일 수 있고, 상기 게르마늄 소스 가스는 GeH4 가스일 수 있다. 또한, 상기 실리콘 게르마늄 소스 가스는 상기 실리콘 소스 가스 및 상기 게르마늄 소스 가스를 포함할 수 있다. 이에 더하여, 상기 실리콘 카바이드 소스 가스는 상기 실리콘 소스 가스 및 탄소 소스 가스를 포함할 수 있다. 상기 탄소 소스 가스는 C2H6 및 CH3SiH3 가스로 이루어진 일 군중 어느 하나일 수 있다.
또 다른 실시예들에서, 상기 메인 식각 가스 및 상기 선택적 식각 가스는 상기 에피택시얼 반도체층의 원자들과 반응하는 할로겐 원소를 함유하는 가스일 수 있다. 상기 할로겐 원소를 함유하는 상기 메인 식각 가스 및 상기 선택적 식각 가스는 염화수소(HCl) 가스, 염소(Cl2) 가스 또는 희석된 염화수소(diluted HCl) 가스일 수 있다. 상기 희석된 염화수소 가스는 염화수소 가스 및 수소 가스의 혼합 가스(mixture)일 수 있다.
또 다른 실시예들에서, 상기 메인 반도체 소스 가스 및 상기 메인 식각 가스는 도우펀트 가스와 함께 주입될 수 있다.
또 다른 실시예들에서, 상기 선택적 식각 가스를 주입하기 전에 상기 반응 챔버 내로 제1 퍼지 가스를 주입할 수 있고, 상기 선택적 식각 가스를 주입한 후에 상기 반응 챔버 내로 제2 퍼지 가스를 주입할 수 있다. 상기 제1 및 제2 퍼지 가스 들은 수소 가스일 수 있다.
본 발명의 다른 양태에 따르면, 선택적 에피택시얼 성장 기술을 사용하여 상승된 소오스/드레인 영역들을 갖는 모스 트랜지스터의 제조방법들을 제공한다. 상기 모스 트랜지스터를 제조하는 방법들은 단결정 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하는 것을 구비한다. 상기 활성영역의 상부를 가로지르도록 절연된 게이트 전극(insulated gate electrode)을 형성한다. 상기 게이트 전극은 비 단결정 반도체막으로 형성한다. 상기 비 단결정 게이트 전극의 측벽 상에 절연성 게이트 스페이서를 형성한다. 상기 게이트 스페이서를 갖는 기판을 반응 챔버 내부로 로딩시킨다. 상기 반응 챔버 내부로 메인 반도체 소스 가스 및 메인 식각 가스를 주입시키어 상기 게이트 전극 및 상기 활성영역 상에 각각 비 단결정 에피택시얼 반도체층 및 단결정 에피택시얼 반도체층을 선택적으로 형성한다. 상기 반응 챔버 내부로 선택적 식각 가스를 주입시키어 상기 비 단결정 게이트 전극 상의 상기 비 단결정 에피택시얼 반도체층을 선택적으로 제거한다. 상기 메인 가스들 및 상기 선택적 식각 가스는 적어도 2회(at least two times) 번갈아가면서 반복적으로(alternately and repeatedly) 주입되어 상기 단결정 소오스/드레인 영역들 상에만 원하는 두께(desired thickness)를 갖는 상승된 단결정 소오스/드레인 영역들(elevated single crystalline source/drain regions)을 선택적으로 형성한다.
본 발명의 또 다른 양태들에 따르면, 상술한 방법들에 의해 제조된 반도체소자들 및 모스 트랜지스터들이 제공된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 선택적 에피택시얼 성장 공정들을 설명하기 위한 공정 흐름도들(process flow charts)이고, 도 2 내지 도 4는 본 발명의 실시예들에 따른 선택적 에피택시얼 성장 기술을 사용하여 모스 트랜지스터들을 제조하는 방법들을 설명하기 위한 단면도들이다.
도 1a, 도 1b 및 도 2를 참조하면, 단결정 반도체기판(51)을 준비한다(도 1a의 단계 1). 상기 단결정 반도체기판(51)은 단결정 반도체 바디층(single crystalline semiconductor body layer)을 갖는 에스오아이 기판이거나 단결정 반도체 웨이퍼일 수 있다. 상기 단결정 반도체 바디층은 단결정 실리콘층, 단결정 게르마늄층 또는 단결정 실리콘 게르마늄층(SiGe layer)일 수 있고, 상기 단결정 반도체 웨이퍼는 단결정 실리콘 웨이퍼, 단결정 게르마늄 웨이퍼 또는 단결정 실리콘 게르마늄 웨이퍼일 수 있다. 본 실시예들에서, 설명의 편의를 위하여 상기 단결정 반도체기판(51)은 단결정 실리콘 웨이퍼인 것으로 가정한다.
상기 반도체기판(51)의 소정영역에 소자분리막(53)을 형성하여 활성영역을 한정한다. 상기 소자분리막(53)은 통상의 트렌치 소자분리 기술을 사용하여 형성할 수 있다. 상기 활성영역 상에 게이트 절연막(55)을 형성하고, 상기 게이트 절연막(55)을 갖는 기판 상에 비 단결정 반도체막(non single crystalline semiconductor layer), 즉 게이트 도전막을 형성한다. 상기 비 단결정 반도체막은 비정질 실리콘막 또는 다결정 실리콘막으로 형성할 수 있다. 상기 비 단결정 반도체막을 패터닝하여 상기 활성영역의 상부를 가로지르는 비 단결정 반도체 패턴, 즉 비 단결정 게이트 전극(57)을 형성한다(도 1a의 단계 3). 이 경우에, 상기 게이트 절연막(55) 역시 식각되어 상기 게이트 전극(57)에 인접한 상기 활성영역의 표면이 노출될 수 있다. 상기 게이트 전극(57) 및 그 하부의 상기 게이트 절연막(55)은 게이트 패턴(58)을 구성한다.
상기 비 단결정 게이트 전극(57)을 이온주입 마스크로 사용하여 상기 활성영역 내로 불순물 이온들을 주입하여 저농도 불순물 영역(low concentration impurity region; 59)을 형성할 수 있다. 상기 저농도 불순물 영역(59)은 상기 반도체기판(51)과 반대의 도전형을 갖는 불순물 이온들을 주입하여 형성한다. 예를 들면, 상기 반도체기판(51)이 P형 실리콘 기판인 경우에, 상기 저농도 불순물 영역(59)은 N형의 불순물 이온들을 주입하여 형성할 수 있다. 상기 저농도 불순물 영역(59)을 갖는 기판의 전면 상에 절연성 스페이서막(insulating spacer layer), 즉 게이트 스페이서막을 형성한다. 상기 절연성 스페이서막은 실리콘 산화막 및 실리콘 질화막을 차례로 적층시키어 형성할 수 있다. 상기 절연성 스페이서막을 이방성 식각하여 상기 게이트 패턴(58)의 측벽 상에 절연성 스페이서(64), 즉 게이트 스페이서를 형성한다. 결과적으로, 상기 절연성 스페이서(64)는 내부 산화막 스페이서(inner oxide spacer; 61) 및 외부 질화막 스페이서(outer nitride spacer; 63)를 구비하도록 형성된다.
상기 비 단결정 게이트 전극(57), 상기 절연성 스페이서(64) 및 상기 소자분리막(53)을 이온주입 마스크들로 사용하여 상기 활성영역 내로 불순물 이온들을 주입하여 소오스/드레인 영역들(65)을 형성할 수 있다. 상기 소오스/드레인 영역들(65)은 상기 엘디디 영역(59)과 동일한 도전형의 불순물 이온들을 주입함으로써 형성된다. 또한, 상기 소오스/드레인 영역들(65)은 상기 저농도 불순물 영역(59)보다 높은 불순물 농도를 갖도록 형성된다. 그 결과, 상기 게이트 전극(57)의 양 옆에 엘디디형의 소오스/드레인 영역들이 형성될 수 있다. 상기 소오스/드레인 영역들(65)을 형성하기 위한 이온주입 공정 후에 통상의 열처리가 진행되어 상기 소오스/드레인 영역들(65) 내의 불순물 이온들을 활성화시킨다(activate). 이에 따라, 상기 소오스/드레인 영역들(65)은 상기 반도체기판(51)과 동일한 단결정 구조(single crystalline structure)를 갖는다.
도 1a, 도 1b 및 도 3을 참조하면, 상기 소오스/드레인 영역들(65)을 갖는 기판의 표면을 세정하여 상기 게이트 전극(57) 및 상기 소오스/드레인 영역들(65) 상의 자연산화막(native oxide layer) 및 오염물질(contaminants)을 제거한다(도 1a의 단계 5). 상기 세정은 건식 세정 공정 또는 습식 세정 공정을 통하여 이루어질 수 있다. 상기 세정된 기판을 에피택시얼 장비(epitaxial apparatus)의 반응 챔버 내로 로딩시킨다(도 1a의 단계 7). 이어서, 상기 에피택시얼 장비의 제어부(controller)의 제1 레지스터(register)에 할당된(allocated) N값을 "0"으로 초기화시킴과 동시에 제2 레지스터에 할당된 K값을 원하는 사이클 수로 설정한다(도 1a의 단계 9).
계속해서, 상기 반응 챔버 내의 공기를 진공펌프를 사용하여 배출시키어 상기 반응 챔버 내부의 압력을 대기압(1 atmosphere)보다 낮은 저기압으로 조절한다(도 1a의 단계 11). 다음에, 상기 반응 챔버 내의 상기 반도체기판을 소정의 공정온도로 가열시킨다(도 1a의 단계 13). 상기 가열된 기판의 표면, 특히 상기 게이트 전극(57)의 표면 및 소오스/드레인 영역들(65)의 표면들은 인시투 세정 공정을 사용하여 세정될 수 있다(도 1b의 15). 상기 인시투 세정 공정은 상기 반응 챔버 내로 세정 가스(cleaning gas)를 주입시킴으로써 이루어질 수 있다. 상기 세정 가스로는 수소 가스가 사용될 수 있고, 상기 인시투 세정 공정 동안 상기 기판은 약 700℃ 내지 950℃의 온도로 가열된다. 상기 수소가스는 상기 게이트 전극(57)의 표면 및 소오스/드레인 영역들(65)의 표면들 상에 생성된 자연 산화막을 환원시킨다. 결과적으로, 상기 인시투 세정공정은 상기 게이트 전극(57)의 표면 및 소오스/드레인 영역들(65)의 표면들 상에 생성된 자연산화막을 제거한다.
상기 인시투 세정 공정이 완료된 후에, 상기 반응 챔버 내로 초기 반도체 소스 가스(initial semiconductor source gas) 및 초기 식각 가스(initial etching gas)를 주입할 수 있다(도 1b의 단계 17). 상기 초기 반도체 소스 가스 및 초기 식각 가스는 약 5초 내지 100초 동안 주입될 수 있다. 상기 초기 식각 가스는 상기 게이트 스페이서(64) 및 상기 소자분리막(53)과 같은 절연막 상에 형성되는 초기 에피택시얼 반도체층을 선택적으로 식각하는 역할을 한다. 상기 초기 식각 가스로는 상기 초기 에피택시얼 반도체층 내의 원자들과 반응하는 할로겐 원소를 함유하는 가스인 것이 바람직하다. 예를 들면, 상기 초기 식각 가스는 염화수소(HCl) 가스 또는 염소(Cl2) 가스일 수 있다. 이에 더하여, 상기 초기 식각 가스는 수소 가스로 희석된 염화수소 가스일 수 있다.
구체적으로, 상기 초기 반도체 소스 가스 및 상기 초기 식각 가스가 상기 반응 챔버 내로 주입되면, 상기 초기 반도체 소스 가스는 상기 챔버 내부의 열 에너지에 의해 분해된다(decomposed). 상기 초기 반도체 소스 가스로부터 분해된 소스 원자들은 상기 게이트 전극(57), 소오스/드레인 영역들(65), 게이트 스페이서(64) 및 소자분리막(53)의 표면들에서의 댕글링 본드들과 결합하여 흡착된다. 일반적으로, 절연막 상에 흡착되는 반도체 원자들의 본딩 에너지는 반도체막 상에 흡착되는 반도체 원자들의 본딩 에너지보다 작다. 따라서, 상기 게이트 스페이서(64) 및 상기 소자분리막(53) 상에 흡착된 상기 소스 원자들은 상기 초기 식각 가스와 쉽게 반응하여 선택적으로 제거된다. 예를 들어, 상기 초기 반도체 소스 가스가 실리콘 소스 가스이고 상기 초기 식각 가스가 염화수소 가스인 경우에, 상기 염화수소 가스의 염소 원자들은 상기 게이트 스페이서(64) 및 소자분리막(53) 상에 흡착된 실리콘 원자들과 반응하여 SiCl4와 같은 부산물(by-product), 즉 기체 화합물을 생성시킨다. 상기 기체 화합물은 상기 반응 챔버로부터 배출된다. 결과적으로, 상기 게이트 전극(57) 및 소오스/드레인 영역들(65) 상에 각각 선택적으로 제1 및 제2 초 기 에피택시얼 반도체층들(66a, 66b)이 형성된다.
상기 초기 반도체 소스 가스 및 초기 식각 가스를 주입하는 동안 도우펀트 가스가 추가로 주입될 수 있다. 특히, 상기 소오스/드레인 영역들(65)을 형성하는 공정이 생략되는 경우에, 상기 초기 에피택시얼 반도체층들(66a, 66b)을 형성하는 동안 상기 도우펀트 가스가 추가로 주입될 수 있다. 상기 도우펀트 가스로는 포스핀 가스(phosphine; PH3), 다이보레인 가스(diborane; B2H6) 또는 아사인 가스(arsine; AsH3)가 사용될 수 있다. 이에 따라, 상기 초기 에피택시얼 반도체층들(66a, 66b)은 인시투 도우프트 반도체층들일 수 있다.
상기 초기 에피택시얼 반도체층들(66a, 66b)은 후속의 에피택시얼 성장 공정 및 식각 공정을 번갈아가면서 반복적으로 실시하는 동안 높은 식각 선택성으로 인하여 상기 게이트 전극(57)이 과도식각되는(over-etched) 것을 방지하기 위하여 형성된다. 따라서, 상기 후속의 에피택시얼 성장 공정 및 상기 후속 식각 공정의 순환 공정(cyclic process)의 식각 선택성에 따라 상기 초기 에피택시얼 반도체층들(66a, 66b)을 형성하는 공정은 생략될 수도 있다.
상기 초기 에피택시얼 반도층들(66a, 66b)은 그 하부의 물질막과 동일한 결정구조(crystalline structure)를 갖도록 성장된다. 즉, 상기 게이트 전극(57)이 비정질 실리콘층(amorphous silicon layer)으로 형성된 경우에 상기 제1 초기 에피택시얼 반도체층(66a)은 비정질 상(amorphous phase)을 갖도록 성장되고, 상기 게이트 전극(57)이 다결정 실리콘(polycrystalline silicon layer)으로 형성된 경우 에 상기 제1 초기 에피택시얼 반도체층(66a)은 다결정 상(polycrystalline phase)을 갖도록 성장된다.
한편, 상기 소오스/드레인 영역들(65)은 단결정 구조(single crystalline structure)를 가지므로, 상기 소오스/드레인 영역들(65) 상의 상기 제2 초기 에피택시얼 반도체층(66b)은 단결정 구조를 갖도록 성장된다.
상기 초기 반도체 소스 가스 및 초기 식각 가스의 주입 후에, 상기 반응 챔버 내로 메인(main) 반도체 소스 가스 및 메인 식각 가스를 주입한다(도 1b의 단계 19). 상기 메인 반도체 소스 가스는 상기 초기 반도체 소스 가스와 동일한 가스일 수 있고, 상기 메인 식각 가스는 상기 초기 식각 가스와 동일한 가스일 수 있다. 즉, 상기 제1 및 제2 에피택시얼 반도체층들(67a, 67b)의 성장 메카니즘은 상기 제1 및 제2 초기 에피택시얼 반도체층들(66a, 66b)의 성장 메카니즘과 동일하다. 또한, 상기 메인 반도체 소스 가스 및 상기 메인 식각 가스의 주입 시간은 상기 초기 반도체 소스 가스 및 초기 식각 가스의 주입시간보다 짧을 수 있다. 예를 들면, 상기 메인 반도체 소스 가스 및 메인 식각 가스는 약 5초 내지 12초 동안 주입될 수 있다. 그 결과, 상기 제1 및 제2 초기 에피택시얼 반도체층들(66a, 66b) 상에 각각 제1 및 제2 얇은 에피택시얼 반도체층들(67a, 67b)이 선택적으로 형성된다. 이에 더하여, 상기 메인 반도체 소스 가스 및 상기 메인 식각 가스 역시 상술한 도우펀트 가스와 함께 주입될 수 있다. 한편, 상기 게이트 전극(57)이 비정질 반도체막으로 형성될지라도, 상기 게이트 전극(57)은 상기 제1 및 제2 에피택시얼 반도체층들(67a, 67b)을 형성하는 동안 다결정 반도체막으로 변화될수 있다. 이는 상기 반응 챔버 내의 기판이 상기 메인 반도체 소스 가스 및 메인 식각 가스의 주입 동안 약 600℃보다 높은 온도로 가열되기 때문이다.
상기 초기 반도체 소스 가스 및 상기 메인 반도체 소스 가스는 형성하고자 하는 반도체층의 종류에 따라 결정된다. 예를 들면, 상기 초기 에피택시얼 반도체층들(66a, 66b) 및 상기 에피택시얼 반도체층들(67a, 67b)을 실리콘층으로 형성하기 위해서는 상기 초기 반도체 소스 가스 및 상기 메인 반도체 소스 가스로서 사일레인(silane; SiH4) 가스, 다이사일레인(disilane; Si2H6) 가스, 다이클로로사일레인(dichlorosilane; SiH2Cl2) 가스, SiHCl3 가스 또는 SiCl4 가스와 같은 실리콘 소스 가스가 사용될 수 있다. 또한, 상기 초기 에피택시얼 반도체층들(66a, 66b) 및 상기 에피택시얼 반도체층들(67a, 67b)을 게르마늄층으로 형성하기 위해서는 상기 초기 반도체 소스 가스 및 상기 메인 반도체 소스 가스로서 GeH4 가스와 같은 게르마늄 소스 가스가 사용될 수 있다. 더 나아가서, 상기 초기 에피택시얼 반도체층들(66a, 66b) 및 상기 에피택시얼 반도체층들(67a, 67b)을 실리콘 게르마늄(SiGe)층으로 형성하기 위해서는 상기 초기 반도체 소스 가스 및 상기 메인 반도체 소스 가스로서 상기 실리콘 소스 가스와 아울러서 상기 게르마늄 소스 가스가 함께 사용될 수 있다. 이에 더하여, 상기 초기 에피택시얼 반도체층들(66a, 66b) 및 상기 에피택시얼 반도체층들(67a, 67b)을 실리콘 카바이드(SiCx)층으로 형성하기 위해서는 상기 초기 반도체 소스 가스 및 상기 메인 반도체 소스 가스로서 상기 실리콘 소스 가스와 아울러서 탄소 소스 가스가 함께 사용될 수 있다. 상기 탄소 소 스 가스는 C2H6 가스 또는 CH3SiH3 가스일 수 있다.
상기 에피택시얼 실리콘층, 상기 에피택시얼 게르마늄층, 상기 에피택시얼 실리콘 게르마늄층 및 상기 에피택시얼 실리콘 카바이드층은 각각 다음의 [표 1] 내지 [표 4]에 기재된 대표적인 에피택시얼 공정 조건들을 사용하여 형성될 수 있다.
공정 온도(process temperature) 700∼900℃
공정 압력(process pressure) 10∼20torr
실리콘 소스 가스(silicon source gas) SiH2Cl2 가스(100∼200sccm)
메인 식각 가스(main etching gas) HCl 가스(1∼100sccm)
P형 도우펀트 가스 (P-type dopant gas) B2H6 가스(0∼100sccm)
N형 도우펀트 가스 (N-type dopant gas) PH3 가스(0∼100sccm)
운송 가스(carrier gas) H2 가스(10,000∼35,000sccm)
공정 온도(process temperature) 700∼900℃
공정 압력(process pressure) 10∼20torr
게르마늄 소스 가스 (germanium source gas) GeH4 가스(50∼200sccm)
메인 식각 가스(main etching gas) HCl 가스(1∼100sccm)
P형 도우펀트 가스(P-type dopant gas) B2H6 가스(0∼100sccm)
N형 도우펀트 가스(N-type dopant gas) PH3 가스(0∼100sccm)
운송 가스(carrier gas) H2 가스(10,000∼35,000sccm)
공정 온도(process temperature) 500∼750℃
공정 압력(process pressure) 10∼20torr
실리콘 소스 가스 SiH2Cl2 가스(100∼200sccm)
게르마늄 소스 가스 GeH4 가스(50∼200sccm)
메인 식각 가스 HCl 가스(1∼100sccm)
P형 도우펀트 가스 B2H6 가스(0∼100sccm)
N형 도우펀트 가스 PH3 가스(0∼100sccm)
운송 가스 H2 가스(10,000∼35,000sccm)
공정 온도(process temperature) 650∼850℃
공정 압력 10∼20torr
실리콘 소스 가스 SiH2Cl2 가스(100∼200sccm)
탄소 소스 가스 CH3SiH3 가스(5∼50sccm)
메인 식각 가스 HCl 가스(1∼100sccm)
P형 도우펀트 가스 B2H6 가스(0∼100sccm)
N형 도우펀트 가스 PH3 가스(0∼100sccm)
운송 가스 H2 가스(10,000∼35,000sccm)
상기 메인 반도체 소스 가스 및 메인 식각 가스를 주입한 후에, 상기 반응 챔버 내로 제1 퍼지 가스를 주입할 수 있다(도 1b의 단계 21). 상기 제1 퍼지 가스는 수소 가스일 수 있다. 상기 제1 퍼지 가스, 즉 상기 수소 가스는 상기 반응 챔버 내에 잔존하는 공정 가스들을 배출시킬 뿐만 아니라 상기 제1 및 제2 에피택시얼 반도체층들(67a, 67b)의 표면들 상의 자연 산화막 및/또는 오염물질을 제거한다. 상기 초기 반도체 소스 가스 및 초기 식각 가스의 주입이 생략되는 경우에, 상기 제1 퍼지 가스는 상기 게이트 전극(57) 및 상기 소오스/드레인 영역들(65)의 표면들을 세정한다.
상기 제1 퍼지 가스를 주입한 후에, 상기 반응 챔버 내로 선택적 식각 가스(selective etching gas)를 주입하여 상기 제1 에피택시얼 반도체층(67a)을 제거한다(도 1b의 단계 23). 상기 선택적 식각 가스는 상기 에피택시얼 반도체층들(67a, 67b) 내의 원자들과 반응하는 할로겐 원소를 함유하는 가스인 것이 바람직하다. 예를 들면, 상기 선택적 식각 가스는 염화수소(HCl) 가스 또는 염소(Cl2) 가스일 수 있다. 이에 더하여, 상기 선택적 식각 가스는 수소 가스로 희석 된 염화수소 가스일 수 있다. 상기 선택적 식각 공정은 다음의 [표 5]에 기재된 대표적인 공정 조건을 사용하여 실시될 수 있다.
공정 온도 600∼800℃
공정 압력 5∼760torr
선택적 식각 가스 HCl 가스(10∼15,000sccm)
운송 가스 H2 가스(500∼35,000sccm)
상기 선택적 식각 가스의 염소 원자들은 상기 에피택시얼 반도체층들(67a, 67b)의 실리콘 원자들과 반응하여 SiCl4 가스를 발생시킨다. 특히, 상기 선택적 식각 공정을 실시하는 경우에, 상기 제1 에피택시얼 반도체층(67a)의 식각률(etch rate)은 상기 제2 에피택시얼 반도체층(67b)의 식각률보다 크다. 이는, 상기 제1 에피택시얼 반도체층(67a)이 다결정 반도체층이고 상기 제2 에피택시얼 반도체층(67b)이 단결정 반도체층이기 때문이다. 이러한 식각 선택성(etch selectivity)은 도 4를 참조하여 상세히 설명될 수 있다.
도 4를 참조하면, 상기 제1 에피택시얼 반도체층(67a)은 굴곡진 표면(uneven surface; 101a)을 갖는 반면에, 상기 제2 에피택시얼 반도체층(67b)는 평평한 표면(flat surface; 101b)를 갖는다. 상기 굴곡진 표면(101a)은 상기 제1 에피택시얼 반도체층(67a)의 그레인들에 기인한다. 상기 제1 및 제2 에피택시얼 반도체층들(67a, 67b)의 표면들에 상기 선택적 식각 가스가 공급되면, 상기 제1 에피택시얼 반도체층(67a)의 그레인 경계 영역들(grain boundary regions; GB)의 실리콘 원자들은 상기 선택적 식각 가스의 염소 원자들과 쉽게 반응한다. 이에 따라, 상기 그레인 경계 영역들(GB)이 리세스되고 상기 그레인들 역시 횡방향으로 식각된다. 이에 반하여, 상기 제2 에피택시얼 반도체층(67b)은 단결정 반도체층이므로, 상기 선택적 식각 가스의 반응 속도가 상대적으로 느리다. 그 결과, 상기 제1 에피택시얼 반도체층(67a)의 식각률이 상기 제2 에피택시얼 반도체층(67b)의 식각률보다 크다.
상술한 바와 같이 상기 선택적 식각 공정을 적절한 조건 하에서 실시하면, 상기 제1 에피택시얼 반도체층(67a)이 완전히 제거될지라도 상기 제2 에피택시얼 반도체층(67b)의 일부는 여전히 잔존할 수 있다.
상기 선택적 식각 공정 후에, 상기 반응 챔버 내로 제2 퍼지 가스를 주입할 수 있다(도 1b의 단계 25). 상기 제2 퍼지 가스는 상기 제1 퍼지 가스와 동일한 가수일 수 있다.
도 1b 및 도 5를 참조하면, 상기 제1 퍼지 가스가 주입된 후에 상기 "N"을 1만큼 증가시킨다(도 1b의 단계 27). 이어서, 상기 증가된 N을 상기 K와 비교한다(도 1b의 단계 29). 상기 N이 상기 K와 같을 때까지 상기 메인 가스들의 주입 공정, 상기 제1 퍼지 공정, 상기 선택적 식각 공정 및 상기 제2 퍼지 공정을 순차적으로 그리고 반복적으로 실시하여 상기 단결정 소오스/드레인 영역들(65) 상에 원하는 두께를 갖는 상승된 단결정 에피택시얼 반도체층(67), 즉 상승된 단결정 소오스/드레인 영역들(67)을 형성함과 동시에 상기 게이트 전극(57)을 노출시킨다. 상기 소오스/드레인 영역들(65)을 형성하는 공정을 생략하는 경우에, 상기 상승된 단결정 소오스/드레인 영역들(67)은 인시투 도우프트 에피택시얼 반도체층으로 형성할 수 있다. 이 경우에, 상기 인시투 도우프트 에피택시얼 반도체층 내의 불순물들은 후속 열공정 동안 확산되어 상기 소오스/드레인 영역들(67)에 상응하는 불순물 영역들을 형성한다. 상기 게이트 전극(57) 및 상기 상승된 단결정 소오스/드레인 영역들(67) 상에 통상의 샐리사이드 기술을 사용하여 금속 실리사이드층(69)을 형성할 수 있다.
상술한 바와 같이 본 발명의 실시예들에 따르면, 단결정 반도체 상에 선택적으로 상승된 단결정 에피택시얼 반도체층이 형성되고 다결정 반도체 패턴 상에 에피택시얼 반도체층이 형성되는 것을 억제시킬 수 있다.

Claims (80)

  1. 단결정 반도체기판 상에 비 단결정 반도체 패턴(non single crystalline semiconductor pattern)을 형성하고,
    상기 비 단결정 반도체 패턴의 측벽들 상에 절연성 스페이서(insulating spacer)를 형성하고,
    상기 절연성 스페이서를 갖는 기판을 반응 챔버 내부로 로딩시키고,
    상기 반응 챔버 내부로 메인 반도체 소스 가스 및 메인 식각 가스를 주입시키어 상기 단결정 반도체기판 및 상기 비 단결정 반도체 패턴 상에 각각 단결정 에피택시얼 반도체층 및 비 단결정 에피택시얼 반도체층을 선택적으로 성장시키고,
    상기 반응 챔버 내부로 선택적 식각 가스(selective etching gas)를 주입시키어 상기 비 단결정 반도체 패턴 상의 상기 비 단결정 에피택시얼 반도체층을 선택적으로 제거하는 것을 포함하되, 상기 메인 반도체 소스 가스, 상기 메인 식각 가스 및 상기 선택적 식각 가스는 적어도 2회(at least two times) 번갈아가면서 반복적으로(alternately and repeatedly) 주입되어 상기 단결정 반도체기판 상에만 원하는 두께(desired thickness)를 갖는 상승된 단결정 반도체층(elevated single crystalline semiconductor layer)을 선택적으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 단결정 반도체기판은 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판, 단결정 실리콘 카바이드 기판 또는 이들중 어느 하나의 층을 구비하는 에스오아이 기판인 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 비 단결정 반도체 패턴은 비정질 반도체막 또는 다결정 반도체막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 비정질 반도체막 또는 상기 다결정 반도체막은 실리콘막, 게르마늄막, 실리콘 게르마늄막 또는 실리콘 카바이드막으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 기판을 상기 반응 챔버 내부로 로딩시키기 전에, 상기 비 단결정 반도체 패턴 및 상기 절연성 스페이서를 이온주입 마스크로 사용하여 상기 단결정 반도체기판 내로 불순물 이온들을 주입하고,
    상기 불순물 이온들을 열처리하여 활성화된 단결정 불순물 영역(activated single crystalline impurity region)을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 기판을 상기 반응 챔버 내부로 로딩시키기 전에, 상기 절연성 스페이서를 갖는 기판의 표면을 세정하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 메인 반도체 소스 가스 및 상기 메인 식각 가스의 주입 전에, 상기 반응 챔버 내로 인시투 세정 가스를 주입하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 인시투 세정 가스는 수소 가스인 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 메인 반도체 소스 가스 및 상기 메인 식각 가스의 주입 전에, 상기 반응 챔버 내로 초기 반도체 소스 가스 및 초기 식각 가스를 주입하여 상기 단결정 반도체기판 및 상기 비 단결정 반도체 패턴 상에 각각 초기 단결정 에피택시얼 반도체층(initial single crystalline epitaxial semiconductor layer) 및 초기 비 단결정 에피택시얼 반도체층(initial non single crystalline epitaxial semiconductor layer)을 선택적으로 형성하는 것을 더 포함하되, 상기 선택적 식각 가스는 상기 비 단결정 에피택시얼 반도체층의 제거에 더하여 상기 초기 비 단결정 에피택시얼 반도체층을 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 초기 반도체 소스 가스 및 상기 초기 식각 가스는 도우펀트 가스와 함께 주입되는 것을 특징으로 하는 반도체소자의 제조방법.
  11. 제 9 항에 있어서,
    상기 초기 반도체 소스 가스는 상기 메인 반도체 소스 가스와 동일한 가스이고, 상기 초기 식각 가스는 상기 메인 식각 가스와 동일한 가스인 것을 특징으로 하는 반도체소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 메인 반도체 소스 가스는 실리콘 소스 가스, 게르마늄 소스 가스, 실리콘 게르마늄 소스 가스 또는 실리콘 카바이드 소스 가스인 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 실리콘 소스 가스는 사일레인(silane; SiH4) 가스, 다이사일레인(disilane; Si2H6) 가스, 다이클로로사일레인(dichlorosilane; SiH2 Cl2) 가스, SiHCl3 가스 또는 SiCl4 가스인 것을 특징으로 하는 반도체소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 게르마늄 소스 가스는 GeH4 가스인 것을 특징으로 하는 반도체소자의 제조방법.
  15. 제 12 항에 있어서,
    상기 실리콘 게르마늄 소스 가스는 실리콘 소스 가스 및 게르마늄 소스 가스를 포함하되, 상기 실리콘 소스 가스는 사일레인(silane; SiH4) 가스, 다이사일레인(disilane; Si2H6) 가스, 다이클로로사일레인(dichlorosilane; SiH2 Cl2) 가스, SiHCl3 가스 및 SiCl4 가스로 이루어진 일 군중 어느 하나이고, 상기 게르마늄 소스 가스는 GeH4 가스인 것을 특징으로 하는 반도체소자의 제조방법.
  16. 제 12 항에 있어서,
    상기 실리콘 카바이드 소스 가스는 실리콘 소스 가스 및 탄소 소스 가스를 포함하되, 상기 실리콘 소스 가스는 사일레인(silane; SiH4) 가스, 다이사일레인(disilane; Si2H6) 가스, 다이클로로사일레인(dichlorosilane; SiH2 Cl2) 가스, SiHCl3 가스 및 SiCl4 가스로 이루어진 일 군중 어느 하나이고, 상기 탄소 소스 가스는 C2H6 및 CH3SiH3 가스로 이루어진 일 군중 어느 하나인 것을 특징으로 하는 반도체소자의 제조방법.
  17. 제 1 항에 있어서,
    상기 메인 식각 가스 및 상기 선택적 식각 가스는 상기 에피택시얼 반도체층의 원자들과 반응하는 할로겐 원소를 함유하는 가스인 것을 특징으로 하는 반도체소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 할로겐 원소를 함유하는 상기 메인 식각 가스 및 상기 선택적 식각 가스는 염화수소(HCl) 가스, 염소(Cl2) 가스 또는 희석된 염화수소(diluted HCl) 가스이되, 상기 희석된 염화수소 가스는 염화수소 가스 및 수소 가스의 혼합 가스(mixture)인 것을 특징으로 하는 반도체소자의 제조방법.
  19. 제 1 항에 있어서,
    상기 메인 반도체 소스 가스 및 상기 메인 식각 가스는 도우펀트 가스와 함께 주입되는 것을 특징으로 하는 반도체소자의 제조방법.
  20. 제 1 항에 있어서,
    상기 선택적 식각 가스를 주입하기 전에, 상기 반응 챔버 내로 제1 퍼지 가스를 주입하고,
    상기 선택적 식각 가스를 주입한 후에, 상기 반응 챔버 내로 제2 퍼지 가스를 주입하는 것을 더 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 제1 및 제2 퍼지 가스들은 수소 가스인 것을 특징으로 하는 반도체소자의 제조방법.
  22. 단결정 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고,
    상기 활성영역의 상부를 가로지르는 절연된 게이트 전극(insulated gate electrode)을 형성하되, 상기 게이트 전극은 비 단결정 반도체막으로 형성하고,
    상기 비 단결정 게이트 전극의 측벽 상에 절연성 게이트 스페이서를 형성하고,
    상기 게이트 스페이서를 갖는 기판을 반응 챔버 내부로 로딩시키고,
    상기 반응 챔버 내부로 메인 반도체 소스 가스 및 메인 식각 가스를 주입시키어 상기 게이트 전극 및 상기 활성영역 상에 각각 비 단결정 에피택시얼 반도체층 및 단결정 에피택시얼 반도체층을 선택적으로 형성하고,
    상기 반응 챔버 내부로 선택적 식각 가스를 주입시키어 상기 비 단결정 게이트 전극 상의 상기 비 단결정 에피택시얼 반도체층을 선택적으로 제거하는 것을 포함하되, 상기 메인 반도체 소스 가스, 상기 메인 식각 가스 및 상기 선택적 식각 가스는 적어도 2회(at least two times) 번갈아가면서 반복적으로(alternately and repeatedly) 주입되어 상기 단결정 소오스/드레인 영역들 상에만 원하는 두께(desired thickness)를 갖는 상승된 단결정 소오스/드레인 영역들(elevated single crystalline source/drain regions)을 선택적으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  23. 제 22 항에 있어서,
    상기 단결정 반도체기판은 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판, 단결정 실리콘 카바이드 기판 또는 이들중 어느 하나의 층을 구비하는 에스오아이 기판인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  24. 제 22 항에 있어서,
    상기 비 단결정 반도체막은 비정질 반도체막 또는 다결정 반도체막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  25. 제 24 항에 있어서,
    상기 비정질 반도체막 또는 상기 다결정 반도체막은 실리콘막, 게르마늄막, 실리콘 게르마늄막 또는 실리콘 카바이드막으로 형성하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  26. 제 22 항에 있어서,
    상기 기판을 상기 반응 챔버 내부로 로딩시키기 전에, 상기 게이트 전극 및 상기 게이트 스페이서를 이온주입 마스크로 사용하여 상기 활성영역 내로 불순물 이온들을 주입하고,
    상기 불순물 이온들을 열처리하여 활성화된 단결정 소오스/드레인 영역들(activated single crystalline source/drain regions)을 형성하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  27. 제 22 항에 있어서,
    상기 기판을 상기 반응 챔버 내부로 로딩시키기 전에, 상기 게이트 스페이서를 갖는 기판의 표면을 세정하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  28. 제 22 항에 있어서,
    상기 메인 반도체 소스 가스 및 상기 메인 식각 가스의 주입 전에, 상기 반 응 챔버 내로 인시투 세정 가스를 주입하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  29. 제 28 항에 있어서,
    상기 인시투 세정 가스는 수소 가스인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  30. 제 22 항에 있어서,
    상기 메인 반도체 소스 가스 및 상기 메인 식각 가스의 주입 전에, 상기 반응 챔버 내로 초기 반도체 소스 가스 및 초기 식각 가스를 주입하여 상기 활성영역 및 상기 게이트 전극 상에 각각 초기 단결정 에피택시얼 반도체층(initial single crystalline epitaxial semiconductor layer) 및 초기 비 단결정 에피택시얼 반도체층(initial non single crystalline epitaxial semiconductor layer)을 선택적으로 형성하는 것을 더 포함하되, 상기 선택적 식각 가스는 상기 비 단결정 에피택시얼 반도체층의 제거에 더하여 상기 초기 비 단결정 에피택시얼 반도체층을 식각하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  31. 제 30 항에 있어서,
    상기 초기 반도체 소스 가스 및 상기 초기 식각 가스는 도우펀트 가스와 함께 주입되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  32. 제 30 항에 있어서,
    상기 초기 반도체 소스 가스는 상기 메인 반도체 소스 가스와 동일한 가스이고, 상기 초기 식각 가스는 상기 메인 식각 가스와 동일한 가스인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  33. 제 22 항에 있어서,
    상기 메인 반도체 소스 가스는 실리콘 소스 가스, 게르마늄 소스 가스, 실리콘 게르마늄 소스 가스 또는 실리콘 카바이드 소스 가스인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  34. 제 33 항에 있어서,
    상기 실리콘 소스 가스는 사일레인(silane; SiH4) 가스, 다이사일레인(disilane; Si2H6) 가스, 다이클로로사일레인(dichlorosilane; SiH2 Cl2) 가스, SiHCl3 가스 또는 SiCl4 가스인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  35. 제 33 항에 있어서,
    상기 게르마늄 소스 가스는 GeH4 가스인 것을 특징으로 하는 모스 트랜지스 터 제조방법.
  36. 제 33 항에 있어서,
    상기 실리콘 게르마늄 소스 가스는 실리콘 소스 가스 및 게르마늄 소스 가스를 포함하되, 상기 실리콘 소스 가스는 사일레인(silane; SiH4) 가스, 다이사일레인(disilane; Si2H6) 가스, 다이클로로사일레인(dichlorosilane; SiH2 Cl2) 가스, SiHCl3 가스 및 SiCl4 가스로 이루어진 일 군중 어느 하나이고, 상기 게르마늄 소스 가스는 GeH4 가스인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  37. 제 33 항에 있어서,
    상기 실리콘 카바이드 소스 가스는 실리콘 소스 가스 및 탄소 소스 가스를 포함하되, 상기 실리콘 소스 가스는 사일레인(silane; SiH4) 가스, 다이사일레인(disilane; Si2H6) 가스, 다이클로로사일레인(dichlorosilane; SiH2 Cl2) 가스, SiHCl3 가스 및 SiCl4 가스로 이루어진 일 군중 어느 하나이고, 상기 탄소 소스 가스는 C2H6 및 CH3SiH3 가스로 이루어진 일 군중 어느 하나인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  38. 제 22 항에 있어서,
    상기 메인 식각 가스 및 상기 선택적 식각 가스는 상기 에피택시얼 반도체층의 원자들과 반응하는 할로겐 원소를 함유하는 가스인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  39. 제 38 항에 있어서,
    상기 할로겐 원소를 함유하는 상기 메인 식각 가스 및 상기 선택적 식각 가스는 염화수소(HCl) 가스, 염소(Cl2) 가스 또는 희석된 염화수소(diluted HCl) 가스이되, 상기 희석된 염화수소 가스는 염화수소 가스 및 수소 가스의 혼합 가스(mixture)인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  40. 제 22 항에 있어서,
    상기 메인 반도체 소스 가스 및 상기 메인 식각 가스는 도우펀트 가스와 함께 주입되는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  41. 제 22 항에 있어서,
    상기 선택적 식각 가스를 주입하기 전에, 상기 반응 챔버 내로 제1 퍼지 가스를 주입하고,
    상기 선택적 식각 가스를 주입한 후에, 상기 반응 챔버 내로 제2 퍼지 가스를 주입하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  42. 제 41 항에 있어서,
    상기 제1 및 제2 퍼지 가스들은 수소 가스인 것을 특징으로 하는 모스 트랜지스터 제조방법.
  43. 제 22 항에 있어서,
    상기 게이트 전극 및 상기 상승된 단결정 소오스/드레인 영역들 상에 금속 실리사이드층을 선택적으로 형성하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터 제조방법.
  44. 단결정 반도체기판 상에 비 단결정 반도체 패턴(non crystalline semiconductor pattern)을 형성하고,
    상기 비 단결정 반도체 패턴의 측벽들 상에 절연성 스페이서(insulating spacer)를 형성하고,
    상기 절연성 스페이서를 갖는 기판을 반응 챔버 내부로 로딩시키고,
    상기 반응 챔버 내부로 메인 반도체 소스 가스 및 메인 식각 가스를 주입시키어 상기 단결정 반도체기판 및 상기 비 단결정 반도체 패턴 상에 각각 단결정 에피택시얼 반도체층 및 비 단결정 에피택시얼 반도체층을 선택적으로 성장시키고,
    상기 반응 챔버 내부로 선택적 식각 가스를 주입시키어 상기 비 단결정 반도체 패턴 상의 상기 비 단결정 에피택시얼 반도체층을 선택적으로 제거하고,
    상기 메인 반도체 소스 가스, 상기 메인 식각 가스 및 상기 선택적 식각 가스를 적어도 2회(at least two times) 번갈아가면서 반복적으로(alternately and repeatedly) 주입하여 상기 단결정 반도체기판 상에만 원하는 두께(desired thickness)를 갖는 상승된 단결정 반도체층(elevated single crystalline semiconductor layer)을 선택적으로 형성하는 것을 포함하는 공정에 의해 제공되는 반도체소자.
  45. 제 44 항에 있어서,
    상기 단결정 반도체기판은 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판, 단결정 실리콘 카바이드 기판 또는 이들중 어느 하나의 층을 구비하는 에스오아이 기판인 것을 특징으로 하는 반도체소자.
  46. 제 44 항에 있어서,
    상기 비 단결정 반도체 패턴은 비정질 반도체막 또는 다결정 반도체막인 것을 특징으로 하는 반도체소자.
  47. 제 46 항에 있어서,
    상기 비정질 반도체막 또는 상기 다결정 반도체막은 실리콘막, 게르마늄막, 실리콘 게르마늄막 또는 실리콘 카바이드막인 것을 특징으로 하는 반도체소자.
  48. 제 44 항에 있어서,
    상기 기판을 상기 반응 챔버 내부로 로딩시키기 전에, 상기 비 단결정 반도체 패턴 및 상기 절연성 스페이서를 이온주입 마스크로 사용하여 상기 단결정 반도체기판 내로 불순물 이온들을 주입하고,
    상기 불순물 이온들을 열처리하여 활성화된 단결정 불순물 영역(activated single crystalline impurity region)을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체소자.
  49. 제 44 항에 있어서,
    상기 메인 반도체 소스 가스 및 상기 메인 식각 가스의 주입 전에, 상기 반응 챔버 내로 초기 반도체 소스 가스 및 초기 식각 가스를 주입하여 상기 단결정 반도체기판 및 상기 비 단결정 반도체 패턴 상에 각각 초기 단결정 에피택시얼 반도체층(initial single crystalline epitaxial semiconductor layer) 및 초기 비 단결정 에피택시얼 반도체층(initial non single crystalline epitaxial semiconductor layer)을 선택적으로 형성하는 것을 더 포함하되, 상기 선택적 식각 가스는 상기 비 단결정 에피택시얼 반도체층의 제거에 더하여 상기 초기 비 단결정 에피택시얼 반도체층을 식각하는 것을 특징으로 하는 반도체소자.
  50. 제 49 항에 있어서,
    상기 초기 반도체 소스 가스 및 상기 초기 식각 가스는 도우펀트 가스와 함께 주입되고, 상기 초기 단결정 에피택시얼 반도체층 및 상기 초기 비 단결정 에피 택시얼 반도체층은 인시투 도우프트 에피택시얼 반도체층들인 것을 특징으로 하는 반도체소자.
  51. 제 49 항에 있어서,
    상기 초기 반도체 소스 가스는 상기 메인 반도체 소스 가스와 동일한 가스이고, 상기 초기 식각 가스는 상기 메인 식각 가스와 동일한 가스인 것을 특징으로 하는 반도체소자.
  52. 제 44 항에 있어서,
    상기 메인 반도체 소스 가스는 실리콘 소스 가스, 게르마늄 소스 가스, 실리콘 게르마늄 소스 가스 또는 실리콘 카바이드 소스 가스인 것을 특징으로 하는 반도체소자.
  53. 제 52 항에 있어서,
    상기 실리콘 소스 가스는 사일레인(silane; SiH4) 가스, 다이사일레인(disilane; Si2H6) 가스, 다이클로로사일레인(dichlorosilane; SiH2 Cl2) 가스, SiHCl3 가스 또는 SiCl4 가스인 것을 특징으로 하는 반도체소자.
  54. 제 52 항에 있어서,
    상기 게르마늄 소스 가스는 GeH4 가스인 것을 특징으로 하는 반도체소자.
  55. 제 52 항에 있어서,
    상기 실리콘 게르마늄 소스 가스는 실리콘 소스 가스 및 게르마늄 소스 가스를 포함하되, 상기 실리콘 소스 가스는 사일레인(silane; SiH4) 가스, 다이사일레인(disilane; Si2H6) 가스, 다이클로로사일레인(dichlorosilane; SiH2 Cl2) 가스, SiHCl3 가스 및 SiCl4 가스로 이루어진 일 군중 어느 하나이고, 상기 게르마늄 소스 가스는 GeH4 가스인 것을 특징으로 하는 반도체소자.
  56. 제 52 항에 있어서,
    상기 실리콘 카바이드 소스 가스는 실리콘 소스 가스 및 탄소 소스 가스를 포함하되, 상기 실리콘 소스 가스는 사일레인(silane; SiH4) 가스, 다이사일레인(disilane; Si2H6) 가스, 다이클로로사일레인(dichlorosilane; SiH2 Cl2) 가스, SiHCl3 가스 및 SiCl4 가스로 이루어진 일 군중 어느 하나이고, 상기 탄소 소스 가스는 C2H6 및 CH3SiH3 가스로 이루어진 일 군중 어느 하나인 것을 특징으로 하는 반도체소자.
  57. 제 44 항에 있어서,
    상기 메인 식각 가스 및 상기 선택적 식각 가스는 상기 에피택시얼 반도체층의 원자들과 반응하는 할로겐 원소를 함유하는 가스인 것을 특징으로 하는 반도체소자.
  58. 제 57 항에 있어서,
    상기 할로겐 원소를 함유하는 상기 메인 식각 가스 및 상기 선택적 식각 가스는 염화수소(HCl) 가스, 염소(Cl2) 가스 또는 희석된 염화수소(diluted HCl) 가스이되, 상기 희석된 염화수소 가스는 염화수소 가스 및 수소 가스의 혼합 가스(mixture)인 것을 특징으로 하는 반도체소자.
  59. 제 44 항에 있어서,
    상기 메인 반도체 소스 가스 및 상기 메인 식각 가스는 도우펀트 가스와 함께 주입되고, 상기 단결정 에피택시얼 반도체층 및 상기 비 단결정 에피택시얼 반도체층은 인시투 도우프트 에피택시얼 반도체층들인 것을 특징으로 하는 반도체소자.
  60. 제 44 항에 있어서,
    상기 선택적 식각 가스를 주입하기 전에, 상기 반응 챔버 내로 제1 퍼지 가 스를 주입하고,
    상기 선택적 식각 가스를 주입한 후에, 상기 반응 챔버 내로 제2 퍼지 가스를 주입하는 것을 더 포함하는 것을 특징으로 하는 반도체소자.
  61. 제 60 항에 있어서,
    상기 제1 및 제2 퍼지 가스들은 수소 가스인 것을 특징으로 하는 반도체소자.
  62. 단결정 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정하고,
    상기 활성영역의 상부를 가로지르는 절연된 게이트 전극(insulated gate electrode)을 형성하되, 상기 게이트 전극은 비 단결정 반도체막으로 형성하고,
    상기 비 단결정 게이트 전극의 측벽 상에 절연성 게이트 스페이서를 형성하고,
    상기 게이트 스페이서를 갖는 기판을 반응 챔버 내부로 로딩시키고,
    상기 반응 챔버 내부로 메인 반도체 소스 가스 및 메인 식각 가스를 주입시키어 상기 게이트 전극 및 상기 활성영역 상에 각각 비 단결정 에피택시얼 반도체층 및 단결정 에피택시얼 반도체층을 선택적으로 형성하고,
    상기 반응 챔버 내부로 선택적 식각 가스를 주입시키어 상기 비 단결정 게이트 전극 상의 상기 비 단결정 에피택시얼 반도체층만을 선택적으로 제거하고,
    상기 메인 반도체 소스 가스, 상기 메인 식각 가스 및 상기 선택적 식각 가스를 적어도 2회(at least two times) 번갈아가면서 반복적으로(alternately and repeatedly) 주입하여 상기 단결정 소오스/드레인 영역들 상에만 원하는 두께(desired thickness)를 갖는 상승된 단결정 소오스/드레인 영역들(elevated single crystalline source/drain regions)을 선택적으로 형성하는 것을 포함하는 공정에 의해 제공되는 모스 트랜지스터.
  63. 제 62 항에 있어서,
    상기 단결정 반도체기판은 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판, 단결정 실리콘 카바이드 기판 또는 이들중 어느 하나의 층을 구비하는 에스오아이 기판인 것을 특징으로 하는 모스 트랜지스터.
  64. 제 62 항에 있어서,
    상기 비 단결정 반도체막은 비정질 반도체막 또는 다결정 반도체막인 것을 특징으로 하는 모스 트랜지스터.
  65. 제 64 항에 있어서,
    상기 비정질 반도체막 또는 상기 다결정 반도체막은 실리콘막, 게르마늄막, 실리콘 게르마늄막 또는 실리콘 카바이드막인 것을 특징으로 하는 모스 트랜지스터.
  66. 제 62 항에 있어서,
    상기 기판을 상기 반응 챔버 내부로 로딩시키기 전에, 상기 게이트 전극 및 상기 게이트 스페이서를 이온주입 마스크로 사용하여 상기 활성영역 내로 불순물 이온들을 주입하고,
    상기 불순물 이온들을 열처리하여 활성화된 단결정 소오스/드레인 영역들(activated single crystalline source/drain regions)을 형성하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
  67. 제 62 항에 있어서,
    상기 메인 반도체 소스 가스 및 상기 메인 식각 가스의 주입 전에, 상기 반응 챔버 내로 초기 반도체 소스 가스 및 초기 식각 가스를 주입하여 상기 활성영역 및 상기 게이트 전극 상에 각각 초기 단결정 에피택시얼 반도체층(initial single crystalline epitaxial semiconductor layer) 및 초기 비 단결정 에피택시얼 반도체층(initial non single crystalline epitaxial semiconductor layer)을 선택적으로 형성하는 것을 더 포함하되, 상기 선택적 식각 가스는 상기 비 단결정 에피택시얼 반도체층의 제거에 더하여 상기 초기 비 단결정 에피택시얼 반도체층을 식각하는 것을 특징으로 하는 모스 트랜지스터.
  68. 제 67 항에 있어서,
    상기 초기 반도체 소스 가스 및 상기 초기 식각 가스는 도우펀트 가스와 함 께 주입되고, 상기 초기 단결정 에피택시얼 반도체층 및 상기 초기 비 단결정 에피택시얼 반도체층은 인시투 도우프트 에피택시얼 반도체층들인 것을 특징으로 하는 모스 트랜지스터.
  69. 제 67 항에 있어서,
    상기 초기 반도체 소스 가스는 상기 메인 반도체 소스 가스와 동일한 가스이고, 상기 초기 식각 가스는 상기 메인 식각 가스와 동일한 가스인 것을 특징으로 하는 모스 트랜지스터.
  70. 제 62 항에 있어서,
    상기 메인 반도체 소스 가스는 실리콘 소스 가스, 게르마늄 소스 가스, 실리콘 게르마늄 소스 가스 또는 실리콘 카바이드 소스 가스인 것을 특징으로 하는 모스 트랜지스터.
  71. 제 70 항에 있어서,
    상기 실리콘 소스 가스는 사일레인(silane; SiH4) 가스, 다이사일레인(disilane; Si2H6) 가스, 다이클로로사일레인(dichlorosilane; SiH2 Cl2) 가스, SiHCl3 가스 또는 SiCl4 가스인 것을 특징으로 하는 모스 트랜지스터.
  72. 제 70 항에 있어서,
    상기 게르마늄 소스 가스는 GeH4 가스인 것을 특징으로 하는 모스 트랜지스터.
  73. 제 70 항에 있어서,
    상기 실리콘 게르마늄 소스 가스는 실리콘 소스 가스 및 게르마늄 소스 가스를 포함하되, 상기 실리콘 소스 가스는 사일레인(silane; SiH4) 가스, 다이사일레인(disilane; Si2H6) 가스, 다이클로로사일레인(dichlorosilane; SiH2 Cl2) 가스, SiHCl3 가스 및 SiCl4 가스로 이루어진 일 군중 어느 하나이고, 상기 게르마늄 소스 가스는 GeH4 가스인 것을 특징으로 하는 모스 트랜지스터.
  74. 제 70 항에 있어서,
    상기 실리콘 카바이드 소스 가스는 실리콘 소스 가스 및 탄소 소스 가스를 포함하되, 상기 실리콘 소스 가스는 사일레인(silane; SiH4) 가스, 다이사일레인(disilane; Si2H6) 가스, 다이클로로사일레인(dichlorosilane; SiH2 Cl2) 가스, SiHCl3 가스 및 SiCl4 가스로 이루어진 일 군중 어느 하나이고, 상기 탄소 소스 가스는 C2H6 및 CH3SiH3 가스로 이루어진 일 군중 어느 하나인 것을 특징으로 하 는 모스 트랜지스터.
  75. 제 62 항에 있어서,
    상기 메인 식각 가스 및 상기 선택적 식각 가스는 상기 에피택시얼 반도체층의 원자들과 반응하는 할로겐 원소를 함유하는 가스인 것을 특징으로 하는 모스 트랜지스터.
  76. 제 75 항에 있어서,
    상기 할로겐 원소를 함유하는 상기 메인 식각 가스 및 상기 선택적 식각 가스는 염화수소(HCl) 가스, 염소(Cl2) 가스 또는 희석된 염화수소(diluted HCl) 가스이되, 상기 희석된 염화수소 가스는 염화수소 가스 및 수소 가스의 혼합 가스(mixture)인 것을 특징으로 하는 모스 트랜지스터.
  77. 제 62 항에 있어서,
    상기 메인 반도체 소스 가스 및 상기 메인 식각 가스는 도우펀트 가스와 함께 주입되고, 상기 단결정 에피택시얼 반도체층 및 상기 비 단결정 에피택시얼 반도체층은 인시투 도우프트 에피택시얼 반도체층들인 것을 특징으로 하는 모스 트랜지스터.
  78. 제 62 항에 있어서,
    상기 선택적 식각 가스를 주입하기 전에, 상기 반응 챔버 내로 제1 퍼지 가스를 주입하고,
    상기 선택적 식각 가스를 주입한 후에, 상기 반응 챔버 내로 제2 퍼지 가스를 주입하는 것을 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
  79. 제 78 항에 있어서,
    상기 제1 및 제2 퍼지 가스들은 수소 가스인 것을 특징으로 하는 모스 트랜지스터.
  80. 제 62 항에 있어서,
    상기 게이트 전극 및 상기 상승된 단결정 소오스/드레인 영역들 상에 형성된 금속 실리사이드층을 더 포함하는 것을 특징으로 하는 모스 트랜지스터.
KR1020040045157A 2004-06-17 2004-06-17 단결정 반도체 상에 선택적으로 에피택시얼 반도체층을형성하는 방법들 및 이를 사용하여 제조된 반도체 소자들 KR100593736B1 (ko)

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US11/154,236 US7611973B2 (en) 2004-06-17 2005-06-16 Methods of selectively forming epitaxial semiconductor layer on single crystalline semiconductor and semiconductor devices fabricated using the same
CNB2005100913699A CN100359639C (zh) 2004-06-17 2005-06-17 半导体器件和晶体管的制造方法
US11/299,447 US7361563B2 (en) 2004-06-17 2005-12-08 Methods of fabricating a semiconductor device using a selective epitaxial growth technique
US12/043,587 US7855126B2 (en) 2004-06-17 2008-03-06 Methods of fabricating a semiconductor device using a cyclic selective epitaxial growth technique and semiconductor devices formed using the same

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100955266B1 (ko) 2007-12-24 2010-04-30 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20130069935A (ko) * 2011-12-19 2013-06-27 주식회사 엘지실트론 웨이퍼 제조 방법

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7855126B2 (en) 2004-06-17 2010-12-21 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a cyclic selective epitaxial growth technique and semiconductor devices formed using the same
US7361563B2 (en) * 2004-06-17 2008-04-22 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a selective epitaxial growth technique
KR100593736B1 (ko) 2004-06-17 2006-06-28 삼성전자주식회사 단결정 반도체 상에 선택적으로 에피택시얼 반도체층을형성하는 방법들 및 이를 사용하여 제조된 반도체 소자들
US9064960B2 (en) 2007-01-31 2015-06-23 Applied Materials, Inc. Selective epitaxy process control
KR101714003B1 (ko) 2010-03-19 2017-03-09 삼성전자 주식회사 패시티드 반도체패턴을 갖는 반도체소자 형성방법 및 관련된 소자
KR20130092574A (ko) * 2010-08-04 2013-08-20 어플라이드 머티어리얼스, 인코포레이티드 기판 표면으로부터 오염물들 및 자연 산화물들을 제거하는 방법
WO2012102755A1 (en) 2011-01-28 2012-08-02 Applied Materials, Inc. Carbon addition for low resistivity in situ doped silicon epitaxy
CN103022093B (zh) * 2011-09-21 2015-05-13 有研新材料股份有限公司 一种绝缘体上纳米级硅锗材料及其制备方法
KR20130037551A (ko) * 2011-10-06 2013-04-16 삼성전자주식회사 반도체 장치의 형성 방법 및 그에 의해 형성되는 반도체 장치
CN103779278A (zh) * 2012-10-22 2014-05-07 中芯国际集成电路制造(上海)有限公司 Cmos管的形成方法
CN103839891A (zh) * 2012-11-26 2014-06-04 中国科学院微电子研究所 一种半导体结构及其制造方法
CN104465387A (zh) * 2013-09-24 2015-03-25 中芯国际集成电路制造(上海)有限公司 半导体器件的制作方法
CN103938268B (zh) * 2014-04-03 2016-08-24 中国电子科技集团公司第五十五研究所 一种降低碳化硅外延片表面颗粒密度的方法
US9941388B2 (en) * 2014-06-19 2018-04-10 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth
KR101810644B1 (ko) * 2016-01-12 2018-01-25 에스케이실트론 주식회사 에피텍셜웨이퍼 제조 방법
CN108807178B (zh) * 2017-05-05 2022-08-23 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN108538860B (zh) * 2018-04-27 2021-06-25 武汉华星光电技术有限公司 顶栅型非晶硅tft基板的制作方法
CN109192654A (zh) * 2018-08-31 2019-01-11 上海华力微电子有限公司 硅的外延生长方法、半导体器件及其形成方法
CN109360786B (zh) * 2018-09-29 2021-08-10 扬州乾照光电有限公司 一种侧向外延生长的方法及半导体结构
US11854688B2 (en) * 2020-02-19 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
CN112885709B (zh) * 2021-01-13 2024-03-22 中电化合物半导体有限公司 一种碳化硅外延结构的制备方法及半导体设备

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4549926A (en) 1982-01-12 1985-10-29 Rca Corporation Method for growing monocrystalline silicon on a mask layer
JPS5939711A (ja) 1982-08-26 1984-03-05 Ushio Inc ウエハ−上のアモルファスシリコンもしくは多結晶シリコンをエピタキシアル成長させる方法
US4578142A (en) * 1984-05-10 1986-03-25 Rca Corporation Method for growing monocrystalline silicon through mask layer
US4698316A (en) 1985-01-23 1987-10-06 Rca Corporation Method of depositing uniformly thick selective epitaxial silicon
US4592792A (en) 1985-01-23 1986-06-03 Rca Corporation Method for forming uniformly thick selective epitaxial silicon
JPS61265814A (ja) 1985-05-20 1986-11-25 Nec Corp 化合物半導体装置の製造方法
JP2929291B2 (ja) 1986-12-04 1999-08-03 セイコーインスツルメンツ株式会社 絶縁ゲート電界効果トランジスタの製造方法
JPH0350191A (ja) 1989-07-17 1991-03-04 Kawasaki Steel Corp エピタキシャル成長方法
JPH0350771A (ja) 1989-07-18 1991-03-05 Seiko Instr Inc 半導体装置
DE69421465T2 (de) * 1993-07-30 2000-02-10 Applied Materials, Inc. Verfahren zur Ablagerung von Silzium-Nitrid auf Siliziumoberflächen
JPH0923005A (ja) * 1995-07-06 1997-01-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6232641B1 (en) * 1998-05-29 2001-05-15 Kabushiki Kaisha Toshiba Semiconductor apparatus having elevated source and drain structure and manufacturing method therefor
JP2000262405A (ja) * 1999-03-18 2000-09-26 Soc Prod Nestle Sa 飲料抽出用密封カートリッジ
US6190977B1 (en) * 1999-04-30 2001-02-20 Texas Instruments - Acer Incorporated Method for forming MOSFET with an elevated source/drain
US6290774B1 (en) 1999-05-07 2001-09-18 Cbl Technology, Inc. Sequential hydride vapor phase epitaxy
US6346732B1 (en) 1999-05-14 2002-02-12 Kabushiki Kaisha Toshiba Semiconductor device with oxide mediated epitaxial layer
US6190453B1 (en) 1999-07-14 2001-02-20 Seh America, Inc. Growth of epitaxial semiconductor material with improved crystallographic properties
KR100307636B1 (ko) 1999-10-07 2001-11-02 윤종용 올라간 구조의 소오스/드레인을 갖는 전계효과 트랜지스터 및 그 제조방법
JP2001338988A (ja) 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
KR100373853B1 (ko) 2000-08-11 2003-02-26 삼성전자주식회사 반도체소자의 선택적 에피택시얼 성장 방법
KR20020028488A (ko) 2000-10-10 2002-04-17 박종섭 에피층 성장 방법 및 이를 이용한 트랜지스터 제조 방법
KR20020083767A (ko) * 2001-04-30 2002-11-04 주식회사 하이닉스반도체 선택적 에피택셜 성장 공정에서의 기판 세정 방법
KR100430404B1 (ko) 2001-06-02 2004-05-04 삼성전자주식회사 구조 선택적 에피택시얼 성장 기술 및 선택적 실리콘 식각기술을 사용한 단결정 실리콘 패턴 형성 방법
US6429084B1 (en) 2001-06-20 2002-08-06 International Business Machines Corporation MOS transistors with raised sources and drains
US6605498B1 (en) 2002-03-29 2003-08-12 Intel Corporation Semiconductor transistor having a backfilled channel material
US6946371B2 (en) 2002-06-10 2005-09-20 Amberwave Systems Corporation Methods of fabricating semiconductor structures having epitaxially grown source and drain elements
US6657223B1 (en) 2002-10-29 2003-12-02 Advanced Micro Devices, Inc. Strained silicon MOSFET having silicon source/drain regions and method for its fabrication
US6998305B2 (en) 2003-01-24 2006-02-14 Asm America, Inc. Enhanced selectivity for epitaxial deposition
KR100546369B1 (ko) * 2003-08-22 2006-01-26 삼성전자주식회사 콘택 마진을 확보할 수 있는 실리사이드막을 구비한고집적 반도체 소자 및 그 제조방법
US7166528B2 (en) 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
KR100625175B1 (ko) * 2004-05-25 2006-09-20 삼성전자주식회사 채널층을 갖는 반도체 장치 및 이를 제조하는 방법
KR100593736B1 (ko) 2004-06-17 2006-06-28 삼성전자주식회사 단결정 반도체 상에 선택적으로 에피택시얼 반도체층을형성하는 방법들 및 이를 사용하여 제조된 반도체 소자들
US7361563B2 (en) 2004-06-17 2008-04-22 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using a selective epitaxial growth technique
US7435665B2 (en) 2004-10-06 2008-10-14 Okmetic Oyj CVD doped structures
KR100882930B1 (ko) 2004-12-17 2009-02-10 삼성전자주식회사 소오스 및 드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들
KR100678468B1 (ko) 2005-01-14 2007-02-02 삼성전자주식회사 반도체 기판의 인-시츄 세정방법 및 이를 채택하는 반도체소자의 제조방법
JP4361886B2 (ja) 2005-02-24 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
JP2006253317A (ja) 2005-03-09 2006-09-21 Fujitsu Ltd 半導体集積回路装置およびｐチャネルＭＯＳトランジスタ
KR101155097B1 (ko) 2005-08-24 2012-06-11 삼성전자주식회사 반도체 장치의 제조 방법 및 그에 의해 제조된 반도체 장치
KR100647457B1 (ko) 2005-12-09 2006-11-23 한국전자통신연구원 반도체 소자 및 그 제조방법
KR100707882B1 (ko) 2005-12-14 2007-04-13 삼성전자주식회사 선택적 에피택시얼 성장 방법
US7816217B2 (en) 2005-12-22 2010-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-step epitaxial process for depositing Si/SiGe
US20070202669A1 (en) 2006-02-27 2007-08-30 Fujitsu Limited Epitaxial growth method and semiconductor device fabrication method

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100955266B1 (ko) 2007-12-24 2010-04-30 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR20130069935A (ko) * 2011-12-19 2013-06-27 주식회사 엘지실트론 웨이퍼 제조 방법

Also Published As

Publication number Publication date
CN100359639C (zh) 2008-01-02
US7611973B2 (en) 2009-11-03
CN1725448A (zh) 2006-01-25
US20050279997A1 (en) 2005-12-22
KR20050119991A (ko) 2005-12-22

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