JP2929291B2 - 絶縁ゲート電界効果トランジスタの製造方法 - Google Patents
絶縁ゲート電界効果トランジスタの製造方法Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、原子層オーダーの精度で不純物層の厚さを
制御し、ゲート部分のソース・ドレイン部分のオーバー
ラップを少なくし、かつLDD（Lightly Doped Drain）構
造を有することによって、高速かつ低消費電力で動作す
るMOS FETに関する。 〔発明の概要〕 本発明は、エピタキシャル成長法を用いて不純物制御
されたLDD構造を形成すると同時に、ゲート部分及びソ
ース・ドレイン部分のオーバーラップを減らすことによ
り微細化・高速化・低消費電力化のうえで大きな作用効
果を持つ。 〔従来の技術〕 半導体デバイスの高性能化をすすめるうえで微細化技
術は不可欠の課題である。絶縁ゲート電界効果トランジ
スタ（以下、MOS FETと略す）の微細化において現在直
面している問題のひとつに、短チャネル効果がある。こ
れはゲート側に伸びた空乏層がドレイン側空乏層として
寄与するために、ゲート電極が担うべき空乏層が減少
し、その結果しきい電圧低下を招く現象である。この短
チャネル効果を防ぐ対策として、（ｉ）チャネル不純物
濃度を上げ、（ii）ソース・ドレイン拡散層の深さXjを
浅くし、実効的な横方向拡散深さyjを小さくすることが
考えられ、従来は第２図（ａ）〜（ｃ）で示す工程順で
作ったLDD構造が試みられてきた。 〔発明が解決しようとする問題点〕 しかしながら、上記従来の方法は必ずしも満足のいく
ものでなく、以下のような問題点を有している。例え
ば、不純物はイオン注入後アニールされることにより導
入される。この際、イオンの加速エネルギーやアニール
温度などで決まる三次元的拡散が避けられない。従っ
て、拡散層の深さを制御するうえでの限界があり、0.1
μｍ以下の精度を出すことは不可能であった。本発明は
上記従来の方法の欠点を解決すべく開発されたものであ
り、単原子層ずつ単結晶を成長させることのできる分子
層エピタキシャル成長法を利用して不純物制御を行なう
ことにより、原子層オーダーの精度で不純物制御された
ソース及びドレイン領域を形成することで、ゲート部分
とソース・ドレイン部分とのオーバーラップを少なくし
（〜500Å以下）かつLDD構造を有する新規なMOS FET及
びその製造方法を提供することを目的とするものであ
る。 〔問題点を解決するための手段〕 上記に述べたように、従来のLDD法ではイオン注入法
を用いて不純物領域を設けていたのに対し、本発明で
は、第１図（ａ），（ｂ），（ｃ）に示すようなプロセ
スにおいて不純物領域がエピタキシャル成長により形成
されることが特徴である。例えば、原理的に単原子層成
長が可能な分子層エピタキシャル成長法を用いる場合、
不純物制御の精度は単原子層オーダーとなる。成長温度
が850℃以下であるため、オートドーピンクも非常に少
なく、急峻な不純物分布を有する構造が得られる。 〔実施例〕 以下、実施例に基づいて本発明を更に詳細に説明す
る。第１図（ａ）においてＰ型シリコン基板１の表面の
ソース形成領域2,ドレイン形成領域３をエッチングによ
り形成する。ゲート酸化膜４を設け、第１図（ｂ）のよ
うに、エッチングされている領域にのみ選択エピタキシ
ャレ成長を行なう。このとき不純物濃度が、第３図のＡ
−Ａ′線,x方向において、第４図に示すような分布をも
つように、不純物ソースガス供給量を調節し、ソース及
びドレインを形成後、第１図（ｃ）でゲート５及び酸化
膜６を設ける。このようにして形成されたソース及びド
レイン拡散層の拡散深さXj及びyjは、エピタキシャル成
長時の基板温度における熱拡散で決まり、従来のイオン
注入を用いる方法に比べて十分に小さいものとなる。こ
うして製作されたMOS FETでは、ドレインの不純物濃度
が低くなり空乏層がドレイン側に伸び、その結果、基板
側で受け持つ電圧が小さくなって電界が弱められる。 〔発明の効果〕 以上述べたように本発明によれば、LDD構造を形成す
る場合、不純物層はエピタキシャル成長と同時に作られ
る。この際、エピタキシャル成長の成長膜厚制御の精度
が単元子層である場合、従来のイオン注入を用いた方法
では形成できないような不純物分布を有するLDD構造が
実現できる。更にソース・ドレイン部分のゲート側への
広がりは500Å以下であり、ゲート部分とソース・ドレ
イン部分のオーバーラップが従来に比べて非常に小さ
い。これはデバイスの微細化において極めて有効かつ重
要な特徴である。以上のような特徴を有するMOS FET
は、微細化に伴うホットキャリアによる特性変動を防止
するうえでも著しい特徴を有する。
制御し、ゲート部分のソース・ドレイン部分のオーバー
ラップを少なくし、かつLDD（Lightly Doped Drain）構
造を有することによって、高速かつ低消費電力で動作す
るMOS FETに関する。 〔発明の概要〕 本発明は、エピタキシャル成長法を用いて不純物制御
されたLDD構造を形成すると同時に、ゲート部分及びソ
ース・ドレイン部分のオーバーラップを減らすことによ
り微細化・高速化・低消費電力化のうえで大きな作用効
果を持つ。 〔従来の技術〕 半導体デバイスの高性能化をすすめるうえで微細化技
術は不可欠の課題である。絶縁ゲート電界効果トランジ
スタ（以下、MOS FETと略す）の微細化において現在直
面している問題のひとつに、短チャネル効果がある。こ
れはゲート側に伸びた空乏層がドレイン側空乏層として
寄与するために、ゲート電極が担うべき空乏層が減少
し、その結果しきい電圧低下を招く現象である。この短
チャネル効果を防ぐ対策として、（ｉ）チャネル不純物
濃度を上げ、（ii）ソース・ドレイン拡散層の深さXjを
浅くし、実効的な横方向拡散深さyjを小さくすることが
考えられ、従来は第２図（ａ）〜（ｃ）で示す工程順で
作ったLDD構造が試みられてきた。 〔発明が解決しようとする問題点〕 しかしながら、上記従来の方法は必ずしも満足のいく
ものでなく、以下のような問題点を有している。例え
ば、不純物はイオン注入後アニールされることにより導
入される。この際、イオンの加速エネルギーやアニール
温度などで決まる三次元的拡散が避けられない。従っ
て、拡散層の深さを制御するうえでの限界があり、0.1
μｍ以下の精度を出すことは不可能であった。本発明は
上記従来の方法の欠点を解決すべく開発されたものであ
り、単原子層ずつ単結晶を成長させることのできる分子
層エピタキシャル成長法を利用して不純物制御を行なう
ことにより、原子層オーダーの精度で不純物制御された
ソース及びドレイン領域を形成することで、ゲート部分
とソース・ドレイン部分とのオーバーラップを少なくし
（〜500Å以下）かつLDD構造を有する新規なMOS FET及
びその製造方法を提供することを目的とするものであ
る。 〔問題点を解決するための手段〕 上記に述べたように、従来のLDD法ではイオン注入法
を用いて不純物領域を設けていたのに対し、本発明で
は、第１図（ａ），（ｂ），（ｃ）に示すようなプロセ
スにおいて不純物領域がエピタキシャル成長により形成
されることが特徴である。例えば、原理的に単原子層成
長が可能な分子層エピタキシャル成長法を用いる場合、
不純物制御の精度は単原子層オーダーとなる。成長温度
が850℃以下であるため、オートドーピンクも非常に少
なく、急峻な不純物分布を有する構造が得られる。 〔実施例〕 以下、実施例に基づいて本発明を更に詳細に説明す
る。第１図（ａ）においてＰ型シリコン基板１の表面の
ソース形成領域2,ドレイン形成領域３をエッチングによ
り形成する。ゲート酸化膜４を設け、第１図（ｂ）のよ
うに、エッチングされている領域にのみ選択エピタキシ
ャレ成長を行なう。このとき不純物濃度が、第３図のＡ
−Ａ′線,x方向において、第４図に示すような分布をも
つように、不純物ソースガス供給量を調節し、ソース及
びドレインを形成後、第１図（ｃ）でゲート５及び酸化
膜６を設ける。このようにして形成されたソース及びド
レイン拡散層の拡散深さXj及びyjは、エピタキシャル成
長時の基板温度における熱拡散で決まり、従来のイオン
注入を用いる方法に比べて十分に小さいものとなる。こ
うして製作されたMOS FETでは、ドレインの不純物濃度
が低くなり空乏層がドレイン側に伸び、その結果、基板
側で受け持つ電圧が小さくなって電界が弱められる。 〔発明の効果〕 以上述べたように本発明によれば、LDD構造を形成す
る場合、不純物層はエピタキシャル成長と同時に作られ
る。この際、エピタキシャル成長の成長膜厚制御の精度
が単元子層である場合、従来のイオン注入を用いた方法
では形成できないような不純物分布を有するLDD構造が
実現できる。更にソース・ドレイン部分のゲート側への
広がりは500Å以下であり、ゲート部分とソース・ドレ
イン部分のオーバーラップが従来に比べて非常に小さ
い。これはデバイスの微細化において極めて有効かつ重
要な特徴である。以上のような特徴を有するMOS FET
は、微細化に伴うホットキャリアによる特性変動を防止
するうえでも著しい特徴を有する。
【図面の簡単な説明】
第１図（ａ）〜（ｃ）は、本発明を実施するに際して製
作したLDD構造を有するMOS FETの製造行程順断面図で
ある。第２図（ａ）〜（ｃ）は従来の方法を用いて作ら
れたLDD構造を有するMOS FETの製造行程順断面図であ
る。第３図は本発明により形成されたソース及びドレイ
ン・ゲートの形状を示す断面図であり、第４図は、第３
図Ａ−Ａ′線におけるｘ方向の不純物分布の１例であ
る。 １……Ｐ型シリコン基板 ２……ソース領域 ３……ドレイン領域 ４……ゲート酸化膜 ５……ゲート ６……酸化膜
作したLDD構造を有するMOS FETの製造行程順断面図で
ある。第２図（ａ）〜（ｃ）は従来の方法を用いて作ら
れたLDD構造を有するMOS FETの製造行程順断面図であ
る。第３図は本発明により形成されたソース及びドレイ
ン・ゲートの形状を示す断面図であり、第４図は、第３
図Ａ−Ａ′線におけるｘ方向の不純物分布の１例であ
る。 １……Ｐ型シリコン基板 ２……ソース領域 ３……ドレイン領域 ４……ゲート酸化膜 ５……ゲート ６……酸化膜
Claims (1)
- (57)【特許請求の範囲】 １．第１導電型の半導体基板表面にゲート酸化膜を形成
する工程と、前記ゲート酸化膜を残し、前記第１導電型
の半導体基板表面のソース領域及びドレイン領域となる
位置をエッチングにより除去する工程と、その後エッチ
ング除去された前記ソース領域及びドレイン領域の部分
に、選択的な分子層エピタキシャル成長法を用いて原子
層オーダの精度で不純物濃度を制御して、第２導電型不
純物濃度が順次低濃度から高濃度になるような分布で積
層してソース領域及びドレイン領域を形成する工程より
成ることを特徴とする絶縁ゲート電界効果トランジスタ
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289162A JP2929291B2 (ja) | 1986-12-04 | 1986-12-04 | 絶縁ゲート電界効果トランジスタの製造方法 |
| EP87310337A EP0271247A3 (en) | 1986-12-04 | 1987-11-24 | A mos field effect transistor and a process for fabricating the same |
| US07/128,088 US4838993A (en) | 1986-12-04 | 1987-12-03 | Method of fabricating MOS field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61289162A JP2929291B2 (ja) | 1986-12-04 | 1986-12-04 | 絶縁ゲート電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63141372A JPS63141372A (ja) | 1988-06-13 |
| JP2929291B2 true JP2929291B2 (ja) | 1999-08-03 |
Family
ID=17739560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61289162A Expired - Lifetime JP2929291B2 (ja) | 1986-12-04 | 1986-12-04 | 絶縁ゲート電界効果トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4838993A (ja) |
| EP (1) | EP0271247A3 (ja) |
| JP (1) | JP2929291B2 (ja) |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4923824A (en) * | 1988-04-27 | 1990-05-08 | Vtc Incorporated | Simplified method of fabricating lightly doped drain insulated gate field effect transistors |
| US5166087A (en) * | 1991-01-16 | 1992-11-24 | Sharp Kabushiki Kaisha | Method of fabricating semiconductor element having lightly doped drain (ldd) without using sidewalls |
| TW201848B (ja) * | 1991-11-08 | 1993-03-11 | Advanced Micro Devices Inc | |
| US5674766A (en) * | 1994-12-30 | 1997-10-07 | Siliconix Incorporated | Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer |
| US6159815A (en) * | 1996-09-27 | 2000-12-12 | Siemens Aktiengesellschaft | Method of producing a MOS transistor |
| US6368926B1 (en) * | 2000-03-13 | 2002-04-09 | Advanced Micro Devices, Inc. | Method of forming a semiconductor device with source/drain regions having a deep vertical junction |
| US6620723B1 (en) | 2000-06-27 | 2003-09-16 | Applied Materials, Inc. | Formation of boride barrier layers using chemisorption techniques |
| US7964505B2 (en) | 2005-01-19 | 2011-06-21 | Applied Materials, Inc. | Atomic layer deposition of tungsten materials |
| US7405158B2 (en) | 2000-06-28 | 2008-07-29 | Applied Materials, Inc. | Methods for depositing tungsten layers employing atomic layer deposition techniques |
| US7732327B2 (en) | 2000-06-28 | 2010-06-08 | Applied Materials, Inc. | Vapor deposition of tungsten materials |
| US6551929B1 (en) | 2000-06-28 | 2003-04-22 | Applied Materials, Inc. | Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques |
| US7101795B1 (en) | 2000-06-28 | 2006-09-05 | Applied Materials, Inc. | Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer |
| US6998579B2 (en) | 2000-12-29 | 2006-02-14 | Applied Materials, Inc. | Chamber for uniform substrate heating |
| US6765178B2 (en) | 2000-12-29 | 2004-07-20 | Applied Materials, Inc. | Chamber for uniform substrate heating |
| US20020083897A1 (en) * | 2000-12-29 | 2002-07-04 | Applied Materials, Inc. | Full glass substrate deposition in plasma enhanced chemical vapor deposition |
| US6825447B2 (en) * | 2000-12-29 | 2004-11-30 | Applied Materials, Inc. | Apparatus and method for uniform substrate heating and contaminate collection |
| US6951804B2 (en) | 2001-02-02 | 2005-10-04 | Applied Materials, Inc. | Formation of a tantalum-nitride layer |
| US6878206B2 (en) | 2001-07-16 | 2005-04-12 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
| US6660126B2 (en) | 2001-03-02 | 2003-12-09 | Applied Materials, Inc. | Lid assembly for a processing system to facilitate sequential deposition techniques |
| US6734020B2 (en) | 2001-03-07 | 2004-05-11 | Applied Materials, Inc. | Valve control system for atomic layer deposition chamber |
| US7056278B2 (en) * | 2001-06-01 | 2006-06-06 | Adamed Sp. Z.O.O. | Method of treating overactive bladder in women |
| US7211144B2 (en) | 2001-07-13 | 2007-05-01 | Applied Materials, Inc. | Pulsed nucleation deposition of tungsten layers |
| US7085616B2 (en) | 2001-07-27 | 2006-08-01 | Applied Materials, Inc. | Atomic layer deposition apparatus |
| US6936906B2 (en) | 2001-09-26 | 2005-08-30 | Applied Materials, Inc. | Integration of barrier layer and seed layer |
| US7049226B2 (en) | 2001-09-26 | 2006-05-23 | Applied Materials, Inc. | Integration of ALD tantalum nitride for copper metallization |
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