JP2610423B2 - 絶縁ゲート電界効果トランジスタおよび絶縁ゲート電界効果トランジスタの製造方法 - Google Patents

絶縁ゲート電界効果トランジスタおよび絶縁ゲート電界効果トランジスタの製造方法

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JP2610423B2
JP2610423B2 JP62011861A JP1186187A JP2610423B2 JP 2610423 B2 JP2610423 B2 JP 2610423B2 JP 62011861 A JP62011861 A JP 62011861A JP 1186187 A JP1186187 A JP 1186187A JP 2610423 B2 JP2610423 B2 JP 2610423B2
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健二 青木
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、膜厚が単原子層のオーダーの精度で制御さ
れ、かつ不純物制御された３層のエピタキシャル成長層
を基板上に設けることにより、高速、低消費電力で動作
する絶縁ゲート電界効果トランジスタ（以下、MOSFETと
略す）の製造方法に関する。
〔発明の概要〕
本発明は、基板上に低濃度の第１のエピタキシャル成
長層を形成することにより、基板とソース・ドレイン間
の寄生容量を減らし、更に高濃度の第２エピタキシャル
成長層を形成し短チャネル効果を防止し、チャネル領域
には低濃度の第３エピタキシャル成長層を設けて実効移
動度を向上させることにより、微細化、高速化のうえで
大きな作用効果をもつ。
〔従来の技術〕
半導体デバイスの高性能化をはかるうえで微細化は有
力な手段であるが、微細化に伴い短チャネル効果、ラッ
チアップ等が問題となる。これらの問題への対策として
従来は、高濃度基板を用いて、チャネル領域をイオン注
入により活性化する方法、あるいは高濃度基板上に気相
成長法によりエピタキシャル成長層を設けたものを基板
として用いる方法などがある。
〔発明が解決しようとする問題点〕
しかし、高濃度基板を用いることによって基板とソー
ス・ドレインの接合における寄生容量は増加し、これが
トランジスタの動特性に悪影響を及ぼす。また、基板濃
度が高くなると、しきい電圧が高くなりすぎる傾向があ
る。しきい電圧の制御を行なうためには、チャネル領域
にイオン注入を行なうが、深さ方向の不純物分布を0.1
μｍ以下の精度で制御することは不可能であり、その結
果、チャネル領域でのキャリアの移動度が十分ではなか
った。更に、エピタキシャル成長層を設けた基板を用い
る場合においても、従来のエピタキシャル成長が1000℃
以上の高温で行われるために、基板からのエピタキシャ
ル成長層への不純物のオートドーピングの影響が大き
く、前述の例と同様に、チャネル領域でのキャリアの移
動度が高くならないという問題があった。
〔問題点を解決するための手段〕
本発明は、上記従来の方法のもつ欠点を解決すべく開
発されたものであり、高濃度基板上に分子層エピタキシ
ャル成長法あるいは分子線エピタキシャル成長法を用い
て不純物濃度や膜厚の異なる３層から成るエピタキシャ
ル成長層を原子層オーダーの精度で形成することによ
り、短チャネル効果及びラッチアップを防ぎ、また基板
とソース・ドレイン間の寄生容量を減らし、更にチャネ
ル領域でのキャリアの実効移動度を向上させるものであ
る。
〔実施例〕
以下、実施例に基づいて本発明を詳細に説明する。第
１図（ａ）〜（ｃ）は、本発明の実施例であるMOSFETの
製造工程順断面図である。本発明では第１図（ａ）に示
すように高濃度基板１の上に、第１のエピタキシャル成
長層２及び第２のエピタキシャル成長層３並びに第３の
エピタキシャル成長層４を連続的に形成することが特徴
である。第２図は、第１図（ａ）における深さ方向の不
純物濃度分布図である。本発明を実施するに際し、第１
図（ａ）に示す３つのエピタキシャル成長層２〜４は、
すべて分子層エピタキシャル成長法を用いて850℃以下
の低温で形成されており、第２図に示すようなオートド
ーピングの少ない急峻な不純物濃度分布が実現される。
本実施例におけるエピタキシャル成長層の膜厚及び不
純物濃度は第２図に示されるように、第１図（ａ）の第
１エピタキシャル成長層２が1500Å,1×1015cm-3,同じ
く第２エピタキシャル成長層３が2500Å,1×1017cm-3同
じく第３エピタキシャル成長層４が200Å,1×1014cm-3
となっている。第２図において〜はそれぞれ第１図
における基板1,エピタキシャル成長層２〜４の領域を示
している。
第１図（ａ）においてエピタキシャル成長層２〜４を
形成したのち、第１図（ｂ）に示すように、CVD酸化膜
７及びレジスト８をマスク材として、イオン注入により
ソース５及びドレイン６を形成する。イオン注入を終了
後、CVD酸化膜７及びレジスト８を除去し、第１図
（ｃ）に示すようにゲート酸化膜９及びゲート10を設け
る。こうして製作されたMOSFETでは、基板とソース・ド
レインとの間の寄生容量が小さいだけでなく、短チャネ
ル効果をも制御する構造となっている。更にチャネル領
域が低濃度であり、かつイオン注入の影響もないため高
速動作する。
〔発明の効果〕
以上述べたように本発明によれば、ラッチアップと短
チャネル効果の防止に大きな効果があるだけでなく、デ
バイスの静特性及び動特性において従来のデバイスにな
い高性能を付加することができ、デバイスの高性能化に
おいて極めて有効、かつ新規な製造方法を提供すること
ができる。
【図面の簡単な説明】
第１図（ａ）〜（ｃ）は、本発明の実施に係るMOSFETの
製造工程順断面図、第２図は、前記第１図（ａ）におけ
る深さ方向の不純物濃度分布図である。 １……基板 ２……第１エピタキシャル成長層 ３……第２エピタキシャル成長層 ４……第３エピタキシャル成長層 ５……ソース ６……ドレイン ７……CVD酸化膜 ８……レジスト ９……ゲート酸化膜 10……ゲート

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】高濃度基板上に、前記基板よりも不純物濃
    度の低い第１のエピタキシャル成長層と、前記第１のエ
    ピタキシャル成長層の上に前記第１のエピタキシャル成
    長層よりも不純物濃度が高く膜厚がソース・ドレインの
    拡散深さと同程度以下である第２のエピタキシャル成長
    層と、前記第２のエピタキシャル成長層の上に前記第２
    のエピタキシャル成長層よりも不純物濃度が低く膜厚が
    500Å以下である第３のエピタキシャル成長層とを有す
    る絶縁ゲート電界効果トランジスタ。
  2. 【請求項２】高濃度基板上に、前記基板よりも不純物濃
    度が低い第１のエピタキシャル成長層を形成する工程
    と、前記第１のエピタキシャル成長層の上に前記第１の
    エピタキシャル成長層よりも不純物濃度が高く膜厚がソ
    ース・ドレインの拡散深さと同程度以下である第２のエ
    ピタキシャル成長層を形成する工程と、前記第２のエピ
    タキシャル成長層の上に前記第２のエピタキシャル成長
    層よりも不純物濃度が低く膜厚が500Å以下である第３
    のエピタキシャル成長層を形成する工程と、ソース・ド
    レインをイオン注入により形成する工程とからなること
    を特徴とする絶縁ゲート電界効果トランジスタの製造方
    法。
  3. 【請求項３】前記第1,第2,および第３のエピタキシャル
    成長層を形成する方法が分子線エピタキシャル成長法で
    あることを特徴とする特許請求の範囲第２項記載の絶縁
    ゲート電界効果トランジスタの製造方法。
JP62011861A 1987-01-05 1987-01-21 絶縁ゲート電界効果トランジスタおよび絶縁ゲート電界効果トランジスタの製造方法 Expired - Lifetime JP2610423B2 (ja)

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US08/538,980 US6229188B1 (en) 1987-01-05 1995-10-05 MOS field effect transistor and its manufacturing method
US08/782,975 US5923985A (en) 1987-01-05 1997-01-14 MOS field effect transistor and its manufacturing method

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JPS59193066A (ja) * 1983-04-15 1984-11-01 Matsushita Electric Ind Co Ltd Ｍｏｓ型半導体装置
JPS61116875A (ja) * 1985-11-13 1986-06-04 Hitachi Ltd 半導体装置

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