JPS61116875A - 半導体装置 - Google Patents
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- JPS61116875A JPS61116875A JP25272085A JP25272085A JPS61116875A JP S61116875 A JPS61116875 A JP S61116875A JP 25272085 A JP25272085 A JP 25272085A JP 25272085 A JP25272085 A JP 25272085A JP S61116875 A JPS61116875 A JP S61116875A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
-
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、改良された電界効果型半導体装置に関し、特
に高集積化された電界効果型半導体装置に関するもので
ある。
に高集積化された電界効果型半導体装置に関するもので
ある。
電界効果型半導体装置（以下、ＦＥＴと略記）の性能の
向上を図るには、チャネル長を短かくすることが効果的
である。しかし、短チヤネル化に伴い、パンチスルー現
象と呼ばれる望ましくない現象が生ずる。これについて
、以下、ＭＯ８型半導体装置を用いて説明する。
向上を図るには、チャネル長を短かくすることが効果的
である。しかし、短チヤネル化に伴い、パンチスルー現
象と呼ばれる望ましくない現象が生ずる。これについて
、以下、ＭＯ８型半導体装置を用いて説明する。
従来のＭＯ３型半導体装置は第１図に示すように半導体
基板１と、この基板ｌに形成されたソース・ドレーン拡
散領域２，２′と、前記基板ｌ上に形成されたゲート絶
縁膜３と、このゲート絶縁１摸３上に設けられたゲート
電極４とを具備した構造になっている。このような構造
は例えば、特公昭４５−１２０９７号公報等に開示され
ている。
基板１と、この基板ｌに形成されたソース・ドレーン拡
散領域２，２′と、前記基板ｌ上に形成されたゲート絶
縁膜３と、このゲート絶縁１摸３上に設けられたゲート
電極４とを具備した構造になっている。このような構造
は例えば、特公昭４５−１２０９７号公報等に開示され
ている。
このＭＯ３型半導体装置特に高集積化を目的とする短チ
ャネルのＭＯＳＦＥＴにおいては、印加されたドレーン
電圧ｖＤＤによって起こるソース・ドレーン間のパンチ
スルー現象のため、サブスレショールド領域におけるド
レーン電流−ゲート電圧特性が悪化する。即ち短チャネ
ルＭＯ８型半導体装置では、長チャネルＭＯ８型半導体
装置に比べて、ソース・ドレーン間にパンチスルー電流
が流れてドレーン電流が完全にピンチ・オフしないとい
う好ましくない特性である。例えばダイナミックＲＡＭ
のような集積回路においては、情報として容積された電
荷がパンチスルー電流によって漏れてしまうのである。
ャネルのＭＯＳＦＥＴにおいては、印加されたドレーン
電圧ｖＤＤによって起こるソース・ドレーン間のパンチ
スルー現象のため、サブスレショールド領域におけるド
レーン電流−ゲート電圧特性が悪化する。即ち短チャネ
ルＭＯ８型半導体装置では、長チャネルＭＯ８型半導体
装置に比べて、ソース・ドレーン間にパンチスルー電流
が流れてドレーン電流が完全にピンチ・オフしないとい
う好ましくない特性である。例えばダイナミックＲＡＭ
のような集積回路においては、情報として容積された電
荷がパンチスルー電流によって漏れてしまうのである。
こうした現象はＭＯ８型半導体装置
（ＭＯＳＦＥＴ）にカニかわらず、接合ゲート型半導体
装置や、金属−半導体接触ゲート型半導体装置等、広く
みられる現象である。
装置や、金属−半導体接触ゲート型半導体装置等、広く
みられる現象である。
ン 本発明は、かかるパンチスルー電流
を押え、短チヤネル電界効果型半導体装置に良好な動作
を行えるよう改良を加えた構造を提案するものである。
を押え、短チヤネル電界効果型半導体装置に良好な動作
を行えるよう改良を加えた構造を提案するものである。
従来のＭＯ３型半導体装置として、ゲート絶縁膜と基板
との界面に基板と同型の不純物をもつ高濃度層を形成し
た構造のものが知られている。しかし、このような構造
にあっては、その高濃度層より深い所でパンチスルー電
流が流れるため、前記サブスレショールド領域特性が全
く改善されず効果がない。さらにこの構造では、高濃度
層のためにスレショールド電圧（７丁）が高くなりすぎ
るし、その高濃度層のゆらぎによるｖＴの変動が著しい
欠点がある。
との界面に基板と同型の不純物をもつ高濃度層を形成し
た構造のものが知られている。しかし、このような構造
にあっては、その高濃度層より深い所でパンチスルー電
流が流れるため、前記サブスレショールド領域特性が全
く改善されず効果がない。さらにこの構造では、高濃度
層のためにスレショールド電圧（７丁）が高くなりすぎ
るし、その高濃度層のゆらぎによるｖＴの変動が著しい
欠点がある。
これに対し、本発明では、上記欠点を解消するために、
半導体基板の不純物濃度を著しく低くし、不純物濃度分
布によるゆらぎをなくし、さらにパンチスルー電流が流
れる原因となるキャリヤ分布の空間的広がりを押えるた
め、基体と絶縁膜との界面に非常に近い位置にソース（
あるいはドレイン）不純物と反対導電型の不純物を高濃
度に含む−厚さの薄い層を形成し、さらに、いわゆるト
レイン空乏層の空間的広がりを押える為、ソース（ある
いはドレイン）不純物と反対導電型の不純物層を、ボテ
ンシアル線の広がり易い位置に１層又は複数層具備させ
ることにより、パンチスルーを押え良好な特性を示す短
チヤネル電界効果型半導体装置を提供するものである。
半導体基板の不純物濃度を著しく低くし、不純物濃度分
布によるゆらぎをなくし、さらにパンチスルー電流が流
れる原因となるキャリヤ分布の空間的広がりを押えるた
め、基体と絶縁膜との界面に非常に近い位置にソース（
あるいはドレイン）不純物と反対導電型の不純物を高濃
度に含む−厚さの薄い層を形成し、さらに、いわゆるト
レイン空乏層の空間的広がりを押える為、ソース（ある
いはドレイン）不純物と反対導電型の不純物層を、ボテ
ンシアル線の広がり易い位置に１層又は複数層具備させ
ることにより、パンチスルーを押え良好な特性を示す短
チヤネル電界効果型半導体装置を提供するものである。
短チャネルＭＯ３型半導体装置において、パンチスルー
電流が流れるのは、ドレイン空乏層がソース側へ向って
のび、ドレイン空乏層とソース空乏層が直接影響し合う
為である。こうした様子を計算機シミュレーションを使
って明らかにしたのが、第２図である０図では、ドレイ
ン２′をとりかこむ様につつんでいる等ボテンシアル線
５がソース側へ向ってふくらみ、又、通常のパンチスル
ーしていない状態で基体と絶縁膜の界面近傍を流れる電
流６が、界面から離れ、基体深さ方向に広がりをまして
いる。こうした電流分布の空間的広がりは、チャネル長
を短かくすればする程著しく。
電流が流れるのは、ドレイン空乏層がソース側へ向って
のび、ドレイン空乏層とソース空乏層が直接影響し合う
為である。こうした様子を計算機シミュレーションを使
って明らかにしたのが、第２図である０図では、ドレイ
ン２′をとりかこむ様につつんでいる等ボテンシアル線
５がソース側へ向ってふくらみ、又、通常のパンチスル
ーしていない状態で基体と絶縁膜の界面近傍を流れる電
流６が、界面から離れ、基体深さ方向に広がりをまして
いる。こうした電流分布の空間的広がりは、チャネル長
を短かくすればする程著しく。
従って、大きなパンチスルー電流が流れる。
本発明では、パンチスルーを押える為、２つの重要な概
念を明確にしている。そのｌは、第２図に示されるよう
な電流分布の空間的広がりを押え、１次元的な電流分布
を実現することが重要な点。
念を明確にしている。そのｌは、第２図に示されるよう
な電流分布の空間的広がりを押え、１次元的な電流分布
を実現することが重要な点。
第２は、等ボテンシアル線のふくらみが、ソース側へ向
ってのびて行くことを押さえること。即ちドレイン電界
の空間的・電気的遮蔽効果である。
ってのびて行くことを押さえること。即ちドレイン電界
の空間的・電気的遮蔽効果である。
上記２つの重要な概念を実現する為、半導体基体に設け
る特別の不純物層は、最低１．Ｊ必要となる。即ち、第
一層は、界面に非常に近い位置に、第二層はボテンシア
ルのふくらみの最も大きい位置であり、この二層は、ソ
ース（又はドレイン）不純物と反対導電性不純物で形成
されなければならない。しかも、上記２つの概念を効果
的に実現させるには、不純物の濃度は高く、且つ、寸法
的には薄い層を形成させる必要がある。
る特別の不純物層は、最低１．Ｊ必要となる。即ち、第
一層は、界面に非常に近い位置に、第二層はボテンシア
ルのふくらみの最も大きい位置であり、この二層は、ソ
ース（又はドレイン）不純物と反対導電性不純物で形成
されなければならない。しかも、上記２つの概念を効果
的に実現させるには、不純物の濃度は高く、且つ、寸法
的には薄い層を形成させる必要がある。
なお、このようにソース（又はドレイン）不純物と反対
導電型不純物層を２層あるいはそれ以上設けると、しき
い電圧が高くなりすぎる欠点が生ずる。しかし、このし
きい電圧の上昇は、ソース（又はトレイン）不純物と同
一型不純物層を付加することにより、容易に制御可能で
ある。
導電型不純物層を２層あるいはそれ以上設けると、しき
い電圧が高くなりすぎる欠点が生ずる。しかし、このし
きい電圧の上昇は、ソース（又はトレイン）不純物と同
一型不純物層を付加することにより、容易に制御可能で
ある。
第３図に、本発明によるＮｆＯ８型半導体装置の素子内
部の動作を解析した計算機シミュレーションの１つの結
果を示す。図から明らかな如く、電流分布は界面近傍に
限定され、即ち、１次元的分布となり、さらにポテンシ
アル分布（等高線表示）も又、ドレイン側でピンニング
効果の表われていることか示されている。
部の動作を解析した計算機シミュレーションの１つの結
果を示す。図から明らかな如く、電流分布は界面近傍に
限定され、即ち、１次元的分布となり、さらにポテンシ
アル分布（等高線表示）も又、ドレイン側でピンニング
効果の表われていることか示されている。
さらに、計算機シミュレーションにより得られたしきい
電圧のチャネル長依存性の結果を第４図に示す。従来構
造ＭＯ５型半導体装置４２にくらべ１本発明による改良
型ＭＯ５型半導体装置４１では、しきい電圧変動がサブ
ミクロン領域まで押えられていることが分る。又、参考
資料として、本発明であげた２つの重要な概念の内、一
方、たとえば、ポテンシアル分布の空間的広がりを押え
ることを欠いた場合の解析結果４３を第４図に併）
記しである。図にみられる如く、２つの概念を同
お 時に満足させて、はじめて短チヤネルＭＯ８型半導体装
置を良好に間作させることが可能となる。
電圧のチャネル長依存性の結果を第４図に示す。従来構
造ＭＯ５型半導体装置４２にくらべ１本発明による改良
型ＭＯ５型半導体装置４１では、しきい電圧変動がサブ
ミクロン領域まで押えられていることが分る。又、参考
資料として、本発明であげた２つの重要な概念の内、一
方、たとえば、ポテンシアル分布の空間的広がりを押え
ることを欠いた場合の解析結果４３を第４図に併）
記しである。図にみられる如く、２つの概念を同
お 時に満足させて、はじめて短チヤネルＭＯ８型半導体装
置を良好に間作させることが可能となる。
こうした特別の不純物層による遮蔽効果は、ＭＯＳ型の
みならずＦＥＴデバイス一般に適用できることは言うま
でもない。
みならずＦＥＴデバイス一般に適用できることは言うま
でもない。
以下１本発明を実施例を参照して詳細に説明する。
第５図に示した半導体装置において、比抵抗２０Ω・１
位の低不純物濃度Ｐ型（＋００）シリコン基板１１に対
し、分子線エピタキシアル法を用い、ボロンが面密度Ｉ
Ｘ ｌ ０１２ａｎ−２ドープされた厚さのきわめて
薄いＰ十型Ｓｉ層１２を形成し。
位の低不純物濃度Ｐ型（＋００）シリコン基板１１に対
し、分子線エピタキシアル法を用い、ボロンが面密度Ｉ
Ｘ ｌ ０１２ａｎ−２ドープされた厚さのきわめて
薄いＰ十型Ｓｉ層１２を形成し。
続いてＰ−型ＳｉＬビを３０−Ｏｎ ｍの厚さだけ堆積
させる。ここで、ボロンを面密度３ Ｘ １０１２ｃａ
ｎ−”ドープして第２のＰ生型Ｓ ｉ １１１１３を形
成し。
させる。ここで、ボロンを面密度３ Ｘ １０１２ｃａ
ｎ−”ドープして第２のＰ生型Ｓ ｉ １１１１３を形
成し。
再びｐ″″型シリコン１１を厚さ１５ｎｍ堆積した後、
ヒ素を面密度２ Ｘ １０１２１備−２ドープしｎ型Ｓ
ｉ層１４を形成する。さらにｐ−型シリコン１１“′を
１５ｎｍ堆積することにより、表面よりｎ”＋Ｐ”＋Ｐ
＋型の３層を有する基板を形成する。なお、ｔｉ’ 、
ｉｉ’、ｔｔ＝の比抵抗は１１の比抵抗と同程度とした
。
ヒ素を面密度２ Ｘ １０１２１備−２ドープしｎ型Ｓ
ｉ層１４を形成する。さらにｐ−型シリコン１１“′を
１５ｎｍ堆積することにより、表面よりｎ”＋Ｐ”＋Ｐ
＋型の３層を有する基板を形成する。なお、ｔｉ’ 、
ｉｉ’、ｔｔ＝の比抵抗は１１の比抵抗と同程度とした
。
これらの作製法で、それぞれの不純物層は厚すぎても、
薄すぎても効果の薄らぐことが確認された。最適設計値
は厚みに対して１０〜２００人であり、不純物濃度（框
位面積当り）はＩ Ｘ １０１２ｃｍ−２〜］ Ｘ １
０１３ｃｍ−２の範囲であった。
薄すぎても効果の薄らぐことが確認された。最適設計値
は厚みに対して１０〜２００人であり、不純物濃度（框
位面積当り）はＩ Ｘ １０１２ｃｍ−２〜］ Ｘ １
０１３ｃｍ−２の範囲であった。
このようにして作られた基板をもとに、ゲート酸化膜１
５を２０ｎｍの厚さに形成し、ゲート電極１６を形成す
る。さらに、ゲートをマスクとしてソース１７．ドレイ
ン１８のＮ”ＦＪを深さ０．３μｍにわたり形成するこ
とにより、ＭＯ３型１−’ Ｅ Ｔを製造した。
５を２０ｎｍの厚さに形成し、ゲート電極１６を形成す
る。さらに、ゲートをマスクとしてソース１７．ドレイ
ン１８のＮ”ＦＪを深さ０．３μｍにわたり形成するこ
とにより、ＭＯ３型１−’ Ｅ Ｔを製造した。
上記半導体装置の電流−電圧特性を第６図に示す。この
半導体装置の実効チャネル長は０．５μｍであった。こ
のように、短チヤネルＭＯ８型半導体装置において、従
来の構造ならばパンチスルーにより正常な動作を得られ
なかったような領域においてさえも、良好な電気的特性
を得ることが可能となった。
半導体装置の実効チャネル長は０．５μｍであった。こ
のように、短チヤネルＭＯ８型半導体装置において、従
来の構造ならばパンチスルーにより正常な動作を得られ
なかったような領域においてさえも、良好な電気的特性
を得ることが可能となった。
次に、ガリウム・ヒ素半導体装置についても本発明の有
効性を示す。第７図は半絶縁性（Ｇａ Ａ ｓ ）基板
７Ｉと動作層７３との間に１本発明で提案している高濃
度茫層７２を介在させたＭＱＳ型ト’ Ｅ Ｔの構造を
示している。もし、高濃度薄層７２がないと第２図と同
様、等電位綿はトレイン７６側からソース７４側へ向っ
て、線分７２にそってのびて行き、短チヤネル装置では
、パンチスルーが生ずる。しかしながら、高濃度薄層７
２を具備させることにより、等電位線の伸びをおさえ、
パンチスルーを生ぜしめずにすむことが確認された。７
５はゲートである。
効性を示す。第７図は半絶縁性（Ｇａ Ａ ｓ ）基板
７Ｉと動作層７３との間に１本発明で提案している高濃
度茫層７２を介在させたＭＱＳ型ト’ Ｅ Ｔの構造を
示している。もし、高濃度薄層７２がないと第２図と同
様、等電位綿はトレイン７６側からソース７４側へ向っ
て、線分７２にそってのびて行き、短チヤネル装置では
、パンチスルーが生ずる。しかしながら、高濃度薄層７
２を具備させることにより、等電位線の伸びをおさえ、
パンチスルーを生ぜしめずにすむことが確認された。７
５はゲートである。
同様の効果は、半導体装置の基板が１種類の材料だけで
ない場合、例えば、バンドギャップの異なる半導体と混
在するような場合にも有効であることを示す。
ない場合、例えば、バンドギャップの異なる半導体と混
在するような場合にも有効であることを示す。
第８図は半絶縁性Ｇ ａＡ ｓ基板８１の上に、高濃度
ＧａＡｓ：′！ＩＪ！ｙ８２．Ａ性Ｇａ Ａ Ｆ１層８
３を類火製造した後、ガリウム・アルミニウム・ヒ素化
合物半導体層８４を設けた構造の゛ト導体装置を、第９
図は第８図のガリウム・アルミニ１ツム・ヒ素化合物半
導体層８４を高６度薄層９４に形成し７、さらに、真性
半導体（Ｇ ａ Ａ ｓ ）層９５を形成した構造を示
している。どちらの半導体装置も、高濃度薄届を介在さ
せたことによる特性の改善を確認できた。
ＧａＡｓ：′！ＩＪ！ｙ８２．Ａ性Ｇａ Ａ Ｆ１層８
３を類火製造した後、ガリウム・アルミニウム・ヒ素化
合物半導体層８４を設けた構造の゛ト導体装置を、第９
図は第８図のガリウム・アルミニ１ツム・ヒ素化合物半
導体層８４を高６度薄層９４に形成し７、さらに、真性
半導体（Ｇ ａ Ａ ｓ ）層９５を形成した構造を示
している。どちらの半導体装置も、高濃度薄届を介在さ
せたことによる特性の改善を確認できた。
以上説明したごとく本発明によれば、実効ゲート長で１
μｍ以上のサブミクロン領域までパンチスルーを起こす
ことなく良好な電気的特性を示す半導体装置を実現でき
る。短チヤネル化による半導体装置の高性能化を実現さ
せるものである。
μｍ以上のサブミクロン領域までパンチスルーを起こす
ことなく良好な電気的特性を示す半導体装置を実現でき
る。短チヤネル化による半導体装置の高性能化を実現さ
せるものである。
第１図、第２図は、従来のＭＯＳＦＥＴを説明する図、
第３図、第４図は本発明のＭＯ８Ｆ″ＥＴを説明する図
、第５図、第６図、第７図、第８図。 第９図は本発明の実施例を示す図である。 １１・・・ｐ−型シリコン基板、 ｆ １ビ、１１’、１ビ・・・Ｐ−型シリ
コン層、１２．１３・・・Ｐ十型シリコン層、ｌ’ｌ・
・・ｎ生型シリコン居。 盲 ｊ 図 下２図 下３図 篤 ４ 図 実Ｔｊ４ヤ〉オル４． （メＯパノ 第 ５ 図 冨 ６ 図 にしイ）喝シ伝（γ）
第３図、第４図は本発明のＭＯ８Ｆ″ＥＴを説明する図
、第５図、第６図、第７図、第８図。 第９図は本発明の実施例を示す図である。 １１・・・ｐ−型シリコン基板、 ｆ １ビ、１１’、１ビ・・・Ｐ−型シリ
コン層、１２．１３・・・Ｐ十型シリコン層、ｌ’ｌ・
・・ｎ生型シリコン居。 盲 ｊ 図 下２図 下３図 篤 ４ 図 実Ｔｊ４ヤ〉オル４． （メＯパノ 第 ５ 図 冨 ６ 図 にしイ）喝シ伝（γ）
Claims (4)
- １．２つ以上から成る第１のオーミック性電極と第２の
制御性電極を有する半導体装置において、基体の不純物
濃度より高く、且つ、基体不純物と同一又は反対導電型
の不純物層を基体内部及び基体表面に、１０〜２００Å
の厚さにして少なくとも１層以上具備したことを特徴と
する半導体装置。 - ２．基体内にバンドギャップの異なる半導体層を有する
特許請求の範囲第１項記載の半導体装置。 - ３．不純物濃度と層の厚さの積が１×１０＾１＾２ｃｍ
＾−＾２以上、１×１０＾１＾３ｃｍ＾−＾２以下とな
るような不純物層を有する特許請求の範囲第１項記載の
半導体装置。 - ４．基体表面より基体内部へ向って、ソース（あるいは
ドレイン）不純物と同一導電型不純物を１層、次いで反
対導電型不純物を２層の順で具備したことを特徴とする
特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25272085A JPS61116875A (ja) | 1985-11-13 | 1985-11-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25272085A JPS61116875A (ja) | 1985-11-13 | 1985-11-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116875A true JPS61116875A (ja) | 1986-06-04 |
| JPH0428149B2 JPH0428149B2 (ja) | 1992-05-13 |
Family
ID=17241319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25272085A Granted JPS61116875A (ja) | 1985-11-13 | 1985-11-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116875A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63179573A (ja) * | 1987-01-21 | 1988-07-23 | Seiko Instr & Electronics Ltd | 絶縁ゲート電界効果トランジスタおよび絶縁ゲート電界効果トランジスタの製造方法 |
| JPH01155664A (ja) * | 1987-12-12 | 1989-06-19 | Agency Of Ind Science & Technol | 電界効果型トランジスタ |
| JPH01181470A (ja) * | 1988-01-08 | 1989-07-19 | Mitsubishi Electric Corp | Ｍｏｓ型電界効果トランジスタ |
| US5212104A (en) * | 1991-04-26 | 1993-05-18 | Siemens Aktiengesellschaft | Method for manufacturing an mos transistor |
| US6263905B1 (en) | 1996-10-08 | 2001-07-24 | Kabushiki Kaisha Yokota Seisakusho | Automatic regulating valve apparatus |
| US6780698B2 (en) | 2001-12-26 | 2004-08-24 | Hitachi, Ltd. | Semiconductor device and its production method |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50105277A (ja) * | 1974-01-25 | 1975-08-19 | ||
| JPS52115668A (en) * | 1976-03-25 | 1977-09-28 | Sony Corp | Field effect transistor |
| JPS5395571A (en) * | 1977-02-02 | 1978-08-21 | Hitachi Ltd | Semiconductor device |
-
1985
- 1985-11-13 JP JP25272085A patent/JPS61116875A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50105277A (ja) * | 1974-01-25 | 1975-08-19 | ||
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| JPS5395571A (en) * | 1977-02-02 | 1978-08-21 | Hitachi Ltd | Semiconductor device |
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| US6780698B2 (en) | 2001-12-26 | 2004-08-24 | Hitachi, Ltd. | Semiconductor device and its production method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0428149B2 (ja) | 1992-05-13 |
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