JPH01155664A - 電界効果型トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電界効果型トランジスタに係り、特に微細化さ
れた電界効果型トランジスタに関するものである。

〔従来の技術〕

電界効果型半導体装置（以下ＦＥＴと略称する）の動作
速度の向上を図るには、チャンネル長を短かくすること
が効果的である。しかし、従来のＦＥＴの場合では、短
チャンネル化に伴って発生する問題点に対する考慮がな
されていなかった。

なお、この種のＦＥＴに関するものとしては、例えば特
公昭４５−１２０９７号公報等が挙げられる。

ＦＥＴの短チャンネル化に伴うパンチスルーを防ぐ方法
として、半導体基体内部及び基体表面に１０〜２００人
の厚さの不純物層を具えたものがある。この例としては
、特開昭６１− ＋１６８７５公報を挙げることができる。

〔発明が解決しようとする問題点〕

上記特公昭４５−１２０９７号のＦＥＴでは、短チャン
ネル化に伴いパンチスルー現象が生ずる。

この現象のため、サブスレッショールド領域におけるド
レイン電流−ゲート電圧特性が悪化する。

即ち短チャンネルＦＥＴでは、長チャンネルＦＥＴに比
べ、ソース・ドレイン間にパンチスルー電流が流れてド
レイン電流が完全にはピンチオフしないという好ましく
ない特性が現れる。

また、上記特開昭６１−１１６８７５号のＦＥＴでは、
不純物層を用いてパンチスルー防止効果を得ているが、
不純物層の厚さおよび濃度を精度よく制御することが必
要であり、その実現は必らずしも容易ではなかった。

本発明の目的は、上述のパンチスルー電流を効果的に抑
制し、かつ容易に作製可能なＦＥＴの構造を提供するこ
とにある。

〔問題点を解決するための手段〕

上記目的は、パンチスルー電流が流れる原因となるキャ
リア分布の空間的な広がり、およびドレイン空乏層の空
間的な広がりを抑えるため、ポテンシャル線の広がり易
い位置、すなわちチャンネル近傍にショットキー金属を
埋め込むことにより達成される。

ショットキー金属とチャンネルとの距離は、ショットキ
ー接合によって形成される空乏層幅の数倍以内であるの
が好ましく、空乏層幅程度とするのがより好ましい。

また、ショットキー金属はＦＥＴのソース、ドレイン、
ゲートの各電極と電気的に結合していないことが望まし
い。ここで電気的に結合していないとは、ショットキー
金属と各電極の間に金属部分あるいはＩ　Ｘ　１０１７
ｃｍ−３程度以上の高濃度不純物層が介在しないことを
意味する。

ショットキー金属の材質としては、上記半導体層を構成
する半導体がシリコンである場合にはニッケルシリサイ
ドあるいはコバルトシリサイド等、半導体がガリウムヒ
素である場合にはアルミニウムあるいはタングステン等
を用いるのが良い。

尚、本発明の電界効果型トランジスタは、高集積化に適
したいわゆる横型構造、すなわちチャンネルが基板の主
平面と平行に形成される構造とするのが好ましい。

〔作用］ 短チャンネルＦＥＴにおいてパンチスルー電流が流れる
のは、ドレイン空乏層がソース側へ向ってのび、ドレイ
ン空乏層とソース空乏層が直接影響し合うためである。

この現象はチャンネル長を短かくすればする程顕著とな
り、従って、大きなパンチスルー電流が流れる。前記チ
ャンネル近傍に埋め込まれたショットキー金属は、等ポ
テンシャル線のふくらみがソース側へ伸びていくことを
抑える働き、すなわちドレイン電界を遮蔽する働きをす
る。したがって、パンチスルー効果は抑えられ、良好な
短チャンネルＦＥＴを提供することができる。

〔実施例〕

以下、本発明を実施例に従って詳細に説明する。

実施例１゜ 第１図に示すように、比抵抗約２０Ωｃｍの低不純物濃
度のＰ型（１００）Ｓｔ基板（１１）上に基板温度４０
０℃で分子線エピタキシー法を用いてＮｉとＳｉを同時
に蒸着し、その後ホトリソグラフィを用いてパターンニ
ングを施して単結晶Ｎ１５ｉｚ層（１２）とする、再び
分子線エピタキシー法を用いて単結晶Ｐ−型５ｉ（１３
）を上記試料上に５００人成長することで、単結晶Ｓｉ
中にショットキー金属としての単結晶Ｎ　ｉ　Ｓ　ｉ　
２層を埋め込んだ構造を形成した。

さらに上記単結晶Ｐ−型５ｉ（１３）上の全面にゲート
全圧を蒸着し、電子線描画法を用いてゲート電極（１４
）のパターニングを行なう。このゲート電極（１４）を
用い、セルファライン法によりイオン打込みを行なって
ソース、ドレイン領域を形成し、その上に通常の方法に
よりソース電極（１５）およびドレイン電極（１６）を
形成した。以上のようにしてゲート長０．３μｍ、チャ
ンネル長０．５ｐｍのＭＥＳ （Ｍ　Ｅ　ｔ、ａｌ　Ｓ　ｅｍｉｃｏｎｄｕｃｔｏｒ）
型ＦＥＴが完成する。

このＭＥＳ型ＦＥＴの電流−電圧特性を第２図に示す。

このように、短チャンネルＭＥＳ型ＦＥＴにおいて、パ
ンチスルー効果のない良好な電気的特性を得ることが可
能となった。また、ショットキー金属として単結晶Ｎ１
５ｉｚのかわりに単結晶Ｃｏ５１ｚを用いた場合にも同
様の効果が得られた。また、本効果は電界効果トランジ
スタの型、すなわちＭＯＳ型、ＭＥＳ型によらず有効で
ある。

実施例２゜ 次に、Ｇ　ａ　Ａ　ｓ半導体に用いた場合の実施例を説
明する。第３図に示すように１面方位（１００）半絶縁
性Ｇ　ａ　Ａ　ｓ基板（２１）上に、ノンドープＱ　ａ
　Ａ　ｓ層（２２）を分子線エピタキシー法を用いて２
０００人成長する。その後タングステンをスパッタ法で
１００人成長し、ホトリソグラフィ法でパターニングを
施してタングステン層（２３）とする０分子線エピタキ
シー法を用いてノンドープあるいは不純物がドープされ
たＧ　ａ　Ａ　ｓ層（２４）を上記試料上に５００λ成
長することで、単結晶Ｇ　ａ　Ａ　ｓ中にタングステン
層を埋め込んだ構造を形成した。このあと実施例１と同
様の手法を用いて、ゲート長０．３μｍ、チャンネル長
０．５μｍのＭＥＳＦＥＴを作製した。この場合、タン
グステンは多結晶であるが、ＧａＡｓは多結晶タングス
テンを包み込むように成長するため、タングステン上に
も単結晶Ｇ　ａ　Ａ　ｓ層を成長させることが可能であ
る。したがって実施例１の、半導体層としてＳｉを用い
た場合と同様、タングステンがショットキー金属として
働き、良好なパンチスルーストッパとして働くことが確
認された。

〔発明の効果〕

本発明によれば、ゲート長１μｍ以下のサブミクロン領
域においてもパンチスルーを起こすことのない良好なＦ
ＥＴを容易に実現することができる。

【図面の簡単な説明】 第１図は本発明の実施例１のシリコン ＭＥＳ型ＦＥＴの断面構造図、第２図は第１図のシリコ
ンＭＥＳ型ＦＥＴの動作特性図、第３図は本発明の実施
例２のＧａＡｓＭＥＳ型ＦＥＴの断面構造図である。 １１・・・Ｐ型（１００）シリコン基板。 １２・・・単結晶Ｎ　ｉ　Ｓ　ｉ□層、１３・・・単結
晶Ｐ−型シリコン、１４・・・ゲート電極、１５・・・
ソース電極、１６・・・ドレイン電極、２１・・・（１
００）半絶縁性Ｑ　ａ　Ａ　ｓ基板、２２−・・ノンド
ープＧ　ａ　Ａ　ｓ層、２３・・・タングステン層、２
４・・・Ｇ　ａ　Ａ　ｓ　９３．２５・・・ゲート電極
、２６・・・ソース電極、２７・・・ドレイン電極。

Claims (1)

1. 【特許請求の範囲】 １、ソース、ドレインおよびゲートの各電極を有し、半
   導体基板上に積層された半導体層中にチャンネルが形成
   される電界効果型トランジスタにおいて、上記半導体層
   内部であって上記チャンネルの近傍にショットキー金属
   が埋め込まれていることを特徴とする電界効果型トラン
   ジスタ。 ２、上記チャンネルは、上記半導体基板の主平面と平行
   に形成されていることを特徴とする特許請求の範囲第１
   項記載の電界効果型トランジスタ。 ３、上記ショットキー金属と上記チャンネルとの距離は
   、ショットキー接合によって形成される空乏層幅程度で
   あることを特徴とする特許請求の範囲第１項または第２
   項記載の電界効果型トランジスタ。 ４、上記ショットキー金属は、上記ソース、ドレインお
   よびゲートの各電極と電気的に結合されていないことを
   特徴とする特許請求の範囲第１項、第２項または第３項
   に記載の電界効果型トランジスタ。 ５、上記半導体層を構成する半導体がシリコンであり、
   上記ショットキー金属がニッケルシリサイドあるいはコ
   バルトシリサイドであることを特徴とする特許請求の範
   囲第１項ないし第４項の一に記載の電界効果型トランジ
   スタ。 ６、上記半導体層を構成する半導体がガリウムヒ素であ
   り、上記ショットキー金属がアルミニウムあるいはタン
   グステンであることを特徴とする特許請求の範囲第１項
   ないし第４項の一に記載の電界効果型トランジスタ。